lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // addrmode2 loads and stores
 421 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 422           string opc, string asm, list<dag> pattern>
 423   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 424       opc, asm, "", pattern> {
 425   let Inst{27-26} = 0b01;
 426 }
 427
 428 // loads
 429
 430 // LDR/LDRB/STR/STRB
 431 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 432              Format f, InstrItinClass itin, string opc, string asm,
 433              list<dag> pattern>
 434   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 435       "", pattern> {
 436   let Inst{27-25} = op;
 437   let Inst{24} = 1;  // 24 == P
 438   // 23 == U
 439   let Inst{22} = opc22;
 440   let Inst{21} = 0;  // 21 == W
 441   let Inst{20} = isLd;
 442 }
 443 // LDRH/LDRSB/LDRSH/LDRD
 444 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 445              Format f, InstrItinClass itin, string opc, string asm,
 446              list<dag> pattern>
 447   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 448       "", pattern> {
 449   let Inst{27-25} = 0b000;
 450   let Inst{24} = 1;  // 24 == P
 451   // 23 == U
 452   let Inst{22} = opc22;
 453   let Inst{21} = 0;  // 21 == W
 454   let Inst{20} = opc20;
 455
 456   let Inst{7-4} = op;
 457 }
 458
 459
 460
 461
 462 class AI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463              string opc, string asm, list<dag> pattern>
 464   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465       opc, asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 483              string opc, string asm, list<dag> pattern>
 484   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485       opc, asm, "", pattern> {
 486   let Inst{20}    = 1; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 493               string asm, list<dag> pattern>
 494   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 495        asm, "", pattern> {
 496   let Inst{20}    = 1; // L bit
 497   let Inst{21}    = 0; // W bit
 498   let Inst{22}    = 1; // B bit
 499   let Inst{24}    = 1; // P bit
 500   let Inst{27-26} = 0b01;
 501 }
 502
 503 // stores
 504 class AI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 505              string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   let Inst{20}    = 0; // L bit
 509   let Inst{21}    = 0; // W bit
 510   let Inst{22}    = 0; // B bit
 511   let Inst{24}    = 1; // P bit
 512   let Inst{27-26} = 0b01;
 513 }
 514 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 515               string asm, list<dag> pattern>
 516   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 517        asm, "", pattern> {
 518   let Inst{20}    = 0; // L bit
 519   let Inst{21}    = 0; // W bit
 520   let Inst{22}    = 0; // B bit
 521   let Inst{24}    = 1; // P bit
 522   let Inst{27-26} = 0b01;
 523 }
 524 class AI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 525              string opc, string asm, list<dag> pattern>
 526   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 527       opc, asm, "", pattern> {
 528   let Inst{20}    = 0; // L bit
 529   let Inst{21}    = 0; // W bit
 530   let Inst{22}    = 1; // B bit
 531   let Inst{24}    = 1; // P bit
 532   let Inst{27-26} = 0b01;
 533 }
 534 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 535               string asm, list<dag> pattern>
 536   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 537        asm, "", pattern> {
 538   let Inst{20}    = 0; // L bit
 539   let Inst{21}    = 0; // W bit
 540   let Inst{22}    = 1; // B bit
 541   let Inst{24}    = 1; // P bit
 542   let Inst{27-26} = 0b01;
 543 }
 544
 545 // Pre-indexed loads
 546 class AI2ldwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 547                string opc, string asm, string cstr, list<dag> pattern>
 548   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 549       opc, asm, cstr, pattern> {
 550   let Inst{20}    = 1; // L bit
 551   let Inst{21}    = 1; // W bit
 552   let Inst{22}    = 0; // B bit
 553   let Inst{24}    = 1; // P bit
 554   let Inst{27-26} = 0b01;
 555 }
 556 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 557                string opc, string asm, string cstr, list<dag> pattern>
 558   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 559       opc, asm, cstr, pattern> {
 560   let Inst{20}    = 1; // L bit
 561   let Inst{21}    = 1; // W bit
 562   let Inst{22}    = 1; // B bit
 563   let Inst{24}    = 1; // P bit
 564   let Inst{27-26} = 0b01;
 565 }
 566
 567 // Pre-indexed stores
 568 class AI2stwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 569                string opc, string asm, string cstr, list<dag> pattern>
 570   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 571       opc, asm, cstr, pattern> {
 572   let Inst{20}    = 0; // L bit
 573   let Inst{21}    = 1; // W bit
 574   let Inst{22}    = 0; // B bit
 575   let Inst{24}    = 1; // P bit
 576   let Inst{27-26} = 0b01;
 577 }
 578 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 579                string opc, string asm, string cstr, list<dag> pattern>
 580   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 581       opc, asm, cstr, pattern> {
 582   let Inst{20}    = 0; // L bit
 583   let Inst{21}    = 1; // W bit
 584   let Inst{22}    = 1; // B bit
 585   let Inst{24}    = 1; // P bit
 586   let Inst{27-26} = 0b01;
 587 }
 588
 589 // Post-indexed loads
 590 class AI2ldwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 591                string opc, string asm, string cstr, list<dag> pattern>
 592   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 593       opc, asm, cstr,pattern> {
 594   let Inst{20}    = 1; // L bit
 595   let Inst{21}    = 0; // W bit
 596   let Inst{22}    = 0; // B bit
 597   let Inst{24}    = 0; // P bit
 598   let Inst{27-26} = 0b01;
 599 }
 600 class AI2ldbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 601                string opc, string asm, string cstr, list<dag> pattern>
 602   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 603       opc, asm, cstr,pattern> {
 604   let Inst{20}    = 1; // L bit
 605   let Inst{21}    = 0; // W bit
 606   let Inst{22}    = 1; // B bit
 607   let Inst{24}    = 0; // P bit
 608   let Inst{27-26} = 0b01;
 609 }
 610
 611 // Post-indexed stores
 612 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 613                string opc, string asm, string cstr, list<dag> pattern>
 614   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 615       opc, asm, cstr,pattern> {
 616   let Inst{20}    = 0; // L bit
 617   let Inst{21}    = 0; // W bit
 618   let Inst{22}    = 0; // B bit
 619   let Inst{24}    = 0; // P bit
 620   let Inst{27-26} = 0b01;
 621 }
 622 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 623                string opc, string asm, string cstr, list<dag> pattern>
 624   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 625       opc, asm, cstr,pattern> {
 626   let Inst{20}    = 0; // L bit
 627   let Inst{21}    = 0; // W bit
 628   let Inst{22}    = 1; // B bit
 629   let Inst{24}    = 0; // P bit
 630   let Inst{27-26} = 0b01;
 631 }
 632
 633 // addrmode3 instructions
 634 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 635           string opc, string asm, list<dag> pattern>
 636   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 637       opc, asm, "", pattern>;
 638 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 639            string asm, list<dag> pattern>
 640   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 641        asm, "", pattern>;
 642
 643 // loads
 644 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 645              string opc, string asm, list<dag> pattern>
 646   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 647       opc, asm, "", pattern> {
 648   let Inst{4}     = 1;
 649   let Inst{5}     = 1; // H bit
 650   let Inst{6}     = 0; // S bit
 651   let Inst{7}     = 1;
 652   let Inst{20}    = 1; // L bit
 653   let Inst{21}    = 0; // W bit
 654   let Inst{24}    = 1; // P bit
 655   let Inst{27-25} = 0b000;
 656 }
 657 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 658               string asm, list<dag> pattern>
 659   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 660        asm, "", pattern> {
 661   let Inst{4}     = 1;
 662   let Inst{5}     = 1; // H bit
 663   let Inst{6}     = 0; // S bit
 664   let Inst{7}     = 1;
 665   let Inst{20}    = 1; // L bit
 666   let Inst{21}    = 0; // W bit
 667   let Inst{24}    = 1; // P bit
 668 }
 669 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 670               string opc, string asm, list<dag> pattern>
 671   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 672       opc, asm, "", pattern> {
 673   let Inst{4}     = 1;
 674   let Inst{5}     = 1; // H bit
 675   let Inst{6}     = 1; // S bit
 676   let Inst{7}     = 1;
 677   let Inst{20}    = 1; // L bit
 678   let Inst{21}    = 0; // W bit
 679   let Inst{24}    = 1; // P bit
 680   let Inst{27-25} = 0b000;
 681 }
 682 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 683                string asm, list<dag> pattern>
 684   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 685        asm, "", pattern> {
 686   let Inst{4}     = 1;
 687   let Inst{5}     = 1; // H bit
 688   let Inst{6}     = 1; // S bit
 689   let Inst{7}     = 1;
 690   let Inst{20}    = 1; // L bit
 691   let Inst{21}    = 0; // W bit
 692   let Inst{24}    = 1; // P bit
 693 }
 694 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 695               string opc, string asm, list<dag> pattern>
 696   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 697       opc, asm, "", pattern> {
 698   let Inst{4}     = 1;
 699   let Inst{5}     = 0; // H bit
 700   let Inst{6}     = 1; // S bit
 701   let Inst{7}     = 1;
 702   let Inst{20}    = 1; // L bit
 703   let Inst{21}    = 0; // W bit
 704   let Inst{24}    = 1; // P bit
 705   let Inst{27-25} = 0b000;
 706 }
 707 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 708                string asm, list<dag> pattern>
 709   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 710        asm, "", pattern> {
 711   let Inst{4}     = 1;
 712   let Inst{5}     = 0; // H bit
 713   let Inst{6}     = 1; // S bit
 714   let Inst{7}     = 1;
 715   let Inst{20}    = 1; // L bit
 716   let Inst{21}    = 0; // W bit
 717   let Inst{24}    = 1; // P bit
 718 }
 719 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 720              string opc, string asm, list<dag> pattern>
 721   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 722       opc, asm, "", pattern> {
 723   let Inst{4}     = 1;
 724   let Inst{5}     = 0; // H bit
 725   let Inst{6}     = 1; // S bit
 726   let Inst{7}     = 1;
 727   let Inst{20}    = 0; // L bit
 728   let Inst{21}    = 0; // W bit
 729   let Inst{24}    = 1; // P bit
 730   let Inst{27-25} = 0b000;
 731 }
 732
 733 // stores
 734 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 735              string opc, string asm, list<dag> pattern>
 736   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
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 739   let Inst{5}     = 1; // H bit
 740   let Inst{6}     = 0; // S bit
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 742   let Inst{20}    = 0; // L bit
 743   let Inst{21}    = 0; // W bit
 744   let Inst{24}    = 1; // P bit
 745   let Inst{27-25} = 0b000;
 746 }
 747 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 748               string asm, list<dag> pattern>
 749   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
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 752   let Inst{5}     = 1; // H bit
 753   let Inst{6}     = 0; // S bit
 754   let Inst{7}     = 1;
 755   let Inst{20}    = 0; // L bit
 756   let Inst{21}    = 0; // W bit
 757   let Inst{24}    = 1; // P bit
 758 }
 759 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 760              string opc, string asm, list<dag> pattern>
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 764   let Inst{5}     = 1; // H bit
 765   let Inst{6}     = 1; // S bit
 766   let Inst{7}     = 1;
 767   let Inst{20}    = 0; // L bit
 768   let Inst{21}    = 0; // W bit
 769   let Inst{24}    = 1; // P bit
 770   let Inst{27-25} = 0b000;
 771 }
 772
 773 // Pre-indexed loads
 774 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 775                string opc, string asm, string cstr, list<dag> pattern>
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 782   let Inst{20}    = 1; // L bit
 783   let Inst{21}    = 1; // W bit
 784   let Inst{24}    = 1; // P bit
 785   let Inst{27-25} = 0b000;
 786 }
 787 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 788                 string opc, string asm, string cstr, list<dag> pattern>
 789   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 790       opc, asm, cstr, pattern> {
 791   let Inst{4}     = 1;
 792   let Inst{5}     = 1; // H bit
 793   let Inst{6}     = 1; // S bit
 794   let Inst{7}     = 1;
 795   let Inst{20}    = 1; // L bit
 796   let Inst{21}    = 1; // W bit
 797   let Inst{24}    = 1; // P bit
 798   let Inst{27-25} = 0b000;
 799 }
 800 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 801                 string opc, string asm, string cstr, list<dag> pattern>
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 803       opc, asm, cstr, pattern> {
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 809   let Inst{21}    = 1; // W bit
 810   let Inst{24}    = 1; // P bit
 811   let Inst{27-25} = 0b000;
 812 }
 813 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 814              string opc, string asm, string cstr, list<dag> pattern>
 815   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 816       opc, asm, cstr, pattern> {
 817   let Inst{4}     = 1;
 818   let Inst{5}     = 0; // H bit
 819   let Inst{6}     = 1; // S bit
 820   let Inst{7}     = 1;
 821   let Inst{20}    = 0; // L bit
 822   let Inst{21}    = 1; // W bit
 823   let Inst{24}    = 1; // P bit
 824   let Inst{27-25} = 0b000;
 825 }
 826
 827
 828 // Pre-indexed stores
 829 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 830                string opc, string asm, string cstr, list<dag> pattern>
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 834   let Inst{5}     = 1; // H bit
 835   let Inst{6}     = 0; // S bit
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 837   let Inst{20}    = 0; // L bit
 838   let Inst{21}    = 1; // W bit
 839   let Inst{24}    = 1; // P bit
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 841 }
 842 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 843              string opc, string asm, string cstr, list<dag> pattern>
 844   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
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 847   let Inst{5}     = 1; // H bit
 848   let Inst{6}     = 1; // S bit
 849   let Inst{7}     = 1;
 850   let Inst{20}    = 0; // L bit
 851   let Inst{21}    = 1; // W bit
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 853   let Inst{27-25} = 0b000;
 854 }
 855
 856 // Post-indexed loads
 857 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 858                string opc, string asm, string cstr, list<dag> pattern>
 859   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 860       opc, asm, cstr,pattern> {
 861   let Inst{4}     = 1;
 862   let Inst{5}     = 1; // H bit
 863   let Inst{6}     = 0; // S bit
 864   let Inst{7}     = 1;
 865   let Inst{20}    = 1; // L bit
 866   let Inst{21}    = 0; // W bit
 867   let Inst{24}    = 0; // P bit
 868   let Inst{27-25} = 0b000;
 869 }
 870 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 871                 string opc, string asm, string cstr, list<dag> pattern>
 872   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 873       opc, asm, cstr,pattern> {
 874   let Inst{4}     = 1;
 875   let Inst{5}     = 1; // H bit
 876   let Inst{6}     = 1; // S bit
 877   let Inst{7}     = 1;
 878   let Inst{20}    = 1; // L bit
 879   let Inst{21}    = 0; // W bit
 880   let Inst{24}    = 0; // P bit
 881   let Inst{27-25} = 0b000;
 882 }
 883 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 884                 string opc, string asm, string cstr, list<dag> pattern>
 885   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 886       opc, asm, cstr,pattern> {
 887   let Inst{4}     = 1;
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 890   let Inst{7}     = 1;
 891   let Inst{20}    = 1; // L bit
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 893   let Inst{24}    = 0; // P bit
 894   let Inst{27-25} = 0b000;
 895 }
 896 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 897              string opc, string asm, string cstr, list<dag> pattern>
 898   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 899       opc, asm, cstr, pattern> {
 900   let Inst{4}     = 1;
 901   let Inst{5}     = 0; // H bit
 902   let Inst{6}     = 1; // S bit
 903   let Inst{7}     = 1;
 904   let Inst{20}    = 0; // L bit
 905   let Inst{21}    = 0; // W bit
 906   let Inst{24}    = 0; // P bit
 907   let Inst{27-25} = 0b000;
 908 }
 909
 910 // Post-indexed stores
 911 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 912                string opc, string asm, string cstr, list<dag> pattern>
 913   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 914       opc, asm, cstr,pattern> {
 915   let Inst{4}     = 1;
 916   let Inst{5}     = 1; // H bit
 917   let Inst{6}     = 0; // S bit
 918   let Inst{7}     = 1;
 919   let Inst{20}    = 0; // L bit
 920   let Inst{21}    = 0; // W bit
 921   let Inst{24}    = 0; // P bit
 922   let Inst{27-25} = 0b000;
 923 }
 924 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 925              string opc, string asm, string cstr, list<dag> pattern>
 926   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 927       opc, asm, cstr, pattern> {
 928   let Inst{4}     = 1;
 929   let Inst{5}     = 1; // H bit
 930   let Inst{6}     = 1; // S bit
 931   let Inst{7}     = 1;
 932   let Inst{20}    = 0; // L bit
 933   let Inst{21}    = 0; // W bit
 934   let Inst{24}    = 0; // P bit
 935   let Inst{27-25} = 0b000;
 936 }
 937
 938 // addrmode4 instructions
 939 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 940              string asm, string cstr, list<dag> pattern>
 941   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 942        asm, cstr, pattern> {
 943   bits<16> dsts;
 944   bits<4> Rn;
 945   bits<2> amode;
 946   let Inst{27-25} = 0b100;
 947   let Inst{24-23} = amode;
 948   let Inst{22}    = 0; // S bit
 949   let Inst{20}    = 1; // L bit
 950   let Inst{19-16} = Rn;
 951   let Inst{15-0}  = dsts;
 952 }
 953 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 954              string asm, string cstr, list<dag> pattern>
 955   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 956        asm, cstr, pattern> {
 957   bits<16> srcs;
 958   let Inst{20}    = 0; // L bit
 959   let Inst{22}    = 0; // S bit
 960   let Inst{27-25} = 0b100;
 961   let Inst{15-0}  = srcs;
 962 }
 963
 964 // Unsigned multiply, multiply-accumulate instructions.
 965 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 966              string opc, string asm, list<dag> pattern>
 967   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 968       opc, asm, "", pattern> {
 969   let Inst{7-4}   = 0b1001;
 970   let Inst{20}    = 0; // S bit
 971   let Inst{27-21} = opcod;
 972 }
 973 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 974               string opc, string asm, list<dag> pattern>
 975   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 976        opc, asm, "", pattern> {
 977   let Inst{7-4}   = 0b1001;
 978   let Inst{27-21} = opcod;
 979 }
 980
 981 // Most significant word multiply
 982 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 983              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 984   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 985       opc, asm, "", pattern> {
 986   bits<4> Rd;
 987   bits<4> Rn;
 988   bits<4> Rm;
 989   let Inst{7-4}   = opc7_4;
 990   let Inst{20}    = 1;
 991   let Inst{27-21} = opcod;
 992   let Inst{19-16} = Rd;
 993   let Inst{11-8}  = Rm;
 994   let Inst{3-0}   = Rn;
 995 }
 996 // MSW multiple w/ Ra operand
 997 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 998               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 999   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
1000   bits<4> Ra;
1001   let Inst{15-12} = Ra;
1002 }
1003
1004 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
1005 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1006               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1007   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1008       opc, asm, "", pattern> {
1009   bits<4> Rn;
1010   bits<4> Rm;
1011   let Inst{4}     = 0;
1012   let Inst{7}     = 1;
1013   let Inst{20}    = 0;
1014   let Inst{27-21} = opcod;
1015   let Inst{6-5}   = bit6_5;
1016   let Inst{11-8}  = Rm;
1017   let Inst{3-0}   = Rn;
1018 }
1019 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1020               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1021   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1022   bits<4> Rd;
1023   let Inst{19-16} = Rd;
1024 }
1025
1026 // AMulxyI with Ra operand
1027 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1028               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1029   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1030   bits<4> Ra;
1031   let Inst{15-12} = Ra;
1032 }
1033 // SMLAL*
1034 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1035               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1036   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1037   bits<4> RdLo;
1038   bits<4> RdHi;
1039   let Inst{19-16} = RdHi;
1040   let Inst{15-12} = RdLo;
1041 }
1042
1043 // Extend instructions.
1044 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
1045             string opc, string asm, list<dag> pattern>
1046   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
1047       opc, asm, "", pattern> {
1048   // All AExtI instructions have Rd and Rm register operands.
1049   bits<4> Rd;
1050   bits<4> Rm;
1051   let Inst{15-12} = Rd;
1052   let Inst{3-0}   = Rm;
1053   let Inst{7-4}   = 0b0111;
1054   let Inst{9-8}   = 0b00;
1055   let Inst{27-20} = opcod;
1056 }
1057
1058 // Misc Arithmetic instructions.
1059 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
1060                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1061   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1062       opc, asm, "", pattern> {
1063   bits<4> Rd;
1064   bits<4> Rm;
1065   let Inst{27-20} = opcod;
1066   let Inst{19-16} = 0b1111;
1067   let Inst{15-12} = Rd;
1068   let Inst{11-8}  = 0b1111;
1069   let Inst{7-4}   = opc7_4;
1070   let Inst{3-0}   = Rm;
1071 }
1072
1073 // PKH instructions
1074 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
1075             string opc, string asm, list<dag> pattern>
1076   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1077       opc, asm, "", pattern> {
1078   bits<4> Rd;
1079   bits<4> Rn;
1080   bits<4> Rm;
1081   bits<8> sh;
1082   let Inst{27-20} = opcod;
1083   let Inst{19-16} = Rn;
1084   let Inst{15-12} = Rd;
1085   let Inst{11-7}  = sh{7-3};
1086   let Inst{6}     = tb;
1087   let Inst{5-4}   = 0b01;
1088   let Inst{3-0}   = Rm;
1089 }
1090
1091 //===----------------------------------------------------------------------===//
1092
1093 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1094 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1095   list<Predicate> Predicates = [IsARM];
1096 }
1097 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1098   list<Predicate> Predicates = [IsARM, HasV5TE];
1099 }
1100 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1101   list<Predicate> Predicates = [IsARM, HasV6];
1102 }
1103
1104 //===----------------------------------------------------------------------===//
1105 //
1106 // Thumb Instruction Format Definitions.
1107 //
1108
1109 // TI - Thumb instruction.
1110
1111 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1112              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1113   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1114   let OutOperandList = oops;
1115   let InOperandList = iops;
1116   let AsmString = asm;
1117   let Pattern = pattern;
1118   list<Predicate> Predicates = [IsThumb];
1119 }
1120
1121 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1122   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1123
1124 // Two-address instructions
1125 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1126           list<dag> pattern>
1127   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1128            pattern>;
1129
1130 // tBL, tBX 32-bit instructions
1131 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1132            dag oops, dag iops, InstrItinClass itin, string asm,
1133            list<dag> pattern>
1134     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1135       Encoding {
1136   let Inst{31-27} = opcod1;
1137   let Inst{15-14} = opcod2;
1138   let Inst{12}    = opcod3;
1139 }
1140
1141 // BR_JT instructions
1142 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1143            list<dag> pattern>
1144   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1145
1146 // Thumb1 only
1147 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1148               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1149   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1150   let OutOperandList = oops;
1151   let InOperandList = iops;
1152   let AsmString = asm;
1153   let Pattern = pattern;
1154   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1155 }
1156
1157 class T1I<dag oops, dag iops, InstrItinClass itin,
1158           string asm, list<dag> pattern>
1159   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1160 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1161             string asm, list<dag> pattern>
1162   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1163 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1164             string asm, list<dag> pattern>
1165   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1166
1167 // Two-address instructions
1168 class T1It<dag oops, dag iops, InstrItinClass itin,
1169            string asm, string cstr, list<dag> pattern>
1170   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1171             asm, cstr, pattern>;
1172
1173 // Thumb1 instruction that can either be predicated or set CPSR.
1174 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1175                InstrItinClass itin,
1176                string opc, string asm, string cstr, list<dag> pattern>
1177   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1178   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1179   let InOperandList = !con(iops, (ins pred:$p));
1180   let AsmString = !strconcat(opc, "${s}${p}", asm);
1181   let Pattern = pattern;
1182   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1183 }
1184
1185 class T1sI<dag oops, dag iops, InstrItinClass itin,
1186            string opc, string asm, list<dag> pattern>
1187   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1188
1189 // Two-address instructions
1190 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1191             string opc, string asm, list<dag> pattern>
1192   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1193              "$lhs = $dst", pattern>;
1194
1195 // Thumb1 instruction that can be predicated.
1196 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1197                InstrItinClass itin,
1198                string opc, string asm, string cstr, list<dag> pattern>
1199   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1200   let OutOperandList = oops;
1201   let InOperandList = !con(iops, (ins pred:$p));
1202   let AsmString = !strconcat(opc, "${p}", asm);
1203   let Pattern = pattern;
1204   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1205 }
1206
1207 class T1pI<dag oops, dag iops, InstrItinClass itin,
1208            string opc, string asm, list<dag> pattern>
1209   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1210
1211 // Two-address instructions
1212 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1213             string opc, string asm, list<dag> pattern>
1214   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1215              "$lhs = $dst", pattern>;
1216
1217 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1218             string opc, string asm, list<dag> pattern>
1219   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1220 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1221             string opc, string asm, list<dag> pattern>
1222   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1223 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1224             string opc, string asm, list<dag> pattern>
1225   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1226 class T1pIs<dag oops, dag iops,
1227             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1228   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1229
1230 class Encoding16 : Encoding {
1231   let Inst{31-16} = 0x0000;
1232 }
1233
1234 // A6.2 16-bit Thumb instruction encoding
1235 class T1Encoding<bits<6> opcode> : Encoding16 {
1236   let Inst{15-10} = opcode;
1237 }
1238
1239 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1240 class T1General<bits<5> opcode> : Encoding16 {
1241   let Inst{15-14} = 0b00;
1242   let Inst{13-9} = opcode;
1243 }
1244
1245 // A6.2.2 Data-processing encoding.
1246 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1247   let Inst{15-10} = 0b010000;
1248   let Inst{9-6} = opcode;
1249 }
1250
1251 // A6.2.3 Special data instructions and branch and exchange encoding.
1252 class T1Special<bits<4> opcode> : Encoding16 {
1253   let Inst{15-10} = 0b010001;
1254   let Inst{9-6} = opcode;
1255 }
1256
1257 // A6.2.4 Load/store single data item encoding.
1258 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1259   let Inst{15-12} = opA;
1260   let Inst{11-9}  = opB;
1261 }
1262 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1263 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1264 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1265 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1266 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1267
1268 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1269 class T1Misc<bits<7> opcode> : Encoding16 {
1270   let Inst{15-12} = 0b1011;
1271   let Inst{11-5} = opcode;
1272 }
1273
1274 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1275 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1276               InstrItinClass itin,
1277               string opc, string asm, string cstr, list<dag> pattern>
1278   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1279   let OutOperandList = oops;
1280   let InOperandList = !con(iops, (ins pred:$p));
1281   let AsmString = !strconcat(opc, "${p}", asm);
1282   let Pattern = pattern;
1283   list<Predicate> Predicates = [IsThumb2];
1284 }
1285
1286 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1287 // input operand since by default it's a zero register. It will become an
1288 // implicit def once it's "flipped".
1289 //
1290 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1291 // more consistent.
1292 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1293                InstrItinClass itin,
1294                string opc, string asm, string cstr, list<dag> pattern>
1295   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1296   let OutOperandList = oops;
1297   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1298   let AsmString = !strconcat(opc, "${s}${p}", asm);
1299   let Pattern = pattern;
1300   list<Predicate> Predicates = [IsThumb2];
1301 }
1302
1303 // Special cases
1304 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1305                InstrItinClass itin,
1306                string asm, string cstr, list<dag> pattern>
1307   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1308   let OutOperandList = oops;
1309   let InOperandList = iops;
1310   let AsmString = asm;
1311   let Pattern = pattern;
1312   list<Predicate> Predicates = [IsThumb2];
1313 }
1314
1315 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1316               InstrItinClass itin,
1317               string asm, string cstr, list<dag> pattern>
1318   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1319   let OutOperandList = oops;
1320   let InOperandList = iops;
1321   let AsmString = asm;
1322   let Pattern = pattern;
1323   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1324 }
1325
1326 class T2I<dag oops, dag iops, InstrItinClass itin,
1327           string opc, string asm, list<dag> pattern>
1328   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1329 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1330              string opc, string asm, list<dag> pattern>
1331   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1332 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1333             string opc, string asm, list<dag> pattern>
1334   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1335 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1336             string opc, string asm, list<dag> pattern>
1337   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1338 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1339             string opc, string asm, list<dag> pattern>
1340   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1341 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1342               string opc, string asm, list<dag> pattern>
1343   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1344             pattern> {
1345   let Inst{31-27} = 0b11101;
1346   let Inst{26-25} = 0b00;
1347   let Inst{24}    = P;
1348   let Inst{23}    = ?; // The U bit.
1349   let Inst{22}    = 1;
1350   let Inst{21}    = W;
1351   let Inst{20}    = load;
1352 }
1353
1354 class T2sI<dag oops, dag iops, InstrItinClass itin,
1355            string opc, string asm, list<dag> pattern>
1356   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1357
1358 class T2XI<dag oops, dag iops, InstrItinClass itin,
1359            string asm, list<dag> pattern>
1360   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1361 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1362             string asm, list<dag> pattern>
1363   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1364
1365 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1366             string opc, string asm, list<dag> pattern>
1367   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1368
1369 // Two-address instructions
1370 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1371             string asm, string cstr, list<dag> pattern>
1372   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1373
1374 // T2Iidxldst - Thumb2 indexed load / store instructions.
1375 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1376                  dag oops, dag iops,
1377                  AddrMode am, IndexMode im, InstrItinClass itin,
1378                  string opc, string asm, string cstr, list<dag> pattern>
1379   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1380   let OutOperandList = oops;
1381   let InOperandList = !con(iops, (ins pred:$p));
1382   let AsmString = !strconcat(opc, "${p}", asm);
1383   let Pattern = pattern;
1384   list<Predicate> Predicates = [IsThumb2];
1385   let Inst{31-27} = 0b11111;
1386   let Inst{26-25} = 0b00;
1387   let Inst{24}    = signed;
1388   let Inst{23}    = 0;
1389   let Inst{22-21} = opcod;
1390   let Inst{20}    = load;
1391   let Inst{11}    = 1;
1392   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1393   let Inst{10}    = pre; // The P bit.
1394   let Inst{8}     = 1; // The W bit.
1395 }
1396
1397 // Helper class for disassembly only
1398 // A6.3.16 & A6.3.17
1399 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1400 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1401              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1402   : T2I<oops, iops, itin, opc, asm, pattern> {
1403   let Inst{31-27} = 0b11111;
1404   let Inst{26-24} = 0b011;
1405   let Inst{23}    = long;
1406   let Inst{22-20} = op22_20;
1407   let Inst{7-4}   = op7_4;
1408 }
1409
1410 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1411 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1412   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1413 }
1414
1415 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1416 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1417   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1418 }
1419
1420 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1421 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1422   list<Predicate> Predicates = [IsThumb2];
1423 }
1424
1425 //===----------------------------------------------------------------------===//
1426
1427 //===----------------------------------------------------------------------===//
1428 // ARM VFP Instruction templates.
1429 //
1430
1431 // Almost all VFP instructions are predicable.
1432 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1433            IndexMode im, Format f, InstrItinClass itin,
1434            string opc, string asm, string cstr, list<dag> pattern>
1435   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1436   bits<4> p;
1437   let Inst{31-28} = p;
1438   let OutOperandList = oops;
1439   let InOperandList = !con(iops, (ins pred:$p));
1440   let AsmString = !strconcat(opc, "${p}", asm);
1441   let Pattern = pattern;
1442   list<Predicate> Predicates = [HasVFP2];
1443 }
1444
1445 // Special cases
1446 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1447             IndexMode im, Format f, InstrItinClass itin,
1448             string asm, string cstr, list<dag> pattern>
1449   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1450   let OutOperandList = oops;
1451   let InOperandList = iops;
1452   let AsmString = asm;
1453   let Pattern = pattern;
1454   list<Predicate> Predicates = [HasVFP2];
1455 }
1456
1457 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1458             string opc, string asm, list<dag> pattern>
1459   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1460          opc, asm, "", pattern>;
1461
1462 // ARM VFP addrmode5 loads and stores
1463 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1464            InstrItinClass itin,
1465            string opc, string asm, list<dag> pattern>
1466   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1467          VFPLdStFrm, itin, opc, asm, "", pattern> {
1468   // Instruction operands.
1469   bits<5>  Dd;
1470   bits<13> addr;
1471
1472   // Encode instruction operands.
1473   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1474   let Inst{22}    = Dd{4};
1475   let Inst{19-16} = addr{12-9};   // Rn
1476   let Inst{15-12} = Dd{3-0};
1477   let Inst{7-0}   = addr{7-0};    // imm8
1478
1479   // TODO: Mark the instructions with the appropriate subtarget info.
1480   let Inst{27-24} = opcod1;
1481   let Inst{21-20} = opcod2;
1482   let Inst{11-9}  = 0b101;
1483   let Inst{8}     = 1;          // Double precision
1484
1485   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1486   let D = VFPNeonDomain;
1487 }
1488
1489 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1490            InstrItinClass itin,
1491            string opc, string asm, list<dag> pattern>
1492   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1493          VFPLdStFrm, itin, opc, asm, "", pattern> {
1494   // Instruction operands.
1495   bits<5>  Sd;
1496   bits<13> addr;
1497
1498   // Encode instruction operands.
1499   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1500   let Inst{22}    = Sd{0};
1501   let Inst{19-16} = addr{12-9};   // Rn
1502   let Inst{15-12} = Sd{4-1};
1503   let Inst{7-0}   = addr{7-0};    // imm8
1504
1505   // TODO: Mark the instructions with the appropriate subtarget info.
1506   let Inst{27-24} = opcod1;
1507   let Inst{21-20} = opcod2;
1508   let Inst{11-9}  = 0b101;
1509   let Inst{8}     = 0;          // Single precision
1510 }
1511
1512 // VFP Load / store multiple pseudo instructions.
1513 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1514                      list<dag> pattern>
1515   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1516             cstr, itin> {
1517   let OutOperandList = oops;
1518   let InOperandList = !con(iops, (ins pred:$p));
1519   let Pattern = pattern;
1520   list<Predicate> Predicates = [HasVFP2];
1521 }
1522
1523 // Load / store multiple
1524 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1525             string asm, string cstr, list<dag> pattern>
1526   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1527           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1528   // TODO: Mark the instructions with the appropriate subtarget info.
1529   let Inst{27-25} = 0b110;
1530   let Inst{11-9}  = 0b101;
1531   let Inst{8}     = 1;          // Double precision
1532
1533   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1534   let D = VFPNeonDomain;
1535 }
1536
1537 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1538             string asm, string cstr, list<dag> pattern>
1539   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1540           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1541   // TODO: Mark the instructions with the appropriate subtarget info.
1542   let Inst{27-25} = 0b110;
1543   let Inst{11-9}  = 0b101;
1544   let Inst{8}     = 0;          // Single precision
1545 }
1546
1547 // Double precision, unary
1548 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1549            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1550            string asm, list<dag> pattern>
1551   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1552   // Instruction operands.
1553   bits<5> Dd;
1554   bits<5> Dm;
1555
1556   // Encode instruction operands.
1557   let Inst{3-0}   = Dm{3-0};
1558   let Inst{5}     = Dm{4};
1559   let Inst{15-12} = Dd{3-0};
1560   let Inst{22}    = Dd{4};
1561
1562   let Inst{27-23} = opcod1;
1563   let Inst{21-20} = opcod2;
1564   let Inst{19-16} = opcod3;
1565   let Inst{11-9}  = 0b101;
1566   let Inst{8}     = 1;          // Double precision
1567   let Inst{7-6}   = opcod4;
1568   let Inst{4}     = opcod5;
1569 }
1570
1571 // Double precision, binary
1572 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1573            dag iops, InstrItinClass itin, string opc, string asm,
1574            list<dag> pattern>
1575   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1576   // Instruction operands.
1577   bits<5> Dd;
1578   bits<5> Dn;
1579   bits<5> Dm;
1580
1581   // Encode instruction operands.
1582   let Inst{3-0}   = Dm{3-0};
1583   let Inst{5}     = Dm{4};
1584   let Inst{19-16} = Dn{3-0};
1585   let Inst{7}     = Dn{4};
1586   let Inst{15-12} = Dd{3-0};
1587   let Inst{22}    = Dd{4};
1588
1589   let Inst{27-23} = opcod1;
1590   let Inst{21-20} = opcod2;
1591   let Inst{11-9}  = 0b101;
1592   let Inst{8}     = 1;          // Double precision
1593   let Inst{6}     = op6;
1594   let Inst{4}     = op4;
1595 }
1596
1597 // Double precision, binary, VML[AS] (for additional predicate)
1598 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1599            dag iops, InstrItinClass itin, string opc, string asm,
1600            list<dag> pattern>
1601   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1602   // Instruction operands.
1603   bits<5> Dd;
1604   bits<5> Dn;
1605   bits<5> Dm;
1606
1607   // Encode instruction operands.
1608   let Inst{19-16} = Dn{3-0};
1609   let Inst{7}     = Dn{4};
1610   let Inst{15-12} = Dd{3-0};
1611   let Inst{22}    = Dd{4};
1612   let Inst{3-0}   = Dm{3-0};
1613   let Inst{5}     = Dm{4};
1614
1615   let Inst{27-23} = opcod1;
1616   let Inst{21-20} = opcod2;
1617   let Inst{11-9}  = 0b101;
1618   let Inst{8}     = 1;          // Double precision
1619   let Inst{6}     = op6;
1620   let Inst{4}     = op4;
1621   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1622 }
1623
1624 // Single precision, unary
1625 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1626            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1627            string asm, list<dag> pattern>
1628   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1629   // Instruction operands.
1630   bits<5> Sd;
1631   bits<5> Sm;
1632
1633   // Encode instruction operands.
1634   let Inst{3-0}   = Sm{4-1};
1635   let Inst{5}     = Sm{0};
1636   let Inst{15-12} = Sd{4-1};
1637   let Inst{22}    = Sd{0};
1638
1639   let Inst{27-23} = opcod1;
1640   let Inst{21-20} = opcod2;
1641   let Inst{19-16} = opcod3;
1642   let Inst{11-9}  = 0b101;
1643   let Inst{8}     = 0;          // Single precision
1644   let Inst{7-6}   = opcod4;
1645   let Inst{4}     = opcod5;
1646 }
1647
1648 // Single precision unary, if no NEON
1649 // Same as ASuI except not available if NEON is enabled
1650 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1651             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1652             string asm, list<dag> pattern>
1653   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1654          pattern> {
1655   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1656 }
1657
1658 // Single precision, binary
1659 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1660            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1661   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1662   // Instruction operands.
1663   bits<5> Sd;
1664   bits<5> Sn;
1665   bits<5> Sm;
1666
1667   // Encode instruction operands.
1668   let Inst{3-0}   = Sm{4-1};
1669   let Inst{5}     = Sm{0};
1670   let Inst{19-16} = Sn{4-1};
1671   let Inst{7}     = Sn{0};
1672   let Inst{15-12} = Sd{4-1};
1673   let Inst{22}    = Sd{0};
1674
1675   let Inst{27-23} = opcod1;
1676   let Inst{21-20} = opcod2;
1677   let Inst{11-9}  = 0b101;
1678   let Inst{8}     = 0;          // Single precision
1679   let Inst{6}     = op6;
1680   let Inst{4}     = op4;
1681 }
1682
1683 // Single precision binary, if no NEON
1684 // Same as ASbI except not available if NEON is enabled
1685 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1686             dag iops, InstrItinClass itin, string opc, string asm,
1687             list<dag> pattern>
1688   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1689   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1690
1691   // Instruction operands.
1692   bits<5> Sd;
1693   bits<5> Sn;
1694   bits<5> Sm;
1695
1696   // Encode instruction operands.
1697   let Inst{3-0}   = Sm{4-1};
1698   let Inst{5}     = Sm{0};
1699   let Inst{19-16} = Sn{4-1};
1700   let Inst{7}     = Sn{0};
1701   let Inst{15-12} = Sd{4-1};
1702   let Inst{22}    = Sd{0};
1703 }
1704
1705 // VFP conversion instructions
1706 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1707                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1708                list<dag> pattern>
1709   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1710   let Inst{27-23} = opcod1;
1711   let Inst{21-20} = opcod2;
1712   let Inst{19-16} = opcod3;
1713   let Inst{11-8}  = opcod4;
1714   let Inst{6}     = 1;
1715   let Inst{4}     = 0;
1716 }
1717
1718 // VFP conversion between floating-point and fixed-point
1719 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1720                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1721                 list<dag> pattern>
1722   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1723   // size (fixed-point number): sx == 0 ? 16 : 32
1724   let Inst{7} = op5; // sx
1725 }
1726
1727 // VFP conversion instructions, if no NEON
1728 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1729                 dag oops, dag iops, InstrItinClass itin,
1730                 string opc, string asm, list<dag> pattern>
1731   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1732              pattern> {
1733   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1734 }
1735
1736 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1737                InstrItinClass itin,
1738                string opc, string asm, list<dag> pattern>
1739   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1740   let Inst{27-20} = opcod1;
1741   let Inst{11-8}  = opcod2;
1742   let Inst{4}     = 1;
1743 }
1744
1745 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1746                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1747   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1748
1749 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1750                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1751   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1752
1753 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1754                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1755   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1756
1757 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1758                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1759   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1760
1761 //===----------------------------------------------------------------------===//
1762
1763 //===----------------------------------------------------------------------===//
1764 // ARM NEON Instruction templates.
1765 //
1766
1767 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1768             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1769             list<dag> pattern>
1770   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1771   let OutOperandList = oops;
1772   let InOperandList = !con(iops, (ins pred:$p));
1773   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1774   let Pattern = pattern;
1775   list<Predicate> Predicates = [HasNEON];
1776 }
1777
1778 // Same as NeonI except it does not have a "data type" specifier.
1779 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1780              InstrItinClass itin, string opc, string asm, string cstr,
1781              list<dag> pattern>
1782   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1783   let OutOperandList = oops;
1784   let InOperandList = !con(iops, (ins pred:$p));
1785   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1786   let Pattern = pattern;
1787   list<Predicate> Predicates = [HasNEON];
1788 }
1789
1790 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1791             dag oops, dag iops, InstrItinClass itin,
1792             string opc, string dt, string asm, string cstr, list<dag> pattern>
1793   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1794           cstr, pattern> {
1795   let Inst{31-24} = 0b11110100;
1796   let Inst{23}    = op23;
1797   let Inst{21-20} = op21_20;
1798   let Inst{11-8}  = op11_8;
1799   let Inst{7-4}   = op7_4;
1800
1801   bits<5> Vd;
1802   bits<6> Rn;
1803   bits<4> Rm;
1804
1805   let Inst{22}    = Vd{4};
1806   let Inst{15-12} = Vd{3-0};
1807   let Inst{19-16} = Rn{3-0};
1808   let Inst{3-0}   = Rm{3-0};
1809 }
1810
1811 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1812             dag oops, dag iops, InstrItinClass itin,
1813             string opc, string dt, string asm, string cstr, list<dag> pattern>
1814   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1815           dt, asm, cstr, pattern> {
1816   bits<3> lane;
1817 }
1818
1819 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1820   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1821             itin> {
1822   let OutOperandList = oops;
1823   let InOperandList = !con(iops, (ins pred:$p));
1824   list<Predicate> Predicates = [HasNEON];
1825 }
1826
1827 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1828                   list<dag> pattern>
1829   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1830             itin> {
1831   let OutOperandList = oops;
1832   let InOperandList = !con(iops, (ins pred:$p));
1833   let Pattern = pattern;
1834   list<Predicate> Predicates = [HasNEON];
1835 }
1836
1837 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1838              string opc, string dt, string asm, string cstr, list<dag> pattern>
1839   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1840           pattern> {
1841   let Inst{31-25} = 0b1111001;
1842 }
1843
1844 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1845               string opc, string asm, string cstr, list<dag> pattern>
1846   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1847            cstr, pattern> {
1848   let Inst{31-25} = 0b1111001;
1849 }
1850
1851 // NEON "one register and a modified immediate" format.
1852 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1853                bit op5, bit op4,
1854                dag oops, dag iops, InstrItinClass itin,
1855                string opc, string dt, string asm, string cstr,
1856                list<dag> pattern>
1857   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1858   let Inst{23}    = op23;
1859   let Inst{21-19} = op21_19;
1860   let Inst{11-8}  = op11_8;
1861   let Inst{7}     = op7;
1862   let Inst{6}     = op6;
1863   let Inst{5}     = op5;
1864   let Inst{4}     = op4;
1865
1866   // Instruction operands.
1867   bits<5> Vd;
1868   bits<13> SIMM;
1869
1870   let Inst{15-12} = Vd{3-0};
1871   let Inst{22}    = Vd{4};
1872   let Inst{24}    = SIMM{7};
1873   let Inst{18-16} = SIMM{6-4};
1874   let Inst{3-0}   = SIMM{3-0};
1875 }
1876
1877 // NEON 2 vector register format.
1878 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1879           bits<5> op11_7, bit op6, bit op4,
1880           dag oops, dag iops, InstrItinClass itin,
1881           string opc, string dt, string asm, string cstr, list<dag> pattern>
1882   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1883   let Inst{24-23} = op24_23;
1884   let Inst{21-20} = op21_20;
1885   let Inst{19-18} = op19_18;
1886   let Inst{17-16} = op17_16;
1887   let Inst{11-7}  = op11_7;
1888   let Inst{6}     = op6;
1889   let Inst{4}     = op4;
1890
1891   // Instruction operands.
1892   bits<5> Vd;
1893   bits<5> Vm;
1894
1895   let Inst{15-12} = Vd{3-0};
1896   let Inst{22}    = Vd{4};
1897   let Inst{3-0}   = Vm{3-0};
1898   let Inst{5}     = Vm{4};
1899 }
1900
1901 // Same as N2V except it doesn't have a datatype suffix.
1902 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1903            bits<5> op11_7, bit op6, bit op4,
1904            dag oops, dag iops, InstrItinClass itin,
1905            string opc, string asm, string cstr, list<dag> pattern>
1906   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1907   let Inst{24-23} = op24_23;
1908   let Inst{21-20} = op21_20;
1909   let Inst{19-18} = op19_18;
1910   let Inst{17-16} = op17_16;
1911   let Inst{11-7}  = op11_7;
1912   let Inst{6}     = op6;
1913   let Inst{4}     = op4;
1914
1915   // Instruction operands.
1916   bits<5> Vd;
1917   bits<5> Vm;
1918
1919   let Inst{15-12} = Vd{3-0};
1920   let Inst{22}    = Vd{4};
1921   let Inst{3-0}   = Vm{3-0};
1922   let Inst{5}     = Vm{4};
1923 }
1924
1925 // NEON 2 vector register with immediate.
1926 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1927              dag oops, dag iops, Format f, InstrItinClass itin,
1928              string opc, string dt, string asm, string cstr, list<dag> pattern>
1929   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1930   let Inst{24}   = op24;
1931   let Inst{23}   = op23;
1932   let Inst{11-8} = op11_8;
1933   let Inst{7}    = op7;
1934   let Inst{6}    = op6;
1935   let Inst{4}    = op4;
1936
1937   // Instruction operands.
1938   bits<5> Vd;
1939   bits<5> Vm;
1940   bits<6> SIMM;
1941
1942   let Inst{15-12} = Vd{3-0};
1943   let Inst{22}    = Vd{4};
1944   let Inst{3-0}   = Vm{3-0};
1945   let Inst{5}     = Vm{4};
1946   let Inst{21-16} = SIMM{5-0};
1947 }
1948
1949 // NEON 3 vector register format.
1950 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1951           dag oops, dag iops, Format f, InstrItinClass itin,
1952           string opc, string dt, string asm, string cstr, list<dag> pattern>
1953   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1954   let Inst{24}    = op24;
1955   let Inst{23}    = op23;
1956   let Inst{21-20} = op21_20;
1957   let Inst{11-8}  = op11_8;
1958   let Inst{6}     = op6;
1959   let Inst{4}     = op4;
1960
1961   // Instruction operands.
1962   bits<5> Vd;
1963   bits<5> Vn;
1964   bits<5> Vm;
1965
1966   let Inst{15-12} = Vd{3-0};
1967   let Inst{22}    = Vd{4};
1968   let Inst{19-16} = Vn{3-0};
1969   let Inst{7}     = Vn{4};
1970   let Inst{3-0}   = Vm{3-0};
1971   let Inst{5}     = Vm{4};
1972 }
1973
1974 // Same as N3V except it doesn't have a data type suffix.
1975 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1976            bit op4,
1977            dag oops, dag iops, Format f, InstrItinClass itin,
1978            string opc, string asm, string cstr, list<dag> pattern>
1979   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1980   let Inst{24}    = op24;
1981   let Inst{23}    = op23;
1982   let Inst{21-20} = op21_20;
1983   let Inst{11-8}  = op11_8;
1984   let Inst{6}     = op6;
1985   let Inst{4}     = op4;
1986
1987   // Instruction operands.
1988   bits<5> Vd;
1989   bits<5> Vn;
1990   bits<5> Vm;
1991
1992   let Inst{15-12} = Vd{3-0};
1993   let Inst{22}    = Vd{4};
1994   let Inst{19-16} = Vn{3-0};
1995   let Inst{7}     = Vn{4};
1996   let Inst{3-0}   = Vm{3-0};
1997   let Inst{5}     = Vm{4};
1998 }
1999
2000 // NEON VMOVs between scalar and core registers.
2001 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2002                dag oops, dag iops, Format f, InstrItinClass itin,
2003                string opc, string dt, string asm, list<dag> pattern>
2004   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
2005             "", itin> {
2006   let Inst{27-20} = opcod1;
2007   let Inst{11-8}  = opcod2;
2008   let Inst{6-5}   = opcod3;
2009   let Inst{4}     = 1;
2010
2011   let OutOperandList = oops;
2012   let InOperandList = !con(iops, (ins pred:$p));
2013   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
2014   let Pattern = pattern;
2015   list<Predicate> Predicates = [HasNEON];
2016
2017   bits<5> V;
2018   bits<4> R;
2019   bits<4> p;
2020   bits<4> lane;
2021
2022   let Inst{31-28} = p{3-0};
2023   let Inst{7}     = V{4};
2024   let Inst{19-16} = V{3-0};
2025   let Inst{15-12} = R{3-0};
2026 }
2027 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2028                 dag oops, dag iops, InstrItinClass itin,
2029                 string opc, string dt, string asm, list<dag> pattern>
2030   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
2031              opc, dt, asm, pattern>;
2032 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2033                 dag oops, dag iops, InstrItinClass itin,
2034                 string opc, string dt, string asm, list<dag> pattern>
2035   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
2036              opc, dt, asm, pattern>;
2037 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2038             dag oops, dag iops, InstrItinClass itin,
2039             string opc, string dt, string asm, list<dag> pattern>
2040   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
2041              opc, dt, asm, pattern>;
2042
2043 // Vector Duplicate Lane (from scalar to all elements)
2044 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
2045                 InstrItinClass itin, string opc, string dt, string asm,
2046                 list<dag> pattern>
2047   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
2048   let Inst{24-23} = 0b11;
2049   let Inst{21-20} = 0b11;
2050   let Inst{19-16} = op19_16;
2051   let Inst{11-7}  = 0b11000;
2052   let Inst{6}     = op6;
2053   let Inst{4}     = 0;
2054
2055   bits<5> Vd;
2056   bits<5> Vm;
2057   bits<4> lane;
2058
2059   let Inst{22}     = Vd{4};
2060   let Inst{15-12} = Vd{3-0};
2061   let Inst{5}     = Vm{4};
2062   let Inst{3-0} = Vm{3-0};
2063 }
2064
2065 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
2066 // for single-precision FP.
2067 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
2068   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
2069 }