lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // addrmode2 loads and stores
 421 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 422           string opc, string asm, list<dag> pattern>
 423   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 424       opc, asm, "", pattern> {
 425   let Inst{27-26} = 0b01;
 426 }
 427
 428 // loads
 429
 430 // LDR/LDRB/STR/STRB
 431 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 432              Format f, InstrItinClass itin, string opc, string asm,
 433              list<dag> pattern>
 434   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 435       "", pattern> {
 436   let Inst{27-25} = op;
 437   let Inst{24} = 1;  // 24 == P
 438   // 23 == U
 439   let Inst{22} = opc22;
 440   let Inst{21} = 0;  // 21 == W
 441   let Inst{20} = isLd;
 442 }
 443 // LDRH/LDRSB/LDRSH/LDRD
 444 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 445              Format f, InstrItinClass itin, string opc, string asm,
 446              list<dag> pattern>
 447   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 448       "", pattern> {
 449   let Inst{27-25} = 0b000;
 450   let Inst{24} = 1;  // 24 == P
 451   // 23 == U
 452   let Inst{22} = opc22;
 453   let Inst{21} = 0;  // 21 == W
 454   let Inst{20} = opc20;
 455
 456   let Inst{7-4} = op;
 457 }
 458
 459
 460
 461
 462 class AI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463              string opc, string asm, list<dag> pattern>
 464   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465       opc, asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 483              string opc, string asm, list<dag> pattern>
 484   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485       opc, asm, "", pattern> {
 486   let Inst{20}    = 1; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 493               string asm, list<dag> pattern>
 494   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 495        asm, "", pattern> {
 496   let Inst{20}    = 1; // L bit
 497   let Inst{21}    = 0; // W bit
 498   let Inst{22}    = 1; // B bit
 499   let Inst{24}    = 1; // P bit
 500   let Inst{27-26} = 0b01;
 501 }
 502
 503 // stores
 504 class AI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 505              string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   let Inst{20}    = 0; // L bit
 509   let Inst{21}    = 0; // W bit
 510   let Inst{22}    = 0; // B bit
 511   let Inst{24}    = 1; // P bit
 512   let Inst{27-26} = 0b01;
 513 }
 514 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 515               string asm, list<dag> pattern>
 516   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 517        asm, "", pattern> {
 518   let Inst{20}    = 0; // L bit
 519   let Inst{21}    = 0; // W bit
 520   let Inst{22}    = 0; // B bit
 521   let Inst{24}    = 1; // P bit
 522   let Inst{27-26} = 0b01;
 523 }
 524 class AI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 525              string opc, string asm, list<dag> pattern>
 526   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 527       opc, asm, "", pattern> {
 528   let Inst{20}    = 0; // L bit
 529   let Inst{21}    = 0; // W bit
 530   let Inst{22}    = 1; // B bit
 531   let Inst{24}    = 1; // P bit
 532   let Inst{27-26} = 0b01;
 533 }
 534 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 535               string asm, list<dag> pattern>
 536   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 537        asm, "", pattern> {
 538   let Inst{20}    = 0; // L bit
 539   let Inst{21}    = 0; // W bit
 540   let Inst{22}    = 1; // B bit
 541   let Inst{24}    = 1; // P bit
 542   let Inst{27-26} = 0b01;
 543 }
 544
 545 // Pre-indexed loads
 546 class AI2ldwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 547                string opc, string asm, string cstr, list<dag> pattern>
 548   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 549       opc, asm, cstr, pattern> {
 550   let Inst{20}    = 1; // L bit
 551   let Inst{21}    = 1; // W bit
 552   let Inst{22}    = 0; // B bit
 553   let Inst{24}    = 1; // P bit
 554   let Inst{27-26} = 0b01;
 555 }
 556 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 557                string opc, string asm, string cstr, list<dag> pattern>
 558   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 559       opc, asm, cstr, pattern> {
 560   let Inst{20}    = 1; // L bit
 561   let Inst{21}    = 1; // W bit
 562   let Inst{22}    = 1; // B bit
 563   let Inst{24}    = 1; // P bit
 564   let Inst{27-26} = 0b01;
 565 }
 566
 567 // Pre-indexed stores
 568 class AI2stwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 569                string opc, string asm, string cstr, list<dag> pattern>
 570   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 571       opc, asm, cstr, pattern> {
 572   let Inst{20}    = 0; // L bit
 573   let Inst{21}    = 1; // W bit
 574   let Inst{22}    = 0; // B bit
 575   let Inst{24}    = 1; // P bit
 576   let Inst{27-26} = 0b01;
 577 }
 578 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 579                string opc, string asm, string cstr, list<dag> pattern>
 580   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 581       opc, asm, cstr, pattern> {
 582   let Inst{20}    = 0; // L bit
 583   let Inst{21}    = 1; // W bit
 584   let Inst{22}    = 1; // B bit
 585   let Inst{24}    = 1; // P bit
 586   let Inst{27-26} = 0b01;
 587 }
 588
 589 // Post-indexed loads
 590 class AI2ldwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 591                string opc, string asm, string cstr, list<dag> pattern>
 592   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 593       opc, asm, cstr,pattern> {
 594   let Inst{20}    = 1; // L bit
 595   let Inst{21}    = 0; // W bit
 596   let Inst{22}    = 0; // B bit
 597   let Inst{24}    = 0; // P bit
 598   let Inst{27-26} = 0b01;
 599 }
 600 class AI2ldbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 601                string opc, string asm, string cstr, list<dag> pattern>
 602   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 603       opc, asm, cstr,pattern> {
 604   let Inst{20}    = 1; // L bit
 605   let Inst{21}    = 0; // W bit
 606   let Inst{22}    = 1; // B bit
 607   let Inst{24}    = 0; // P bit
 608   let Inst{27-26} = 0b01;
 609 }
 610
 611 // Post-indexed stores
 612 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 613                string opc, string asm, string cstr, list<dag> pattern>
 614   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 615       opc, asm, cstr,pattern> {
 616   let Inst{20}    = 0; // L bit
 617   let Inst{21}    = 0; // W bit
 618   let Inst{22}    = 0; // B bit
 619   let Inst{24}    = 0; // P bit
 620   let Inst{27-26} = 0b01;
 621 }
 622 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 623                string opc, string asm, string cstr, list<dag> pattern>
 624   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 625       opc, asm, cstr,pattern> {
 626   let Inst{20}    = 0; // L bit
 627   let Inst{21}    = 0; // W bit
 628   let Inst{22}    = 1; // B bit
 629   let Inst{24}    = 0; // P bit
 630   let Inst{27-26} = 0b01;
 631 }
 632
 633 // addrmode3 instructions
 634 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 635           string opc, string asm, list<dag> pattern>
 636   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 637       opc, asm, "", pattern>;
 638 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 639            string asm, list<dag> pattern>
 640   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 641        asm, "", pattern>;
 642
 643 // loads
 644 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 645              string opc, string asm, list<dag> pattern>
 646   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 647       opc, asm, "", pattern> {
 648   let Inst{4}     = 1;
 649   let Inst{5}     = 1; // H bit
 650   let Inst{6}     = 0; // S bit
 651   let Inst{7}     = 1;
 652   let Inst{20}    = 1; // L bit
 653   let Inst{21}    = 0; // W bit
 654   let Inst{24}    = 1; // P bit
 655   let Inst{27-25} = 0b000;
 656 }
 657 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 658               string asm, list<dag> pattern>
 659   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 660        asm, "", pattern> {
 661   let Inst{4}     = 1;
 662   let Inst{5}     = 1; // H bit
 663   let Inst{6}     = 0; // S bit
 664   let Inst{7}     = 1;
 665   let Inst{20}    = 1; // L bit
 666   let Inst{21}    = 0; // W bit
 667   let Inst{24}    = 1; // P bit
 668 }
 669 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 670               string opc, string asm, list<dag> pattern>
 671   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 672       opc, asm, "", pattern> {
 673   bits<14> addr;
 674   bits<4> Rt;
 675   let Inst{27-25} = 0b000;
 676   let Inst{24}    = 1;            // P bit
 677   let Inst{23}    = addr{8};      // U bit
 678   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 679   let Inst{21}    = 0;            // W bit
 680   let Inst{20}    = 1;            // L bit
 681   let Inst{19-16} = addr{12-9};   // Rn
 682   let Inst{15-12} = Rt;           // Rt
 683   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 684   let Inst{7-4}   = 0b1111;
 685   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 686 }
 687 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 688                string asm, list<dag> pattern>
 689   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 690        asm, "", pattern> {
 691   let Inst{4}     = 1;
 692   let Inst{5}     = 1; // H bit
 693   let Inst{6}     = 1; // S bit
 694   let Inst{7}     = 1;
 695   let Inst{20}    = 1; // L bit
 696   let Inst{21}    = 0; // W bit
 697   let Inst{24}    = 1; // P bit
 698 }
 699 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 700               string opc, string asm, list<dag> pattern>
 701   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 702       opc, asm, "", pattern> {
 703   bits<14> addr;
 704   bits<4> Rt;
 705   let Inst{27-25} = 0b000;
 706   let Inst{24}    = 1; // P bit
 707   let Inst{23}    = addr{8};      // U bit
 708   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 709   let Inst{21}    = 0; // W bit
 710   let Inst{20}    = 1; // L bit
 711   let Inst{19-16} = addr{12-9};   // Rn
 712   let Inst{15-12} = Rt;           // Rt
 713   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 714   let Inst{7-4}   = 0b1101;
 715   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 716 }
 717 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 718                string asm, list<dag> pattern>
 719   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 720        asm, "", pattern> {
 721   let Inst{4}     = 1;
 722   let Inst{5}     = 0; // H bit
 723   let Inst{6}     = 1; // S bit
 724   let Inst{7}     = 1;
 725   let Inst{20}    = 1; // L bit
 726   let Inst{21}    = 0; // W bit
 727   let Inst{24}    = 1; // P bit
 728 }
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 742
 743 // stores
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 756   let Inst{19-16} = addr{12-9};   // Rn
 757   let Inst{15-12} = Rt;           // Rt
 758   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 759   let Inst{7-4}   = 0b1011;
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 774 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 775              string opc, string asm, list<dag> pattern>
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 777       opc, asm, "", pattern> {
 778   let Inst{4}     = 1;
 779   let Inst{5}     = 1; // H bit
 780   let Inst{6}     = 1; // S bit
 781   let Inst{7}     = 1;
 782   let Inst{20}    = 0; // L bit
 783   let Inst{21}    = 0; // W bit
 784   let Inst{24}    = 1; // P bit
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 786 }
 787
 788 // Pre-indexed loads
 789 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
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 793   let Inst{4}     = 1;
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 795   let Inst{6}     = 0; // S bit
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 797   let Inst{20}    = 1; // L bit
 798   let Inst{21}    = 1; // W bit
 799   let Inst{24}    = 1; // P bit
 800   let Inst{27-25} = 0b000;
 801 }
 802 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 803                 string opc, string asm, string cstr, list<dag> pattern>
 804   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 805       opc, asm, cstr, pattern> {
 806   bits<14> addr;
 807   bits<4> Rt;
 808   let Inst{27-25} = 0b000;
 809   let Inst{24}    = 1;            // P bit
 810   let Inst{23}    = addr{8};      // U bit
 811   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
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 813   let Inst{20}    = 1;            // L bit
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 816   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 817   let Inst{7-4}   = 0b1111;
 818   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 819 }
 820 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 821                 string opc, string asm, string cstr, list<dag> pattern>
 822   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 823       opc, asm, cstr, pattern> {
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 828   let Inst{20}    = 1; // L bit
 829   let Inst{21}    = 1; // W bit
 830   let Inst{24}    = 1; // P bit
 831   let Inst{27-25} = 0b000;
 832 }
 833 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 834              string opc, string asm, string cstr, list<dag> pattern>
 835   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 836       opc, asm, cstr, pattern> {
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 845 }
 846
 847
 848 // Pre-indexed stores
 849 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 850                string opc, string asm, string cstr, list<dag> pattern>
 851   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 852       opc, asm, cstr, pattern> {
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 861 }
 862 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 863              string opc, string asm, string cstr, list<dag> pattern>
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 874 }
 875
 876 // Post-indexed loads
 877 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 878                string opc, string asm, string cstr, list<dag> pattern>
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 889 }
 890 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 891                 string opc, string asm, string cstr, list<dag> pattern>
 892   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
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 894   bits<10> offset;
 895   bits<4> Rt;
 896   bits<4> Rn;
 897   let Inst{27-25} = 0b000;
 898   let Inst{24}    = 0;            // P bit
 899   let Inst{23}    = offset{8};    // U bit
 900   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 901   let Inst{21}    = 0;            // W bit
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 903   let Inst{19-16} = Rn;           // Rn
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 906   let Inst{7-4}   = 0b1111;
 907   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 908 }
 909 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 910                 string opc, string asm, string cstr, list<dag> pattern>
 911   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 912       opc, asm, cstr,pattern> {
 913   let Inst{4}     = 1;
 914   let Inst{5}     = 0; // H bit
 915   let Inst{6}     = 1; // S bit
 916   let Inst{7}     = 1;
 917   let Inst{20}    = 1; // L bit
 918   let Inst{21}    = 0; // W bit
 919   let Inst{24}    = 0; // P bit
 920   let Inst{27-25} = 0b000;
 921 }
 922 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 923              string opc, string asm, string cstr, list<dag> pattern>
 924   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 925       opc, asm, cstr, pattern> {
 926   let Inst{4}     = 1;
 927   let Inst{5}     = 0; // H bit
 928   let Inst{6}     = 1; // S bit
 929   let Inst{7}     = 1;
 930   let Inst{20}    = 0; // L bit
 931   let Inst{21}    = 0; // W bit
 932   let Inst{24}    = 0; // P bit
 933   let Inst{27-25} = 0b000;
 934 }
 935
 936 // Post-indexed stores
 937 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 938                string opc, string asm, string cstr, list<dag> pattern>
 939   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 940       opc, asm, cstr,pattern> {
 941   let Inst{4}     = 1;
 942   let Inst{5}     = 1; // H bit
 943   let Inst{6}     = 0; // S bit
 944   let Inst{7}     = 1;
 945   let Inst{20}    = 0; // L bit
 946   let Inst{21}    = 0; // W bit
 947   let Inst{24}    = 0; // P bit
 948   let Inst{27-25} = 0b000;
 949 }
 950 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 951              string opc, string asm, string cstr, list<dag> pattern>
 952   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 953       opc, asm, cstr, pattern> {
 954   let Inst{4}     = 1;
 955   let Inst{5}     = 1; // H bit
 956   let Inst{6}     = 1; // S bit
 957   let Inst{7}     = 1;
 958   let Inst{20}    = 0; // L bit
 959   let Inst{21}    = 0; // W bit
 960   let Inst{24}    = 0; // P bit
 961   let Inst{27-25} = 0b000;
 962 }
 963
 964 // addrmode4 instructions
 965 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 966              string asm, string cstr, list<dag> pattern>
 967   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 968        asm, cstr, pattern> {
 969   bits<4> p;
 970   bits<16> dsts;
 971   bits<4> Rn;
 972   bits<2> amode;
 973   let Inst{31-28} = p;
 974   let Inst{27-25} = 0b100;
 975   let Inst{24-23} = amode;
 976   let Inst{22}    = 0; // S bit
 977   let Inst{20}    = 1; // L bit
 978   let Inst{19-16} = Rn;
 979   let Inst{15-0}  = dsts;
 980 }
 981 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 982              string asm, string cstr, list<dag> pattern>
 983   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 984        asm, cstr, pattern> {
 985   bits<4> p;
 986   bits<16> srcs;
 987   bits<4> Rn;
 988   bits<2> amode;
 989   let Inst{31-28} = p;
 990   let Inst{27-25} = 0b100;
 991   let Inst{24-23} = amode;
 992   let Inst{22}    = 0; // S bit
 993   let Inst{20}    = 0; // L bit
 994   let Inst{19-16} = Rn;
 995   let Inst{15-0}  = srcs;
 996 }
 997
 998 // Unsigned multiply, multiply-accumulate instructions.
 999 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
1000              string opc, string asm, list<dag> pattern>
1001   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1002       opc, asm, "", pattern> {
1003   let Inst{7-4}   = 0b1001;
1004   let Inst{20}    = 0; // S bit
1005   let Inst{27-21} = opcod;
1006 }
1007 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
1008               string opc, string asm, list<dag> pattern>
1009   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1010        opc, asm, "", pattern> {
1011   let Inst{7-4}   = 0b1001;
1012   let Inst{27-21} = opcod;
1013 }
1014
1015 // Most significant word multiply
1016 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
1017              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1018   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1019       opc, asm, "", pattern> {
1020   bits<4> Rd;
1021   bits<4> Rn;
1022   bits<4> Rm;
1023   let Inst{7-4}   = opc7_4;
1024   let Inst{20}    = 1;
1025   let Inst{27-21} = opcod;
1026   let Inst{19-16} = Rd;
1027   let Inst{11-8}  = Rm;
1028   let Inst{3-0}   = Rn;
1029 }
1030 // MSW multiple w/ Ra operand
1031 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
1032               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1033   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
1034   bits<4> Ra;
1035   let Inst{15-12} = Ra;
1036 }
1037
1038 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
1039 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1040               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1041   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1042       opc, asm, "", pattern> {
1043   bits<4> Rn;
1044   bits<4> Rm;
1045   let Inst{4}     = 0;
1046   let Inst{7}     = 1;
1047   let Inst{20}    = 0;
1048   let Inst{27-21} = opcod;
1049   let Inst{6-5}   = bit6_5;
1050   let Inst{11-8}  = Rm;
1051   let Inst{3-0}   = Rn;
1052 }
1053 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1054               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1055   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1056   bits<4> Rd;
1057   let Inst{19-16} = Rd;
1058 }
1059
1060 // AMulxyI with Ra operand
1061 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1062               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1063   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1064   bits<4> Ra;
1065   let Inst{15-12} = Ra;
1066 }
1067 // SMLAL*
1068 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1069               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1070   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1071   bits<4> RdLo;
1072   bits<4> RdHi;
1073   let Inst{19-16} = RdHi;
1074   let Inst{15-12} = RdLo;
1075 }
1076
1077 // Extend instructions.
1078 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
1079             string opc, string asm, list<dag> pattern>
1080   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
1081       opc, asm, "", pattern> {
1082   // All AExtI instructions have Rd and Rm register operands.
1083   bits<4> Rd;
1084   bits<4> Rm;
1085   let Inst{15-12} = Rd;
1086   let Inst{3-0}   = Rm;
1087   let Inst{7-4}   = 0b0111;
1088   let Inst{9-8}   = 0b00;
1089   let Inst{27-20} = opcod;
1090 }
1091
1092 // Misc Arithmetic instructions.
1093 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
1094                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1095   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1096       opc, asm, "", pattern> {
1097   bits<4> Rd;
1098   bits<4> Rm;
1099   let Inst{27-20} = opcod;
1100   let Inst{19-16} = 0b1111;
1101   let Inst{15-12} = Rd;
1102   let Inst{11-8}  = 0b1111;
1103   let Inst{7-4}   = opc7_4;
1104   let Inst{3-0}   = Rm;
1105 }
1106
1107 // PKH instructions
1108 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
1109             string opc, string asm, list<dag> pattern>
1110   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1111       opc, asm, "", pattern> {
1112   bits<4> Rd;
1113   bits<4> Rn;
1114   bits<4> Rm;
1115   bits<8> sh;
1116   let Inst{27-20} = opcod;
1117   let Inst{19-16} = Rn;
1118   let Inst{15-12} = Rd;
1119   let Inst{11-7}  = sh{7-3};
1120   let Inst{6}     = tb;
1121   let Inst{5-4}   = 0b01;
1122   let Inst{3-0}   = Rm;
1123 }
1124
1125 //===----------------------------------------------------------------------===//
1126
1127 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1128 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1129   list<Predicate> Predicates = [IsARM];
1130 }
1131 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1132   list<Predicate> Predicates = [IsARM, HasV5TE];
1133 }
1134 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1135   list<Predicate> Predicates = [IsARM, HasV6];
1136 }
1137
1138 //===----------------------------------------------------------------------===//
1139 //
1140 // Thumb Instruction Format Definitions.
1141 //
1142
1143 // TI - Thumb instruction.
1144
1145 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1146              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1147   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1148   let OutOperandList = oops;
1149   let InOperandList = iops;
1150   let AsmString = asm;
1151   let Pattern = pattern;
1152   list<Predicate> Predicates = [IsThumb];
1153 }
1154
1155 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1156   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1157
1158 // Two-address instructions
1159 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1160           list<dag> pattern>
1161   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1162            pattern>;
1163
1164 // tBL, tBX 32-bit instructions
1165 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1166            dag oops, dag iops, InstrItinClass itin, string asm,
1167            list<dag> pattern>
1168     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1169       Encoding {
1170   let Inst{31-27} = opcod1;
1171   let Inst{15-14} = opcod2;
1172   let Inst{12}    = opcod3;
1173 }
1174
1175 // BR_JT instructions
1176 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1177            list<dag> pattern>
1178   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1179
1180 // Thumb1 only
1181 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1182               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1183   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1184   let OutOperandList = oops;
1185   let InOperandList = iops;
1186   let AsmString = asm;
1187   let Pattern = pattern;
1188   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1189 }
1190
1191 class T1I<dag oops, dag iops, InstrItinClass itin,
1192           string asm, list<dag> pattern>
1193   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1194 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1195             string asm, list<dag> pattern>
1196   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1197 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1198             string asm, list<dag> pattern>
1199   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1200
1201 // Two-address instructions
1202 class T1It<dag oops, dag iops, InstrItinClass itin,
1203            string asm, string cstr, list<dag> pattern>
1204   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1205             asm, cstr, pattern>;
1206
1207 // Thumb1 instruction that can either be predicated or set CPSR.
1208 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1209                InstrItinClass itin,
1210                string opc, string asm, string cstr, list<dag> pattern>
1211   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1212   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1213   let InOperandList = !con(iops, (ins pred:$p));
1214   let AsmString = !strconcat(opc, "${s}${p}", asm);
1215   let Pattern = pattern;
1216   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1217 }
1218
1219 class T1sI<dag oops, dag iops, InstrItinClass itin,
1220            string opc, string asm, list<dag> pattern>
1221   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1222
1223 // Two-address instructions
1224 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1225             string opc, string asm, list<dag> pattern>
1226   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1227              "$lhs = $dst", pattern>;
1228
1229 // Thumb1 instruction that can be predicated.
1230 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1231                InstrItinClass itin,
1232                string opc, string asm, string cstr, list<dag> pattern>
1233   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1234   let OutOperandList = oops;
1235   let InOperandList = !con(iops, (ins pred:$p));
1236   let AsmString = !strconcat(opc, "${p}", asm);
1237   let Pattern = pattern;
1238   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1239 }
1240
1241 class T1pI<dag oops, dag iops, InstrItinClass itin,
1242            string opc, string asm, list<dag> pattern>
1243   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1244
1245 // Two-address instructions
1246 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1247             string opc, string asm, list<dag> pattern>
1248   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1249              "$lhs = $dst", pattern>;
1250
1251 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1252             string opc, string asm, list<dag> pattern>
1253   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1254 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1255             string opc, string asm, list<dag> pattern>
1256   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1257 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1258             string opc, string asm, list<dag> pattern>
1259   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1260 class T1pIs<dag oops, dag iops,
1261             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1262   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1263
1264 class Encoding16 : Encoding {
1265   let Inst{31-16} = 0x0000;
1266 }
1267
1268 // A6.2 16-bit Thumb instruction encoding
1269 class T1Encoding<bits<6> opcode> : Encoding16 {
1270   let Inst{15-10} = opcode;
1271 }
1272
1273 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1274 class T1General<bits<5> opcode> : Encoding16 {
1275   let Inst{15-14} = 0b00;
1276   let Inst{13-9} = opcode;
1277 }
1278
1279 // A6.2.2 Data-processing encoding.
1280 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1281   let Inst{15-10} = 0b010000;
1282   let Inst{9-6} = opcode;
1283 }
1284
1285 // A6.2.3 Special data instructions and branch and exchange encoding.
1286 class T1Special<bits<4> opcode> : Encoding16 {
1287   let Inst{15-10} = 0b010001;
1288   let Inst{9-6} = opcode;
1289 }
1290
1291 // A6.2.4 Load/store single data item encoding.
1292 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1293   let Inst{15-12} = opA;
1294   let Inst{11-9}  = opB;
1295 }
1296 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1297 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1298 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1299 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1300 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1301
1302 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1303 class T1Misc<bits<7> opcode> : Encoding16 {
1304   let Inst{15-12} = 0b1011;
1305   let Inst{11-5} = opcode;
1306 }
1307
1308 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1309 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1310               InstrItinClass itin,
1311               string opc, string asm, string cstr, list<dag> pattern>
1312   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1313   let OutOperandList = oops;
1314   let InOperandList = !con(iops, (ins pred:$p));
1315   let AsmString = !strconcat(opc, "${p}", asm);
1316   let Pattern = pattern;
1317   list<Predicate> Predicates = [IsThumb2];
1318 }
1319
1320 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1321 // input operand since by default it's a zero register. It will become an
1322 // implicit def once it's "flipped".
1323 //
1324 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1325 // more consistent.
1326 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1327                InstrItinClass itin,
1328                string opc, string asm, string cstr, list<dag> pattern>
1329   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1330   let OutOperandList = oops;
1331   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1332   let AsmString = !strconcat(opc, "${s}${p}", asm);
1333   let Pattern = pattern;
1334   list<Predicate> Predicates = [IsThumb2];
1335 }
1336
1337 // Special cases
1338 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1339                InstrItinClass itin,
1340                string asm, string cstr, list<dag> pattern>
1341   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1342   let OutOperandList = oops;
1343   let InOperandList = iops;
1344   let AsmString = asm;
1345   let Pattern = pattern;
1346   list<Predicate> Predicates = [IsThumb2];
1347 }
1348
1349 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1350               InstrItinClass itin,
1351               string asm, string cstr, list<dag> pattern>
1352   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1353   let OutOperandList = oops;
1354   let InOperandList = iops;
1355   let AsmString = asm;
1356   let Pattern = pattern;
1357   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1358 }
1359
1360 class T2I<dag oops, dag iops, InstrItinClass itin,
1361           string opc, string asm, list<dag> pattern>
1362   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1363 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1364              string opc, string asm, list<dag> pattern>
1365   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1366 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1367             string opc, string asm, list<dag> pattern>
1368   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1369 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1370             string opc, string asm, list<dag> pattern>
1371   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1372 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1373             string opc, string asm, list<dag> pattern>
1374   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1375 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1376               string opc, string asm, list<dag> pattern>
1377   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1378             pattern> {
1379   let Inst{31-27} = 0b11101;
1380   let Inst{26-25} = 0b00;
1381   let Inst{24}    = P;
1382   let Inst{23}    = ?; // The U bit.
1383   let Inst{22}    = 1;
1384   let Inst{21}    = W;
1385   let Inst{20}    = load;
1386 }
1387
1388 class T2sI<dag oops, dag iops, InstrItinClass itin,
1389            string opc, string asm, list<dag> pattern>
1390   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1391
1392 class T2XI<dag oops, dag iops, InstrItinClass itin,
1393            string asm, list<dag> pattern>
1394   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1395 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1396             string asm, list<dag> pattern>
1397   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1398
1399 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1400             string opc, string asm, list<dag> pattern>
1401   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1402
1403 // Two-address instructions
1404 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1405             string asm, string cstr, list<dag> pattern>
1406   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1407
1408 // T2Iidxldst - Thumb2 indexed load / store instructions.
1409 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1410                  dag oops, dag iops,
1411                  AddrMode am, IndexMode im, InstrItinClass itin,
1412                  string opc, string asm, string cstr, list<dag> pattern>
1413   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1414   let OutOperandList = oops;
1415   let InOperandList = !con(iops, (ins pred:$p));
1416   let AsmString = !strconcat(opc, "${p}", asm);
1417   let Pattern = pattern;
1418   list<Predicate> Predicates = [IsThumb2];
1419   let Inst{31-27} = 0b11111;
1420   let Inst{26-25} = 0b00;
1421   let Inst{24}    = signed;
1422   let Inst{23}    = 0;
1423   let Inst{22-21} = opcod;
1424   let Inst{20}    = load;
1425   let Inst{11}    = 1;
1426   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1427   let Inst{10}    = pre; // The P bit.
1428   let Inst{8}     = 1; // The W bit.
1429 }
1430
1431 // Helper class for disassembly only
1432 // A6.3.16 & A6.3.17
1433 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1434 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1435              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1436   : T2I<oops, iops, itin, opc, asm, pattern> {
1437   let Inst{31-27} = 0b11111;
1438   let Inst{26-24} = 0b011;
1439   let Inst{23}    = long;
1440   let Inst{22-20} = op22_20;
1441   let Inst{7-4}   = op7_4;
1442 }
1443
1444 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1445 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1446   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1447 }
1448
1449 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1450 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1451   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1452 }
1453
1454 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1455 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1456   list<Predicate> Predicates = [IsThumb2];
1457 }
1458
1459 //===----------------------------------------------------------------------===//
1460
1461 //===----------------------------------------------------------------------===//
1462 // ARM VFP Instruction templates.
1463 //
1464
1465 // Almost all VFP instructions are predicable.
1466 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1467            IndexMode im, Format f, InstrItinClass itin,
1468            string opc, string asm, string cstr, list<dag> pattern>
1469   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1470   bits<4> p;
1471   let Inst{31-28} = p;
1472   let OutOperandList = oops;
1473   let InOperandList = !con(iops, (ins pred:$p));
1474   let AsmString = !strconcat(opc, "${p}", asm);
1475   let Pattern = pattern;
1476   list<Predicate> Predicates = [HasVFP2];
1477 }
1478
1479 // Special cases
1480 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1481             IndexMode im, Format f, InstrItinClass itin,
1482             string asm, string cstr, list<dag> pattern>
1483   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1484   let OutOperandList = oops;
1485   let InOperandList = iops;
1486   let AsmString = asm;
1487   let Pattern = pattern;
1488   list<Predicate> Predicates = [HasVFP2];
1489 }
1490
1491 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1492             string opc, string asm, list<dag> pattern>
1493   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1494          opc, asm, "", pattern>;
1495
1496 // ARM VFP addrmode5 loads and stores
1497 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1498            InstrItinClass itin,
1499            string opc, string asm, list<dag> pattern>
1500   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1501          VFPLdStFrm, itin, opc, asm, "", pattern> {
1502   // Instruction operands.
1503   bits<5>  Dd;
1504   bits<13> addr;
1505
1506   // Encode instruction operands.
1507   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1508   let Inst{22}    = Dd{4};
1509   let Inst{19-16} = addr{12-9};   // Rn
1510   let Inst{15-12} = Dd{3-0};
1511   let Inst{7-0}   = addr{7-0};    // imm8
1512
1513   // TODO: Mark the instructions with the appropriate subtarget info.
1514   let Inst{27-24} = opcod1;
1515   let Inst{21-20} = opcod2;
1516   let Inst{11-9}  = 0b101;
1517   let Inst{8}     = 1;          // Double precision
1518
1519   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1520   let D = VFPNeonDomain;
1521 }
1522
1523 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1524            InstrItinClass itin,
1525            string opc, string asm, list<dag> pattern>
1526   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1527          VFPLdStFrm, itin, opc, asm, "", pattern> {
1528   // Instruction operands.
1529   bits<5>  Sd;
1530   bits<13> addr;
1531
1532   // Encode instruction operands.
1533   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1534   let Inst{22}    = Sd{0};
1535   let Inst{19-16} = addr{12-9};   // Rn
1536   let Inst{15-12} = Sd{4-1};
1537   let Inst{7-0}   = addr{7-0};    // imm8
1538
1539   // TODO: Mark the instructions with the appropriate subtarget info.
1540   let Inst{27-24} = opcod1;
1541   let Inst{21-20} = opcod2;
1542   let Inst{11-9}  = 0b101;
1543   let Inst{8}     = 0;          // Single precision
1544 }
1545
1546 // VFP Load / store multiple pseudo instructions.
1547 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1548                      list<dag> pattern>
1549   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1550             cstr, itin> {
1551   let OutOperandList = oops;
1552   let InOperandList = !con(iops, (ins pred:$p));
1553   let Pattern = pattern;
1554   list<Predicate> Predicates = [HasVFP2];
1555 }
1556
1557 // Load / store multiple
1558 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1559             string asm, string cstr, list<dag> pattern>
1560   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1561           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1562   // TODO: Mark the instructions with the appropriate subtarget info.
1563   let Inst{27-25} = 0b110;
1564   let Inst{11-9}  = 0b101;
1565   let Inst{8}     = 1;          // Double precision
1566
1567   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1568   let D = VFPNeonDomain;
1569 }
1570
1571 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1572             string asm, string cstr, list<dag> pattern>
1573   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1574           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1575   // TODO: Mark the instructions with the appropriate subtarget info.
1576   let Inst{27-25} = 0b110;
1577   let Inst{11-9}  = 0b101;
1578   let Inst{8}     = 0;          // Single precision
1579 }
1580
1581 // Double precision, unary
1582 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1583            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1584            string asm, list<dag> pattern>
1585   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1586   // Instruction operands.
1587   bits<5> Dd;
1588   bits<5> Dm;
1589
1590   // Encode instruction operands.
1591   let Inst{3-0}   = Dm{3-0};
1592   let Inst{5}     = Dm{4};
1593   let Inst{15-12} = Dd{3-0};
1594   let Inst{22}    = Dd{4};
1595
1596   let Inst{27-23} = opcod1;
1597   let Inst{21-20} = opcod2;
1598   let Inst{19-16} = opcod3;
1599   let Inst{11-9}  = 0b101;
1600   let Inst{8}     = 1;          // Double precision
1601   let Inst{7-6}   = opcod4;
1602   let Inst{4}     = opcod5;
1603 }
1604
1605 // Double precision, binary
1606 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1607            dag iops, InstrItinClass itin, string opc, string asm,
1608            list<dag> pattern>
1609   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1610   // Instruction operands.
1611   bits<5> Dd;
1612   bits<5> Dn;
1613   bits<5> Dm;
1614
1615   // Encode instruction operands.
1616   let Inst{3-0}   = Dm{3-0};
1617   let Inst{5}     = Dm{4};
1618   let Inst{19-16} = Dn{3-0};
1619   let Inst{7}     = Dn{4};
1620   let Inst{15-12} = Dd{3-0};
1621   let Inst{22}    = Dd{4};
1622
1623   let Inst{27-23} = opcod1;
1624   let Inst{21-20} = opcod2;
1625   let Inst{11-9}  = 0b101;
1626   let Inst{8}     = 1;          // Double precision
1627   let Inst{6}     = op6;
1628   let Inst{4}     = op4;
1629 }
1630
1631 // Double precision, binary, VML[AS] (for additional predicate)
1632 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1633            dag iops, InstrItinClass itin, string opc, string asm,
1634            list<dag> pattern>
1635   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1636   // Instruction operands.
1637   bits<5> Dd;
1638   bits<5> Dn;
1639   bits<5> Dm;
1640
1641   // Encode instruction operands.
1642   let Inst{19-16} = Dn{3-0};
1643   let Inst{7}     = Dn{4};
1644   let Inst{15-12} = Dd{3-0};
1645   let Inst{22}    = Dd{4};
1646   let Inst{3-0}   = Dm{3-0};
1647   let Inst{5}     = Dm{4};
1648
1649   let Inst{27-23} = opcod1;
1650   let Inst{21-20} = opcod2;
1651   let Inst{11-9}  = 0b101;
1652   let Inst{8}     = 1;          // Double precision
1653   let Inst{6}     = op6;
1654   let Inst{4}     = op4;
1655   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1656 }
1657
1658 // Single precision, unary
1659 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1660            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1661            string asm, list<dag> pattern>
1662   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1663   // Instruction operands.
1664   bits<5> Sd;
1665   bits<5> Sm;
1666
1667   // Encode instruction operands.
1668   let Inst{3-0}   = Sm{4-1};
1669   let Inst{5}     = Sm{0};
1670   let Inst{15-12} = Sd{4-1};
1671   let Inst{22}    = Sd{0};
1672
1673   let Inst{27-23} = opcod1;
1674   let Inst{21-20} = opcod2;
1675   let Inst{19-16} = opcod3;
1676   let Inst{11-9}  = 0b101;
1677   let Inst{8}     = 0;          // Single precision
1678   let Inst{7-6}   = opcod4;
1679   let Inst{4}     = opcod5;
1680 }
1681
1682 // Single precision unary, if no NEON
1683 // Same as ASuI except not available if NEON is enabled
1684 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1685             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1686             string asm, list<dag> pattern>
1687   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1688          pattern> {
1689   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1690 }
1691
1692 // Single precision, binary
1693 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1694            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1695   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1696   // Instruction operands.
1697   bits<5> Sd;
1698   bits<5> Sn;
1699   bits<5> Sm;
1700
1701   // Encode instruction operands.
1702   let Inst{3-0}   = Sm{4-1};
1703   let Inst{5}     = Sm{0};
1704   let Inst{19-16} = Sn{4-1};
1705   let Inst{7}     = Sn{0};
1706   let Inst{15-12} = Sd{4-1};
1707   let Inst{22}    = Sd{0};
1708
1709   let Inst{27-23} = opcod1;
1710   let Inst{21-20} = opcod2;
1711   let Inst{11-9}  = 0b101;
1712   let Inst{8}     = 0;          // Single precision
1713   let Inst{6}     = op6;
1714   let Inst{4}     = op4;
1715 }
1716
1717 // Single precision binary, if no NEON
1718 // Same as ASbI except not available if NEON is enabled
1719 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1720             dag iops, InstrItinClass itin, string opc, string asm,
1721             list<dag> pattern>
1722   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1723   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1724
1725   // Instruction operands.
1726   bits<5> Sd;
1727   bits<5> Sn;
1728   bits<5> Sm;
1729
1730   // Encode instruction operands.
1731   let Inst{3-0}   = Sm{4-1};
1732   let Inst{5}     = Sm{0};
1733   let Inst{19-16} = Sn{4-1};
1734   let Inst{7}     = Sn{0};
1735   let Inst{15-12} = Sd{4-1};
1736   let Inst{22}    = Sd{0};
1737 }
1738
1739 // VFP conversion instructions
1740 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1741                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1742                list<dag> pattern>
1743   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1744   let Inst{27-23} = opcod1;
1745   let Inst{21-20} = opcod2;
1746   let Inst{19-16} = opcod3;
1747   let Inst{11-8}  = opcod4;
1748   let Inst{6}     = 1;
1749   let Inst{4}     = 0;
1750 }
1751
1752 // VFP conversion between floating-point and fixed-point
1753 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1754                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1755                 list<dag> pattern>
1756   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1757   // size (fixed-point number): sx == 0 ? 16 : 32
1758   let Inst{7} = op5; // sx
1759 }
1760
1761 // VFP conversion instructions, if no NEON
1762 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1763                 dag oops, dag iops, InstrItinClass itin,
1764                 string opc, string asm, list<dag> pattern>
1765   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1766              pattern> {
1767   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1768 }
1769
1770 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1771                InstrItinClass itin,
1772                string opc, string asm, list<dag> pattern>
1773   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1774   let Inst{27-20} = opcod1;
1775   let Inst{11-8}  = opcod2;
1776   let Inst{4}     = 1;
1777 }
1778
1779 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1780                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1781   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1782
1783 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1784                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1785   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1786
1787 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1788                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1789   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1790
1791 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1792                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1793   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1794
1795 //===----------------------------------------------------------------------===//
1796
1797 //===----------------------------------------------------------------------===//
1798 // ARM NEON Instruction templates.
1799 //
1800
1801 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1802             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1803             list<dag> pattern>
1804   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1805   let OutOperandList = oops;
1806   let InOperandList = !con(iops, (ins pred:$p));
1807   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1808   let Pattern = pattern;
1809   list<Predicate> Predicates = [HasNEON];
1810 }
1811
1812 // Same as NeonI except it does not have a "data type" specifier.
1813 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1814              InstrItinClass itin, string opc, string asm, string cstr,
1815              list<dag> pattern>
1816   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1817   let OutOperandList = oops;
1818   let InOperandList = !con(iops, (ins pred:$p));
1819   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1820   let Pattern = pattern;
1821   list<Predicate> Predicates = [HasNEON];
1822 }
1823
1824 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1825             dag oops, dag iops, InstrItinClass itin,
1826             string opc, string dt, string asm, string cstr, list<dag> pattern>
1827   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1828           cstr, pattern> {
1829   let Inst{31-24} = 0b11110100;
1830   let Inst{23}    = op23;
1831   let Inst{21-20} = op21_20;
1832   let Inst{11-8}  = op11_8;
1833   let Inst{7-4}   = op7_4;
1834
1835   string PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1836
1837   bits<5> Vd;
1838   bits<6> Rn;
1839   bits<4> Rm;
1840
1841   let Inst{22}    = Vd{4};
1842   let Inst{15-12} = Vd{3-0};
1843   let Inst{19-16} = Rn{3-0};
1844   let Inst{3-0}   = Rm{3-0};
1845 }
1846
1847 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1848             dag oops, dag iops, InstrItinClass itin,
1849             string opc, string dt, string asm, string cstr, list<dag> pattern>
1850   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1851           dt, asm, cstr, pattern> {
1852   bits<3> lane;
1853 }
1854
1855 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1856   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1857             itin> {
1858   let OutOperandList = oops;
1859   let InOperandList = !con(iops, (ins pred:$p));
1860   list<Predicate> Predicates = [HasNEON];
1861 }
1862
1863 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1864                   list<dag> pattern>
1865   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1866             itin> {
1867   let OutOperandList = oops;
1868   let InOperandList = !con(iops, (ins pred:$p));
1869   let Pattern = pattern;
1870   list<Predicate> Predicates = [HasNEON];
1871 }
1872
1873 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1874              string opc, string dt, string asm, string cstr, list<dag> pattern>
1875   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1876           pattern> {
1877   let Inst{31-25} = 0b1111001;
1878   string PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1879 }
1880
1881 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1882               string opc, string asm, string cstr, list<dag> pattern>
1883   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1884            cstr, pattern> {
1885   let Inst{31-25} = 0b1111001;
1886 }
1887
1888 // NEON "one register and a modified immediate" format.
1889 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1890                bit op5, bit op4,
1891                dag oops, dag iops, InstrItinClass itin,
1892                string opc, string dt, string asm, string cstr,
1893                list<dag> pattern>
1894   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1895   let Inst{23}    = op23;
1896   let Inst{21-19} = op21_19;
1897   let Inst{11-8}  = op11_8;
1898   let Inst{7}     = op7;
1899   let Inst{6}     = op6;
1900   let Inst{5}     = op5;
1901   let Inst{4}     = op4;
1902
1903   // Instruction operands.
1904   bits<5> Vd;
1905   bits<13> SIMM;
1906
1907   let Inst{15-12} = Vd{3-0};
1908   let Inst{22}    = Vd{4};
1909   let Inst{24}    = SIMM{7};
1910   let Inst{18-16} = SIMM{6-4};
1911   let Inst{3-0}   = SIMM{3-0};
1912 }
1913
1914 // NEON 2 vector register format.
1915 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1916           bits<5> op11_7, bit op6, bit op4,
1917           dag oops, dag iops, InstrItinClass itin,
1918           string opc, string dt, string asm, string cstr, list<dag> pattern>
1919   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1920   let Inst{24-23} = op24_23;
1921   let Inst{21-20} = op21_20;
1922   let Inst{19-18} = op19_18;
1923   let Inst{17-16} = op17_16;
1924   let Inst{11-7}  = op11_7;
1925   let Inst{6}     = op6;
1926   let Inst{4}     = op4;
1927
1928   // Instruction operands.
1929   bits<5> Vd;
1930   bits<5> Vm;
1931
1932   let Inst{15-12} = Vd{3-0};
1933   let Inst{22}    = Vd{4};
1934   let Inst{3-0}   = Vm{3-0};
1935   let Inst{5}     = Vm{4};
1936 }
1937
1938 // Same as N2V except it doesn't have a datatype suffix.
1939 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1940            bits<5> op11_7, bit op6, bit op4,
1941            dag oops, dag iops, InstrItinClass itin,
1942            string opc, string asm, string cstr, list<dag> pattern>
1943   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1944   let Inst{24-23} = op24_23;
1945   let Inst{21-20} = op21_20;
1946   let Inst{19-18} = op19_18;
1947   let Inst{17-16} = op17_16;
1948   let Inst{11-7}  = op11_7;
1949   let Inst{6}     = op6;
1950   let Inst{4}     = op4;
1951
1952   // Instruction operands.
1953   bits<5> Vd;
1954   bits<5> Vm;
1955
1956   let Inst{15-12} = Vd{3-0};
1957   let Inst{22}    = Vd{4};
1958   let Inst{3-0}   = Vm{3-0};
1959   let Inst{5}     = Vm{4};
1960 }
1961
1962 // NEON 2 vector register with immediate.
1963 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1964              dag oops, dag iops, Format f, InstrItinClass itin,
1965              string opc, string dt, string asm, string cstr, list<dag> pattern>
1966   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1967   let Inst{24}   = op24;
1968   let Inst{23}   = op23;
1969   let Inst{11-8} = op11_8;
1970   let Inst{7}    = op7;
1971   let Inst{6}    = op6;
1972   let Inst{4}    = op4;
1973
1974   // Instruction operands.
1975   bits<5> Vd;
1976   bits<5> Vm;
1977   bits<6> SIMM;
1978
1979   let Inst{15-12} = Vd{3-0};
1980   let Inst{22}    = Vd{4};
1981   let Inst{3-0}   = Vm{3-0};
1982   let Inst{5}     = Vm{4};
1983   let Inst{21-16} = SIMM{5-0};
1984 }
1985
1986 // NEON 3 vector register format.
1987 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1988           dag oops, dag iops, Format f, InstrItinClass itin,
1989           string opc, string dt, string asm, string cstr, list<dag> pattern>
1990   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1991   let Inst{24}    = op24;
1992   let Inst{23}    = op23;
1993   let Inst{21-20} = op21_20;
1994   let Inst{11-8}  = op11_8;
1995   let Inst{6}     = op6;
1996   let Inst{4}     = op4;
1997
1998   // Instruction operands.
1999   bits<5> Vd;
2000   bits<5> Vn;
2001   bits<5> Vm;
2002
2003   let Inst{15-12} = Vd{3-0};
2004   let Inst{22}    = Vd{4};
2005   let Inst{19-16} = Vn{3-0};
2006   let Inst{7}     = Vn{4};
2007   let Inst{3-0}   = Vm{3-0};
2008   let Inst{5}     = Vm{4};
2009 }
2010
2011 // Same as N3V except it doesn't have a data type suffix.
2012 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
2013            bit op4,
2014            dag oops, dag iops, Format f, InstrItinClass itin,
2015            string opc, string asm, string cstr, list<dag> pattern>
2016   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
2017   let Inst{24}    = op24;
2018   let Inst{23}    = op23;
2019   let Inst{21-20} = op21_20;
2020   let Inst{11-8}  = op11_8;
2021   let Inst{6}     = op6;
2022   let Inst{4}     = op4;
2023
2024   // Instruction operands.
2025   bits<5> Vd;
2026   bits<5> Vn;
2027   bits<5> Vm;
2028
2029   let Inst{15-12} = Vd{3-0};
2030   let Inst{22}    = Vd{4};
2031   let Inst{19-16} = Vn{3-0};
2032   let Inst{7}     = Vn{4};
2033   let Inst{3-0}   = Vm{3-0};
2034   let Inst{5}     = Vm{4};
2035 }
2036
2037 // NEON VMOVs between scalar and core registers.
2038 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2039                dag oops, dag iops, Format f, InstrItinClass itin,
2040                string opc, string dt, string asm, list<dag> pattern>
2041   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
2042             "", itin> {
2043   let Inst{27-20} = opcod1;
2044   let Inst{11-8}  = opcod2;
2045   let Inst{6-5}   = opcod3;
2046   let Inst{4}     = 1;
2047
2048   let OutOperandList = oops;
2049   let InOperandList = !con(iops, (ins pred:$p));
2050   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
2051   let Pattern = pattern;
2052   list<Predicate> Predicates = [HasNEON];
2053
2054   string PostEncoderMethod = "NEONThumb2DupPostEncoder";
2055
2056   bits<5> V;
2057   bits<4> R;
2058   bits<4> p;
2059   bits<4> lane;
2060
2061   let Inst{31-28} = p{3-0};
2062   let Inst{7}     = V{4};
2063   let Inst{19-16} = V{3-0};
2064   let Inst{15-12} = R{3-0};
2065 }
2066 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2067                 dag oops, dag iops, InstrItinClass itin,
2068                 string opc, string dt, string asm, list<dag> pattern>
2069   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
2070              opc, dt, asm, pattern>;
2071 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2072                 dag oops, dag iops, InstrItinClass itin,
2073                 string opc, string dt, string asm, list<dag> pattern>
2074   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
2075              opc, dt, asm, pattern>;
2076 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2077             dag oops, dag iops, InstrItinClass itin,
2078             string opc, string dt, string asm, list<dag> pattern>
2079   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
2080              opc, dt, asm, pattern>;
2081
2082 // Vector Duplicate Lane (from scalar to all elements)
2083 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
2084                 InstrItinClass itin, string opc, string dt, string asm,
2085                 list<dag> pattern>
2086   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
2087   let Inst{24-23} = 0b11;
2088   let Inst{21-20} = 0b11;
2089   let Inst{19-16} = op19_16;
2090   let Inst{11-7}  = 0b11000;
2091   let Inst{6}     = op6;
2092   let Inst{4}     = 0;
2093
2094   bits<5> Vd;
2095   bits<5> Vm;
2096   bits<4> lane;
2097
2098   let Inst{22}     = Vd{4};
2099   let Inst{15-12} = Vd{3-0};
2100   let Inst{5}     = Vm{4};
2101   let Inst{3-0} = Vm{3-0};
2102 }
2103
2104 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
2105 // for single-precision FP.
2106 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
2107   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
2108 }