lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<5> val> {
  19   bits<5> Value = val;
  20 }
  21
  22 def Pseudo      : Format<1>;
  23 def MulFrm      : Format<2>;
  24 def MulSMLAW    : Format<3>;
  25 def MulSMULW    : Format<4>;
  26 def MulSMLA     : Format<5>;
  27 def MulSMUL     : Format<6>;
  28 def Branch      : Format<7>;
  29 def BranchMisc  : Format<8>;
  30
  31 def DPRdIm      : Format<9>;
  32 def DPRdReg     : Format<10>;
  33 def DPRdSoReg   : Format<11>;
  34 def DPRdMisc    : Format<12>;
  35 def DPRnIm      : Format<13>;
  36 def DPRnReg     : Format<14>;
  37 def DPRnSoReg   : Format<15>;
  38 def DPRIm       : Format<16>;
  39 def DPRReg      : Format<17>;
  40 def DPRSoReg    : Format<18>;
  41 def DPRImS      : Format<19>;
  42 def DPRRegS     : Format<20>;
  43 def DPRSoRegS   : Format<21>;
  44
  45 def LdFrm       : Format<22>;
  46 def StFrm       : Format<23>;
  47
  48 def ArithMisc   : Format<24>;
  49 def ThumbFrm    : Format<25>;
  50 def VFPFrm      : Format<26>;
  51
  52
  53 //===----------------------------------------------------------------------===//
  54
  55 // ARM Instruction templates.
  56 //
  57
  58 class InstARM<bits<4> opcod, AddrMode am, SizeFlagVal sz, IndexMode im,
  59               Format f, string cstr>
  60   : Instruction {
  61   field bits<32> Inst;
  62
  63   let Namespace = "ARM";
  64
  65   bits<4> Opcode = opcod;
  66   AddrMode AM = am;
  67   bits<4> AddrModeBits = AM.Value;
  68
  69   SizeFlagVal SZ = sz;
  70   bits<3> SizeFlag = SZ.Value;
  71
  72   IndexMode IM = im;
  73   bits<2> IndexModeBits = IM.Value;
  74
  75   Format F = f;
  76   bits<5> Form = F.Value;
  77
  78   let Constraints = cstr;
  79 }
  80
  81 class PseudoInst<dag oops, dag iops, string asm, list<dag> pattern>
  82   : InstARM<0, AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, ""> {
  83   let OutOperandList = oops;
  84   let InOperandList = iops;
  85   let AsmString   = asm;
  86   let Pattern = pattern;
  87 }
  88
  89 // Almost all ARM instructions are predicable.
  90 class I<bits<4> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
  91         IndexMode im, Format f, string opc, string asm, string cstr,
  92         list<dag> pattern>
  93   : InstARM<opcod, am, sz, im, f, cstr> {
  94   let OutOperandList = oops;
  95   let InOperandList = !con(iops, (ops pred:$p));
  96   let AsmString   = !strconcat(opc, !strconcat("${p}", asm));
  97   let Pattern = pattern;
  98   list<Predicate> Predicates = [IsARM];
  99 }
 100
 101 // Same as I except it can optionally modify CPSR. Note it's modeled as
 102 // an input operand since by default it's a zero register. It will
 103 // become an implicit def once it's "flipped".
 104 class sI<bits<4> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 105          IndexMode im, Format f, string opc, string asm, string cstr,
 106          list<dag> pattern>
 107   : InstARM<opcod, am, sz, im, f, cstr> {
 108   let OutOperandList = oops;
 109   let InOperandList = !con(iops, (ops pred:$p, cc_out:$s));
 110   let AsmString   = !strconcat(opc, !strconcat("${p}${s}", asm));
 111   let Pattern = pattern;
 112   list<Predicate> Predicates = [IsARM];
 113 }
 114
 115 class AI<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 116          string asm, list<dag> pattern>
 117   : I<opcod, oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, opc,
 118       asm,"",pattern>;
 119 class AsI<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 120           string asm, list<dag> pattern>
 121   : sI<opcod, oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, opc,
 122        asm,"",pattern>;
 123 class AI1<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 124           string asm, list<dag> pattern>
 125   : I<opcod, oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, opc,
 126       asm, "", pattern> {
 127   let Inst{5-6}  = 0;
 128   let Inst{7-10} = opcod;
 129 }
 130 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 131            string asm, list<dag> pattern>
 132   : sI<opcod, oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, opc,
 133        asm, "", pattern> {
 134   let Inst{5-6}  = 0;
 135   let Inst{7-10} = opcod;
 136 }
 137 class AI2<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 138           string asm, list<dag> pattern>
 139   : I<opcod, oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, opc,
 140       asm, "", pattern>;
 141 class AI3<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 142           string asm, list<dag> pattern>
 143   : I<opcod, oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, opc,
 144       asm, "", pattern>;
 145 class AI4<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 146           string asm, list<dag> pattern>
 147   : I<opcod, oops, iops, AddrMode4, Size4Bytes, IndexModeNone, f, opc,
 148       asm, "", pattern>;
 149 class AI1x2<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 150             string asm, list<dag> pattern>
 151   : I<opcod, oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, opc,
 152       asm, "", pattern>;
 153
 154 // Pre-indexed ops
 155 class AI2pr<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 156             string asm, string cstr, list<dag> pattern>
 157   : I<opcod, oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, opc,
 158       asm, cstr, pattern>;
 159 class AI3pr<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 160             string asm, string cstr, list<dag> pattern>
 161   : I<opcod, oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, opc,
 162       asm, cstr, pattern>;
 163
 164 // Post-indexed ops
 165 class AI2po<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 166             string asm, string cstr, list<dag> pattern>
 167   : I<opcod, oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, opc,
 168       asm, cstr,pattern>;
 169 class AI3po<bits<4> opcod, dag oops, dag iops, Format f, string opc,
 170             string asm, string cstr, list<dag> pattern>
 171   : I<opcod, oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, opc,
 172       asm, cstr,pattern>;
 173
 174
 175 // Special cases.
 176 class XI<bits<4> opcod, dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 177          IndexMode im, Format f, string asm, string cstr, list<dag> pattern>
 178   : InstARM<opcod, am, sz, im, f, cstr> {
 179   let OutOperandList = oops;
 180   let InOperandList = iops;
 181   let AsmString   = asm;
 182   let Pattern = pattern;
 183   list<Predicate> Predicates = [IsARM];
 184 }
 185
 186 class AXI<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 187           list<dag> pattern>
 188   : XI<opcod, oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, asm,
 189        "", pattern>;
 190 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 191            list<dag> pattern>
 192   : XI<opcod, oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, asm,
 193        "", pattern>;
 194 class AXI2<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 195            list<dag> pattern>
 196   : XI<opcod, oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, asm,
 197        "", pattern>;
 198 class AXI3<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 199            list<dag> pattern>
 200   : XI<opcod, oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, asm,
 201        "", pattern>;
 202 class AXI4<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 203            list<dag> pattern>
 204   : XI<opcod, oops, iops, AddrMode4, Size4Bytes, IndexModeNone, f, asm,
 205        "", pattern>;
 206
 207 class AXIx2<bits<4> opcod, dag oops, dag iops, Format f, string asm,
 208             list<dag> pattern>
 209   : XI<opcod, oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, f, asm,
 210        "", pattern>;
 211
 212 // BR_JT instructions
 213 class JTI<bits<4> opcod, dag oops, dag iops, string asm, list<dag> pattern>
 214   : XI<opcod, oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BranchMisc,
 215        asm, "", pattern>;
 216 class JTI1<bits<4> opcod, dag oops, dag iops, string asm, list<dag> pattern>
 217   : XI<opcod, oops, iops, AddrMode1, SizeSpecial, IndexModeNone, BranchMisc,
 218        asm, "", pattern>;
 219 class JTI2<bits<4> opcod, dag oops, dag iops, string asm, list<dag> pattern>
 220   : XI<opcod, oops, iops, AddrMode2, SizeSpecial, IndexModeNone, BranchMisc,
 221        asm, "", pattern>;
 222
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 227 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 228   list<Predicate> Predicates = [IsARM];
 229 }
 230 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 231   list<Predicate> Predicates = [IsARM, HasV5TE];
 232 }
 233 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 234   list<Predicate> Predicates = [IsARM, HasV6];
 235 }
 236
 237 //===----------------------------------------------------------------------===//
 238 //
 239 // Thumb Instruction Format Definitions.
 240 //
 241
 242
 243 // TI - Thumb instruction.
 244
 245 class ThumbI<dag outs, dag ins, AddrMode am, SizeFlagVal sz,
 246              string asm, string cstr, list<dag> pattern>
 247   // FIXME: Set all opcodes to 0 for now.
 248   : InstARM<0, am, sz, IndexModeNone, ThumbFrm, cstr> {
 249   let OutOperandList = outs;
 250   let InOperandList = ins;
 251   let AsmString   = asm;
 252   let Pattern = pattern;
 253   list<Predicate> Predicates = [IsThumb];
 254 }
 255
 256 class TI<dag outs, dag ins, string asm, list<dag> pattern>
 257   : ThumbI<outs, ins, AddrModeNone, Size2Bytes, asm, "", pattern>;
 258 class TI1<dag outs, dag ins, string asm, list<dag> pattern>
 259   : ThumbI<outs, ins, AddrModeT1, Size2Bytes, asm, "", pattern>;
 260 class TI2<dag outs, dag ins, string asm, list<dag> pattern>
 261   : ThumbI<outs, ins, AddrModeT2, Size2Bytes, asm, "", pattern>;
 262 class TI4<dag outs, dag ins, string asm, list<dag> pattern>
 263   : ThumbI<outs, ins, AddrModeT4, Size2Bytes, asm, "", pattern>;
 264 class TIs<dag outs, dag ins, string asm, list<dag> pattern>
 265   : ThumbI<outs, ins, AddrModeTs, Size2Bytes, asm, "", pattern>;
 266
 267 // Two-address instructions
 268 class TIt<dag outs, dag ins, string asm, list<dag> pattern>
 269   : ThumbI<outs, ins, AddrModeNone, Size2Bytes, asm, "$lhs = $dst", pattern>;
 270
 271 // BL, BLX(1) are translated by assembler into two instructions
 272 class TIx2<dag outs, dag ins, string asm, list<dag> pattern>
 273   : ThumbI<outs, ins, AddrModeNone, Size4Bytes, asm, "", pattern>;
 274
 275 // BR_JT instructions
 276 class TJTI<dag outs, dag ins, string asm, list<dag> pattern>
 277   : ThumbI<outs, ins, AddrModeNone, SizeSpecial, asm, "", pattern>;
 278
 279
 280 //===----------------------------------------------------------------------===//
 281
 282
 283 // ThumbPat - Same as Pat<>, but requires that the compiler be in Thumb mode.
 284 class ThumbPat<dag pattern, dag result> : Pat<pattern, result> {
 285   list<Predicate> Predicates = [IsThumb];
 286 }
 287
 288 class ThumbV5Pat<dag pattern, dag result> : Pat<pattern, result> {
 289   list<Predicate> Predicates = [IsThumb, HasV5T];
 290 }