lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   let EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   let EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // loads
 421
 422 // LDR/LDRB/STR/STRB
 423 class AIldst1<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 424              Format f, InstrItinClass itin, string opc, string asm,
 425              list<dag> pattern>
 426   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 427       "", pattern> {
 428   let Inst{27-25} = op;
 429   let Inst{24} = 1;  // 24 == P
 430   // 23 == U
 431   let Inst{22} = isByte;
 432   let Inst{21} = 0;  // 21 == W
 433   let Inst{20} = isLd;
 434 }
 435 // Indexed load/stores
 436 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 437                IndexMode im, Format f, InstrItinClass itin, string opc,
 438                 string asm, string cstr, list<dag> pattern>
 439   : I<oops, iops, AddrMode2, Size4Bytes, im, f, itin,
 440       opc, asm, cstr, pattern> {
 441   bits<4> Rt;
 442   let Inst{27-26} = 0b01;
 443   let Inst{24}    = isPre; // P bit
 444   let Inst{22}    = isByte; // B bit
 445   let Inst{21}    = isPre; // W bit
 446   let Inst{20}    = isLd; // L bit
 447   let Inst{15-12} = Rt;
 448 }
 449
 450 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 451               string asm, list<dag> pattern>
 452   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 453        asm, "", pattern> {
 454   let Inst{20}    = 1; // L bit
 455   let Inst{21}    = 0; // W bit
 456   let Inst{22}    = 0; // B bit
 457   let Inst{24}    = 1; // P bit
 458   let Inst{27-26} = 0b01;
 459 }
 460 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 461               string asm, list<dag> pattern>
 462   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 463        asm, "", pattern> {
 464   let Inst{20}    = 1; // L bit
 465   let Inst{21}    = 0; // W bit
 466   let Inst{22}    = 1; // B bit
 467   let Inst{24}    = 1; // P bit
 468   let Inst{27-26} = 0b01;
 469 }
 470
 471 // stores
 472 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 0; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 483               string asm, list<dag> pattern>
 484   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485        asm, "", pattern> {
 486   let Inst{20}    = 0; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492
 493 // addrmode3 instructions
 494 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 495           string opc, string asm, list<dag> pattern>
 496   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 497       opc, asm, "", pattern>;
 498 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 499            string asm, list<dag> pattern>
 500   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 501        asm, "", pattern>;
 502
 503
 504 class AI3ld<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 505             string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   bits<14> addr;
 509   bits<4> Rt;
 510   let Inst{27-25} = 0b000;
 511   let Inst{24}    = 1;            // P bit
 512   let Inst{23}    = addr{8};      // U bit
 513   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 514   let Inst{21}    = 0;            // W bit
 515   let Inst{20}    = 1;            // L bit
 516   let Inst{19-16} = addr{12-9};   // Rn
 517   let Inst{15-12} = Rt;           // Rt
 518   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 519   let Inst{7-4}   = op;
 520   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 521 }
 522 class AXI3ld<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 523             string asm, list<dag> pattern>
 524   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 525       asm, "", pattern> {
 526   bits<14> addr;
 527   bits<4> Rt;
 528   let Inst{27-25} = 0b000;
 529   let Inst{24}    = 1;            // P bit
 530   let Inst{23}    = addr{8};      // U bit
 531   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 532   let Inst{21}    = 0;            // W bit
 533   let Inst{20}    = 1;            // L bit
 534   let Inst{19-16} = addr{12-9};   // Rn
 535   let Inst{15-12} = Rt;           // Rt
 536   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 537   let Inst{7-4}   = op;
 538   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 539 }
 540
 541 // loads
 542 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 543              string opc, string asm, list<dag> pattern>
 544   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 545       opc, asm, "", pattern> {
 546   let Inst{4}     = 1;
 547   let Inst{5}     = 0; // H bit
 548   let Inst{6}     = 1; // S bit
 549   let Inst{7}     = 1;
 550   let Inst{20}    = 0; // L bit
 551   let Inst{21}    = 0; // W bit
 552   let Inst{24}    = 1; // P bit
 553   let Inst{27-25} = 0b000;
 554 }
 555
 556 // stores
 557 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 558              string opc, string asm, list<dag> pattern>
 559   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 560       opc, asm, "", pattern> {
 561   bits<14> addr;
 562   bits<4> Rt;
 563   let Inst{27-25} = 0b000;
 564   let Inst{24}    = 1;            // P bit
 565   let Inst{23}    = addr{8};      // U bit
 566   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 567   let Inst{21}    = 0;            // W bit
 568   let Inst{20}    = 0;            // L bit
 569   let Inst{19-16} = addr{12-9};   // Rn
 570   let Inst{15-12} = Rt;           // Rt
 571   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 572   let Inst{7-4}   = 0b1011;
 573   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 574 }
 575 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 576               string asm, list<dag> pattern>
 577   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 578        asm, "", pattern> {
 579   let Inst{4}     = 1;
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 586 }
 587 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 588              string opc, string asm, list<dag> pattern>
 589   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 590       opc, asm, "", pattern> {
 591   let Inst{4}     = 1;
 592   let Inst{5}     = 1; // H bit
 593   let Inst{6}     = 1; // S bit
 594   let Inst{7}     = 1;
 595   let Inst{20}    = 0; // L bit
 596   let Inst{21}    = 0; // W bit
 597   let Inst{24}    = 1; // P bit
 598   let Inst{27-25} = 0b000;
 599 }
 600
 601 // Pre-indexed loads
 602 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 603                string opc, string asm, string cstr, list<dag> pattern>
 604   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 605       opc, asm, cstr, pattern> {
 606   let Inst{4}     = 1;
 607   let Inst{5}     = 1; // H bit
 608   let Inst{6}     = 0; // S bit
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 611   let Inst{21}    = 1; // W bit
 612   let Inst{24}    = 1; // P bit
 613   let Inst{27-25} = 0b000;
 614 }
 615 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 616                 string opc, string asm, string cstr, list<dag> pattern>
 617   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 618       opc, asm, cstr, pattern> {
 619   bits<14> addr;
 620   bits<4> Rt;
 621   let Inst{27-25} = 0b000;
 622   let Inst{24}    = 1;            // P bit
 623   let Inst{23}    = addr{8};      // U bit
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 631   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 632 }
 633 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 634                 string opc, string asm, string cstr, list<dag> pattern>
 635   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 636       opc, asm, cstr, pattern> {
 637   let Inst{4}     = 1;
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 639   let Inst{6}     = 1; // S bit
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 643   let Inst{24}    = 1; // P bit
 644   let Inst{27-25} = 0b000;
 645 }
 646 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 647              string opc, string asm, string cstr, list<dag> pattern>
 648   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 649       opc, asm, cstr, pattern> {
 650   let Inst{4}     = 1;
 651   let Inst{5}     = 0; // H bit
 652   let Inst{6}     = 1; // S bit
 653   let Inst{7}     = 1;
 654   let Inst{20}    = 0; // L bit
 655   let Inst{21}    = 1; // W bit
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 658 }
 659
 660
 661 // Pre-indexed stores
 662 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 663                string opc, string asm, string cstr, list<dag> pattern>
 664   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 665       opc, asm, cstr, pattern> {
 666   let Inst{4}     = 1;
 667   let Inst{5}     = 1; // H bit
 668   let Inst{6}     = 0; // S bit
 669   let Inst{7}     = 1;
 670   let Inst{20}    = 0; // L bit
 671   let Inst{21}    = 1; // W bit
 672   let Inst{24}    = 1; // P bit
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 674 }
 675 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 676              string opc, string asm, string cstr, list<dag> pattern>
 677   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 678       opc, asm, cstr, pattern> {
 679   let Inst{4}     = 1;
 680   let Inst{5}     = 1; // H bit
 681   let Inst{6}     = 1; // S bit
 682   let Inst{7}     = 1;
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 686   let Inst{27-25} = 0b000;
 687 }
 688
 689 // Post-indexed loads
 690 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 691                string opc, string asm, string cstr, list<dag> pattern>
 692   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 693       opc, asm, cstr,pattern> {
 694   let Inst{4}     = 1;
 695   let Inst{5}     = 1; // H bit
 696   let Inst{6}     = 0; // S bit
 697   let Inst{7}     = 1;
 698   let Inst{20}    = 1; // L bit
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 700   let Inst{24}    = 0; // P bit
 701   let Inst{27-25} = 0b000;
 702 }
 703 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 704                 string opc, string asm, string cstr, list<dag> pattern>
 705   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 706       opc, asm, cstr,pattern> {
 707   bits<10> offset;
 708   bits<4> Rt;
 709   bits<4> Rn;
 710   let Inst{27-25} = 0b000;
 711   let Inst{24}    = 0;            // P bit
 712   let Inst{23}    = offset{8};    // U bit
 713   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 714   let Inst{21}    = 0;            // W bit
 715   let Inst{20}    = 1;            // L bit
 716   let Inst{19-16} = Rn;           // Rn
 717   let Inst{15-12} = Rt;           // Rt
 718   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 719   let Inst{7-4}   = 0b1111;
 720   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 721 }
 722 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 723                 string opc, string asm, string cstr, list<dag> pattern>
 724   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 725       opc, asm, cstr,pattern> {
 726   let Inst{4}     = 1;
 727   let Inst{5}     = 0; // H bit
 728   let Inst{6}     = 1; // S bit
 729   let Inst{7}     = 1;
 730   let Inst{20}    = 1; // L bit
 731   let Inst{21}    = 0; // W bit
 732   let Inst{24}    = 0; // P bit
 733   let Inst{27-25} = 0b000;
 734 }
 735 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 736              string opc, string asm, string cstr, list<dag> pattern>
 737   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 738       opc, asm, cstr, pattern> {
 739   let Inst{4}     = 1;
 740   let Inst{5}     = 0; // H bit
 741   let Inst{6}     = 1; // S bit
 742   let Inst{7}     = 1;
 743   let Inst{20}    = 0; // L bit
 744   let Inst{21}    = 0; // W bit
 745   let Inst{24}    = 0; // P bit
 746   let Inst{27-25} = 0b000;
 747 }
 748
 749 // Post-indexed stores
 750 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 751                string opc, string asm, string cstr, list<dag> pattern>
 752   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 753       opc, asm, cstr,pattern> {
 754   let Inst{4}     = 1;
 755   let Inst{5}     = 1; // H bit
 756   let Inst{6}     = 0; // S bit
 757   let Inst{7}     = 1;
 758   let Inst{20}    = 0; // L bit
 759   let Inst{21}    = 0; // W bit
 760   let Inst{24}    = 0; // P bit
 761   let Inst{27-25} = 0b000;
 762 }
 763 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 764              string opc, string asm, string cstr, list<dag> pattern>
 765   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 766       opc, asm, cstr, pattern> {
 767   let Inst{4}     = 1;
 768   let Inst{5}     = 1; // H bit
 769   let Inst{6}     = 1; // S bit
 770   let Inst{7}     = 1;
 771   let Inst{20}    = 0; // L bit
 772   let Inst{21}    = 0; // W bit
 773   let Inst{24}    = 0; // P bit
 774   let Inst{27-25} = 0b000;
 775 }
 776
 777 // addrmode4 instructions
 778 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 779            string asm, string cstr, list<dag> pattern>
 780   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin, asm, cstr, pattern> {
 781   bits<4>  p;
 782   bits<16> regs;
 783   bits<4>  Rn;
 784   let Inst{31-28} = p;
 785   let Inst{27-25} = 0b100;
 786   let Inst{22}    = 0; // S bit
 787   let Inst{19-16} = Rn;
 788   let Inst{15-0}  = regs;
 789 }
 790
 791 // Unsigned multiply, multiply-accumulate instructions.
 792 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 793              string opc, string asm, list<dag> pattern>
 794   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 795       opc, asm, "", pattern> {
 796   let Inst{7-4}   = 0b1001;
 797   let Inst{20}    = 0; // S bit
 798   let Inst{27-21} = opcod;
 799 }
 800 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 801               string opc, string asm, list<dag> pattern>
 802   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 803        opc, asm, "", pattern> {
 804   let Inst{7-4}   = 0b1001;
 805   let Inst{27-21} = opcod;
 806 }
 807
 808 // Most significant word multiply
 809 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 810              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 811   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 812       opc, asm, "", pattern> {
 813   bits<4> Rd;
 814   bits<4> Rn;
 815   bits<4> Rm;
 816   let Inst{7-4}   = opc7_4;
 817   let Inst{20}    = 1;
 818   let Inst{27-21} = opcod;
 819   let Inst{19-16} = Rd;
 820   let Inst{11-8}  = Rm;
 821   let Inst{3-0}   = Rn;
 822 }
 823 // MSW multiple w/ Ra operand
 824 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 825               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 826   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 827   bits<4> Ra;
 828   let Inst{15-12} = Ra;
 829 }
 830
 831 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 832 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 833               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 834   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 835       opc, asm, "", pattern> {
 836   bits<4> Rn;
 837   bits<4> Rm;
 838   let Inst{4}     = 0;
 839   let Inst{7}     = 1;
 840   let Inst{20}    = 0;
 841   let Inst{27-21} = opcod;
 842   let Inst{6-5}   = bit6_5;
 843   let Inst{11-8}  = Rm;
 844   let Inst{3-0}   = Rn;
 845 }
 846 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 847               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 848   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 849   bits<4> Rd;
 850   let Inst{19-16} = Rd;
 851 }
 852
 853 // AMulxyI with Ra operand
 854 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 855               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 856   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 857   bits<4> Ra;
 858   let Inst{15-12} = Ra;
 859 }
 860 // SMLAL*
 861 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 862               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 863   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 864   bits<4> RdLo;
 865   bits<4> RdHi;
 866   let Inst{19-16} = RdHi;
 867   let Inst{15-12} = RdLo;
 868 }
 869
 870 // Extend instructions.
 871 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 872             string opc, string asm, list<dag> pattern>
 873   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 874       opc, asm, "", pattern> {
 875   // All AExtI instructions have Rd and Rm register operands.
 876   bits<4> Rd;
 877   bits<4> Rm;
 878   let Inst{15-12} = Rd;
 879   let Inst{3-0}   = Rm;
 880   let Inst{7-4}   = 0b0111;
 881   let Inst{9-8}   = 0b00;
 882   let Inst{27-20} = opcod;
 883 }
 884
 885 // Misc Arithmetic instructions.
 886 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 887                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 888   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 889       opc, asm, "", pattern> {
 890   bits<4> Rd;
 891   bits<4> Rm;
 892   let Inst{27-20} = opcod;
 893   let Inst{19-16} = 0b1111;
 894   let Inst{15-12} = Rd;
 895   let Inst{11-8}  = 0b1111;
 896   let Inst{7-4}   = opc7_4;
 897   let Inst{3-0}   = Rm;
 898 }
 899
 900 // PKH instructions
 901 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 902             string opc, string asm, list<dag> pattern>
 903   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 904       opc, asm, "", pattern> {
 905   bits<4> Rd;
 906   bits<4> Rn;
 907   bits<4> Rm;
 908   bits<8> sh;
 909   let Inst{27-20} = opcod;
 910   let Inst{19-16} = Rn;
 911   let Inst{15-12} = Rd;
 912   let Inst{11-7}  = sh{7-3};
 913   let Inst{6}     = tb;
 914   let Inst{5-4}   = 0b01;
 915   let Inst{3-0}   = Rm;
 916 }
 917
 918 //===----------------------------------------------------------------------===//
 919
 920 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 921 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 922   list<Predicate> Predicates = [IsARM];
 923 }
 924 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 925   list<Predicate> Predicates = [IsARM, HasV5TE];
 926 }
 927 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 928   list<Predicate> Predicates = [IsARM, HasV6];
 929 }
 930
 931 //===----------------------------------------------------------------------===//
 932 //
 933 // Thumb Instruction Format Definitions.
 934 //
 935
 936 // TI - Thumb instruction.
 937
 938 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 939              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 940   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 941   let OutOperandList = oops;
 942   let InOperandList = iops;
 943   let AsmString = asm;
 944   let Pattern = pattern;
 945   list<Predicate> Predicates = [IsThumb];
 946 }
 947
 948 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 949   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 950
 951 // Two-address instructions
 952 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 953           list<dag> pattern>
 954   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
 955            pattern>;
 956
 957 // tBL, tBX 32-bit instructions
 958 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 959            dag oops, dag iops, InstrItinClass itin, string asm,
 960            list<dag> pattern>
 961     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
 962       Encoding {
 963   let Inst{31-27} = opcod1;
 964   let Inst{15-14} = opcod2;
 965   let Inst{12}    = opcod3;
 966 }
 967
 968 // BR_JT instructions
 969 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 970            list<dag> pattern>
 971   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 972
 973 // Thumb1 only
 974 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 975               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 976   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 977   let OutOperandList = oops;
 978   let InOperandList = iops;
 979   let AsmString = asm;
 980   let Pattern = pattern;
 981   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 982 }
 983
 984 class T1I<dag oops, dag iops, InstrItinClass itin,
 985           string asm, list<dag> pattern>
 986   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 987 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 988             string asm, list<dag> pattern>
 989   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
 990 class T1JTI<dag oops, dag iops, InstrItinClass itin,
 991             string asm, list<dag> pattern>
 992   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 993
 994 // Two-address instructions
 995 class T1It<dag oops, dag iops, InstrItinClass itin,
 996            string asm, string cstr, list<dag> pattern>
 997   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
 998             asm, cstr, pattern>;
 999
1000 // Thumb1 instruction that can either be predicated or set CPSR.
1001 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1002                InstrItinClass itin,
1003                string opc, string asm, string cstr, list<dag> pattern>
1004   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1005   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1006   let InOperandList = !con(iops, (ins pred:$p));
1007   let AsmString = !strconcat(opc, "${s}${p}", asm);
1008   let Pattern = pattern;
1009   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1010 }
1011
1012 class T1sI<dag oops, dag iops, InstrItinClass itin,
1013            string opc, string asm, list<dag> pattern>
1014   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1015
1016 // Two-address instructions
1017 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1018             string opc, string asm, list<dag> pattern>
1019   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1020              "$lhs = $dst", pattern>;
1021
1022 // Thumb1 instruction that can be predicated.
1023 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1024                InstrItinClass itin,
1025                string opc, string asm, string cstr, list<dag> pattern>
1026   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1027   let OutOperandList = oops;
1028   let InOperandList = !con(iops, (ins pred:$p));
1029   let AsmString = !strconcat(opc, "${p}", asm);
1030   let Pattern = pattern;
1031   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1032 }
1033
1034 class T1pI<dag oops, dag iops, InstrItinClass itin,
1035            string opc, string asm, list<dag> pattern>
1036   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1037
1038 // Two-address instructions
1039 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1040             string opc, string asm, list<dag> pattern>
1041   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1042              "$lhs = $dst", pattern>;
1043
1044 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1045             string opc, string asm, list<dag> pattern>
1046   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1047 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1048             string opc, string asm, list<dag> pattern>
1049   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1050 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1051             string opc, string asm, list<dag> pattern>
1052   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1053 class T1pIs<dag oops, dag iops,
1054             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1055   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1056
1057 class Encoding16 : Encoding {
1058   let Inst{31-16} = 0x0000;
1059 }
1060
1061 // A6.2 16-bit Thumb instruction encoding
1062 class T1Encoding<bits<6> opcode> : Encoding16 {
1063   let Inst{15-10} = opcode;
1064 }
1065
1066 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1067 class T1General<bits<5> opcode> : Encoding16 {
1068   let Inst{15-14} = 0b00;
1069   let Inst{13-9} = opcode;
1070 }
1071
1072 // A6.2.2 Data-processing encoding.
1073 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1074   let Inst{15-10} = 0b010000;
1075   let Inst{9-6} = opcode;
1076 }
1077
1078 // A6.2.3 Special data instructions and branch and exchange encoding.
1079 class T1Special<bits<4> opcode> : Encoding16 {
1080   let Inst{15-10} = 0b010001;
1081   let Inst{9-6}   = opcode;
1082 }
1083
1084 // A6.2.4 Load/store single data item encoding.
1085 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1086   let Inst{15-12} = opA;
1087   let Inst{11-9}  = opB;
1088 }
1089 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1090 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1091 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1092 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1093 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1094
1095 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1096 class T1Misc<bits<7> opcode> : Encoding16 {
1097   let Inst{15-12} = 0b1011;
1098   let Inst{11-5} = opcode;
1099 }
1100
1101 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1102 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1103               InstrItinClass itin,
1104               string opc, string asm, string cstr, list<dag> pattern>
1105   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1106   let OutOperandList = oops;
1107   let InOperandList = !con(iops, (ins pred:$p));
1108   let AsmString = !strconcat(opc, "${p}", asm);
1109   let Pattern = pattern;
1110   list<Predicate> Predicates = [IsThumb2];
1111 }
1112
1113 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1114 // input operand since by default it's a zero register. It will become an
1115 // implicit def once it's "flipped".
1116 //
1117 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1118 // more consistent.
1119 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1120                InstrItinClass itin,
1121                string opc, string asm, string cstr, list<dag> pattern>
1122   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1123   let OutOperandList = oops;
1124   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1125   let AsmString = !strconcat(opc, "${s}${p}", asm);
1126   let Pattern = pattern;
1127   list<Predicate> Predicates = [IsThumb2];
1128 }
1129
1130 // Special cases
1131 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1132                InstrItinClass itin,
1133                string asm, string cstr, list<dag> pattern>
1134   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1135   let OutOperandList = oops;
1136   let InOperandList = iops;
1137   let AsmString = asm;
1138   let Pattern = pattern;
1139   list<Predicate> Predicates = [IsThumb2];
1140 }
1141
1142 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1143               InstrItinClass itin,
1144               string asm, string cstr, list<dag> pattern>
1145   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1146   let OutOperandList = oops;
1147   let InOperandList = iops;
1148   let AsmString = asm;
1149   let Pattern = pattern;
1150   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1151 }
1152
1153 class T2I<dag oops, dag iops, InstrItinClass itin,
1154           string opc, string asm, list<dag> pattern>
1155   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1156 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1157              string opc, string asm, list<dag> pattern>
1158   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1159 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1160             string opc, string asm, list<dag> pattern>
1161   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1162 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1163             string opc, string asm, list<dag> pattern>
1164   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1165 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1166             string opc, string asm, list<dag> pattern>
1167   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1168 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1169               string opc, string asm, list<dag> pattern>
1170   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1171             pattern> {
1172   let Inst{31-27} = 0b11101;
1173   let Inst{26-25} = 0b00;
1174   let Inst{24}    = P;
1175   let Inst{23}    = ?; // The U bit.
1176   let Inst{22}    = 1;
1177   let Inst{21}    = W;
1178   let Inst{20}    = load;
1179 }
1180
1181 class T2sI<dag oops, dag iops, InstrItinClass itin,
1182            string opc, string asm, list<dag> pattern>
1183   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1184
1185 class T2XI<dag oops, dag iops, InstrItinClass itin,
1186            string asm, list<dag> pattern>
1187   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1188 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1189             string asm, list<dag> pattern>
1190   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1191
1192 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1193             string opc, string asm, list<dag> pattern>
1194   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1195
1196 // Two-address instructions
1197 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1198             string asm, string cstr, list<dag> pattern>
1199   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1200
1201 // T2Iidxldst - Thumb2 indexed load / store instructions.
1202 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1203                  dag oops, dag iops,
1204                  AddrMode am, IndexMode im, InstrItinClass itin,
1205                  string opc, string asm, string cstr, list<dag> pattern>
1206   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1207   let OutOperandList = oops;
1208   let InOperandList = !con(iops, (ins pred:$p));
1209   let AsmString = !strconcat(opc, "${p}", asm);
1210   let Pattern = pattern;
1211   list<Predicate> Predicates = [IsThumb2];
1212   let Inst{31-27} = 0b11111;
1213   let Inst{26-25} = 0b00;
1214   let Inst{24}    = signed;
1215   let Inst{23}    = 0;
1216   let Inst{22-21} = opcod;
1217   let Inst{20}    = load;
1218   let Inst{11}    = 1;
1219   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1220   let Inst{10}    = pre; // The P bit.
1221   let Inst{8}     = 1; // The W bit.
1222 }
1223
1224 // Helper class for disassembly only
1225 // A6.3.16 & A6.3.17
1226 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1227 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1228              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1229   : T2I<oops, iops, itin, opc, asm, pattern> {
1230   let Inst{31-27} = 0b11111;
1231   let Inst{26-24} = 0b011;
1232   let Inst{23}    = long;
1233   let Inst{22-20} = op22_20;
1234   let Inst{7-4}   = op7_4;
1235 }
1236
1237 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1238 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1239   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1240 }
1241
1242 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1243 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1244   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1245 }
1246
1247 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1248 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1249   list<Predicate> Predicates = [IsThumb2];
1250 }
1251
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // ARM VFP Instruction templates.
1256 //
1257
1258 // Almost all VFP instructions are predicable.
1259 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1260            IndexMode im, Format f, InstrItinClass itin,
1261            string opc, string asm, string cstr, list<dag> pattern>
1262   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1263   bits<4> p;
1264   let Inst{31-28} = p;
1265   let OutOperandList = oops;
1266   let InOperandList = !con(iops, (ins pred:$p));
1267   let AsmString = !strconcat(opc, "${p}", asm);
1268   let Pattern = pattern;
1269   list<Predicate> Predicates = [HasVFP2];
1270 }
1271
1272 // Special cases
1273 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1274             IndexMode im, Format f, InstrItinClass itin,
1275             string asm, string cstr, list<dag> pattern>
1276   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1277   bits<4> p;
1278   let Inst{31-28} = p;
1279   let OutOperandList = oops;
1280   let InOperandList = iops;
1281   let AsmString = asm;
1282   let Pattern = pattern;
1283   list<Predicate> Predicates = [HasVFP2];
1284 }
1285
1286 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1287             string opc, string asm, list<dag> pattern>
1288   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1289          opc, asm, "", pattern>;
1290
1291 // ARM VFP addrmode5 loads and stores
1292 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1293            InstrItinClass itin,
1294            string opc, string asm, list<dag> pattern>
1295   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1296          VFPLdStFrm, itin, opc, asm, "", pattern> {
1297   // Instruction operands.
1298   bits<5>  Dd;
1299   bits<13> addr;
1300
1301   // Encode instruction operands.
1302   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1303   let Inst{22}    = Dd{4};
1304   let Inst{19-16} = addr{12-9};   // Rn
1305   let Inst{15-12} = Dd{3-0};
1306   let Inst{7-0}   = addr{7-0};    // imm8
1307
1308   // TODO: Mark the instructions with the appropriate subtarget info.
1309   let Inst{27-24} = opcod1;
1310   let Inst{21-20} = opcod2;
1311   let Inst{11-9}  = 0b101;
1312   let Inst{8}     = 1;          // Double precision
1313
1314   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1315   let D = VFPNeonDomain;
1316 }
1317
1318 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1319            InstrItinClass itin,
1320            string opc, string asm, list<dag> pattern>
1321   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1322          VFPLdStFrm, itin, opc, asm, "", pattern> {
1323   // Instruction operands.
1324   bits<5>  Sd;
1325   bits<13> addr;
1326
1327   // Encode instruction operands.
1328   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1329   let Inst{22}    = Sd{0};
1330   let Inst{19-16} = addr{12-9};   // Rn
1331   let Inst{15-12} = Sd{4-1};
1332   let Inst{7-0}   = addr{7-0};    // imm8
1333
1334   // TODO: Mark the instructions with the appropriate subtarget info.
1335   let Inst{27-24} = opcod1;
1336   let Inst{21-20} = opcod2;
1337   let Inst{11-9}  = 0b101;
1338   let Inst{8}     = 0;          // Single precision
1339 }
1340
1341 // VFP Load / store multiple pseudo instructions.
1342 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1343                      list<dag> pattern>
1344   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1345             cstr, itin> {
1346   let OutOperandList = oops;
1347   let InOperandList = !con(iops, (ins pred:$p));
1348   let Pattern = pattern;
1349   list<Predicate> Predicates = [HasVFP2];
1350 }
1351
1352 // Load / store multiple
1353 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1354             string asm, string cstr, list<dag> pattern>
1355   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1356           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1357   // Instruction operands.
1358   bits<4>  Rn;
1359   bits<13> regs;
1360
1361   // Encode instruction operands.
1362   let Inst{19-16} = Rn;
1363   let Inst{22}    = regs{12};
1364   let Inst{15-12} = regs{11-8};
1365   let Inst{7-0}   = regs{7-0};
1366
1367   // TODO: Mark the instructions with the appropriate subtarget info.
1368   let Inst{27-25} = 0b110;
1369   let Inst{11-9}  = 0b101;
1370   let Inst{8}     = 1;          // Double precision
1371
1372   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1373   let D = VFPNeonDomain;
1374 }
1375
1376 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1377             string asm, string cstr, list<dag> pattern>
1378   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1379           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1380   // Instruction operands.
1381   bits<4> Rn;
1382   bits<13> regs;
1383
1384   // Encode instruction operands.
1385   let Inst{19-16} = Rn;
1386   let Inst{22}    = regs{8};
1387   let Inst{15-12} = regs{12-9};
1388   let Inst{7-0}   = regs{7-0};
1389
1390   // TODO: Mark the instructions with the appropriate subtarget info.
1391   let Inst{27-25} = 0b110;
1392   let Inst{11-9}  = 0b101;
1393   let Inst{8}     = 0;          // Single precision
1394 }
1395
1396 // Double precision, unary
1397 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1398            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1399            string asm, list<dag> pattern>
1400   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1401   // Instruction operands.
1402   bits<5> Dd;
1403   bits<5> Dm;
1404
1405   // Encode instruction operands.
1406   let Inst{3-0}   = Dm{3-0};
1407   let Inst{5}     = Dm{4};
1408   let Inst{15-12} = Dd{3-0};
1409   let Inst{22}    = Dd{4};
1410
1411   let Inst{27-23} = opcod1;
1412   let Inst{21-20} = opcod2;
1413   let Inst{19-16} = opcod3;
1414   let Inst{11-9}  = 0b101;
1415   let Inst{8}     = 1;          // Double precision
1416   let Inst{7-6}   = opcod4;
1417   let Inst{4}     = opcod5;
1418 }
1419
1420 // Double precision, binary
1421 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1422            dag iops, InstrItinClass itin, string opc, string asm,
1423            list<dag> pattern>
1424   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1425   // Instruction operands.
1426   bits<5> Dd;
1427   bits<5> Dn;
1428   bits<5> Dm;
1429
1430   // Encode instruction operands.
1431   let Inst{3-0}   = Dm{3-0};
1432   let Inst{5}     = Dm{4};
1433   let Inst{19-16} = Dn{3-0};
1434   let Inst{7}     = Dn{4};
1435   let Inst{15-12} = Dd{3-0};
1436   let Inst{22}    = Dd{4};
1437
1438   let Inst{27-23} = opcod1;
1439   let Inst{21-20} = opcod2;
1440   let Inst{11-9}  = 0b101;
1441   let Inst{8}     = 1;          // Double precision
1442   let Inst{6}     = op6;
1443   let Inst{4}     = op4;
1444 }
1445
1446 // Single precision, unary
1447 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1448            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1449            string asm, list<dag> pattern>
1450   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1451   // Instruction operands.
1452   bits<5> Sd;
1453   bits<5> Sm;
1454
1455   // Encode instruction operands.
1456   let Inst{3-0}   = Sm{4-1};
1457   let Inst{5}     = Sm{0};
1458   let Inst{15-12} = Sd{4-1};
1459   let Inst{22}    = Sd{0};
1460
1461   let Inst{27-23} = opcod1;
1462   let Inst{21-20} = opcod2;
1463   let Inst{19-16} = opcod3;
1464   let Inst{11-9}  = 0b101;
1465   let Inst{8}     = 0;          // Single precision
1466   let Inst{7-6}   = opcod4;
1467   let Inst{4}     = opcod5;
1468 }
1469
1470 // Single precision unary, if no NEON
1471 // Same as ASuI except not available if NEON is enabled
1472 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1473             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1474             string asm, list<dag> pattern>
1475   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1476          pattern> {
1477   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1478 }
1479
1480 // Single precision, binary
1481 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1482            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1483   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1484   // Instruction operands.
1485   bits<5> Sd;
1486   bits<5> Sn;
1487   bits<5> Sm;
1488
1489   // Encode instruction operands.
1490   let Inst{3-0}   = Sm{4-1};
1491   let Inst{5}     = Sm{0};
1492   let Inst{19-16} = Sn{4-1};
1493   let Inst{7}     = Sn{0};
1494   let Inst{15-12} = Sd{4-1};
1495   let Inst{22}    = Sd{0};
1496
1497   let Inst{27-23} = opcod1;
1498   let Inst{21-20} = opcod2;
1499   let Inst{11-9}  = 0b101;
1500   let Inst{8}     = 0;          // Single precision
1501   let Inst{6}     = op6;
1502   let Inst{4}     = op4;
1503 }
1504
1505 // Single precision binary, if no NEON
1506 // Same as ASbI except not available if NEON is enabled
1507 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1508             dag iops, InstrItinClass itin, string opc, string asm,
1509             list<dag> pattern>
1510   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1511   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1512
1513   // Instruction operands.
1514   bits<5> Sd;
1515   bits<5> Sn;
1516   bits<5> Sm;
1517
1518   // Encode instruction operands.
1519   let Inst{3-0}   = Sm{4-1};
1520   let Inst{5}     = Sm{0};
1521   let Inst{19-16} = Sn{4-1};
1522   let Inst{7}     = Sn{0};
1523   let Inst{15-12} = Sd{4-1};
1524   let Inst{22}    = Sd{0};
1525 }
1526
1527 // VFP conversion instructions
1528 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1529                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1530                list<dag> pattern>
1531   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1532   let Inst{27-23} = opcod1;
1533   let Inst{21-20} = opcod2;
1534   let Inst{19-16} = opcod3;
1535   let Inst{11-8}  = opcod4;
1536   let Inst{6}     = 1;
1537   let Inst{4}     = 0;
1538 }
1539
1540 // VFP conversion between floating-point and fixed-point
1541 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1542                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1543                 list<dag> pattern>
1544   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1545   // size (fixed-point number): sx == 0 ? 16 : 32
1546   let Inst{7} = op5; // sx
1547 }
1548
1549 // VFP conversion instructions, if no NEON
1550 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1551                 dag oops, dag iops, InstrItinClass itin,
1552                 string opc, string asm, list<dag> pattern>
1553   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1554              pattern> {
1555   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1556 }
1557
1558 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1559                InstrItinClass itin,
1560                string opc, string asm, list<dag> pattern>
1561   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1562   let Inst{27-20} = opcod1;
1563   let Inst{11-8}  = opcod2;
1564   let Inst{4}     = 1;
1565 }
1566
1567 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1568                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1569   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1570
1571 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1572                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1573   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1574
1575 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1576                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1577   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1578
1579 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1580                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1581   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1582
1583 //===----------------------------------------------------------------------===//
1584
1585 //===----------------------------------------------------------------------===//
1586 // ARM NEON Instruction templates.
1587 //
1588
1589 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1590             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1591             list<dag> pattern>
1592   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1593   let OutOperandList = oops;
1594   let InOperandList = !con(iops, (ins pred:$p));
1595   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1596   let Pattern = pattern;
1597   list<Predicate> Predicates = [HasNEON];
1598 }
1599
1600 // Same as NeonI except it does not have a "data type" specifier.
1601 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1602              InstrItinClass itin, string opc, string asm, string cstr,
1603              list<dag> pattern>
1604   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1605   let OutOperandList = oops;
1606   let InOperandList = !con(iops, (ins pred:$p));
1607   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1608   let Pattern = pattern;
1609   list<Predicate> Predicates = [HasNEON];
1610 }
1611
1612 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1613             dag oops, dag iops, InstrItinClass itin,
1614             string opc, string dt, string asm, string cstr, list<dag> pattern>
1615   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1616           cstr, pattern> {
1617   let Inst{31-24} = 0b11110100;
1618   let Inst{23}    = op23;
1619   let Inst{21-20} = op21_20;
1620   let Inst{11-8}  = op11_8;
1621   let Inst{7-4}   = op7_4;
1622
1623   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1624
1625   bits<5> Vd;
1626   bits<6> Rn;
1627   bits<4> Rm;
1628
1629   let Inst{22}    = Vd{4};
1630   let Inst{15-12} = Vd{3-0};
1631   let Inst{19-16} = Rn{3-0};
1632   let Inst{3-0}   = Rm{3-0};
1633 }
1634
1635 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1636             dag oops, dag iops, InstrItinClass itin,
1637             string opc, string dt, string asm, string cstr, list<dag> pattern>
1638   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1639           dt, asm, cstr, pattern> {
1640   bits<3> lane;
1641 }
1642
1643 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1644   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1645             itin> {
1646   let OutOperandList = oops;
1647   let InOperandList = !con(iops, (ins pred:$p));
1648   list<Predicate> Predicates = [HasNEON];
1649 }
1650
1651 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1652                   list<dag> pattern>
1653   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1654             itin> {
1655   let OutOperandList = oops;
1656   let InOperandList = !con(iops, (ins pred:$p));
1657   let Pattern = pattern;
1658   list<Predicate> Predicates = [HasNEON];
1659 }
1660
1661 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1662              string opc, string dt, string asm, string cstr, list<dag> pattern>
1663   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1664           pattern> {
1665   let Inst{31-25} = 0b1111001;
1666   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1667 }
1668
1669 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1670               string opc, string asm, string cstr, list<dag> pattern>
1671   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1672            cstr, pattern> {
1673   let Inst{31-25} = 0b1111001;
1674 }
1675
1676 // NEON "one register and a modified immediate" format.
1677 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1678                bit op5, bit op4,
1679                dag oops, dag iops, InstrItinClass itin,
1680                string opc, string dt, string asm, string cstr,
1681                list<dag> pattern>
1682   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1683   let Inst{23}    = op23;
1684   let Inst{21-19} = op21_19;
1685   let Inst{11-8}  = op11_8;
1686   let Inst{7}     = op7;
1687   let Inst{6}     = op6;
1688   let Inst{5}     = op5;
1689   let Inst{4}     = op4;
1690
1691   // Instruction operands.
1692   bits<5> Vd;
1693   bits<13> SIMM;
1694
1695   let Inst{15-12} = Vd{3-0};
1696   let Inst{22}    = Vd{4};
1697   let Inst{24}    = SIMM{7};
1698   let Inst{18-16} = SIMM{6-4};
1699   let Inst{3-0}   = SIMM{3-0};
1700 }
1701
1702 // NEON 2 vector register format.
1703 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1704           bits<5> op11_7, bit op6, bit op4,
1705           dag oops, dag iops, InstrItinClass itin,
1706           string opc, string dt, string asm, string cstr, list<dag> pattern>
1707   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1708   let Inst{24-23} = op24_23;
1709   let Inst{21-20} = op21_20;
1710   let Inst{19-18} = op19_18;
1711   let Inst{17-16} = op17_16;
1712   let Inst{11-7}  = op11_7;
1713   let Inst{6}     = op6;
1714   let Inst{4}     = op4;
1715
1716   // Instruction operands.
1717   bits<5> Vd;
1718   bits<5> Vm;
1719
1720   let Inst{15-12} = Vd{3-0};
1721   let Inst{22}    = Vd{4};
1722   let Inst{3-0}   = Vm{3-0};
1723   let Inst{5}     = Vm{4};
1724 }
1725
1726 // Same as N2V except it doesn't have a datatype suffix.
1727 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1728            bits<5> op11_7, bit op6, bit op4,
1729            dag oops, dag iops, InstrItinClass itin,
1730            string opc, string asm, string cstr, list<dag> pattern>
1731   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1732   let Inst{24-23} = op24_23;
1733   let Inst{21-20} = op21_20;
1734   let Inst{19-18} = op19_18;
1735   let Inst{17-16} = op17_16;
1736   let Inst{11-7}  = op11_7;
1737   let Inst{6}     = op6;
1738   let Inst{4}     = op4;
1739
1740   // Instruction operands.
1741   bits<5> Vd;
1742   bits<5> Vm;
1743
1744   let Inst{15-12} = Vd{3-0};
1745   let Inst{22}    = Vd{4};
1746   let Inst{3-0}   = Vm{3-0};
1747   let Inst{5}     = Vm{4};
1748 }
1749
1750 // NEON 2 vector register with immediate.
1751 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1752              dag oops, dag iops, Format f, InstrItinClass itin,
1753              string opc, string dt, string asm, string cstr, list<dag> pattern>
1754   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1755   let Inst{24}   = op24;
1756   let Inst{23}   = op23;
1757   let Inst{11-8} = op11_8;
1758   let Inst{7}    = op7;
1759   let Inst{6}    = op6;
1760   let Inst{4}    = op4;
1761
1762   // Instruction operands.
1763   bits<5> Vd;
1764   bits<5> Vm;
1765   bits<6> SIMM;
1766
1767   let Inst{15-12} = Vd{3-0};
1768   let Inst{22}    = Vd{4};
1769   let Inst{3-0}   = Vm{3-0};
1770   let Inst{5}     = Vm{4};
1771   let Inst{21-16} = SIMM{5-0};
1772 }
1773
1774 // NEON 3 vector register format.
1775 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1776           dag oops, dag iops, Format f, InstrItinClass itin,
1777           string opc, string dt, string asm, string cstr, list<dag> pattern>
1778   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1779   let Inst{24}    = op24;
1780   let Inst{23}    = op23;
1781   let Inst{21-20} = op21_20;
1782   let Inst{11-8}  = op11_8;
1783   let Inst{6}     = op6;
1784   let Inst{4}     = op4;
1785
1786   // Instruction operands.
1787   bits<5> Vd;
1788   bits<5> Vn;
1789   bits<5> Vm;
1790
1791   let Inst{15-12} = Vd{3-0};
1792   let Inst{22}    = Vd{4};
1793   let Inst{19-16} = Vn{3-0};
1794   let Inst{7}     = Vn{4};
1795   let Inst{3-0}   = Vm{3-0};
1796   let Inst{5}     = Vm{4};
1797 }
1798
1799 // Same as N3V except it doesn't have a data type suffix.
1800 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1801            bit op4,
1802            dag oops, dag iops, Format f, InstrItinClass itin,
1803            string opc, string asm, string cstr, list<dag> pattern>
1804   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1805   let Inst{24}    = op24;
1806   let Inst{23}    = op23;
1807   let Inst{21-20} = op21_20;
1808   let Inst{11-8}  = op11_8;
1809   let Inst{6}     = op6;
1810   let Inst{4}     = op4;
1811
1812   // Instruction operands.
1813   bits<5> Vd;
1814   bits<5> Vn;
1815   bits<5> Vm;
1816
1817   let Inst{15-12} = Vd{3-0};
1818   let Inst{22}    = Vd{4};
1819   let Inst{19-16} = Vn{3-0};
1820   let Inst{7}     = Vn{4};
1821   let Inst{3-0}   = Vm{3-0};
1822   let Inst{5}     = Vm{4};
1823 }
1824
1825 // NEON VMOVs between scalar and core registers.
1826 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1827                dag oops, dag iops, Format f, InstrItinClass itin,
1828                string opc, string dt, string asm, list<dag> pattern>
1829   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1830             "", itin> {
1831   let Inst{27-20} = opcod1;
1832   let Inst{11-8}  = opcod2;
1833   let Inst{6-5}   = opcod3;
1834   let Inst{4}     = 1;
1835
1836   let OutOperandList = oops;
1837   let InOperandList = !con(iops, (ins pred:$p));
1838   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1839   let Pattern = pattern;
1840   list<Predicate> Predicates = [HasNEON];
1841
1842   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1843
1844   bits<5> V;
1845   bits<4> R;
1846   bits<4> p;
1847   bits<4> lane;
1848
1849   let Inst{31-28} = p{3-0};
1850   let Inst{7}     = V{4};
1851   let Inst{19-16} = V{3-0};
1852   let Inst{15-12} = R{3-0};
1853 }
1854 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1855                 dag oops, dag iops, InstrItinClass itin,
1856                 string opc, string dt, string asm, list<dag> pattern>
1857   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1858              opc, dt, asm, pattern>;
1859 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1860                 dag oops, dag iops, InstrItinClass itin,
1861                 string opc, string dt, string asm, list<dag> pattern>
1862   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1863              opc, dt, asm, pattern>;
1864 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1865             dag oops, dag iops, InstrItinClass itin,
1866             string opc, string dt, string asm, list<dag> pattern>
1867   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1868              opc, dt, asm, pattern>;
1869
1870 // Vector Duplicate Lane (from scalar to all elements)
1871 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1872                 InstrItinClass itin, string opc, string dt, string asm,
1873                 list<dag> pattern>
1874   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1875   let Inst{24-23} = 0b11;
1876   let Inst{21-20} = 0b11;
1877   let Inst{19-16} = op19_16;
1878   let Inst{11-7}  = 0b11000;
1879   let Inst{6}     = op6;
1880   let Inst{4}     = 0;
1881
1882   bits<5> Vd;
1883   bits<5> Vm;
1884   bits<4> lane;
1885
1886   let Inst{22}     = Vd{4};
1887   let Inst{15-12} = Vd{3-0};
1888   let Inst{5}     = Vm{4};
1889   let Inst{3-0} = Vm{3-0};
1890 }
1891
1892 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1893 // for single-precision FP.
1894 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1895   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1896 }