lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   let EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   let EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin, list<dag> pattern>
 238   // FIXME: This really should derive from InstTemplate instead, as pseudos
 239   //        don't need encoding information. TableGen doesn't like that
 240   //        currently. Need to figure out why and fix it.
 241   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 242             "", itin> {
 243   let OutOperandList = oops;
 244   let InOperandList = iops;
 245   let Pattern = pattern;
 246 }
 247
 248 // PseudoInst that's ARM-mode only.
 249 class ARMPseudoInst<dag oops, dag iops, InstrItinClass itin,
 250                     list<dag> pattern>
 251   : PseudoInst<oops, iops, itin, pattern> {
 252   // Default these to 4byte size, as they're almost always expanded to a
 253   // single instruction. Any exceptions can override the SZ field value.
 254   let SZ = Size4Bytes;
 255   list<Predicate> Predicates = [IsARM];
 256 }
 257
 258
 259 // Almost all ARM instructions are predicable.
 260 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 261         IndexMode im, Format f, InstrItinClass itin,
 262         string opc, string asm, string cstr,
 263         list<dag> pattern>
 264   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 265   bits<4> p;
 266   let Inst{31-28} = p;
 267   let OutOperandList = oops;
 268   let InOperandList = !con(iops, (ins pred:$p));
 269   let AsmString = !strconcat(opc, "${p}", asm);
 270   let Pattern = pattern;
 271   list<Predicate> Predicates = [IsARM];
 272 }
 273
 274 // A few are not predicable
 275 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 276            IndexMode im, Format f, InstrItinClass itin,
 277            string opc, string asm, string cstr,
 278            list<dag> pattern>
 279   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 280   let OutOperandList = oops;
 281   let InOperandList = iops;
 282   let AsmString = !strconcat(opc, asm);
 283   let Pattern = pattern;
 284   let isPredicable = 0;
 285   list<Predicate> Predicates = [IsARM];
 286 }
 287
 288 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 289 // operand since by default it's a zero register. It will become an implicit def
 290 // once it's "flipped".
 291 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 292          IndexMode im, Format f, InstrItinClass itin,
 293          string opc, string asm, string cstr,
 294          list<dag> pattern>
 295   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 296   bits<4> p; // Predicate operand
 297   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 298   let Inst{31-28} = p;
 299   let Inst{20} = s;
 300
 301   let OutOperandList = oops;
 302   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 303   let AsmString = !strconcat(opc, "${s}${p}", asm);
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 // Special cases
 309 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 310          IndexMode im, Format f, InstrItinClass itin,
 311          string asm, string cstr, list<dag> pattern>
 312   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 313   let OutOperandList = oops;
 314   let InOperandList = iops;
 315   let AsmString = asm;
 316   let Pattern = pattern;
 317   list<Predicate> Predicates = [IsARM];
 318 }
 319
 320 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 321          string opc, string asm, list<dag> pattern>
 322   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323       opc, asm, "", pattern>;
 324 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 325           string opc, string asm, list<dag> pattern>
 326   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 327        opc, asm, "", pattern>;
 328 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 329           string asm, list<dag> pattern>
 330   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 331        asm, "", pattern>;
 332 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 333             string opc, string asm, list<dag> pattern>
 334   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 335          opc, asm, "", pattern>;
 336
 337 // Ctrl flow instructions
 338 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 339           string opc, string asm, list<dag> pattern>
 340   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 341       opc, asm, "", pattern> {
 342   let Inst{27-24} = opcod;
 343 }
 344 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 345            string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 347        asm, "", pattern> {
 348   let Inst{27-24} = opcod;
 349 }
 350 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 351              string asm, list<dag> pattern>
 352   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 353        asm, "", pattern>;
 354
 355 // BR_JT instructions
 356 class JTI<dag oops, dag iops, InstrItinClass itin,
 357           string asm, list<dag> pattern>
 358   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 359        asm, "", pattern>;
 360
 361 // Atomic load/store instructions
 362 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 363               string opc, string asm, list<dag> pattern>
 364   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 365       opc, asm, "", pattern> {
 366   bits<4> Rt;
 367   bits<4> Rn;
 368   let Inst{27-23} = 0b00011;
 369   let Inst{22-21} = opcod;
 370   let Inst{20}    = 1;
 371   let Inst{19-16} = Rn;
 372   let Inst{15-12} = Rt;
 373   let Inst{11-0}  = 0b111110011111;
 374 }
 375 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 376               string opc, string asm, list<dag> pattern>
 377   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 378       opc, asm, "", pattern> {
 379   bits<4> Rd;
 380   bits<4> Rt;
 381   bits<4> Rn;
 382   let Inst{27-23} = 0b00011;
 383   let Inst{22-21} = opcod;
 384   let Inst{20}    = 0;
 385   let Inst{19-16} = Rn;
 386   let Inst{15-12} = Rd;
 387   let Inst{11-4}  = 0b11111001;
 388   let Inst{3-0}   = Rt;
 389 }
 390 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 391   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 392   bits<4> Rt;
 393   bits<4> Rt2;
 394   bits<4> Rn;
 395   let Inst{27-23} = 0b00010;
 396   let Inst{22} = b;
 397   let Inst{21-20} = 0b00;
 398   let Inst{19-16} = Rn;
 399   let Inst{15-12} = Rt;
 400   let Inst{11-4} = 0b00001001;
 401   let Inst{3-0} = Rt2;
 402 }
 403
 404 // addrmode1 instructions
 405 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 406           string opc, string asm, list<dag> pattern>
 407   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 408       opc, asm, "", pattern> {
 409   let Inst{24-21} = opcod;
 410   let Inst{27-26} = 0b00;
 411 }
 412 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 413            string opc, string asm, list<dag> pattern>
 414   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 415        opc, asm, "", pattern> {
 416   let Inst{24-21} = opcod;
 417   let Inst{27-26} = 0b00;
 418 }
 419 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 420            string asm, list<dag> pattern>
 421   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 422        asm, "", pattern> {
 423   let Inst{24-21} = opcod;
 424   let Inst{27-26} = 0b00;
 425 }
 426 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 427             string opc, string asm, list<dag> pattern>
 428   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 429       opc, asm, "", pattern>;
 430
 431
 432 // loads
 433
 434 // LDR/LDRB/STR/STRB/...
 435 class AI2ldst<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 436              Format f, InstrItinClass itin, string opc, string asm,
 437              list<dag> pattern>
 438   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 439       "", pattern> {
 440   let Inst{27-25} = op;
 441   let Inst{24} = 1;  // 24 == P
 442   // 23 == U
 443   let Inst{22} = isByte;
 444   let Inst{21} = 0;  // 21 == W
 445   let Inst{20} = isLd;
 446 }
 447 // Indexed load/stores
 448 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 449                 IndexMode im, Format f, InstrItinClass itin, string opc,
 450                 string asm, string cstr, list<dag> pattern>
 451   : I<oops, iops, AddrMode2, Size4Bytes, im, f, itin,
 452       opc, asm, cstr, pattern> {
 453   bits<4> Rt;
 454   let Inst{27-26} = 0b01;
 455   let Inst{24}    = isPre; // P bit
 456   let Inst{22}    = isByte; // B bit
 457   let Inst{21}    = isPre; // W bit
 458   let Inst{20}    = isLd; // L bit
 459   let Inst{15-12} = Rt;
 460 }
 461 class AI2stridx<bit isByte, bit isPre, dag oops, dag iops,
 462                 IndexMode im, Format f, InstrItinClass itin, string opc,
 463                 string asm, string cstr, list<dag> pattern>
 464   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 465                pattern> {
 466   // AM2 store w/ two operands: (GPR, am2offset)
 467   // {13}     1 == Rm, 0 == imm12
 468   // {12}     isAdd
 469   // {11-0}   imm12/Rm
 470   bits<14> offset;
 471   bits<4> Rn;
 472   let Inst{25} = offset{13};
 473   let Inst{23} = offset{12};
 474   let Inst{19-16} = Rn;
 475   let Inst{11-0} = offset{11-0};
 476 }
 477
 478 // addrmode3 instructions
 479 class AI3ld<bits<4> op, bit op20, dag oops, dag iops, Format f,
 480             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 481   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 482       opc, asm, "", pattern> {
 483   bits<14> addr;
 484   bits<4> Rt;
 485   let Inst{27-25} = 0b000;
 486   let Inst{24}    = 1;            // P bit
 487   let Inst{23}    = addr{8};      // U bit
 488   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 489   let Inst{21}    = 0;            // W bit
 490   let Inst{20}    = op20;         // L bit
 491   let Inst{19-16} = addr{12-9};   // Rn
 492   let Inst{15-12} = Rt;           // Rt
 493   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 494   let Inst{7-4}   = op;
 495   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 496 }
 497
 498 class AI3ldstidx<bits<4> op, bit op20, bit isLd, bit isPre, dag oops, dag iops,
 499                 IndexMode im, Format f, InstrItinClass itin, string opc,
 500                 string asm, string cstr, list<dag> pattern>
 501   : I<oops, iops, AddrMode3, Size4Bytes, im, f, itin,
 502       opc, asm, cstr, pattern> {
 503   bits<4> Rt;
 504   let Inst{27-25} = 0b000;
 505   let Inst{24}    = isPre;        // P bit
 506   let Inst{21}    = isPre;        // W bit
 507   let Inst{20}    = op20;         // L bit
 508   let Inst{15-12} = Rt;           // Rt
 509   let Inst{7-4}   = op;
 510 }
 511
 512 // stores
 513 class AI3str<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 514              string opc, string asm, list<dag> pattern>
 515   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 516       opc, asm, "", pattern> {
 517   bits<14> addr;
 518   bits<4> Rt;
 519   let Inst{27-25} = 0b000;
 520   let Inst{24}    = 1;            // P bit
 521   let Inst{23}    = addr{8};      // U bit
 522   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 523   let Inst{21}    = 0;            // W bit
 524   let Inst{20}    = 0;            // L bit
 525   let Inst{19-16} = addr{12-9};   // Rn
 526   let Inst{15-12} = Rt;           // Rt
 527   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 528   let Inst{7-4}   = op;
 529   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 530 }
 531
 532 // Pre-indexed stores
 533 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 534                string opc, string asm, string cstr, list<dag> pattern>
 535   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 536       opc, asm, cstr, pattern> {
 537   let Inst{4}     = 1;
 538   let Inst{5}     = 1; // H bit
 539   let Inst{6}     = 0; // S bit
 540   let Inst{7}     = 1;
 541   let Inst{20}    = 0; // L bit
 542   let Inst{21}    = 1; // W bit
 543   let Inst{24}    = 1; // P bit
 544   let Inst{27-25} = 0b000;
 545 }
 546 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 547              string opc, string asm, string cstr, list<dag> pattern>
 548   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 549       opc, asm, cstr, pattern> {
 550   let Inst{4}     = 1;
 551   let Inst{5}     = 1; // H bit
 552   let Inst{6}     = 1; // S bit
 553   let Inst{7}     = 1;
 554   let Inst{20}    = 0; // L bit
 555   let Inst{21}    = 1; // W bit
 556   let Inst{24}    = 1; // P bit
 557   let Inst{27-25} = 0b000;
 558 }
 559
 560 // Post-indexed stores
 561 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 562                string opc, string asm, string cstr, list<dag> pattern>
 563   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 564       opc, asm, cstr,pattern> {
 565   let Inst{4}     = 1;
 566   let Inst{5}     = 1; // H bit
 567   let Inst{6}     = 0; // S bit
 568   let Inst{7}     = 1;
 569   let Inst{20}    = 0; // L bit
 570   let Inst{21}    = 0; // W bit
 571   let Inst{24}    = 0; // P bit
 572   let Inst{27-25} = 0b000;
 573 }
 574 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 575              string opc, string asm, string cstr, list<dag> pattern>
 576   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 577       opc, asm, cstr, pattern> {
 578   let Inst{4}     = 1;
 579   let Inst{5}     = 1; // H bit
 580   let Inst{6}     = 1; // S bit
 581   let Inst{7}     = 1;
 582   let Inst{20}    = 0; // L bit
 583   let Inst{21}    = 0; // W bit
 584   let Inst{24}    = 0; // P bit
 585   let Inst{27-25} = 0b000;
 586 }
 587
 588 // addrmode4 instructions
 589 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 590            string asm, string cstr, list<dag> pattern>
 591   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin, asm, cstr, pattern> {
 592   bits<4>  p;
 593   bits<16> regs;
 594   bits<4>  Rn;
 595   let Inst{31-28} = p;
 596   let Inst{27-25} = 0b100;
 597   let Inst{22}    = 0; // S bit
 598   let Inst{19-16} = Rn;
 599   let Inst{15-0}  = regs;
 600 }
 601
 602 // Unsigned multiply, multiply-accumulate instructions.
 603 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 604              string opc, string asm, list<dag> pattern>
 605   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 606       opc, asm, "", pattern> {
 607   let Inst{7-4}   = 0b1001;
 608   let Inst{20}    = 0; // S bit
 609   let Inst{27-21} = opcod;
 610 }
 611 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 612               string opc, string asm, list<dag> pattern>
 613   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 614        opc, asm, "", pattern> {
 615   let Inst{7-4}   = 0b1001;
 616   let Inst{27-21} = opcod;
 617 }
 618
 619 // Most significant word multiply
 620 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 621              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 622   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 623       opc, asm, "", pattern> {
 624   bits<4> Rd;
 625   bits<4> Rn;
 626   bits<4> Rm;
 627   let Inst{7-4}   = opc7_4;
 628   let Inst{20}    = 1;
 629   let Inst{27-21} = opcod;
 630   let Inst{19-16} = Rd;
 631   let Inst{11-8}  = Rm;
 632   let Inst{3-0}   = Rn;
 633 }
 634 // MSW multiple w/ Ra operand
 635 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 636               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 637   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 638   bits<4> Ra;
 639   let Inst{15-12} = Ra;
 640 }
 641
 642 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 643 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 644               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 645   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 646       opc, asm, "", pattern> {
 647   bits<4> Rn;
 648   bits<4> Rm;
 649   let Inst{4}     = 0;
 650   let Inst{7}     = 1;
 651   let Inst{20}    = 0;
 652   let Inst{27-21} = opcod;
 653   let Inst{6-5}   = bit6_5;
 654   let Inst{11-8}  = Rm;
 655   let Inst{3-0}   = Rn;
 656 }
 657 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 658               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 659   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 660   bits<4> Rd;
 661   let Inst{19-16} = Rd;
 662 }
 663
 664 // AMulxyI with Ra operand
 665 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 666               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 667   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 668   bits<4> Ra;
 669   let Inst{15-12} = Ra;
 670 }
 671 // SMLAL*
 672 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 673               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 674   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 675   bits<4> RdLo;
 676   bits<4> RdHi;
 677   let Inst{19-16} = RdHi;
 678   let Inst{15-12} = RdLo;
 679 }
 680
 681 // Extend instructions.
 682 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 683             string opc, string asm, list<dag> pattern>
 684   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 685       opc, asm, "", pattern> {
 686   // All AExtI instructions have Rd and Rm register operands.
 687   bits<4> Rd;
 688   bits<4> Rm;
 689   let Inst{15-12} = Rd;
 690   let Inst{3-0}   = Rm;
 691   let Inst{7-4}   = 0b0111;
 692   let Inst{9-8}   = 0b00;
 693   let Inst{27-20} = opcod;
 694 }
 695
 696 // Misc Arithmetic instructions.
 697 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 698                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 699   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 700       opc, asm, "", pattern> {
 701   bits<4> Rd;
 702   bits<4> Rm;
 703   let Inst{27-20} = opcod;
 704   let Inst{19-16} = 0b1111;
 705   let Inst{15-12} = Rd;
 706   let Inst{11-8}  = 0b1111;
 707   let Inst{7-4}   = opc7_4;
 708   let Inst{3-0}   = Rm;
 709 }
 710
 711 // PKH instructions
 712 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 713             string opc, string asm, list<dag> pattern>
 714   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 715       opc, asm, "", pattern> {
 716   bits<4> Rd;
 717   bits<4> Rn;
 718   bits<4> Rm;
 719   bits<8> sh;
 720   let Inst{27-20} = opcod;
 721   let Inst{19-16} = Rn;
 722   let Inst{15-12} = Rd;
 723   let Inst{11-7}  = sh{7-3};
 724   let Inst{6}     = tb;
 725   let Inst{5-4}   = 0b01;
 726   let Inst{3-0}   = Rm;
 727 }
 728
 729 //===----------------------------------------------------------------------===//
 730
 731 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 732 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 733   list<Predicate> Predicates = [IsARM];
 734 }
 735 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 736   list<Predicate> Predicates = [IsARM, HasV5TE];
 737 }
 738 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 739   list<Predicate> Predicates = [IsARM, HasV6];
 740 }
 741
 742 //===----------------------------------------------------------------------===//
 743 //
 744 // Thumb Instruction Format Definitions.
 745 //
 746
 747 // TI - Thumb instruction.
 748
 749 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 750              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 751   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 752   let OutOperandList = oops;
 753   let InOperandList = iops;
 754   let AsmString = asm;
 755   let Pattern = pattern;
 756   list<Predicate> Predicates = [IsThumb];
 757 }
 758
 759 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 760   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 761
 762 // Two-address instructions
 763 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 764           list<dag> pattern>
 765   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
 766            pattern>;
 767
 768 // tBL, tBX 32-bit instructions
 769 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 770            dag oops, dag iops, InstrItinClass itin, string asm,
 771            list<dag> pattern>
 772     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
 773       Encoding {
 774   let Inst{31-27} = opcod1;
 775   let Inst{15-14} = opcod2;
 776   let Inst{12}    = opcod3;
 777 }
 778
 779 // BR_JT instructions
 780 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 781            list<dag> pattern>
 782   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 783
 784 // Thumb1 only
 785 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 786               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 787   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 788   let OutOperandList = oops;
 789   let InOperandList = iops;
 790   let AsmString = asm;
 791   let Pattern = pattern;
 792   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 793 }
 794
 795 class T1I<dag oops, dag iops, InstrItinClass itin,
 796           string asm, list<dag> pattern>
 797   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 798 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 799             string asm, list<dag> pattern>
 800   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
 801 class T1JTI<dag oops, dag iops, InstrItinClass itin,
 802             string asm, list<dag> pattern>
 803   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 804
 805 // Two-address instructions
 806 class T1It<dag oops, dag iops, InstrItinClass itin,
 807            string asm, string cstr, list<dag> pattern>
 808   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
 809             asm, cstr, pattern>;
 810
 811 // Thumb1 instruction that can either be predicated or set CPSR.
 812 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 813                InstrItinClass itin,
 814                string opc, string asm, string cstr, list<dag> pattern>
 815   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 816   let OutOperandList = !con(oops, (outs s_cc_out:$s));
 817   let InOperandList = !con(iops, (ins pred:$p));
 818   let AsmString = !strconcat(opc, "${s}${p}", asm);
 819   let Pattern = pattern;
 820   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 821 }
 822
 823 class T1sI<dag oops, dag iops, InstrItinClass itin,
 824            string opc, string asm, list<dag> pattern>
 825   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
 826
 827 // Two-address instructions
 828 class T1sIt<dag oops, dag iops, InstrItinClass itin,
 829             string opc, string asm, list<dag> pattern>
 830   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
 831              "$lhs = $dst", pattern>;
 832
 833 // Thumb1 instruction that can be predicated.
 834 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 835                InstrItinClass itin,
 836                string opc, string asm, string cstr, list<dag> pattern>
 837   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 838   let OutOperandList = oops;
 839   let InOperandList = !con(iops, (ins pred:$p));
 840   let AsmString = !strconcat(opc, "${p}", asm);
 841   let Pattern = pattern;
 842   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 843 }
 844
 845 class T1pI<dag oops, dag iops, InstrItinClass itin,
 846            string opc, string asm, list<dag> pattern>
 847   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
 848
 849 // Two-address instructions
 850 class T1pIt<dag oops, dag iops, InstrItinClass itin,
 851             string opc, string asm, list<dag> pattern>
 852   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
 853              "$lhs = $dst", pattern>;
 854
 855 class T1pI1<dag oops, dag iops, InstrItinClass itin,
 856             string opc, string asm, list<dag> pattern>
 857   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
 858 class T1pI2<dag oops, dag iops, InstrItinClass itin,
 859             string opc, string asm, list<dag> pattern>
 860   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
 861 class T1pI4<dag oops, dag iops, InstrItinClass itin,
 862             string opc, string asm, list<dag> pattern>
 863   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
 864 class T1pIs<dag oops, dag iops,
 865             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 866   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
 867
 868 class Encoding16 : Encoding {
 869   let Inst{31-16} = 0x0000;
 870 }
 871
 872 // A6.2 16-bit Thumb instruction encoding
 873 class T1Encoding<bits<6> opcode> : Encoding16 {
 874   let Inst{15-10} = opcode;
 875 }
 876
 877 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
 878 class T1General<bits<5> opcode> : Encoding16 {
 879   let Inst{15-14} = 0b00;
 880   let Inst{13-9} = opcode;
 881 }
 882
 883 // A6.2.2 Data-processing encoding.
 884 class T1DataProcessing<bits<4> opcode> : Encoding16 {
 885   let Inst{15-10} = 0b010000;
 886   let Inst{9-6} = opcode;
 887 }
 888
 889 // A6.2.3 Special data instructions and branch and exchange encoding.
 890 class T1Special<bits<4> opcode> : Encoding16 {
 891   let Inst{15-10} = 0b010001;
 892   let Inst{9-6}   = opcode;
 893 }
 894
 895 // A6.2.4 Load/store single data item encoding.
 896 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
 897   let Inst{15-12} = opA;
 898   let Inst{11-9}  = opB;
 899 }
 900 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
 901 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
 902 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
 903 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
 904 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
 905
 906 // A6.2.5 Miscellaneous 16-bit instructions encoding.
 907 class T1Misc<bits<7> opcode> : Encoding16 {
 908   let Inst{15-12} = 0b1011;
 909   let Inst{11-5} = opcode;
 910 }
 911
 912 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
 913 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 914               InstrItinClass itin,
 915               string opc, string asm, string cstr, list<dag> pattern>
 916   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 917   let OutOperandList = oops;
 918   let InOperandList = !con(iops, (ins pred:$p));
 919   let AsmString = !strconcat(opc, "${p}", asm);
 920   let Pattern = pattern;
 921   list<Predicate> Predicates = [IsThumb2];
 922 }
 923
 924 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
 925 // input operand since by default it's a zero register. It will become an
 926 // implicit def once it's "flipped".
 927 //
 928 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
 929 // more consistent.
 930 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 931                InstrItinClass itin,
 932                string opc, string asm, string cstr, list<dag> pattern>
 933   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 934   let OutOperandList = oops;
 935   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 936   let AsmString = !strconcat(opc, "${s}${p}", asm);
 937   let Pattern = pattern;
 938   list<Predicate> Predicates = [IsThumb2];
 939 }
 940
 941 // Special cases
 942 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 943                InstrItinClass itin,
 944                string asm, string cstr, list<dag> pattern>
 945   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 946   let OutOperandList = oops;
 947   let InOperandList = iops;
 948   let AsmString = asm;
 949   let Pattern = pattern;
 950   list<Predicate> Predicates = [IsThumb2];
 951 }
 952
 953 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 954               InstrItinClass itin,
 955               string asm, string cstr, list<dag> pattern>
 956   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 957   let OutOperandList = oops;
 958   let InOperandList = iops;
 959   let AsmString = asm;
 960   let Pattern = pattern;
 961   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 962 }
 963
 964 class T2I<dag oops, dag iops, InstrItinClass itin,
 965           string opc, string asm, list<dag> pattern>
 966   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
 967 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
 968              string opc, string asm, list<dag> pattern>
 969   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
 970 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
 971             string opc, string asm, list<dag> pattern>
 972   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
 973 class T2Iso<dag oops, dag iops, InstrItinClass itin,
 974             string opc, string asm, list<dag> pattern>
 975   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
 976 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
 977             string opc, string asm, list<dag> pattern>
 978   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
 979 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
 980               string opc, string asm, list<dag> pattern>
 981   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
 982             pattern> {
 983   let Inst{31-27} = 0b11101;
 984   let Inst{26-25} = 0b00;
 985   let Inst{24}    = P;
 986   let Inst{23}    = ?; // The U bit.
 987   let Inst{22}    = 1;
 988   let Inst{21}    = W;
 989   let Inst{20}    = load;
 990 }
 991
 992 class T2sI<dag oops, dag iops, InstrItinClass itin,
 993            string opc, string asm, list<dag> pattern>
 994   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
 995
 996 class T2XI<dag oops, dag iops, InstrItinClass itin,
 997            string asm, list<dag> pattern>
 998   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
 999 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1000             string asm, list<dag> pattern>
1001   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1002
1003 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1004             string opc, string asm, list<dag> pattern>
1005   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1006
1007 // Two-address instructions
1008 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1009             string asm, string cstr, list<dag> pattern>
1010   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1011
1012 // T2Iidxldst - Thumb2 indexed load / store instructions.
1013 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1014                  dag oops, dag iops,
1015                  AddrMode am, IndexMode im, InstrItinClass itin,
1016                  string opc, string asm, string cstr, list<dag> pattern>
1017   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1018   let OutOperandList = oops;
1019   let InOperandList = !con(iops, (ins pred:$p));
1020   let AsmString = !strconcat(opc, "${p}", asm);
1021   let Pattern = pattern;
1022   list<Predicate> Predicates = [IsThumb2];
1023   let Inst{31-27} = 0b11111;
1024   let Inst{26-25} = 0b00;
1025   let Inst{24}    = signed;
1026   let Inst{23}    = 0;
1027   let Inst{22-21} = opcod;
1028   let Inst{20}    = load;
1029   let Inst{11}    = 1;
1030   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1031   let Inst{10}    = pre; // The P bit.
1032   let Inst{8}     = 1; // The W bit.
1033 }
1034
1035 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1036 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1037   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1038 }
1039
1040 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1041 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1042   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1043 }
1044
1045 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1046 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1047   list<Predicate> Predicates = [IsThumb2];
1048 }
1049
1050 //===----------------------------------------------------------------------===//
1051
1052 //===----------------------------------------------------------------------===//
1053 // ARM VFP Instruction templates.
1054 //
1055
1056 // Almost all VFP instructions are predicable.
1057 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1058            IndexMode im, Format f, InstrItinClass itin,
1059            string opc, string asm, string cstr, list<dag> pattern>
1060   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1061   bits<4> p;
1062   let Inst{31-28} = p;
1063   let OutOperandList = oops;
1064   let InOperandList = !con(iops, (ins pred:$p));
1065   let AsmString = !strconcat(opc, "${p}", asm);
1066   let Pattern = pattern;
1067   list<Predicate> Predicates = [HasVFP2];
1068 }
1069
1070 // Special cases
1071 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1072             IndexMode im, Format f, InstrItinClass itin,
1073             string asm, string cstr, list<dag> pattern>
1074   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1075   bits<4> p;
1076   let Inst{31-28} = p;
1077   let OutOperandList = oops;
1078   let InOperandList = iops;
1079   let AsmString = asm;
1080   let Pattern = pattern;
1081   list<Predicate> Predicates = [HasVFP2];
1082 }
1083
1084 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1085             string opc, string asm, list<dag> pattern>
1086   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1087          opc, asm, "", pattern>;
1088
1089 // ARM VFP addrmode5 loads and stores
1090 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1091            InstrItinClass itin,
1092            string opc, string asm, list<dag> pattern>
1093   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1094          VFPLdStFrm, itin, opc, asm, "", pattern> {
1095   // Instruction operands.
1096   bits<5>  Dd;
1097   bits<13> addr;
1098
1099   // Encode instruction operands.
1100   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1101   let Inst{22}    = Dd{4};
1102   let Inst{19-16} = addr{12-9};   // Rn
1103   let Inst{15-12} = Dd{3-0};
1104   let Inst{7-0}   = addr{7-0};    // imm8
1105
1106   // TODO: Mark the instructions with the appropriate subtarget info.
1107   let Inst{27-24} = opcod1;
1108   let Inst{21-20} = opcod2;
1109   let Inst{11-9}  = 0b101;
1110   let Inst{8}     = 1;          // Double precision
1111
1112   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1113   let D = VFPNeonDomain;
1114 }
1115
1116 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1117            InstrItinClass itin,
1118            string opc, string asm, list<dag> pattern>
1119   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1120          VFPLdStFrm, itin, opc, asm, "", pattern> {
1121   // Instruction operands.
1122   bits<5>  Sd;
1123   bits<13> addr;
1124
1125   // Encode instruction operands.
1126   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1127   let Inst{22}    = Sd{0};
1128   let Inst{19-16} = addr{12-9};   // Rn
1129   let Inst{15-12} = Sd{4-1};
1130   let Inst{7-0}   = addr{7-0};    // imm8
1131
1132   // TODO: Mark the instructions with the appropriate subtarget info.
1133   let Inst{27-24} = opcod1;
1134   let Inst{21-20} = opcod2;
1135   let Inst{11-9}  = 0b101;
1136   let Inst{8}     = 0;          // Single precision
1137 }
1138
1139 // VFP Load / store multiple pseudo instructions.
1140 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1141                      list<dag> pattern>
1142   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1143             cstr, itin> {
1144   let OutOperandList = oops;
1145   let InOperandList = !con(iops, (ins pred:$p));
1146   let Pattern = pattern;
1147   list<Predicate> Predicates = [HasVFP2];
1148 }
1149
1150 // Load / store multiple
1151 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1152             string asm, string cstr, list<dag> pattern>
1153   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1154           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1155   // Instruction operands.
1156   bits<4>  Rn;
1157   bits<13> regs;
1158
1159   // Encode instruction operands.
1160   let Inst{19-16} = Rn;
1161   let Inst{22}    = regs{12};
1162   let Inst{15-12} = regs{11-8};
1163   let Inst{7-0}   = regs{7-0};
1164
1165   // TODO: Mark the instructions with the appropriate subtarget info.
1166   let Inst{27-25} = 0b110;
1167   let Inst{11-9}  = 0b101;
1168   let Inst{8}     = 1;          // Double precision
1169
1170   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1171   let D = VFPNeonDomain;
1172 }
1173
1174 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1175             string asm, string cstr, list<dag> pattern>
1176   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1177           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1178   // Instruction operands.
1179   bits<4> Rn;
1180   bits<13> regs;
1181
1182   // Encode instruction operands.
1183   let Inst{19-16} = Rn;
1184   let Inst{22}    = regs{8};
1185   let Inst{15-12} = regs{12-9};
1186   let Inst{7-0}   = regs{7-0};
1187
1188   // TODO: Mark the instructions with the appropriate subtarget info.
1189   let Inst{27-25} = 0b110;
1190   let Inst{11-9}  = 0b101;
1191   let Inst{8}     = 0;          // Single precision
1192 }
1193
1194 // Double precision, unary
1195 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1196            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1197            string asm, list<dag> pattern>
1198   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1199   // Instruction operands.
1200   bits<5> Dd;
1201   bits<5> Dm;
1202
1203   // Encode instruction operands.
1204   let Inst{3-0}   = Dm{3-0};
1205   let Inst{5}     = Dm{4};
1206   let Inst{15-12} = Dd{3-0};
1207   let Inst{22}    = Dd{4};
1208
1209   let Inst{27-23} = opcod1;
1210   let Inst{21-20} = opcod2;
1211   let Inst{19-16} = opcod3;
1212   let Inst{11-9}  = 0b101;
1213   let Inst{8}     = 1;          // Double precision
1214   let Inst{7-6}   = opcod4;
1215   let Inst{4}     = opcod5;
1216 }
1217
1218 // Double precision, binary
1219 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1220            dag iops, InstrItinClass itin, string opc, string asm,
1221            list<dag> pattern>
1222   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1223   // Instruction operands.
1224   bits<5> Dd;
1225   bits<5> Dn;
1226   bits<5> Dm;
1227
1228   // Encode instruction operands.
1229   let Inst{3-0}   = Dm{3-0};
1230   let Inst{5}     = Dm{4};
1231   let Inst{19-16} = Dn{3-0};
1232   let Inst{7}     = Dn{4};
1233   let Inst{15-12} = Dd{3-0};
1234   let Inst{22}    = Dd{4};
1235
1236   let Inst{27-23} = opcod1;
1237   let Inst{21-20} = opcod2;
1238   let Inst{11-9}  = 0b101;
1239   let Inst{8}     = 1;          // Double precision
1240   let Inst{6}     = op6;
1241   let Inst{4}     = op4;
1242 }
1243
1244 // Single precision, unary
1245 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1246            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1247            string asm, list<dag> pattern>
1248   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1249   // Instruction operands.
1250   bits<5> Sd;
1251   bits<5> Sm;
1252
1253   // Encode instruction operands.
1254   let Inst{3-0}   = Sm{4-1};
1255   let Inst{5}     = Sm{0};
1256   let Inst{15-12} = Sd{4-1};
1257   let Inst{22}    = Sd{0};
1258
1259   let Inst{27-23} = opcod1;
1260   let Inst{21-20} = opcod2;
1261   let Inst{19-16} = opcod3;
1262   let Inst{11-9}  = 0b101;
1263   let Inst{8}     = 0;          // Single precision
1264   let Inst{7-6}   = opcod4;
1265   let Inst{4}     = opcod5;
1266 }
1267
1268 // Single precision unary, if no NEON
1269 // Same as ASuI except not available if NEON is enabled
1270 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1271             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1272             string asm, list<dag> pattern>
1273   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1274          pattern> {
1275   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1276 }
1277
1278 // Single precision, binary
1279 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1280            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1281   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1282   // Instruction operands.
1283   bits<5> Sd;
1284   bits<5> Sn;
1285   bits<5> Sm;
1286
1287   // Encode instruction operands.
1288   let Inst{3-0}   = Sm{4-1};
1289   let Inst{5}     = Sm{0};
1290   let Inst{19-16} = Sn{4-1};
1291   let Inst{7}     = Sn{0};
1292   let Inst{15-12} = Sd{4-1};
1293   let Inst{22}    = Sd{0};
1294
1295   let Inst{27-23} = opcod1;
1296   let Inst{21-20} = opcod2;
1297   let Inst{11-9}  = 0b101;
1298   let Inst{8}     = 0;          // Single precision
1299   let Inst{6}     = op6;
1300   let Inst{4}     = op4;
1301 }
1302
1303 // Single precision binary, if no NEON
1304 // Same as ASbI except not available if NEON is enabled
1305 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1306             dag iops, InstrItinClass itin, string opc, string asm,
1307             list<dag> pattern>
1308   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1309   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1310
1311   // Instruction operands.
1312   bits<5> Sd;
1313   bits<5> Sn;
1314   bits<5> Sm;
1315
1316   // Encode instruction operands.
1317   let Inst{3-0}   = Sm{4-1};
1318   let Inst{5}     = Sm{0};
1319   let Inst{19-16} = Sn{4-1};
1320   let Inst{7}     = Sn{0};
1321   let Inst{15-12} = Sd{4-1};
1322   let Inst{22}    = Sd{0};
1323 }
1324
1325 // VFP conversion instructions
1326 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1327                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1328                list<dag> pattern>
1329   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1330   let Inst{27-23} = opcod1;
1331   let Inst{21-20} = opcod2;
1332   let Inst{19-16} = opcod3;
1333   let Inst{11-8}  = opcod4;
1334   let Inst{6}     = 1;
1335   let Inst{4}     = 0;
1336 }
1337
1338 // VFP conversion between floating-point and fixed-point
1339 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1340                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1341                 list<dag> pattern>
1342   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1343   // size (fixed-point number): sx == 0 ? 16 : 32
1344   let Inst{7} = op5; // sx
1345 }
1346
1347 // VFP conversion instructions, if no NEON
1348 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1349                 dag oops, dag iops, InstrItinClass itin,
1350                 string opc, string asm, list<dag> pattern>
1351   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1352              pattern> {
1353   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1354 }
1355
1356 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1357                InstrItinClass itin,
1358                string opc, string asm, list<dag> pattern>
1359   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1360   let Inst{27-20} = opcod1;
1361   let Inst{11-8}  = opcod2;
1362   let Inst{4}     = 1;
1363 }
1364
1365 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1366                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1367   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1368
1369 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1370                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1371   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1372
1373 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1374                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1375   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1376
1377 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1378                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1379   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1380
1381 //===----------------------------------------------------------------------===//
1382
1383 //===----------------------------------------------------------------------===//
1384 // ARM NEON Instruction templates.
1385 //
1386
1387 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1388             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1389             list<dag> pattern>
1390   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1391   let OutOperandList = oops;
1392   let InOperandList = !con(iops, (ins pred:$p));
1393   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1394   let Pattern = pattern;
1395   list<Predicate> Predicates = [HasNEON];
1396 }
1397
1398 // Same as NeonI except it does not have a "data type" specifier.
1399 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1400              InstrItinClass itin, string opc, string asm, string cstr,
1401              list<dag> pattern>
1402   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1403   let OutOperandList = oops;
1404   let InOperandList = !con(iops, (ins pred:$p));
1405   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1406   let Pattern = pattern;
1407   list<Predicate> Predicates = [HasNEON];
1408 }
1409
1410 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1411             dag oops, dag iops, InstrItinClass itin,
1412             string opc, string dt, string asm, string cstr, list<dag> pattern>
1413   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1414           cstr, pattern> {
1415   let Inst{31-24} = 0b11110100;
1416   let Inst{23}    = op23;
1417   let Inst{21-20} = op21_20;
1418   let Inst{11-8}  = op11_8;
1419   let Inst{7-4}   = op7_4;
1420
1421   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1422
1423   bits<5> Vd;
1424   bits<6> Rn;
1425   bits<4> Rm;
1426
1427   let Inst{22}    = Vd{4};
1428   let Inst{15-12} = Vd{3-0};
1429   let Inst{19-16} = Rn{3-0};
1430   let Inst{3-0}   = Rm{3-0};
1431 }
1432
1433 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1434             dag oops, dag iops, InstrItinClass itin,
1435             string opc, string dt, string asm, string cstr, list<dag> pattern>
1436   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1437           dt, asm, cstr, pattern> {
1438   bits<3> lane;
1439 }
1440
1441 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1442   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1443             itin> {
1444   let OutOperandList = oops;
1445   let InOperandList = !con(iops, (ins pred:$p));
1446   list<Predicate> Predicates = [HasNEON];
1447 }
1448
1449 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1450                   list<dag> pattern>
1451   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1452             itin> {
1453   let OutOperandList = oops;
1454   let InOperandList = !con(iops, (ins pred:$p));
1455   let Pattern = pattern;
1456   list<Predicate> Predicates = [HasNEON];
1457 }
1458
1459 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1460              string opc, string dt, string asm, string cstr, list<dag> pattern>
1461   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1462           pattern> {
1463   let Inst{31-25} = 0b1111001;
1464   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1465 }
1466
1467 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1468               string opc, string asm, string cstr, list<dag> pattern>
1469   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1470            cstr, pattern> {
1471   let Inst{31-25} = 0b1111001;
1472 }
1473
1474 // NEON "one register and a modified immediate" format.
1475 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1476                bit op5, bit op4,
1477                dag oops, dag iops, InstrItinClass itin,
1478                string opc, string dt, string asm, string cstr,
1479                list<dag> pattern>
1480   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1481   let Inst{23}    = op23;
1482   let Inst{21-19} = op21_19;
1483   let Inst{11-8}  = op11_8;
1484   let Inst{7}     = op7;
1485   let Inst{6}     = op6;
1486   let Inst{5}     = op5;
1487   let Inst{4}     = op4;
1488
1489   // Instruction operands.
1490   bits<5> Vd;
1491   bits<13> SIMM;
1492
1493   let Inst{15-12} = Vd{3-0};
1494   let Inst{22}    = Vd{4};
1495   let Inst{24}    = SIMM{7};
1496   let Inst{18-16} = SIMM{6-4};
1497   let Inst{3-0}   = SIMM{3-0};
1498 }
1499
1500 // NEON 2 vector register format.
1501 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1502           bits<5> op11_7, bit op6, bit op4,
1503           dag oops, dag iops, InstrItinClass itin,
1504           string opc, string dt, string asm, string cstr, list<dag> pattern>
1505   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1506   let Inst{24-23} = op24_23;
1507   let Inst{21-20} = op21_20;
1508   let Inst{19-18} = op19_18;
1509   let Inst{17-16} = op17_16;
1510   let Inst{11-7}  = op11_7;
1511   let Inst{6}     = op6;
1512   let Inst{4}     = op4;
1513
1514   // Instruction operands.
1515   bits<5> Vd;
1516   bits<5> Vm;
1517
1518   let Inst{15-12} = Vd{3-0};
1519   let Inst{22}    = Vd{4};
1520   let Inst{3-0}   = Vm{3-0};
1521   let Inst{5}     = Vm{4};
1522 }
1523
1524 // Same as N2V except it doesn't have a datatype suffix.
1525 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1526            bits<5> op11_7, bit op6, bit op4,
1527            dag oops, dag iops, InstrItinClass itin,
1528            string opc, string asm, string cstr, list<dag> pattern>
1529   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1530   let Inst{24-23} = op24_23;
1531   let Inst{21-20} = op21_20;
1532   let Inst{19-18} = op19_18;
1533   let Inst{17-16} = op17_16;
1534   let Inst{11-7}  = op11_7;
1535   let Inst{6}     = op6;
1536   let Inst{4}     = op4;
1537
1538   // Instruction operands.
1539   bits<5> Vd;
1540   bits<5> Vm;
1541
1542   let Inst{15-12} = Vd{3-0};
1543   let Inst{22}    = Vd{4};
1544   let Inst{3-0}   = Vm{3-0};
1545   let Inst{5}     = Vm{4};
1546 }
1547
1548 // NEON 2 vector register with immediate.
1549 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1550              dag oops, dag iops, Format f, InstrItinClass itin,
1551              string opc, string dt, string asm, string cstr, list<dag> pattern>
1552   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1553   let Inst{24}   = op24;
1554   let Inst{23}   = op23;
1555   let Inst{11-8} = op11_8;
1556   let Inst{7}    = op7;
1557   let Inst{6}    = op6;
1558   let Inst{4}    = op4;
1559
1560   // Instruction operands.
1561   bits<5> Vd;
1562   bits<5> Vm;
1563   bits<6> SIMM;
1564
1565   let Inst{15-12} = Vd{3-0};
1566   let Inst{22}    = Vd{4};
1567   let Inst{3-0}   = Vm{3-0};
1568   let Inst{5}     = Vm{4};
1569   let Inst{21-16} = SIMM{5-0};
1570 }
1571
1572 // NEON 3 vector register format.
1573 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1574           dag oops, dag iops, Format f, InstrItinClass itin,
1575           string opc, string dt, string asm, string cstr, list<dag> pattern>
1576   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1577   let Inst{24}    = op24;
1578   let Inst{23}    = op23;
1579   let Inst{21-20} = op21_20;
1580   let Inst{11-8}  = op11_8;
1581   let Inst{6}     = op6;
1582   let Inst{4}     = op4;
1583
1584   // Instruction operands.
1585   bits<5> Vd;
1586   bits<5> Vn;
1587   bits<5> Vm;
1588
1589   let Inst{15-12} = Vd{3-0};
1590   let Inst{22}    = Vd{4};
1591   let Inst{19-16} = Vn{3-0};
1592   let Inst{7}     = Vn{4};
1593   let Inst{3-0}   = Vm{3-0};
1594   let Inst{5}     = Vm{4};
1595 }
1596
1597 // Same as N3V except it doesn't have a data type suffix.
1598 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1599            bit op4,
1600            dag oops, dag iops, Format f, InstrItinClass itin,
1601            string opc, string asm, string cstr, list<dag> pattern>
1602   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1603   let Inst{24}    = op24;
1604   let Inst{23}    = op23;
1605   let Inst{21-20} = op21_20;
1606   let Inst{11-8}  = op11_8;
1607   let Inst{6}     = op6;
1608   let Inst{4}     = op4;
1609
1610   // Instruction operands.
1611   bits<5> Vd;
1612   bits<5> Vn;
1613   bits<5> Vm;
1614
1615   let Inst{15-12} = Vd{3-0};
1616   let Inst{22}    = Vd{4};
1617   let Inst{19-16} = Vn{3-0};
1618   let Inst{7}     = Vn{4};
1619   let Inst{3-0}   = Vm{3-0};
1620   let Inst{5}     = Vm{4};
1621 }
1622
1623 // NEON VMOVs between scalar and core registers.
1624 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1625                dag oops, dag iops, Format f, InstrItinClass itin,
1626                string opc, string dt, string asm, list<dag> pattern>
1627   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1628             "", itin> {
1629   let Inst{27-20} = opcod1;
1630   let Inst{11-8}  = opcod2;
1631   let Inst{6-5}   = opcod3;
1632   let Inst{4}     = 1;
1633
1634   let OutOperandList = oops;
1635   let InOperandList = !con(iops, (ins pred:$p));
1636   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1637   let Pattern = pattern;
1638   list<Predicate> Predicates = [HasNEON];
1639
1640   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1641
1642   bits<5> V;
1643   bits<4> R;
1644   bits<4> p;
1645   bits<4> lane;
1646
1647   let Inst{31-28} = p{3-0};
1648   let Inst{7}     = V{4};
1649   let Inst{19-16} = V{3-0};
1650   let Inst{15-12} = R{3-0};
1651 }
1652 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1653                 dag oops, dag iops, InstrItinClass itin,
1654                 string opc, string dt, string asm, list<dag> pattern>
1655   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1656              opc, dt, asm, pattern>;
1657 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1658                 dag oops, dag iops, InstrItinClass itin,
1659                 string opc, string dt, string asm, list<dag> pattern>
1660   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1661              opc, dt, asm, pattern>;
1662 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1663             dag oops, dag iops, InstrItinClass itin,
1664             string opc, string dt, string asm, list<dag> pattern>
1665   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1666              opc, dt, asm, pattern>;
1667
1668 // Vector Duplicate Lane (from scalar to all elements)
1669 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1670                 InstrItinClass itin, string opc, string dt, string asm,
1671                 list<dag> pattern>
1672   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1673   let Inst{24-23} = 0b11;
1674   let Inst{21-20} = 0b11;
1675   let Inst{19-16} = op19_16;
1676   let Inst{11-7}  = 0b11000;
1677   let Inst{6}     = op6;
1678   let Inst{4}     = 0;
1679
1680   bits<5> Vd;
1681   bits<5> Vm;
1682   bits<4> lane;
1683
1684   let Inst{22}     = Vd{4};
1685   let Inst{15-12} = Vd{3-0};
1686   let Inst{5}     = Vm{4};
1687   let Inst{3-0} = Vm{3-0};
1688 }
1689
1690 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1691 // for single-precision FP.
1692 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1693   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1694 }