lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   let EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   let EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin, list<dag> pattern>
 238   // FIXME: This really should derive from InstTemplate instead, as pseudos
 239   //        don't need encoding information. TableGen doesn't like that
 240   //        currently. Need to figure out why and fix it.
 241   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 242             "", itin> {
 243   let OutOperandList = oops;
 244   let InOperandList = iops;
 245   let Pattern = pattern;
 246 }
 247
 248 // PseudoInst that's ARM-mode only.
 249 class ARMPseudoInst<dag oops, dag iops, InstrItinClass itin,
 250                     list<dag> pattern>
 251   : PseudoInst<oops, iops, itin, pattern> {
 252   // Default these to 4byte size, as they're almost always expanded to a
 253   // single instruction. Any exceptions can override the SZ field value.
 254   let SZ = Size4Bytes;
 255   list<Predicate> Predicates = [IsARM];
 256 }
 257
 258
 259 // Almost all ARM instructions are predicable.
 260 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 261         IndexMode im, Format f, InstrItinClass itin,
 262         string opc, string asm, string cstr,
 263         list<dag> pattern>
 264   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 265   bits<4> p;
 266   let Inst{31-28} = p;
 267   let OutOperandList = oops;
 268   let InOperandList = !con(iops, (ins pred:$p));
 269   let AsmString = !strconcat(opc, "${p}", asm);
 270   let Pattern = pattern;
 271   list<Predicate> Predicates = [IsARM];
 272 }
 273
 274 // A few are not predicable
 275 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 276            IndexMode im, Format f, InstrItinClass itin,
 277            string opc, string asm, string cstr,
 278            list<dag> pattern>
 279   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 280   let OutOperandList = oops;
 281   let InOperandList = iops;
 282   let AsmString = !strconcat(opc, asm);
 283   let Pattern = pattern;
 284   let isPredicable = 0;
 285   list<Predicate> Predicates = [IsARM];
 286 }
 287
 288 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 289 // operand since by default it's a zero register. It will become an implicit def
 290 // once it's "flipped".
 291 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 292          IndexMode im, Format f, InstrItinClass itin,
 293          string opc, string asm, string cstr,
 294          list<dag> pattern>
 295   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 296   bits<4> p; // Predicate operand
 297   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 298   let Inst{31-28} = p;
 299   let Inst{20} = s;
 300
 301   let OutOperandList = oops;
 302   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 303   let AsmString = !strconcat(opc, "${s}${p}", asm);
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 // Special cases
 309 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 310          IndexMode im, Format f, InstrItinClass itin,
 311          string asm, string cstr, list<dag> pattern>
 312   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 313   let OutOperandList = oops;
 314   let InOperandList = iops;
 315   let AsmString = asm;
 316   let Pattern = pattern;
 317   list<Predicate> Predicates = [IsARM];
 318 }
 319
 320 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 321          string opc, string asm, list<dag> pattern>
 322   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323       opc, asm, "", pattern>;
 324 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 325           string opc, string asm, list<dag> pattern>
 326   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 327        opc, asm, "", pattern>;
 328 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 329           string asm, list<dag> pattern>
 330   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 331        asm, "", pattern>;
 332 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 333             string opc, string asm, list<dag> pattern>
 334   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 335          opc, asm, "", pattern>;
 336
 337 // Ctrl flow instructions
 338 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 339           string opc, string asm, list<dag> pattern>
 340   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 341       opc, asm, "", pattern> {
 342   let Inst{27-24} = opcod;
 343 }
 344 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 345            string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 347        asm, "", pattern> {
 348   let Inst{27-24} = opcod;
 349 }
 350 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 351              string asm, list<dag> pattern>
 352   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 353        asm, "", pattern>;
 354
 355 // BR_JT instructions
 356 class JTI<dag oops, dag iops, InstrItinClass itin,
 357           string asm, list<dag> pattern>
 358   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 359        asm, "", pattern>;
 360
 361 // Atomic load/store instructions
 362 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 363               string opc, string asm, list<dag> pattern>
 364   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 365       opc, asm, "", pattern> {
 366   bits<4> Rt;
 367   bits<4> Rn;
 368   let Inst{27-23} = 0b00011;
 369   let Inst{22-21} = opcod;
 370   let Inst{20}    = 1;
 371   let Inst{19-16} = Rn;
 372   let Inst{15-12} = Rt;
 373   let Inst{11-0}  = 0b111110011111;
 374 }
 375 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 376               string opc, string asm, list<dag> pattern>
 377   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 378       opc, asm, "", pattern> {
 379   bits<4> Rd;
 380   bits<4> Rt;
 381   bits<4> Rn;
 382   let Inst{27-23} = 0b00011;
 383   let Inst{22-21} = opcod;
 384   let Inst{20}    = 0;
 385   let Inst{19-16} = Rn;
 386   let Inst{15-12} = Rd;
 387   let Inst{11-4}  = 0b11111001;
 388   let Inst{3-0}   = Rt;
 389 }
 390 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 391   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 392   bits<4> Rt;
 393   bits<4> Rt2;
 394   bits<4> Rn;
 395   let Inst{27-23} = 0b00010;
 396   let Inst{22} = b;
 397   let Inst{21-20} = 0b00;
 398   let Inst{19-16} = Rn;
 399   let Inst{15-12} = Rt;
 400   let Inst{11-4} = 0b00001001;
 401   let Inst{3-0} = Rt2;
 402 }
 403
 404 // addrmode1 instructions
 405 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 406           string opc, string asm, list<dag> pattern>
 407   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 408       opc, asm, "", pattern> {
 409   let Inst{24-21} = opcod;
 410   let Inst{27-26} = 0b00;
 411 }
 412 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 413            string opc, string asm, list<dag> pattern>
 414   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 415        opc, asm, "", pattern> {
 416   let Inst{24-21} = opcod;
 417   let Inst{27-26} = 0b00;
 418 }
 419 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 420            string asm, list<dag> pattern>
 421   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 422        asm, "", pattern> {
 423   let Inst{24-21} = opcod;
 424   let Inst{27-26} = 0b00;
 425 }
 426 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 427             string opc, string asm, list<dag> pattern>
 428   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 429       opc, asm, "", pattern>;
 430
 431
 432 // loads
 433
 434 // LDR/LDRB/STR/STRB
 435 class AIldst1<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 436              Format f, InstrItinClass itin, string opc, string asm,
 437              list<dag> pattern>
 438   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 439       "", pattern> {
 440   let Inst{27-25} = op;
 441   let Inst{24} = 1;  // 24 == P
 442   // 23 == U
 443   let Inst{22} = isByte;
 444   let Inst{21} = 0;  // 21 == W
 445   let Inst{20} = isLd;
 446 }
 447 // Indexed load/stores
 448 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 449                IndexMode im, Format f, InstrItinClass itin, string opc,
 450                 string asm, string cstr, list<dag> pattern>
 451   : I<oops, iops, AddrMode2, Size4Bytes, im, f, itin,
 452       opc, asm, cstr, pattern> {
 453   bits<4> Rt;
 454   let Inst{27-26} = 0b01;
 455   let Inst{24}    = isPre; // P bit
 456   let Inst{22}    = isByte; // B bit
 457   let Inst{21}    = isPre; // W bit
 458   let Inst{20}    = isLd; // L bit
 459   let Inst{15-12} = Rt;
 460 }
 461
 462 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463               string asm, list<dag> pattern>
 464   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465        asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 1; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482
 483 // stores
 484 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 485               string asm, list<dag> pattern>
 486   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 487        asm, "", pattern> {
 488   let Inst{20}    = 0; // L bit
 489   let Inst{21}    = 0; // W bit
 490   let Inst{22}    = 0; // B bit
 491   let Inst{24}    = 1; // P bit
 492   let Inst{27-26} = 0b01;
 493 }
 494 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 495               string asm, list<dag> pattern>
 496   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 497        asm, "", pattern> {
 498   let Inst{20}    = 0; // L bit
 499   let Inst{21}    = 0; // W bit
 500   let Inst{22}    = 1; // B bit
 501   let Inst{24}    = 1; // P bit
 502   let Inst{27-26} = 0b01;
 503 }
 504
 505 // addrmode3 instructions
 506 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 507           string opc, string asm, list<dag> pattern>
 508   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 509       opc, asm, "", pattern>;
 510 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 511            string asm, list<dag> pattern>
 512   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 513        asm, "", pattern>;
 514
 515
 516 class AI3ld<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 517             string opc, string asm, list<dag> pattern>
 518   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 519       opc, asm, "", pattern> {
 520   bits<14> addr;
 521   bits<4> Rt;
 522   let Inst{27-25} = 0b000;
 523   let Inst{24}    = 1;            // P bit
 524   let Inst{23}    = addr{8};      // U bit
 525   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 526   let Inst{21}    = 0;            // W bit
 527   let Inst{20}    = 1;            // L bit
 528   let Inst{19-16} = addr{12-9};   // Rn
 529   let Inst{15-12} = Rt;           // Rt
 530   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 531   let Inst{7-4}   = op;
 532   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 533 }
 534 // loads
 535 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 536              string opc, string asm, list<dag> pattern>
 537   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 538       opc, asm, "", pattern> {
 539   let Inst{4}     = 1;
 540   let Inst{5}     = 0; // H bit
 541   let Inst{6}     = 1; // S bit
 542   let Inst{7}     = 1;
 543   let Inst{20}    = 0; // L bit
 544   let Inst{21}    = 0; // W bit
 545   let Inst{24}    = 1; // P bit
 546   let Inst{27-25} = 0b000;
 547 }
 548
 549 // stores
 550 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 551              string opc, string asm, list<dag> pattern>
 552   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 553       opc, asm, "", pattern> {
 554   bits<14> addr;
 555   bits<4> Rt;
 556   let Inst{27-25} = 0b000;
 557   let Inst{24}    = 1;            // P bit
 558   let Inst{23}    = addr{8};      // U bit
 559   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 560   let Inst{21}    = 0;            // W bit
 561   let Inst{20}    = 0;            // L bit
 562   let Inst{19-16} = addr{12-9};   // Rn
 563   let Inst{15-12} = Rt;           // Rt
 564   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 565   let Inst{7-4}   = 0b1011;
 566   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 567 }
 568 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 569               string asm, list<dag> pattern>
 570   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 571        asm, "", pattern> {
 572   let Inst{4}     = 1;
 573   let Inst{5}     = 1; // H bit
 574   let Inst{6}     = 0; // S bit
 575   let Inst{7}     = 1;
 576   let Inst{20}    = 0; // L bit
 577   let Inst{21}    = 0; // W bit
 578   let Inst{24}    = 1; // P bit
 579 }
 580 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 581              string opc, string asm, list<dag> pattern>
 582   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 583       opc, asm, "", pattern> {
 584   let Inst{4}     = 1;
 585   let Inst{5}     = 1; // H bit
 586   let Inst{6}     = 1; // S bit
 587   let Inst{7}     = 1;
 588   let Inst{20}    = 0; // L bit
 589   let Inst{21}    = 0; // W bit
 590   let Inst{24}    = 1; // P bit
 591   let Inst{27-25} = 0b000;
 592 }
 593
 594 // Pre-indexed loads
 595 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 596                string opc, string asm, string cstr, list<dag> pattern>
 597   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 598       opc, asm, cstr, pattern> {
 599   let Inst{4}     = 1;
 600   let Inst{5}     = 1; // H bit
 601   let Inst{6}     = 0; // S bit
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 604   let Inst{21}    = 1; // W bit
 605   let Inst{24}    = 1; // P bit
 606   let Inst{27-25} = 0b000;
 607 }
 608 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 609                 string opc, string asm, string cstr, list<dag> pattern>
 610   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 611       opc, asm, cstr, pattern> {
 612   bits<14> addr;
 613   bits<4> Rt;
 614   let Inst{27-25} = 0b000;
 615   let Inst{24}    = 1;            // P bit
 616   let Inst{23}    = addr{8};      // U bit
 617   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 618   let Inst{21}    = 1;            // W bit
 619   let Inst{20}    = 1;            // L bit
 620   let Inst{19-16} = addr{12-9};   // Rn
 621   let Inst{15-12} = Rt;           // Rt
 622   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 623   let Inst{7-4}   = 0b1111;
 624   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 625 }
 626 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 627                 string opc, string asm, string cstr, list<dag> pattern>
 628   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 629       opc, asm, cstr, pattern> {
 630   let Inst{4}     = 1;
 631   let Inst{5}     = 0; // H bit
 632   let Inst{6}     = 1; // S bit
 633   let Inst{7}     = 1;
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 635   let Inst{21}    = 1; // W bit
 636   let Inst{24}    = 1; // P bit
 637   let Inst{27-25} = 0b000;
 638 }
 639 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 640              string opc, string asm, string cstr, list<dag> pattern>
 641   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 642       opc, asm, cstr, pattern> {
 643   let Inst{4}     = 1;
 644   let Inst{5}     = 0; // H bit
 645   let Inst{6}     = 1; // S bit
 646   let Inst{7}     = 1;
 647   let Inst{20}    = 0; // L bit
 648   let Inst{21}    = 1; // W bit
 649   let Inst{24}    = 1; // P bit
 650   let Inst{27-25} = 0b000;
 651 }
 652
 653
 654 // Pre-indexed stores
 655 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 656                string opc, string asm, string cstr, list<dag> pattern>
 657   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 658       opc, asm, cstr, pattern> {
 659   let Inst{4}     = 1;
 660   let Inst{5}     = 1; // H bit
 661   let Inst{6}     = 0; // S bit
 662   let Inst{7}     = 1;
 663   let Inst{20}    = 0; // L bit
 664   let Inst{21}    = 1; // W bit
 665   let Inst{24}    = 1; // P bit
 666   let Inst{27-25} = 0b000;
 667 }
 668 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 669              string opc, string asm, string cstr, list<dag> pattern>
 670   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 671       opc, asm, cstr, pattern> {
 672   let Inst{4}     = 1;
 673   let Inst{5}     = 1; // H bit
 674   let Inst{6}     = 1; // S bit
 675   let Inst{7}     = 1;
 676   let Inst{20}    = 0; // L bit
 677   let Inst{21}    = 1; // W bit
 678   let Inst{24}    = 1; // P bit
 679   let Inst{27-25} = 0b000;
 680 }
 681
 682 // Post-indexed loads
 683 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 684                string opc, string asm, string cstr, list<dag> pattern>
 685   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 686       opc, asm, cstr,pattern> {
 687   let Inst{4}     = 1;
 688   let Inst{5}     = 1; // H bit
 689   let Inst{6}     = 0; // S bit
 690   let Inst{7}     = 1;
 691   let Inst{20}    = 1; // L bit
 692   let Inst{21}    = 0; // W bit
 693   let Inst{24}    = 0; // P bit
 694   let Inst{27-25} = 0b000;
 695 }
 696 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 697                 string opc, string asm, string cstr, list<dag> pattern>
 698   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 699       opc, asm, cstr,pattern> {
 700   bits<10> offset;
 701   bits<4> Rt;
 702   bits<4> Rn;
 703   let Inst{27-25} = 0b000;
 704   let Inst{24}    = 0;            // P bit
 705   let Inst{23}    = offset{8};    // U bit
 706   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 707   let Inst{21}    = 0;            // W bit
 708   let Inst{20}    = 1;            // L bit
 709   let Inst{19-16} = Rn;           // Rn
 710   let Inst{15-12} = Rt;           // Rt
 711   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 712   let Inst{7-4}   = 0b1111;
 713   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 714 }
 715 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 716                 string opc, string asm, string cstr, list<dag> pattern>
 717   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 718       opc, asm, cstr,pattern> {
 719   let Inst{4}     = 1;
 720   let Inst{5}     = 0; // H bit
 721   let Inst{6}     = 1; // S bit
 722   let Inst{7}     = 1;
 723   let Inst{20}    = 1; // L bit
 724   let Inst{21}    = 0; // W bit
 725   let Inst{24}    = 0; // P bit
 726   let Inst{27-25} = 0b000;
 727 }
 728 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 729              string opc, string asm, string cstr, list<dag> pattern>
 730   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 731       opc, asm, cstr, pattern> {
 732   let Inst{4}     = 1;
 733   let Inst{5}     = 0; // H bit
 734   let Inst{6}     = 1; // S bit
 735   let Inst{7}     = 1;
 736   let Inst{20}    = 0; // L bit
 737   let Inst{21}    = 0; // W bit
 738   let Inst{24}    = 0; // P bit
 739   let Inst{27-25} = 0b000;
 740 }
 741
 742 // Post-indexed stores
 743 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 744                string opc, string asm, string cstr, list<dag> pattern>
 745   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 746       opc, asm, cstr,pattern> {
 747   let Inst{4}     = 1;
 748   let Inst{5}     = 1; // H bit
 749   let Inst{6}     = 0; // S bit
 750   let Inst{7}     = 1;
 751   let Inst{20}    = 0; // L bit
 752   let Inst{21}    = 0; // W bit
 753   let Inst{24}    = 0; // P bit
 754   let Inst{27-25} = 0b000;
 755 }
 756 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 757              string opc, string asm, string cstr, list<dag> pattern>
 758   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 759       opc, asm, cstr, pattern> {
 760   let Inst{4}     = 1;
 761   let Inst{5}     = 1; // H bit
 762   let Inst{6}     = 1; // S bit
 763   let Inst{7}     = 1;
 764   let Inst{20}    = 0; // L bit
 765   let Inst{21}    = 0; // W bit
 766   let Inst{24}    = 0; // P bit
 767   let Inst{27-25} = 0b000;
 768 }
 769
 770 // addrmode4 instructions
 771 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 772            string asm, string cstr, list<dag> pattern>
 773   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin, asm, cstr, pattern> {
 774   bits<4>  p;
 775   bits<16> regs;
 776   bits<4>  Rn;
 777   let Inst{31-28} = p;
 778   let Inst{27-25} = 0b100;
 779   let Inst{22}    = 0; // S bit
 780   let Inst{19-16} = Rn;
 781   let Inst{15-0}  = regs;
 782 }
 783
 784 // Unsigned multiply, multiply-accumulate instructions.
 785 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 786              string opc, string asm, list<dag> pattern>
 787   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 788       opc, asm, "", pattern> {
 789   let Inst{7-4}   = 0b1001;
 790   let Inst{20}    = 0; // S bit
 791   let Inst{27-21} = opcod;
 792 }
 793 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 794               string opc, string asm, list<dag> pattern>
 795   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 796        opc, asm, "", pattern> {
 797   let Inst{7-4}   = 0b1001;
 798   let Inst{27-21} = opcod;
 799 }
 800
 801 // Most significant word multiply
 802 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 803              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 804   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 805       opc, asm, "", pattern> {
 806   bits<4> Rd;
 807   bits<4> Rn;
 808   bits<4> Rm;
 809   let Inst{7-4}   = opc7_4;
 810   let Inst{20}    = 1;
 811   let Inst{27-21} = opcod;
 812   let Inst{19-16} = Rd;
 813   let Inst{11-8}  = Rm;
 814   let Inst{3-0}   = Rn;
 815 }
 816 // MSW multiple w/ Ra operand
 817 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 818               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 819   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 820   bits<4> Ra;
 821   let Inst{15-12} = Ra;
 822 }
 823
 824 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 825 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 826               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 827   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 828       opc, asm, "", pattern> {
 829   bits<4> Rn;
 830   bits<4> Rm;
 831   let Inst{4}     = 0;
 832   let Inst{7}     = 1;
 833   let Inst{20}    = 0;
 834   let Inst{27-21} = opcod;
 835   let Inst{6-5}   = bit6_5;
 836   let Inst{11-8}  = Rm;
 837   let Inst{3-0}   = Rn;
 838 }
 839 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 840               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 841   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 842   bits<4> Rd;
 843   let Inst{19-16} = Rd;
 844 }
 845
 846 // AMulxyI with Ra operand
 847 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 848               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 849   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 850   bits<4> Ra;
 851   let Inst{15-12} = Ra;
 852 }
 853 // SMLAL*
 854 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 855               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 856   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 857   bits<4> RdLo;
 858   bits<4> RdHi;
 859   let Inst{19-16} = RdHi;
 860   let Inst{15-12} = RdLo;
 861 }
 862
 863 // Extend instructions.
 864 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 865             string opc, string asm, list<dag> pattern>
 866   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 867       opc, asm, "", pattern> {
 868   // All AExtI instructions have Rd and Rm register operands.
 869   bits<4> Rd;
 870   bits<4> Rm;
 871   let Inst{15-12} = Rd;
 872   let Inst{3-0}   = Rm;
 873   let Inst{7-4}   = 0b0111;
 874   let Inst{9-8}   = 0b00;
 875   let Inst{27-20} = opcod;
 876 }
 877
 878 // Misc Arithmetic instructions.
 879 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 880                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 881   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 882       opc, asm, "", pattern> {
 883   bits<4> Rd;
 884   bits<4> Rm;
 885   let Inst{27-20} = opcod;
 886   let Inst{19-16} = 0b1111;
 887   let Inst{15-12} = Rd;
 888   let Inst{11-8}  = 0b1111;
 889   let Inst{7-4}   = opc7_4;
 890   let Inst{3-0}   = Rm;
 891 }
 892
 893 // PKH instructions
 894 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 895             string opc, string asm, list<dag> pattern>
 896   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 897       opc, asm, "", pattern> {
 898   bits<4> Rd;
 899   bits<4> Rn;
 900   bits<4> Rm;
 901   bits<8> sh;
 902   let Inst{27-20} = opcod;
 903   let Inst{19-16} = Rn;
 904   let Inst{15-12} = Rd;
 905   let Inst{11-7}  = sh{7-3};
 906   let Inst{6}     = tb;
 907   let Inst{5-4}   = 0b01;
 908   let Inst{3-0}   = Rm;
 909 }
 910
 911 //===----------------------------------------------------------------------===//
 912
 913 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 914 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 915   list<Predicate> Predicates = [IsARM];
 916 }
 917 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 918   list<Predicate> Predicates = [IsARM, HasV5TE];
 919 }
 920 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 921   list<Predicate> Predicates = [IsARM, HasV6];
 922 }
 923
 924 //===----------------------------------------------------------------------===//
 925 //
 926 // Thumb Instruction Format Definitions.
 927 //
 928
 929 // TI - Thumb instruction.
 930
 931 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 932              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 933   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 934   let OutOperandList = oops;
 935   let InOperandList = iops;
 936   let AsmString = asm;
 937   let Pattern = pattern;
 938   list<Predicate> Predicates = [IsThumb];
 939 }
 940
 941 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 942   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 943
 944 // Two-address instructions
 945 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 946           list<dag> pattern>
 947   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
 948            pattern>;
 949
 950 // tBL, tBX 32-bit instructions
 951 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 952            dag oops, dag iops, InstrItinClass itin, string asm,
 953            list<dag> pattern>
 954     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
 955       Encoding {
 956   let Inst{31-27} = opcod1;
 957   let Inst{15-14} = opcod2;
 958   let Inst{12}    = opcod3;
 959 }
 960
 961 // BR_JT instructions
 962 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 963            list<dag> pattern>
 964   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 965
 966 // Thumb1 only
 967 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 968               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 969   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 970   let OutOperandList = oops;
 971   let InOperandList = iops;
 972   let AsmString = asm;
 973   let Pattern = pattern;
 974   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 975 }
 976
 977 class T1I<dag oops, dag iops, InstrItinClass itin,
 978           string asm, list<dag> pattern>
 979   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 980 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 981             string asm, list<dag> pattern>
 982   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
 983 class T1JTI<dag oops, dag iops, InstrItinClass itin,
 984             string asm, list<dag> pattern>
 985   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 986
 987 // Two-address instructions
 988 class T1It<dag oops, dag iops, InstrItinClass itin,
 989            string asm, string cstr, list<dag> pattern>
 990   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
 991             asm, cstr, pattern>;
 992
 993 // Thumb1 instruction that can either be predicated or set CPSR.
 994 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 995                InstrItinClass itin,
 996                string opc, string asm, string cstr, list<dag> pattern>
 997   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 998   let OutOperandList = !con(oops, (outs s_cc_out:$s));
 999   let InOperandList = !con(iops, (ins pred:$p));
1000   let AsmString = !strconcat(opc, "${s}${p}", asm);
1001   let Pattern = pattern;
1002   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1003 }
1004
1005 class T1sI<dag oops, dag iops, InstrItinClass itin,
1006            string opc, string asm, list<dag> pattern>
1007   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1008
1009 // Two-address instructions
1010 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1011             string opc, string asm, list<dag> pattern>
1012   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1013              "$lhs = $dst", pattern>;
1014
1015 // Thumb1 instruction that can be predicated.
1016 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1017                InstrItinClass itin,
1018                string opc, string asm, string cstr, list<dag> pattern>
1019   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1020   let OutOperandList = oops;
1021   let InOperandList = !con(iops, (ins pred:$p));
1022   let AsmString = !strconcat(opc, "${p}", asm);
1023   let Pattern = pattern;
1024   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1025 }
1026
1027 class T1pI<dag oops, dag iops, InstrItinClass itin,
1028            string opc, string asm, list<dag> pattern>
1029   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1030
1031 // Two-address instructions
1032 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1033             string opc, string asm, list<dag> pattern>
1034   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1035              "$lhs = $dst", pattern>;
1036
1037 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1038             string opc, string asm, list<dag> pattern>
1039   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1040 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1041             string opc, string asm, list<dag> pattern>
1042   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1043 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1044             string opc, string asm, list<dag> pattern>
1045   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1046 class T1pIs<dag oops, dag iops,
1047             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1048   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1049
1050 class Encoding16 : Encoding {
1051   let Inst{31-16} = 0x0000;
1052 }
1053
1054 // A6.2 16-bit Thumb instruction encoding
1055 class T1Encoding<bits<6> opcode> : Encoding16 {
1056   let Inst{15-10} = opcode;
1057 }
1058
1059 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1060 class T1General<bits<5> opcode> : Encoding16 {
1061   let Inst{15-14} = 0b00;
1062   let Inst{13-9} = opcode;
1063 }
1064
1065 // A6.2.2 Data-processing encoding.
1066 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1067   let Inst{15-10} = 0b010000;
1068   let Inst{9-6} = opcode;
1069 }
1070
1071 // A6.2.3 Special data instructions and branch and exchange encoding.
1072 class T1Special<bits<4> opcode> : Encoding16 {
1073   let Inst{15-10} = 0b010001;
1074   let Inst{9-6}   = opcode;
1075 }
1076
1077 // A6.2.4 Load/store single data item encoding.
1078 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1079   let Inst{15-12} = opA;
1080   let Inst{11-9}  = opB;
1081 }
1082 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1083 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1084 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1085 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1086 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1087
1088 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1089 class T1Misc<bits<7> opcode> : Encoding16 {
1090   let Inst{15-12} = 0b1011;
1091   let Inst{11-5} = opcode;
1092 }
1093
1094 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1095 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1096               InstrItinClass itin,
1097               string opc, string asm, string cstr, list<dag> pattern>
1098   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1099   let OutOperandList = oops;
1100   let InOperandList = !con(iops, (ins pred:$p));
1101   let AsmString = !strconcat(opc, "${p}", asm);
1102   let Pattern = pattern;
1103   list<Predicate> Predicates = [IsThumb2];
1104 }
1105
1106 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1107 // input operand since by default it's a zero register. It will become an
1108 // implicit def once it's "flipped".
1109 //
1110 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1111 // more consistent.
1112 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1113                InstrItinClass itin,
1114                string opc, string asm, string cstr, list<dag> pattern>
1115   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1116   let OutOperandList = oops;
1117   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1118   let AsmString = !strconcat(opc, "${s}${p}", asm);
1119   let Pattern = pattern;
1120   list<Predicate> Predicates = [IsThumb2];
1121 }
1122
1123 // Special cases
1124 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1125                InstrItinClass itin,
1126                string asm, string cstr, list<dag> pattern>
1127   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1128   let OutOperandList = oops;
1129   let InOperandList = iops;
1130   let AsmString = asm;
1131   let Pattern = pattern;
1132   list<Predicate> Predicates = [IsThumb2];
1133 }
1134
1135 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1136               InstrItinClass itin,
1137               string asm, string cstr, list<dag> pattern>
1138   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1139   let OutOperandList = oops;
1140   let InOperandList = iops;
1141   let AsmString = asm;
1142   let Pattern = pattern;
1143   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1144 }
1145
1146 class T2I<dag oops, dag iops, InstrItinClass itin,
1147           string opc, string asm, list<dag> pattern>
1148   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1149 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1150              string opc, string asm, list<dag> pattern>
1151   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1152 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1153             string opc, string asm, list<dag> pattern>
1154   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1155 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1156             string opc, string asm, list<dag> pattern>
1157   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1158 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1159             string opc, string asm, list<dag> pattern>
1160   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1161 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1162               string opc, string asm, list<dag> pattern>
1163   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1164             pattern> {
1165   let Inst{31-27} = 0b11101;
1166   let Inst{26-25} = 0b00;
1167   let Inst{24}    = P;
1168   let Inst{23}    = ?; // The U bit.
1169   let Inst{22}    = 1;
1170   let Inst{21}    = W;
1171   let Inst{20}    = load;
1172 }
1173
1174 class T2sI<dag oops, dag iops, InstrItinClass itin,
1175            string opc, string asm, list<dag> pattern>
1176   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1177
1178 class T2XI<dag oops, dag iops, InstrItinClass itin,
1179            string asm, list<dag> pattern>
1180   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1181 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1182             string asm, list<dag> pattern>
1183   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1184
1185 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1186             string opc, string asm, list<dag> pattern>
1187   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1188
1189 // Two-address instructions
1190 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1191             string asm, string cstr, list<dag> pattern>
1192   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1193
1194 // T2Iidxldst - Thumb2 indexed load / store instructions.
1195 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1196                  dag oops, dag iops,
1197                  AddrMode am, IndexMode im, InstrItinClass itin,
1198                  string opc, string asm, string cstr, list<dag> pattern>
1199   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1200   let OutOperandList = oops;
1201   let InOperandList = !con(iops, (ins pred:$p));
1202   let AsmString = !strconcat(opc, "${p}", asm);
1203   let Pattern = pattern;
1204   list<Predicate> Predicates = [IsThumb2];
1205   let Inst{31-27} = 0b11111;
1206   let Inst{26-25} = 0b00;
1207   let Inst{24}    = signed;
1208   let Inst{23}    = 0;
1209   let Inst{22-21} = opcod;
1210   let Inst{20}    = load;
1211   let Inst{11}    = 1;
1212   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1213   let Inst{10}    = pre; // The P bit.
1214   let Inst{8}     = 1; // The W bit.
1215 }
1216
1217 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1218 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1219   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1220 }
1221
1222 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1223 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1224   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1225 }
1226
1227 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1228 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1229   list<Predicate> Predicates = [IsThumb2];
1230 }
1231
1232 //===----------------------------------------------------------------------===//
1233
1234 //===----------------------------------------------------------------------===//
1235 // ARM VFP Instruction templates.
1236 //
1237
1238 // Almost all VFP instructions are predicable.
1239 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1240            IndexMode im, Format f, InstrItinClass itin,
1241            string opc, string asm, string cstr, list<dag> pattern>
1242   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1243   bits<4> p;
1244   let Inst{31-28} = p;
1245   let OutOperandList = oops;
1246   let InOperandList = !con(iops, (ins pred:$p));
1247   let AsmString = !strconcat(opc, "${p}", asm);
1248   let Pattern = pattern;
1249   list<Predicate> Predicates = [HasVFP2];
1250 }
1251
1252 // Special cases
1253 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1254             IndexMode im, Format f, InstrItinClass itin,
1255             string asm, string cstr, list<dag> pattern>
1256   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1257   bits<4> p;
1258   let Inst{31-28} = p;
1259   let OutOperandList = oops;
1260   let InOperandList = iops;
1261   let AsmString = asm;
1262   let Pattern = pattern;
1263   list<Predicate> Predicates = [HasVFP2];
1264 }
1265
1266 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1267             string opc, string asm, list<dag> pattern>
1268   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1269          opc, asm, "", pattern>;
1270
1271 // ARM VFP addrmode5 loads and stores
1272 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1273            InstrItinClass itin,
1274            string opc, string asm, list<dag> pattern>
1275   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1276          VFPLdStFrm, itin, opc, asm, "", pattern> {
1277   // Instruction operands.
1278   bits<5>  Dd;
1279   bits<13> addr;
1280
1281   // Encode instruction operands.
1282   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1283   let Inst{22}    = Dd{4};
1284   let Inst{19-16} = addr{12-9};   // Rn
1285   let Inst{15-12} = Dd{3-0};
1286   let Inst{7-0}   = addr{7-0};    // imm8
1287
1288   // TODO: Mark the instructions with the appropriate subtarget info.
1289   let Inst{27-24} = opcod1;
1290   let Inst{21-20} = opcod2;
1291   let Inst{11-9}  = 0b101;
1292   let Inst{8}     = 1;          // Double precision
1293
1294   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1295   let D = VFPNeonDomain;
1296 }
1297
1298 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1299            InstrItinClass itin,
1300            string opc, string asm, list<dag> pattern>
1301   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1302          VFPLdStFrm, itin, opc, asm, "", pattern> {
1303   // Instruction operands.
1304   bits<5>  Sd;
1305   bits<13> addr;
1306
1307   // Encode instruction operands.
1308   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1309   let Inst{22}    = Sd{0};
1310   let Inst{19-16} = addr{12-9};   // Rn
1311   let Inst{15-12} = Sd{4-1};
1312   let Inst{7-0}   = addr{7-0};    // imm8
1313
1314   // TODO: Mark the instructions with the appropriate subtarget info.
1315   let Inst{27-24} = opcod1;
1316   let Inst{21-20} = opcod2;
1317   let Inst{11-9}  = 0b101;
1318   let Inst{8}     = 0;          // Single precision
1319 }
1320
1321 // VFP Load / store multiple pseudo instructions.
1322 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1323                      list<dag> pattern>
1324   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1325             cstr, itin> {
1326   let OutOperandList = oops;
1327   let InOperandList = !con(iops, (ins pred:$p));
1328   let Pattern = pattern;
1329   list<Predicate> Predicates = [HasVFP2];
1330 }
1331
1332 // Load / store multiple
1333 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1334             string asm, string cstr, list<dag> pattern>
1335   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1336           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1337   // Instruction operands.
1338   bits<4>  Rn;
1339   bits<13> regs;
1340
1341   // Encode instruction operands.
1342   let Inst{19-16} = Rn;
1343   let Inst{22}    = regs{12};
1344   let Inst{15-12} = regs{11-8};
1345   let Inst{7-0}   = regs{7-0};
1346
1347   // TODO: Mark the instructions with the appropriate subtarget info.
1348   let Inst{27-25} = 0b110;
1349   let Inst{11-9}  = 0b101;
1350   let Inst{8}     = 1;          // Double precision
1351
1352   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1353   let D = VFPNeonDomain;
1354 }
1355
1356 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1357             string asm, string cstr, list<dag> pattern>
1358   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1359           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1360   // Instruction operands.
1361   bits<4> Rn;
1362   bits<13> regs;
1363
1364   // Encode instruction operands.
1365   let Inst{19-16} = Rn;
1366   let Inst{22}    = regs{8};
1367   let Inst{15-12} = regs{12-9};
1368   let Inst{7-0}   = regs{7-0};
1369
1370   // TODO: Mark the instructions with the appropriate subtarget info.
1371   let Inst{27-25} = 0b110;
1372   let Inst{11-9}  = 0b101;
1373   let Inst{8}     = 0;          // Single precision
1374 }
1375
1376 // Double precision, unary
1377 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1378            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1379            string asm, list<dag> pattern>
1380   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1381   // Instruction operands.
1382   bits<5> Dd;
1383   bits<5> Dm;
1384
1385   // Encode instruction operands.
1386   let Inst{3-0}   = Dm{3-0};
1387   let Inst{5}     = Dm{4};
1388   let Inst{15-12} = Dd{3-0};
1389   let Inst{22}    = Dd{4};
1390
1391   let Inst{27-23} = opcod1;
1392   let Inst{21-20} = opcod2;
1393   let Inst{19-16} = opcod3;
1394   let Inst{11-9}  = 0b101;
1395   let Inst{8}     = 1;          // Double precision
1396   let Inst{7-6}   = opcod4;
1397   let Inst{4}     = opcod5;
1398 }
1399
1400 // Double precision, binary
1401 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1402            dag iops, InstrItinClass itin, string opc, string asm,
1403            list<dag> pattern>
1404   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1405   // Instruction operands.
1406   bits<5> Dd;
1407   bits<5> Dn;
1408   bits<5> Dm;
1409
1410   // Encode instruction operands.
1411   let Inst{3-0}   = Dm{3-0};
1412   let Inst{5}     = Dm{4};
1413   let Inst{19-16} = Dn{3-0};
1414   let Inst{7}     = Dn{4};
1415   let Inst{15-12} = Dd{3-0};
1416   let Inst{22}    = Dd{4};
1417
1418   let Inst{27-23} = opcod1;
1419   let Inst{21-20} = opcod2;
1420   let Inst{11-9}  = 0b101;
1421   let Inst{8}     = 1;          // Double precision
1422   let Inst{6}     = op6;
1423   let Inst{4}     = op4;
1424 }
1425
1426 // Single precision, unary
1427 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1428            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1429            string asm, list<dag> pattern>
1430   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1431   // Instruction operands.
1432   bits<5> Sd;
1433   bits<5> Sm;
1434
1435   // Encode instruction operands.
1436   let Inst{3-0}   = Sm{4-1};
1437   let Inst{5}     = Sm{0};
1438   let Inst{15-12} = Sd{4-1};
1439   let Inst{22}    = Sd{0};
1440
1441   let Inst{27-23} = opcod1;
1442   let Inst{21-20} = opcod2;
1443   let Inst{19-16} = opcod3;
1444   let Inst{11-9}  = 0b101;
1445   let Inst{8}     = 0;          // Single precision
1446   let Inst{7-6}   = opcod4;
1447   let Inst{4}     = opcod5;
1448 }
1449
1450 // Single precision unary, if no NEON
1451 // Same as ASuI except not available if NEON is enabled
1452 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1453             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1454             string asm, list<dag> pattern>
1455   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1456          pattern> {
1457   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1458 }
1459
1460 // Single precision, binary
1461 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1462            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1463   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1464   // Instruction operands.
1465   bits<5> Sd;
1466   bits<5> Sn;
1467   bits<5> Sm;
1468
1469   // Encode instruction operands.
1470   let Inst{3-0}   = Sm{4-1};
1471   let Inst{5}     = Sm{0};
1472   let Inst{19-16} = Sn{4-1};
1473   let Inst{7}     = Sn{0};
1474   let Inst{15-12} = Sd{4-1};
1475   let Inst{22}    = Sd{0};
1476
1477   let Inst{27-23} = opcod1;
1478   let Inst{21-20} = opcod2;
1479   let Inst{11-9}  = 0b101;
1480   let Inst{8}     = 0;          // Single precision
1481   let Inst{6}     = op6;
1482   let Inst{4}     = op4;
1483 }
1484
1485 // Single precision binary, if no NEON
1486 // Same as ASbI except not available if NEON is enabled
1487 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1488             dag iops, InstrItinClass itin, string opc, string asm,
1489             list<dag> pattern>
1490   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1491   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1492
1493   // Instruction operands.
1494   bits<5> Sd;
1495   bits<5> Sn;
1496   bits<5> Sm;
1497
1498   // Encode instruction operands.
1499   let Inst{3-0}   = Sm{4-1};
1500   let Inst{5}     = Sm{0};
1501   let Inst{19-16} = Sn{4-1};
1502   let Inst{7}     = Sn{0};
1503   let Inst{15-12} = Sd{4-1};
1504   let Inst{22}    = Sd{0};
1505 }
1506
1507 // VFP conversion instructions
1508 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1509                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1510                list<dag> pattern>
1511   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1512   let Inst{27-23} = opcod1;
1513   let Inst{21-20} = opcod2;
1514   let Inst{19-16} = opcod3;
1515   let Inst{11-8}  = opcod4;
1516   let Inst{6}     = 1;
1517   let Inst{4}     = 0;
1518 }
1519
1520 // VFP conversion between floating-point and fixed-point
1521 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1522                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1523                 list<dag> pattern>
1524   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1525   // size (fixed-point number): sx == 0 ? 16 : 32
1526   let Inst{7} = op5; // sx
1527 }
1528
1529 // VFP conversion instructions, if no NEON
1530 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1531                 dag oops, dag iops, InstrItinClass itin,
1532                 string opc, string asm, list<dag> pattern>
1533   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1534              pattern> {
1535   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1536 }
1537
1538 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1539                InstrItinClass itin,
1540                string opc, string asm, list<dag> pattern>
1541   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1542   let Inst{27-20} = opcod1;
1543   let Inst{11-8}  = opcod2;
1544   let Inst{4}     = 1;
1545 }
1546
1547 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1548                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1549   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1550
1551 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1552                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1553   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1554
1555 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1556                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1557   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1558
1559 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1560                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1561   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1562
1563 //===----------------------------------------------------------------------===//
1564
1565 //===----------------------------------------------------------------------===//
1566 // ARM NEON Instruction templates.
1567 //
1568
1569 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1570             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1571             list<dag> pattern>
1572   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1573   let OutOperandList = oops;
1574   let InOperandList = !con(iops, (ins pred:$p));
1575   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1576   let Pattern = pattern;
1577   list<Predicate> Predicates = [HasNEON];
1578 }
1579
1580 // Same as NeonI except it does not have a "data type" specifier.
1581 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1582              InstrItinClass itin, string opc, string asm, string cstr,
1583              list<dag> pattern>
1584   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1585   let OutOperandList = oops;
1586   let InOperandList = !con(iops, (ins pred:$p));
1587   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1588   let Pattern = pattern;
1589   list<Predicate> Predicates = [HasNEON];
1590 }
1591
1592 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1593             dag oops, dag iops, InstrItinClass itin,
1594             string opc, string dt, string asm, string cstr, list<dag> pattern>
1595   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1596           cstr, pattern> {
1597   let Inst{31-24} = 0b11110100;
1598   let Inst{23}    = op23;
1599   let Inst{21-20} = op21_20;
1600   let Inst{11-8}  = op11_8;
1601   let Inst{7-4}   = op7_4;
1602
1603   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1604
1605   bits<5> Vd;
1606   bits<6> Rn;
1607   bits<4> Rm;
1608
1609   let Inst{22}    = Vd{4};
1610   let Inst{15-12} = Vd{3-0};
1611   let Inst{19-16} = Rn{3-0};
1612   let Inst{3-0}   = Rm{3-0};
1613 }
1614
1615 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1616             dag oops, dag iops, InstrItinClass itin,
1617             string opc, string dt, string asm, string cstr, list<dag> pattern>
1618   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1619           dt, asm, cstr, pattern> {
1620   bits<3> lane;
1621 }
1622
1623 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1624   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1625             itin> {
1626   let OutOperandList = oops;
1627   let InOperandList = !con(iops, (ins pred:$p));
1628   list<Predicate> Predicates = [HasNEON];
1629 }
1630
1631 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1632                   list<dag> pattern>
1633   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1634             itin> {
1635   let OutOperandList = oops;
1636   let InOperandList = !con(iops, (ins pred:$p));
1637   let Pattern = pattern;
1638   list<Predicate> Predicates = [HasNEON];
1639 }
1640
1641 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1642              string opc, string dt, string asm, string cstr, list<dag> pattern>
1643   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1644           pattern> {
1645   let Inst{31-25} = 0b1111001;
1646   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1647 }
1648
1649 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1650               string opc, string asm, string cstr, list<dag> pattern>
1651   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1652            cstr, pattern> {
1653   let Inst{31-25} = 0b1111001;
1654 }
1655
1656 // NEON "one register and a modified immediate" format.
1657 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1658                bit op5, bit op4,
1659                dag oops, dag iops, InstrItinClass itin,
1660                string opc, string dt, string asm, string cstr,
1661                list<dag> pattern>
1662   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1663   let Inst{23}    = op23;
1664   let Inst{21-19} = op21_19;
1665   let Inst{11-8}  = op11_8;
1666   let Inst{7}     = op7;
1667   let Inst{6}     = op6;
1668   let Inst{5}     = op5;
1669   let Inst{4}     = op4;
1670
1671   // Instruction operands.
1672   bits<5> Vd;
1673   bits<13> SIMM;
1674
1675   let Inst{15-12} = Vd{3-0};
1676   let Inst{22}    = Vd{4};
1677   let Inst{24}    = SIMM{7};
1678   let Inst{18-16} = SIMM{6-4};
1679   let Inst{3-0}   = SIMM{3-0};
1680 }
1681
1682 // NEON 2 vector register format.
1683 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1684           bits<5> op11_7, bit op6, bit op4,
1685           dag oops, dag iops, InstrItinClass itin,
1686           string opc, string dt, string asm, string cstr, list<dag> pattern>
1687   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1688   let Inst{24-23} = op24_23;
1689   let Inst{21-20} = op21_20;
1690   let Inst{19-18} = op19_18;
1691   let Inst{17-16} = op17_16;
1692   let Inst{11-7}  = op11_7;
1693   let Inst{6}     = op6;
1694   let Inst{4}     = op4;
1695
1696   // Instruction operands.
1697   bits<5> Vd;
1698   bits<5> Vm;
1699
1700   let Inst{15-12} = Vd{3-0};
1701   let Inst{22}    = Vd{4};
1702   let Inst{3-0}   = Vm{3-0};
1703   let Inst{5}     = Vm{4};
1704 }
1705
1706 // Same as N2V except it doesn't have a datatype suffix.
1707 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1708            bits<5> op11_7, bit op6, bit op4,
1709            dag oops, dag iops, InstrItinClass itin,
1710            string opc, string asm, string cstr, list<dag> pattern>
1711   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1712   let Inst{24-23} = op24_23;
1713   let Inst{21-20} = op21_20;
1714   let Inst{19-18} = op19_18;
1715   let Inst{17-16} = op17_16;
1716   let Inst{11-7}  = op11_7;
1717   let Inst{6}     = op6;
1718   let Inst{4}     = op4;
1719
1720   // Instruction operands.
1721   bits<5> Vd;
1722   bits<5> Vm;
1723
1724   let Inst{15-12} = Vd{3-0};
1725   let Inst{22}    = Vd{4};
1726   let Inst{3-0}   = Vm{3-0};
1727   let Inst{5}     = Vm{4};
1728 }
1729
1730 // NEON 2 vector register with immediate.
1731 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1732              dag oops, dag iops, Format f, InstrItinClass itin,
1733              string opc, string dt, string asm, string cstr, list<dag> pattern>
1734   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1735   let Inst{24}   = op24;
1736   let Inst{23}   = op23;
1737   let Inst{11-8} = op11_8;
1738   let Inst{7}    = op7;
1739   let Inst{6}    = op6;
1740   let Inst{4}    = op4;
1741
1742   // Instruction operands.
1743   bits<5> Vd;
1744   bits<5> Vm;
1745   bits<6> SIMM;
1746
1747   let Inst{15-12} = Vd{3-0};
1748   let Inst{22}    = Vd{4};
1749   let Inst{3-0}   = Vm{3-0};
1750   let Inst{5}     = Vm{4};
1751   let Inst{21-16} = SIMM{5-0};
1752 }
1753
1754 // NEON 3 vector register format.
1755 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1756           dag oops, dag iops, Format f, InstrItinClass itin,
1757           string opc, string dt, string asm, string cstr, list<dag> pattern>
1758   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1759   let Inst{24}    = op24;
1760   let Inst{23}    = op23;
1761   let Inst{21-20} = op21_20;
1762   let Inst{11-8}  = op11_8;
1763   let Inst{6}     = op6;
1764   let Inst{4}     = op4;
1765
1766   // Instruction operands.
1767   bits<5> Vd;
1768   bits<5> Vn;
1769   bits<5> Vm;
1770
1771   let Inst{15-12} = Vd{3-0};
1772   let Inst{22}    = Vd{4};
1773   let Inst{19-16} = Vn{3-0};
1774   let Inst{7}     = Vn{4};
1775   let Inst{3-0}   = Vm{3-0};
1776   let Inst{5}     = Vm{4};
1777 }
1778
1779 // Same as N3V except it doesn't have a data type suffix.
1780 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1781            bit op4,
1782            dag oops, dag iops, Format f, InstrItinClass itin,
1783            string opc, string asm, string cstr, list<dag> pattern>
1784   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1785   let Inst{24}    = op24;
1786   let Inst{23}    = op23;
1787   let Inst{21-20} = op21_20;
1788   let Inst{11-8}  = op11_8;
1789   let Inst{6}     = op6;
1790   let Inst{4}     = op4;
1791
1792   // Instruction operands.
1793   bits<5> Vd;
1794   bits<5> Vn;
1795   bits<5> Vm;
1796
1797   let Inst{15-12} = Vd{3-0};
1798   let Inst{22}    = Vd{4};
1799   let Inst{19-16} = Vn{3-0};
1800   let Inst{7}     = Vn{4};
1801   let Inst{3-0}   = Vm{3-0};
1802   let Inst{5}     = Vm{4};
1803 }
1804
1805 // NEON VMOVs between scalar and core registers.
1806 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1807                dag oops, dag iops, Format f, InstrItinClass itin,
1808                string opc, string dt, string asm, list<dag> pattern>
1809   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1810             "", itin> {
1811   let Inst{27-20} = opcod1;
1812   let Inst{11-8}  = opcod2;
1813   let Inst{6-5}   = opcod3;
1814   let Inst{4}     = 1;
1815
1816   let OutOperandList = oops;
1817   let InOperandList = !con(iops, (ins pred:$p));
1818   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1819   let Pattern = pattern;
1820   list<Predicate> Predicates = [HasNEON];
1821
1822   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1823
1824   bits<5> V;
1825   bits<4> R;
1826   bits<4> p;
1827   bits<4> lane;
1828
1829   let Inst{31-28} = p{3-0};
1830   let Inst{7}     = V{4};
1831   let Inst{19-16} = V{3-0};
1832   let Inst{15-12} = R{3-0};
1833 }
1834 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1835                 dag oops, dag iops, InstrItinClass itin,
1836                 string opc, string dt, string asm, list<dag> pattern>
1837   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1838              opc, dt, asm, pattern>;
1839 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1840                 dag oops, dag iops, InstrItinClass itin,
1841                 string opc, string dt, string asm, list<dag> pattern>
1842   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1843              opc, dt, asm, pattern>;
1844 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1845             dag oops, dag iops, InstrItinClass itin,
1846             string opc, string dt, string asm, list<dag> pattern>
1847   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1848              opc, dt, asm, pattern>;
1849
1850 // Vector Duplicate Lane (from scalar to all elements)
1851 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1852                 InstrItinClass itin, string opc, string dt, string asm,
1853                 list<dag> pattern>
1854   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1855   let Inst{24-23} = 0b11;
1856   let Inst{21-20} = 0b11;
1857   let Inst{19-16} = op19_16;
1858   let Inst{11-7}  = 0b11000;
1859   let Inst{6}     = op6;
1860   let Inst{4}     = 0;
1861
1862   bits<5> Vd;
1863   bits<5> Vm;
1864   bits<4> lane;
1865
1866   let Inst{22}     = Vd{4};
1867   let Inst{15-12} = Vd{3-0};
1868   let Inst{5}     = Vm{4};
1869   let Inst{3-0} = Vm{3-0};
1870 }
1871
1872 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1873 // for single-precision FP.
1874 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1875   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1876 }