lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats ----------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // The instruction has an Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // FIXME: Once the JIT is MC-ized, these can go away.
  88 // Addressing mode.
  89 class AddrMode<bits<5> val> {
  90   bits<5> Value = val;
  91 }
  92 def AddrModeNone    : AddrMode<0>;
  93 def AddrMode1       : AddrMode<1>;
  94 def AddrMode2       : AddrMode<2>;
  95 def AddrMode3       : AddrMode<3>;
  96 def AddrMode4       : AddrMode<4>;
  97 def AddrMode5       : AddrMode<5>;
  98 def AddrMode6       : AddrMode<6>;
  99 def AddrModeT1_1    : AddrMode<7>;
 100 def AddrModeT1_2    : AddrMode<8>;
 101 def AddrModeT1_4    : AddrMode<9>;
 102 def AddrModeT1_s    : AddrMode<10>;
 103 def AddrModeT2_i12  : AddrMode<11>;
 104 def AddrModeT2_i8   : AddrMode<12>;
 105 def AddrModeT2_so   : AddrMode<13>;
 106 def AddrModeT2_pc   : AddrMode<14>;
 107 def AddrModeT2_i8s4 : AddrMode<15>;
 108 def AddrMode_i12    : AddrMode<16>;
 109
 110 // Load / store index mode.
 111 class IndexMode<bits<2> val> {
 112   bits<2> Value = val;
 113 }
 114 def IndexModeNone : IndexMode<0>;
 115 def IndexModePre  : IndexMode<1>;
 116 def IndexModePost : IndexMode<2>;
 117 def IndexModeUpd  : IndexMode<3>;
 118
 119 // Instruction execution domain.
 120 class Domain<bits<3> val> {
 121   bits<3> Value = val;
 122 }
 123 def GenericDomain : Domain<0>;
 124 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 125 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 126 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 127 def VFPNeonA8Domain : Domain<5>; // Instructions in VFP & Neon under A8
 128
 129 //===----------------------------------------------------------------------===//
 130 // ARM special operands.
 131 //
 132
 133 def CondCodeOperand : AsmOperandClass {
 134   let Name = "CondCode";
 135   let SuperClasses = [];
 136 }
 137
 138 def CCOutOperand : AsmOperandClass {
 139   let Name = "CCOut";
 140   let SuperClasses = [];
 141 }
 142
 143 def MemBarrierOptOperand : AsmOperandClass {
 144   let Name = "MemBarrierOpt";
 145   let SuperClasses = [];
 146   let ParserMethod = "tryParseMemBarrierOptOperand";
 147 }
 148
 149 def ProcIFlagsOperand : AsmOperandClass {
 150   let Name = "ProcIFlags";
 151   let SuperClasses = [];
 152   let ParserMethod = "tryParseProcIFlagsOperand";
 153 }
 154
 155 def MSRMaskOperand : AsmOperandClass {
 156   let Name = "MSRMask";
 157   let SuperClasses = [];
 158   let ParserMethod = "tryParseMSRMaskOperand";
 159 }
 160
 161 // ARM imod and iflag operands, used only by the CPS instruction.
 162 def imod_op : Operand<i32> {
 163   let PrintMethod = "printCPSIMod";
 164 }
 165
 166 def iflags_op : Operand<i32> {
 167   let PrintMethod = "printCPSIFlag";
 168   let ParserMatchClass = ProcIFlagsOperand;
 169 }
 170
 171 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 172 // register whose default is 0 (no register).
 173 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 174                                      (ops (i32 14), (i32 zero_reg))> {
 175   let PrintMethod = "printPredicateOperand";
 176   let ParserMatchClass = CondCodeOperand;
 177 }
 178
 179 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 180 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 181   let EncoderMethod = "getCCOutOpValue";
 182   let PrintMethod = "printSBitModifierOperand";
 183   let ParserMatchClass = CCOutOperand;
 184 }
 185
 186 // Same as cc_out except it defaults to setting CPSR.
 187 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 188   let EncoderMethod = "getCCOutOpValue";
 189   let PrintMethod = "printSBitModifierOperand";
 190   let ParserMatchClass = CCOutOperand;
 191 }
 192
 193 // ARM special operands for disassembly only.
 194 //
 195 def setend_op : Operand<i32> {
 196   let PrintMethod = "printSetendOperand";
 197 }
 198
 199 def msr_mask : Operand<i32> {
 200   let PrintMethod = "printMSRMaskOperand";
 201   let ParserMatchClass = MSRMaskOperand;
 202 }
 203
 204 // Shift Right Immediate - A shift right immediate is encoded differently from
 205 // other shift immediates. The imm6 field is encoded like so:
 206 //
 207 //    Offset    Encoding
 208 //     8        imm6<5:3> = '001', 8 - <imm> is encoded in imm6<2:0>
 209 //     16       imm6<5:4> = '01', 16 - <imm> is encoded in imm6<3:0>
 210 //     32       imm6<5> = '1', 32 - <imm> is encoded in imm6<4:0>
 211 //     64       64 - <imm> is encoded in imm6<5:0>
 212 def shr_imm8  : Operand<i32> {
 213   let EncoderMethod = "getShiftRight8Imm";
 214 }
 215 def shr_imm16 : Operand<i32> {
 216   let EncoderMethod = "getShiftRight16Imm";
 217 }
 218 def shr_imm32 : Operand<i32> {
 219   let EncoderMethod = "getShiftRight32Imm";
 220 }
 221 def shr_imm64 : Operand<i32> {
 222   let EncoderMethod = "getShiftRight64Imm";
 223 }
 224
 225 //===----------------------------------------------------------------------===//
 226 // ARM Instruction templates.
 227 //
 228
 229 class InstTemplate<AddrMode am, int sz, IndexMode im,
 230                    Format f, Domain d, string cstr, InstrItinClass itin>
 231   : Instruction {
 232   let Namespace = "ARM";
 233
 234   AddrMode AM = am;
 235   int Size = sz;
 236   IndexMode IM = im;
 237   bits<2> IndexModeBits = IM.Value;
 238   Format F = f;
 239   bits<6> Form = F.Value;
 240   Domain D = d;
 241   bit isUnaryDataProc = 0;
 242   bit canXformTo16Bit = 0;
 243
 244   // If this is a pseudo instruction, mark it isCodeGenOnly.
 245   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 246
 247   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 248   let TSFlags{4-0}   = AM.Value;
 249   let TSFlags{6-5}   = IndexModeBits;
 250   let TSFlags{12-7} = Form;
 251   let TSFlags{13}    = isUnaryDataProc;
 252   let TSFlags{14}    = canXformTo16Bit;
 253   let TSFlags{17-15} = D.Value;
 254
 255   let Constraints = cstr;
 256   let Itinerary = itin;
 257 }
 258
 259 class Encoding {
 260   field bits<32> Inst;
 261 }
 262
 263 class InstARM<AddrMode am, int sz, IndexMode im,
 264               Format f, Domain d, string cstr, InstrItinClass itin>
 265   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding {
 266   let DecoderNamespace = "ARM";
 267 }
 268
 269 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 270 // on by adding flavors to specific instructions.
 271 class InstThumb<AddrMode am, int sz, IndexMode im,
 272                 Format f, Domain d, string cstr, InstrItinClass itin>
 273   : InstTemplate<am, sz, im, f, d, cstr, itin> {
 274   let DecoderNamespace = "Thumb";
 275 }
 276
 277 class PseudoInst<dag oops, dag iops, InstrItinClass itin, list<dag> pattern>
 278   : InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo,
 279                  GenericDomain, "", itin> {
 280   let OutOperandList = oops;
 281   let InOperandList = iops;
 282   let Pattern = pattern;
 283   let isCodeGenOnly = 1;
 284   let isPseudo = 1;
 285 }
 286
 287 // PseudoInst that's ARM-mode only.
 288 class ARMPseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 289                     list<dag> pattern>
 290   : PseudoInst<oops, iops, itin, pattern> {
 291   let Size = sz;
 292   list<Predicate> Predicates = [IsARM];
 293 }
 294
 295 // PseudoInst that's Thumb-mode only.
 296 class tPseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 297                     list<dag> pattern>
 298   : PseudoInst<oops, iops, itin, pattern> {
 299   let Size = sz;
 300   list<Predicate> Predicates = [IsThumb];
 301 }
 302
 303 // PseudoInst that's Thumb2-mode only.
 304 class t2PseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 305                     list<dag> pattern>
 306   : PseudoInst<oops, iops, itin, pattern> {
 307   let Size = sz;
 308   list<Predicate> Predicates = [IsThumb2];
 309 }
 310
 311 class ARMPseudoExpand<dag oops, dag iops, int sz,
 312                       InstrItinClass itin, list<dag> pattern,
 313                       dag Result>
 314   : ARMPseudoInst<oops, iops, sz, itin, pattern>,
 315     PseudoInstExpansion<Result>;
 316
 317 class tPseudoExpand<dag oops, dag iops, int sz,
 318                     InstrItinClass itin, list<dag> pattern,
 319                     dag Result>
 320   : tPseudoInst<oops, iops, sz, itin, pattern>,
 321     PseudoInstExpansion<Result>;
 322
 323 class t2PseudoExpand<dag oops, dag iops, int sz,
 324                     InstrItinClass itin, list<dag> pattern,
 325                     dag Result>
 326   : t2PseudoInst<oops, iops, sz, itin, pattern>,
 327     PseudoInstExpansion<Result>;
 328
 329 // Almost all ARM instructions are predicable.
 330 class I<dag oops, dag iops, AddrMode am, int sz,
 331         IndexMode im, Format f, InstrItinClass itin,
 332         string opc, string asm, string cstr,
 333         list<dag> pattern>
 334   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 335   bits<4> p;
 336   let Inst{31-28} = p;
 337   let OutOperandList = oops;
 338   let InOperandList = !con(iops, (ins pred:$p));
 339   let AsmString = !strconcat(opc, "${p}", asm);
 340   let Pattern = pattern;
 341   list<Predicate> Predicates = [IsARM];
 342 }
 343
 344 // A few are not predicable
 345 class InoP<dag oops, dag iops, AddrMode am, int sz,
 346            IndexMode im, Format f, InstrItinClass itin,
 347            string opc, string asm, string cstr,
 348            list<dag> pattern>
 349   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 350   let OutOperandList = oops;
 351   let InOperandList = iops;
 352   let AsmString = !strconcat(opc, asm);
 353   let Pattern = pattern;
 354   let isPredicable = 0;
 355   list<Predicate> Predicates = [IsARM];
 356 }
 357
 358 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 359 // operand since by default it's a zero register. It will become an implicit def
 360 // once it's "flipped".
 361 class sI<dag oops, dag iops, AddrMode am, int sz,
 362          IndexMode im, Format f, InstrItinClass itin,
 363          string opc, string asm, string cstr,
 364          list<dag> pattern>
 365   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 366   bits<4> p; // Predicate operand
 367   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 368   let Inst{31-28} = p;
 369   let Inst{20} = s;
 370
 371   let OutOperandList = oops;
 372   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 373   let AsmString = !strconcat(opc, "${s}${p}", asm);
 374   let Pattern = pattern;
 375   list<Predicate> Predicates = [IsARM];
 376 }
 377
 378 // Special cases
 379 class XI<dag oops, dag iops, AddrMode am, int sz,
 380          IndexMode im, Format f, InstrItinClass itin,
 381          string asm, string cstr, list<dag> pattern>
 382   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 383   let OutOperandList = oops;
 384   let InOperandList = iops;
 385   let AsmString = asm;
 386   let Pattern = pattern;
 387   list<Predicate> Predicates = [IsARM];
 388 }
 389
 390 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 391          string opc, string asm, list<dag> pattern>
 392   : I<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 393       opc, asm, "", pattern>;
 394 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 395           string opc, string asm, list<dag> pattern>
 396   : sI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 397        opc, asm, "", pattern>;
 398 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 399           string asm, list<dag> pattern>
 400   : XI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 401        asm, "", pattern>;
 402 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 403             string opc, string asm, list<dag> pattern>
 404   : InoP<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 405          opc, asm, "", pattern>;
 406
 407 // Ctrl flow instructions
 408 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 409           string opc, string asm, list<dag> pattern>
 410   : I<oops, iops, AddrModeNone, 4, IndexModeNone, BrFrm, itin,
 411       opc, asm, "", pattern> {
 412   let Inst{27-24} = opcod;
 413 }
 414 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 415            string asm, list<dag> pattern>
 416   : XI<oops, iops, AddrModeNone, 4, IndexModeNone, BrFrm, itin,
 417        asm, "", pattern> {
 418   let Inst{27-24} = opcod;
 419 }
 420
 421 // BR_JT instructions
 422 class JTI<dag oops, dag iops, InstrItinClass itin,
 423           string asm, list<dag> pattern>
 424   : XI<oops, iops, AddrModeNone, 0, IndexModeNone, BrMiscFrm, itin,
 425        asm, "", pattern>;
 426
 427 // Atomic load/store instructions
 428 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 429               string opc, string asm, list<dag> pattern>
 430   : I<oops, iops, AddrModeNone, 4, IndexModeNone, LdStExFrm, itin,
 431       opc, asm, "", pattern> {
 432   bits<4> Rt;
 433   bits<4> Rn;
 434   let Inst{27-23} = 0b00011;
 435   let Inst{22-21} = opcod;
 436   let Inst{20}    = 1;
 437   let Inst{19-16} = Rn;
 438   let Inst{15-12} = Rt;
 439   let Inst{11-0}  = 0b111110011111;
 440 }
 441 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 442               string opc, string asm, list<dag> pattern>
 443   : I<oops, iops, AddrModeNone, 4, IndexModeNone, LdStExFrm, itin,
 444       opc, asm, "", pattern> {
 445   bits<4> Rd;
 446   bits<4> Rt;
 447   bits<4> addr;
 448   let Inst{27-23} = 0b00011;
 449   let Inst{22-21} = opcod;
 450   let Inst{20}    = 0;
 451   let Inst{19-16} = addr;
 452   let Inst{15-12} = Rd;
 453   let Inst{11-4}  = 0b11111001;
 454   let Inst{3-0}   = Rt;
 455 }
 456 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 457   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 458   bits<4> Rt;
 459   bits<4> Rt2;
 460   bits<4> Rn;
 461   let Inst{27-23} = 0b00010;
 462   let Inst{22} = b;
 463   let Inst{21-20} = 0b00;
 464   let Inst{19-16} = Rn;
 465   let Inst{15-12} = Rt;
 466   let Inst{11-4} = 0b00001001;
 467   let Inst{3-0} = Rt2;
 468 }
 469
 470 // addrmode1 instructions
 471 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 472           string opc, string asm, list<dag> pattern>
 473   : I<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 474       opc, asm, "", pattern> {
 475   let Inst{24-21} = opcod;
 476   let Inst{27-26} = 0b00;
 477 }
 478 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 479            string opc, string asm, list<dag> pattern>
 480   : sI<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 481        opc, asm, "", pattern> {
 482   let Inst{24-21} = opcod;
 483   let Inst{27-26} = 0b00;
 484 }
 485 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 486            string asm, list<dag> pattern>
 487   : XI<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 488        asm, "", pattern> {
 489   let Inst{24-21} = opcod;
 490   let Inst{27-26} = 0b00;
 491 }
 492
 493 // loads
 494
 495 // LDR/LDRB/STR/STRB/...
 496 class AI2ldst<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 497              Format f, InstrItinClass itin, string opc, string asm,
 498              list<dag> pattern>
 499   : I<oops, iops, am, 4, IndexModeNone, f, itin, opc, asm,
 500       "", pattern> {
 501   let Inst{27-25} = op;
 502   let Inst{24} = 1;  // 24 == P
 503   // 23 == U
 504   let Inst{22} = isByte;
 505   let Inst{21} = 0;  // 21 == W
 506   let Inst{20} = isLd;
 507 }
 508 // Indexed load/stores
 509 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 510                 IndexMode im, Format f, InstrItinClass itin, string opc,
 511                 string asm, string cstr, list<dag> pattern>
 512   : I<oops, iops, AddrMode2, 4, im, f, itin,
 513       opc, asm, cstr, pattern> {
 514   bits<4> Rt;
 515   let Inst{27-26} = 0b01;
 516   let Inst{24}    = isPre; // P bit
 517   let Inst{22}    = isByte; // B bit
 518   let Inst{21}    = isPre; // W bit
 519   let Inst{20}    = isLd; // L bit
 520   let Inst{15-12} = Rt;
 521 }
 522 class AI2stridx<bit isByte, bit isPre, dag oops, dag iops,
 523                 IndexMode im, Format f, InstrItinClass itin, string opc,
 524                 string asm, string cstr, list<dag> pattern>
 525   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 526                pattern> {
 527   // AM2 store w/ two operands: (GPR, am2offset)
 528   // {13}     1 == Rm, 0 == imm12
 529   // {12}     isAdd
 530   // {11-0}   imm12/Rm
 531   bits<14> offset;
 532   bits<4> Rn;
 533   let Inst{25} = offset{13};
 534   let Inst{23} = offset{12};
 535   let Inst{19-16} = Rn;
 536   let Inst{11-0} = offset{11-0};
 537 }
 538 // FIXME: Merge with the above class when addrmode2 gets used for STR, STRB
 539 // but for now use this class for STRT and STRBT.
 540 class AI2stridxT<bit isByte, bit isPre, dag oops, dag iops,
 541                 IndexMode im, Format f, InstrItinClass itin, string opc,
 542                 string asm, string cstr, list<dag> pattern>
 543   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 544                pattern> {
 545   // AM2 store w/ two operands: (GPR, am2offset)
 546   // {17-14}  Rn
 547   // {13}     1 == Rm, 0 == imm12
 548   // {12}     isAdd
 549   // {11-0}   imm12/Rm
 550   bits<18> addr;
 551   let Inst{25} = addr{13};
 552   let Inst{23} = addr{12};
 553   let Inst{19-16} = addr{17-14};
 554   let Inst{11-0} = addr{11-0};
 555 }
 556
 557 // addrmode3 instructions
 558 class AI3ld<bits<4> op, bit op20, dag oops, dag iops, Format f,
 559             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 560   : I<oops, iops, AddrMode3, 4, IndexModeNone, f, itin,
 561       opc, asm, "", pattern> {
 562   bits<14> addr;
 563   bits<4> Rt;
 564   let Inst{27-25} = 0b000;
 565   let Inst{24}    = 1;            // P bit
 566   let Inst{23}    = addr{8};      // U bit
 567   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 568   let Inst{21}    = 0;            // W bit
 569   let Inst{20}    = op20;         // L bit
 570   let Inst{19-16} = addr{12-9};   // Rn
 571   let Inst{15-12} = Rt;           // Rt
 572   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 573   let Inst{7-4}   = op;
 574   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 575 }
 576
 577 class AI3ldstidx<bits<4> op, bit op20, bit isLd, bit isPre, dag oops, dag iops,
 578                 IndexMode im, Format f, InstrItinClass itin, string opc,
 579                 string asm, string cstr, list<dag> pattern>
 580   : I<oops, iops, AddrMode3, 4, im, f, itin,
 581       opc, asm, cstr, pattern> {
 582   bits<4> Rt;
 583   let Inst{27-25} = 0b000;
 584   let Inst{24}    = isPre;        // P bit
 585   let Inst{21}    = isPre;        // W bit
 586   let Inst{20}    = op20;         // L bit
 587   let Inst{15-12} = Rt;           // Rt
 588   let Inst{7-4}   = op;
 589 }
 590
 591 // FIXME: Merge with the above class when addrmode2 gets used for LDR, LDRB
 592 // but for now use this class for LDRSBT, LDRHT, LDSHT.
 593 class AI3ldstidxT<bits<4> op, bit op20, bit isLd, bit isPre, dag oops, dag iops,
 594                   IndexMode im, Format f, InstrItinClass itin, string opc,
 595                   string asm, string cstr, list<dag> pattern>
 596   : I<oops, iops, AddrMode3, 4, im, f, itin,
 597       opc, asm, cstr, pattern> {
 598   // {13}     1 == imm8, 0 == Rm
 599   // {12-9}   Rn
 600   // {8}      isAdd
 601   // {7-4}    imm7_4/zero
 602   // {3-0}    imm3_0/Rm
 603   bits<14> addr;
 604   bits<4> Rt;
 605   let Inst{27-25} = 0b000;
 606   let Inst{24}    = isPre;        // P bit
 607   let Inst{23}    = addr{8};      // U bit
 608   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 609   let Inst{20}    = op20;         // L bit
 610   let Inst{19-16} = addr{12-9};   // Rn
 611   let Inst{15-12} = Rt;           // Rt
 612   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 613   let Inst{7-4}   = op;
 614   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 615   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode3";
 616 }
 617
 618 class AI3stridx<bits<4> op, bit isByte, bit isPre, dag oops, dag iops,
 619                 IndexMode im, Format f, InstrItinClass itin, string opc,
 620                 string asm, string cstr, list<dag> pattern>
 621   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 622                pattern> {
 623   // AM3 store w/ two operands: (GPR, am3offset)
 624   bits<14> offset;
 625   bits<4> Rt;
 626   bits<4> Rn;
 627   let Inst{27-25} = 0b000;
 628   let Inst{23}    = offset{8};
 629   let Inst{22}    = offset{9};
 630   let Inst{19-16} = Rn;
 631   let Inst{15-12} = Rt;           // Rt
 632   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 633   let Inst{7-4}   = op;
 634   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 635 }
 636
 637 // stores
 638 class AI3str<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 639              string opc, string asm, list<dag> pattern>
 640   : I<oops, iops, AddrMode3, 4, IndexModeNone, f, itin,
 641       opc, asm, "", pattern> {
 642   bits<14> addr;
 643   bits<4> Rt;
 644   let Inst{27-25} = 0b000;
 645   let Inst{24}    = 1;            // P bit
 646   let Inst{23}    = addr{8};      // U bit
 647   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 648   let Inst{21}    = 0;            // W bit
 649   let Inst{20}    = 0;            // L bit
 650   let Inst{19-16} = addr{12-9};   // Rn
 651   let Inst{15-12} = Rt;           // Rt
 652   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 653   let Inst{7-4}   = op;
 654   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 655 }
 656
 657 // Pre-indexed stores
 658 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 659                string opc, string asm, string cstr, list<dag> pattern>
 660   : I<oops, iops, AddrMode3, 4, IndexModePre, f, itin,
 661       opc, asm, cstr, pattern> {
 662   let Inst{4}     = 1;
 663   let Inst{5}     = 1; // H bit
 664   let Inst{6}     = 0; // S bit
 665   let Inst{7}     = 1;
 666   let Inst{20}    = 0; // L bit
 667   let Inst{21}    = 1; // W bit
 668   let Inst{24}    = 1; // P bit
 669   let Inst{27-25} = 0b000;
 670 }
 671 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 672              string opc, string asm, string cstr, list<dag> pattern>
 673   : I<oops, iops, AddrMode3, 4, IndexModePre, f, itin,
 674       opc, asm, cstr, pattern> {
 675   let Inst{4}     = 1;
 676   let Inst{5}     = 1; // H bit
 677   let Inst{6}     = 1; // S bit
 678   let Inst{7}     = 1;
 679   let Inst{20}    = 0; // L bit
 680   let Inst{21}    = 1; // W bit
 681   let Inst{24}    = 1; // P bit
 682   let Inst{27-25} = 0b000;
 683 }
 684
 685 // Post-indexed stores
 686 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 687                string opc, string asm, string cstr, list<dag> pattern>
 688   : I<oops, iops, AddrMode3, 4, IndexModePost, f, itin,
 689       opc, asm, cstr,pattern> {
 690   // {13}     1 == imm8, 0 == Rm
 691   // {12-9}   Rn
 692   // {8}      isAdd
 693   // {7-4}    imm7_4/zero
 694   // {3-0}    imm3_0/Rm
 695   bits<14> addr;
 696   bits<4> Rt;
 697   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 698   let Inst{4}     = 1;
 699   let Inst{5}     = 1; // H bit
 700   let Inst{6}     = 0; // S bit
 701   let Inst{7}     = 1;
 702   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 703   let Inst{15-12} = Rt;           // Rt
 704   let Inst{19-16} = addr{12-9};   // Rn
 705   let Inst{20}    = 0; // L bit
 706   let Inst{21}    = 0; // W bit
 707   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 708   let Inst{23}    = addr{8};      // U bit
 709   let Inst{24}    = 0; // P bit
 710   let Inst{27-25} = 0b000;
 711 }
 712 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 713              string opc, string asm, string cstr, list<dag> pattern>
 714   : I<oops, iops, AddrMode3, 4, IndexModePost, f, itin,
 715       opc, asm, cstr, pattern> {
 716   let Inst{4}     = 1;
 717   let Inst{5}     = 1; // H bit
 718   let Inst{6}     = 1; // S bit
 719   let Inst{7}     = 1;
 720   let Inst{20}    = 0; // L bit
 721   let Inst{21}    = 0; // W bit
 722   let Inst{24}    = 0; // P bit
 723   let Inst{27-25} = 0b000;
 724 }
 725
 726 // addrmode4 instructions
 727 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 728            string asm, string cstr, list<dag> pattern>
 729   : XI<oops, iops, AddrMode4, 4, im, f, itin, asm, cstr, pattern> {
 730   bits<4>  p;
 731   bits<16> regs;
 732   bits<4>  Rn;
 733   let Inst{31-28} = p;
 734   let Inst{27-25} = 0b100;
 735   let Inst{22}    = 0; // S bit
 736   let Inst{19-16} = Rn;
 737   let Inst{15-0}  = regs;
 738 }
 739
 740 // Unsigned multiply, multiply-accumulate instructions.
 741 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 742              string opc, string asm, list<dag> pattern>
 743   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 744       opc, asm, "", pattern> {
 745   let Inst{7-4}   = 0b1001;
 746   let Inst{20}    = 0; // S bit
 747   let Inst{27-21} = opcod;
 748 }
 749 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 750               string opc, string asm, list<dag> pattern>
 751   : sI<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 752        opc, asm, "", pattern> {
 753   let Inst{7-4}   = 0b1001;
 754   let Inst{27-21} = opcod;
 755 }
 756
 757 // Most significant word multiply
 758 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 759              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 760   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 761       opc, asm, "", pattern> {
 762   bits<4> Rd;
 763   bits<4> Rn;
 764   bits<4> Rm;
 765   let Inst{7-4}   = opc7_4;
 766   let Inst{20}    = 1;
 767   let Inst{27-21} = opcod;
 768   let Inst{19-16} = Rd;
 769   let Inst{11-8}  = Rm;
 770   let Inst{3-0}   = Rn;
 771 }
 772 // MSW multiple w/ Ra operand
 773 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 774               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 775   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 776   bits<4> Ra;
 777   let Inst{15-12} = Ra;
 778 }
 779
 780 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 781 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 782               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 783   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 784       opc, asm, "", pattern> {
 785   bits<4> Rn;
 786   bits<4> Rm;
 787   let Inst{4}     = 0;
 788   let Inst{7}     = 1;
 789   let Inst{20}    = 0;
 790   let Inst{27-21} = opcod;
 791   let Inst{6-5}   = bit6_5;
 792   let Inst{11-8}  = Rm;
 793   let Inst{3-0}   = Rn;
 794 }
 795 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 796               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 797   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 798   bits<4> Rd;
 799   let Inst{19-16} = Rd;
 800 }
 801
 802 // AMulxyI with Ra operand
 803 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 804               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 805   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 806   bits<4> Ra;
 807   let Inst{15-12} = Ra;
 808 }
 809 // SMLAL*
 810 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 811               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 812   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 813   bits<4> RdLo;
 814   bits<4> RdHi;
 815   let Inst{19-16} = RdHi;
 816   let Inst{15-12} = RdLo;
 817 }
 818
 819 // Extend instructions.
 820 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 821             string opc, string asm, list<dag> pattern>
 822   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ExtFrm, itin,
 823       opc, asm, "", pattern> {
 824   // All AExtI instructions have Rd and Rm register operands.
 825   bits<4> Rd;
 826   bits<4> Rm;
 827   let Inst{15-12} = Rd;
 828   let Inst{3-0}   = Rm;
 829   let Inst{7-4}   = 0b0111;
 830   let Inst{9-8}   = 0b00;
 831   let Inst{27-20} = opcod;
 832 }
 833
 834 // Misc Arithmetic instructions.
 835 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 836                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 837   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ArithMiscFrm, itin,
 838       opc, asm, "", pattern> {
 839   bits<4> Rd;
 840   bits<4> Rm;
 841   let Inst{27-20} = opcod;
 842   let Inst{19-16} = 0b1111;
 843   let Inst{15-12} = Rd;
 844   let Inst{11-8}  = 0b1111;
 845   let Inst{7-4}   = opc7_4;
 846   let Inst{3-0}   = Rm;
 847 }
 848
 849 // PKH instructions
 850 def pkh_lsl_amt : ImmLeaf<i32, [{ return Imm >= 0 && Imm < 32; }]>;
 851 def pkh_asr_amt : ImmLeaf<i32, [{ return Imm > 0 && Imm <= 32; }]>;
 852
 853 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 854             string opc, string asm, list<dag> pattern>
 855   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ArithMiscFrm, itin,
 856       opc, asm, "", pattern> {
 857   bits<4> Rd;
 858   bits<4> Rn;
 859   bits<4> Rm;
 860   bits<5> sh;
 861   let Inst{27-20} = opcod;
 862   let Inst{19-16} = Rn;
 863   let Inst{15-12} = Rd;
 864   let Inst{11-7}  = sh;
 865   let Inst{6}     = tb;
 866   let Inst{5-4}   = 0b01;
 867   let Inst{3-0}   = Rm;
 868 }
 869
 870 //===----------------------------------------------------------------------===//
 871
 872 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 873 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 874   list<Predicate> Predicates = [IsARM];
 875 }
 876 class ARMV5TPat<dag pattern, dag result> : Pat<pattern, result> {
 877   list<Predicate> Predicates = [IsARM, HasV5T];
 878 }
 879 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 880   list<Predicate> Predicates = [IsARM, HasV5TE];
 881 }
 882 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 883   list<Predicate> Predicates = [IsARM, HasV6];
 884 }
 885
 886 //===----------------------------------------------------------------------===//
 887 // Thumb Instruction Format Definitions.
 888 //
 889
 890 class ThumbI<dag oops, dag iops, AddrMode am, int sz,
 891              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 892   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 893   let OutOperandList = oops;
 894   let InOperandList = iops;
 895   let AsmString = asm;
 896   let Pattern = pattern;
 897   list<Predicate> Predicates = [IsThumb];
 898 }
 899
 900 // TI - Thumb instruction.
 901 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 902   : ThumbI<oops, iops, AddrModeNone, 2, itin, asm, "", pattern>;
 903
 904 // Two-address instructions
 905 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 906           list<dag> pattern>
 907   : ThumbI<oops, iops, AddrModeNone, 2, itin, asm, "$lhs = $dst",
 908            pattern>;
 909
 910 // tBL, tBX 32-bit instructions
 911 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 912            dag oops, dag iops, InstrItinClass itin, string asm,
 913            list<dag> pattern>
 914     : ThumbI<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>,
 915       Encoding {
 916   let Inst{31-27} = opcod1;
 917   let Inst{15-14} = opcod2;
 918   let Inst{12}    = opcod3;
 919 }
 920
 921 // BR_JT instructions
 922 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 923            list<dag> pattern>
 924   : ThumbI<oops, iops, AddrModeNone, 0, itin, asm, "", pattern>;
 925
 926 // Thumb1 only
 927 class Thumb1I<dag oops, dag iops, AddrMode am, int sz,
 928               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 929   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 930   let OutOperandList = oops;
 931   let InOperandList = iops;
 932   let AsmString = asm;
 933   let Pattern = pattern;
 934   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 935 }
 936
 937 class T1I<dag oops, dag iops, InstrItinClass itin,
 938           string asm, list<dag> pattern>
 939   : Thumb1I<oops, iops, AddrModeNone, 2, itin, asm, "", pattern>;
 940 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 941             string asm, list<dag> pattern>
 942   : Thumb1I<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>;
 943
 944 // Two-address instructions
 945 class T1It<dag oops, dag iops, InstrItinClass itin,
 946            string asm, string cstr, list<dag> pattern>
 947   : Thumb1I<oops, iops, AddrModeNone, 2, itin,
 948             asm, cstr, pattern>;
 949
 950 // Thumb1 instruction that can either be predicated or set CPSR.
 951 class Thumb1sI<dag oops, dag iops, AddrMode am, int sz,
 952                InstrItinClass itin,
 953                string opc, string asm, string cstr, list<dag> pattern>
 954   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 955   let OutOperandList = !con(oops, (outs s_cc_out:$s));
 956   let InOperandList = !con(iops, (ins pred:$p));
 957   let AsmString = !strconcat(opc, "${s}${p}", asm);
 958   let Pattern = pattern;
 959   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 960 }
 961
 962 class T1sI<dag oops, dag iops, InstrItinClass itin,
 963            string opc, string asm, list<dag> pattern>
 964   : Thumb1sI<oops, iops, AddrModeNone, 2, itin, opc, asm, "", pattern>;
 965
 966 // Two-address instructions
 967 class T1sIt<dag oops, dag iops, InstrItinClass itin,
 968             string opc, string asm, list<dag> pattern>
 969   : Thumb1sI<oops, iops, AddrModeNone, 2, itin, opc, asm,
 970              "$Rn = $Rdn", pattern>;
 971
 972 // Thumb1 instruction that can be predicated.
 973 class Thumb1pI<dag oops, dag iops, AddrMode am, int sz,
 974                InstrItinClass itin,
 975                string opc, string asm, string cstr, list<dag> pattern>
 976   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 977   let OutOperandList = oops;
 978   let InOperandList = !con(iops, (ins pred:$p));
 979   let AsmString = !strconcat(opc, "${p}", asm);
 980   let Pattern = pattern;
 981   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 982 }
 983
 984 class T1pI<dag oops, dag iops, InstrItinClass itin,
 985            string opc, string asm, list<dag> pattern>
 986   : Thumb1pI<oops, iops, AddrModeNone, 2, itin, opc, asm, "", pattern>;
 987
 988 // Two-address instructions
 989 class T1pIt<dag oops, dag iops, InstrItinClass itin,
 990             string opc, string asm, list<dag> pattern>
 991   : Thumb1pI<oops, iops, AddrModeNone, 2, itin, opc, asm,
 992              "$Rn = $Rdn", pattern>;
 993
 994 class T1pIs<dag oops, dag iops,
 995             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 996   : Thumb1pI<oops, iops, AddrModeT1_s, 2, itin, opc, asm, "", pattern>;
 997
 998 class Encoding16 : Encoding {
 999   let Inst{31-16} = 0x0000;
1000 }
1001
1002 // A6.2 16-bit Thumb instruction encoding
1003 class T1Encoding<bits<6> opcode> : Encoding16 {
1004   let Inst{15-10} = opcode;
1005 }
1006
1007 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1008 class T1General<bits<5> opcode> : Encoding16 {
1009   let Inst{15-14} = 0b00;
1010   let Inst{13-9} = opcode;
1011 }
1012
1013 // A6.2.2 Data-processing encoding.
1014 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1015   let Inst{15-10} = 0b010000;
1016   let Inst{9-6} = opcode;
1017 }
1018
1019 // A6.2.3 Special data instructions and branch and exchange encoding.
1020 class T1Special<bits<4> opcode> : Encoding16 {
1021   let Inst{15-10} = 0b010001;
1022   let Inst{9-6}   = opcode;
1023 }
1024
1025 // A6.2.4 Load/store single data item encoding.
1026 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1027   let Inst{15-12} = opA;
1028   let Inst{11-9}  = opB;
1029 }
1030 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1031
1032 class T1BranchCond<bits<4> opcode> : Encoding16 {
1033   let Inst{15-12} = opcode;
1034 }
1035
1036 // Helper classes to encode Thumb1 loads and stores. For immediates, the
1037 // following bits are used for "opA" (see A6.2.4):
1038 //
1039 //   0b0110 => Immediate, 4 bytes
1040 //   0b1000 => Immediate, 2 bytes
1041 //   0b0111 => Immediate, 1 byte
1042 class T1pILdStEncode<bits<3> opcode, dag oops, dag iops, AddrMode am,
1043                      InstrItinClass itin, string opc, string asm,
1044                      list<dag> pattern>
1045   : Thumb1pI<oops, iops, am, 2, itin, opc, asm, "", pattern>,
1046     T1LoadStore<0b0101, opcode> {
1047   bits<3> Rt;
1048   bits<8> addr;
1049   let Inst{8-6} = addr{5-3};    // Rm
1050   let Inst{5-3} = addr{2-0};    // Rn
1051   let Inst{2-0} = Rt;
1052 }
1053 class T1pILdStEncodeImm<bits<4> opA, bit opB, dag oops, dag iops, AddrMode am,
1054                         InstrItinClass itin, string opc, string asm,
1055                         list<dag> pattern>
1056   : Thumb1pI<oops, iops, am, 2, itin, opc, asm, "", pattern>,
1057     T1LoadStore<opA, {opB,?,?}> {
1058   bits<3> Rt;
1059   bits<8> addr;
1060   let Inst{10-6} = addr{7-3};   // imm5
1061   let Inst{5-3}  = addr{2-0};   // Rn
1062   let Inst{2-0}  = Rt;
1063 }
1064
1065 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1066 class T1Misc<bits<7> opcode> : Encoding16 {
1067   let Inst{15-12} = 0b1011;
1068   let Inst{11-5} = opcode;
1069 }
1070
1071 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1072 class Thumb2I<dag oops, dag iops, AddrMode am, int sz,
1073               InstrItinClass itin,
1074               string opc, string asm, string cstr, list<dag> pattern>
1075   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1076   let OutOperandList = oops;
1077   let InOperandList = !con(iops, (ins pred:$p));
1078   let AsmString = !strconcat(opc, "${p}", asm);
1079   let Pattern = pattern;
1080   list<Predicate> Predicates = [IsThumb2];
1081   let DecoderNamespace = "Thumb2";
1082 }
1083
1084 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1085 // input operand since by default it's a zero register. It will become an
1086 // implicit def once it's "flipped".
1087 //
1088 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1089 // more consistent.
1090 class Thumb2sI<dag oops, dag iops, AddrMode am, int sz,
1091                InstrItinClass itin,
1092                string opc, string asm, string cstr, list<dag> pattern>
1093   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1094   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
1095   let Inst{20} = s;
1096
1097   let OutOperandList = oops;
1098   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1099   let AsmString = !strconcat(opc, "${s}${p}", asm);
1100   let Pattern = pattern;
1101   list<Predicate> Predicates = [IsThumb2];
1102   let DecoderNamespace = "Thumb2";
1103 }
1104
1105 // Special cases
1106 class Thumb2XI<dag oops, dag iops, AddrMode am, int sz,
1107                InstrItinClass itin,
1108                string asm, string cstr, list<dag> pattern>
1109   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1110   let OutOperandList = oops;
1111   let InOperandList = iops;
1112   let AsmString = asm;
1113   let Pattern = pattern;
1114   list<Predicate> Predicates = [IsThumb2];
1115   let DecoderNamespace = "Thumb2";
1116 }
1117
1118 class ThumbXI<dag oops, dag iops, AddrMode am, int sz,
1119               InstrItinClass itin,
1120               string asm, string cstr, list<dag> pattern>
1121   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1122   let OutOperandList = oops;
1123   let InOperandList = iops;
1124   let AsmString = asm;
1125   let Pattern = pattern;
1126   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1127   let DecoderNamespace = "Thumb";
1128 }
1129
1130 class T2I<dag oops, dag iops, InstrItinClass itin,
1131           string opc, string asm, list<dag> pattern>
1132   : Thumb2I<oops, iops, AddrModeNone, 4, itin, opc, asm, "", pattern>;
1133 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1134              string opc, string asm, list<dag> pattern>
1135   : Thumb2I<oops, iops, AddrModeT2_i12, 4, itin, opc, asm, "",pattern>;
1136 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1137             string opc, string asm, list<dag> pattern>
1138   : Thumb2I<oops, iops, AddrModeT2_i8, 4, itin, opc, asm, "", pattern>;
1139 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1140             string opc, string asm, list<dag> pattern>
1141   : Thumb2I<oops, iops, AddrModeT2_so, 4, itin, opc, asm, "", pattern>;
1142 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1143             string opc, string asm, list<dag> pattern>
1144   : Thumb2I<oops, iops, AddrModeT2_pc, 4, itin, opc, asm, "", pattern>;
1145 class T2Ii8s4<bit P, bit W, bit isLoad, dag oops, dag iops, InstrItinClass itin,
1146               string opc, string asm, list<dag> pattern>
1147   : Thumb2I<oops, iops, AddrModeT2_i8s4, 4, itin, opc, asm, "",
1148             pattern> {
1149   bits<4> Rt;
1150   bits<4> Rt2;
1151   bits<13> addr;
1152   let Inst{31-25} = 0b1110100;
1153   let Inst{24}    = P;
1154   let Inst{23}    = addr{8};
1155   let Inst{22}    = 1;
1156   let Inst{21}    = W;
1157   let Inst{20}    = isLoad;
1158   let Inst{19-16} = addr{12-9};
1159   let Inst{15-12} = Rt{3-0};
1160   let Inst{11-8}  = Rt2{3-0};
1161   let Inst{7-0}   = addr{7-0};
1162 }
1163
1164 class T2sI<dag oops, dag iops, InstrItinClass itin,
1165            string opc, string asm, list<dag> pattern>
1166   : Thumb2sI<oops, iops, AddrModeNone, 4, itin, opc, asm, "", pattern>;
1167
1168 class T2XI<dag oops, dag iops, InstrItinClass itin,
1169            string asm, list<dag> pattern>
1170   : Thumb2XI<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>;
1171 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1172             string asm, list<dag> pattern>
1173   : Thumb2XI<oops, iops, AddrModeNone, 0, itin, asm, "", pattern>;
1174
1175 // Move to/from coprocessor instructions
1176 class T2Cop<bits<4> opc, dag oops, dag iops, string asm, list<dag> pattern>
1177   : T2XI <oops, iops, NoItinerary, asm, pattern>, Requires<[IsThumb2]> {
1178   let Inst{31-28} = opc;
1179 }
1180
1181 // Two-address instructions
1182 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1183             string asm, string cstr, list<dag> pattern>
1184   : Thumb2XI<oops, iops, AddrModeNone, 4, itin, asm, cstr, pattern>;
1185
1186 // T2Iidxldst - Thumb2 indexed load / store instructions.
1187 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1188                  dag oops, dag iops,
1189                  AddrMode am, IndexMode im, InstrItinClass itin,
1190                  string opc, string asm, string cstr, list<dag> pattern>
1191   : InstARM<am, 4, im, ThumbFrm, GenericDomain, cstr, itin> {
1192   let OutOperandList = oops;
1193   let InOperandList = !con(iops, (ins pred:$p));
1194   let AsmString = !strconcat(opc, "${p}", asm);
1195   let Pattern = pattern;
1196   list<Predicate> Predicates = [IsThumb2];
1197   let DecoderNamespace = "Thumb2";
1198   let Inst{31-27} = 0b11111;
1199   let Inst{26-25} = 0b00;
1200   let Inst{24}    = signed;
1201   let Inst{23}    = 0;
1202   let Inst{22-21} = opcod;
1203   let Inst{20}    = load;
1204   let Inst{11}    = 1;
1205   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1206   let Inst{10}    = pre; // The P bit.
1207   let Inst{8}     = 1; // The W bit.
1208
1209   bits<9> addr;
1210   let Inst{7-0} = addr{7-0};
1211   let Inst{9}   = addr{8}; // Sign bit
1212
1213   bits<4> Rt;
1214   bits<4> Rn;
1215   let Inst{15-12} = Rt{3-0};
1216   let Inst{19-16} = Rn{3-0};
1217 }
1218
1219 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1220 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1221   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1222 }
1223
1224 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1225 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1226   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1227 }
1228
1229 // T2v6Pat - Same as Pat<>, but requires V6T2 Thumb2 mode.
1230 class T2v6Pat<dag pattern, dag result> : Pat<pattern, result> {
1231   list<Predicate> Predicates = [IsThumb2, HasV6T2];
1232 }
1233
1234 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1235 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1236   list<Predicate> Predicates = [IsThumb2];
1237 }
1238
1239 //===----------------------------------------------------------------------===//
1240
1241 //===----------------------------------------------------------------------===//
1242 // ARM VFP Instruction templates.
1243 //
1244
1245 // Almost all VFP instructions are predicable.
1246 class VFPI<dag oops, dag iops, AddrMode am, int sz,
1247            IndexMode im, Format f, InstrItinClass itin,
1248            string opc, string asm, string cstr, list<dag> pattern>
1249   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1250   bits<4> p;
1251   let Inst{31-28} = p;
1252   let OutOperandList = oops;
1253   let InOperandList = !con(iops, (ins pred:$p));
1254   let AsmString = !strconcat(opc, "${p}", asm);
1255   let Pattern = pattern;
1256   let PostEncoderMethod = "VFPThumb2PostEncoder";
1257   list<Predicate> Predicates = [HasVFP2];
1258 }
1259
1260 // Special cases
1261 class VFPXI<dag oops, dag iops, AddrMode am, int sz,
1262             IndexMode im, Format f, InstrItinClass itin,
1263             string asm, string cstr, list<dag> pattern>
1264   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1265   bits<4> p;
1266   let Inst{31-28} = p;
1267   let OutOperandList = oops;
1268   let InOperandList = iops;
1269   let AsmString = asm;
1270   let Pattern = pattern;
1271   let PostEncoderMethod = "VFPThumb2PostEncoder";
1272   list<Predicate> Predicates = [HasVFP2];
1273 }
1274
1275 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1276             string opc, string asm, list<dag> pattern>
1277   : VFPI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
1278          opc, asm, "", pattern> {
1279   let PostEncoderMethod = "VFPThumb2PostEncoder";
1280 }
1281
1282 // ARM VFP addrmode5 loads and stores
1283 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1284            InstrItinClass itin,
1285            string opc, string asm, list<dag> pattern>
1286   : VFPI<oops, iops, AddrMode5, 4, IndexModeNone,
1287          VFPLdStFrm, itin, opc, asm, "", pattern> {
1288   // Instruction operands.
1289   bits<5>  Dd;
1290   bits<13> addr;
1291
1292   // Encode instruction operands.
1293   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1294   let Inst{22}    = Dd{4};
1295   let Inst{19-16} = addr{12-9};   // Rn
1296   let Inst{15-12} = Dd{3-0};
1297   let Inst{7-0}   = addr{7-0};    // imm8
1298
1299   // TODO: Mark the instructions with the appropriate subtarget info.
1300   let Inst{27-24} = opcod1;
1301   let Inst{21-20} = opcod2;
1302   let Inst{11-9}  = 0b101;
1303   let Inst{8}     = 1;          // Double precision
1304
1305   // Loads & stores operate on both NEON and VFP pipelines.
1306   let D = VFPNeonDomain;
1307 }
1308
1309 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1310            InstrItinClass itin,
1311            string opc, string asm, list<dag> pattern>
1312   : VFPI<oops, iops, AddrMode5, 4, IndexModeNone,
1313          VFPLdStFrm, itin, opc, asm, "", pattern> {
1314   // Instruction operands.
1315   bits<5>  Sd;
1316   bits<13> addr;
1317
1318   // Encode instruction operands.
1319   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1320   let Inst{22}    = Sd{0};
1321   let Inst{19-16} = addr{12-9};   // Rn
1322   let Inst{15-12} = Sd{4-1};
1323   let Inst{7-0}   = addr{7-0};    // imm8
1324
1325   // TODO: Mark the instructions with the appropriate subtarget info.
1326   let Inst{27-24} = opcod1;
1327   let Inst{21-20} = opcod2;
1328   let Inst{11-9}  = 0b101;
1329   let Inst{8}     = 0;          // Single precision
1330
1331   // Loads & stores operate on both NEON and VFP pipelines.
1332   let D = VFPNeonDomain;
1333 }
1334
1335 // VFP Load / store multiple pseudo instructions.
1336 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1337                      list<dag> pattern>
1338   : InstARM<AddrMode4, 4, IndexModeNone, Pseudo, VFPNeonDomain,
1339             cstr, itin> {
1340   let OutOperandList = oops;
1341   let InOperandList = !con(iops, (ins pred:$p));
1342   let Pattern = pattern;
1343   list<Predicate> Predicates = [HasVFP2];
1344 }
1345
1346 // Load / store multiple
1347 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1348             string asm, string cstr, list<dag> pattern>
1349   : VFPXI<oops, iops, AddrMode4, 4, im,
1350           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1351   // Instruction operands.
1352   bits<4>  Rn;
1353   bits<13> regs;
1354
1355   // Encode instruction operands.
1356   let Inst{19-16} = Rn;
1357   let Inst{22}    = regs{12};
1358   let Inst{15-12} = regs{11-8};
1359   let Inst{7-0}   = regs{7-0};
1360
1361   // TODO: Mark the instructions with the appropriate subtarget info.
1362   let Inst{27-25} = 0b110;
1363   let Inst{11-9}  = 0b101;
1364   let Inst{8}     = 1;          // Double precision
1365 }
1366
1367 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1368             string asm, string cstr, list<dag> pattern>
1369   : VFPXI<oops, iops, AddrMode4, 4, im,
1370           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1371   // Instruction operands.
1372   bits<4> Rn;
1373   bits<13> regs;
1374
1375   // Encode instruction operands.
1376   let Inst{19-16} = Rn;
1377   let Inst{22}    = regs{8};
1378   let Inst{15-12} = regs{12-9};
1379   let Inst{7-0}   = regs{7-0};
1380
1381   // TODO: Mark the instructions with the appropriate subtarget info.
1382   let Inst{27-25} = 0b110;
1383   let Inst{11-9}  = 0b101;
1384   let Inst{8}     = 0;          // Single precision
1385 }
1386
1387 // Double precision, unary
1388 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1389            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1390            string asm, list<dag> pattern>
1391   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1392   // Instruction operands.
1393   bits<5> Dd;
1394   bits<5> Dm;
1395
1396   // Encode instruction operands.
1397   let Inst{3-0}   = Dm{3-0};
1398   let Inst{5}     = Dm{4};
1399   let Inst{15-12} = Dd{3-0};
1400   let Inst{22}    = Dd{4};
1401
1402   let Inst{27-23} = opcod1;
1403   let Inst{21-20} = opcod2;
1404   let Inst{19-16} = opcod3;
1405   let Inst{11-9}  = 0b101;
1406   let Inst{8}     = 1;          // Double precision
1407   let Inst{7-6}   = opcod4;
1408   let Inst{4}     = opcod5;
1409 }
1410
1411 // Double precision, binary
1412 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1413            dag iops, InstrItinClass itin, string opc, string asm,
1414            list<dag> pattern>
1415   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1416   // Instruction operands.
1417   bits<5> Dd;
1418   bits<5> Dn;
1419   bits<5> Dm;
1420
1421   // Encode instruction operands.
1422   let Inst{3-0}   = Dm{3-0};
1423   let Inst{5}     = Dm{4};
1424   let Inst{19-16} = Dn{3-0};
1425   let Inst{7}     = Dn{4};
1426   let Inst{15-12} = Dd{3-0};
1427   let Inst{22}    = Dd{4};
1428
1429   let Inst{27-23} = opcod1;
1430   let Inst{21-20} = opcod2;
1431   let Inst{11-9}  = 0b101;
1432   let Inst{8}     = 1;          // Double precision
1433   let Inst{6}     = op6;
1434   let Inst{4}     = op4;
1435 }
1436
1437 // Single precision, unary
1438 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1439            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1440            string asm, list<dag> pattern>
1441   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1442   // Instruction operands.
1443   bits<5> Sd;
1444   bits<5> Sm;
1445
1446   // Encode instruction operands.
1447   let Inst{3-0}   = Sm{4-1};
1448   let Inst{5}     = Sm{0};
1449   let Inst{15-12} = Sd{4-1};
1450   let Inst{22}    = Sd{0};
1451
1452   let Inst{27-23} = opcod1;
1453   let Inst{21-20} = opcod2;
1454   let Inst{19-16} = opcod3;
1455   let Inst{11-9}  = 0b101;
1456   let Inst{8}     = 0;          // Single precision
1457   let Inst{7-6}   = opcod4;
1458   let Inst{4}     = opcod5;
1459 }
1460
1461 // Single precision unary, if no NEON. Same as ASuI except not available if
1462 // NEON is enabled.
1463 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1464             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1465             string asm, list<dag> pattern>
1466   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1467          pattern> {
1468   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1469 }
1470
1471 // Single precision, binary
1472 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1473            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1474   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1475   // Instruction operands.
1476   bits<5> Sd;
1477   bits<5> Sn;
1478   bits<5> Sm;
1479
1480   // Encode instruction operands.
1481   let Inst{3-0}   = Sm{4-1};
1482   let Inst{5}     = Sm{0};
1483   let Inst{19-16} = Sn{4-1};
1484   let Inst{7}     = Sn{0};
1485   let Inst{15-12} = Sd{4-1};
1486   let Inst{22}    = Sd{0};
1487
1488   let Inst{27-23} = opcod1;
1489   let Inst{21-20} = opcod2;
1490   let Inst{11-9}  = 0b101;
1491   let Inst{8}     = 0;          // Single precision
1492   let Inst{6}     = op6;
1493   let Inst{4}     = op4;
1494 }
1495
1496 // Single precision binary, if no NEON. Same as ASbI except not available if
1497 // NEON is enabled.
1498 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1499             dag iops, InstrItinClass itin, string opc, string asm,
1500             list<dag> pattern>
1501   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1502   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1503
1504   // Instruction operands.
1505   bits<5> Sd;
1506   bits<5> Sn;
1507   bits<5> Sm;
1508
1509   // Encode instruction operands.
1510   let Inst{3-0}   = Sm{4-1};
1511   let Inst{5}     = Sm{0};
1512   let Inst{19-16} = Sn{4-1};
1513   let Inst{7}     = Sn{0};
1514   let Inst{15-12} = Sd{4-1};
1515   let Inst{22}    = Sd{0};
1516 }
1517
1518 // VFP conversion instructions
1519 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1520                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1521                list<dag> pattern>
1522   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1523   let Inst{27-23} = opcod1;
1524   let Inst{21-20} = opcod2;
1525   let Inst{19-16} = opcod3;
1526   let Inst{11-8}  = opcod4;
1527   let Inst{6}     = 1;
1528   let Inst{4}     = 0;
1529 }
1530
1531 // VFP conversion between floating-point and fixed-point
1532 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1533                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1534                 list<dag> pattern>
1535   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1536   // size (fixed-point number): sx == 0 ? 16 : 32
1537   let Inst{7} = op5; // sx
1538 }
1539
1540 // VFP conversion instructions, if no NEON
1541 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1542                 dag oops, dag iops, InstrItinClass itin,
1543                 string opc, string asm, list<dag> pattern>
1544   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1545              pattern> {
1546   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1547 }
1548
1549 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1550                InstrItinClass itin,
1551                string opc, string asm, list<dag> pattern>
1552   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1553   let Inst{27-20} = opcod1;
1554   let Inst{11-8}  = opcod2;
1555   let Inst{4}     = 1;
1556 }
1557
1558 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1559                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1560   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1561
1562 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1563                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1564   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1565
1566 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1567                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1568   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1569
1570 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1571                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1572   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1573
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 // ARM NEON Instruction templates.
1578 //
1579
1580 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1581             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1582             list<dag> pattern>
1583   : InstARM<am, 4, im, f, NeonDomain, cstr, itin> {
1584   let OutOperandList = oops;
1585   let InOperandList = !con(iops, (ins pred:$p));
1586   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1587   let Pattern = pattern;
1588   list<Predicate> Predicates = [HasNEON];
1589 }
1590
1591 // Same as NeonI except it does not have a "data type" specifier.
1592 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1593              InstrItinClass itin, string opc, string asm, string cstr,
1594              list<dag> pattern>
1595   : InstARM<am, 4, im, f, NeonDomain, cstr, itin> {
1596   let OutOperandList = oops;
1597   let InOperandList = !con(iops, (ins pred:$p));
1598   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1599   let Pattern = pattern;
1600   list<Predicate> Predicates = [HasNEON];
1601 }
1602
1603 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1604             dag oops, dag iops, InstrItinClass itin,
1605             string opc, string dt, string asm, string cstr, list<dag> pattern>
1606   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1607           cstr, pattern> {
1608   let Inst{31-24} = 0b11110100;
1609   let Inst{23}    = op23;
1610   let Inst{21-20} = op21_20;
1611   let Inst{11-8}  = op11_8;
1612   let Inst{7-4}   = op7_4;
1613
1614   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1615
1616   bits<5> Vd;
1617   bits<6> Rn;
1618   bits<4> Rm;
1619
1620   let Inst{22}    = Vd{4};
1621   let Inst{15-12} = Vd{3-0};
1622   let Inst{19-16} = Rn{3-0};
1623   let Inst{3-0}   = Rm{3-0};
1624 }
1625
1626 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1627             dag oops, dag iops, InstrItinClass itin,
1628             string opc, string dt, string asm, string cstr, list<dag> pattern>
1629   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1630           dt, asm, cstr, pattern> {
1631   bits<3> lane;
1632 }
1633
1634 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1635   : InstARM<AddrMode6, 4, IndexModeNone, Pseudo, NeonDomain, cstr,
1636             itin> {
1637   let OutOperandList = oops;
1638   let InOperandList = !con(iops, (ins pred:$p));
1639   list<Predicate> Predicates = [HasNEON];
1640 }
1641
1642 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1643                   list<dag> pattern>
1644   : InstARM<AddrModeNone, 4, IndexModeNone, Pseudo, NeonDomain, cstr,
1645             itin> {
1646   let OutOperandList = oops;
1647   let InOperandList = !con(iops, (ins pred:$p));
1648   let Pattern = pattern;
1649   list<Predicate> Predicates = [HasNEON];
1650 }
1651
1652 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1653              string opc, string dt, string asm, string cstr, list<dag> pattern>
1654   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1655           pattern> {
1656   let Inst{31-25} = 0b1111001;
1657   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1658 }
1659
1660 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1661               string opc, string asm, string cstr, list<dag> pattern>
1662   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1663            cstr, pattern> {
1664   let Inst{31-25} = 0b1111001;
1665   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1666 }
1667
1668 // NEON "one register and a modified immediate" format.
1669 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1670                bit op5, bit op4,
1671                dag oops, dag iops, InstrItinClass itin,
1672                string opc, string dt, string asm, string cstr,
1673                list<dag> pattern>
1674   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1675   let Inst{23}    = op23;
1676   let Inst{21-19} = op21_19;
1677   let Inst{11-8}  = op11_8;
1678   let Inst{7}     = op7;
1679   let Inst{6}     = op6;
1680   let Inst{5}     = op5;
1681   let Inst{4}     = op4;
1682
1683   // Instruction operands.
1684   bits<5> Vd;
1685   bits<13> SIMM;
1686
1687   let Inst{15-12} = Vd{3-0};
1688   let Inst{22}    = Vd{4};
1689   let Inst{24}    = SIMM{7};
1690   let Inst{18-16} = SIMM{6-4};
1691   let Inst{3-0}   = SIMM{3-0};
1692 }
1693
1694 // NEON 2 vector register format.
1695 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1696           bits<5> op11_7, bit op6, bit op4,
1697           dag oops, dag iops, InstrItinClass itin,
1698           string opc, string dt, string asm, string cstr, list<dag> pattern>
1699   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1700   let Inst{24-23} = op24_23;
1701   let Inst{21-20} = op21_20;
1702   let Inst{19-18} = op19_18;
1703   let Inst{17-16} = op17_16;
1704   let Inst{11-7}  = op11_7;
1705   let Inst{6}     = op6;
1706   let Inst{4}     = op4;
1707
1708   // Instruction operands.
1709   bits<5> Vd;
1710   bits<5> Vm;
1711
1712   let Inst{15-12} = Vd{3-0};
1713   let Inst{22}    = Vd{4};
1714   let Inst{3-0}   = Vm{3-0};
1715   let Inst{5}     = Vm{4};
1716 }
1717
1718 // Same as N2V except it doesn't have a datatype suffix.
1719 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1720            bits<5> op11_7, bit op6, bit op4,
1721            dag oops, dag iops, InstrItinClass itin,
1722            string opc, string asm, string cstr, list<dag> pattern>
1723   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1724   let Inst{24-23} = op24_23;
1725   let Inst{21-20} = op21_20;
1726   let Inst{19-18} = op19_18;
1727   let Inst{17-16} = op17_16;
1728   let Inst{11-7}  = op11_7;
1729   let Inst{6}     = op6;
1730   let Inst{4}     = op4;
1731
1732   // Instruction operands.
1733   bits<5> Vd;
1734   bits<5> Vm;
1735
1736   let Inst{15-12} = Vd{3-0};
1737   let Inst{22}    = Vd{4};
1738   let Inst{3-0}   = Vm{3-0};
1739   let Inst{5}     = Vm{4};
1740 }
1741
1742 // NEON 2 vector register with immediate.
1743 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1744              dag oops, dag iops, Format f, InstrItinClass itin,
1745              string opc, string dt, string asm, string cstr, list<dag> pattern>
1746   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1747   let Inst{24}   = op24;
1748   let Inst{23}   = op23;
1749   let Inst{11-8} = op11_8;
1750   let Inst{7}    = op7;
1751   let Inst{6}    = op6;
1752   let Inst{4}    = op4;
1753
1754   // Instruction operands.
1755   bits<5> Vd;
1756   bits<5> Vm;
1757   bits<6> SIMM;
1758
1759   let Inst{15-12} = Vd{3-0};
1760   let Inst{22}    = Vd{4};
1761   let Inst{3-0}   = Vm{3-0};
1762   let Inst{5}     = Vm{4};
1763   let Inst{21-16} = SIMM{5-0};
1764 }
1765
1766 // NEON 3 vector register format.
1767
1768 class N3VCommon<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1769                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1770                 string opc, string dt, string asm, string cstr,
1771                 list<dag> pattern>
1772   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1773   let Inst{24}    = op24;
1774   let Inst{23}    = op23;
1775   let Inst{21-20} = op21_20;
1776   let Inst{11-8}  = op11_8;
1777   let Inst{6}     = op6;
1778   let Inst{4}     = op4;
1779 }
1780
1781 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1782           dag oops, dag iops, Format f, InstrItinClass itin,
1783           string opc, string dt, string asm, string cstr, list<dag> pattern>
1784   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1785               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1786
1787   // Instruction operands.
1788   bits<5> Vd;
1789   bits<5> Vn;
1790   bits<5> Vm;
1791
1792   let Inst{15-12} = Vd{3-0};
1793   let Inst{22}    = Vd{4};
1794   let Inst{19-16} = Vn{3-0};
1795   let Inst{7}     = Vn{4};
1796   let Inst{3-0}   = Vm{3-0};
1797   let Inst{5}     = Vm{4};
1798 }
1799
1800 class N3VLane32<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1801                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1802                 string opc, string dt, string asm, string cstr,
1803                 list<dag> pattern>
1804   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1805               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1806
1807   // Instruction operands.
1808   bits<5> Vd;
1809   bits<5> Vn;
1810   bits<5> Vm;
1811   bit lane;
1812
1813   let Inst{15-12} = Vd{3-0};
1814   let Inst{22}    = Vd{4};
1815   let Inst{19-16} = Vn{3-0};
1816   let Inst{7}     = Vn{4};
1817   let Inst{3-0}   = Vm{3-0};
1818   let Inst{5}     = lane;
1819 }
1820
1821 class N3VLane16<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1822                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1823                 string opc, string dt, string asm, string cstr,
1824                 list<dag> pattern>
1825   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1826               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1827
1828   // Instruction operands.
1829   bits<5> Vd;
1830   bits<5> Vn;
1831   bits<5> Vm;
1832   bits<2> lane;
1833
1834   let Inst{15-12} = Vd{3-0};
1835   let Inst{22}    = Vd{4};
1836   let Inst{19-16} = Vn{3-0};
1837   let Inst{7}     = Vn{4};
1838   let Inst{2-0}   = Vm{2-0};
1839   let Inst{5}     = lane{1};
1840   let Inst{3}     = lane{0};
1841 }
1842
1843 // Same as N3V except it doesn't have a data type suffix.
1844 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1845            bit op4,
1846            dag oops, dag iops, Format f, InstrItinClass itin,
1847            string opc, string asm, string cstr, list<dag> pattern>
1848   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1849   let Inst{24}    = op24;
1850   let Inst{23}    = op23;
1851   let Inst{21-20} = op21_20;
1852   let Inst{11-8}  = op11_8;
1853   let Inst{6}     = op6;
1854   let Inst{4}     = op4;
1855
1856   // Instruction operands.
1857   bits<5> Vd;
1858   bits<5> Vn;
1859   bits<5> Vm;
1860
1861   let Inst{15-12} = Vd{3-0};
1862   let Inst{22}    = Vd{4};
1863   let Inst{19-16} = Vn{3-0};
1864   let Inst{7}     = Vn{4};
1865   let Inst{3-0}   = Vm{3-0};
1866   let Inst{5}     = Vm{4};
1867 }
1868
1869 // NEON VMOVs between scalar and core registers.
1870 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1871                dag oops, dag iops, Format f, InstrItinClass itin,
1872                string opc, string dt, string asm, list<dag> pattern>
1873   : InstARM<AddrModeNone, 4, IndexModeNone, f, NeonDomain,
1874             "", itin> {
1875   let Inst{27-20} = opcod1;
1876   let Inst{11-8}  = opcod2;
1877   let Inst{6-5}   = opcod3;
1878   let Inst{4}     = 1;
1879   // A8.6.303, A8.6.328, A8.6.329
1880   let Inst{3-0}   = 0b0000;
1881
1882   let OutOperandList = oops;
1883   let InOperandList = !con(iops, (ins pred:$p));
1884   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1885   let Pattern = pattern;
1886   list<Predicate> Predicates = [HasNEON];
1887
1888   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1889
1890   bits<5> V;
1891   bits<4> R;
1892   bits<4> p;
1893   bits<4> lane;
1894
1895   let Inst{31-28} = p{3-0};
1896   let Inst{7}     = V{4};
1897   let Inst{19-16} = V{3-0};
1898   let Inst{15-12} = R{3-0};
1899 }
1900 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1901                 dag oops, dag iops, InstrItinClass itin,
1902                 string opc, string dt, string asm, list<dag> pattern>
1903   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1904              opc, dt, asm, pattern>;
1905 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1906                 dag oops, dag iops, InstrItinClass itin,
1907                 string opc, string dt, string asm, list<dag> pattern>
1908   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1909              opc, dt, asm, pattern>;
1910 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1911             dag oops, dag iops, InstrItinClass itin,
1912             string opc, string dt, string asm, list<dag> pattern>
1913   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1914              opc, dt, asm, pattern>;
1915
1916 // Vector Duplicate Lane (from scalar to all elements)
1917 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1918                 InstrItinClass itin, string opc, string dt, string asm,
1919                 list<dag> pattern>
1920   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1921   let Inst{24-23} = 0b11;
1922   let Inst{21-20} = 0b11;
1923   let Inst{19-16} = op19_16;
1924   let Inst{11-7}  = 0b11000;
1925   let Inst{6}     = op6;
1926   let Inst{4}     = 0;
1927
1928   bits<5> Vd;
1929   bits<5> Vm;
1930   bits<4> lane;
1931
1932   let Inst{22}     = Vd{4};
1933   let Inst{15-12} = Vd{3-0};
1934   let Inst{5}     = Vm{4};
1935   let Inst{3-0} = Vm{3-0};
1936 }
1937
1938 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1939 // for single-precision FP.
1940 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1941   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1942 }