lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats ----------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71 def DPSoRegImmFrm  : Format<42>;
  72
  73 // Misc flags.
  74
  75 // The instruction has an Rn register operand.
  76 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  77 // it doesn't have a Rn operand.
  78 class UnaryDP    { bit isUnaryDataProc = 1; }
  79
  80 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  81 // a 16-bit Thumb instruction if certain conditions are met.
  82 class Xform16Bit { bit canXformTo16Bit = 1; }
  83
  84 //===----------------------------------------------------------------------===//
  85 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  86 //
  87
  88 // FIXME: Once the JIT is MC-ized, these can go away.
  89 // Addressing mode.
  90 class AddrMode<bits<5> val> {
  91   bits<5> Value = val;
  92 }
  93 def AddrModeNone    : AddrMode<0>;
  94 def AddrMode1       : AddrMode<1>;
  95 def AddrMode2       : AddrMode<2>;
  96 def AddrMode3       : AddrMode<3>;
  97 def AddrMode4       : AddrMode<4>;
  98 def AddrMode5       : AddrMode<5>;
  99 def AddrMode6       : AddrMode<6>;
 100 def AddrModeT1_1    : AddrMode<7>;
 101 def AddrModeT1_2    : AddrMode<8>;
 102 def AddrModeT1_4    : AddrMode<9>;
 103 def AddrModeT1_s    : AddrMode<10>;
 104 def AddrModeT2_i12  : AddrMode<11>;
 105 def AddrModeT2_i8   : AddrMode<12>;
 106 def AddrModeT2_so   : AddrMode<13>;
 107 def AddrModeT2_pc   : AddrMode<14>;
 108 def AddrModeT2_i8s4 : AddrMode<15>;
 109 def AddrMode_i12    : AddrMode<16>;
 110
 111 // Load / store index mode.
 112 class IndexMode<bits<2> val> {
 113   bits<2> Value = val;
 114 }
 115 def IndexModeNone : IndexMode<0>;
 116 def IndexModePre  : IndexMode<1>;
 117 def IndexModePost : IndexMode<2>;
 118 def IndexModeUpd  : IndexMode<3>;
 119
 120 // Instruction execution domain.
 121 class Domain<bits<3> val> {
 122   bits<3> Value = val;
 123 }
 124 def GenericDomain : Domain<0>;
 125 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 126 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 127 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 128 def VFPNeonA8Domain : Domain<5>; // Instructions in VFP & Neon under A8
 129
 130 //===----------------------------------------------------------------------===//
 131 // ARM special operands.
 132 //
 133
 134 // ARM imod and iflag operands, used only by the CPS instruction.
 135 def imod_op : Operand<i32> {
 136   let PrintMethod = "printCPSIMod";
 137 }
 138
 139 def ProcIFlagsOperand : AsmOperandClass {
 140   let Name = "ProcIFlags";
 141   let ParserMethod = "parseProcIFlagsOperand";
 142 }
 143 def iflags_op : Operand<i32> {
 144   let PrintMethod = "printCPSIFlag";
 145   let ParserMatchClass = ProcIFlagsOperand;
 146 }
 147
 148 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 149 // register whose default is 0 (no register).
 150 def CondCodeOperand : AsmOperandClass { let Name = "CondCode"; }
 151 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 152                                      (ops (i32 14), (i32 zero_reg))> {
 153   let PrintMethod = "printPredicateOperand";
 154   let ParserMatchClass = CondCodeOperand;
 155         let DecoderMethod = "DecodePredicateOperand";
 156 }
 157
 158 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 159 def CCOutOperand : AsmOperandClass { let Name = "CCOut"; }
 160 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 161   let EncoderMethod = "getCCOutOpValue";
 162   let PrintMethod = "printSBitModifierOperand";
 163   let ParserMatchClass = CCOutOperand;
 164         let DecoderMethod = "DecodeCCOutOperand";
 165 }
 166
 167 // Same as cc_out except it defaults to setting CPSR.
 168 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 169   let EncoderMethod = "getCCOutOpValue";
 170   let PrintMethod = "printSBitModifierOperand";
 171   let ParserMatchClass = CCOutOperand;
 172         let DecoderMethod = "DecodeCCOutOperand";
 173 }
 174
 175 // ARM special operands for disassembly only.
 176 //
 177 def SetEndAsmOperand : AsmOperandClass {
 178   let Name = "SetEndImm";
 179   let ParserMethod = "parseSetEndImm";
 180 }
 181 def setend_op : Operand<i32> {
 182   let PrintMethod = "printSetendOperand";
 183   let ParserMatchClass = SetEndAsmOperand;
 184 }
 185
 186 def MSRMaskOperand : AsmOperandClass {
 187   let Name = "MSRMask";
 188   let ParserMethod = "parseMSRMaskOperand";
 189 }
 190 def msr_mask : Operand<i32> {
 191   let PrintMethod = "printMSRMaskOperand";
 192   let DecoderMethod = "DecodeMSRMask";
 193   let ParserMatchClass = MSRMaskOperand;
 194 }
 195
 196 // Shift Right Immediate - A shift right immediate is encoded differently from
 197 // other shift immediates. The imm6 field is encoded like so:
 198 //
 199 //    Offset    Encoding
 200 //     8        imm6<5:3> = '001', 8 - <imm> is encoded in imm6<2:0>
 201 //     16       imm6<5:4> = '01', 16 - <imm> is encoded in imm6<3:0>
 202 //     32       imm6<5> = '1', 32 - <imm> is encoded in imm6<4:0>
 203 //     64       64 - <imm> is encoded in imm6<5:0>
 204 def shr_imm8  : Operand<i32> {
 205   let EncoderMethod = "getShiftRight8Imm";
 206   let DecoderMethod = "DecodeShiftRight8Imm";
 207 }
 208 def shr_imm16 : Operand<i32> {
 209   let EncoderMethod = "getShiftRight16Imm";
 210   let DecoderMethod = "DecodeShiftRight16Imm";
 211 }
 212 def shr_imm32 : Operand<i32> {
 213   let EncoderMethod = "getShiftRight32Imm";
 214   let DecoderMethod = "DecodeShiftRight32Imm";
 215 }
 216 def shr_imm64 : Operand<i32> {
 217   let EncoderMethod = "getShiftRight64Imm";
 218   let DecoderMethod = "DecodeShiftRight64Imm";
 219 }
 220
 221 //===----------------------------------------------------------------------===//
 222 // ARM Instruction templates.
 223 //
 224
 225 class InstTemplate<AddrMode am, int sz, IndexMode im,
 226                    Format f, Domain d, string cstr, InstrItinClass itin>
 227   : Instruction {
 228   let Namespace = "ARM";
 229
 230   AddrMode AM = am;
 231   int Size = sz;
 232   IndexMode IM = im;
 233   bits<2> IndexModeBits = IM.Value;
 234   Format F = f;
 235   bits<6> Form = F.Value;
 236   Domain D = d;
 237   bit isUnaryDataProc = 0;
 238   bit canXformTo16Bit = 0;
 239   // The instruction is a 16-bit flag setting Thumb instruction. Used
 240   // by the parser to determine whether to require the 'S' suffix on the
 241   // mnemonic (when not in an IT block) or preclude it (when in an IT block).
 242   bit thumbArithFlagSetting = 0;
 243
 244   // If this is a pseudo instruction, mark it isCodeGenOnly.
 245   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 246
 247   // The layout of TSFlags should be kept in sync with ARMBaseInfo.h.
 248   let TSFlags{4-0}   = AM.Value;
 249   let TSFlags{6-5}   = IndexModeBits;
 250   let TSFlags{12-7} = Form;
 251   let TSFlags{13}    = isUnaryDataProc;
 252   let TSFlags{14}    = canXformTo16Bit;
 253   let TSFlags{17-15} = D.Value;
 254   let TSFlags{18}    = thumbArithFlagSetting;
 255
 256   let Constraints = cstr;
 257   let Itinerary = itin;
 258 }
 259
 260 class Encoding {
 261   field bits<32> Inst;
 262 }
 263
 264 class InstARM<AddrMode am, int sz, IndexMode im,
 265               Format f, Domain d, string cstr, InstrItinClass itin>
 266   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding {
 267   let DecoderNamespace = "ARM";
 268 }
 269
 270 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 271 // on by adding flavors to specific instructions.
 272 class InstThumb<AddrMode am, int sz, IndexMode im,
 273                 Format f, Domain d, string cstr, InstrItinClass itin>
 274   : InstTemplate<am, sz, im, f, d, cstr, itin> {
 275   let DecoderNamespace = "Thumb";
 276 }
 277
 278 class PseudoInst<dag oops, dag iops, InstrItinClass itin, list<dag> pattern>
 279   : InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo,
 280                  GenericDomain, "", itin> {
 281   let OutOperandList = oops;
 282   let InOperandList = iops;
 283   let Pattern = pattern;
 284   let isCodeGenOnly = 1;
 285   let isPseudo = 1;
 286 }
 287
 288 // PseudoInst that's ARM-mode only.
 289 class ARMPseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 290                     list<dag> pattern>
 291   : PseudoInst<oops, iops, itin, pattern> {
 292   let Size = sz;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // PseudoInst that's Thumb-mode only.
 297 class tPseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 298                     list<dag> pattern>
 299   : PseudoInst<oops, iops, itin, pattern> {
 300   let Size = sz;
 301   list<Predicate> Predicates = [IsThumb];
 302 }
 303
 304 // PseudoInst that's Thumb2-mode only.
 305 class t2PseudoInst<dag oops, dag iops, int sz, InstrItinClass itin,
 306                     list<dag> pattern>
 307   : PseudoInst<oops, iops, itin, pattern> {
 308   let Size = sz;
 309   list<Predicate> Predicates = [IsThumb2];
 310 }
 311
 312 class ARMPseudoExpand<dag oops, dag iops, int sz,
 313                       InstrItinClass itin, list<dag> pattern,
 314                       dag Result>
 315   : ARMPseudoInst<oops, iops, sz, itin, pattern>,
 316     PseudoInstExpansion<Result>;
 317
 318 class tPseudoExpand<dag oops, dag iops, int sz,
 319                     InstrItinClass itin, list<dag> pattern,
 320                     dag Result>
 321   : tPseudoInst<oops, iops, sz, itin, pattern>,
 322     PseudoInstExpansion<Result>;
 323
 324 class t2PseudoExpand<dag oops, dag iops, int sz,
 325                     InstrItinClass itin, list<dag> pattern,
 326                     dag Result>
 327   : t2PseudoInst<oops, iops, sz, itin, pattern>,
 328     PseudoInstExpansion<Result>;
 329
 330 // Almost all ARM instructions are predicable.
 331 class I<dag oops, dag iops, AddrMode am, int sz,
 332         IndexMode im, Format f, InstrItinClass itin,
 333         string opc, string asm, string cstr,
 334         list<dag> pattern>
 335   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 336   bits<4> p;
 337   let Inst{31-28} = p;
 338   let OutOperandList = oops;
 339   let InOperandList = !con(iops, (ins pred:$p));
 340   let AsmString = !strconcat(opc, "${p}", asm);
 341   let Pattern = pattern;
 342   list<Predicate> Predicates = [IsARM];
 343 }
 344
 345 // A few are not predicable
 346 class InoP<dag oops, dag iops, AddrMode am, int sz,
 347            IndexMode im, Format f, InstrItinClass itin,
 348            string opc, string asm, string cstr,
 349            list<dag> pattern>
 350   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 351   let OutOperandList = oops;
 352   let InOperandList = iops;
 353   let AsmString = !strconcat(opc, asm);
 354   let Pattern = pattern;
 355   let isPredicable = 0;
 356   list<Predicate> Predicates = [IsARM];
 357 }
 358
 359 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 360 // operand since by default it's a zero register. It will become an implicit def
 361 // once it's "flipped".
 362 class sI<dag oops, dag iops, AddrMode am, int sz,
 363          IndexMode im, Format f, InstrItinClass itin,
 364          string opc, string asm, string cstr,
 365          list<dag> pattern>
 366   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 367   bits<4> p; // Predicate operand
 368   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 369   let Inst{31-28} = p;
 370   let Inst{20} = s;
 371
 372   let OutOperandList = oops;
 373   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 374   let AsmString = !strconcat(opc, "${s}${p}", asm);
 375   let Pattern = pattern;
 376   list<Predicate> Predicates = [IsARM];
 377 }
 378
 379 // Special cases
 380 class XI<dag oops, dag iops, AddrMode am, int sz,
 381          IndexMode im, Format f, InstrItinClass itin,
 382          string asm, string cstr, list<dag> pattern>
 383   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 384   let OutOperandList = oops;
 385   let InOperandList = iops;
 386   let AsmString = asm;
 387   let Pattern = pattern;
 388   list<Predicate> Predicates = [IsARM];
 389 }
 390
 391 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 392          string opc, string asm, list<dag> pattern>
 393   : I<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 394       opc, asm, "", pattern>;
 395 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 396           string opc, string asm, list<dag> pattern>
 397   : sI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 398        opc, asm, "", pattern>;
 399 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 400           string asm, list<dag> pattern>
 401   : XI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 402        asm, "", pattern>;
 403 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 404             string opc, string asm, list<dag> pattern>
 405   : InoP<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
 406          opc, asm, "", pattern>;
 407
 408 // Ctrl flow instructions
 409 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 410           string opc, string asm, list<dag> pattern>
 411   : I<oops, iops, AddrModeNone, 4, IndexModeNone, BrFrm, itin,
 412       opc, asm, "", pattern> {
 413   let Inst{27-24} = opcod;
 414 }
 415 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 416            string asm, list<dag> pattern>
 417   : XI<oops, iops, AddrModeNone, 4, IndexModeNone, BrFrm, itin,
 418        asm, "", pattern> {
 419   let Inst{27-24} = opcod;
 420 }
 421
 422 // BR_JT instructions
 423 class JTI<dag oops, dag iops, InstrItinClass itin,
 424           string asm, list<dag> pattern>
 425   : XI<oops, iops, AddrModeNone, 0, IndexModeNone, BrMiscFrm, itin,
 426        asm, "", pattern>;
 427
 428 // Atomic load/store instructions
 429 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 430               string opc, string asm, list<dag> pattern>
 431   : I<oops, iops, AddrModeNone, 4, IndexModeNone, LdStExFrm, itin,
 432       opc, asm, "", pattern> {
 433   bits<4> Rt;
 434   bits<4> addr;
 435   let Inst{27-23} = 0b00011;
 436   let Inst{22-21} = opcod;
 437   let Inst{20}    = 1;
 438   let Inst{19-16} = addr;
 439   let Inst{15-12} = Rt;
 440   let Inst{11-0}  = 0b111110011111;
 441 }
 442 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 443               string opc, string asm, list<dag> pattern>
 444   : I<oops, iops, AddrModeNone, 4, IndexModeNone, LdStExFrm, itin,
 445       opc, asm, "", pattern> {
 446   bits<4> Rd;
 447   bits<4> Rt;
 448   bits<4> addr;
 449   let Inst{27-23} = 0b00011;
 450   let Inst{22-21} = opcod;
 451   let Inst{20}    = 0;
 452   let Inst{19-16} = addr;
 453   let Inst{15-12} = Rd;
 454   let Inst{11-4}  = 0b11111001;
 455   let Inst{3-0}   = Rt;
 456 }
 457 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 458   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, $addr", pattern> {
 459   bits<4> Rt;
 460   bits<4> Rt2;
 461   bits<4> addr;
 462   let Inst{27-23} = 0b00010;
 463   let Inst{22} = b;
 464   let Inst{21-20} = 0b00;
 465   let Inst{19-16} = addr;
 466   let Inst{15-12} = Rt;
 467   let Inst{11-4} = 0b00001001;
 468   let Inst{3-0} = Rt2;
 469 }
 470
 471 // addrmode1 instructions
 472 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 473           string opc, string asm, list<dag> pattern>
 474   : I<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 475       opc, asm, "", pattern> {
 476   let Inst{24-21} = opcod;
 477   let Inst{27-26} = 0b00;
 478 }
 479 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 480            string opc, string asm, list<dag> pattern>
 481   : sI<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 482        opc, asm, "", pattern> {
 483   let Inst{24-21} = opcod;
 484   let Inst{27-26} = 0b00;
 485 }
 486 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 487            string asm, list<dag> pattern>
 488   : XI<oops, iops, AddrMode1, 4, IndexModeNone, f, itin,
 489        asm, "", pattern> {
 490   let Inst{24-21} = opcod;
 491   let Inst{27-26} = 0b00;
 492 }
 493
 494 // loads
 495
 496 // LDR/LDRB/STR/STRB/...
 497 class AI2ldst<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 498              Format f, InstrItinClass itin, string opc, string asm,
 499              list<dag> pattern>
 500   : I<oops, iops, am, 4, IndexModeNone, f, itin, opc, asm,
 501       "", pattern> {
 502   let Inst{27-25} = op;
 503   let Inst{24} = 1;  // 24 == P
 504   // 23 == U
 505   let Inst{22} = isByte;
 506   let Inst{21} = 0;  // 21 == W
 507   let Inst{20} = isLd;
 508 }
 509 // Indexed load/stores
 510 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 511                 IndexMode im, Format f, InstrItinClass itin, string opc,
 512                 string asm, string cstr, list<dag> pattern>
 513   : I<oops, iops, AddrMode2, 4, im, f, itin,
 514       opc, asm, cstr, pattern> {
 515   bits<4> Rt;
 516   let Inst{27-26} = 0b01;
 517   let Inst{24}    = isPre; // P bit
 518   let Inst{22}    = isByte; // B bit
 519   let Inst{21}    = isPre; // W bit
 520   let Inst{20}    = isLd; // L bit
 521   let Inst{15-12} = Rt;
 522 }
 523 class AI2stridx_reg<bit isByte, bit isPre, dag oops, dag iops,
 524                 IndexMode im, Format f, InstrItinClass itin, string opc,
 525                 string asm, string cstr, list<dag> pattern>
 526   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 527                pattern> {
 528   // AM2 store w/ two operands: (GPR, am2offset)
 529   // {12}     isAdd
 530   // {11-0}   imm12/Rm
 531   bits<14> offset;
 532   bits<4> Rn;
 533   let Inst{25} = 1;
 534   let Inst{23} = offset{12};
 535   let Inst{19-16} = Rn;
 536   let Inst{11-5} = offset{11-5};
 537   let Inst{4} = 0;
 538   let Inst{3-0} = offset{3-0};
 539 }
 540
 541 class AI2stridx_imm<bit isByte, bit isPre, dag oops, dag iops,
 542                 IndexMode im, Format f, InstrItinClass itin, string opc,
 543                 string asm, string cstr, list<dag> pattern>
 544   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 545                pattern> {
 546   // AM2 store w/ two operands: (GPR, am2offset)
 547   // {12}     isAdd
 548   // {11-0}   imm12/Rm
 549   bits<14> offset;
 550   bits<4> Rn;
 551   let Inst{25} = 0;
 552   let Inst{23} = offset{12};
 553   let Inst{19-16} = Rn;
 554   let Inst{11-0} = offset{11-0};
 555 }
 556
 557
 558 // FIXME: Merge with the above class when addrmode2 gets used for STR, STRB
 559 // but for now use this class for STRT and STRBT.
 560 class AI2stridxT<bit isByte, bit isPre, dag oops, dag iops,
 561                 IndexMode im, Format f, InstrItinClass itin, string opc,
 562                 string asm, string cstr, list<dag> pattern>
 563   : AI2ldstidx<0, isByte, isPre, oops, iops, im, f, itin, opc, asm, cstr,
 564                pattern> {
 565   // AM2 store w/ two operands: (GPR, am2offset)
 566   // {17-14}  Rn
 567   // {13}     1 == Rm, 0 == imm12
 568   // {12}     isAdd
 569   // {11-0}   imm12/Rm
 570   bits<18> addr;
 571   let Inst{25} = addr{13};
 572   let Inst{23} = addr{12};
 573   let Inst{19-16} = addr{17-14};
 574   let Inst{11-0} = addr{11-0};
 575 }
 576
 577 // addrmode3 instructions
 578 class AI3ld<bits<4> op, bit op20, dag oops, dag iops, Format f,
 579             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 580   : I<oops, iops, AddrMode3, 4, IndexModeNone, f, itin,
 581       opc, asm, "", pattern> {
 582   bits<14> addr;
 583   bits<4> Rt;
 584   let Inst{27-25} = 0b000;
 585   let Inst{24}    = 1;            // P bit
 586   let Inst{23}    = addr{8};      // U bit
 587   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 588   let Inst{21}    = 0;            // W bit
 589   let Inst{20}    = op20;         // L bit
 590   let Inst{19-16} = addr{12-9};   // Rn
 591   let Inst{15-12} = Rt;           // Rt
 592   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 593   let Inst{7-4}   = op;
 594   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 595
 596   let DecoderMethod = "DecodeAddrMode3Instruction";
 597 }
 598
 599 class AI3ldstidx<bits<4> op, bit op20, bit isPre, dag oops, dag iops,
 600                 IndexMode im, Format f, InstrItinClass itin, string opc,
 601                 string asm, string cstr, list<dag> pattern>
 602   : I<oops, iops, AddrMode3, 4, im, f, itin,
 603       opc, asm, cstr, pattern> {
 604   bits<4> Rt;
 605   let Inst{27-25} = 0b000;
 606   let Inst{24}    = isPre;        // P bit
 607   let Inst{21}    = isPre;        // W bit
 608   let Inst{20}    = op20;         // L bit
 609   let Inst{15-12} = Rt;           // Rt
 610   let Inst{7-4}   = op;
 611 }
 612
 613 // FIXME: Merge with the above class when addrmode2 gets used for LDR, LDRB
 614 // but for now use this class for LDRSBT, LDRHT, LDSHT.
 615 class AI3ldstidxT<bits<4> op, bit isLoad, dag oops, dag iops,
 616                   IndexMode im, Format f, InstrItinClass itin, string opc,
 617                   string asm, string cstr, list<dag> pattern>
 618   : I<oops, iops, AddrMode3, 4, im, f, itin, opc, asm, cstr, pattern> {
 619   // {13}     1 == imm8, 0 == Rm
 620   // {12-9}   Rn
 621   // {8}      isAdd
 622   // {7-4}    imm7_4/zero
 623   // {3-0}    imm3_0/Rm
 624   bits<4> addr;
 625   bits<4> Rt;
 626   let Inst{27-25} = 0b000;
 627   let Inst{24}    = 0;            // P bit
 628   let Inst{21}    = 1;
 629   let Inst{20}    = isLoad;       // L bit
 630   let Inst{19-16} = addr;         // Rn
 631   let Inst{15-12} = Rt;           // Rt
 632   let Inst{7-4}   = op;
 633 }
 634
 635 // stores
 636 class AI3str<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 637              string opc, string asm, list<dag> pattern>
 638   : I<oops, iops, AddrMode3, 4, IndexModeNone, f, itin,
 639       opc, asm, "", pattern> {
 640   bits<14> addr;
 641   bits<4> Rt;
 642   let Inst{27-25} = 0b000;
 643   let Inst{24}    = 1;            // P bit
 644   let Inst{23}    = addr{8};      // U bit
 645   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 646   let Inst{21}    = 0;            // W bit
 647   let Inst{20}    = 0;            // L bit
 648   let Inst{19-16} = addr{12-9};   // Rn
 649   let Inst{15-12} = Rt;           // Rt
 650   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 651   let Inst{7-4}   = op;
 652   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 653   let DecoderMethod = "DecodeAddrMode3Instruction";
 654 }
 655
 656 // addrmode4 instructions
 657 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 658            string asm, string cstr, list<dag> pattern>
 659   : XI<oops, iops, AddrMode4, 4, im, f, itin, asm, cstr, pattern> {
 660   bits<4>  p;
 661   bits<16> regs;
 662   bits<4>  Rn;
 663   let Inst{31-28} = p;
 664   let Inst{27-25} = 0b100;
 665   let Inst{22}    = 0; // S bit
 666   let Inst{19-16} = Rn;
 667   let Inst{15-0}  = regs;
 668 }
 669
 670 // Unsigned multiply, multiply-accumulate instructions.
 671 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 672              string opc, string asm, list<dag> pattern>
 673   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 674       opc, asm, "", pattern> {
 675   let Inst{7-4}   = 0b1001;
 676   let Inst{20}    = 0; // S bit
 677   let Inst{27-21} = opcod;
 678 }
 679 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 680               string opc, string asm, list<dag> pattern>
 681   : sI<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 682        opc, asm, "", pattern> {
 683   let Inst{7-4}   = 0b1001;
 684   let Inst{27-21} = opcod;
 685 }
 686
 687 // Most significant word multiply
 688 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 689              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 690   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 691       opc, asm, "", pattern> {
 692   bits<4> Rd;
 693   bits<4> Rn;
 694   bits<4> Rm;
 695   let Inst{7-4}   = opc7_4;
 696   let Inst{20}    = 1;
 697   let Inst{27-21} = opcod;
 698   let Inst{19-16} = Rd;
 699   let Inst{11-8}  = Rm;
 700   let Inst{3-0}   = Rn;
 701 }
 702 // MSW multiple w/ Ra operand
 703 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 704               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 705   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 706   bits<4> Ra;
 707   let Inst{15-12} = Ra;
 708 }
 709
 710 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 711 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 712               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 713   : I<oops, iops, AddrModeNone, 4, IndexModeNone, MulFrm, itin,
 714       opc, asm, "", pattern> {
 715   bits<4> Rn;
 716   bits<4> Rm;
 717   let Inst{4}     = 0;
 718   let Inst{7}     = 1;
 719   let Inst{20}    = 0;
 720   let Inst{27-21} = opcod;
 721   let Inst{6-5}   = bit6_5;
 722   let Inst{11-8}  = Rm;
 723   let Inst{3-0}   = Rn;
 724 }
 725 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 726               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 727   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 728   bits<4> Rd;
 729   let Inst{19-16} = Rd;
 730 }
 731
 732 // AMulxyI with Ra operand
 733 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 734               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 735   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 736   bits<4> Ra;
 737   let Inst{15-12} = Ra;
 738 }
 739 // SMLAL*
 740 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 741               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 742   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 743   bits<4> RdLo;
 744   bits<4> RdHi;
 745   let Inst{19-16} = RdHi;
 746   let Inst{15-12} = RdLo;
 747 }
 748
 749 // Extend instructions.
 750 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 751             string opc, string asm, list<dag> pattern>
 752   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ExtFrm, itin,
 753       opc, asm, "", pattern> {
 754   // All AExtI instructions have Rd and Rm register operands.
 755   bits<4> Rd;
 756   bits<4> Rm;
 757   let Inst{15-12} = Rd;
 758   let Inst{3-0}   = Rm;
 759   let Inst{7-4}   = 0b0111;
 760   let Inst{9-8}   = 0b00;
 761   let Inst{27-20} = opcod;
 762 }
 763
 764 // Misc Arithmetic instructions.
 765 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 766                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 767   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ArithMiscFrm, itin,
 768       opc, asm, "", pattern> {
 769   bits<4> Rd;
 770   bits<4> Rm;
 771   let Inst{27-20} = opcod;
 772   let Inst{19-16} = 0b1111;
 773   let Inst{15-12} = Rd;
 774   let Inst{11-8}  = 0b1111;
 775   let Inst{7-4}   = opc7_4;
 776   let Inst{3-0}   = Rm;
 777 }
 778
 779 // PKH instructions
 780 def PKHLSLAsmOperand : AsmOperandClass {
 781   let Name = "PKHLSLImm";
 782   let ParserMethod = "parsePKHLSLImm";
 783 }
 784 def pkh_lsl_amt: Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 32; }]>{
 785   let PrintMethod = "printPKHLSLShiftImm";
 786   let ParserMatchClass = PKHLSLAsmOperand;
 787 }
 788 def PKHASRAsmOperand : AsmOperandClass {
 789   let Name = "PKHASRImm";
 790   let ParserMethod = "parsePKHASRImm";
 791 }
 792 def pkh_asr_amt: Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm <= 32; }]>{
 793   let PrintMethod = "printPKHASRShiftImm";
 794   let ParserMatchClass = PKHASRAsmOperand;
 795 }
 796
 797 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 798             string opc, string asm, list<dag> pattern>
 799   : I<oops, iops, AddrModeNone, 4, IndexModeNone, ArithMiscFrm, itin,
 800       opc, asm, "", pattern> {
 801   bits<4> Rd;
 802   bits<4> Rn;
 803   bits<4> Rm;
 804   bits<5> sh;
 805   let Inst{27-20} = opcod;
 806   let Inst{19-16} = Rn;
 807   let Inst{15-12} = Rd;
 808   let Inst{11-7}  = sh;
 809   let Inst{6}     = tb;
 810   let Inst{5-4}   = 0b01;
 811   let Inst{3-0}   = Rm;
 812 }
 813
 814 //===----------------------------------------------------------------------===//
 815
 816 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 817 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 818   list<Predicate> Predicates = [IsARM];
 819 }
 820 class ARMV5TPat<dag pattern, dag result> : Pat<pattern, result> {
 821   list<Predicate> Predicates = [IsARM, HasV5T];
 822 }
 823 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 824   list<Predicate> Predicates = [IsARM, HasV5TE];
 825 }
 826 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 827   list<Predicate> Predicates = [IsARM, HasV6];
 828 }
 829
 830 //===----------------------------------------------------------------------===//
 831 // Thumb Instruction Format Definitions.
 832 //
 833
 834 class ThumbI<dag oops, dag iops, AddrMode am, int sz,
 835              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 836   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 837   let OutOperandList = oops;
 838   let InOperandList = iops;
 839   let AsmString = asm;
 840   let Pattern = pattern;
 841   list<Predicate> Predicates = [IsThumb];
 842 }
 843
 844 // TI - Thumb instruction.
 845 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 846   : ThumbI<oops, iops, AddrModeNone, 2, itin, asm, "", pattern>;
 847
 848 // Two-address instructions
 849 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 850           list<dag> pattern>
 851   : ThumbI<oops, iops, AddrModeNone, 2, itin, asm, "$lhs = $dst",
 852            pattern>;
 853
 854 // tBL, tBX 32-bit instructions
 855 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 856            dag oops, dag iops, InstrItinClass itin, string asm,
 857            list<dag> pattern>
 858     : ThumbI<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>,
 859       Encoding {
 860   let Inst{31-27} = opcod1;
 861   let Inst{15-14} = opcod2;
 862   let Inst{12}    = opcod3;
 863 }
 864
 865 // BR_JT instructions
 866 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 867            list<dag> pattern>
 868   : ThumbI<oops, iops, AddrModeNone, 0, itin, asm, "", pattern>;
 869
 870 // Thumb1 only
 871 class Thumb1I<dag oops, dag iops, AddrMode am, int sz,
 872               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 873   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 874   let OutOperandList = oops;
 875   let InOperandList = iops;
 876   let AsmString = asm;
 877   let Pattern = pattern;
 878   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 879 }
 880
 881 class T1I<dag oops, dag iops, InstrItinClass itin,
 882           string asm, list<dag> pattern>
 883   : Thumb1I<oops, iops, AddrModeNone, 2, itin, asm, "", pattern>;
 884 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 885             string asm, list<dag> pattern>
 886   : Thumb1I<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>;
 887
 888 // Two-address instructions
 889 class T1It<dag oops, dag iops, InstrItinClass itin,
 890            string asm, string cstr, list<dag> pattern>
 891   : Thumb1I<oops, iops, AddrModeNone, 2, itin,
 892             asm, cstr, pattern>;
 893
 894 // Thumb1 instruction that can either be predicated or set CPSR.
 895 class Thumb1sI<dag oops, dag iops, AddrMode am, int sz,
 896                InstrItinClass itin,
 897                string opc, string asm, string cstr, list<dag> pattern>
 898   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 899   let OutOperandList = !con(oops, (outs s_cc_out:$s));
 900   let InOperandList = !con(iops, (ins pred:$p));
 901   let AsmString = !strconcat(opc, "${s}${p}", asm);
 902   let Pattern = pattern;
 903   let thumbArithFlagSetting = 1;
 904   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 905 }
 906
 907 class T1sI<dag oops, dag iops, InstrItinClass itin,
 908            string opc, string asm, list<dag> pattern>
 909   : Thumb1sI<oops, iops, AddrModeNone, 2, itin, opc, asm, "", pattern>;
 910
 911 // Two-address instructions
 912 class T1sIt<dag oops, dag iops, InstrItinClass itin,
 913             string opc, string asm, list<dag> pattern>
 914   : Thumb1sI<oops, iops, AddrModeNone, 2, itin, opc, asm,
 915              "$Rn = $Rdn", pattern>;
 916
 917 // Thumb1 instruction that can be predicated.
 918 class Thumb1pI<dag oops, dag iops, AddrMode am, int sz,
 919                InstrItinClass itin,
 920                string opc, string asm, string cstr, list<dag> pattern>
 921   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 922   let OutOperandList = oops;
 923   let InOperandList = !con(iops, (ins pred:$p));
 924   let AsmString = !strconcat(opc, "${p}", asm);
 925   let Pattern = pattern;
 926   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 927 }
 928
 929 class T1pI<dag oops, dag iops, InstrItinClass itin,
 930            string opc, string asm, list<dag> pattern>
 931   : Thumb1pI<oops, iops, AddrModeNone, 2, itin, opc, asm, "", pattern>;
 932
 933 // Two-address instructions
 934 class T1pIt<dag oops, dag iops, InstrItinClass itin,
 935             string opc, string asm, list<dag> pattern>
 936   : Thumb1pI<oops, iops, AddrModeNone, 2, itin, opc, asm,
 937              "$Rn = $Rdn", pattern>;
 938
 939 class T1pIs<dag oops, dag iops,
 940             InstrItinClass itin, string opc, string asm, list<dag> pattern>
 941   : Thumb1pI<oops, iops, AddrModeT1_s, 2, itin, opc, asm, "", pattern>;
 942
 943 class Encoding16 : Encoding {
 944   let Inst{31-16} = 0x0000;
 945 }
 946
 947 // A6.2 16-bit Thumb instruction encoding
 948 class T1Encoding<bits<6> opcode> : Encoding16 {
 949   let Inst{15-10} = opcode;
 950 }
 951
 952 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
 953 class T1General<bits<5> opcode> : Encoding16 {
 954   let Inst{15-14} = 0b00;
 955   let Inst{13-9} = opcode;
 956 }
 957
 958 // A6.2.2 Data-processing encoding.
 959 class T1DataProcessing<bits<4> opcode> : Encoding16 {
 960   let Inst{15-10} = 0b010000;
 961   let Inst{9-6} = opcode;
 962 }
 963
 964 // A6.2.3 Special data instructions and branch and exchange encoding.
 965 class T1Special<bits<4> opcode> : Encoding16 {
 966   let Inst{15-10} = 0b010001;
 967   let Inst{9-6}   = opcode;
 968 }
 969
 970 // A6.2.4 Load/store single data item encoding.
 971 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
 972   let Inst{15-12} = opA;
 973   let Inst{11-9}  = opB;
 974 }
 975 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
 976
 977 class T1BranchCond<bits<4> opcode> : Encoding16 {
 978   let Inst{15-12} = opcode;
 979 }
 980
 981 // Helper classes to encode Thumb1 loads and stores. For immediates, the
 982 // following bits are used for "opA" (see A6.2.4):
 983 //
 984 //   0b0110 => Immediate, 4 bytes
 985 //   0b1000 => Immediate, 2 bytes
 986 //   0b0111 => Immediate, 1 byte
 987 class T1pILdStEncode<bits<3> opcode, dag oops, dag iops, AddrMode am,
 988                      InstrItinClass itin, string opc, string asm,
 989                      list<dag> pattern>
 990   : Thumb1pI<oops, iops, am, 2, itin, opc, asm, "", pattern>,
 991     T1LoadStore<0b0101, opcode> {
 992   bits<3> Rt;
 993   bits<8> addr;
 994   let Inst{8-6} = addr{5-3};    // Rm
 995   let Inst{5-3} = addr{2-0};    // Rn
 996   let Inst{2-0} = Rt;
 997 }
 998 class T1pILdStEncodeImm<bits<4> opA, bit opB, dag oops, dag iops, AddrMode am,
 999                         InstrItinClass itin, string opc, string asm,
1000                         list<dag> pattern>
1001   : Thumb1pI<oops, iops, am, 2, itin, opc, asm, "", pattern>,
1002     T1LoadStore<opA, {opB,?,?}> {
1003   bits<3> Rt;
1004   bits<8> addr;
1005   let Inst{10-6} = addr{7-3};   // imm5
1006   let Inst{5-3}  = addr{2-0};   // Rn
1007   let Inst{2-0}  = Rt;
1008 }
1009
1010 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1011 class T1Misc<bits<7> opcode> : Encoding16 {
1012   let Inst{15-12} = 0b1011;
1013   let Inst{11-5} = opcode;
1014 }
1015
1016 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1017 class Thumb2I<dag oops, dag iops, AddrMode am, int sz,
1018               InstrItinClass itin,
1019               string opc, string asm, string cstr, list<dag> pattern>
1020   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1021   let OutOperandList = oops;
1022   let InOperandList = !con(iops, (ins pred:$p));
1023   let AsmString = !strconcat(opc, "${p}", asm);
1024   let Pattern = pattern;
1025   list<Predicate> Predicates = [IsThumb2];
1026   let DecoderNamespace = "Thumb2";
1027 }
1028
1029 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1030 // input operand since by default it's a zero register. It will become an
1031 // implicit def once it's "flipped".
1032 //
1033 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1034 // more consistent.
1035 class Thumb2sI<dag oops, dag iops, AddrMode am, int sz,
1036                InstrItinClass itin,
1037                string opc, string asm, string cstr, list<dag> pattern>
1038   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1039   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
1040   let Inst{20} = s;
1041
1042   let OutOperandList = oops;
1043   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1044   let AsmString = !strconcat(opc, "${s}${p}", asm);
1045   let Pattern = pattern;
1046   list<Predicate> Predicates = [IsThumb2];
1047   let DecoderNamespace = "Thumb2";
1048 }
1049
1050 // Special cases
1051 class Thumb2XI<dag oops, dag iops, AddrMode am, int sz,
1052                InstrItinClass itin,
1053                string asm, string cstr, list<dag> pattern>
1054   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1055   let OutOperandList = oops;
1056   let InOperandList = iops;
1057   let AsmString = asm;
1058   let Pattern = pattern;
1059   list<Predicate> Predicates = [IsThumb2];
1060   let DecoderNamespace = "Thumb2";
1061 }
1062
1063 class ThumbXI<dag oops, dag iops, AddrMode am, int sz,
1064               InstrItinClass itin,
1065               string asm, string cstr, list<dag> pattern>
1066   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1067   let OutOperandList = oops;
1068   let InOperandList = iops;
1069   let AsmString = asm;
1070   let Pattern = pattern;
1071   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1072   let DecoderNamespace = "Thumb";
1073 }
1074
1075 class T2I<dag oops, dag iops, InstrItinClass itin,
1076           string opc, string asm, list<dag> pattern>
1077   : Thumb2I<oops, iops, AddrModeNone, 4, itin, opc, asm, "", pattern>;
1078 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1079              string opc, string asm, list<dag> pattern>
1080   : Thumb2I<oops, iops, AddrModeT2_i12, 4, itin, opc, asm, "",pattern>;
1081 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1082             string opc, string asm, list<dag> pattern>
1083   : Thumb2I<oops, iops, AddrModeT2_i8, 4, itin, opc, asm, "", pattern>;
1084 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1085             string opc, string asm, list<dag> pattern>
1086   : Thumb2I<oops, iops, AddrModeT2_so, 4, itin, opc, asm, "", pattern>;
1087 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1088             string opc, string asm, list<dag> pattern>
1089   : Thumb2I<oops, iops, AddrModeT2_pc, 4, itin, opc, asm, "", pattern>;
1090 class T2Ii8s4<bit P, bit W, bit isLoad, dag oops, dag iops, InstrItinClass itin,
1091               string opc, string asm, list<dag> pattern>
1092   : Thumb2I<oops, iops, AddrModeT2_i8s4, 4, itin, opc, asm, "",
1093             pattern> {
1094   bits<4> Rt;
1095   bits<4> Rt2;
1096   bits<13> addr;
1097   let Inst{31-25} = 0b1110100;
1098   let Inst{24}    = P;
1099   let Inst{23}    = addr{8};
1100   let Inst{22}    = 1;
1101   let Inst{21}    = W;
1102   let Inst{20}    = isLoad;
1103   let Inst{19-16} = addr{12-9};
1104   let Inst{15-12} = Rt{3-0};
1105   let Inst{11-8}  = Rt2{3-0};
1106   let Inst{7-0}   = addr{7-0};
1107 }
1108
1109 class T2Ii8s4Tied<bit P, bit W, bit isLoad, dag oops, dag iops, InstrItinClass itin,
1110               string opc, string asm, list<dag> pattern>
1111   : Thumb2I<oops, iops, AddrModeT2_i8s4, 4, itin, opc, asm, "$base = $wb",
1112             pattern> {
1113   bits<4> Rt;
1114   bits<4> Rt2;
1115   bits<4> base;
1116   bits<9> imm;
1117   let Inst{31-25} = 0b1110100;
1118   let Inst{24}    = P;
1119   let Inst{23}    = imm{8};
1120   let Inst{22}    = 1;
1121   let Inst{21}    = W;
1122   let Inst{20}    = isLoad;
1123   let Inst{19-16} = base{3-0};
1124   let Inst{15-12} = Rt{3-0};
1125   let Inst{11-8}  = Rt2{3-0};
1126   let Inst{7-0}   = imm{7-0};
1127 }
1128
1129
1130 class T2sI<dag oops, dag iops, InstrItinClass itin,
1131            string opc, string asm, list<dag> pattern>
1132   : Thumb2sI<oops, iops, AddrModeNone, 4, itin, opc, asm, "", pattern>;
1133
1134 class T2XI<dag oops, dag iops, InstrItinClass itin,
1135            string asm, list<dag> pattern>
1136   : Thumb2XI<oops, iops, AddrModeNone, 4, itin, asm, "", pattern>;
1137 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1138             string asm, list<dag> pattern>
1139   : Thumb2XI<oops, iops, AddrModeNone, 0, itin, asm, "", pattern>;
1140
1141 // Move to/from coprocessor instructions
1142 class T2Cop<bits<4> opc, dag oops, dag iops, string asm, list<dag> pattern>
1143   : T2XI <oops, iops, NoItinerary, asm, pattern>, Requires<[IsThumb2]> {
1144   let Inst{31-28} = opc;
1145 }
1146
1147 // Two-address instructions
1148 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1149             string asm, string cstr, list<dag> pattern>
1150   : Thumb2XI<oops, iops, AddrModeNone, 4, itin, asm, cstr, pattern>;
1151
1152 // T2Iidxldst - Thumb2 indexed load / store instructions.
1153 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1154                  dag oops, dag iops,
1155                  AddrMode am, IndexMode im, InstrItinClass itin,
1156                  string opc, string asm, string cstr, list<dag> pattern>
1157   : InstARM<am, 4, im, ThumbFrm, GenericDomain, cstr, itin> {
1158   let OutOperandList = oops;
1159   let InOperandList = !con(iops, (ins pred:$p));
1160   let AsmString = !strconcat(opc, "${p}", asm);
1161   let Pattern = pattern;
1162   list<Predicate> Predicates = [IsThumb2];
1163   let DecoderNamespace = "Thumb2";
1164   let Inst{31-27} = 0b11111;
1165   let Inst{26-25} = 0b00;
1166   let Inst{24}    = signed;
1167   let Inst{23}    = 0;
1168   let Inst{22-21} = opcod;
1169   let Inst{20}    = load;
1170   let Inst{11}    = 1;
1171   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1172   let Inst{10}    = pre; // The P bit.
1173   let Inst{8}     = 1; // The W bit.
1174
1175   bits<9> addr;
1176   let Inst{7-0} = addr{7-0};
1177   let Inst{9}   = addr{8}; // Sign bit
1178
1179   bits<4> Rt;
1180   bits<4> Rn;
1181   let Inst{15-12} = Rt{3-0};
1182   let Inst{19-16} = Rn{3-0};
1183 }
1184
1185 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1186 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1187   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1188 }
1189
1190 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1191 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1192   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1193 }
1194
1195 // T2v6Pat - Same as Pat<>, but requires V6T2 Thumb2 mode.
1196 class T2v6Pat<dag pattern, dag result> : Pat<pattern, result> {
1197   list<Predicate> Predicates = [IsThumb2, HasV6T2];
1198 }
1199
1200 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1201 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1202   list<Predicate> Predicates = [IsThumb2];
1203 }
1204
1205 //===----------------------------------------------------------------------===//
1206
1207 //===----------------------------------------------------------------------===//
1208 // ARM VFP Instruction templates.
1209 //
1210
1211 // Almost all VFP instructions are predicable.
1212 class VFPI<dag oops, dag iops, AddrMode am, int sz,
1213            IndexMode im, Format f, InstrItinClass itin,
1214            string opc, string asm, string cstr, list<dag> pattern>
1215   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1216   bits<4> p;
1217   let Inst{31-28} = p;
1218   let OutOperandList = oops;
1219   let InOperandList = !con(iops, (ins pred:$p));
1220   let AsmString = !strconcat(opc, "${p}", asm);
1221   let Pattern = pattern;
1222   let PostEncoderMethod = "VFPThumb2PostEncoder";
1223   let DecoderNamespace = "VFP";
1224   list<Predicate> Predicates = [HasVFP2];
1225 }
1226
1227 // Special cases
1228 class VFPXI<dag oops, dag iops, AddrMode am, int sz,
1229             IndexMode im, Format f, InstrItinClass itin,
1230             string asm, string cstr, list<dag> pattern>
1231   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1232   bits<4> p;
1233   let Inst{31-28} = p;
1234   let OutOperandList = oops;
1235   let InOperandList = iops;
1236   let AsmString = asm;
1237   let Pattern = pattern;
1238   let PostEncoderMethod = "VFPThumb2PostEncoder";
1239   let DecoderNamespace = "VFP";
1240   list<Predicate> Predicates = [HasVFP2];
1241 }
1242
1243 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1244             string opc, string asm, list<dag> pattern>
1245   : VFPI<oops, iops, AddrModeNone, 4, IndexModeNone, f, itin,
1246          opc, asm, "", pattern> {
1247   let PostEncoderMethod = "VFPThumb2PostEncoder";
1248 }
1249
1250 // ARM VFP addrmode5 loads and stores
1251 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1252            InstrItinClass itin,
1253            string opc, string asm, list<dag> pattern>
1254   : VFPI<oops, iops, AddrMode5, 4, IndexModeNone,
1255          VFPLdStFrm, itin, opc, asm, "", pattern> {
1256   // Instruction operands.
1257   bits<5>  Dd;
1258   bits<13> addr;
1259
1260   // Encode instruction operands.
1261   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1262   let Inst{22}    = Dd{4};
1263   let Inst{19-16} = addr{12-9};   // Rn
1264   let Inst{15-12} = Dd{3-0};
1265   let Inst{7-0}   = addr{7-0};    // imm8
1266
1267   // TODO: Mark the instructions with the appropriate subtarget info.
1268   let Inst{27-24} = opcod1;
1269   let Inst{21-20} = opcod2;
1270   let Inst{11-9}  = 0b101;
1271   let Inst{8}     = 1;          // Double precision
1272
1273   // Loads & stores operate on both NEON and VFP pipelines.
1274   let D = VFPNeonDomain;
1275 }
1276
1277 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1278            InstrItinClass itin,
1279            string opc, string asm, list<dag> pattern>
1280   : VFPI<oops, iops, AddrMode5, 4, IndexModeNone,
1281          VFPLdStFrm, itin, opc, asm, "", pattern> {
1282   // Instruction operands.
1283   bits<5>  Sd;
1284   bits<13> addr;
1285
1286   // Encode instruction operands.
1287   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1288   let Inst{22}    = Sd{0};
1289   let Inst{19-16} = addr{12-9};   // Rn
1290   let Inst{15-12} = Sd{4-1};
1291   let Inst{7-0}   = addr{7-0};    // imm8
1292
1293   // TODO: Mark the instructions with the appropriate subtarget info.
1294   let Inst{27-24} = opcod1;
1295   let Inst{21-20} = opcod2;
1296   let Inst{11-9}  = 0b101;
1297   let Inst{8}     = 0;          // Single precision
1298
1299   // Loads & stores operate on both NEON and VFP pipelines.
1300   let D = VFPNeonDomain;
1301 }
1302
1303 // VFP Load / store multiple pseudo instructions.
1304 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1305                      list<dag> pattern>
1306   : InstARM<AddrMode4, 4, IndexModeNone, Pseudo, VFPNeonDomain,
1307             cstr, itin> {
1308   let OutOperandList = oops;
1309   let InOperandList = !con(iops, (ins pred:$p));
1310   let Pattern = pattern;
1311   list<Predicate> Predicates = [HasVFP2];
1312 }
1313
1314 // Load / store multiple
1315 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1316             string asm, string cstr, list<dag> pattern>
1317   : VFPXI<oops, iops, AddrMode4, 4, im,
1318           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1319   // Instruction operands.
1320   bits<4>  Rn;
1321   bits<13> regs;
1322
1323   // Encode instruction operands.
1324   let Inst{19-16} = Rn;
1325   let Inst{22}    = regs{12};
1326   let Inst{15-12} = regs{11-8};
1327   let Inst{7-0}   = regs{7-0};
1328
1329   // TODO: Mark the instructions with the appropriate subtarget info.
1330   let Inst{27-25} = 0b110;
1331   let Inst{11-9}  = 0b101;
1332   let Inst{8}     = 1;          // Double precision
1333 }
1334
1335 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1336             string asm, string cstr, list<dag> pattern>
1337   : VFPXI<oops, iops, AddrMode4, 4, im,
1338           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1339   // Instruction operands.
1340   bits<4> Rn;
1341   bits<13> regs;
1342
1343   // Encode instruction operands.
1344   let Inst{19-16} = Rn;
1345   let Inst{22}    = regs{8};
1346   let Inst{15-12} = regs{12-9};
1347   let Inst{7-0}   = regs{7-0};
1348
1349   // TODO: Mark the instructions with the appropriate subtarget info.
1350   let Inst{27-25} = 0b110;
1351   let Inst{11-9}  = 0b101;
1352   let Inst{8}     = 0;          // Single precision
1353 }
1354
1355 // Double precision, unary
1356 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1357            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1358            string asm, list<dag> pattern>
1359   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1360   // Instruction operands.
1361   bits<5> Dd;
1362   bits<5> Dm;
1363
1364   // Encode instruction operands.
1365   let Inst{3-0}   = Dm{3-0};
1366   let Inst{5}     = Dm{4};
1367   let Inst{15-12} = Dd{3-0};
1368   let Inst{22}    = Dd{4};
1369
1370   let Inst{27-23} = opcod1;
1371   let Inst{21-20} = opcod2;
1372   let Inst{19-16} = opcod3;
1373   let Inst{11-9}  = 0b101;
1374   let Inst{8}     = 1;          // Double precision
1375   let Inst{7-6}   = opcod4;
1376   let Inst{4}     = opcod5;
1377 }
1378
1379 // Double precision, binary
1380 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1381            dag iops, InstrItinClass itin, string opc, string asm,
1382            list<dag> pattern>
1383   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1384   // Instruction operands.
1385   bits<5> Dd;
1386   bits<5> Dn;
1387   bits<5> Dm;
1388
1389   // Encode instruction operands.
1390   let Inst{3-0}   = Dm{3-0};
1391   let Inst{5}     = Dm{4};
1392   let Inst{19-16} = Dn{3-0};
1393   let Inst{7}     = Dn{4};
1394   let Inst{15-12} = Dd{3-0};
1395   let Inst{22}    = Dd{4};
1396
1397   let Inst{27-23} = opcod1;
1398   let Inst{21-20} = opcod2;
1399   let Inst{11-9}  = 0b101;
1400   let Inst{8}     = 1;          // Double precision
1401   let Inst{6}     = op6;
1402   let Inst{4}     = op4;
1403 }
1404
1405 // Single precision, unary
1406 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1407            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1408            string asm, list<dag> pattern>
1409   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1410   // Instruction operands.
1411   bits<5> Sd;
1412   bits<5> Sm;
1413
1414   // Encode instruction operands.
1415   let Inst{3-0}   = Sm{4-1};
1416   let Inst{5}     = Sm{0};
1417   let Inst{15-12} = Sd{4-1};
1418   let Inst{22}    = Sd{0};
1419
1420   let Inst{27-23} = opcod1;
1421   let Inst{21-20} = opcod2;
1422   let Inst{19-16} = opcod3;
1423   let Inst{11-9}  = 0b101;
1424   let Inst{8}     = 0;          // Single precision
1425   let Inst{7-6}   = opcod4;
1426   let Inst{4}     = opcod5;
1427 }
1428
1429 // Single precision unary, if no NEON. Same as ASuI except not available if
1430 // NEON is enabled.
1431 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1432             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1433             string asm, list<dag> pattern>
1434   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1435          pattern> {
1436   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1437 }
1438
1439 // Single precision, binary
1440 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1441            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1442   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1443   // Instruction operands.
1444   bits<5> Sd;
1445   bits<5> Sn;
1446   bits<5> Sm;
1447
1448   // Encode instruction operands.
1449   let Inst{3-0}   = Sm{4-1};
1450   let Inst{5}     = Sm{0};
1451   let Inst{19-16} = Sn{4-1};
1452   let Inst{7}     = Sn{0};
1453   let Inst{15-12} = Sd{4-1};
1454   let Inst{22}    = Sd{0};
1455
1456   let Inst{27-23} = opcod1;
1457   let Inst{21-20} = opcod2;
1458   let Inst{11-9}  = 0b101;
1459   let Inst{8}     = 0;          // Single precision
1460   let Inst{6}     = op6;
1461   let Inst{4}     = op4;
1462 }
1463
1464 // Single precision binary, if no NEON. Same as ASbI except not available if
1465 // NEON is enabled.
1466 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1467             dag iops, InstrItinClass itin, string opc, string asm,
1468             list<dag> pattern>
1469   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1470   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1471
1472   // Instruction operands.
1473   bits<5> Sd;
1474   bits<5> Sn;
1475   bits<5> Sm;
1476
1477   // Encode instruction operands.
1478   let Inst{3-0}   = Sm{4-1};
1479   let Inst{5}     = Sm{0};
1480   let Inst{19-16} = Sn{4-1};
1481   let Inst{7}     = Sn{0};
1482   let Inst{15-12} = Sd{4-1};
1483   let Inst{22}    = Sd{0};
1484 }
1485
1486 // VFP conversion instructions
1487 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1488                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1489                list<dag> pattern>
1490   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1491   let Inst{27-23} = opcod1;
1492   let Inst{21-20} = opcod2;
1493   let Inst{19-16} = opcod3;
1494   let Inst{11-8}  = opcod4;
1495   let Inst{6}     = 1;
1496   let Inst{4}     = 0;
1497 }
1498
1499 // VFP conversion between floating-point and fixed-point
1500 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1501                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1502                 list<dag> pattern>
1503   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1504   // size (fixed-point number): sx == 0 ? 16 : 32
1505   let Inst{7} = op5; // sx
1506 }
1507
1508 // VFP conversion instructions, if no NEON
1509 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1510                 dag oops, dag iops, InstrItinClass itin,
1511                 string opc, string asm, list<dag> pattern>
1512   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1513              pattern> {
1514   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1515 }
1516
1517 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1518                InstrItinClass itin,
1519                string opc, string asm, list<dag> pattern>
1520   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1521   let Inst{27-20} = opcod1;
1522   let Inst{11-8}  = opcod2;
1523   let Inst{4}     = 1;
1524 }
1525
1526 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1527                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1528   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1529
1530 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1531                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1532   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1533
1534 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1535                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1536   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1537
1538 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1539                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1540   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1541
1542 //===----------------------------------------------------------------------===//
1543
1544 //===----------------------------------------------------------------------===//
1545 // ARM NEON Instruction templates.
1546 //
1547
1548 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1549             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1550             list<dag> pattern>
1551   : InstARM<am, 4, im, f, NeonDomain, cstr, itin> {
1552   let OutOperandList = oops;
1553   let InOperandList = !con(iops, (ins pred:$p));
1554   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1555   let Pattern = pattern;
1556   list<Predicate> Predicates = [HasNEON];
1557   let DecoderNamespace = "NEON";
1558 }
1559
1560 // Same as NeonI except it does not have a "data type" specifier.
1561 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1562              InstrItinClass itin, string opc, string asm, string cstr,
1563              list<dag> pattern>
1564   : InstARM<am, 4, im, f, NeonDomain, cstr, itin> {
1565   let OutOperandList = oops;
1566   let InOperandList = !con(iops, (ins pred:$p));
1567   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1568   let Pattern = pattern;
1569   list<Predicate> Predicates = [HasNEON];
1570   let DecoderNamespace = "NEON";
1571 }
1572
1573 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1574             dag oops, dag iops, InstrItinClass itin,
1575             string opc, string dt, string asm, string cstr, list<dag> pattern>
1576   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1577           cstr, pattern> {
1578   let Inst{31-24} = 0b11110100;
1579   let Inst{23}    = op23;
1580   let Inst{21-20} = op21_20;
1581   let Inst{11-8}  = op11_8;
1582   let Inst{7-4}   = op7_4;
1583
1584   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1585   let DecoderNamespace = "NEONLoadStore";
1586
1587   bits<5> Vd;
1588   bits<6> Rn;
1589   bits<4> Rm;
1590
1591   let Inst{22}    = Vd{4};
1592   let Inst{15-12} = Vd{3-0};
1593   let Inst{19-16} = Rn{3-0};
1594   let Inst{3-0}   = Rm{3-0};
1595 }
1596
1597 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1598             dag oops, dag iops, InstrItinClass itin,
1599             string opc, string dt, string asm, string cstr, list<dag> pattern>
1600   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1601           dt, asm, cstr, pattern> {
1602   bits<3> lane;
1603 }
1604
1605 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1606   : InstARM<AddrMode6, 4, IndexModeNone, Pseudo, NeonDomain, cstr,
1607             itin> {
1608   let OutOperandList = oops;
1609   let InOperandList = !con(iops, (ins pred:$p));
1610   list<Predicate> Predicates = [HasNEON];
1611 }
1612
1613 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1614                   list<dag> pattern>
1615   : InstARM<AddrModeNone, 4, IndexModeNone, Pseudo, NeonDomain, cstr,
1616             itin> {
1617   let OutOperandList = oops;
1618   let InOperandList = !con(iops, (ins pred:$p));
1619   let Pattern = pattern;
1620   list<Predicate> Predicates = [HasNEON];
1621 }
1622
1623 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1624              string opc, string dt, string asm, string cstr, list<dag> pattern>
1625   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1626           pattern> {
1627   let Inst{31-25} = 0b1111001;
1628   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1629   let DecoderNamespace = "NEONData";
1630 }
1631
1632 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1633               string opc, string asm, string cstr, list<dag> pattern>
1634   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1635            cstr, pattern> {
1636   let Inst{31-25} = 0b1111001;
1637   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1638   let DecoderNamespace = "NEONData";
1639 }
1640
1641 // NEON "one register and a modified immediate" format.
1642 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1643                bit op5, bit op4,
1644                dag oops, dag iops, InstrItinClass itin,
1645                string opc, string dt, string asm, string cstr,
1646                list<dag> pattern>
1647   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1648   let Inst{23}    = op23;
1649   let Inst{21-19} = op21_19;
1650   let Inst{11-8}  = op11_8;
1651   let Inst{7}     = op7;
1652   let Inst{6}     = op6;
1653   let Inst{5}     = op5;
1654   let Inst{4}     = op4;
1655
1656   // Instruction operands.
1657   bits<5> Vd;
1658   bits<13> SIMM;
1659
1660   let Inst{15-12} = Vd{3-0};
1661   let Inst{22}    = Vd{4};
1662   let Inst{24}    = SIMM{7};
1663   let Inst{18-16} = SIMM{6-4};
1664   let Inst{3-0}   = SIMM{3-0};
1665   let DecoderMethod = "DecodeNEONModImmInstruction";
1666 }
1667
1668 // NEON 2 vector register format.
1669 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1670           bits<5> op11_7, bit op6, bit op4,
1671           dag oops, dag iops, InstrItinClass itin,
1672           string opc, string dt, string asm, string cstr, list<dag> pattern>
1673   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1674   let Inst{24-23} = op24_23;
1675   let Inst{21-20} = op21_20;
1676   let Inst{19-18} = op19_18;
1677   let Inst{17-16} = op17_16;
1678   let Inst{11-7}  = op11_7;
1679   let Inst{6}     = op6;
1680   let Inst{4}     = op4;
1681
1682   // Instruction operands.
1683   bits<5> Vd;
1684   bits<5> Vm;
1685
1686   let Inst{15-12} = Vd{3-0};
1687   let Inst{22}    = Vd{4};
1688   let Inst{3-0}   = Vm{3-0};
1689   let Inst{5}     = Vm{4};
1690 }
1691
1692 // Same as N2V except it doesn't have a datatype suffix.
1693 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1694            bits<5> op11_7, bit op6, bit op4,
1695            dag oops, dag iops, InstrItinClass itin,
1696            string opc, string asm, string cstr, list<dag> pattern>
1697   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1698   let Inst{24-23} = op24_23;
1699   let Inst{21-20} = op21_20;
1700   let Inst{19-18} = op19_18;
1701   let Inst{17-16} = op17_16;
1702   let Inst{11-7}  = op11_7;
1703   let Inst{6}     = op6;
1704   let Inst{4}     = op4;
1705
1706   // Instruction operands.
1707   bits<5> Vd;
1708   bits<5> Vm;
1709
1710   let Inst{15-12} = Vd{3-0};
1711   let Inst{22}    = Vd{4};
1712   let Inst{3-0}   = Vm{3-0};
1713   let Inst{5}     = Vm{4};
1714 }
1715
1716 // NEON 2 vector register with immediate.
1717 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1718              dag oops, dag iops, Format f, InstrItinClass itin,
1719              string opc, string dt, string asm, string cstr, list<dag> pattern>
1720   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1721   let Inst{24}   = op24;
1722   let Inst{23}   = op23;
1723   let Inst{11-8} = op11_8;
1724   let Inst{7}    = op7;
1725   let Inst{6}    = op6;
1726   let Inst{4}    = op4;
1727
1728   // Instruction operands.
1729   bits<5> Vd;
1730   bits<5> Vm;
1731   bits<6> SIMM;
1732
1733   let Inst{15-12} = Vd{3-0};
1734   let Inst{22}    = Vd{4};
1735   let Inst{3-0}   = Vm{3-0};
1736   let Inst{5}     = Vm{4};
1737   let Inst{21-16} = SIMM{5-0};
1738 }
1739
1740 // NEON 3 vector register format.
1741
1742 class N3VCommon<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1743                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1744                 string opc, string dt, string asm, string cstr,
1745                 list<dag> pattern>
1746   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1747   let Inst{24}    = op24;
1748   let Inst{23}    = op23;
1749   let Inst{21-20} = op21_20;
1750   let Inst{11-8}  = op11_8;
1751   let Inst{6}     = op6;
1752   let Inst{4}     = op4;
1753 }
1754
1755 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1756           dag oops, dag iops, Format f, InstrItinClass itin,
1757           string opc, string dt, string asm, string cstr, list<dag> pattern>
1758   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1759               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1760
1761   // Instruction operands.
1762   bits<5> Vd;
1763   bits<5> Vn;
1764   bits<5> Vm;
1765
1766   let Inst{15-12} = Vd{3-0};
1767   let Inst{22}    = Vd{4};
1768   let Inst{19-16} = Vn{3-0};
1769   let Inst{7}     = Vn{4};
1770   let Inst{3-0}   = Vm{3-0};
1771   let Inst{5}     = Vm{4};
1772 }
1773
1774 class N3VLane32<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1775                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1776                 string opc, string dt, string asm, string cstr,
1777                 list<dag> pattern>
1778   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1779               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1780
1781   // Instruction operands.
1782   bits<5> Vd;
1783   bits<5> Vn;
1784   bits<5> Vm;
1785   bit lane;
1786
1787   let Inst{15-12} = Vd{3-0};
1788   let Inst{22}    = Vd{4};
1789   let Inst{19-16} = Vn{3-0};
1790   let Inst{7}     = Vn{4};
1791   let Inst{3-0}   = Vm{3-0};
1792   let Inst{5}     = lane;
1793 }
1794
1795 class N3VLane16<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1796                 bit op4, dag oops, dag iops, Format f, InstrItinClass itin,
1797                 string opc, string dt, string asm, string cstr,
1798                 list<dag> pattern>
1799   : N3VCommon<op24, op23, op21_20, op11_8, op6, op4,
1800               oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1801
1802   // Instruction operands.
1803   bits<5> Vd;
1804   bits<5> Vn;
1805   bits<5> Vm;
1806   bits<2> lane;
1807
1808   let Inst{15-12} = Vd{3-0};
1809   let Inst{22}    = Vd{4};
1810   let Inst{19-16} = Vn{3-0};
1811   let Inst{7}     = Vn{4};
1812   let Inst{2-0}   = Vm{2-0};
1813   let Inst{5}     = lane{1};
1814   let Inst{3}     = lane{0};
1815 }
1816
1817 // Same as N3V except it doesn't have a data type suffix.
1818 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1819            bit op4,
1820            dag oops, dag iops, Format f, InstrItinClass itin,
1821            string opc, string asm, string cstr, list<dag> pattern>
1822   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1823   let Inst{24}    = op24;
1824   let Inst{23}    = op23;
1825   let Inst{21-20} = op21_20;
1826   let Inst{11-8}  = op11_8;
1827   let Inst{6}     = op6;
1828   let Inst{4}     = op4;
1829
1830   // Instruction operands.
1831   bits<5> Vd;
1832   bits<5> Vn;
1833   bits<5> Vm;
1834
1835   let Inst{15-12} = Vd{3-0};
1836   let Inst{22}    = Vd{4};
1837   let Inst{19-16} = Vn{3-0};
1838   let Inst{7}     = Vn{4};
1839   let Inst{3-0}   = Vm{3-0};
1840   let Inst{5}     = Vm{4};
1841 }
1842
1843 // NEON VMOVs between scalar and core registers.
1844 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1845                dag oops, dag iops, Format f, InstrItinClass itin,
1846                string opc, string dt, string asm, list<dag> pattern>
1847   : InstARM<AddrModeNone, 4, IndexModeNone, f, NeonDomain,
1848             "", itin> {
1849   let Inst{27-20} = opcod1;
1850   let Inst{11-8}  = opcod2;
1851   let Inst{6-5}   = opcod3;
1852   let Inst{4}     = 1;
1853   // A8.6.303, A8.6.328, A8.6.329
1854   let Inst{3-0}   = 0b0000;
1855
1856   let OutOperandList = oops;
1857   let InOperandList = !con(iops, (ins pred:$p));
1858   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1859   let Pattern = pattern;
1860   list<Predicate> Predicates = [HasNEON];
1861
1862   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1863   let DecoderNamespace = "NEONDup";
1864
1865   bits<5> V;
1866   bits<4> R;
1867   bits<4> p;
1868   bits<4> lane;
1869
1870   let Inst{31-28} = p{3-0};
1871   let Inst{7}     = V{4};
1872   let Inst{19-16} = V{3-0};
1873   let Inst{15-12} = R{3-0};
1874 }
1875 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1876                 dag oops, dag iops, InstrItinClass itin,
1877                 string opc, string dt, string asm, list<dag> pattern>
1878   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1879              opc, dt, asm, pattern>;
1880 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1881                 dag oops, dag iops, InstrItinClass itin,
1882                 string opc, string dt, string asm, list<dag> pattern>
1883   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1884              opc, dt, asm, pattern>;
1885 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1886             dag oops, dag iops, InstrItinClass itin,
1887             string opc, string dt, string asm, list<dag> pattern>
1888   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1889              opc, dt, asm, pattern>;
1890
1891 // Vector Duplicate Lane (from scalar to all elements)
1892 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1893                 InstrItinClass itin, string opc, string dt, string asm,
1894                 list<dag> pattern>
1895   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1896   let Inst{24-23} = 0b11;
1897   let Inst{21-20} = 0b11;
1898   let Inst{19-16} = op19_16;
1899   let Inst{11-7}  = 0b11000;
1900   let Inst{6}     = op6;
1901   let Inst{4}     = 0;
1902
1903   bits<5> Vd;
1904   bits<5> Vm;
1905   bits<4> lane;
1906
1907   let Inst{22}     = Vd{4};
1908   let Inst{15-12} = Vd{3-0};
1909   let Inst{5}     = Vm{4};
1910   let Inst{3-0} = Vm{3-0};
1911 }
1912
1913 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1914 // for single-precision FP.
1915 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1916   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1917 }