lib/Target/ARM/ARMInstrInfo.cpp

   1 //===- ARMInstrInfo.cpp - ARM Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the TargetInstrInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMInstrInfo.h"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/LiveVariables.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/Target/TargetAsmInfo.h"
  24 #include "llvm/Support/CommandLine.h"
  25 using namespace llvm;
  26
  27 static cl::opt<bool> EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  28                                   cl::desc("Enable ARM 2-addr to 3-addr conv"));
  29
  30 ARMInstrInfo::ARMInstrInfo(const ARMSubtarget &STI)
  31   : TargetInstrInfo(ARMInsts, sizeof(ARMInsts)/sizeof(ARMInsts[0])),
  32     RI(*this, STI) {
  33 }
  34
  35 const TargetRegisterClass *ARMInstrInfo::getPointerRegClass() const {
  36   return &ARM::GPRRegClass;
  37 }
  38
  39 /// Return true if the instruction is a register to register move and
  40 /// leave the source and dest operands in the passed parameters.
  41 ///
  42 bool ARMInstrInfo::isMoveInstr(const MachineInstr &MI,
  43                                unsigned &SrcReg, unsigned &DstReg) const {
  44   MachineOpCode oc = MI.getOpcode();
  45   switch (oc) {
  46   default:
  47     return false;
  48   case ARM::FCPYS:
  49   case ARM::FCPYD:
  50     SrcReg = MI.getOperand(1).getReg();
  51     DstReg = MI.getOperand(0).getReg();
  52     return true;
  53   case ARM::MOVr:
  54   case ARM::tMOVr:
  55     assert(MI.getInstrDescriptor()->numOperands >= 2 &&
  56            MI.getOperand(0).isRegister() &&
  57            MI.getOperand(1).isRegister() &&
  58            "Invalid ARM MOV instruction");
  59     SrcReg = MI.getOperand(1).getReg();
  60     DstReg = MI.getOperand(0).getReg();
  61     return true;
  62   }
  63 }
  64
  65 unsigned ARMInstrInfo::isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const{
  66   switch (MI->getOpcode()) {
  67   default: break;
  68   case ARM::LDR:
  69     if (MI->getOperand(1).isFrameIndex() &&
  70         MI->getOperand(2).isReg() &&
  71         MI->getOperand(3).isImmediate() &&
  72         MI->getOperand(2).getReg() == 0 &&
  73         MI->getOperand(3).getImmedValue() == 0) {
  74       FrameIndex = MI->getOperand(1).getFrameIndex();
  75       return MI->getOperand(0).getReg();
  76     }
  77     break;
  78   case ARM::FLDD:
  79   case ARM::FLDS:
  80     if (MI->getOperand(1).isFrameIndex() &&
  81         MI->getOperand(2).isImmediate() &&
  82         MI->getOperand(2).getImmedValue() == 0) {
  83       FrameIndex = MI->getOperand(1).getFrameIndex();
  84       return MI->getOperand(0).getReg();
  85     }
  86     break;
  87   case ARM::tRestore:
  88     if (MI->getOperand(1).isFrameIndex() &&
  89         MI->getOperand(2).isImmediate() &&
  90         MI->getOperand(2).getImmedValue() == 0) {
  91       FrameIndex = MI->getOperand(1).getFrameIndex();
  92       return MI->getOperand(0).getReg();
  93     }
  94     break;
  95   }
  96   return 0;
  97 }
  98
  99 unsigned ARMInstrInfo::isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const {
 100   switch (MI->getOpcode()) {
 101   default: break;
 102   case ARM::STR:
 103     if (MI->getOperand(1).isFrameIndex() &&
 104         MI->getOperand(2).isReg() &&
 105         MI->getOperand(3).isImmediate() &&
 106         MI->getOperand(2).getReg() == 0 &&
 107         MI->getOperand(3).getImmedValue() == 0) {
 108       FrameIndex = MI->getOperand(1).getFrameIndex();
 109       return MI->getOperand(0).getReg();
 110     }
 111     break;
 112   case ARM::FSTD:
 113   case ARM::FSTS:
 114     if (MI->getOperand(1).isFrameIndex() &&
 115         MI->getOperand(2).isImmediate() &&
 116         MI->getOperand(2).getImmedValue() == 0) {
 117       FrameIndex = MI->getOperand(1).getFrameIndex();
 118       return MI->getOperand(0).getReg();
 119     }
 120     break;
 121   case ARM::tSpill:
 122     if (MI->getOperand(1).isFrameIndex() &&
 123         MI->getOperand(2).isImmediate() &&
 124         MI->getOperand(2).getImmedValue() == 0) {
 125       FrameIndex = MI->getOperand(1).getFrameIndex();
 126       return MI->getOperand(0).getReg();
 127     }
 128     break;
 129   }
 130   return 0;
 131 }
 132
 133 static unsigned getUnindexedOpcode(unsigned Opc) {
 134   switch (Opc) {
 135   default: break;
 136   case ARM::LDR_PRE:
 137   case ARM::LDR_POST:
 138     return ARM::LDR;
 139   case ARM::LDRH_PRE:
 140   case ARM::LDRH_POST:
 141     return ARM::LDRH;
 142   case ARM::LDRB_PRE:
 143   case ARM::LDRB_POST:
 144     return ARM::LDRB;
 145   case ARM::LDRSH_PRE:
 146   case ARM::LDRSH_POST:
 147     return ARM::LDRSH;
 148   case ARM::LDRSB_PRE:
 149   case ARM::LDRSB_POST:
 150     return ARM::LDRSB;
 151   case ARM::STR_PRE:
 152   case ARM::STR_POST:
 153     return ARM::STR;
 154   case ARM::STRH_PRE:
 155   case ARM::STRH_POST:
 156     return ARM::STRH;
 157   case ARM::STRB_PRE:
 158   case ARM::STRB_POST:
 159     return ARM::STRB;
 160   }
 161   return 0;
 162 }
 163
 164 MachineInstr *
 165 ARMInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 166                                     MachineBasicBlock::iterator &MBBI,
 167                                     LiveVariables &LV) const {
 168   if (!EnableARM3Addr)
 169     return NULL;
 170
 171   MachineInstr *MI = MBBI;
 172   unsigned TSFlags = MI->getInstrDescriptor()->TSFlags;
 173   bool isPre = false;
 174   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 175   default: return NULL;
 176   case ARMII::IndexModePre:
 177     isPre = true;
 178     break;
 179   case ARMII::IndexModePost:
 180     break;
 181   }
 182
 183   // Try spliting an indexed load / store to a un-indexed one plus an add/sub
 184   // operation.
 185   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 186   if (MemOpc == 0)
 187     return NULL;
 188
 189   MachineInstr *UpdateMI = NULL;
 190   MachineInstr *MemMI = NULL;
 191   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 192   const TargetInstrDescriptor *TID = MI->getInstrDescriptor();
 193   unsigned NumOps = TID->numOperands;
 194   bool isLoad = (TID->Flags & M_LOAD_FLAG) != 0;
 195   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 196   const MachineOperand &Base = MI->getOperand(2);
 197   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 198   unsigned WBReg = WB.getReg();
 199   unsigned BaseReg = Base.getReg();
 200   unsigned OffReg = Offset.getReg();
 201   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 202   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 203   switch (AddrMode) {
 204   default:
 205     assert(false && "Unknown indexed op!");
 206     return NULL;
 207   case ARMII::AddrMode2: {
 208     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 209     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 210     if (OffReg == 0) {
 211       int SOImmVal = ARM_AM::getSOImmVal(Amt);
 212       if (SOImmVal == -1)
 213         // Can't encode it in a so_imm operand. This transformation will
 214         // add more than 1 instruction. Abandon!
 215         return NULL;
 216       UpdateMI = BuildMI(get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 217         .addReg(BaseReg).addImm(SOImmVal).addImm(Pred);
 218     } else if (Amt != 0) {
 219       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 220       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 221       UpdateMI = BuildMI(get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 222         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc).addImm(Pred);
 223     } else
 224       UpdateMI = BuildMI(get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 225         .addReg(BaseReg).addReg(OffReg).addImm(Pred);
 226     break;
 227   }
 228   case ARMII::AddrMode3 : {
 229     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 230     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 231     if (OffReg == 0)
 232       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 233       UpdateMI = BuildMI(get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 234         .addReg(BaseReg).addImm(Amt).addImm(Pred);
 235     else
 236       UpdateMI = BuildMI(get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 237         .addReg(BaseReg).addReg(OffReg).addImm(Pred);
 238     break;
 239   }
 240   }
 241
 242   std::vector<MachineInstr*> NewMIs;
 243   if (isPre) {
 244     if (isLoad)
 245       MemMI = BuildMI(get(MemOpc), MI->getOperand(0).getReg())
 246         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 247     else
 248       MemMI = BuildMI(get(MemOpc)).addReg(MI->getOperand(1).getReg())
 249         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 250     NewMIs.push_back(MemMI);
 251     NewMIs.push_back(UpdateMI);
 252   } else {
 253     if (isLoad)
 254       MemMI = BuildMI(get(MemOpc), MI->getOperand(0).getReg())
 255         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 256     else
 257       MemMI = BuildMI(get(MemOpc)).addReg(MI->getOperand(1).getReg())
 258         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 259     if (WB.isDead())
 260       UpdateMI->getOperand(0).setIsDead();
 261     NewMIs.push_back(UpdateMI);
 262     NewMIs.push_back(MemMI);
 263   }
 264
 265   // Transfer LiveVariables states, kill / dead info.
 266   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 267     MachineOperand &MO = MI->getOperand(i);
 268     if (MO.isRegister() && MO.getReg() &&
 269         MRegisterInfo::isVirtualRegister(MO.getReg())) {
 270       unsigned Reg = MO.getReg();
 271       LiveVariables::VarInfo &VI = LV.getVarInfo(Reg);
 272       if (MO.isDef()) {
 273         MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 274         if (MO.isDead())
 275           LV.addVirtualRegisterDead(Reg, NewMI);
 276         // Update the defining instruction.
 277         if (VI.DefInst == MI)
 278           VI.DefInst = NewMI;
 279       }
 280       if (MO.isUse() && MO.isKill()) {
 281         for (unsigned j = 0; j < 2; ++j) {
 282           // Look at the two new MI's in reverse order.
 283           MachineInstr *NewMI = NewMIs[j];
 284           int NIdx = NewMI->findRegisterUseOperandIdx(Reg);
 285           if (NIdx == -1)
 286             continue;
 287           LV.addVirtualRegisterKilled(Reg, NewMI);
 288           if (VI.removeKill(MI))
 289             VI.Kills.push_back(NewMI);
 290           break;
 291         }
 292       }
 293     }
 294   }
 295
 296   MFI->insert(MBBI, NewMIs[1]);
 297   MFI->insert(MBBI, NewMIs[0]);
 298   return NewMIs[0];
 299 }
 300
 301 // Branch analysis.
 302 bool ARMInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 303                                  MachineBasicBlock *&FBB,
 304                                  std::vector<MachineOperand> &Cond) const {
 305   // If the block has no terminators, it just falls into the block after it.
 306   MachineBasicBlock::iterator I = MBB.end();
 307   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 308     return false;
 309
 310   // Get the last instruction in the block.
 311   MachineInstr *LastInst = I;
 312
 313   // If there is only one terminator instruction, process it.
 314   unsigned LastOpc = LastInst->getOpcode();
 315   if (I == MBB.begin() ||
 316       isPredicated(--I) || !isUnpredicatedTerminator(I)) {
 317     if (LastOpc == ARM::B || LastOpc == ARM::tB) {
 318       TBB = LastInst->getOperand(0).getMachineBasicBlock();
 319       return false;
 320     }
 321     if (LastOpc == ARM::Bcc || LastOpc == ARM::tBcc) {
 322       // Block ends with fall-through condbranch.
 323       TBB = LastInst->getOperand(0).getMachineBasicBlock();
 324       Cond.push_back(LastInst->getOperand(1));
 325       Cond.push_back(LastInst->getOperand(2));
 326       return false;
 327     }
 328     return true;  // Can't handle indirect branch.
 329   }
 330
 331   // Get the instruction before it if it is a terminator.
 332   MachineInstr *SecondLastInst = I;
 333
 334   // If there are three terminators, we don't know what sort of block this is.
 335   if (SecondLastInst && I != MBB.begin() &&
 336       !isPredicated(--I) && isUnpredicatedTerminator(I))
 337     return true;
 338
 339   // If the block ends with ARM::B/ARM::tB and a ARM::Bcc/ARM::tBcc, handle it.
 340   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 341   if ((SecondLastOpc == ARM::Bcc && LastOpc == ARM::B) ||
 342       (SecondLastOpc == ARM::tBcc && LastOpc == ARM::tB)) {
 343     TBB =  SecondLastInst->getOperand(0).getMachineBasicBlock();
 344     Cond.push_back(SecondLastInst->getOperand(1));
 345     Cond.push_back(SecondLastInst->getOperand(2));
 346     FBB = LastInst->getOperand(0).getMachineBasicBlock();
 347     return false;
 348   }
 349
 350   // If the block ends with two B's or tB's, handle it.  The second one is not
 351   // executed, so remove it.
 352   if ((SecondLastOpc == ARM::B || SecondLastOpc==ARM::tB) &&
 353       (LastOpc == ARM::B || LastOpc == ARM::tB)) {
 354     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 355     I = LastInst;
 356     I->eraseFromParent();
 357     return false;
 358   }
 359
 360   // Otherwise, can't handle this.
 361   return true;
 362 }
 363
 364
 365 unsigned ARMInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 366   MachineFunction &MF = *MBB.getParent();
 367   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 368   int BOpc   = AFI->isThumbFunction() ? ARM::tB : ARM::B;
 369   int BccOpc = AFI->isThumbFunction() ? ARM::tBcc : ARM::Bcc;
 370
 371   MachineBasicBlock::iterator I = MBB.end();
 372   if (I == MBB.begin()) return 0;
 373   --I;
 374   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc)
 375     return 0;
 376
 377   // Remove the branch.
 378   I->eraseFromParent();
 379
 380   I = MBB.end();
 381
 382   if (I == MBB.begin()) return 1;
 383   --I;
 384   if (I->getOpcode() != BccOpc)
 385     return 1;
 386
 387   // Remove the branch.
 388   I->eraseFromParent();
 389   return 2;
 390 }
 391
 392 unsigned ARMInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                 MachineBasicBlock *FBB,
 394                                 const std::vector<MachineOperand> &Cond) const {
 395   MachineFunction &MF = *MBB.getParent();
 396   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 397   int BOpc   = AFI->isThumbFunction() ? ARM::tB : ARM::B;
 398   int BccOpc = AFI->isThumbFunction() ? ARM::tBcc : ARM::Bcc;
 399
 400   // Shouldn't be a fall through.
 401   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 402   assert((Cond.size() == 2 || Cond.size() == 0) &&
 403          "ARM branch conditions have two components!");
 404
 405   if (FBB == 0) {
 406     if (Cond.empty()) // Unconditional branch?
 407       BuildMI(&MBB, get(BOpc)).addMBB(TBB);
 408     else
 409       BuildMI(&MBB, get(BccOpc)).addMBB(TBB)
 410         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 411     return 1;
 412   }
 413
 414   // Two-way conditional branch.
 415   BuildMI(&MBB, get(BccOpc)).addMBB(TBB)
 416     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417   BuildMI(&MBB, get(BOpc)).addMBB(FBB);
 418   return 2;
 419 }
 420
 421 bool ARMInstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
 422   if (MBB.empty()) return false;
 423
 424   switch (MBB.back().getOpcode()) {
 425   case ARM::BX_RET:   // Return.
 426   case ARM::LDM_RET:
 427   case ARM::tBX_RET:
 428   case ARM::tBX_RET_vararg:
 429   case ARM::tPOP_RET:
 430   case ARM::B:
 431   case ARM::tB:       // Uncond branch.
 432   case ARM::tBR_JTr:
 433   case ARM::BR_JTr:   // Jumptable branch.
 434   case ARM::BR_JTm:   // Jumptable branch through mem.
 435   case ARM::BR_JTadd: // Jumptable branch add to pc.
 436     return true;
 437   default: return false;
 438   }
 439 }
 440
 441 bool ARMInstrInfo::
 442 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
 443   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 444   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 445   return false;
 446 }
 447
 448 bool ARMInstrInfo::isPredicated(const MachineInstr *MI) const {
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImmedValue() != ARMCC::AL;
 451 }
 452
 453 bool ARMInstrInfo::PredicateInstruction(MachineInstr *MI,
 454                                 const std::vector<MachineOperand> &Pred) const {
 455   unsigned Opc = MI->getOpcode();
 456   if (Opc == ARM::B || Opc == ARM::tB) {
 457     MI->setInstrDescriptor(get(Opc == ARM::B ? ARM::Bcc : ARM::tBcc));
 458     MI->addImmOperand(Pred[0].getImmedValue());
 459     MI->addRegOperand(Pred[1].getReg(), false);
 460     return true;
 461   }
 462
 463   int PIdx = MI->findFirstPredOperandIdx();
 464   if (PIdx != -1) {
 465     MachineOperand &PMO = MI->getOperand(PIdx);
 466     PMO.setImm(Pred[0].getImmedValue());
 467     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 468     return true;
 469   }
 470   return false;
 471 }
 472
 473 bool
 474 ARMInstrInfo::SubsumesPredicate(const std::vector<MachineOperand> &Pred1,
 475                                 const std::vector<MachineOperand> &Pred2) const{
 476   if (Pred1.size() > 2 || Pred2.size() > 2)
 477     return false;
 478
 479   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImmedValue();
 480   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImmedValue();
 481   if (CC1 == CC2)
 482     return true;
 483
 484   switch (CC1) {
 485   default:
 486     return false;
 487   case ARMCC::AL:
 488     return true;
 489   case ARMCC::HS:
 490     return CC2 == ARMCC::HI;
 491   case ARMCC::LS:
 492     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 493   case ARMCC::GE:
 494     return CC2 == ARMCC::GT;
 495   case ARMCC::LE:
 496     return CC2 == ARMCC::LT;
 497   }
 498 }
 499
 500 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing
 501 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 502                                 unsigned JTI) DISABLE_INLINE;
 503 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 504                                 unsigned JTI) {
 505   return JT[JTI].MBBs.size();
 506 }
 507
 508 /// GetInstSize - Return the size of the specified MachineInstr.
 509 ///
 510 unsigned ARM::GetInstSize(MachineInstr *MI) {
 511   MachineBasicBlock &MBB = *MI->getParent();
 512   const MachineFunction *MF = MBB.getParent();
 513   const TargetAsmInfo *TAI = MF->getTarget().getTargetAsmInfo();
 514
 515   // Basic size info comes from the TSFlags field.
 516   const TargetInstrDescriptor *TID = MI->getInstrDescriptor();
 517   unsigned TSFlags = TID->TSFlags;
 518
 519   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 520   default:
 521     // If this machine instr is an inline asm, measure it.
 522     if (MI->getOpcode() == ARM::INLINEASM)
 523       return TAI->getInlineAsmLength(MI->getOperand(0).getSymbolName());
 524     if (MI->getOpcode() == ARM::LABEL)
 525       return 0;
 526     assert(0 && "Unknown or unset size field for instr!");
 527     break;
 528   case ARMII::Size8Bytes: return 8;          // Arm instruction x 2.
 529   case ARMII::Size4Bytes: return 4;          // Arm instruction.
 530   case ARMII::Size2Bytes: return 2;          // Thumb instruction.
 531   case ARMII::SizeSpecial: {
 532     switch (MI->getOpcode()) {
 533     case ARM::CONSTPOOL_ENTRY:
 534       // If this machine instr is a constant pool entry, its size is recorded as
 535       // operand #2.
 536       return MI->getOperand(2).getImm();
 537     case ARM::BR_JTr:
 538     case ARM::BR_JTm:
 539     case ARM::BR_JTadd:
 540     case ARM::tBR_JTr: {
 541       // These are jumptable branches, i.e. a branch followed by an inlined
 542       // jumptable. The size is 4 + 4 * number of entries.
 543       unsigned NumOps = TID->numOperands;
 544       MachineOperand JTOP =
 545         MI->getOperand(NumOps - ((TID->Flags & M_PREDICABLE) ? 3 : 2));
 546       unsigned JTI = JTOP.getJumpTableIndex();
 547       MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 548       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 549       assert(JTI < JT.size());
 550       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 551       // 4 aligned. The assembler / linker may add 2 byte padding just before
 552       // the JT entries.  The size does not include this padding; the
 553       // constant islands pass does separate bookkeeping for it.
 554       // FIXME: If we know the size of the function is less than (1 << 16) *2
 555       // bytes, we can use 16-bit entries instead. Then there won't be an
 556       // alignment issue.
 557       return getNumJTEntries(JT, JTI) * 4 +
 558              (MI->getOpcode()==ARM::tBR_JTr ? 2 : 4);
 559     }
 560     default:
 561       // Otherwise, pseudo-instruction sizes are zero.
 562       return 0;
 563     }
 564   }
 565   }
 566 }
 567
 568 /// GetFunctionSize - Returns the size of the specified MachineFunction.
 569 ///
 570 unsigned ARM::GetFunctionSize(MachineFunction &MF) {
 571   unsigned FnSize = 0;
 572   for (MachineFunction::iterator MBBI = MF.begin(), E = MF.end();
 573        MBBI != E; ++MBBI) {
 574     MachineBasicBlock &MBB = *MBBI;
 575     for (MachineBasicBlock::iterator I = MBB.begin(),E = MBB.end(); I != E; ++I)
 576       FnSize += ARM::GetInstSize(I);
 577   }
 578   return FnSize;
 579 }