lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 def jtblock_operand : Operand<i32> {
 337   let PrintMethod = "printJTBlockOperand";
 338 }
 339 def jt2block_operand : Operand<i32> {
 340   let PrintMethod = "printJT2BlockOperand";
 341 }
 342
 343 // Local PC labels.
 344 def pclabel : Operand<i32> {
 345   let PrintMethod = "printPCLabel";
 346 }
 347
 348 def neon_vcvt_imm32 : Operand<i32> {
 349   let EncoderMethod = "getNEONVcvtImm32OpValue";
 350 }
 351
 352 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 353 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 354     int32_t v = (int32_t)N->getZExtValue();
 355     return v == 8 || v == 16 || v == 24; }]> {
 356   let EncoderMethod = "getRotImmOpValue";
 357 }
 358
 359 // shift_imm: An integer that encodes a shift amount and the type of shift
 360 // (currently either asr or lsl) using the same encoding used for the
 361 // immediates in so_reg operands.
 362 def shift_imm : Operand<i32> {
 363   let PrintMethod = "printShiftImmOperand";
 364 }
 365
 366 // shifter_operand operands: so_reg and so_imm.
 367 def so_reg : Operand<i32>,    // reg reg imm
 368              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 369                             [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374 def shift_so_reg : Operand<i32>,    // reg reg imm
 375                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 376                                   [shl,srl,sra,rotr]> {
 377   let EncoderMethod = "getSORegOpValue";
 378   let PrintMethod = "printSORegOperand";
 379   let MIOperandInfo = (ops GPR, GPR, i32imm);
 380 }
 381
 382 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 383 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 384 // represented in the imm field in the same 12-bit form that they are encoded
 385 // into so_imm instructions: the 8-bit immediate is the least significant bits
 386 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 387 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 388   let EncoderMethod = "getSOImmOpValue";
 389   let PrintMethod = "printSOImmOperand";
 390 }
 391
 392 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 393 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 394 // get the first/second pieces.
 395 def so_imm2part : PatLeaf<(imm), [{
 396       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 397 }]>;
 398
 399 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 400 ///
 401 def arm_i32imm : PatLeaf<(imm), [{
 402   if (Subtarget->hasV6T2Ops())
 403     return true;
 404   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 405 }]>;
 406
 407 def so_imm2part_1 : SDNodeXForm<imm, [{
 408   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 409   return CurDAG->getTargetConstant(V, MVT::i32);
 410 }]>;
 411
 412 def so_imm2part_2 : SDNodeXForm<imm, [{
 413   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 414   return CurDAG->getTargetConstant(V, MVT::i32);
 415 }]>;
 416
 417 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 419     }]> {
 420   let PrintMethod = "printSOImm2PartOperand";
 421 }
 422
 423 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 424   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 425   return CurDAG->getTargetConstant(V, MVT::i32);
 426 }]>;
 427
 428 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 429   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 430   return CurDAG->getTargetConstant(V, MVT::i32);
 431 }]>;
 432
 433 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 434 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 435   return (int32_t)N->getZExtValue() < 32;
 436 }]>;
 437
 438 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 439 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 440   return (int32_t)N->getZExtValue() < 32;
 441 }]> {
 442   let EncoderMethod = "getImmMinusOneOpValue";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   string EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   string EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // addrmodepc := pc + reg
 544 //
 545 def addrmodepc : Operand<i32>,
 546                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 547   let PrintMethod = "printAddrModePCOperand";
 548   let MIOperandInfo = (ops GPR, i32imm);
 549 }
 550
 551 def nohash_imm : Operand<i32> {
 552   let PrintMethod = "printNoHashImmediate";
 553 }
 554
 555 //===----------------------------------------------------------------------===//
 556
 557 include "ARMInstrFormats.td"
 558
 559 //===----------------------------------------------------------------------===//
 560 // Multiclass helpers...
 561 //
 562
 563 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 564 /// binop that produces a value.
 565 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 566                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 567                         PatFrag opnode, bit Commutable = 0> {
 568   // The register-immediate version is re-materializable. This is useful
 569   // in particular for taking the address of a local.
 570   let isReMaterializable = 1 in {
 571   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 572                iii, opc, "\t$Rd, $Rn, $imm",
 573                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 574     bits<4> Rd;
 575     bits<4> Rn;
 576     bits<12> imm;
 577     let Inst{25} = 1;
 578     let Inst{19-16} = Rn;
 579     let Inst{15-12} = Rd;
 580     let Inst{11-0} = imm;
 581   }
 582   }
 583   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 584                iir, opc, "\t$Rd, $Rn, $Rm",
 585                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 586     bits<4> Rd;
 587     bits<4> Rn;
 588     bits<4> Rm;
 589     let Inst{25} = 0;
 590     let isCommutable = Commutable;
 591     let Inst{19-16} = Rn;
 592     let Inst{15-12} = Rd;
 593     let Inst{11-4} = 0b00000000;
 594     let Inst{3-0} = Rm;
 595   }
 596   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 597                iis, opc, "\t$Rd, $Rn, $shift",
 598                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 599     bits<4> Rd;
 600     bits<4> Rn;
 601     bits<12> shift;
 602     let Inst{25} = 0;
 603     let Inst{19-16} = Rn;
 604     let Inst{15-12} = Rd;
 605     let Inst{11-0} = shift;
 606   }
 607 }
 608
 609 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 610 /// instruction modifies the CPSR register.
 611 let Defs = [CPSR] in {
 612 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 613                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 614                          PatFrag opnode, bit Commutable = 0> {
 615   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 616                iii, opc, "\t$Rd, $Rn, $imm",
 617                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 618     bits<4> Rd;
 619     bits<4> Rn;
 620     bits<12> imm;
 621     let Inst{25} = 1;
 622     let Inst{20} = 1;
 623     let Inst{19-16} = Rn;
 624     let Inst{15-12} = Rd;
 625     let Inst{11-0} = imm;
 626   }
 627   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 628                iir, opc, "\t$Rd, $Rn, $Rm",
 629                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 630     bits<4> Rd;
 631     bits<4> Rn;
 632     bits<4> Rm;
 633     let isCommutable = Commutable;
 634     let Inst{25} = 0;
 635     let Inst{20} = 1;
 636     let Inst{19-16} = Rn;
 637     let Inst{15-12} = Rd;
 638     let Inst{11-4} = 0b00000000;
 639     let Inst{3-0} = Rm;
 640   }
 641   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 642                iis, opc, "\t$Rd, $Rn, $shift",
 643                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 644     bits<4> Rd;
 645     bits<4> Rn;
 646     bits<12> shift;
 647     let Inst{25} = 0;
 648     let Inst{20} = 1;
 649     let Inst{19-16} = Rn;
 650     let Inst{15-12} = Rd;
 651     let Inst{11-0} = shift;
 652   }
 653 }
 654 }
 655
 656 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 657 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 658 /// a explicit result, only implicitly set CPSR.
 659 let isCompare = 1, Defs = [CPSR] in {
 660 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 661                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 662                        PatFrag opnode, bit Commutable = 0> {
 663   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 664                opc, "\t$Rn, $imm",
 665                [(opnode GPR:$Rn, so_imm:$imm)]> {
 666     bits<4> Rn;
 667     bits<12> imm;
 668     let Inst{25} = 1;
 669     let Inst{20} = 1;
 670     let Inst{19-16} = Rn;
 671     let Inst{15-12} = 0b0000;
 672     let Inst{11-0} = imm;
 673   }
 674   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 675                opc, "\t$Rn, $Rm",
 676                [(opnode GPR:$Rn, GPR:$Rm)]> {
 677     bits<4> Rn;
 678     bits<4> Rm;
 679     let isCommutable = Commutable;
 680     let Inst{25} = 0;
 681     let Inst{20} = 1;
 682     let Inst{19-16} = Rn;
 683     let Inst{15-12} = 0b0000;
 684     let Inst{11-4} = 0b00000000;
 685     let Inst{3-0} = Rm;
 686   }
 687   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 688                opc, "\t$Rn, $shift",
 689                [(opnode GPR:$Rn, so_reg:$shift)]> {
 690     bits<4> Rn;
 691     bits<12> shift;
 692     let Inst{25} = 0;
 693     let Inst{20} = 1;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = 0b0000;
 696     let Inst{11-0} = shift;
 697   }
 698 }
 699 }
 700
 701 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 702 /// register and one whose operand is a register rotated by 8/16/24.
 703 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 704 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 705   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 706                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 707                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 708               Requires<[IsARM, HasV6]> {
 709     bits<4> Rd;
 710     bits<4> Rm;
 711     let Inst{19-16} = 0b1111;
 712     let Inst{15-12} = Rd;
 713     let Inst{11-10} = 0b00;
 714     let Inst{3-0}   = Rm;
 715   }
 716   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 717                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 718                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 719               Requires<[IsARM, HasV6]> {
 720     bits<4> Rd;
 721     bits<4> Rm;
 722     bits<2> rot;
 723     let Inst{19-16} = 0b1111;
 724     let Inst{15-12} = Rd;
 725     let Inst{11-10} = rot;
 726     let Inst{3-0}   = Rm;
 727   }
 728 }
 729
 730 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 731   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 732                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 733                  [/* For disassembly only; pattern left blank */]>,
 734               Requires<[IsARM, HasV6]> {
 735     let Inst{19-16} = 0b1111;
 736     let Inst{11-10} = 0b00;
 737   }
 738   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 739                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 740                  [/* For disassembly only; pattern left blank */]>,
 741               Requires<[IsARM, HasV6]> {
 742     bits<2> rot;
 743     let Inst{19-16} = 0b1111;
 744     let Inst{11-10} = rot;
 745   }
 746 }
 747
 748 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 749 /// register and one whose operand is a register rotated by 8/16/24.
 750 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 751   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 752                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 753                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 754                Requires<[IsARM, HasV6]> {
 755     let Inst{11-10} = 0b00;
 756   }
 757   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 758                                              rot_imm:$rot),
 759                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 760                   [(set GPR:$Rd, (opnode GPR:$Rn,
 761                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 762                   Requires<[IsARM, HasV6]> {
 763     bits<4> Rn;
 764     bits<2> rot;
 765     let Inst{19-16} = Rn;
 766     let Inst{11-10} = rot;
 767   }
 768 }
 769
 770 // For disassembly only.
 771 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 772   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 773                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 774                   [/* For disassembly only; pattern left blank */]>,
 775                Requires<[IsARM, HasV6]> {
 776     let Inst{11-10} = 0b00;
 777   }
 778   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 779                                              rot_imm:$rot),
 780                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 781                   [/* For disassembly only; pattern left blank */]>,
 782                   Requires<[IsARM, HasV6]> {
 783     bits<4> Rn;
 784     bits<2> rot;
 785     let Inst{19-16} = Rn;
 786     let Inst{11-10} = rot;
 787   }
 788 }
 789
 790 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 791 let Uses = [CPSR] in {
 792 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 793                              bit Commutable = 0> {
 794   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 795                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 796                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 797                Requires<[IsARM]> {
 798     bits<4> Rd;
 799     bits<4> Rn;
 800     bits<12> imm;
 801     let Inst{25} = 1;
 802     let Inst{15-12} = Rd;
 803     let Inst{19-16} = Rn;
 804     let Inst{11-0} = imm;
 805   }
 806   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 807                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 808                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 809                Requires<[IsARM]> {
 810     bits<4> Rd;
 811     bits<4> Rn;
 812     bits<4> Rm;
 813     let Inst{11-4} = 0b00000000;
 814     let Inst{25} = 0;
 815     let isCommutable = Commutable;
 816     let Inst{3-0} = Rm;
 817     let Inst{15-12} = Rd;
 818     let Inst{19-16} = Rn;
 819   }
 820   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 821                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 822                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 823                Requires<[IsARM]> {
 824     bits<4> Rd;
 825     bits<4> Rn;
 826     bits<12> shift;
 827     let Inst{25} = 0;
 828     let Inst{11-0} = shift;
 829     let Inst{15-12} = Rd;
 830     let Inst{19-16} = Rn;
 831   }
 832 }
 833 // Carry setting variants
 834 let Defs = [CPSR] in {
 835 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 836                              bit Commutable = 0> {
 837   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 838                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 839                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 840                Requires<[IsARM]> {
 841     bits<4> Rd;
 842     bits<4> Rn;
 843     bits<12> imm;
 844     let Inst{15-12} = Rd;
 845     let Inst{19-16} = Rn;
 846     let Inst{11-0} = imm;
 847     let Inst{20} = 1;
 848     let Inst{25} = 1;
 849   }
 850   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 851                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 852                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 853                Requires<[IsARM]> {
 854     bits<4> Rd;
 855     bits<4> Rn;
 856     bits<4> Rm;
 857     let Inst{11-4} = 0b00000000;
 858     let isCommutable = Commutable;
 859     let Inst{3-0} = Rm;
 860     let Inst{15-12} = Rd;
 861     let Inst{19-16} = Rn;
 862     let Inst{20} = 1;
 863     let Inst{25} = 0;
 864   }
 865   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 866                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 867                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 868                Requires<[IsARM]> {
 869     bits<4> Rd;
 870     bits<4> Rn;
 871     bits<12> shift;
 872     let Inst{11-0} = shift;
 873     let Inst{15-12} = Rd;
 874     let Inst{19-16} = Rn;
 875     let Inst{20} = 1;
 876     let Inst{25} = 0;
 877   }
 878 }
 879 }
 880 }
 881
 882 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 883 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 884            InstrItinClass iir, PatFrag opnode> {
 885   // Note: We use the complex addrmode_imm12 rather than just an input
 886   // GPR and a constrained immediate so that we can use this to match
 887   // frame index references and avoid matching constant pool references.
 888   def i12: AIldst1<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 889                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 890                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 891     bits<4>  Rt;
 892     bits<17> addr;
 893     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 894     let Inst{19-16} = addr{16-13};  // Rn
 895     let Inst{15-12} = Rt;
 896     let Inst{11-0}  = addr{11-0};   // imm12
 897   }
 898   def rs : AIldst1<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 899                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 900                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 901     bits<4>  Rt;
 902     bits<17> shift;
 903     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 904     let Inst{19-16} = shift{16-13}; // Rn
 905     let Inst{15-12} = Rt;
 906     let Inst{11-0}  = shift{11-0};
 907   }
 908 }
 909 }
 910
 911 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 912            InstrItinClass iir, PatFrag opnode> {
 913   // Note: We use the complex addrmode_imm12 rather than just an input
 914   // GPR and a constrained immediate so that we can use this to match
 915   // frame index references and avoid matching constant pool references.
 916   def i12 : AIldst1<0b010, 0, isByte, (outs),
 917                    (ins GPR:$Rt, addrmode_imm12:$addr),
 918                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 919                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 920     bits<4> Rt;
 921     bits<17> addr;
 922     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 923     let Inst{19-16} = addr{16-13};  // Rn
 924     let Inst{15-12} = Rt;
 925     let Inst{11-0}  = addr{11-0};   // imm12
 926   }
 927   def rs : AIldst1<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 928                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 929                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 930     bits<4> Rt;
 931     bits<17> shift;
 932     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 933     let Inst{19-16} = shift{16-13}; // Rn
 934     let Inst{15-12} = Rt;
 935     let Inst{11-0}  = shift{11-0};
 936   }
 937 }
 938 //===----------------------------------------------------------------------===//
 939 // Instructions
 940 //===----------------------------------------------------------------------===//
 941
 942 //===----------------------------------------------------------------------===//
 943 //  Miscellaneous Instructions.
 944 //
 945
 946 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 947 /// the function.  The first operand is the ID# for this instruction, the second
 948 /// is the index into the MachineConstantPool that this is, the third is the
 949 /// size in bytes of this constant pool entry.
 950 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 951 def CONSTPOOL_ENTRY :
 952 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 953                     i32imm:$size), NoItinerary, []>;
 954
 955 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 956 // from removing one half of the matched pairs. That breaks PEI, which assumes
 957 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 958 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 959 def ADJCALLSTACKUP :
 960 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 961            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 962
 963 def ADJCALLSTACKDOWN :
 964 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 965            [(ARMcallseq_start timm:$amt)]>;
 966 }
 967
 968 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 969              [/* For disassembly only; pattern left blank */]>,
 970           Requires<[IsARM, HasV6T2]> {
 971   let Inst{27-16} = 0b001100100000;
 972   let Inst{15-8} = 0b11110000;
 973   let Inst{7-0} = 0b00000000;
 974 }
 975
 976 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 977              [/* For disassembly only; pattern left blank */]>,
 978           Requires<[IsARM, HasV6T2]> {
 979   let Inst{27-16} = 0b001100100000;
 980   let Inst{15-8} = 0b11110000;
 981   let Inst{7-0} = 0b00000001;
 982 }
 983
 984 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 985              [/* For disassembly only; pattern left blank */]>,
 986           Requires<[IsARM, HasV6T2]> {
 987   let Inst{27-16} = 0b001100100000;
 988   let Inst{15-8} = 0b11110000;
 989   let Inst{7-0} = 0b00000010;
 990 }
 991
 992 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 993              [/* For disassembly only; pattern left blank */]>,
 994           Requires<[IsARM, HasV6T2]> {
 995   let Inst{27-16} = 0b001100100000;
 996   let Inst{15-8} = 0b11110000;
 997   let Inst{7-0} = 0b00000011;
 998 }
 999
1000 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1001              "\t$dst, $a, $b",
1002              [/* For disassembly only; pattern left blank */]>,
1003           Requires<[IsARM, HasV6]> {
1004   bits<4> Rd;
1005   bits<4> Rn;
1006   bits<4> Rm;
1007   let Inst{3-0} = Rm;
1008   let Inst{15-12} = Rd;
1009   let Inst{19-16} = Rn;
1010   let Inst{27-20} = 0b01101000;
1011   let Inst{7-4} = 0b1011;
1012   let Inst{11-8} = 0b1111;
1013 }
1014
1015 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1016              [/* For disassembly only; pattern left blank */]>,
1017           Requires<[IsARM, HasV6T2]> {
1018   let Inst{27-16} = 0b001100100000;
1019   let Inst{15-8} = 0b11110000;
1020   let Inst{7-0} = 0b00000100;
1021 }
1022
1023 // The i32imm operand $val can be used by a debugger to store more information
1024 // about the breakpoint.
1025 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1026               [/* For disassembly only; pattern left blank */]>,
1027            Requires<[IsARM]> {
1028   bits<16> val;
1029   let Inst{3-0} = val{3-0};
1030   let Inst{19-8} = val{15-4};
1031   let Inst{27-20} = 0b00010010;
1032   let Inst{7-4} = 0b0111;
1033 }
1034
1035 // Change Processor State is a system instruction -- for disassembly only.
1036 // The singleton $opt operand contains the following information:
1037 // opt{4-0} = mode from Inst{4-0}
1038 // opt{5} = changemode from Inst{17}
1039 // opt{8-6} = AIF from Inst{8-6}
1040 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1041 // FIXME: Integrated assembler will need these split out.
1042 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1043               [/* For disassembly only; pattern left blank */]>,
1044           Requires<[IsARM]> {
1045   let Inst{31-28} = 0b1111;
1046   let Inst{27-20} = 0b00010000;
1047   let Inst{16} = 0;
1048   let Inst{5} = 0;
1049 }
1050
1051 // Preload signals the memory system of possible future data/instruction access.
1052 // These are for disassembly only.
1053 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1054
1055   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1056                 !strconcat(opc, "\t$addr"),
1057                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1058     bits<4> Rt;
1059     bits<17> addr;
1060     let Inst{31-26} = 0b111101;
1061     let Inst{25} = 0; // 0 for immediate form
1062     let Inst{24} = data;
1063     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1064     let Inst{22} = read;
1065     let Inst{21-20} = 0b01;
1066     let Inst{19-16} = addr{16-13};  // Rn
1067     let Inst{15-12} = Rt;
1068     let Inst{11-0}  = addr{11-0};   // imm12
1069   }
1070
1071   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1072                !strconcat(opc, "\t$shift"),
1073                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1074     bits<4> Rt;
1075     bits<17> shift;
1076     let Inst{31-26} = 0b111101;
1077     let Inst{25} = 1; // 1 for register form
1078     let Inst{24} = data;
1079     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1080     let Inst{22} = read;
1081     let Inst{21-20} = 0b01;
1082     let Inst{19-16} = shift{16-13}; // Rn
1083     let Inst{11-0}  = shift{11-0};
1084   }
1085 }
1086
1087 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1088 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1089 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1090
1091 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1092                  "setend\t$end",
1093                  [/* For disassembly only; pattern left blank */]>,
1094                Requires<[IsARM]> {
1095   bits<1> end;
1096   let Inst{31-10} = 0b1111000100000001000000;
1097   let Inst{9} = end;
1098   let Inst{8-0} = 0;
1099 }
1100
1101 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1102              [/* For disassembly only; pattern left blank */]>,
1103           Requires<[IsARM, HasV7]> {
1104   bits<4> opt;
1105   let Inst{27-4} = 0b001100100000111100001111;
1106   let Inst{3-0} = opt;
1107 }
1108
1109 // A5.4 Permanently UNDEFINED instructions.
1110 let isBarrier = 1, isTerminator = 1 in
1111 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1112                "trap", [(trap)]>,
1113            Requires<[IsARM]> {
1114   let Inst{27-25} = 0b011;
1115   let Inst{24-20} = 0b11111;
1116   let Inst{7-5} = 0b111;
1117   let Inst{4} = 0b1;
1118 }
1119
1120 // Address computation and loads and stores in PIC mode.
1121 let isNotDuplicable = 1 in {
1122 def PICADD : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1123                            IIC_iALUr,
1124                            [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1125
1126 let AddedComplexity = 10 in {
1127 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1128                             IIC_iLoad_r,
1129                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1130
1131 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1132                             IIC_iLoad_bh_r,
1133                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1134
1135 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1136                             IIC_iLoad_bh_r,
1137                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1138
1139 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1140                             IIC_iLoad_bh_r,
1141                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1142
1143 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1144                             IIC_iLoad_bh_r,
1145                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1146 }
1147 let AddedComplexity = 10 in {
1148 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1149                Pseudo, IIC_iStore_r, "",
1150                [(store GPR:$src, addrmodepc:$addr)]>;
1151
1152 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1153            Pseudo, IIC_iStore_bh_r, "",
1154                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1155
1156 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1157            Pseudo, IIC_iStore_bh_r, "",
1158                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1159 }
1160 } // isNotDuplicable = 1
1161
1162
1163 // LEApcrel - Load a pc-relative address into a register without offending the
1164 // assembler.
1165 let neverHasSideEffects = 1 in {
1166 let isReMaterializable = 1 in
1167 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1168 // both of these as pseudo-instructions that get expanded to it.
1169 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1170                     MiscFrm, IIC_iALUi,
1171                     "adr$p\t$Rd, #$label", []>;
1172
1173 } // neverHasSideEffects
1174 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1175                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1176                       MiscFrm, IIC_iALUi,
1177                       "adr$p\t$Rd, #${label}_${id}", []> {
1178   bits<4> p;
1179   bits<4> Rd;
1180   let Inst{31-28} = p;
1181   let Inst{27-25} = 0b001;
1182   let Inst{20} = 0;
1183   let Inst{19-16} = 0b1111;
1184   let Inst{15-12} = Rd;
1185   // FIXME: Add label encoding/fixup
1186 }
1187
1188 //===----------------------------------------------------------------------===//
1189 //  Control Flow Instructions.
1190 //
1191
1192 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1193   // ARMV4T and above
1194   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1195                   "bx", "\tlr", [(ARMretflag)]>,
1196                Requires<[IsARM, HasV4T]> {
1197     let Inst{27-0}  = 0b0001001011111111111100011110;
1198   }
1199
1200   // ARMV4 only
1201   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1202                   "mov", "\tpc, lr", [(ARMretflag)]>,
1203                Requires<[IsARM, NoV4T]> {
1204     let Inst{27-0} = 0b0001101000001111000000001110;
1205   }
1206 }
1207
1208 // Indirect branches
1209 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1210   // ARMV4T and above
1211   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1212                   [(brind GPR:$dst)]>,
1213               Requires<[IsARM, HasV4T]> {
1214     bits<4> dst;
1215     let Inst{31-4} = 0b1110000100101111111111110001;
1216     let Inst{3-0}  = dst;
1217   }
1218
1219   // ARMV4 only
1220   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1221                   [(brind GPR:$dst)]>,
1222               Requires<[IsARM, NoV4T]> {
1223     bits<4> dst;
1224     let Inst{31-4} = 0b1110000110100000111100000000;
1225     let Inst{3-0}   = dst;
1226   }
1227 }
1228
1229 // On non-Darwin platforms R9 is callee-saved.
1230 let isCall = 1,
1231   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1232           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1233           D16, D17, D18, D19, D20, D21, D22, D23,
1234           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1235   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1236                 IIC_Br, "bl\t$func",
1237                 [(ARMcall tglobaladdr:$func)]>,
1238             Requires<[IsARM, IsNotDarwin]> {
1239     let Inst{31-28} = 0b1110;
1240     bits<24> func;
1241     let Inst{23-0} = func;
1242   }
1243
1244   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1245                    IIC_Br, "bl", "\t$func",
1246                    [(ARMcall_pred tglobaladdr:$func)]>,
1247                 Requires<[IsARM, IsNotDarwin]> {
1248     bits<24> func;
1249     let Inst{23-0} = func;
1250   }
1251
1252   // ARMv5T and above
1253   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1254                 IIC_Br, "blx\t$func",
1255                 [(ARMcall GPR:$func)]>,
1256             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1257     bits<4> func;
1258     let Inst{27-4} = 0b000100101111111111110011;
1259     let Inst{3-0}   = func;
1260   }
1261
1262   // ARMv4T
1263   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1264   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1265                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1266                   [(ARMcall_nolink tGPR:$func)]>,
1267            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1268     bits<4> func;
1269     let Inst{27-4} = 0b000100101111111111110001;
1270     let Inst{3-0}   = func;
1271   }
1272
1273   // ARMv4
1274   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1275                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1276                  [(ARMcall_nolink tGPR:$func)]>,
1277            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1278     bits<4> func;
1279     let Inst{27-4} = 0b000110100000111100000000;
1280     let Inst{3-0}   = func;
1281   }
1282 }
1283
1284 // On Darwin R9 is call-clobbered.
1285 let isCall = 1,
1286   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1287           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1288           D16, D17, D18, D19, D20, D21, D22, D23,
1289           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1290   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1291                 IIC_Br, "bl\t$func",
1292                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1293     let Inst{31-28} = 0b1110;
1294     bits<24> func;
1295     let Inst{23-0} = func;
1296   }
1297
1298   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1299                    IIC_Br, "bl", "\t$func",
1300                    [(ARMcall_pred tglobaladdr:$func)]>,
1301                   Requires<[IsARM, IsDarwin]> {
1302     bits<24> func;
1303     let Inst{23-0} = func;
1304   }
1305
1306   // ARMv5T and above
1307   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1308                 IIC_Br, "blx\t$func",
1309                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1310     bits<4> func;
1311     let Inst{27-4} = 0b000100101111111111110011;
1312     let Inst{3-0}   = func;
1313   }
1314
1315   // ARMv4T
1316   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1317   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1318                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1319                   [(ARMcall_nolink tGPR:$func)]>,
1320              Requires<[IsARM, HasV4T, IsDarwin]> {
1321     bits<4> func;
1322     let Inst{27-4} = 0b000100101111111111110001;
1323     let Inst{3-0}   = func;
1324   }
1325
1326   // ARMv4
1327   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1328                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1329                  [(ARMcall_nolink tGPR:$func)]>,
1330            Requires<[IsARM, NoV4T, IsDarwin]> {
1331     bits<4> func;
1332     let Inst{27-4} = 0b000110100000111100000000;
1333     let Inst{3-0}   = func;
1334   }
1335 }
1336
1337 // Tail calls.
1338
1339 // FIXME: These should probably be xformed into the non-TC versions of the
1340 // instructions as part of MC lowering.
1341 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1342   // Darwin versions.
1343   let Defs = [R0, R1, R2, R3, R9, R12,
1344               D0, D1, D2, D3, D4, D5, D6, D7,
1345               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1346               D27, D28, D29, D30, D31, PC],
1347       Uses = [SP] in {
1348     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1349                        Pseudo, IIC_Br,
1350                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1351
1352     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1353                        Pseudo, IIC_Br,
1354                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1355
1356     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1357                    IIC_Br, "b\t$dst  @ TAILCALL",
1358                    []>, Requires<[IsDarwin]>;
1359
1360     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1361                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1362                    []>, Requires<[IsDarwin]>;
1363
1364     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1365                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1366                    []>, Requires<[IsDarwin]> {
1367       bits<4> dst;
1368       let Inst{31-4} = 0b1110000100101111111111110001;
1369       let Inst{3-0}  = dst;
1370     }
1371   }
1372
1373   // Non-Darwin versions (the difference is R9).
1374   let Defs = [R0, R1, R2, R3, R12,
1375               D0, D1, D2, D3, D4, D5, D6, D7,
1376               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1377               D27, D28, D29, D30, D31, PC],
1378       Uses = [SP] in {
1379     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1380                        Pseudo, IIC_Br,
1381                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1382
1383     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1384                        Pseudo, IIC_Br,
1385                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1386
1387     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1388                    IIC_Br, "b\t$dst  @ TAILCALL",
1389                    []>, Requires<[IsARM, IsNotDarwin]>;
1390
1391     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1392                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1393                    []>, Requires<[IsThumb, IsNotDarwin]>;
1394
1395     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1396                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1397                    []>, Requires<[IsNotDarwin]> {
1398       bits<4> dst;
1399       let Inst{31-4} = 0b1110000100101111111111110001;
1400       let Inst{3-0}  = dst;
1401     }
1402   }
1403 }
1404
1405 let isBranch = 1, isTerminator = 1 in {
1406   // B is "predicable" since it can be xformed into a Bcc.
1407   let isBarrier = 1 in {
1408     let isPredicable = 1 in
1409     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1410                 "b\t$target", [(br bb:$target)]> {
1411       bits<24> target;
1412       let Inst{31-28} = 0b1110;
1413       let Inst{23-0} = target;
1414     }
1415
1416     let isNotDuplicable = 1, isIndirectBranch = 1,
1417         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1418         isCodeGenOnly = 1 in {
1419     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1420                       IIC_Br, "mov\tpc, $target$jt",
1421                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1422       let Inst{11-4}  = 0b00000000;
1423       let Inst{15-12} = 0b1111;
1424       let Inst{20}    = 0; // S Bit
1425       let Inst{24-21} = 0b1101;
1426       let Inst{27-25} = 0b000;
1427     }
1428     def BR_JTm : JTI<(outs),
1429                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1430                      IIC_Br, "ldr\tpc, $target$jt",
1431                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1432                        imm:$id)]> {
1433       let Inst{15-12} = 0b1111;
1434       let Inst{20}    = 1; // L bit
1435       let Inst{21}    = 0; // W bit
1436       let Inst{22}    = 0; // B bit
1437       let Inst{24}    = 1; // P bit
1438       let Inst{27-25} = 0b011;
1439     }
1440     def BR_JTadd : PseudoInst<(outs),
1441                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1442                    IIC_Br,
1443                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1444                      imm:$id)]>;
1445     } // isNotDuplicable = 1, isIndirectBranch = 1
1446   } // isBarrier = 1
1447
1448   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1449   // a two-value operand where a dag node expects two operands. :(
1450   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1451                IIC_Br, "b", "\t$target",
1452                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1453     bits<24> target;
1454     let Inst{23-0} = target;
1455   }
1456 }
1457
1458 // Branch and Exchange Jazelle -- for disassembly only
1459 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1460               [/* For disassembly only; pattern left blank */]> {
1461   let Inst{23-20} = 0b0010;
1462   //let Inst{19-8} = 0xfff;
1463   let Inst{7-4} = 0b0010;
1464 }
1465
1466 // Secure Monitor Call is a system instruction -- for disassembly only
1467 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1468               [/* For disassembly only; pattern left blank */]> {
1469   bits<4> opt;
1470   let Inst{23-4} = 0b01100000000000000111;
1471   let Inst{3-0} = opt;
1472 }
1473
1474 // Supervisor Call (Software Interrupt) -- for disassembly only
1475 let isCall = 1 in {
1476 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1477               [/* For disassembly only; pattern left blank */]> {
1478   bits<24> svc;
1479   let Inst{23-0} = svc;
1480 }
1481 }
1482
1483 // Store Return State is a system instruction -- for disassembly only
1484 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1485 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1486                 NoItinerary, "srs${amode}\tsp!, $mode",
1487                 [/* For disassembly only; pattern left blank */]> {
1488   let Inst{31-28} = 0b1111;
1489   let Inst{22-20} = 0b110; // W = 1
1490 }
1491
1492 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1493                 NoItinerary, "srs${amode}\tsp, $mode",
1494                 [/* For disassembly only; pattern left blank */]> {
1495   let Inst{31-28} = 0b1111;
1496   let Inst{22-20} = 0b100; // W = 0
1497 }
1498
1499 // Return From Exception is a system instruction -- for disassembly only
1500 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1501                 NoItinerary, "rfe${amode}\t$base!",
1502                 [/* For disassembly only; pattern left blank */]> {
1503   let Inst{31-28} = 0b1111;
1504   let Inst{22-20} = 0b011; // W = 1
1505 }
1506
1507 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1508                 NoItinerary, "rfe${amode}\t$base",
1509                 [/* For disassembly only; pattern left blank */]> {
1510   let Inst{31-28} = 0b1111;
1511   let Inst{22-20} = 0b001; // W = 0
1512 }
1513 } // isCodeGenOnly = 1
1514
1515 //===----------------------------------------------------------------------===//
1516 //  Load / store Instructions.
1517 //
1518
1519 // Load
1520
1521
1522 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1523                     UnOpFrag<(load node:$Src)>>;
1524 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1525                     UnOpFrag<(zextloadi8 node:$Src)>>;
1526 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1527                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1528 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1529                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1530
1531 // Special LDR for loads from non-pc-relative constpools.
1532 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1533     isReMaterializable = 1 in
1534 def LDRcp : AIldst1<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1535                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1536                  []> {
1537   bits<4> Rt;
1538   bits<17> addr;
1539   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1540   let Inst{19-16} = 0b1111;
1541   let Inst{15-12} = Rt;
1542   let Inst{11-0}  = addr{11-0};   // imm12
1543 }
1544
1545 // Loads with zero extension
1546 def LDRH  : AI3ld<0b1011, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1547                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1548                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1549
1550 // Loads with sign extension
1551 def LDRSH : AI3ld<0b1111, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1552                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1553                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1554
1555 def LDRSB : AI3ld<0b1101, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1556                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1557                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1558
1559 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1560     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1561 // Load doubleword
1562 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1563                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1564                  []>, Requires<[IsARM, HasV5TE]>;
1565
1566 // Indexed loads
1567 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1568   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1569                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1570                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1571     // {17-14}  Rn
1572     // {13}     1 == Rm, 0 == imm12
1573     // {12}     isAdd
1574     // {11-0}   imm12/Rm
1575     bits<18> addr;
1576     let Inst{25} = addr{13};
1577     let Inst{23} = addr{12};
1578     let Inst{19-16} = addr{17-14};
1579     let Inst{11-0} = addr{11-0};
1580   }
1581   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1582                       (ins GPR:$Rn, am2offset:$offset),
1583                       IndexModePost, LdFrm, itin,
1584                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1585     // {13}     1 == Rm, 0 == imm12
1586     // {12}     isAdd
1587     // {11-0}   imm12/Rm
1588     bits<14> offset;
1589     bits<4> Rn;
1590     let Inst{25} = offset{13};
1591     let Inst{23} = offset{12};
1592     let Inst{19-16} = Rn;
1593     let Inst{11-0} = offset{11-0};
1594   }
1595 }
1596
1597 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1598 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1599
1600 def LDRH_PRE  : AI3ldhpr<(outs GPR:$Rt, GPR:$Rn_wb),
1601                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1602                      "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1603
1604 def LDRH_POST : AI3ldhpo<(outs GPR:$Rt, GPR:$Rn_wb),
1605                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1606                     "ldrh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1607
1608 def LDRSH_PRE : AI3ldshpr<(outs GPR:$Rt, GPR:$Rn_wb),
1609                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1610                       "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1611
1612 def LDRSH_POST: AI3ldshpo<(outs GPR:$Rt, GPR:$Rn_wb),
1613                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1614                    "ldrsh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1615
1616 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$Rt, GPR:$Rn_wb),
1617                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1618                       "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1619
1620 def LDRSB_POST: AI3ldsbpo<(outs GPR:$Rt, GPR:$Rn_wb),
1621                     (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1622                    "ldrsb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1623
1624 // For disassembly only
1625 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1626                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1627                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1628                 Requires<[IsARM, HasV5TE]>;
1629
1630 // For disassembly only
1631 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1632                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1633             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1634                 Requires<[IsARM, HasV5TE]>;
1635
1636 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1637
1638 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1639
1640 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1641                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1642                    LdFrm, IIC_iLoad_ru,
1643                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1644   let Inst{21} = 1; // overwrite
1645 }
1646
1647 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1648                   (ins GPR:$base,am2offset:$offset), IndexModeNone,
1649                   LdFrm, IIC_iLoad_bh_ru,
1650                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1651   let Inst{21} = 1; // overwrite
1652 }
1653
1654 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1655                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1656                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1657   let Inst{21} = 1; // overwrite
1658 }
1659
1660 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1661                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1662                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1663   let Inst{21} = 1; // overwrite
1664 }
1665
1666 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1667                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1668                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1669   let Inst{21} = 1; // overwrite
1670 }
1671
1672 // Store
1673
1674 // Stores with truncate
1675 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1676                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1677                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1678
1679 // Store doubleword
1680 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1681     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1682 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1683                StMiscFrm, IIC_iStore_d_r,
1684                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1685
1686 // Indexed stores
1687 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1688                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1689                      IndexModePre, StFrm, IIC_iStore_ru,
1690                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1691                     [(set GPR:$Rn_wb,
1692                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1693   // {13}     1 == Rm, 0 == imm12
1694   // {12}     isAdd
1695   // {11-0}   imm12/Rm
1696   bits<14> offset;
1697   bits<4> Rn;
1698   let Inst{25} = offset{13};
1699   let Inst{23} = offset{12};
1700   let Inst{19-16} = Rn;
1701   let Inst{11-0} = offset{11-0};
1702 }
1703
1704 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1705                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1706                      IndexModePost, StFrm, IIC_iStore_ru,
1707                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1708                     [(set GPR:$Rn_wb,
1709                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1710   // {13}     1 == Rm, 0 == imm12
1711   // {12}     isAdd
1712   // {11-0}   imm12/Rm
1713   bits<14> offset;
1714   bits<4> Rn;
1715   let Inst{25} = offset{13};
1716   let Inst{23} = offset{12};
1717   let Inst{19-16} = Rn;
1718   let Inst{11-0} = offset{11-0};
1719 }
1720
1721 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1722                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1723                      StMiscFrm, IIC_iStore_ru,
1724                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1725                     [(set GPR:$base_wb,
1726                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1727
1728 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1729                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1730                      StMiscFrm, IIC_iStore_bh_ru,
1731                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1732                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1733                                          GPR:$base, am3offset:$offset))]>;
1734
1735 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1736                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1737                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1738                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1739                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1740                                          GPR:$Rn, am2offset:$offset))]> {
1741   // {13}     1 == Rm, 0 == imm12
1742   // {12}     isAdd
1743   // {11-0}   imm12/Rm
1744   bits<14> offset;
1745   bits<4> Rn;
1746   let Inst{25} = offset{13};
1747   let Inst{23} = offset{12};
1748   let Inst{19-16} = Rn;
1749   let Inst{11-0} = offset{11-0};
1750 }
1751
1752 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1753                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1754                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1755                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1756                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1757                                          GPR:$Rn, am2offset:$offset))]> {
1758   // {13}     1 == Rm, 0 == imm12
1759   // {12}     isAdd
1760   // {11-0}   imm12/Rm
1761   bits<14> offset;
1762   bits<4> Rn;
1763   let Inst{25} = offset{13};
1764   let Inst{23} = offset{12};
1765   let Inst{19-16} = Rn;
1766   let Inst{11-0} = offset{11-0};
1767 }
1768
1769 // For disassembly only
1770 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1771                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1772                      StMiscFrm, IIC_iStore_d_ru,
1773                      "strd", "\t$src1, $src2, [$base, $offset]!",
1774                      "$base = $base_wb", []>;
1775
1776 // For disassembly only
1777 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1778                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1779                      StMiscFrm, IIC_iStore_d_ru,
1780                      "strd", "\t$src1, $src2, [$base], $offset",
1781                      "$base = $base_wb", []>;
1782
1783 // STRT, STRBT, and STRHT are for disassembly only.
1784
1785 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1786                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1787                     IndexModeNone, StFrm, IIC_iStore_ru,
1788                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1789                     [/* For disassembly only; pattern left blank */]> {
1790   let Inst{21} = 1; // overwrite
1791 }
1792
1793 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1794                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1795                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1796                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1797                      [/* For disassembly only; pattern left blank */]> {
1798   let Inst{21} = 1; // overwrite
1799 }
1800
1801 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1802                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1803                     StMiscFrm, IIC_iStore_bh_ru,
1804                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1805                     [/* For disassembly only; pattern left blank */]> {
1806   let Inst{21} = 1; // overwrite
1807 }
1808
1809 //===----------------------------------------------------------------------===//
1810 //  Load / store multiple Instructions.
1811 //
1812
1813 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1814                          InstrItinClass itin, InstrItinClass itin_upd> {
1815   def IA :
1816     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1817          IndexModeNone, f, itin,
1818          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1819     let Inst{24-23} = 0b01;       // Increment After
1820     let Inst{21}    = 0;          // No writeback
1821     let Inst{20}    = L_bit;
1822   }
1823   def IA_UPD :
1824     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1825          IndexModeUpd, f, itin_upd,
1826          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1827     let Inst{24-23} = 0b01;       // Increment After
1828     let Inst{21}    = 1;          // Writeback
1829     let Inst{20}    = L_bit;
1830   }
1831   def DA :
1832     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1833          IndexModeNone, f, itin,
1834          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1835     let Inst{24-23} = 0b00;       // Decrement After
1836     let Inst{21}    = 0;          // No writeback
1837     let Inst{20}    = L_bit;
1838   }
1839   def DA_UPD :
1840     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1841          IndexModeUpd, f, itin_upd,
1842          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1843     let Inst{24-23} = 0b00;       // Decrement After
1844     let Inst{21}    = 1;          // Writeback
1845     let Inst{20}    = L_bit;
1846   }
1847   def DB :
1848     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1849          IndexModeNone, f, itin,
1850          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1851     let Inst{24-23} = 0b10;       // Decrement Before
1852     let Inst{21}    = 0;          // No writeback
1853     let Inst{20}    = L_bit;
1854   }
1855   def DB_UPD :
1856     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1857          IndexModeUpd, f, itin_upd,
1858          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1859     let Inst{24-23} = 0b10;       // Decrement Before
1860     let Inst{21}    = 1;          // Writeback
1861     let Inst{20}    = L_bit;
1862   }
1863   def IB :
1864     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1865          IndexModeNone, f, itin,
1866          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1867     let Inst{24-23} = 0b11;       // Increment Before
1868     let Inst{21}    = 0;          // No writeback
1869     let Inst{20}    = L_bit;
1870   }
1871   def IB_UPD :
1872     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1873          IndexModeUpd, f, itin_upd,
1874          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1875     let Inst{24-23} = 0b11;       // Increment Before
1876     let Inst{21}    = 1;          // Writeback
1877     let Inst{20}    = L_bit;
1878   }
1879 }
1880
1881 let neverHasSideEffects = 1 in {
1882
1883 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1884 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1885
1886 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1887 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1888
1889 } // neverHasSideEffects
1890
1891 // Load / Store Multiple Mnemnoic Aliases
1892 def : MnemonicAlias<"ldm", "ldmia">;
1893 def : MnemonicAlias<"stm", "stmia">;
1894
1895 // FIXME: remove when we have a way to marking a MI with these properties.
1896 // FIXME: Should pc be an implicit operand like PICADD, etc?
1897 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1898     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1899 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1900                                       reglist:$regs, variable_ops),
1901                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1902                      "ldmia${p}\t$Rn!, $regs",
1903                      "$Rn = $wb", []> {
1904   let Inst{24-23} = 0b01;       // Increment After
1905   let Inst{21}    = 1;          // Writeback
1906   let Inst{20}    = 1;          // Load
1907 }
1908
1909 //===----------------------------------------------------------------------===//
1910 //  Move Instructions.
1911 //
1912
1913 let neverHasSideEffects = 1 in
1914 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1915                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1916   bits<4> Rd;
1917   bits<4> Rm;
1918
1919   let Inst{11-4} = 0b00000000;
1920   let Inst{25} = 0;
1921   let Inst{3-0} = Rm;
1922   let Inst{15-12} = Rd;
1923 }
1924
1925 // A version for the smaller set of tail call registers.
1926 let neverHasSideEffects = 1 in
1927 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1928                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1929   bits<4> Rd;
1930   bits<4> Rm;
1931
1932   let Inst{11-4} = 0b00000000;
1933   let Inst{25} = 0;
1934   let Inst{3-0} = Rm;
1935   let Inst{15-12} = Rd;
1936 }
1937
1938 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1939                 DPSoRegFrm, IIC_iMOVsr,
1940                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1941                 UnaryDP {
1942   bits<4> Rd;
1943   bits<12> src;
1944   let Inst{15-12} = Rd;
1945   let Inst{11-0} = src;
1946   let Inst{25} = 0;
1947 }
1948
1949 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1950 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1951                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1952   bits<4> Rd;
1953   bits<12> imm;
1954   let Inst{25} = 1;
1955   let Inst{15-12} = Rd;
1956   let Inst{19-16} = 0b0000;
1957   let Inst{11-0} = imm;
1958 }
1959
1960 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1961 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1962                  DPFrm, IIC_iMOVi,
1963                  "movw", "\t$Rd, $imm",
1964                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1965                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1966   bits<4> Rd;
1967   bits<16> imm;
1968   let Inst{15-12} = Rd;
1969   let Inst{11-0}  = imm{11-0};
1970   let Inst{19-16} = imm{15-12};
1971   let Inst{20} = 0;
1972   let Inst{25} = 1;
1973 }
1974
1975 let Constraints = "$src = $Rd" in
1976 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1977                   DPFrm, IIC_iMOVi,
1978                   "movt", "\t$Rd, $imm",
1979                   [(set GPR:$Rd,
1980                         (or (and GPR:$src, 0xffff),
1981                             lo16AllZero:$imm))]>, UnaryDP,
1982                   Requires<[IsARM, HasV6T2]> {
1983   bits<4> Rd;
1984   bits<16> imm;
1985   let Inst{15-12} = Rd;
1986   let Inst{11-0}  = imm{11-0};
1987   let Inst{19-16} = imm{15-12};
1988   let Inst{20} = 0;
1989   let Inst{25} = 1;
1990 }
1991
1992 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1993       Requires<[IsARM, HasV6T2]>;
1994
1995 let Uses = [CPSR] in
1996 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
1997                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1998                     Requires<[IsARM]>;
1999
2000 // These aren't really mov instructions, but we have to define them this way
2001 // due to flag operands.
2002
2003 let Defs = [CPSR] in {
2004 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2005                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2006                       Requires<[IsARM]>;
2007 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2008                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2009                       Requires<[IsARM]>;
2010 }
2011
2012 //===----------------------------------------------------------------------===//
2013 //  Extend Instructions.
2014 //
2015
2016 // Sign extenders
2017
2018 defm SXTB  : AI_ext_rrot<0b01101010,
2019                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2020 defm SXTH  : AI_ext_rrot<0b01101011,
2021                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2022
2023 defm SXTAB : AI_exta_rrot<0b01101010,
2024                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2025 defm SXTAH : AI_exta_rrot<0b01101011,
2026                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2027
2028 // For disassembly only
2029 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2030
2031 // For disassembly only
2032 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2033
2034 // Zero extenders
2035
2036 let AddedComplexity = 16 in {
2037 defm UXTB   : AI_ext_rrot<0b01101110,
2038                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2039 defm UXTH   : AI_ext_rrot<0b01101111,
2040                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2041 defm UXTB16 : AI_ext_rrot<0b01101100,
2042                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2043
2044 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2045 //        The transformation should probably be done as a combiner action
2046 //        instead so we can include a check for masking back in the upper
2047 //        eight bits of the source into the lower eight bits of the result.
2048 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2049 //               (UXTB16r_rot GPR:$Src, 24)>;
2050 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2051                (UXTB16r_rot GPR:$Src, 8)>;
2052
2053 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2054                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2055 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2056                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2057 }
2058
2059 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2060 // For disassembly only
2061 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2062
2063
2064 def SBFX  : I<(outs GPR:$Rd),
2065               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2066                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2067                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2068                Requires<[IsARM, HasV6T2]> {
2069   bits<4> Rd;
2070   bits<4> Rn;
2071   bits<5> lsb;
2072   bits<5> width;
2073   let Inst{27-21} = 0b0111101;
2074   let Inst{6-4}   = 0b101;
2075   let Inst{20-16} = width;
2076   let Inst{15-12} = Rd;
2077   let Inst{11-7}  = lsb;
2078   let Inst{3-0}   = Rn;
2079 }
2080
2081 def UBFX  : I<(outs GPR:$Rd),
2082               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2083                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2084                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2085                Requires<[IsARM, HasV6T2]> {
2086   bits<4> Rd;
2087   bits<4> Rn;
2088   bits<5> lsb;
2089   bits<5> width;
2090   let Inst{27-21} = 0b0111111;
2091   let Inst{6-4}   = 0b101;
2092   let Inst{20-16} = width;
2093   let Inst{15-12} = Rd;
2094   let Inst{11-7}  = lsb;
2095   let Inst{3-0}   = Rn;
2096 }
2097
2098 //===----------------------------------------------------------------------===//
2099 //  Arithmetic Instructions.
2100 //
2101
2102 defm ADD  : AsI1_bin_irs<0b0100, "add",
2103                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2104                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2105 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2106                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2107                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2108
2109 // ADD and SUB with 's' bit set.
2110 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2111                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2112                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2113 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2114                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2115                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2116
2117 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2118                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2119 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2120                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2121 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2122                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2123 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2124                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2125
2126 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2127                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2128                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2129   bits<4> Rd;
2130   bits<4> Rn;
2131   bits<12> imm;
2132   let Inst{25} = 1;
2133   let Inst{15-12} = Rd;
2134   let Inst{19-16} = Rn;
2135   let Inst{11-0} = imm;
2136 }
2137
2138 // The reg/reg form is only defined for the disassembler; for codegen it is
2139 // equivalent to SUBrr.
2140 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2141                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2142                  [/* For disassembly only; pattern left blank */]> {
2143   bits<4> Rd;
2144   bits<4> Rn;
2145   bits<4> Rm;
2146   let Inst{11-4} = 0b00000000;
2147   let Inst{25} = 0;
2148   let Inst{3-0} = Rm;
2149   let Inst{15-12} = Rd;
2150   let Inst{19-16} = Rn;
2151 }
2152
2153 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2154                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2155                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2156   bits<4> Rd;
2157   bits<4> Rn;
2158   bits<12> shift;
2159   let Inst{25} = 0;
2160   let Inst{11-0} = shift;
2161   let Inst{15-12} = Rd;
2162   let Inst{19-16} = Rn;
2163 }
2164
2165 // RSB with 's' bit set.
2166 let Defs = [CPSR] in {
2167 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2168                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2169                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2170   bits<4> Rd;
2171   bits<4> Rn;
2172   bits<12> imm;
2173   let Inst{25} = 1;
2174   let Inst{20} = 1;
2175   let Inst{15-12} = Rd;
2176   let Inst{19-16} = Rn;
2177   let Inst{11-0} = imm;
2178 }
2179 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2180                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2181                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2182   bits<4> Rd;
2183   bits<4> Rn;
2184   bits<12> shift;
2185   let Inst{25} = 0;
2186   let Inst{20} = 1;
2187   let Inst{11-0} = shift;
2188   let Inst{15-12} = Rd;
2189   let Inst{19-16} = Rn;
2190 }
2191 }
2192
2193 let Uses = [CPSR] in {
2194 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2195                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2196                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2197                  Requires<[IsARM]> {
2198   bits<4> Rd;
2199   bits<4> Rn;
2200   bits<12> imm;
2201   let Inst{25} = 1;
2202   let Inst{15-12} = Rd;
2203   let Inst{19-16} = Rn;
2204   let Inst{11-0} = imm;
2205 }
2206 // The reg/reg form is only defined for the disassembler; for codegen it is
2207 // equivalent to SUBrr.
2208 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2209                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2210                  [/* For disassembly only; pattern left blank */]> {
2211   bits<4> Rd;
2212   bits<4> Rn;
2213   bits<4> Rm;
2214   let Inst{11-4} = 0b00000000;
2215   let Inst{25} = 0;
2216   let Inst{3-0} = Rm;
2217   let Inst{15-12} = Rd;
2218   let Inst{19-16} = Rn;
2219 }
2220 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2221                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2222                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2223                  Requires<[IsARM]> {
2224   bits<4> Rd;
2225   bits<4> Rn;
2226   bits<12> shift;
2227   let Inst{25} = 0;
2228   let Inst{11-0} = shift;
2229   let Inst{15-12} = Rd;
2230   let Inst{19-16} = Rn;
2231 }
2232 }
2233
2234 // FIXME: Allow these to be predicated.
2235 let Defs = [CPSR], Uses = [CPSR] in {
2236 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2237                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2238                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2239                   Requires<[IsARM]> {
2240   bits<4> Rd;
2241   bits<4> Rn;
2242   bits<12> imm;
2243   let Inst{25} = 1;
2244   let Inst{20} = 1;
2245   let Inst{15-12} = Rd;
2246   let Inst{19-16} = Rn;
2247   let Inst{11-0} = imm;
2248 }
2249 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2250                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2251                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2252                   Requires<[IsARM]> {
2253   bits<4> Rd;
2254   bits<4> Rn;
2255   bits<12> shift;
2256   let Inst{25} = 0;
2257   let Inst{20} = 1;
2258   let Inst{11-0} = shift;
2259   let Inst{15-12} = Rd;
2260   let Inst{19-16} = Rn;
2261 }
2262 }
2263
2264 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2265 // The assume-no-carry-in form uses the negation of the input since add/sub
2266 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2267 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2268 // details.
2269 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2270              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2271 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2272              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2273 // The with-carry-in form matches bitwise not instead of the negation.
2274 // Effectively, the inverse interpretation of the carry flag already accounts
2275 // for part of the negation.
2276 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2277              (SBCri  GPR:$src, so_imm_not:$imm)>;
2278
2279 // Note: These are implemented in C++ code, because they have to generate
2280 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2281 // cannot produce.
2282 // (mul X, 2^n+1) -> (add (X << n), X)
2283 // (mul X, 2^n-1) -> (rsb X, (X << n))
2284
2285 // ARM Arithmetic Instruction -- for disassembly only
2286 // GPR:$dst = GPR:$a op GPR:$b
2287 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2288           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2289   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2290        opc, "\t$Rd, $Rn, $Rm", pattern> {
2291   bits<4> Rd;
2292   bits<4> Rn;
2293   bits<4> Rm;
2294   let Inst{27-20} = op27_20;
2295   let Inst{11-4} = op11_4;
2296   let Inst{19-16} = Rn;
2297   let Inst{15-12} = Rd;
2298   let Inst{3-0}   = Rm;
2299 }
2300
2301 // Saturating add/subtract -- for disassembly only
2302
2303 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2304                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2305 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2306                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2307 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2308 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2309
2310 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2311 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2312 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2313 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2314 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2315 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2316 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2317 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2318 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2319 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2320 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2321 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2322
2323 // Signed/Unsigned add/subtract -- for disassembly only
2324
2325 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2326 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2327 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2328 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2329 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2330 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2331 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2332 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2333 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2334 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2335 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2336 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2337
2338 // Signed/Unsigned halving add/subtract -- for disassembly only
2339
2340 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2341 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2342 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2343 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2344 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2345 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2346 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2347 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2348 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2349 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2350 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2351 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2352
2353 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2354
2355 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2356                 MulFrm /* for convenience */, NoItinerary, "usad8",
2357                 "\t$Rd, $Rn, $Rm", []>,
2358              Requires<[IsARM, HasV6]> {
2359   bits<4> Rd;
2360   bits<4> Rn;
2361   bits<4> Rm;
2362   let Inst{27-20} = 0b01111000;
2363   let Inst{15-12} = 0b1111;
2364   let Inst{7-4} = 0b0001;
2365   let Inst{19-16} = Rd;
2366   let Inst{11-8} = Rm;
2367   let Inst{3-0} = Rn;
2368 }
2369 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2370                 MulFrm /* for convenience */, NoItinerary, "usada8",
2371                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2372              Requires<[IsARM, HasV6]> {
2373   bits<4> Rd;
2374   bits<4> Rn;
2375   bits<4> Rm;
2376   bits<4> Ra;
2377   let Inst{27-20} = 0b01111000;
2378   let Inst{7-4} = 0b0001;
2379   let Inst{19-16} = Rd;
2380   let Inst{15-12} = Ra;
2381   let Inst{11-8} = Rm;
2382   let Inst{3-0} = Rn;
2383 }
2384
2385 // Signed/Unsigned saturate -- for disassembly only
2386
2387 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2388               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2389               [/* For disassembly only; pattern left blank */]> {
2390   bits<4> Rd;
2391   bits<5> sat_imm;
2392   bits<4> Rn;
2393   bits<8> sh;
2394   let Inst{27-21} = 0b0110101;
2395   let Inst{5-4} = 0b01;
2396   let Inst{20-16} = sat_imm;
2397   let Inst{15-12} = Rd;
2398   let Inst{11-7} = sh{7-3};
2399   let Inst{6} = sh{0};
2400   let Inst{3-0} = Rn;
2401 }
2402
2403 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2404                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2405                 [/* For disassembly only; pattern left blank */]> {
2406   bits<4> Rd;
2407   bits<4> sat_imm;
2408   bits<4> Rn;
2409   let Inst{27-20} = 0b01101010;
2410   let Inst{11-4} = 0b11110011;
2411   let Inst{15-12} = Rd;
2412   let Inst{19-16} = sat_imm;
2413   let Inst{3-0} = Rn;
2414 }
2415
2416 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2417               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2418               [/* For disassembly only; pattern left blank */]> {
2419   bits<4> Rd;
2420   bits<5> sat_imm;
2421   bits<4> Rn;
2422   bits<8> sh;
2423   let Inst{27-21} = 0b0110111;
2424   let Inst{5-4} = 0b01;
2425   let Inst{15-12} = Rd;
2426   let Inst{11-7} = sh{7-3};
2427   let Inst{6} = sh{0};
2428   let Inst{20-16} = sat_imm;
2429   let Inst{3-0} = Rn;
2430 }
2431
2432 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2433                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2434                 [/* For disassembly only; pattern left blank */]> {
2435   bits<4> Rd;
2436   bits<4> sat_imm;
2437   bits<4> Rn;
2438   let Inst{27-20} = 0b01101110;
2439   let Inst{11-4} = 0b11110011;
2440   let Inst{15-12} = Rd;
2441   let Inst{19-16} = sat_imm;
2442   let Inst{3-0} = Rn;
2443 }
2444
2445 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2446 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2447
2448 //===----------------------------------------------------------------------===//
2449 //  Bitwise Instructions.
2450 //
2451
2452 defm AND   : AsI1_bin_irs<0b0000, "and",
2453                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2454                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2455 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2456                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2457                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2458 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2459                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2460                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2461 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2462                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2463                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2464
2465 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2466                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2467                "bfc", "\t$Rd, $imm", "$src = $Rd",
2468                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2469                Requires<[IsARM, HasV6T2]> {
2470   bits<4> Rd;
2471   bits<10> imm;
2472   let Inst{27-21} = 0b0111110;
2473   let Inst{6-0}   = 0b0011111;
2474   let Inst{15-12} = Rd;
2475   let Inst{11-7}  = imm{4-0}; // lsb
2476   let Inst{20-16} = imm{9-5}; // width
2477 }
2478
2479 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2480 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2481                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2482                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2483                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2484                                 bf_inv_mask_imm:$imm))]>,
2485                Requires<[IsARM, HasV6T2]> {
2486   bits<4> Rd;
2487   bits<4> Rn;
2488   bits<10> imm;
2489   let Inst{27-21} = 0b0111110;
2490   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2491   let Inst{15-12} = Rd;
2492   let Inst{11-7}  = imm{4-0}; // lsb
2493   let Inst{20-16} = imm{9-5}; // width
2494   let Inst{3-0}   = Rn;
2495 }
2496
2497 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2498                   "mvn", "\t$Rd, $Rm",
2499                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2500   bits<4> Rd;
2501   bits<4> Rm;
2502   let Inst{25} = 0;
2503   let Inst{19-16} = 0b0000;
2504   let Inst{11-4} = 0b00000000;
2505   let Inst{15-12} = Rd;
2506   let Inst{3-0} = Rm;
2507 }
2508 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2509                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2510                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2511   bits<4> Rd;
2512   bits<12> shift;
2513   let Inst{25} = 0;
2514   let Inst{19-16} = 0b0000;
2515   let Inst{15-12} = Rd;
2516   let Inst{11-0} = shift;
2517 }
2518 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2519 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2520                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2521                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2522   bits<4> Rd;
2523   bits<12> imm;
2524   let Inst{25} = 1;
2525   let Inst{19-16} = 0b0000;
2526   let Inst{15-12} = Rd;
2527   let Inst{11-0} = imm;
2528 }
2529
2530 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2531              (BICri GPR:$src, so_imm_not:$imm)>;
2532
2533 //===----------------------------------------------------------------------===//
2534 //  Multiply Instructions.
2535 //
2536 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2537              string opc, string asm, list<dag> pattern>
2538   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2539   bits<4> Rd;
2540   bits<4> Rm;
2541   bits<4> Rn;
2542   let Inst{19-16} = Rd;
2543   let Inst{11-8}  = Rm;
2544   let Inst{3-0}   = Rn;
2545 }
2546 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2547              string opc, string asm, list<dag> pattern>
2548   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2549   bits<4> RdLo;
2550   bits<4> RdHi;
2551   bits<4> Rm;
2552   bits<4> Rn;
2553   let Inst{19-16} = RdHi;
2554   let Inst{15-12} = RdLo;
2555   let Inst{11-8}  = Rm;
2556   let Inst{3-0}   = Rn;
2557 }
2558
2559 let isCommutable = 1 in
2560 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2561                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2562                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2563
2564 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2565                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2566                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2567   bits<4> Ra;
2568   let Inst{15-12} = Ra;
2569 }
2570
2571 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2572                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2573                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2574                    Requires<[IsARM, HasV6T2]> {
2575   bits<4> Rd;
2576   bits<4> Rm;
2577   bits<4> Rn;
2578   let Inst{19-16} = Rd;
2579   let Inst{11-8}  = Rm;
2580   let Inst{3-0}   = Rn;
2581 }
2582
2583 // Extra precision multiplies with low / high results
2584
2585 let neverHasSideEffects = 1 in {
2586 let isCommutable = 1 in {
2587 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2588                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2589                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2590
2591 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2592                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2593                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2594 }
2595
2596 // Multiply + accumulate
2597 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2598                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2599                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2600
2601 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2602                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2603                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2604
2605 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2606                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2607                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2608                     Requires<[IsARM, HasV6]> {
2609   bits<4> RdLo;
2610   bits<4> RdHi;
2611   bits<4> Rm;
2612   bits<4> Rn;
2613   let Inst{19-16} = RdLo;
2614   let Inst{15-12} = RdHi;
2615   let Inst{11-8}  = Rm;
2616   let Inst{3-0}   = Rn;
2617 }
2618 } // neverHasSideEffects
2619
2620 // Most significant word multiply
2621 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2622                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2623                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2624             Requires<[IsARM, HasV6]> {
2625   let Inst{15-12} = 0b1111;
2626 }
2627
2628 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2629                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2630                [/* For disassembly only; pattern left blank */]>,
2631             Requires<[IsARM, HasV6]> {
2632   let Inst{15-12} = 0b1111;
2633 }
2634
2635 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2636                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2637                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2638                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2639             Requires<[IsARM, HasV6]>;
2640
2641 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2642                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2643                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2644                [/* For disassembly only; pattern left blank */]>,
2645             Requires<[IsARM, HasV6]>;
2646
2647 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2648                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2649                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2650                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2651             Requires<[IsARM, HasV6]>;
2652
2653 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2654                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2655                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2656                [/* For disassembly only; pattern left blank */]>,
2657             Requires<[IsARM, HasV6]>;
2658
2659 multiclass AI_smul<string opc, PatFrag opnode> {
2660   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2661               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2662               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2663                                       (sext_inreg GPR:$Rm, i16)))]>,
2664            Requires<[IsARM, HasV5TE]>;
2665
2666   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2667               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2668               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2669                                       (sra GPR:$Rm, (i32 16))))]>,
2670            Requires<[IsARM, HasV5TE]>;
2671
2672   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2673               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2674               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2675                                       (sext_inreg GPR:$Rm, i16)))]>,
2676            Requires<[IsARM, HasV5TE]>;
2677
2678   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2679               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2680               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2681                                       (sra GPR:$Rm, (i32 16))))]>,
2682             Requires<[IsARM, HasV5TE]>;
2683
2684   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2685               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2686               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2687                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2688            Requires<[IsARM, HasV5TE]>;
2689
2690   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2691               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2692               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2693                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2694             Requires<[IsARM, HasV5TE]>;
2695 }
2696
2697
2698 multiclass AI_smla<string opc, PatFrag opnode> {
2699   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2700               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2701               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2702               [(set GPR:$Rd, (add GPR:$Ra,
2703                                (opnode (sext_inreg GPR:$Rn, i16),
2704                                        (sext_inreg GPR:$Rm, i16))))]>,
2705            Requires<[IsARM, HasV5TE]>;
2706
2707   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2708               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2709               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2710               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2711                                                    (sra GPR:$Rm, (i32 16)))))]>,
2712            Requires<[IsARM, HasV5TE]>;
2713
2714   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2715               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2716               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2717               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2718                                                 (sext_inreg GPR:$Rm, i16))))]>,
2719            Requires<[IsARM, HasV5TE]>;
2720
2721   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2722               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2723               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2724              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2725                                                    (sra GPR:$Rm, (i32 16)))))]>,
2726             Requires<[IsARM, HasV5TE]>;
2727
2728   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2729               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2730               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2731               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2732                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2733            Requires<[IsARM, HasV5TE]>;
2734
2735   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2736               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2737               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2738               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2739                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2740             Requires<[IsARM, HasV5TE]>;
2741 }
2742
2743 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2744 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2745
2746 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2747 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2748                       (ins GPR:$Rn, GPR:$Rm),
2749                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2750                       [/* For disassembly only; pattern left blank */]>,
2751               Requires<[IsARM, HasV5TE]>;
2752
2753 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2754                       (ins GPR:$Rn, GPR:$Rm),
2755                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2756                       [/* For disassembly only; pattern left blank */]>,
2757               Requires<[IsARM, HasV5TE]>;
2758
2759 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2760                       (ins GPR:$Rn, GPR:$Rm),
2761                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2762                       [/* For disassembly only; pattern left blank */]>,
2763               Requires<[IsARM, HasV5TE]>;
2764
2765 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2766                       (ins GPR:$Rn, GPR:$Rm),
2767                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2768                       [/* For disassembly only; pattern left blank */]>,
2769               Requires<[IsARM, HasV5TE]>;
2770
2771 // Helper class for AI_smld -- for disassembly only
2772 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2773                     InstrItinClass itin, string opc, string asm>
2774   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2775   bits<4> Rn;
2776   bits<4> Rm;
2777   let Inst{4}     = 1;
2778   let Inst{5}     = swap;
2779   let Inst{6}     = sub;
2780   let Inst{7}     = 0;
2781   let Inst{21-20} = 0b00;
2782   let Inst{22}    = long;
2783   let Inst{27-23} = 0b01110;
2784   let Inst{11-8}  = Rm;
2785   let Inst{3-0}   = Rn;
2786 }
2787 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2788                 InstrItinClass itin, string opc, string asm>
2789   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2790   bits<4> Rd;
2791   let Inst{15-12} = 0b1111;
2792   let Inst{19-16} = Rd;
2793 }
2794 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2795                 InstrItinClass itin, string opc, string asm>
2796   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2797   bits<4> Ra;
2798   let Inst{15-12} = Ra;
2799 }
2800 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2801                   InstrItinClass itin, string opc, string asm>
2802   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2803   bits<4> RdLo;
2804   bits<4> RdHi;
2805   let Inst{19-16} = RdHi;
2806   let Inst{15-12} = RdLo;
2807 }
2808
2809 multiclass AI_smld<bit sub, string opc> {
2810
2811   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2812                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2813
2814   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2815                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2816
2817   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2818                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2819                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2820
2821   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2822                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2823                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2824
2825 }
2826
2827 defm SMLA : AI_smld<0, "smla">;
2828 defm SMLS : AI_smld<1, "smls">;
2829
2830 multiclass AI_sdml<bit sub, string opc> {
2831
2832   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2833                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2834   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2835                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2836 }
2837
2838 defm SMUA : AI_sdml<0, "smua">;
2839 defm SMUS : AI_sdml<1, "smus">;
2840
2841 //===----------------------------------------------------------------------===//
2842 //  Misc. Arithmetic Instructions.
2843 //
2844
2845 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2846               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2847               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2848
2849 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2850               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2851               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2852            Requires<[IsARM, HasV6T2]>;
2853
2854 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2855               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2856               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2857
2858 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2859                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2860                [(set GPR:$Rd,
2861                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2862                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2863                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2864                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2865                Requires<[IsARM, HasV6]>;
2866
2867 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2868                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2869                [(set GPR:$Rd,
2870                   (sext_inreg
2871                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2872                         (shl GPR:$Rm, (i32 8))), i16))]>,
2873                Requires<[IsARM, HasV6]>;
2874
2875 def lsl_shift_imm : SDNodeXForm<imm, [{
2876   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2877   return CurDAG->getTargetConstant(Sh, MVT::i32);
2878 }]>;
2879
2880 def lsl_amt : PatLeaf<(i32 imm), [{
2881   return (N->getZExtValue() < 32);
2882 }], lsl_shift_imm>;
2883
2884 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2885                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2886                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2887                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2888                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2889                                        0xFFFF0000)))]>,
2890                Requires<[IsARM, HasV6]>;
2891
2892 // Alternate cases for PKHBT where identities eliminate some nodes.
2893 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2894                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2895 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2896                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2897
2898 def asr_shift_imm : SDNodeXForm<imm, [{
2899   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2900   return CurDAG->getTargetConstant(Sh, MVT::i32);
2901 }]>;
2902
2903 def asr_amt : PatLeaf<(i32 imm), [{
2904   return (N->getZExtValue() <= 32);
2905 }], asr_shift_imm>;
2906
2907 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2908 // will match the pattern below.
2909 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2910                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2911                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2912                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2913                                   (and (sra GPR:$Rm, asr_amt:$sh),
2914                                        0xFFFF)))]>,
2915                Requires<[IsARM, HasV6]>;
2916
2917 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2918 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2919 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2920                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2921 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2922                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2923                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2924
2925 //===----------------------------------------------------------------------===//
2926 //  Comparison Instructions...
2927 //
2928
2929 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2930                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2931                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2932
2933 // FIXME: We have to be careful when using the CMN instruction and comparison
2934 // with 0. One would expect these two pieces of code should give identical
2935 // results:
2936 //
2937 //   rsbs r1, r1, 0
2938 //   cmp  r0, r1
2939 //   mov  r0, #0
2940 //   it   ls
2941 //   mov  r0, #1
2942 //
2943 // and:
2944 //
2945 //   cmn  r0, r1
2946 //   mov  r0, #0
2947 //   it   ls
2948 //   mov  r0, #1
2949 //
2950 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2951 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2952 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2953 // value of r0 and the carry bit (because the "carry bit" parameter to
2954 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2955 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2956 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2957 // parameter to AddWithCarry is defined as 0).
2958 //
2959 // When x is 0 and unsigned:
2960 //
2961 //    x = 0
2962 //   ~x = 0xFFFF FFFF
2963 //   ~x + 1 = 0x1 0000 0000
2964 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2965 //
2966 // Therefore, we should disable CMN when comparing against zero, until we can
2967 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2968 // when it's a comparison which doesn't look at the 'carry' flag).
2969 //
2970 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2971 //
2972 // This is related to <rdar://problem/7569620>.
2973 //
2974 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2975 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2976
2977 // Note that TST/TEQ don't set all the same flags that CMP does!
2978 defm TST  : AI1_cmp_irs<0b1000, "tst",
2979                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2980                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2981 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2982                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2983                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2984
2985 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2986                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2987                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2988 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2989                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2990                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2991
2992 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2993 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2994
2995 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2996              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2997
2998 // Pseudo i64 compares for some floating point compares.
2999 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3000     Defs = [CPSR] in {
3001 def BCCi64 : PseudoInst<(outs),
3002     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3003      IIC_Br,
3004     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3005
3006 def BCCZi64 : PseudoInst<(outs),
3007      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3008     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3009 } // usesCustomInserter
3010
3011
3012 // Conditional moves
3013 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3014 // a two-value operand where a dag node expects two operands. :(
3015 // FIXME: These should all be pseudo-instructions that get expanded to
3016 //        the normal MOV instructions. That would fix the dependency on
3017 //        special casing them in tblgen.
3018 let neverHasSideEffects = 1 in {
3019 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3020                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3021       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3022                 RegConstraint<"$false = $Rd">, UnaryDP {
3023   bits<4> Rd;
3024   bits<4> Rm;
3025   let Inst{25} = 0;
3026   let Inst{20} = 0;
3027   let Inst{15-12} = Rd;
3028   let Inst{11-4} = 0b00000000;
3029   let Inst{3-0} = Rm;
3030 }
3031
3032 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3033                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3034                 "mov", "\t$Rd, $shift",
3035    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3036                 RegConstraint<"$false = $Rd">, UnaryDP {
3037   bits<4> Rd;
3038   bits<12> shift;
3039   let Inst{25} = 0;
3040   let Inst{20} = 0;
3041   let Inst{19-16} = 0;
3042   let Inst{15-12} = Rd;
3043   let Inst{11-0} = shift;
3044 }
3045
3046 let isMoveImm = 1 in
3047 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
3048                  DPFrm, IIC_iMOVi,
3049                  "movw", "\t$Rd, $imm",
3050                  []>,
3051                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3052                  UnaryDP {
3053   bits<4> Rd;
3054   bits<16> imm;
3055   let Inst{25} = 1;
3056   let Inst{20} = 0;
3057   let Inst{19-16} = imm{15-12};
3058   let Inst{15-12} = Rd;
3059   let Inst{11-0}  = imm{11-0};
3060 }
3061
3062 let isMoveImm = 1 in
3063 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3064                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3065                 "mov", "\t$Rd, $imm",
3066    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3067                 RegConstraint<"$false = $Rd">, UnaryDP {
3068   bits<4> Rd;
3069   bits<12> imm;
3070   let Inst{25} = 1;
3071   let Inst{20} = 0;
3072   let Inst{19-16} = 0b0000;
3073   let Inst{15-12} = Rd;
3074   let Inst{11-0} = imm;
3075 }
3076
3077 // Two instruction predicate mov immediate.
3078 let isMoveImm = 1 in
3079 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3080                              (ins GPR:$false, i32imm:$src, pred:$p),
3081                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3082
3083 let isMoveImm = 1 in
3084 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3085                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3086                 "mvn", "\t$Rd, $imm",
3087  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3088                 RegConstraint<"$false = $Rd">, UnaryDP {
3089   bits<4> Rd;
3090   bits<12> imm;
3091   let Inst{25} = 1;
3092   let Inst{20} = 0;
3093   let Inst{19-16} = 0b0000;
3094   let Inst{15-12} = Rd;
3095   let Inst{11-0} = imm;
3096 }
3097 } // neverHasSideEffects
3098
3099 //===----------------------------------------------------------------------===//
3100 // Atomic operations intrinsics
3101 //
3102
3103 def memb_opt : Operand<i32> {
3104   let PrintMethod = "printMemBOption";
3105 }
3106
3107 // memory barriers protect the atomic sequences
3108 let hasSideEffects = 1 in {
3109 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3110                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3111                 Requires<[IsARM, HasDB]> {
3112   bits<4> opt;
3113   let Inst{31-4} = 0xf57ff05;
3114   let Inst{3-0} = opt;
3115 }
3116
3117 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3118                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3119                        [(ARMMemBarrierMCR GPR:$zero)]>,
3120                        Requires<[IsARM, HasV6]> {
3121   // FIXME: add encoding
3122 }
3123 }
3124
3125 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3126                 "dsb", "\t$opt",
3127                 [/* For disassembly only; pattern left blank */]>,
3128                 Requires<[IsARM, HasDB]> {
3129   bits<4> opt;
3130   let Inst{31-4} = 0xf57ff04;
3131   let Inst{3-0} = opt;
3132 }
3133
3134 // ISB has only full system option -- for disassembly only
3135 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3136                 Requires<[IsARM, HasDB]> {
3137   let Inst{31-4} = 0xf57ff06;
3138   let Inst{3-0} = 0b1111;
3139 }
3140
3141 let usesCustomInserter = 1 in {
3142   let Uses = [CPSR] in {
3143     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3144       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3145       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3146     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3147       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3148       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3149     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3150       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3151       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3152     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3153       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3154       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3155     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3156       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3157       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3158     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3159       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3160       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3161     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3162       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3163       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3164     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3165       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3166       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3167     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3168       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3169       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3170     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3171       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3172       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3173     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3174       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3175       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3176     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3177       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3178       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3179     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3180       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3181       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3182     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3183       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3184       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3185     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3186       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3187       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3188     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3189       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3190       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3191     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3192       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3193       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3194     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3196       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3197
3198     def ATOMIC_SWAP_I8 : PseudoInst<
3199       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3200       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3201     def ATOMIC_SWAP_I16 : PseudoInst<
3202       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3203       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3204     def ATOMIC_SWAP_I32 : PseudoInst<
3205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3206       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3207
3208     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3209       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3210       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3211     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3212       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3213       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3214     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3215       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3216       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3217 }
3218 }
3219
3220 let mayLoad = 1 in {
3221 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3222                     "ldrexb", "\t$Rt, [$Rn]",
3223                     []>;
3224 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3225                     "ldrexh", "\t$Rt, [$Rn]",
3226                     []>;
3227 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3228                     "ldrex", "\t$Rt, [$Rn]",
3229                     []>;
3230 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3231                     NoItinerary,
3232                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3233                     []>;
3234 }
3235
3236 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3237 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3238                     NoItinerary,
3239                     "strexb", "\t$Rd, $src, [$Rn]",
3240                     []>;
3241 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3242                     NoItinerary,
3243                     "strexh", "\t$Rd, $Rt, [$Rn]",
3244                     []>;
3245 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3246                     NoItinerary,
3247                     "strex", "\t$Rd, $Rt, [$Rn]",
3248                     []>;
3249 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3250                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3251                     NoItinerary,
3252                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3253                     []>;
3254 }
3255
3256 // Clear-Exclusive is for disassembly only.
3257 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3258                 [/* For disassembly only; pattern left blank */]>,
3259             Requires<[IsARM, HasV7]>  {
3260   let Inst{31-0} = 0b11110101011111111111000000011111;
3261 }
3262
3263 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3264 let mayLoad = 1 in {
3265 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3266              [/* For disassembly only; pattern left blank */]>;
3267 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3268              [/* For disassembly only; pattern left blank */]>;
3269 }
3270
3271 //===----------------------------------------------------------------------===//
3272 // TLS Instructions
3273 //
3274
3275 // __aeabi_read_tp preserves the registers r1-r3.
3276 // FIXME: This needs to be a pseudo of some sort so that we can get the
3277 // encoding right, complete with fixup for the aeabi_read_tp function.
3278 let isCall = 1,
3279   Defs = [R0, R12, LR, CPSR] in {
3280   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3281                "bl\t__aeabi_read_tp",
3282                [(set R0, ARMthread_pointer)]>;
3283 }
3284
3285 //===----------------------------------------------------------------------===//
3286 // SJLJ Exception handling intrinsics
3287 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3288 //   address and save #0 in R0 for the non-longjmp case.
3289 //   Since by its nature we may be coming from some other function to get
3290 //   here, and we're using the stack frame for the containing function to
3291 //   save/restore registers, we can't keep anything live in regs across
3292 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3293 //   when we get here from a longjmp(). We force everthing out of registers
3294 //   except for our own input by listing the relevant registers in Defs. By
3295 //   doing so, we also cause the prologue/epilogue code to actively preserve
3296 //   all of the callee-saved resgisters, which is exactly what we want.
3297 //   A constant value is passed in $val, and we use the location as a scratch.
3298 //
3299 // These are pseudo-instructions and are lowered to individual MC-insts, so
3300 // no encoding information is necessary.
3301 let Defs =
3302   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3303     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3304     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3305     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3306   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3307                                AddrModeNone, SizeSpecial, IndexModeNone,
3308                                Pseudo, NoItinerary, "", "",
3309                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3310                            Requires<[IsARM, HasVFP2]>;
3311 }
3312
3313 let Defs =
3314   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3315   hasSideEffects = 1, isBarrier = 1 in {
3316   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3317                                    AddrModeNone, SizeSpecial, IndexModeNone,
3318                                    Pseudo, NoItinerary, "", "",
3319                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3320                                 Requires<[IsARM, NoVFP]>;
3321 }
3322
3323 // FIXME: Non-Darwin version(s)
3324 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3325     Defs = [ R7, LR, SP ] in {
3326 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3327                              AddrModeNone, SizeSpecial, IndexModeNone,
3328                              Pseudo, NoItinerary, "", "",
3329                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3330                                 Requires<[IsARM, IsDarwin]>;
3331 }
3332
3333 // eh.sjlj.dispatchsetup pseudo-instruction.
3334 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3335 // handled when the pseudo is expanded (which happens before any passes
3336 // that need the instruction size).
3337 let isBarrier = 1, hasSideEffects = 1 in
3338 def Int_eh_sjlj_dispatchsetup :
3339  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3340             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3341               Requires<[IsDarwin]>;
3342
3343 //===----------------------------------------------------------------------===//
3344 // Non-Instruction Patterns
3345 //
3346
3347 // Large immediate handling.
3348
3349 // 32-bit immediate using two piece so_imms or movw + movt.
3350 // This is a single pseudo instruction, the benefit is that it can be remat'd
3351 // as a single unit instead of having to handle reg inputs.
3352 // FIXME: Remove this when we can do generalized remat.
3353 let isReMaterializable = 1, isMoveImm = 1 in
3354 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3355                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3356                            Requires<[IsARM]>;
3357
3358 // ConstantPool, GlobalAddress, and JumpTable
3359 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3360             Requires<[IsARM, DontUseMovt]>;
3361 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3362 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3363             Requires<[IsARM, UseMovt]>;
3364 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3365              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3366
3367 // TODO: add,sub,and, 3-instr forms?
3368
3369 // Tail calls
3370 def : ARMPat<(ARMtcret tcGPR:$dst),
3371           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3372
3373 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3374           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3375
3376 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3377           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3378
3379 def : ARMPat<(ARMtcret tcGPR:$dst),
3380           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3381
3382 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3383           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3384
3385 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3386           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3387
3388 // Direct calls
3389 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3390       Requires<[IsARM, IsNotDarwin]>;
3391 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3392       Requires<[IsARM, IsDarwin]>;
3393
3394 // zextload i1 -> zextload i8
3395 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3396 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3397
3398 // extload -> zextload
3399 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3400 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3401 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3402 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3403
3404 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3405
3406 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3407 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3408
3409 // smul* and smla*
3410 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3411                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3412                  (SMULBB GPR:$a, GPR:$b)>;
3413 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3414                  (SMULBB GPR:$a, GPR:$b)>;
3415 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3416                       (sra GPR:$b, (i32 16))),
3417                  (SMULBT GPR:$a, GPR:$b)>;
3418 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3419                  (SMULBT GPR:$a, GPR:$b)>;
3420 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3421                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3422                  (SMULTB GPR:$a, GPR:$b)>;
3423 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3424                 (SMULTB GPR:$a, GPR:$b)>;
3425 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3426                       (i32 16)),
3427                  (SMULWB GPR:$a, GPR:$b)>;
3428 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3429                  (SMULWB GPR:$a, GPR:$b)>;
3430
3431 def : ARMV5TEPat<(add GPR:$acc,
3432                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3433                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3434                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3435 def : ARMV5TEPat<(add GPR:$acc,
3436                       (mul sext_16_node:$a, sext_16_node:$b)),
3437                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3438 def : ARMV5TEPat<(add GPR:$acc,
3439                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3440                            (sra GPR:$b, (i32 16)))),
3441                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3442 def : ARMV5TEPat<(add GPR:$acc,
3443                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3444                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3445 def : ARMV5TEPat<(add GPR:$acc,
3446                       (mul (sra GPR:$a, (i32 16)),
3447                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3448                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3449 def : ARMV5TEPat<(add GPR:$acc,
3450                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3451                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3452 def : ARMV5TEPat<(add GPR:$acc,
3453                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3454                            (i32 16))),
3455                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3456 def : ARMV5TEPat<(add GPR:$acc,
3457                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3458                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3459
3460 //===----------------------------------------------------------------------===//
3461 // Thumb Support
3462 //
3463
3464 include "ARMInstrThumb.td"
3465
3466 //===----------------------------------------------------------------------===//
3467 // Thumb2 Support
3468 //
3469
3470 include "ARMInstrThumb2.td"
3471
3472 //===----------------------------------------------------------------------===//
3473 // Floating Point Support
3474 //
3475
3476 include "ARMInstrVFP.td"
3477
3478 //===----------------------------------------------------------------------===//
3479 // Advanced SIMD (NEON) Support
3480 //
3481
3482 include "ARMInstrNEON.td"
3483
3484 //===----------------------------------------------------------------------===//
3485 // Coprocessor Instructions.  For disassembly only.
3486 //
3487
3488 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3489             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3490             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3491               [/* For disassembly only; pattern left blank */]> {
3492   let Inst{4} = 0;
3493 }
3494
3495 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3496                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3497                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3498                [/* For disassembly only; pattern left blank */]> {
3499   let Inst{31-28} = 0b1111;
3500   let Inst{4} = 0;
3501 }
3502
3503 class ACI<dag oops, dag iops, string opc, string asm>
3504   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3505       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3506   let Inst{27-25} = 0b110;
3507 }
3508
3509 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3510
3511   def _OFFSET : ACI<(outs),
3512       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3513       opc, "\tp$cop, cr$CRd, $addr"> {
3514     let Inst{31-28} = op31_28;
3515     let Inst{24} = 1; // P = 1
3516     let Inst{21} = 0; // W = 0
3517     let Inst{22} = 0; // D = 0
3518     let Inst{20} = load;
3519   }
3520
3521   def _PRE : ACI<(outs),
3522       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3523       opc, "\tp$cop, cr$CRd, $addr!"> {
3524     let Inst{31-28} = op31_28;
3525     let Inst{24} = 1; // P = 1
3526     let Inst{21} = 1; // W = 1
3527     let Inst{22} = 0; // D = 0
3528     let Inst{20} = load;
3529   }
3530
3531   def _POST : ACI<(outs),
3532       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3533       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3534     let Inst{31-28} = op31_28;
3535     let Inst{24} = 0; // P = 0
3536     let Inst{21} = 1; // W = 1
3537     let Inst{22} = 0; // D = 0
3538     let Inst{20} = load;
3539   }
3540
3541   def _OPTION : ACI<(outs),
3542       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3543       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3544     let Inst{31-28} = op31_28;
3545     let Inst{24} = 0; // P = 0
3546     let Inst{23} = 1; // U = 1
3547     let Inst{21} = 0; // W = 0
3548     let Inst{22} = 0; // D = 0
3549     let Inst{20} = load;
3550   }
3551
3552   def L_OFFSET : ACI<(outs),
3553       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3554       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3555     let Inst{31-28} = op31_28;
3556     let Inst{24} = 1; // P = 1
3557     let Inst{21} = 0; // W = 0
3558     let Inst{22} = 1; // D = 1
3559     let Inst{20} = load;
3560   }
3561
3562   def L_PRE : ACI<(outs),
3563       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3564       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3565     let Inst{31-28} = op31_28;
3566     let Inst{24} = 1; // P = 1
3567     let Inst{21} = 1; // W = 1
3568     let Inst{22} = 1; // D = 1
3569     let Inst{20} = load;
3570   }
3571
3572   def L_POST : ACI<(outs),
3573       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3574       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3575     let Inst{31-28} = op31_28;
3576     let Inst{24} = 0; // P = 0
3577     let Inst{21} = 1; // W = 1
3578     let Inst{22} = 1; // D = 1
3579     let Inst{20} = load;
3580   }
3581
3582   def L_OPTION : ACI<(outs),
3583       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3584       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3585     let Inst{31-28} = op31_28;
3586     let Inst{24} = 0; // P = 0
3587     let Inst{23} = 1; // U = 1
3588     let Inst{21} = 0; // W = 0
3589     let Inst{22} = 1; // D = 1
3590     let Inst{20} = load;
3591   }
3592 }
3593
3594 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3595 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3596 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3597 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3598
3599 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3600               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3601               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3602               [/* For disassembly only; pattern left blank */]> {
3603   let Inst{20} = 0;
3604   let Inst{4} = 1;
3605 }
3606
3607 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3608                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3609                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3610                 [/* For disassembly only; pattern left blank */]> {
3611   let Inst{31-28} = 0b1111;
3612   let Inst{20} = 0;
3613   let Inst{4} = 1;
3614 }
3615
3616 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3617               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3618               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3619               [/* For disassembly only; pattern left blank */]> {
3620   let Inst{20} = 1;
3621   let Inst{4} = 1;
3622 }
3623
3624 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3625                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3626                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3627                 [/* For disassembly only; pattern left blank */]> {
3628   let Inst{31-28} = 0b1111;
3629   let Inst{20} = 1;
3630   let Inst{4} = 1;
3631 }
3632
3633 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3634                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3635                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3636                [/* For disassembly only; pattern left blank */]> {
3637   let Inst{23-20} = 0b0100;
3638 }
3639
3640 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3641                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3642                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3643                  [/* For disassembly only; pattern left blank */]> {
3644   let Inst{31-28} = 0b1111;
3645   let Inst{23-20} = 0b0100;
3646 }
3647
3648 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3649                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3650                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3651                [/* For disassembly only; pattern left blank */]> {
3652   let Inst{23-20} = 0b0101;
3653 }
3654
3655 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3656                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3657                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3658                  [/* For disassembly only; pattern left blank */]> {
3659   let Inst{31-28} = 0b1111;
3660   let Inst{23-20} = 0b0101;
3661 }
3662
3663 //===----------------------------------------------------------------------===//
3664 // Move between special register and ARM core register -- for disassembly only
3665 //
3666
3667 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3668               [/* For disassembly only; pattern left blank */]> {
3669   let Inst{23-20} = 0b0000;
3670   let Inst{7-4} = 0b0000;
3671 }
3672
3673 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3674               [/* For disassembly only; pattern left blank */]> {
3675   let Inst{23-20} = 0b0100;
3676   let Inst{7-4} = 0b0000;
3677 }
3678
3679 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3680               "msr", "\tcpsr$mask, $src",
3681               [/* For disassembly only; pattern left blank */]> {
3682   let Inst{23-20} = 0b0010;
3683   let Inst{7-4} = 0b0000;
3684 }
3685
3686 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3687               "msr", "\tcpsr$mask, $a",
3688               [/* For disassembly only; pattern left blank */]> {
3689   let Inst{23-20} = 0b0010;
3690   let Inst{7-4} = 0b0000;
3691 }
3692
3693 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3694               "msr", "\tspsr$mask, $src",
3695               [/* For disassembly only; pattern left blank */]> {
3696   let Inst{23-20} = 0b0110;
3697   let Inst{7-4} = 0b0000;
3698 }
3699
3700 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3701               "msr", "\tspsr$mask, $a",
3702               [/* For disassembly only; pattern left blank */]> {
3703   let Inst{23-20} = 0b0110;
3704   let Inst{7-4} = 0b0000;
3705 }