lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  48
  49 // Node definitions.
  50 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  51 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  52
  53 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  54                               [SDNPHasChain, SDNPOutFlag]>;
  55 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  56                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  57
  58 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  61                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  62 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  63                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  64
  65 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  66                               [SDNPHasChain, SDNPOptInFlag]>;
  67
  68 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  69                               [SDNPInFlag]>;
  70 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  71                               [SDNPInFlag]>;
  72
  73 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  74                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  75
  76 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  77                               [SDNPHasChain]>;
  78 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  79                               [SDNPHasChain]>;
  80
  81 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  82                               [SDNPOutFlag]>;
  83
  84 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  85                               [SDNPOutFlag,SDNPCommutative]>;
  86
  87 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  88
  89 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  90 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  91 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  92
  93 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  94 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  95
  96 //===----------------------------------------------------------------------===//
  97 // ARM Instruction Predicate Definitions.
  98 //
  99 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 100 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 101 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 102 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 103 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 104 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 105 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 106 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 107 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 108 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 109 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 110 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 111 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 112 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 113 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 114 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 115 def CarryDefIsUnused : Predicate<"!N.getNode()->hasAnyUseOfValue(1)">;
 116 def CarryDefIsUsed   : Predicate<"N.getNode()->hasAnyUseOfValue(1)">;
 117
 118 //===----------------------------------------------------------------------===//
 119 // ARM Flag Definitions.
 120
 121 class RegConstraint<string C> {
 122   string Constraints = C;
 123 }
 124
 125 //===----------------------------------------------------------------------===//
 126 //  ARM specific transformation functions and pattern fragments.
 127 //
 128
 129 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 130 // so_imm_neg def below.
 131 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 132   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 133 }]>;
 134
 135 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 136 // so_imm_not def below.
 137 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 138   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 139 }]>;
 140
 141 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 142 def rot_imm : PatLeaf<(i32 imm), [{
 143   int32_t v = (int32_t)N->getZExtValue();
 144   return v == 8 || v == 16 || v == 24;
 145 }]>;
 146
 147 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 148 def imm1_15 : PatLeaf<(i32 imm), [{
 149   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 150 }]>;
 151
 152 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 153 def imm16_31 : PatLeaf<(i32 imm), [{
 154   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 155 }]>;
 156
 157 def so_imm_neg :
 158   PatLeaf<(imm), [{
 159     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 160   }], so_imm_neg_XFORM>;
 161
 162 def so_imm_not :
 163   PatLeaf<(imm), [{
 164     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 165   }], so_imm_not_XFORM>;
 166
 167 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 168 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 169   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 170 }]>;
 171
 172 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 173 /// e.g., 0xf000ffff
 174 def bf_inv_mask_imm : Operand<i32>,
 175                       PatLeaf<(imm), [{
 176   uint32_t v = (uint32_t)N->getZExtValue();
 177   if (v == 0xffffffff)
 178     return 0;
 179   // there can be 1's on either or both "outsides", all the "inside"
 180   // bits must be 0's
 181   unsigned int lsb = 0, msb = 31;
 182   while (v & (1 << msb)) --msb;
 183   while (v & (1 << lsb)) ++lsb;
 184   for (unsigned int i = lsb; i <= msb; ++i) {
 185     if (v & (1 << i))
 186       return 0;
 187   }
 188   return 1;
 189 }] > {
 190   let PrintMethod = "printBitfieldInvMaskImmOperand";
 191 }
 192
 193 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 194 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 195
 196 //===----------------------------------------------------------------------===//
 197 // Operand Definitions.
 198 //
 199
 200 // Branch target.
 201 def brtarget : Operand<OtherVT>;
 202
 203 // A list of registers separated by comma. Used by load/store multiple.
 204 def reglist : Operand<i32> {
 205   let PrintMethod = "printRegisterList";
 206 }
 207
 208 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 209 def cpinst_operand : Operand<i32> {
 210   let PrintMethod = "printCPInstOperand";
 211 }
 212
 213 def jtblock_operand : Operand<i32> {
 214   let PrintMethod = "printJTBlockOperand";
 215 }
 216 def jt2block_operand : Operand<i32> {
 217   let PrintMethod = "printJT2BlockOperand";
 218 }
 219
 220 // Local PC labels.
 221 def pclabel : Operand<i32> {
 222   let PrintMethod = "printPCLabel";
 223 }
 224
 225 // shifter_operand operands: so_reg and so_imm.
 226 def so_reg : Operand<i32>,    // reg reg imm
 227             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 228                             [shl,srl,sra,rotr]> {
 229   let PrintMethod = "printSORegOperand";
 230   let MIOperandInfo = (ops GPR, GPR, i32imm);
 231 }
 232
 233 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 234 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 235 // represented in the imm field in the same 12-bit form that they are encoded
 236 // into so_imm instructions: the 8-bit immediate is the least significant bits
 237 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 238 def so_imm : Operand<i32>,
 239              PatLeaf<(imm), [{
 240       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 241     }]> {
 242   let PrintMethod = "printSOImmOperand";
 243 }
 244
 245 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 246 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 247 // get the first/second pieces.
 248 def so_imm2part : Operand<i32>,
 249                   PatLeaf<(imm), [{
 250       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 251     }]> {
 252   let PrintMethod = "printSOImm2PartOperand";
 253 }
 254
 255 def so_imm2part_1 : SDNodeXForm<imm, [{
 256   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 257   return CurDAG->getTargetConstant(V, MVT::i32);
 258 }]>;
 259
 260 def so_imm2part_2 : SDNodeXForm<imm, [{
 261   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 262   return CurDAG->getTargetConstant(V, MVT::i32);
 263 }]>;
 264
 265
 266 // Define ARM specific addressing modes.
 267
 268 // addrmode2 := reg +/- reg shop imm
 269 // addrmode2 := reg +/- imm12
 270 //
 271 def addrmode2 : Operand<i32>,
 272                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 273   let PrintMethod = "printAddrMode2Operand";
 274   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 275 }
 276
 277 def am2offset : Operand<i32>,
 278                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 279   let PrintMethod = "printAddrMode2OffsetOperand";
 280   let MIOperandInfo = (ops GPR, i32imm);
 281 }
 282
 283 // addrmode3 := reg +/- reg
 284 // addrmode3 := reg +/- imm8
 285 //
 286 def addrmode3 : Operand<i32>,
 287                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 288   let PrintMethod = "printAddrMode3Operand";
 289   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 290 }
 291
 292 def am3offset : Operand<i32>,
 293                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 294   let PrintMethod = "printAddrMode3OffsetOperand";
 295   let MIOperandInfo = (ops GPR, i32imm);
 296 }
 297
 298 // addrmode4 := reg, <mode|W>
 299 //
 300 def addrmode4 : Operand<i32>,
 301                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 302   let PrintMethod = "printAddrMode4Operand";
 303   let MIOperandInfo = (ops GPR, i32imm);
 304 }
 305
 306 // addrmode5 := reg +/- imm8*4
 307 //
 308 def addrmode5 : Operand<i32>,
 309                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 310   let PrintMethod = "printAddrMode5Operand";
 311   let MIOperandInfo = (ops GPR, i32imm);
 312 }
 313
 314 // addrmode6 := reg with optional writeback
 315 //
 316 def addrmode6 : Operand<i32>,
 317                 ComplexPattern<i32, 3, "SelectAddrMode6", []> {
 318   let PrintMethod = "printAddrMode6Operand";
 319   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm);
 320 }
 321
 322 // addrmodepc := pc + reg
 323 //
 324 def addrmodepc : Operand<i32>,
 325                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 326   let PrintMethod = "printAddrModePCOperand";
 327   let MIOperandInfo = (ops GPR, i32imm);
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331
 332 include "ARMInstrFormats.td"
 333
 334 //===----------------------------------------------------------------------===//
 335 // Multiclass helpers...
 336 //
 337
 338 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 339 /// binop that produces a value.
 340 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 341                         bit Commutable = 0> {
 342   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 343                IIC_iALU, opc, " $dst, $a, $b",
 344                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 345     let Inst{25} = 1;
 346   }
 347   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 348                IIC_iALU, opc, " $dst, $a, $b",
 349                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 350     let Inst{25} = 0;
 351     let isCommutable = Commutable;
 352   }
 353   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 354                IIC_iALU, opc, " $dst, $a, $b",
 355                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 356     let Inst{25} = 0;
 357   }
 358 }
 359
 360 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 361 /// instruction modifies the CSPR register.
 362 let Defs = [CPSR] in {
 363 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 364                          bit Commutable = 0> {
 365   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 366                IIC_iALU, opc, "s $dst, $a, $b",
 367                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 368     let Inst{25} = 1;
 369   }
 370   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 371                IIC_iALU, opc, "s $dst, $a, $b",
 372                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 373     let isCommutable = Commutable;
 374         let Inst{25} = 0;
 375   }
 376   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 377                IIC_iALU, opc, "s $dst, $a, $b",
 378                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 379     let Inst{25} = 0;
 380   }
 381 }
 382 }
 383
 384 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 385 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 386 /// a explicit result, only implicitly set CPSR.
 387 let Defs = [CPSR] in {
 388 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 389                        bit Commutable = 0> {
 390   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iALU,
 391                opc, " $a, $b",
 392                [(opnode GPR:$a, so_imm:$b)]> {
 393     let Inst{25} = 1;
 394   }
 395   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iALU,
 396                opc, " $a, $b",
 397                [(opnode GPR:$a, GPR:$b)]> {
 398     let Inst{25} = 0;
 399     let isCommutable = Commutable;
 400   }
 401   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iALU,
 402                opc, " $a, $b",
 403                [(opnode GPR:$a, so_reg:$b)]> {
 404     let Inst{25} = 0;
 405   }
 406 }
 407 }
 408
 409 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 410 /// register and one whose operand is a register rotated by 8/16/24.
 411 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 412 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 413   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src),
 414                  IIC_iALU, opc, " $dst, $Src",
 415                  [(set GPR:$dst, (opnode GPR:$Src))]>,
 416               Requires<[IsARM, HasV6]> {
 417                 let Inst{19-16} = 0b1111;
 418               }
 419   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src, i32imm:$rot),
 420                  IIC_iALU, opc, " $dst, $Src, ror $rot",
 421                  [(set GPR:$dst, (opnode (rotr GPR:$Src, rot_imm:$rot)))]>,
 422               Requires<[IsARM, HasV6]> {
 423                 let Inst{19-16} = 0b1111;
 424               }
 425 }
 426
 427 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 428 /// register and one whose operand is a register rotated by 8/16/24.
 429 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 430   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 431                   IIC_iALU, opc, " $dst, $LHS, $RHS",
 432                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 433                   Requires<[IsARM, HasV6]>;
 434   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 435                   IIC_iALU, opc, " $dst, $LHS, $RHS, ror $rot",
 436                   [(set GPR:$dst, (opnode GPR:$LHS,
 437                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 438                   Requires<[IsARM, HasV6]>;
 439 }
 440
 441 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 442 let Uses = [CPSR] in {
 443 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 444                              bit Commutable = 0> {
 445   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 446                 DPFrm, IIC_iALU, opc, " $dst, $a, $b",
 447                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 448                Requires<[IsARM, CarryDefIsUnused]> {
 449     let Inst{25} = 1;
 450   }
 451   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 452                 DPFrm, IIC_iALU, opc, " $dst, $a, $b",
 453                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 454                Requires<[IsARM, CarryDefIsUnused]> {
 455     let isCommutable = Commutable;
 456     let Inst{25} = 0;
 457   }
 458   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 459                 DPSoRegFrm, IIC_iALU, opc, " $dst, $a, $b",
 460                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 461                Requires<[IsARM, CarryDefIsUnused]> {
 462     let Inst{25} = 0;
 463   }
 464   // Carry setting variants
 465   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 466                 DPFrm, IIC_iALU, !strconcat(opc, "s $dst, $a, $b"),
 467                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 468                Requires<[IsARM, CarryDefIsUsed]> {
 469     let Defs = [CPSR];
 470     let Inst{25} = 1;
 471   }
 472   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 473                 DPFrm, IIC_iALU, !strconcat(opc, "s $dst, $a, $b"),
 474                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 475                Requires<[IsARM, CarryDefIsUsed]> {
 476     let Defs = [CPSR];
 477     let Inst{25} = 0;
 478   }
 479   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 480                 DPSoRegFrm, IIC_iALU, !strconcat(opc, "s $dst, $a, $b"),
 481                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 482                Requires<[IsARM, CarryDefIsUsed]> {
 483     let Defs = [CPSR];
 484     let Inst{25} = 0;
 485   }
 486 }
 487 }
 488
 489 //===----------------------------------------------------------------------===//
 490 // Instructions
 491 //===----------------------------------------------------------------------===//
 492
 493 //===----------------------------------------------------------------------===//
 494 //  Miscellaneous Instructions.
 495 //
 496
 497 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 498 /// the function.  The first operand is the ID# for this instruction, the second
 499 /// is the index into the MachineConstantPool that this is, the third is the
 500 /// size in bytes of this constant pool entry.
 501 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 502 def CONSTPOOL_ENTRY :
 503 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 504                     i32imm:$size), NoItinerary,
 505            "${instid:label} ${cpidx:cpentry}", []>;
 506
 507 let Defs = [SP], Uses = [SP] in {
 508 def ADJCALLSTACKUP :
 509 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 510            "@ ADJCALLSTACKUP $amt1",
 511            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 512
 513 def ADJCALLSTACKDOWN :
 514 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 515            "@ ADJCALLSTACKDOWN $amt",
 516            [(ARMcallseq_start timm:$amt)]>;
 517 }
 518
 519 def DWARF_LOC :
 520 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file), NoItinerary,
 521            ".loc $file, $line, $col",
 522            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 523
 524
 525 // Address computation and loads and stores in PIC mode.
 526 let isNotDuplicable = 1 in {
 527 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 528                   Pseudo, IIC_iALU, "$cp:\n\tadd$p $dst, pc, $a",
 529                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 530
 531 let AddedComplexity = 10 in {
 532 let canFoldAsLoad = 1 in
 533 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 534                   Pseudo, IIC_iLoad, "${addr:label}:\n\tldr$p $dst, $addr",
 535                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 536
 537 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 538                   Pseudo, IIC_iLoad, "${addr:label}:\n\tldr${p}h $dst, $addr",
 539                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 540
 541 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 542                   Pseudo, IIC_iLoad, "${addr:label}:\n\tldr${p}b $dst, $addr",
 543                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 544
 545 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 546                   Pseudo, IIC_iLoad, "${addr:label}:\n\tldr${p}sh $dst, $addr",
 547                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 548
 549 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 550                   Pseudo, IIC_iLoad, "${addr:label}:\n\tldr${p}sb $dst, $addr",
 551                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 552 }
 553 let AddedComplexity = 10 in {
 554 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 555                Pseudo, IIC_iStore, "${addr:label}:\n\tstr$p $src, $addr",
 556                [(store GPR:$src, addrmodepc:$addr)]>;
 557
 558 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 559                Pseudo, IIC_iStore, "${addr:label}:\n\tstr${p}h $src, $addr",
 560                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 561
 562 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 563                Pseudo, IIC_iStore, "${addr:label}:\n\tstr${p}b $src, $addr",
 564                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 565 }
 566 } // isNotDuplicable = 1
 567
 568
 569 // LEApcrel - Load a pc-relative address into a register without offending the
 570 // assembler.
 571 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 572                     Pseudo, IIC_iLoad,
 573             !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 574                                   "${:private}PCRELL${:uid}+8))\n"),
 575                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 576                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 577                    []>;
 578
 579 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 580                            (ins i32imm:$label, i32imm:$id, pred:$p),
 581           Pseudo, IIC_iLoad,
 582    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 583                          "(${label}_${id:no_hash}-(",
 584                                   "${:private}PCRELL${:uid}+8))\n"),
 585                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 586                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 587                    []> {
 588     let Inst{25} = 1;
 589 }
 590
 591 //===----------------------------------------------------------------------===//
 592 //  Control Flow Instructions.
 593 //
 594
 595 let isReturn = 1, isTerminator = 1 in
 596   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 597                   "bx", " lr", [(ARMretflag)]> {
 598   let Inst{7-4}   = 0b0001;
 599   let Inst{19-8}  = 0b111111111111;
 600   let Inst{27-20} = 0b00010010;
 601 }
 602
 603 // FIXME: remove when we have a way to marking a MI with these properties.
 604 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
 605 // operand list.
 606 // FIXME: Should pc be an implicit operand like PICADD, etc?
 607 let isReturn = 1, isTerminator = 1, mayLoad = 1 in
 608   def LDM_RET : AXI4ld<(outs),
 609                     (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 610                     LdStMulFrm, IIC_Br, "ldm${p}${addr:submode} $addr, $dst1",
 611                     []>;
 612
 613 // On non-Darwin platforms R9 is callee-saved.
 614 let isCall = 1, Itinerary = IIC_Br,
 615   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 616           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 617           D16, D17, D18, D19, D20, D21, D22, D23,
 618           D24, D25, D26, D27, D28, D29, D30, D31, CPSR] in {
 619   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 620                 IIC_Br, "bl ${func:call}",
 621                 [(ARMcall tglobaladdr:$func)]>,
 622             Requires<[IsARM, IsNotDarwin]>;
 623
 624   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 625                    IIC_Br, "bl", " ${func:call}",
 626                    [(ARMcall_pred tglobaladdr:$func)]>,
 627                 Requires<[IsARM, IsNotDarwin]>;
 628
 629   // ARMv5T and above
 630   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 631                 IIC_Br, "blx $func",
 632                 [(ARMcall GPR:$func)]>,
 633             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 634     let Inst{7-4}   = 0b0011;
 635     let Inst{19-8}  = 0b111111111111;
 636     let Inst{27-20} = 0b00010010;
 637   }
 638
 639   // ARMv4T
 640   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 641                   IIC_Br, "mov lr, pc\n\tbx $func",
 642                   [(ARMcall_nolink GPR:$func)]>,
 643            Requires<[IsARM, IsNotDarwin]> {
 644     let Inst{7-4}   = 0b0001;
 645     let Inst{19-8}  = 0b111111111111;
 646     let Inst{27-20} = 0b00010010;
 647   }
 648 }
 649
 650 // On Darwin R9 is call-clobbered.
 651 let isCall = 1, Itinerary = IIC_Br,
 652   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 653           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 654           D16, D17, D18, D19, D20, D21, D22, D23,
 655           D24, D25, D26, D27, D28, D29, D30, D31, CPSR] in {
 656   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 657                 IIC_Br, "bl ${func:call}",
 658                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
 659
 660   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 661                    IIC_Br, "bl", " ${func:call}",
 662                    [(ARMcall_pred tglobaladdr:$func)]>,
 663                   Requires<[IsARM, IsDarwin]>;
 664
 665   // ARMv5T and above
 666   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 667                 IIC_Br, "blx $func",
 668                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 669     let Inst{7-4}   = 0b0011;
 670     let Inst{19-8}  = 0b111111111111;
 671     let Inst{27-20} = 0b00010010;
 672   }
 673
 674   // ARMv4T
 675   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 676                   IIC_Br, "mov lr, pc\n\tbx $func",
 677                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 678     let Inst{7-4}   = 0b0001;
 679     let Inst{19-8}  = 0b111111111111;
 680     let Inst{27-20} = 0b00010010;
 681   }
 682 }
 683
 684 let isBranch = 1, isTerminator = 1, Itinerary = IIC_Br in {
 685   // B is "predicable" since it can be xformed into a Bcc.
 686   let isBarrier = 1 in {
 687     let isPredicable = 1 in
 688     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 689                 "b $target", [(br bb:$target)]>;
 690
 691   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 692   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 693                     IIC_Br, "mov pc, $target \n$jt",
 694                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 695     let Inst{20}    = 0; // S Bit
 696     let Inst{24-21} = 0b1101;
 697     let Inst{27-25} = 0b000;
 698   }
 699   def BR_JTm : JTI<(outs),
 700                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 701                    IIC_Br, "ldr pc, $target \n$jt",
 702                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 703                      imm:$id)]> {
 704     let Inst{20}    = 1; // L bit
 705     let Inst{21}    = 0; // W bit
 706     let Inst{22}    = 0; // B bit
 707     let Inst{24}    = 1; // P bit
 708     let Inst{27-25} = 0b011;
 709   }
 710   def BR_JTadd : JTI<(outs),
 711                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 712                     IIC_Br, "add pc, $target, $idx \n$jt",
 713                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 714                       imm:$id)]> {
 715     let Inst{20}    = 0; // S bit
 716     let Inst{24-21} = 0b0100;
 717     let Inst{27-25} = 0b000;
 718   }
 719   } // isNotDuplicable = 1, isIndirectBranch = 1
 720   } // isBarrier = 1
 721
 722   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 723   // a two-value operand where a dag node expects two operands. :(
 724   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 725                IIC_Br, "b", " $target",
 726                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 727 }
 728
 729 //===----------------------------------------------------------------------===//
 730 //  Load / store Instructions.
 731 //
 732
 733 // Load
 734 let canFoldAsLoad = 1 in
 735 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoad,
 736                "ldr", " $dst, $addr",
 737                [(set GPR:$dst, (load addrmode2:$addr))]>;
 738
 739 // Special LDR for loads from non-pc-relative constpools.
 740 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 741 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoad,
 742                  "ldr", " $dst, $addr", []>;
 743
 744 // Loads with zero extension
 745 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 746                  "ldr", "h $dst, $addr",
 747                 [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 748
 749 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoad,
 750                  "ldr", "b $dst, $addr",
 751                 [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 752
 753 // Loads with sign extension
 754 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 755                  "ldr", "sh $dst, $addr",
 756                 [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 757
 758 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 759                  "ldr", "sb $dst, $addr",
 760                 [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 761
 762 let mayLoad = 1 in {
 763 // Load doubleword
 764 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 765                 IIC_iLoad, "ldr", "d $dst1, $addr", []>, Requires<[IsARM, HasV5T]>;
 766
 767 // Indexed loads
 768 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 769                      (ins addrmode2:$addr), LdFrm, IIC_iLoad,
 770                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 771
 772 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 773                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad,
 774                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 775
 776 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 777                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 778                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 779
 780 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 781                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad,
 782                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 783
 784 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 785                      (ins addrmode2:$addr), LdFrm, IIC_iLoad,
 786                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 787
 788 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 789                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad,
 790                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 791
 792 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 793                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 794                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 795
 796 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 797                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad,
 798                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 799
 800 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 801                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad,
 802                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 803
 804 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 805                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad,
 806                     "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 807 }
 808
 809 // Store
 810 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStore,
 811                "str", " $src, $addr",
 812                [(store GPR:$src, addrmode2:$addr)]>;
 813
 814 // Stores with truncate
 815 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStore,
 816                "str", "h $src, $addr",
 817                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 818
 819 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStore,
 820                "str", "b $src, $addr",
 821                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 822
 823 // Store doubleword
 824 let mayStore = 1 in
 825 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 826                StMiscFrm, IIC_iStore,
 827                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5T]>;
 828
 829 // Indexed stores
 830 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 831                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 832                      StFrm, IIC_iStore,
 833                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 834                     [(set GPR:$base_wb,
 835                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 836
 837 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 838                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 839                      StFrm, IIC_iStore,
 840                     "str", " $src, [$base], $offset", "$base = $base_wb",
 841                     [(set GPR:$base_wb,
 842                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 843
 844 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 845                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 846                      StMiscFrm, IIC_iStore,
 847                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 848                     [(set GPR:$base_wb,
 849                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 850
 851 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 852                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 853                      StMiscFrm, IIC_iStore,
 854                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 855                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 856                                          GPR:$base, am3offset:$offset))]>;
 857
 858 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 859                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 860                      StFrm, IIC_iStore,
 861                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 862                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 863                                          GPR:$base, am2offset:$offset))]>;
 864
 865 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 866                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 867                      StFrm, IIC_iStore,
 868                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 869                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 870                                          GPR:$base, am2offset:$offset))]>;
 871
 872 //===----------------------------------------------------------------------===//
 873 //  Load / store multiple Instructions.
 874 //
 875
 876 // FIXME: $dst1 should be a def.
 877 let mayLoad = 1 in
 878 def LDM : AXI4ld<(outs),
 879                (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 880                LdStMulFrm, IIC_iLoad, "ldm${p}${addr:submode} $addr, $dst1",
 881                []>;
 882
 883 let mayStore = 1 in
 884 def STM : AXI4st<(outs),
 885                (ins addrmode4:$addr, pred:$p, reglist:$src1, variable_ops),
 886                LdStMulFrm, IIC_iStore, "stm${p}${addr:submode} $addr, $src1",
 887                []>;
 888
 889 //===----------------------------------------------------------------------===//
 890 //  Move Instructions.
 891 //
 892
 893 let neverHasSideEffects = 1 in
 894 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iALU,
 895                  "mov", " $dst, $src", []>, UnaryDP;
 896 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
 897                  DPSoRegFrm, IIC_iALU,
 898                  "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 899
 900 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 901 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iALU,
 902                  "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP;
 903
 904 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iALU,
 905                  "mov", " $dst, $src, rrx",
 906                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 907
 908 // These aren't really mov instructions, but we have to define them this way
 909 // due to flag operands.
 910
 911 let Defs = [CPSR] in {
 912 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 913                       IIC_iALU, "mov", "s $dst, $src, lsr #1",
 914                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 915 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 916                       IIC_iALU, "mov", "s $dst, $src, asr #1",
 917                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 918 }
 919
 920 //===----------------------------------------------------------------------===//
 921 //  Extend Instructions.
 922 //
 923
 924 // Sign extenders
 925
 926 defm SXTB  : AI_unary_rrot<0b01101010,
 927                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 928 defm SXTH  : AI_unary_rrot<0b01101011,
 929                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 930
 931 defm SXTAB : AI_bin_rrot<0b01101010,
 932                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 933 defm SXTAH : AI_bin_rrot<0b01101011,
 934                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 935
 936 // TODO: SXT(A){B|H}16
 937
 938 // Zero extenders
 939
 940 let AddedComplexity = 16 in {
 941 defm UXTB   : AI_unary_rrot<0b01101110,
 942                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 943 defm UXTH   : AI_unary_rrot<0b01101111,
 944                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 945 defm UXTB16 : AI_unary_rrot<0b01101100,
 946                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 947
 948 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 949                (UXTB16r_rot GPR:$Src, 24)>;
 950 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
 951                (UXTB16r_rot GPR:$Src, 8)>;
 952
 953 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
 954                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
 955 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
 956                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
 957 }
 958
 959 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
 960 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
 961
 962 // TODO: UXT(A){B|H}16
 963
 964 //===----------------------------------------------------------------------===//
 965 //  Arithmetic Instructions.
 966 //
 967
 968 defm ADD  : AsI1_bin_irs<0b0100, "add",
 969                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
 970 defm SUB  : AsI1_bin_irs<0b0010, "sub",
 971                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
 972
 973 // ADD and SUB with 's' bit set.
 974 defm ADDS : AI1_bin_s_irs<0b0100, "add",
 975                           BinOpFrag<(addc node:$LHS, node:$RHS)>>;
 976 defm SUBS : AI1_bin_s_irs<0b0010, "sub",
 977                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
 978
 979 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
 980                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
 981 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
 982                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
 983
 984 // These don't define reg/reg forms, because they are handled above.
 985 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 986                   IIC_iALU, "rsb", " $dst, $a, $b",
 987                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]>;
 988
 989 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 990                   IIC_iALU, "rsb", " $dst, $a, $b",
 991                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
 992
 993 // RSB with 's' bit set.
 994 let Defs = [CPSR] in {
 995 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 996                  IIC_iALU, "rsb", "s $dst, $a, $b",
 997                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]>;
 998 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 999                  IIC_iALU, "rsb", "s $dst, $a, $b",
1000                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
1001 }
1002
1003 let Uses = [CPSR] in {
1004 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1005                  DPFrm, IIC_iALU, "rsc", " $dst, $a, $b",
1006                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1007                  Requires<[IsARM, CarryDefIsUnused]>;
1008 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1009                  DPSoRegFrm, IIC_iALU, "rsc", " $dst, $a, $b",
1010                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1011                  Requires<[IsARM, CarryDefIsUnused]>;
1012 }
1013
1014 // FIXME: Allow these to be predicated.
1015 let Defs = [CPSR], Uses = [CPSR] in {
1016 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1017                   DPFrm, IIC_iALU, "rscs $dst, $a, $b",
1018                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1019                   Requires<[IsARM, CarryDefIsUnused]>;
1020 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1021                   DPSoRegFrm, IIC_iALU, "rscs $dst, $a, $b",
1022                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1023                   Requires<[IsARM, CarryDefIsUnused]>;
1024 }
1025
1026 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1027 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1028              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1029
1030 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1031 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1032 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1033 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1034
1035 // Note: These are implemented in C++ code, because they have to generate
1036 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1037 // cannot produce.
1038 // (mul X, 2^n+1) -> (add (X << n), X)
1039 // (mul X, 2^n-1) -> (rsb X, (X << n))
1040
1041
1042 //===----------------------------------------------------------------------===//
1043 //  Bitwise Instructions.
1044 //
1045
1046 defm AND   : AsI1_bin_irs<0b0000, "and",
1047                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1048 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1049                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1050 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1051                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1052 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1053                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1054
1055 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1056                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, NoItinerary,
1057                "bfc", " $dst, $imm", "$src = $dst",
1058                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1059                Requires<[IsARM, HasV6T2]> {
1060   let Inst{27-21} = 0b0111110;
1061   let Inst{6-0}   = 0b0011111;
1062 }
1063
1064 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iALU,
1065                   "mvn", " $dst, $src",
1066                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
1067 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1068                   IIC_iALU, "mvn", " $dst, $src",
1069                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
1070 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1071 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm, IIC_iALU,
1072                   "mvn", " $dst, $imm",
1073                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP;
1074
1075 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1076              (BICri GPR:$src, so_imm_not:$imm)>;
1077
1078 //===----------------------------------------------------------------------===//
1079 //  Multiply Instructions.
1080 //
1081
1082 let isCommutable = 1 in
1083 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b), IIC_iALU,
1084                     "mul", " $dst, $a, $b",
1085                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1086
1087 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1088                     IIC_iALU, "mla", " $dst, $a, $b, $c",
1089                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1090
1091 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1092                    IIC_iALU, "mls", " $dst, $a, $b, $c",
1093                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1094                    Requires<[IsARM, HasV6T2]>;
1095
1096 // Extra precision multiplies with low / high results
1097 let neverHasSideEffects = 1 in {
1098 let isCommutable = 1 in {
1099 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1100                                (ins GPR:$a, GPR:$b), IIC_iALU,
1101                     "smull", " $ldst, $hdst, $a, $b", []>;
1102
1103 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1104                                (ins GPR:$a, GPR:$b), IIC_iALU,
1105                     "umull", " $ldst, $hdst, $a, $b", []>;
1106 }
1107
1108 // Multiply + accumulate
1109 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1110                                (ins GPR:$a, GPR:$b), IIC_iALU,
1111                     "smlal", " $ldst, $hdst, $a, $b", []>;
1112
1113 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1114                                (ins GPR:$a, GPR:$b), IIC_iALU,
1115                     "umlal", " $ldst, $hdst, $a, $b", []>;
1116
1117 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1118                                (ins GPR:$a, GPR:$b), IIC_iALU,
1119                     "umaal", " $ldst, $hdst, $a, $b", []>,
1120                     Requires<[IsARM, HasV6]>;
1121 } // neverHasSideEffects
1122
1123 // Most significant word multiply
1124 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1125                IIC_iALU, "smmul", " $dst, $a, $b",
1126                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1127             Requires<[IsARM, HasV6]> {
1128   let Inst{7-4}   = 0b0001;
1129   let Inst{15-12} = 0b1111;
1130 }
1131
1132 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1133                IIC_iALU, "smmla", " $dst, $a, $b, $c",
1134                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1135             Requires<[IsARM, HasV6]> {
1136   let Inst{7-4}   = 0b0001;
1137 }
1138
1139
1140 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1141                IIC_iALU, "smmls", " $dst, $a, $b, $c",
1142                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1143             Requires<[IsARM, HasV6]> {
1144   let Inst{7-4}   = 0b1101;
1145 }
1146
1147 multiclass AI_smul<string opc, PatFrag opnode> {
1148   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1149               IIC_iALU, !strconcat(opc, "bb"), " $dst, $a, $b",
1150               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1151                                       (sext_inreg GPR:$b, i16)))]>,
1152            Requires<[IsARM, HasV5TE]> {
1153              let Inst{5} = 0;
1154              let Inst{6} = 0;
1155            }
1156
1157   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1158               IIC_iALU, !strconcat(opc, "bt"), " $dst, $a, $b",
1159               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1160                                       (sra GPR:$b, (i32 16))))]>,
1161            Requires<[IsARM, HasV5TE]> {
1162              let Inst{5} = 0;
1163              let Inst{6} = 1;
1164            }
1165
1166   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1167               IIC_iALU, !strconcat(opc, "tb"), " $dst, $a, $b",
1168               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1169                                       (sext_inreg GPR:$b, i16)))]>,
1170            Requires<[IsARM, HasV5TE]> {
1171              let Inst{5} = 1;
1172              let Inst{6} = 0;
1173            }
1174
1175   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1176               IIC_iALU, !strconcat(opc, "tt"), " $dst, $a, $b",
1177               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1178                                       (sra GPR:$b, (i32 16))))]>,
1179             Requires<[IsARM, HasV5TE]> {
1180              let Inst{5} = 1;
1181              let Inst{6} = 1;
1182            }
1183
1184   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1185               IIC_iALU, !strconcat(opc, "wb"), " $dst, $a, $b",
1186               [(set GPR:$dst, (sra (opnode GPR:$a,
1187                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1188            Requires<[IsARM, HasV5TE]> {
1189              let Inst{5} = 1;
1190              let Inst{6} = 0;
1191            }
1192
1193   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1194               IIC_iALU, !strconcat(opc, "wt"), " $dst, $a, $b",
1195               [(set GPR:$dst, (sra (opnode GPR:$a,
1196                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1197             Requires<[IsARM, HasV5TE]> {
1198              let Inst{5} = 1;
1199              let Inst{6} = 1;
1200            }
1201 }
1202
1203
1204 multiclass AI_smla<string opc, PatFrag opnode> {
1205   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1206               IIC_iALU, !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1207               [(set GPR:$dst, (add GPR:$acc,
1208                                (opnode (sext_inreg GPR:$a, i16),
1209                                        (sext_inreg GPR:$b, i16))))]>,
1210            Requires<[IsARM, HasV5TE]> {
1211              let Inst{5} = 0;
1212              let Inst{6} = 0;
1213            }
1214
1215   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1216               IIC_iALU, !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1217               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1218                                                      (sra GPR:$b, (i32 16)))))]>,
1219            Requires<[IsARM, HasV5TE]> {
1220              let Inst{5} = 0;
1221              let Inst{6} = 1;
1222            }
1223
1224   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1225               IIC_iALU, !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1226               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1227                                                  (sext_inreg GPR:$b, i16))))]>,
1228            Requires<[IsARM, HasV5TE]> {
1229              let Inst{5} = 1;
1230              let Inst{6} = 0;
1231            }
1232
1233   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1234               IIC_iALU, !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1235               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1236                                                      (sra GPR:$b, (i32 16)))))]>,
1237             Requires<[IsARM, HasV5TE]> {
1238              let Inst{5} = 1;
1239              let Inst{6} = 1;
1240            }
1241
1242   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1243               IIC_iALU, !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1244               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1245                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1246            Requires<[IsARM, HasV5TE]> {
1247              let Inst{5} = 0;
1248              let Inst{6} = 0;
1249            }
1250
1251   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1252               IIC_iALU, !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1253               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1254                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1255             Requires<[IsARM, HasV5TE]> {
1256              let Inst{5} = 0;
1257              let Inst{6} = 1;
1258            }
1259 }
1260
1261 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1262 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1263
1264 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1265 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1266
1267 //===----------------------------------------------------------------------===//
1268 //  Misc. Arithmetic Instructions.
1269 //
1270
1271 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iALU,
1272               "clz", " $dst, $src",
1273               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1274   let Inst{7-4}   = 0b0001;
1275   let Inst{11-8}  = 0b1111;
1276   let Inst{19-16} = 0b1111;
1277 }
1278
1279 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iALU,
1280               "rev", " $dst, $src",
1281               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1282   let Inst{7-4}   = 0b0011;
1283   let Inst{11-8}  = 0b1111;
1284   let Inst{19-16} = 0b1111;
1285 }
1286
1287 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iALU,
1288                "rev16", " $dst, $src",
1289                [(set GPR:$dst,
1290                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1291                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1292                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1293                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1294                Requires<[IsARM, HasV6]> {
1295   let Inst{7-4}   = 0b1011;
1296   let Inst{11-8}  = 0b1111;
1297   let Inst{19-16} = 0b1111;
1298 }
1299
1300 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iALU,
1301                "revsh", " $dst, $src",
1302                [(set GPR:$dst,
1303                   (sext_inreg
1304                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1305                         (shl GPR:$src, (i32 8))), i16))]>,
1306                Requires<[IsARM, HasV6]> {
1307   let Inst{7-4}   = 0b1011;
1308   let Inst{11-8}  = 0b1111;
1309   let Inst{19-16} = 0b1111;
1310 }
1311
1312 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1313                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1314                IIC_iALU, "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1315                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1316                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1317                                         0xFFFF0000)))]>,
1318                Requires<[IsARM, HasV6]> {
1319   let Inst{6-4} = 0b001;
1320 }
1321
1322 // Alternate cases for PKHBT where identities eliminate some nodes.
1323 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1324                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1325 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1326                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1327
1328
1329 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1330                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1331                IIC_iALU, "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1332                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1333                                    (and (sra GPR:$src2, imm16_31:$shamt),
1334                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1335   let Inst{6-4} = 0b101;
1336 }
1337
1338 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1339 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1340 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1341                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1342 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1343                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1344                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1345
1346 //===----------------------------------------------------------------------===//
1347 //  Comparison Instructions...
1348 //
1349
1350 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1351                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1352 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1353                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1354
1355 // Note that TST/TEQ don't set all the same flags that CMP does!
1356 defm TST  : AI1_cmp_irs<0b1000, "tst",
1357                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1358 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1359                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1360
1361 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1362                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1363 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1364                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1365
1366 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1367              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1368
1369 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1370              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1371
1372
1373 // Conditional moves
1374 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1375 // a two-value operand where a dag node expects two operands. :(
1376 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1377                 IIC_iALU, "mov", " $dst, $true",
1378       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1379                 RegConstraint<"$false = $dst">, UnaryDP;
1380
1381 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1382                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iALU,
1383                 "mov", " $dst, $true",
1384    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1385                 RegConstraint<"$false = $dst">, UnaryDP;
1386
1387 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1388                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iALU,
1389                 "mov", " $dst, $true",
1390    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1391                 RegConstraint<"$false = $dst">, UnaryDP;
1392
1393
1394 //===----------------------------------------------------------------------===//
1395 // TLS Instructions
1396 //
1397
1398 // __aeabi_read_tp preserves the registers r1-r3.
1399 let isCall = 1,
1400   Defs = [R0, R12, LR, CPSR] in {
1401   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1402                "bl __aeabi_read_tp",
1403                [(set R0, ARMthread_pointer)]>;
1404 }
1405
1406 //===----------------------------------------------------------------------===//
1407 // SJLJ Exception handling intrinsics
1408 //   eh_sjlj_setjmp() is a three instruction sequence to store the return
1409 //   address and save #0 in R0 for the non-longjmp case.
1410 //   Since by its nature we may be coming from some other function to get
1411 //   here, and we're using the stack frame for the containing function to
1412 //   save/restore registers, we can't keep anything live in regs across
1413 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1414 //   when we get here from a longjmp(). We force everthing out of registers
1415 //   except for our own input by listing the relevant registers in Defs. By
1416 //   doing so, we also cause the prologue/epilogue code to actively preserve
1417 //   all of the callee-saved resgisters, which is exactly what we want.
1418 let Defs =
1419   [ R0,  R1,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,
1420     D0,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1421     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1422     D31 ] in {
1423   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1424                                AddrModeNone, SizeSpecial, IndexModeNone,
1425                                Pseudo, NoItinerary,
1426                                "add r0, pc, #4\n\t"
1427                                "str r0, [$src, #+4]\n\t"
1428                                "mov r0, #0 @ eh_setjmp", "",
1429                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1430 }
1431
1432 //===----------------------------------------------------------------------===//
1433 // Non-Instruction Patterns
1434 //
1435
1436 // ConstantPool, GlobalAddress, and JumpTable
1437 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1438 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1439 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1440              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1441
1442 // Large immediate handling.
1443
1444 // Two piece so_imms.
1445 let isReMaterializable = 1 in
1446 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1447                          Pseudo, IIC_iALU,
1448                          "mov", " $dst, $src",
1449                          [(set GPR:$dst, so_imm2part:$src)]>;
1450
1451 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1452              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1453                     (so_imm2part_2 imm:$RHS))>;
1454 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1455              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1456                     (so_imm2part_2 imm:$RHS))>;
1457
1458 // TODO: add,sub,and, 3-instr forms?
1459
1460
1461 // Direct calls
1462 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1463       Requires<[IsARM, IsNotDarwin]>;
1464 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1465       Requires<[IsARM, IsDarwin]>;
1466
1467 // zextload i1 -> zextload i8
1468 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1469
1470 // extload -> zextload
1471 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1472 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1473 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1474
1475 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1476 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1477
1478 // smul* and smla*
1479 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1480                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1481                  (SMULBB GPR:$a, GPR:$b)>;
1482 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1483                  (SMULBB GPR:$a, GPR:$b)>;
1484 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1485                       (sra GPR:$b, (i32 16))),
1486                  (SMULBT GPR:$a, GPR:$b)>;
1487 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1488                  (SMULBT GPR:$a, GPR:$b)>;
1489 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1490                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1491                  (SMULTB GPR:$a, GPR:$b)>;
1492 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1493                 (SMULTB GPR:$a, GPR:$b)>;
1494 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1495                       (i32 16)),
1496                  (SMULWB GPR:$a, GPR:$b)>;
1497 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1498                  (SMULWB GPR:$a, GPR:$b)>;
1499
1500 def : ARMV5TEPat<(add GPR:$acc,
1501                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1502                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1503                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1504 def : ARMV5TEPat<(add GPR:$acc,
1505                       (mul sext_16_node:$a, sext_16_node:$b)),
1506                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1507 def : ARMV5TEPat<(add GPR:$acc,
1508                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1509                            (sra GPR:$b, (i32 16)))),
1510                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1511 def : ARMV5TEPat<(add GPR:$acc,
1512                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1513                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1514 def : ARMV5TEPat<(add GPR:$acc,
1515                       (mul (sra GPR:$a, (i32 16)),
1516                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1517                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1518 def : ARMV5TEPat<(add GPR:$acc,
1519                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1520                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1521 def : ARMV5TEPat<(add GPR:$acc,
1522                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1523                            (i32 16))),
1524                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1525 def : ARMV5TEPat<(add GPR:$acc,
1526                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1527                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1528
1529 //===----------------------------------------------------------------------===//
1530 // Thumb Support
1531 //
1532
1533 include "ARMInstrThumb.td"
1534
1535 //===----------------------------------------------------------------------===//
1536 // Thumb2 Support
1537 //
1538
1539 include "ARMInstrThumb2.td"
1540
1541 //===----------------------------------------------------------------------===//
1542 // Floating Point Support
1543 //
1544
1545 include "ARMInstrVFP.td"
1546
1547 //===----------------------------------------------------------------------===//
1548 // Advanced SIMD (NEON) Support
1549 //
1550
1551 include "ARMInstrNEON.td"