lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 196                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 197 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 198 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 199                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 200 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 201                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 202 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 203                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 204 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 205 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 206                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 207 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 208                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 209 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 210                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 211 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 212                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 213 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 214                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 215 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 216                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 217 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 218                                  AssemblerPredicate<"FeatureFP16","half-float">;
 219 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 220                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 221 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 222                                  AssemblerPredicate<"FeatureHWDivARM">;
 223 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 224                                  AssemblerPredicate<"FeatureT2XtPk",
 225                                                      "pack/extract">;
 226 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 227                                  AssemblerPredicate<"FeatureDSPThumb2",
 228                                                     "thumb2-dsp">;
 229 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 230                                  AssemblerPredicate<"FeatureDB",
 231                                                     "data-barriers">;
 232 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 233                                  AssemblerPredicate<"FeatureMP",
 234                                                     "mp-extensions">;
 235 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 236                                  AssemblerPredicate<"FeatureTrustZone",
 237                                                     "TrustZone">;
 238 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 239 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 240 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"ModeThumb", "thumb">;
 242 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 243 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 244                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 245                                                     "thumb2">;
 246 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 247                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 248 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 249                                  AssemblerPredicate<"!FeatureMClass",
 250                                                     "!armv*m">;
 251 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 252                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 253 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 254 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 255 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 256 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 257                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 258 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 259
 260 // FIXME: Eventually this will be just "hasV6T2Ops".
 261 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 262 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 263 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 264 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 265
 266 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 267 // But only select them if more precision in FP computation is allowed.
 268 // Do not use them for Darwin platforms.
 269 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 270                                  " FPOpFusion::Fast) && "
 271                                  "!Subtarget->isTargetDarwin()">;
 272 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 273                                  " FPOpFusion::Fast &&"
 274                                  " Subtarget->hasVFP4()) || "
 275                                  "Subtarget->isTargetDarwin()">;
 276
 277 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 278 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 279 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 280
 281 // VDUP.32 is microcoded on Swift - prefer VMOV.
 282 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 283 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 284
 285 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 286 // this allows more effective execution domain optimization. See
 287 // setExecutionDomain().
 288 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 289 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 290
 291 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 292 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 293
 294 //===----------------------------------------------------------------------===//
 295 // ARM Flag Definitions.
 296
 297 class RegConstraint<string C> {
 298   string Constraints = C;
 299 }
 300
 301 //===----------------------------------------------------------------------===//
 302 //  ARM specific transformation functions and pattern fragments.
 303 //
 304
 305 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 306 def imm_neg_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 // imm_not_XFORM - Return the complement of a i32 immediate value.
 311 def imm_not_XFORM : SDNodeXForm<imm, [{
 312   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 313 }]>;
 314
 315 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 316 def imm16_31 : ImmLeaf<i32, [{
 317   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 318 }]>;
 319
 320 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 321 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 322     unsigned Value = -(unsigned)N->getZExtValue();
 323     return Value && ARM_AM::getSOImmVal(Value) != -1;
 324   }], imm_neg_XFORM> {
 325   let ParserMatchClass = so_imm_neg_asmoperand;
 326 }
 327
 328 // Note: this pattern doesn't require an encoder method and such, as it's
 329 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 330 // is handled by the destination instructions, which use so_imm.
 331 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 332 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 333     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 334   }], imm_not_XFORM> {
 335   let ParserMatchClass = so_imm_not_asmoperand;
 336 }
 337
 338 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 339 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 340   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 341 }]>;
 342
 343 /// Split a 32-bit immediate into two 16 bit parts.
 344 def hi16 : SDNodeXForm<imm, [{
 345   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 346 }]>;
 347
 348 def lo16AllZero : PatLeaf<(i32 imm), [{
 349   // Returns true if all low 16-bits are 0.
 350   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 351 }], hi16>;
 352
 353 class BinOpWithFlagFrag<dag res> :
 354       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 355 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 356 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 357
 358 // An 'and' node with a single use.
 359 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'xor' node with a single use.
 364 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fmul' node with a single use.
 369 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 370   return N->hasOneUse();
 371 }]>;
 372
 373 // An 'fadd' node which checks for single non-hazardous use.
 374 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 // An 'fsub' node which checks for single non-hazardous use.
 379 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 380   return hasNoVMLxHazardUse(N);
 381 }]>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // Operand Definitions.
 385 //
 386
 387 // Immediate operands with a shared generic asm render method.
 388 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 389
 390 // Branch target.
 391 // FIXME: rename brtarget to t2_brtarget
 392 def brtarget : Operand<OtherVT> {
 393   let EncoderMethod = "getBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395   let DecoderMethod = "DecodeT2BROperand";
 396 }
 397
 398 // FIXME: get rid of this one?
 399 def uncondbrtarget : Operand<OtherVT> {
 400   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 401   let OperandType = "OPERAND_PCREL";
 402 }
 403
 404 // Branch target for ARM. Handles conditional/unconditional
 405 def br_target : Operand<OtherVT> {
 406   let EncoderMethod = "getARMBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408 }
 409
 410 // Call target.
 411 // FIXME: rename bltarget to t2_bl_target?
 412 def bltarget : Operand<i32> {
 413   // Encoded the same as branch targets.
 414   let EncoderMethod = "getBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target for ARM. Handles conditional/unconditional
 419 // FIXME: rename bl_target to t2_bltarget?
 420 def bl_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 def blx_target : Operand<i32> {
 426   let EncoderMethod = "getARMBLXTargetOpValue";
 427   let OperandType = "OPERAND_PCREL";
 428 }
 429
 430 // A list of registers separated by comma. Used by load/store multiple.
 431 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 432 def reglist : Operand<i32> {
 433   let EncoderMethod = "getRegisterListOpValue";
 434   let ParserMatchClass = RegListAsmOperand;
 435   let PrintMethod = "printRegisterList";
 436   let DecoderMethod = "DecodeRegListOperand";
 437 }
 438
 439 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 440
 441 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 442 def dpr_reglist : Operand<i32> {
 443   let EncoderMethod = "getRegisterListOpValue";
 444   let ParserMatchClass = DPRRegListAsmOperand;
 445   let PrintMethod = "printRegisterList";
 446   let DecoderMethod = "DecodeDPRRegListOperand";
 447 }
 448
 449 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 450 def spr_reglist : Operand<i32> {
 451   let EncoderMethod = "getRegisterListOpValue";
 452   let ParserMatchClass = SPRRegListAsmOperand;
 453   let PrintMethod = "printRegisterList";
 454   let DecoderMethod = "DecodeSPRRegListOperand";
 455 }
 456
 457 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 458 def cpinst_operand : Operand<i32> {
 459   let PrintMethod = "printCPInstOperand";
 460 }
 461
 462 // Local PC labels.
 463 def pclabel : Operand<i32> {
 464   let PrintMethod = "printPCLabel";
 465 }
 466
 467 // ADR instruction labels.
 468 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 469 def adrlabel : Operand<i32> {
 470   let EncoderMethod = "getAdrLabelOpValue";
 471   let ParserMatchClass = AdrLabelAsmOperand;
 472   let PrintMethod = "printAdrLabelOperand<0>";
 473 }
 474
 475 def neon_vcvt_imm32 : Operand<i32> {
 476   let EncoderMethod = "getNEONVcvtImm32OpValue";
 477   let DecoderMethod = "DecodeVCVTImmOperand";
 478 }
 479
 480 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 481 def rot_imm_XFORM: SDNodeXForm<imm, [{
 482   switch (N->getZExtValue()){
 483   default: assert(0);
 484   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 485   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 486   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 487   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 488   }
 489 }]>;
 490 def RotImmAsmOperand : AsmOperandClass {
 491   let Name = "RotImm";
 492   let ParserMethod = "parseRotImm";
 493 }
 494 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 495     int32_t v = N->getZExtValue();
 496     return v == 8 || v == 16 || v == 24; }],
 497     rot_imm_XFORM> {
 498   let PrintMethod = "printRotImmOperand";
 499   let ParserMatchClass = RotImmAsmOperand;
 500 }
 501
 502 // shift_imm: An integer that encodes a shift amount and the type of shift
 503 // (asr or lsl). The 6-bit immediate encodes as:
 504 //    {5}     0 ==> lsl
 505 //            1     asr
 506 //    {4-0}   imm5 shift amount.
 507 //            asr #32 encoded as imm5 == 0.
 508 def ShifterImmAsmOperand : AsmOperandClass {
 509   let Name = "ShifterImm";
 510   let ParserMethod = "parseShifterImm";
 511 }
 512 def shift_imm : Operand<i32> {
 513   let PrintMethod = "printShiftImmOperand";
 514   let ParserMatchClass = ShifterImmAsmOperand;
 515 }
 516
 517 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 518 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 519 def so_reg_reg : Operand<i32>,  // reg reg imm
 520                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 521                                 [shl, srl, sra, rotr]> {
 522   let EncoderMethod = "getSORegRegOpValue";
 523   let PrintMethod = "printSORegRegOperand";
 524   let DecoderMethod = "DecodeSORegRegOperand";
 525   let ParserMatchClass = ShiftedRegAsmOperand;
 526   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 527 }
 528
 529 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 530 def so_reg_imm : Operand<i32>, // reg imm
 531                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegImmOpValue";
 534   let PrintMethod = "printSORegImmOperand";
 535   let DecoderMethod = "DecodeSORegImmOperand";
 536   let ParserMatchClass = ShiftedImmAsmOperand;
 537   let MIOperandInfo = (ops GPR, i32imm);
 538 }
 539
 540 // FIXME: Does this need to be distinct from so_reg?
 541 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 542                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 543                                   [shl,srl,sra,rotr]> {
 544   let EncoderMethod = "getSORegRegOpValue";
 545   let PrintMethod = "printSORegRegOperand";
 546   let DecoderMethod = "DecodeSORegRegOperand";
 547   let ParserMatchClass = ShiftedRegAsmOperand;
 548   let MIOperandInfo = (ops GPR, GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegImmOpValue";
 556   let PrintMethod = "printSORegImmOperand";
 557   let DecoderMethod = "DecodeSORegImmOperand";
 558   let ParserMatchClass = ShiftedImmAsmOperand;
 559   let MIOperandInfo = (ops GPR, i32imm);
 560 }
 561
 562
 563 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 564 // 8-bit immediate rotated by an arbitrary number of bits.
 565 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 566 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 567     return ARM_AM::getSOImmVal(Imm) != -1;
 568   }]> {
 569   let EncoderMethod = "getSOImmOpValue";
 570   let ParserMatchClass = SOImmAsmOperand;
 571   let DecoderMethod = "DecodeSOImmOperand";
 572 }
 573
 574 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 575 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 576 // get the first/second pieces.
 577 def so_imm2part : PatLeaf<(imm), [{
 578       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 579 }]>;
 580
 581 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 582 ///
 583 def arm_i32imm : PatLeaf<(imm), [{
 584   if (Subtarget->hasV6T2Ops())
 585     return true;
 586   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 587 }]>;
 588
 589 /// imm0_1 predicate - Immediate in the range [0,1].
 590 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 591 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 592
 593 /// imm0_3 predicate - Immediate in the range [0,3].
 594 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 595 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 596
 597 /// imm0_7 predicate - Immediate in the range [0,7].
 598 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 599 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 600   return Imm >= 0 && Imm < 8;
 601 }]> {
 602   let ParserMatchClass = Imm0_7AsmOperand;
 603 }
 604
 605 /// imm8 predicate - Immediate is exactly 8.
 606 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 607 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 608   let ParserMatchClass = Imm8AsmOperand;
 609 }
 610
 611 /// imm16 predicate - Immediate is exactly 16.
 612 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 613 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 614   let ParserMatchClass = Imm16AsmOperand;
 615 }
 616
 617 /// imm32 predicate - Immediate is exactly 32.
 618 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 619 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 620   let ParserMatchClass = Imm32AsmOperand;
 621 }
 622
 623 /// imm1_7 predicate - Immediate in the range [1,7].
 624 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 625 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 626   let ParserMatchClass = Imm1_7AsmOperand;
 627 }
 628
 629 /// imm1_15 predicate - Immediate in the range [1,15].
 630 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 631 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 632   let ParserMatchClass = Imm1_15AsmOperand;
 633 }
 634
 635 /// imm1_31 predicate - Immediate in the range [1,31].
 636 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 637 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 638   let ParserMatchClass = Imm1_31AsmOperand;
 639 }
 640
 641 /// imm0_15 predicate - Immediate in the range [0,15].
 642 def Imm0_15AsmOperand: ImmAsmOperand {
 643   let Name = "Imm0_15";
 644   let DiagnosticType = "ImmRange0_15";
 645 }
 646 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 647   return Imm >= 0 && Imm < 16;
 648 }]> {
 649   let ParserMatchClass = Imm0_15AsmOperand;
 650 }
 651
 652 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 653 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 654 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 655   return Imm >= 0 && Imm < 32;
 656 }]> {
 657   let ParserMatchClass = Imm0_31AsmOperand;
 658 }
 659
 660 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 661 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 662 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 663   return Imm >= 0 && Imm < 32;
 664 }]> {
 665   let ParserMatchClass = Imm0_32AsmOperand;
 666 }
 667
 668 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 669 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 670 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 671   return Imm >= 0 && Imm < 64;
 672 }]> {
 673   let ParserMatchClass = Imm0_63AsmOperand;
 674 }
 675
 676 /// imm0_255 predicate - Immediate in the range [0,255].
 677 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 678 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 679   let ParserMatchClass = Imm0_255AsmOperand;
 680 }
 681
 682 /// imm0_65535 - An immediate is in the range [0.65535].
 683 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 684 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 685   return Imm >= 0 && Imm < 65536;
 686 }]> {
 687   let ParserMatchClass = Imm0_65535AsmOperand;
 688 }
 689
 690 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 691 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 692   return -Imm >= 0 && -Imm < 65536;
 693 }]>;
 694
 695 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 696 // a relocatable expression.
 697 //
 698 // FIXME: This really needs a Thumb version separate from the ARM version.
 699 // While the range is the same, and can thus use the same match class,
 700 // the encoding is different so it should have a different encoder method.
 701 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 702 def imm0_65535_expr : Operand<i32> {
 703   let EncoderMethod = "getHiLo16ImmOpValue";
 704   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 705 }
 706
 707 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 708 def imm256_65535_expr : Operand<i32> {
 709   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 710 }
 711
 712 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 713 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 714 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 715   return Imm >= 0 && Imm <= 0xffffff;
 716 }]> {
 717   let ParserMatchClass = Imm24bitAsmOperand;
 718 }
 719
 720
 721 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 722 /// e.g., 0xf000ffff
 723 def BitfieldAsmOperand : AsmOperandClass {
 724   let Name = "Bitfield";
 725   let ParserMethod = "parseBitfield";
 726 }
 727
 728 def bf_inv_mask_imm : Operand<i32>,
 729                       PatLeaf<(imm), [{
 730   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 731 }] > {
 732   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 733   let PrintMethod = "printBitfieldInvMaskImmOperand";
 734   let DecoderMethod = "DecodeBitfieldMaskOperand";
 735   let ParserMatchClass = BitfieldAsmOperand;
 736 }
 737
 738 def imm1_32_XFORM: SDNodeXForm<imm, [{
 739   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 740 }]>;
 741 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 742 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 743    uint64_t Imm = N->getZExtValue();
 744    return Imm > 0 && Imm <= 32;
 745  }],
 746     imm1_32_XFORM> {
 747   let PrintMethod = "printImmPlusOneOperand";
 748   let ParserMatchClass = Imm1_32AsmOperand;
 749 }
 750
 751 def imm1_16_XFORM: SDNodeXForm<imm, [{
 752   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 753 }]>;
 754 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 755 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 756     imm1_16_XFORM> {
 757   let PrintMethod = "printImmPlusOneOperand";
 758   let ParserMatchClass = Imm1_16AsmOperand;
 759 }
 760
 761 // Define ARM specific addressing modes.
 762 // addrmode_imm12 := reg +/- imm12
 763 //
 764 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 765 class AddrMode_Imm12 : Operand<i32>,
 766                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 767   // 12-bit immediate operand. Note that instructions using this encode
 768   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 769   // immediate values are as normal.
 770
 771   let EncoderMethod = "getAddrModeImm12OpValue";
 772   let DecoderMethod = "DecodeAddrModeImm12Operand";
 773   let ParserMatchClass = MemImm12OffsetAsmOperand;
 774   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 775 }
 776
 777 def addrmode_imm12 : AddrMode_Imm12 {
 778   let PrintMethod = "printAddrModeImm12Operand<false>";
 779 }
 780
 781 def addrmode_imm12_pre : AddrMode_Imm12 {
 782   let PrintMethod = "printAddrModeImm12Operand<true>";
 783 }
 784
 785 // ldst_so_reg := reg +/- reg shop imm
 786 //
 787 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 788 def ldst_so_reg : Operand<i32>,
 789                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 790   let EncoderMethod = "getLdStSORegOpValue";
 791   // FIXME: Simplify the printer
 792   let PrintMethod = "printAddrMode2Operand";
 793   let DecoderMethod = "DecodeSORegMemOperand";
 794   let ParserMatchClass = MemRegOffsetAsmOperand;
 795   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 796 }
 797
 798 // postidx_imm8 := +/- [0,255]
 799 //
 800 // 9 bit value:
 801 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 802 //  {7-0}     [0,255] imm8 value.
 803 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 804 def postidx_imm8 : Operand<i32> {
 805   let PrintMethod = "printPostIdxImm8Operand";
 806   let ParserMatchClass = PostIdxImm8AsmOperand;
 807   let MIOperandInfo = (ops i32imm);
 808 }
 809
 810 // postidx_imm8s4 := +/- [0,1020]
 811 //
 812 // 9 bit value:
 813 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 814 //  {7-0}     [0,255] imm8 value, scaled by 4.
 815 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 816 def postidx_imm8s4 : Operand<i32> {
 817   let PrintMethod = "printPostIdxImm8s4Operand";
 818   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 819   let MIOperandInfo = (ops i32imm);
 820 }
 821
 822
 823 // postidx_reg := +/- reg
 824 //
 825 def PostIdxRegAsmOperand : AsmOperandClass {
 826   let Name = "PostIdxReg";
 827   let ParserMethod = "parsePostIdxReg";
 828 }
 829 def postidx_reg : Operand<i32> {
 830   let EncoderMethod = "getPostIdxRegOpValue";
 831   let DecoderMethod = "DecodePostIdxReg";
 832   let PrintMethod = "printPostIdxRegOperand";
 833   let ParserMatchClass = PostIdxRegAsmOperand;
 834   let MIOperandInfo = (ops GPRnopc, i32imm);
 835 }
 836
 837
 838 // addrmode2 := reg +/- imm12
 839 //           := reg +/- reg shop imm
 840 //
 841 // FIXME: addrmode2 should be refactored the rest of the way to always
 842 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 843 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 844 def addrmode2 : Operand<i32>,
 845                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 846   let EncoderMethod = "getAddrMode2OpValue";
 847   let PrintMethod = "printAddrMode2Operand";
 848   let ParserMatchClass = AddrMode2AsmOperand;
 849   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 850 }
 851
 852 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 853   let Name = "PostIdxRegShifted";
 854   let ParserMethod = "parsePostIdxReg";
 855 }
 856 def am2offset_reg : Operand<i32>,
 857                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 858                 [], [SDNPWantRoot]> {
 859   let EncoderMethod = "getAddrMode2OffsetOpValue";
 860   let PrintMethod = "printAddrMode2OffsetOperand";
 861   // When using this for assembly, it's always as a post-index offset.
 862   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 863   let MIOperandInfo = (ops GPRnopc, i32imm);
 864 }
 865
 866 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 867 // the GPR is purely vestigal at this point.
 868 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 869 def am2offset_imm : Operand<i32>,
 870                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 871                 [], [SDNPWantRoot]> {
 872   let EncoderMethod = "getAddrMode2OffsetOpValue";
 873   let PrintMethod = "printAddrMode2OffsetOperand";
 874   let ParserMatchClass = AM2OffsetImmAsmOperand;
 875   let MIOperandInfo = (ops GPRnopc, i32imm);
 876 }
 877
 878
 879 // addrmode3 := reg +/- reg
 880 // addrmode3 := reg +/- imm8
 881 //
 882 // FIXME: split into imm vs. reg versions.
 883 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 884 class AddrMode3 : Operand<i32>,
 885                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 886   let EncoderMethod = "getAddrMode3OpValue";
 887   let ParserMatchClass = AddrMode3AsmOperand;
 888   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 889 }
 890
 891 def addrmode3 : AddrMode3
 892 {
 893   let PrintMethod = "printAddrMode3Operand<false>";
 894 }
 895
 896 def addrmode3_pre : AddrMode3
 897 {
 898   let PrintMethod = "printAddrMode3Operand<true>";
 899 }
 900
 901 // FIXME: split into imm vs. reg versions.
 902 // FIXME: parser method to handle +/- register.
 903 def AM3OffsetAsmOperand : AsmOperandClass {
 904   let Name = "AM3Offset";
 905   let ParserMethod = "parseAM3Offset";
 906 }
 907 def am3offset : Operand<i32>,
 908                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 909                                [], [SDNPWantRoot]> {
 910   let EncoderMethod = "getAddrMode3OffsetOpValue";
 911   let PrintMethod = "printAddrMode3OffsetOperand";
 912   let ParserMatchClass = AM3OffsetAsmOperand;
 913   let MIOperandInfo = (ops GPR, i32imm);
 914 }
 915
 916 // ldstm_mode := {ia, ib, da, db}
 917 //
 918 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 919   let EncoderMethod = "getLdStmModeOpValue";
 920   let PrintMethod = "printLdStmModeOperand";
 921 }
 922
 923 // addrmode5 := reg +/- imm8*4
 924 //
 925 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 926 class AddrMode5 : Operand<i32>,
 927                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 928   let EncoderMethod = "getAddrMode5OpValue";
 929   let DecoderMethod = "DecodeAddrMode5Operand";
 930   let ParserMatchClass = AddrMode5AsmOperand;
 931   let MIOperandInfo = (ops GPR:$base, i32imm);
 932 }
 933
 934 def addrmode5 : AddrMode5 {
 935    let PrintMethod = "printAddrMode5Operand<false>";
 936 }
 937
 938 def addrmode5_pre : AddrMode5 {
 939    let PrintMethod = "printAddrMode5Operand<true>";
 940 }
 941
 942 // addrmode6 := reg with optional alignment
 943 //
 944 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 945 def addrmode6 : Operand<i32>,
 946                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 947   let PrintMethod = "printAddrMode6Operand";
 948   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 949   let EncoderMethod = "getAddrMode6AddressOpValue";
 950   let DecoderMethod = "DecodeAddrMode6Operand";
 951   let ParserMatchClass = AddrMode6AsmOperand;
 952 }
 953
 954 def am6offset : Operand<i32>,
 955                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 956                                [], [SDNPWantRoot]> {
 957   let PrintMethod = "printAddrMode6OffsetOperand";
 958   let MIOperandInfo = (ops GPR);
 959   let EncoderMethod = "getAddrMode6OffsetOpValue";
 960   let DecoderMethod = "DecodeGPRRegisterClass";
 961 }
 962
 963 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 964 // (single element from one lane) for size 32.
 965 def addrmode6oneL32 : Operand<i32>,
 966                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 967   let PrintMethod = "printAddrMode6Operand";
 968   let MIOperandInfo = (ops GPR:$addr, i32imm);
 969   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 970 }
 971
 972 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 973 // instructions, specifically VLD4-dup.
 974 def addrmode6dup : Operand<i32>,
 975                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 976   let PrintMethod = "printAddrMode6Operand";
 977   let MIOperandInfo = (ops GPR:$addr, i32imm);
 978   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 979   // FIXME: This is close, but not quite right. The alignment specifier is
 980   // different.
 981   let ParserMatchClass = AddrMode6AsmOperand;
 982 }
 983
 984 // addrmodepc := pc + reg
 985 //
 986 def addrmodepc : Operand<i32>,
 987                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 988   let PrintMethod = "printAddrModePCOperand";
 989   let MIOperandInfo = (ops GPR, i32imm);
 990 }
 991
 992 // addr_offset_none := reg
 993 //
 994 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 995 def addr_offset_none : Operand<i32>,
 996                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 997   let PrintMethod = "printAddrMode7Operand";
 998   let DecoderMethod = "DecodeAddrMode7Operand";
 999   let ParserMatchClass = MemNoOffsetAsmOperand;
1000   let MIOperandInfo = (ops GPR:$base);
1001 }
1002
1003 def nohash_imm : Operand<i32> {
1004   let PrintMethod = "printNoHashImmediate";
1005 }
1006
1007 def CoprocNumAsmOperand : AsmOperandClass {
1008   let Name = "CoprocNum";
1009   let ParserMethod = "parseCoprocNumOperand";
1010 }
1011 def p_imm : Operand<i32> {
1012   let PrintMethod = "printPImmediate";
1013   let ParserMatchClass = CoprocNumAsmOperand;
1014   let DecoderMethod = "DecodeCoprocessor";
1015 }
1016
1017 def CoprocRegAsmOperand : AsmOperandClass {
1018   let Name = "CoprocReg";
1019   let ParserMethod = "parseCoprocRegOperand";
1020 }
1021 def c_imm : Operand<i32> {
1022   let PrintMethod = "printCImmediate";
1023   let ParserMatchClass = CoprocRegAsmOperand;
1024 }
1025 def CoprocOptionAsmOperand : AsmOperandClass {
1026   let Name = "CoprocOption";
1027   let ParserMethod = "parseCoprocOptionOperand";
1028 }
1029 def coproc_option_imm : Operand<i32> {
1030   let PrintMethod = "printCoprocOptionImm";
1031   let ParserMatchClass = CoprocOptionAsmOperand;
1032 }
1033
1034 //===----------------------------------------------------------------------===//
1035
1036 include "ARMInstrFormats.td"
1037
1038 //===----------------------------------------------------------------------===//
1039 // Multiclass helpers...
1040 //
1041
1042 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1043 /// binop that produces a value.
1044 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1045 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1046                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1047                         PatFrag opnode, bit Commutable = 0> {
1048   // The register-immediate version is re-materializable. This is useful
1049   // in particular for taking the address of a local.
1050   let isReMaterializable = 1 in {
1051   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1052                iii, opc, "\t$Rd, $Rn, $imm",
1053                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1054            Sched<[WriteALU, ReadALU]> {
1055     bits<4> Rd;
1056     bits<4> Rn;
1057     bits<12> imm;
1058     let Inst{25} = 1;
1059     let Inst{19-16} = Rn;
1060     let Inst{15-12} = Rd;
1061     let Inst{11-0} = imm;
1062   }
1063   }
1064   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1065                iir, opc, "\t$Rd, $Rn, $Rm",
1066                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1067            Sched<[WriteALU, ReadALU, ReadALU]> {
1068     bits<4> Rd;
1069     bits<4> Rn;
1070     bits<4> Rm;
1071     let Inst{25} = 0;
1072     let isCommutable = Commutable;
1073     let Inst{19-16} = Rn;
1074     let Inst{15-12} = Rd;
1075     let Inst{11-4} = 0b00000000;
1076     let Inst{3-0} = Rm;
1077   }
1078
1079   def rsi : AsI1<opcod, (outs GPR:$Rd),
1080                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1081                iis, opc, "\t$Rd, $Rn, $shift",
1082                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1083             Sched<[WriteALUsi, ReadALU]> {
1084     bits<4> Rd;
1085     bits<4> Rn;
1086     bits<12> shift;
1087     let Inst{25} = 0;
1088     let Inst{19-16} = Rn;
1089     let Inst{15-12} = Rd;
1090     let Inst{11-5} = shift{11-5};
1091     let Inst{4} = 0;
1092     let Inst{3-0} = shift{3-0};
1093   }
1094
1095   def rsr : AsI1<opcod, (outs GPR:$Rd),
1096                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1097                iis, opc, "\t$Rd, $Rn, $shift",
1098                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1099             Sched<[WriteALUsr, ReadALUsr]> {
1100     bits<4> Rd;
1101     bits<4> Rn;
1102     bits<12> shift;
1103     let Inst{25} = 0;
1104     let Inst{19-16} = Rn;
1105     let Inst{15-12} = Rd;
1106     let Inst{11-8} = shift{11-8};
1107     let Inst{7} = 0;
1108     let Inst{6-5} = shift{6-5};
1109     let Inst{4} = 1;
1110     let Inst{3-0} = shift{3-0};
1111   }
1112 }
1113
1114 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1115 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1116 /// it is equivalent to the AsI1_bin_irs counterpart.
1117 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1118 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1119                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1120                         PatFrag opnode, bit Commutable = 0> {
1121   // The register-immediate version is re-materializable. This is useful
1122   // in particular for taking the address of a local.
1123   let isReMaterializable = 1 in {
1124   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1125                iii, opc, "\t$Rd, $Rn, $imm",
1126                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1127            Sched<[WriteALU, ReadALU]> {
1128     bits<4> Rd;
1129     bits<4> Rn;
1130     bits<12> imm;
1131     let Inst{25} = 1;
1132     let Inst{19-16} = Rn;
1133     let Inst{15-12} = Rd;
1134     let Inst{11-0} = imm;
1135   }
1136   }
1137   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1138                iir, opc, "\t$Rd, $Rn, $Rm",
1139                [/* pattern left blank */]>,
1140            Sched<[WriteALU, ReadALU, ReadALU]> {
1141     bits<4> Rd;
1142     bits<4> Rn;
1143     bits<4> Rm;
1144     let Inst{11-4} = 0b00000000;
1145     let Inst{25} = 0;
1146     let Inst{3-0} = Rm;
1147     let Inst{15-12} = Rd;
1148     let Inst{19-16} = Rn;
1149   }
1150
1151   def rsi : AsI1<opcod, (outs GPR:$Rd),
1152                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1153                iis, opc, "\t$Rd, $Rn, $shift",
1154                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1155             Sched<[WriteALUsi, ReadALU]> {
1156     bits<4> Rd;
1157     bits<4> Rn;
1158     bits<12> shift;
1159     let Inst{25} = 0;
1160     let Inst{19-16} = Rn;
1161     let Inst{15-12} = Rd;
1162     let Inst{11-5} = shift{11-5};
1163     let Inst{4} = 0;
1164     let Inst{3-0} = shift{3-0};
1165   }
1166
1167   def rsr : AsI1<opcod, (outs GPR:$Rd),
1168                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1169                iis, opc, "\t$Rd, $Rn, $shift",
1170                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1171             Sched<[WriteALUsr, ReadALUsr]> {
1172     bits<4> Rd;
1173     bits<4> Rn;
1174     bits<12> shift;
1175     let Inst{25} = 0;
1176     let Inst{19-16} = Rn;
1177     let Inst{15-12} = Rd;
1178     let Inst{11-8} = shift{11-8};
1179     let Inst{7} = 0;
1180     let Inst{6-5} = shift{6-5};
1181     let Inst{4} = 1;
1182     let Inst{3-0} = shift{3-0};
1183   }
1184 }
1185
1186 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1187 ///
1188 /// These opcodes will be converted to the real non-S opcodes by
1189 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1190 let hasPostISelHook = 1, Defs = [CPSR] in {
1191 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1192                           InstrItinClass iis, PatFrag opnode,
1193                           bit Commutable = 0> {
1194   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1195                          4, iii,
1196                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1197                          Sched<[WriteALU, ReadALU]>;
1198
1199   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1200                          4, iir,
1201                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1202                          Sched<[WriteALU, ReadALU, ReadALU]> {
1203     let isCommutable = Commutable;
1204   }
1205   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1206                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1207                           4, iis,
1208                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1209                                                 so_reg_imm:$shift))]>,
1210                           Sched<[WriteALUsi, ReadALU]>;
1211
1212   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1213                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1214                           4, iis,
1215                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1216                                                 so_reg_reg:$shift))]>,
1217                           Sched<[WriteALUSsr, ReadALUsr]>;
1218 }
1219 }
1220
1221 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1222 /// operands are reversed.
1223 let hasPostISelHook = 1, Defs = [CPSR] in {
1224 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1225                           InstrItinClass iis, PatFrag opnode,
1226                           bit Commutable = 0> {
1227   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1228                          4, iii,
1229                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1230            Sched<[WriteALU, ReadALU]>;
1231
1232   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1233                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1234                           4, iis,
1235                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1236                                              GPR:$Rn))]>,
1237             Sched<[WriteALUsi, ReadALU]>;
1238
1239   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1240                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1241                           4, iis,
1242                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1243                                              GPR:$Rn))]>,
1244             Sched<[WriteALUSsr, ReadALUsr]>;
1245 }
1246 }
1247
1248 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1249 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1250 /// a explicit result, only implicitly set CPSR.
1251 let isCompare = 1, Defs = [CPSR] in {
1252 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1253                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1254                        PatFrag opnode, bit Commutable = 0> {
1255   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1256                opc, "\t$Rn, $imm",
1257                [(opnode GPR:$Rn, so_imm:$imm)]>,
1258            Sched<[WriteCMP, ReadALU]> {
1259     bits<4> Rn;
1260     bits<12> imm;
1261     let Inst{25} = 1;
1262     let Inst{20} = 1;
1263     let Inst{19-16} = Rn;
1264     let Inst{15-12} = 0b0000;
1265     let Inst{11-0} = imm;
1266
1267     let Unpredictable{15-12} = 0b1111;
1268   }
1269   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1270                opc, "\t$Rn, $Rm",
1271                [(opnode GPR:$Rn, GPR:$Rm)]>,
1272            Sched<[WriteCMP, ReadALU, ReadALU]> {
1273     bits<4> Rn;
1274     bits<4> Rm;
1275     let isCommutable = Commutable;
1276     let Inst{25} = 0;
1277     let Inst{20} = 1;
1278     let Inst{19-16} = Rn;
1279     let Inst{15-12} = 0b0000;
1280     let Inst{11-4} = 0b00000000;
1281     let Inst{3-0} = Rm;
1282
1283     let Unpredictable{15-12} = 0b1111;
1284   }
1285   def rsi : AI1<opcod, (outs),
1286                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1287                opc, "\t$Rn, $shift",
1288                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1289             Sched<[WriteCMPsi, ReadALU]> {
1290     bits<4> Rn;
1291     bits<12> shift;
1292     let Inst{25} = 0;
1293     let Inst{20} = 1;
1294     let Inst{19-16} = Rn;
1295     let Inst{15-12} = 0b0000;
1296     let Inst{11-5} = shift{11-5};
1297     let Inst{4} = 0;
1298     let Inst{3-0} = shift{3-0};
1299
1300     let Unpredictable{15-12} = 0b1111;
1301   }
1302   def rsr : AI1<opcod, (outs),
1303                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1304                opc, "\t$Rn, $shift",
1305                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1306             Sched<[WriteCMPsr, ReadALU]> {
1307     bits<4> Rn;
1308     bits<12> shift;
1309     let Inst{25} = 0;
1310     let Inst{20} = 1;
1311     let Inst{19-16} = Rn;
1312     let Inst{15-12} = 0b0000;
1313     let Inst{11-8} = shift{11-8};
1314     let Inst{7} = 0;
1315     let Inst{6-5} = shift{6-5};
1316     let Inst{4} = 1;
1317     let Inst{3-0} = shift{3-0};
1318
1319     let Unpredictable{15-12} = 0b1111;
1320   }
1321
1322 }
1323 }
1324
1325 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1326 /// register and one whose operand is a register rotated by 8/16/24.
1327 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1328 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1329   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1330           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1331           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1332        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1333   bits<4> Rd;
1334   bits<4> Rm;
1335   bits<2> rot;
1336   let Inst{19-16} = 0b1111;
1337   let Inst{15-12} = Rd;
1338   let Inst{11-10} = rot;
1339   let Inst{3-0}   = Rm;
1340 }
1341
1342 class AI_ext_rrot_np<bits<8> opcod, string opc>
1343   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1344           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1345        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1346   bits<2> rot;
1347   let Inst{19-16} = 0b1111;
1348   let Inst{11-10} = rot;
1349  }
1350
1351 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1352 /// register and one whose operand is a register rotated by 8/16/24.
1353 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1354   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1355           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1356           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1357                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1358         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1359   bits<4> Rd;
1360   bits<4> Rm;
1361   bits<4> Rn;
1362   bits<2> rot;
1363   let Inst{19-16} = Rn;
1364   let Inst{15-12} = Rd;
1365   let Inst{11-10} = rot;
1366   let Inst{9-4}   = 0b000111;
1367   let Inst{3-0}   = Rm;
1368 }
1369
1370 class AI_exta_rrot_np<bits<8> opcod, string opc>
1371   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1372           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1373        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1374   bits<4> Rn;
1375   bits<2> rot;
1376   let Inst{19-16} = Rn;
1377   let Inst{11-10} = rot;
1378 }
1379
1380 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1381 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1382 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1383                              bit Commutable = 0> {
1384   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1385   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1386                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1387                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1388                Requires<[IsARM]>,
1389            Sched<[WriteALU, ReadALU]> {
1390     bits<4> Rd;
1391     bits<4> Rn;
1392     bits<12> imm;
1393     let Inst{25} = 1;
1394     let Inst{15-12} = Rd;
1395     let Inst{19-16} = Rn;
1396     let Inst{11-0} = imm;
1397   }
1398   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1399                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1400                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1401                Requires<[IsARM]>,
1402            Sched<[WriteALU, ReadALU, ReadALU]> {
1403     bits<4> Rd;
1404     bits<4> Rn;
1405     bits<4> Rm;
1406     let Inst{11-4} = 0b00000000;
1407     let Inst{25} = 0;
1408     let isCommutable = Commutable;
1409     let Inst{3-0} = Rm;
1410     let Inst{15-12} = Rd;
1411     let Inst{19-16} = Rn;
1412   }
1413   def rsi : AsI1<opcod, (outs GPR:$Rd),
1414                 (ins GPR:$Rn, so_reg_imm:$shift),
1415                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1416               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1417                Requires<[IsARM]>,
1418             Sched<[WriteALUsi, ReadALU]> {
1419     bits<4> Rd;
1420     bits<4> Rn;
1421     bits<12> shift;
1422     let Inst{25} = 0;
1423     let Inst{19-16} = Rn;
1424     let Inst{15-12} = Rd;
1425     let Inst{11-5} = shift{11-5};
1426     let Inst{4} = 0;
1427     let Inst{3-0} = shift{3-0};
1428   }
1429   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1430                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1431                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1432               [(set GPRnopc:$Rd, CPSR,
1433                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1434                Requires<[IsARM]>,
1435             Sched<[WriteALUsr, ReadALUsr]> {
1436     bits<4> Rd;
1437     bits<4> Rn;
1438     bits<12> shift;
1439     let Inst{25} = 0;
1440     let Inst{19-16} = Rn;
1441     let Inst{15-12} = Rd;
1442     let Inst{11-8} = shift{11-8};
1443     let Inst{7} = 0;
1444     let Inst{6-5} = shift{6-5};
1445     let Inst{4} = 1;
1446     let Inst{3-0} = shift{3-0};
1447   }
1448   }
1449 }
1450
1451 /// AI1_rsc_irs - Define instructions and patterns for rsc
1452 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1453 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1454   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1455   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1456                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1457                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1458                Requires<[IsARM]>,
1459            Sched<[WriteALU, ReadALU]> {
1460     bits<4> Rd;
1461     bits<4> Rn;
1462     bits<12> imm;
1463     let Inst{25} = 1;
1464     let Inst{15-12} = Rd;
1465     let Inst{19-16} = Rn;
1466     let Inst{11-0} = imm;
1467   }
1468   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1469                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1470                [/* pattern left blank */]>,
1471            Sched<[WriteALU, ReadALU, ReadALU]> {
1472     bits<4> Rd;
1473     bits<4> Rn;
1474     bits<4> Rm;
1475     let Inst{11-4} = 0b00000000;
1476     let Inst{25} = 0;
1477     let Inst{3-0} = Rm;
1478     let Inst{15-12} = Rd;
1479     let Inst{19-16} = Rn;
1480   }
1481   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1482                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1483               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1484                Requires<[IsARM]>,
1485             Sched<[WriteALUsi, ReadALU]> {
1486     bits<4> Rd;
1487     bits<4> Rn;
1488     bits<12> shift;
1489     let Inst{25} = 0;
1490     let Inst{19-16} = Rn;
1491     let Inst{15-12} = Rd;
1492     let Inst{11-5} = shift{11-5};
1493     let Inst{4} = 0;
1494     let Inst{3-0} = shift{3-0};
1495   }
1496   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1497                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1498               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1499                Requires<[IsARM]>,
1500             Sched<[WriteALUsr, ReadALUsr]> {
1501     bits<4> Rd;
1502     bits<4> Rn;
1503     bits<12> shift;
1504     let Inst{25} = 0;
1505     let Inst{19-16} = Rn;
1506     let Inst{15-12} = Rd;
1507     let Inst{11-8} = shift{11-8};
1508     let Inst{7} = 0;
1509     let Inst{6-5} = shift{6-5};
1510     let Inst{4} = 1;
1511     let Inst{3-0} = shift{3-0};
1512   }
1513   }
1514 }
1515
1516 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1517 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1518            InstrItinClass iir, PatFrag opnode> {
1519   // Note: We use the complex addrmode_imm12 rather than just an input
1520   // GPR and a constrained immediate so that we can use this to match
1521   // frame index references and avoid matching constant pool references.
1522   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1523                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1524                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1525     bits<4>  Rt;
1526     bits<17> addr;
1527     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1528     let Inst{19-16} = addr{16-13};  // Rn
1529     let Inst{15-12} = Rt;
1530     let Inst{11-0}  = addr{11-0};   // imm12
1531   }
1532   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1533                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1534                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1535     bits<4>  Rt;
1536     bits<17> shift;
1537     let shift{4}    = 0;            // Inst{4} = 0
1538     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1539     let Inst{19-16} = shift{16-13}; // Rn
1540     let Inst{15-12} = Rt;
1541     let Inst{11-0}  = shift{11-0};
1542   }
1543 }
1544 }
1545
1546 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1547 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1548            InstrItinClass iir, PatFrag opnode> {
1549   // Note: We use the complex addrmode_imm12 rather than just an input
1550   // GPR and a constrained immediate so that we can use this to match
1551   // frame index references and avoid matching constant pool references.
1552   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1553                    (ins addrmode_imm12:$addr),
1554                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1555                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1556     bits<4>  Rt;
1557     bits<17> addr;
1558     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1559     let Inst{19-16} = addr{16-13};  // Rn
1560     let Inst{15-12} = Rt;
1561     let Inst{11-0}  = addr{11-0};   // imm12
1562   }
1563   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1564                    (ins ldst_so_reg:$shift),
1565                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1566                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1567     bits<4>  Rt;
1568     bits<17> shift;
1569     let shift{4}    = 0;            // Inst{4} = 0
1570     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1571     let Inst{19-16} = shift{16-13}; // Rn
1572     let Inst{15-12} = Rt;
1573     let Inst{11-0}  = shift{11-0};
1574   }
1575 }
1576 }
1577
1578
1579 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1580            InstrItinClass iir, PatFrag opnode> {
1581   // Note: We use the complex addrmode_imm12 rather than just an input
1582   // GPR and a constrained immediate so that we can use this to match
1583   // frame index references and avoid matching constant pool references.
1584   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1585                    (ins GPR:$Rt, addrmode_imm12:$addr),
1586                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1587                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1588     bits<4> Rt;
1589     bits<17> addr;
1590     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1591     let Inst{19-16} = addr{16-13};  // Rn
1592     let Inst{15-12} = Rt;
1593     let Inst{11-0}  = addr{11-0};   // imm12
1594   }
1595   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1596                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1597                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1598     bits<4> Rt;
1599     bits<17> shift;
1600     let shift{4}    = 0;            // Inst{4} = 0
1601     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1602     let Inst{19-16} = shift{16-13}; // Rn
1603     let Inst{15-12} = Rt;
1604     let Inst{11-0}  = shift{11-0};
1605   }
1606 }
1607
1608 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1609            InstrItinClass iir, PatFrag opnode> {
1610   // Note: We use the complex addrmode_imm12 rather than just an input
1611   // GPR and a constrained immediate so that we can use this to match
1612   // frame index references and avoid matching constant pool references.
1613   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1614                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1615                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1616                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1617     bits<4> Rt;
1618     bits<17> addr;
1619     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1620     let Inst{19-16} = addr{16-13};  // Rn
1621     let Inst{15-12} = Rt;
1622     let Inst{11-0}  = addr{11-0};   // imm12
1623   }
1624   def rs : AI2ldst<0b011, 0, isByte, (outs),
1625                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1626                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1627                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1628     bits<4> Rt;
1629     bits<17> shift;
1630     let shift{4}    = 0;            // Inst{4} = 0
1631     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1632     let Inst{19-16} = shift{16-13}; // Rn
1633     let Inst{15-12} = Rt;
1634     let Inst{11-0}  = shift{11-0};
1635   }
1636 }
1637
1638
1639 //===----------------------------------------------------------------------===//
1640 // Instructions
1641 //===----------------------------------------------------------------------===//
1642
1643 //===----------------------------------------------------------------------===//
1644 //  Miscellaneous Instructions.
1645 //
1646
1647 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1648 /// the function.  The first operand is the ID# for this instruction, the second
1649 /// is the index into the MachineConstantPool that this is, the third is the
1650 /// size in bytes of this constant pool entry.
1651 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1652 def CONSTPOOL_ENTRY :
1653 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1654                     i32imm:$size), NoItinerary, []>;
1655
1656 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1657 // from removing one half of the matched pairs. That breaks PEI, which assumes
1658 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1659 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1660 def ADJCALLSTACKUP :
1661 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1662            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1663
1664 def ADJCALLSTACKDOWN :
1665 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1666            [(ARMcallseq_start timm:$amt)]>;
1667 }
1668
1669 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1670               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1671   bits<8> imm;
1672   let Inst{27-8} = 0b00110010000011110000;
1673   let Inst{7-0} = imm;
1674 }
1675
1676 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1677 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1678 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1679 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1680 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1681 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1682
1683 def : Pat<(int_arm_sevl), (HINT 5)>;
1684
1685 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1686              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1687   bits<4> Rd;
1688   bits<4> Rn;
1689   bits<4> Rm;
1690   let Inst{3-0} = Rm;
1691   let Inst{15-12} = Rd;
1692   let Inst{19-16} = Rn;
1693   let Inst{27-20} = 0b01101000;
1694   let Inst{7-4} = 0b1011;
1695   let Inst{11-8} = 0b1111;
1696   let Unpredictable{11-8} = 0b1111;
1697 }
1698
1699 // The 16-bit operand $val can be used by a debugger to store more information
1700 // about the breakpoint.
1701 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1702                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1703   bits<16> val;
1704   let Inst{3-0} = val{3-0};
1705   let Inst{19-8} = val{15-4};
1706   let Inst{27-20} = 0b00010010;
1707   let Inst{31-28} = 0xe; // AL
1708   let Inst{7-4} = 0b0111;
1709 }
1710
1711 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1712                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1713   bits<16> val;
1714   let Inst{3-0} = val{3-0};
1715   let Inst{19-8} = val{15-4};
1716   let Inst{27-20} = 0b00010000;
1717   let Inst{31-28} = 0xe; // AL
1718   let Inst{7-4} = 0b0111;
1719 }
1720
1721 // Change Processor State
1722 // FIXME: We should use InstAlias to handle the optional operands.
1723 class CPS<dag iops, string asm_ops>
1724   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1725         []>, Requires<[IsARM]> {
1726   bits<2> imod;
1727   bits<3> iflags;
1728   bits<5> mode;
1729   bit M;
1730
1731   let Inst{31-28} = 0b1111;
1732   let Inst{27-20} = 0b00010000;
1733   let Inst{19-18} = imod;
1734   let Inst{17}    = M; // Enabled if mode is set;
1735   let Inst{16-9}  = 0b00000000;
1736   let Inst{8-6}   = iflags;
1737   let Inst{5}     = 0;
1738   let Inst{4-0}   = mode;
1739 }
1740
1741 let DecoderMethod = "DecodeCPSInstruction" in {
1742 let M = 1 in
1743   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1744                   "$imod\t$iflags, $mode">;
1745 let mode = 0, M = 0 in
1746   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1747
1748 let imod = 0, iflags = 0, M = 1 in
1749   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1750 }
1751
1752 // Preload signals the memory system of possible future data/instruction access.
1753 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1754
1755   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1756                 !strconcat(opc, "\t$addr"),
1757                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1758                 Sched<[WritePreLd]> {
1759     bits<4> Rt;
1760     bits<17> addr;
1761     let Inst{31-26} = 0b111101;
1762     let Inst{25} = 0; // 0 for immediate form
1763     let Inst{24} = data;
1764     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1765     let Inst{22} = read;
1766     let Inst{21-20} = 0b01;
1767     let Inst{19-16} = addr{16-13};  // Rn
1768     let Inst{15-12} = 0b1111;
1769     let Inst{11-0}  = addr{11-0};   // imm12
1770   }
1771
1772   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1773                !strconcat(opc, "\t$shift"),
1774                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1775                Sched<[WritePreLd]> {
1776     bits<17> shift;
1777     let Inst{31-26} = 0b111101;
1778     let Inst{25} = 1; // 1 for register form
1779     let Inst{24} = data;
1780     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1781     let Inst{22} = read;
1782     let Inst{21-20} = 0b01;
1783     let Inst{19-16} = shift{16-13}; // Rn
1784     let Inst{15-12} = 0b1111;
1785     let Inst{11-0}  = shift{11-0};
1786     let Inst{4} = 0;
1787   }
1788 }
1789
1790 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1791 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1792 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1793
1794 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1795                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1796   bits<1> end;
1797   let Inst{31-10} = 0b1111000100000001000000;
1798   let Inst{9} = end;
1799   let Inst{8-0} = 0;
1800 }
1801
1802 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1803              []>, Requires<[IsARM, HasV7]> {
1804   bits<4> opt;
1805   let Inst{27-4} = 0b001100100000111100001111;
1806   let Inst{3-0} = opt;
1807 }
1808
1809 /*
1810  * A5.4 Permanently UNDEFINED instructions.
1811  *
1812  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1813  * Other UDF encodings generate SIGILL.
1814  *
1815  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1816  * Encoding A1:
1817  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1818  * Encoding T1:
1819  *  1101 1110 iiii iiii
1820  * It uses the following encoding:
1821  *  1110 0111 1111 1110 1101 1110 1111 0000
1822  *  - In ARM: UDF #60896;
1823  *  - In Thumb: UDF #254 followed by a branch-to-self.
1824  */
1825 let isBarrier = 1, isTerminator = 1 in
1826 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1827                "trap", [(trap)]>,
1828            Requires<[IsARM,UseNaClTrap]> {
1829   let Inst = 0xe7fedef0;
1830 }
1831 let isBarrier = 1, isTerminator = 1 in
1832 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1833                "trap", [(trap)]>,
1834            Requires<[IsARM,DontUseNaClTrap]> {
1835   let Inst = 0xe7ffdefe;
1836 }
1837
1838 // Address computation and loads and stores in PIC mode.
1839 let isNotDuplicable = 1 in {
1840 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1841                             4, IIC_iALUr,
1842                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1843                             Sched<[WriteALU, ReadALU]>;
1844
1845 let AddedComplexity = 10 in {
1846 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1847                             4, IIC_iLoad_r,
1848                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1849
1850 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1851                             4, IIC_iLoad_bh_r,
1852                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1853
1854 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1855                             4, IIC_iLoad_bh_r,
1856                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1857
1858 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1859                             4, IIC_iLoad_bh_r,
1860                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1861
1862 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1863                             4, IIC_iLoad_bh_r,
1864                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1865 }
1866 let AddedComplexity = 10 in {
1867 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1868       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1869
1870 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1871       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1872                                                    addrmodepc:$addr)]>;
1873
1874 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1875       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1876 }
1877 } // isNotDuplicable = 1
1878
1879
1880 // LEApcrel - Load a pc-relative address into a register without offending the
1881 // assembler.
1882 let neverHasSideEffects = 1, isReMaterializable = 1 in
1883 // The 'adr' mnemonic encodes differently if the label is before or after
1884 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1885 // know until then which form of the instruction will be used.
1886 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1887                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1888                  Sched<[WriteALU, ReadALU]> {
1889   bits<4> Rd;
1890   bits<14> label;
1891   let Inst{27-25} = 0b001;
1892   let Inst{24} = 0;
1893   let Inst{23-22} = label{13-12};
1894   let Inst{21} = 0;
1895   let Inst{20} = 0;
1896   let Inst{19-16} = 0b1111;
1897   let Inst{15-12} = Rd;
1898   let Inst{11-0} = label{11-0};
1899 }
1900
1901 let hasSideEffects = 1 in {
1902 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1903                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1904
1905 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1906                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1907                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1908 }
1909
1910 //===----------------------------------------------------------------------===//
1911 //  Control Flow Instructions.
1912 //
1913
1914 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1915   // ARMV4T and above
1916   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1917                   "bx", "\tlr", [(ARMretflag)]>,
1918                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1919     let Inst{27-0}  = 0b0001001011111111111100011110;
1920   }
1921
1922   // ARMV4 only
1923   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1924                   "mov", "\tpc, lr", [(ARMretflag)]>,
1925                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1926     let Inst{27-0} = 0b0001101000001111000000001110;
1927   }
1928 }
1929
1930 // Indirect branches
1931 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1932   // ARMV4T and above
1933   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1934                   [(brind GPR:$dst)]>,
1935               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1936     bits<4> dst;
1937     let Inst{31-4} = 0b1110000100101111111111110001;
1938     let Inst{3-0}  = dst;
1939   }
1940
1941   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1942                   "bx", "\t$dst", [/* pattern left blank */]>,
1943               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1944     bits<4> dst;
1945     let Inst{27-4} = 0b000100101111111111110001;
1946     let Inst{3-0}  = dst;
1947   }
1948 }
1949
1950 // SP is marked as a use to prevent stack-pointer assignments that appear
1951 // immediately before calls from potentially appearing dead.
1952 let isCall = 1,
1953   // FIXME:  Do we really need a non-predicated version? If so, it should
1954   // at least be a pseudo instruction expanding to the predicated version
1955   // at MC lowering time.
1956   Defs = [LR], Uses = [SP] in {
1957   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1958                 IIC_Br, "bl\t$func",
1959                 [(ARMcall tglobaladdr:$func)]>,
1960             Requires<[IsARM]>, Sched<[WriteBrL]> {
1961     let Inst{31-28} = 0b1110;
1962     bits<24> func;
1963     let Inst{23-0} = func;
1964     let DecoderMethod = "DecodeBranchImmInstruction";
1965   }
1966
1967   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1968                    IIC_Br, "bl", "\t$func",
1969                    [(ARMcall_pred tglobaladdr:$func)]>,
1970                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1971     bits<24> func;
1972     let Inst{23-0} = func;
1973     let DecoderMethod = "DecodeBranchImmInstruction";
1974   }
1975
1976   // ARMv5T and above
1977   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1978                 IIC_Br, "blx\t$func",
1979                 [(ARMcall GPR:$func)]>,
1980             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1981     bits<4> func;
1982     let Inst{31-4} = 0b1110000100101111111111110011;
1983     let Inst{3-0}  = func;
1984   }
1985
1986   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1987                     IIC_Br, "blx", "\t$func",
1988                     [(ARMcall_pred GPR:$func)]>,
1989                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1990     bits<4> func;
1991     let Inst{27-4} = 0b000100101111111111110011;
1992     let Inst{3-0}  = func;
1993   }
1994
1995   // ARMv4T
1996   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1997   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1998                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1999                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2000
2001   // ARMv4
2002   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2003                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2004                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2005
2006   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2007   // return stack predictor.
2008   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2009                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2010                       Requires<[IsARM]>, Sched<[WriteBr]>;
2011 }
2012
2013 let isBranch = 1, isTerminator = 1 in {
2014   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2015   // a two-value operand where a dag node expects two operands. :(
2016   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2017                IIC_Br, "b", "\t$target",
2018                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2019                Sched<[WriteBr]>  {
2020     bits<24> target;
2021     let Inst{23-0} = target;
2022     let DecoderMethod = "DecodeBranchImmInstruction";
2023   }
2024
2025   let isBarrier = 1 in {
2026     // B is "predicable" since it's just a Bcc with an 'always' condition.
2027     let isPredicable = 1 in
2028     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2029     // should be sufficient.
2030     // FIXME: Is B really a Barrier? That doesn't seem right.
2031     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2032                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2033                 Sched<[WriteBr]>;
2034
2035     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2036     def BR_JTr : ARMPseudoInst<(outs),
2037                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2038                       0, IIC_Br,
2039                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2040                       Sched<[WriteBr]>;
2041     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2042     // into i12 and rs suffixed versions.
2043     def BR_JTm : ARMPseudoInst<(outs),
2044                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2045                      0, IIC_Br,
2046                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2047                        imm:$id)]>, Sched<[WriteBrTbl]>;
2048     def BR_JTadd : ARMPseudoInst<(outs),
2049                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2050                    0, IIC_Br,
2051                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2052                      imm:$id)]>, Sched<[WriteBrTbl]>;
2053     } // isNotDuplicable = 1, isIndirectBranch = 1
2054   } // isBarrier = 1
2055
2056 }
2057
2058 // BLX (immediate)
2059 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2060                "blx\t$target", []>,
2061            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2062   let Inst{31-25} = 0b1111101;
2063   bits<25> target;
2064   let Inst{23-0} = target{24-1};
2065   let Inst{24} = target{0};
2066 }
2067
2068 // Branch and Exchange Jazelle
2069 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2070               [/* pattern left blank */]>, Sched<[WriteBr]> {
2071   bits<4> func;
2072   let Inst{23-20} = 0b0010;
2073   let Inst{19-8} = 0xfff;
2074   let Inst{7-4} = 0b0010;
2075   let Inst{3-0} = func;
2076 }
2077
2078 // Tail calls.
2079
2080 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2081   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2082                    Sched<[WriteBr]>;
2083
2084   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2085                    Sched<[WriteBr]>;
2086
2087   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2088                                  4, IIC_Br, [],
2089                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2090                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2091
2092   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2093                                  4, IIC_Br, [],
2094                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2095                                  Requires<[IsARM]>;
2096 }
2097
2098 // Secure Monitor Call is a system instruction.
2099 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2100               []>, Requires<[IsARM, HasTrustZone]> {
2101   bits<4> opt;
2102   let Inst{23-4} = 0b01100000000000000111;
2103   let Inst{3-0} = opt;
2104 }
2105
2106 // Supervisor Call (Software Interrupt)
2107 let isCall = 1, Uses = [SP] in {
2108 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2109           Sched<[WriteBr]> {
2110   bits<24> svc;
2111   let Inst{23-0} = svc;
2112 }
2113 }
2114
2115 // Store Return State
2116 class SRSI<bit wb, string asm>
2117   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2118        NoItinerary, asm, "", []> {
2119   bits<5> mode;
2120   let Inst{31-28} = 0b1111;
2121   let Inst{27-25} = 0b100;
2122   let Inst{22} = 1;
2123   let Inst{21} = wb;
2124   let Inst{20} = 0;
2125   let Inst{19-16} = 0b1101;  // SP
2126   let Inst{15-5} = 0b00000101000;
2127   let Inst{4-0} = mode;
2128 }
2129
2130 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2131   let Inst{24-23} = 0;
2132 }
2133 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2134   let Inst{24-23} = 0;
2135 }
2136 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2137   let Inst{24-23} = 0b10;
2138 }
2139 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2140   let Inst{24-23} = 0b10;
2141 }
2142 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2143   let Inst{24-23} = 0b01;
2144 }
2145 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2146   let Inst{24-23} = 0b01;
2147 }
2148 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2149   let Inst{24-23} = 0b11;
2150 }
2151 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2152   let Inst{24-23} = 0b11;
2153 }
2154
2155 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2156 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2157
2158 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2159 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2160
2161 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2162 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2163
2164 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2165 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2166
2167 // Return From Exception
2168 class RFEI<bit wb, string asm>
2169   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2170        NoItinerary, asm, "", []> {
2171   bits<4> Rn;
2172   let Inst{31-28} = 0b1111;
2173   let Inst{27-25} = 0b100;
2174   let Inst{22} = 0;
2175   let Inst{21} = wb;
2176   let Inst{20} = 1;
2177   let Inst{19-16} = Rn;
2178   let Inst{15-0} = 0xa00;
2179 }
2180
2181 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2182   let Inst{24-23} = 0;
2183 }
2184 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2185   let Inst{24-23} = 0;
2186 }
2187 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2188   let Inst{24-23} = 0b10;
2189 }
2190 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2191   let Inst{24-23} = 0b10;
2192 }
2193 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2194   let Inst{24-23} = 0b01;
2195 }
2196 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2197   let Inst{24-23} = 0b01;
2198 }
2199 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2200   let Inst{24-23} = 0b11;
2201 }
2202 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2203   let Inst{24-23} = 0b11;
2204 }
2205
2206 //===----------------------------------------------------------------------===//
2207 //  Load / Store Instructions.
2208 //
2209
2210 // Load
2211
2212
2213 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2214                     UnOpFrag<(load node:$Src)>>;
2215 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2216                     UnOpFrag<(zextloadi8 node:$Src)>>;
2217 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2218                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2219 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2220                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2221
2222 // Special LDR for loads from non-pc-relative constpools.
2223 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2224     isReMaterializable = 1, isCodeGenOnly = 1 in
2225 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2226                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2227                  []> {
2228   bits<4> Rt;
2229   bits<17> addr;
2230   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2231   let Inst{19-16} = 0b1111;
2232   let Inst{15-12} = Rt;
2233   let Inst{11-0}  = addr{11-0};   // imm12
2234 }
2235
2236 // Loads with zero extension
2237 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2238                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2239                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2240
2241 // Loads with sign extension
2242 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2243                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2244                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2245
2246 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2247                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2248                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2249
2250 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2251 // Load doubleword
2252 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2253                  (ins addrmode3:$addr), LdMiscFrm,
2254                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2255                  []>, Requires<[IsARM, HasV5TE]>;
2256 }
2257
2258 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2259                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2260 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2261                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2262 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2263                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2264
2265 // Indexed loads
2266 multiclass AI2_ldridx<bit isByte, string opc,
2267                       InstrItinClass iii, InstrItinClass iir> {
2268   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2269                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2270                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2271     bits<17> addr;
2272     let Inst{25} = 0;
2273     let Inst{23} = addr{12};
2274     let Inst{19-16} = addr{16-13};
2275     let Inst{11-0} = addr{11-0};
2276     let DecoderMethod = "DecodeLDRPreImm";
2277   }
2278
2279   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2280                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2281                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2282     bits<17> addr;
2283     let Inst{25} = 1;
2284     let Inst{23} = addr{12};
2285     let Inst{19-16} = addr{16-13};
2286     let Inst{11-0} = addr{11-0};
2287     let Inst{4} = 0;
2288     let DecoderMethod = "DecodeLDRPreReg";
2289   }
2290
2291   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2292                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2293                        IndexModePost, LdFrm, iir,
2294                        opc, "\t$Rt, $addr, $offset",
2295                        "$addr.base = $Rn_wb", []> {
2296      // {12}     isAdd
2297      // {11-0}   imm12/Rm
2298      bits<14> offset;
2299      bits<4> addr;
2300      let Inst{25} = 1;
2301      let Inst{23} = offset{12};
2302      let Inst{19-16} = addr;
2303      let Inst{11-0} = offset{11-0};
2304      let Inst{4} = 0;
2305
2306     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2307    }
2308
2309    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2310                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2311                       IndexModePost, LdFrm, iii,
2312                       opc, "\t$Rt, $addr, $offset",
2313                       "$addr.base = $Rn_wb", []> {
2314     // {12}     isAdd
2315     // {11-0}   imm12/Rm
2316     bits<14> offset;
2317     bits<4> addr;
2318     let Inst{25} = 0;
2319     let Inst{23} = offset{12};
2320     let Inst{19-16} = addr;
2321     let Inst{11-0} = offset{11-0};
2322
2323     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2324   }
2325
2326 }
2327
2328 let mayLoad = 1, neverHasSideEffects = 1 in {
2329 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2330 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2331 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2332 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2333 }
2334
2335 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2336   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2337                         (ins addrmode3_pre:$addr), IndexModePre,
2338                         LdMiscFrm, itin,
2339                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2340     bits<14> addr;
2341     let Inst{23}    = addr{8};      // U bit
2342     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2343     let Inst{19-16} = addr{12-9};   // Rn
2344     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2345     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2346     let DecoderMethod = "DecodeAddrMode3Instruction";
2347   }
2348   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2349                         (ins addr_offset_none:$addr, am3offset:$offset),
2350                         IndexModePost, LdMiscFrm, itin,
2351                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2352                         []> {
2353     bits<10> offset;
2354     bits<4> addr;
2355     let Inst{23}    = offset{8};      // U bit
2356     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2357     let Inst{19-16} = addr;
2358     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2359     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2360     let DecoderMethod = "DecodeAddrMode3Instruction";
2361   }
2362 }
2363
2364 let mayLoad = 1, neverHasSideEffects = 1 in {
2365 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2366 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2367 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2368 let hasExtraDefRegAllocReq = 1 in {
2369 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2370                           (ins addrmode3_pre:$addr), IndexModePre,
2371                           LdMiscFrm, IIC_iLoad_d_ru,
2372                           "ldrd", "\t$Rt, $Rt2, $addr!",
2373                           "$addr.base = $Rn_wb", []> {
2374   bits<14> addr;
2375   let Inst{23}    = addr{8};      // U bit
2376   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2377   let Inst{19-16} = addr{12-9};   // Rn
2378   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2379   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2380   let DecoderMethod = "DecodeAddrMode3Instruction";
2381 }
2382 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2383                           (ins addr_offset_none:$addr, am3offset:$offset),
2384                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2385                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2386                           "$addr.base = $Rn_wb", []> {
2387   bits<10> offset;
2388   bits<4> addr;
2389   let Inst{23}    = offset{8};      // U bit
2390   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2391   let Inst{19-16} = addr;
2392   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2393   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2394   let DecoderMethod = "DecodeAddrMode3Instruction";
2395 }
2396 } // hasExtraDefRegAllocReq = 1
2397 } // mayLoad = 1, neverHasSideEffects = 1
2398
2399 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2400 let mayLoad = 1, neverHasSideEffects = 1 in {
2401 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2402                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2403                     IndexModePost, LdFrm, IIC_iLoad_ru,
2404                     "ldrt", "\t$Rt, $addr, $offset",
2405                     "$addr.base = $Rn_wb", []> {
2406   // {12}     isAdd
2407   // {11-0}   imm12/Rm
2408   bits<14> offset;
2409   bits<4> addr;
2410   let Inst{25} = 1;
2411   let Inst{23} = offset{12};
2412   let Inst{21} = 1; // overwrite
2413   let Inst{19-16} = addr;
2414   let Inst{11-5} = offset{11-5};
2415   let Inst{4} = 0;
2416   let Inst{3-0} = offset{3-0};
2417   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2418 }
2419
2420 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2421                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2422                    IndexModePost, LdFrm, IIC_iLoad_ru,
2423                    "ldrt", "\t$Rt, $addr, $offset",
2424                    "$addr.base = $Rn_wb", []> {
2425   // {12}     isAdd
2426   // {11-0}   imm12/Rm
2427   bits<14> offset;
2428   bits<4> addr;
2429   let Inst{25} = 0;
2430   let Inst{23} = offset{12};
2431   let Inst{21} = 1; // overwrite
2432   let Inst{19-16} = addr;
2433   let Inst{11-0} = offset{11-0};
2434   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2435 }
2436
2437 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2438                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2439                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2440                      "ldrbt", "\t$Rt, $addr, $offset",
2441                      "$addr.base = $Rn_wb", []> {
2442   // {12}     isAdd
2443   // {11-0}   imm12/Rm
2444   bits<14> offset;
2445   bits<4> addr;
2446   let Inst{25} = 1;
2447   let Inst{23} = offset{12};
2448   let Inst{21} = 1; // overwrite
2449   let Inst{19-16} = addr;
2450   let Inst{11-5} = offset{11-5};
2451   let Inst{4} = 0;
2452   let Inst{3-0} = offset{3-0};
2453   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2454 }
2455
2456 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2457                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2458                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2459                     "ldrbt", "\t$Rt, $addr, $offset",
2460                     "$addr.base = $Rn_wb", []> {
2461   // {12}     isAdd
2462   // {11-0}   imm12/Rm
2463   bits<14> offset;
2464   bits<4> addr;
2465   let Inst{25} = 0;
2466   let Inst{23} = offset{12};
2467   let Inst{21} = 1; // overwrite
2468   let Inst{19-16} = addr;
2469   let Inst{11-0} = offset{11-0};
2470   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2471 }
2472
2473 multiclass AI3ldrT<bits<4> op, string opc> {
2474   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2475                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2476                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2477                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2478     bits<9> offset;
2479     let Inst{23} = offset{8};
2480     let Inst{22} = 1;
2481     let Inst{11-8} = offset{7-4};
2482     let Inst{3-0} = offset{3-0};
2483   }
2484   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2485                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2486                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2487                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2488     bits<5> Rm;
2489     let Inst{23} = Rm{4};
2490     let Inst{22} = 0;
2491     let Inst{11-8} = 0;
2492     let Unpredictable{11-8} = 0b1111;
2493     let Inst{3-0} = Rm{3-0};
2494     let DecoderMethod = "DecodeLDR";
2495   }
2496 }
2497
2498 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2499 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2500 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2501 }
2502
2503 // Store
2504
2505 // Stores with truncate
2506 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2507                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2508                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2509
2510 // Store doubleword
2511 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2512 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2513                StMiscFrm, IIC_iStore_d_r,
2514                "strd", "\t$Rt, $src2, $addr", []>,
2515            Requires<[IsARM, HasV5TE]> {
2516   let Inst{21} = 0;
2517 }
2518
2519 // Indexed stores
2520 multiclass AI2_stridx<bit isByte, string opc,
2521                       InstrItinClass iii, InstrItinClass iir> {
2522   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2523                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2524                             StFrm, iii,
2525                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2526     bits<17> addr;
2527     let Inst{25} = 0;
2528     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2529     let Inst{19-16} = addr{16-13};  // Rn
2530     let Inst{11-0}  = addr{11-0};   // imm12
2531     let DecoderMethod = "DecodeSTRPreImm";
2532   }
2533
2534   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2535                       (ins GPR:$Rt, ldst_so_reg:$addr),
2536                       IndexModePre, StFrm, iir,
2537                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2538     bits<17> addr;
2539     let Inst{25} = 1;
2540     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2541     let Inst{19-16} = addr{16-13}; // Rn
2542     let Inst{11-0}  = addr{11-0};
2543     let Inst{4}     = 0;           // Inst{4} = 0
2544     let DecoderMethod = "DecodeSTRPreReg";
2545   }
2546   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2547                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2548                 IndexModePost, StFrm, iir,
2549                 opc, "\t$Rt, $addr, $offset",
2550                 "$addr.base = $Rn_wb", []> {
2551      // {12}     isAdd
2552      // {11-0}   imm12/Rm
2553      bits<14> offset;
2554      bits<4> addr;
2555      let Inst{25} = 1;
2556      let Inst{23} = offset{12};
2557      let Inst{19-16} = addr;
2558      let Inst{11-0} = offset{11-0};
2559      let Inst{4} = 0;
2560
2561     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2562    }
2563
2564    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2565                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2566                 IndexModePost, StFrm, iii,
2567                 opc, "\t$Rt, $addr, $offset",
2568                 "$addr.base = $Rn_wb", []> {
2569     // {12}     isAdd
2570     // {11-0}   imm12/Rm
2571     bits<14> offset;
2572     bits<4> addr;
2573     let Inst{25} = 0;
2574     let Inst{23} = offset{12};
2575     let Inst{19-16} = addr;
2576     let Inst{11-0} = offset{11-0};
2577
2578     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2579   }
2580 }
2581
2582 let mayStore = 1, neverHasSideEffects = 1 in {
2583 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2584 // IIC_iStore_siu depending on whether it the offset register is shifted.
2585 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2586 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2587 }
2588
2589 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2590                          am2offset_reg:$offset),
2591              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2592                            am2offset_reg:$offset)>;
2593 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2594                          am2offset_imm:$offset),
2595              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2596                            am2offset_imm:$offset)>;
2597 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2598                              am2offset_reg:$offset),
2599              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2600                             am2offset_reg:$offset)>;
2601 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2602                              am2offset_imm:$offset),
2603              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2604                             am2offset_imm:$offset)>;
2605
2606 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2607 // put the patterns on the instruction definitions directly as ISel wants
2608 // the address base and offset to be separate operands, not a single
2609 // complex operand like we represent the instructions themselves. The
2610 // pseudos map between the two.
2611 let usesCustomInserter = 1,
2612     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2613 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2614                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2615                4, IIC_iStore_ru,
2616             [(set GPR:$Rn_wb,
2617                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2618 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2619                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2620                4, IIC_iStore_ru,
2621             [(set GPR:$Rn_wb,
2622                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2623 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2624                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2625                4, IIC_iStore_ru,
2626             [(set GPR:$Rn_wb,
2627                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2628 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2629                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2630                4, IIC_iStore_ru,
2631             [(set GPR:$Rn_wb,
2632                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2633 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2634                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2635                4, IIC_iStore_ru,
2636             [(set GPR:$Rn_wb,
2637                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2638 }
2639
2640
2641
2642 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2643                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2644                            StMiscFrm, IIC_iStore_bh_ru,
2645                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2646   bits<14> addr;
2647   let Inst{23}    = addr{8};      // U bit
2648   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2649   let Inst{19-16} = addr{12-9};   // Rn
2650   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2651   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2652   let DecoderMethod = "DecodeAddrMode3Instruction";
2653 }
2654
2655 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2656                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2657                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2658                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2659                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2660                                                       addr_offset_none:$addr,
2661                                                       am3offset:$offset))]> {
2662   bits<10> offset;
2663   bits<4> addr;
2664   let Inst{23}    = offset{8};      // U bit
2665   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2666   let Inst{19-16} = addr;
2667   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2668   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2669   let DecoderMethod = "DecodeAddrMode3Instruction";
2670 }
2671
2672 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2673 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2674                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2675                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2676                           "strd", "\t$Rt, $Rt2, $addr!",
2677                           "$addr.base = $Rn_wb", []> {
2678   bits<14> addr;
2679   let Inst{23}    = addr{8};      // U bit
2680   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2681   let Inst{19-16} = addr{12-9};   // Rn
2682   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2683   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2684   let DecoderMethod = "DecodeAddrMode3Instruction";
2685 }
2686
2687 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2688                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2689                                am3offset:$offset),
2690                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2691                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2692                           "$addr.base = $Rn_wb", []> {
2693   bits<10> offset;
2694   bits<4> addr;
2695   let Inst{23}    = offset{8};      // U bit
2696   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2697   let Inst{19-16} = addr;
2698   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2699   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2700   let DecoderMethod = "DecodeAddrMode3Instruction";
2701 }
2702 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2703
2704 // STRT, STRBT, and STRHT
2705
2706 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2707                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2708                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2709                    "strbt", "\t$Rt, $addr, $offset",
2710                    "$addr.base = $Rn_wb", []> {
2711   // {12}     isAdd
2712   // {11-0}   imm12/Rm
2713   bits<14> offset;
2714   bits<4> addr;
2715   let Inst{25} = 1;
2716   let Inst{23} = offset{12};
2717   let Inst{21} = 1; // overwrite
2718   let Inst{19-16} = addr;
2719   let Inst{11-5} = offset{11-5};
2720   let Inst{4} = 0;
2721   let Inst{3-0} = offset{3-0};
2722   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2723 }
2724
2725 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2726                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2727                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2728                    "strbt", "\t$Rt, $addr, $offset",
2729                    "$addr.base = $Rn_wb", []> {
2730   // {12}     isAdd
2731   // {11-0}   imm12/Rm
2732   bits<14> offset;
2733   bits<4> addr;
2734   let Inst{25} = 0;
2735   let Inst{23} = offset{12};
2736   let Inst{21} = 1; // overwrite
2737   let Inst{19-16} = addr;
2738   let Inst{11-0} = offset{11-0};
2739   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2740 }
2741
2742 let mayStore = 1, neverHasSideEffects = 1 in {
2743 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2744                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2745                    IndexModePost, StFrm, IIC_iStore_ru,
2746                    "strt", "\t$Rt, $addr, $offset",
2747                    "$addr.base = $Rn_wb", []> {
2748   // {12}     isAdd
2749   // {11-0}   imm12/Rm
2750   bits<14> offset;
2751   bits<4> addr;
2752   let Inst{25} = 1;
2753   let Inst{23} = offset{12};
2754   let Inst{21} = 1; // overwrite
2755   let Inst{19-16} = addr;
2756   let Inst{11-5} = offset{11-5};
2757   let Inst{4} = 0;
2758   let Inst{3-0} = offset{3-0};
2759   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2760 }
2761
2762 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2763                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2764                    IndexModePost, StFrm, IIC_iStore_ru,
2765                    "strt", "\t$Rt, $addr, $offset",
2766                    "$addr.base = $Rn_wb", []> {
2767   // {12}     isAdd
2768   // {11-0}   imm12/Rm
2769   bits<14> offset;
2770   bits<4> addr;
2771   let Inst{25} = 0;
2772   let Inst{23} = offset{12};
2773   let Inst{21} = 1; // overwrite
2774   let Inst{19-16} = addr;
2775   let Inst{11-0} = offset{11-0};
2776   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2777 }
2778 }
2779
2780
2781 multiclass AI3strT<bits<4> op, string opc> {
2782   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2783                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2784                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2785                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2786     bits<9> offset;
2787     let Inst{23} = offset{8};
2788     let Inst{22} = 1;
2789     let Inst{11-8} = offset{7-4};
2790     let Inst{3-0} = offset{3-0};
2791   }
2792   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2793                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2794                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2795                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2796     bits<5> Rm;
2797     let Inst{23} = Rm{4};
2798     let Inst{22} = 0;
2799     let Inst{11-8} = 0;
2800     let Inst{3-0} = Rm{3-0};
2801   }
2802 }
2803
2804
2805 defm STRHT : AI3strT<0b1011, "strht">;
2806
2807 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2808                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2809 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2810                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2811 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2812                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2813
2814 //===----------------------------------------------------------------------===//
2815 //  Load / store multiple Instructions.
2816 //
2817
2818 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2819                          InstrItinClass itin, InstrItinClass itin_upd> {
2820   // IA is the default, so no need for an explicit suffix on the
2821   // mnemonic here. Without it is the canonical spelling.
2822   def IA :
2823     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2824          IndexModeNone, f, itin,
2825          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2826     let Inst{24-23} = 0b01;       // Increment After
2827     let Inst{22}    = P_bit;
2828     let Inst{21}    = 0;          // No writeback
2829     let Inst{20}    = L_bit;
2830   }
2831   def IA_UPD :
2832     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2833          IndexModeUpd, f, itin_upd,
2834          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2835     let Inst{24-23} = 0b01;       // Increment After
2836     let Inst{22}    = P_bit;
2837     let Inst{21}    = 1;          // Writeback
2838     let Inst{20}    = L_bit;
2839
2840     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2841   }
2842   def DA :
2843     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2844          IndexModeNone, f, itin,
2845          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2846     let Inst{24-23} = 0b00;       // Decrement After
2847     let Inst{22}    = P_bit;
2848     let Inst{21}    = 0;          // No writeback
2849     let Inst{20}    = L_bit;
2850   }
2851   def DA_UPD :
2852     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2853          IndexModeUpd, f, itin_upd,
2854          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2855     let Inst{24-23} = 0b00;       // Decrement After
2856     let Inst{22}    = P_bit;
2857     let Inst{21}    = 1;          // Writeback
2858     let Inst{20}    = L_bit;
2859
2860     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2861   }
2862   def DB :
2863     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2864          IndexModeNone, f, itin,
2865          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2866     let Inst{24-23} = 0b10;       // Decrement Before
2867     let Inst{22}    = P_bit;
2868     let Inst{21}    = 0;          // No writeback
2869     let Inst{20}    = L_bit;
2870   }
2871   def DB_UPD :
2872     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2873          IndexModeUpd, f, itin_upd,
2874          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2875     let Inst{24-23} = 0b10;       // Decrement Before
2876     let Inst{22}    = P_bit;
2877     let Inst{21}    = 1;          // Writeback
2878     let Inst{20}    = L_bit;
2879
2880     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2881   }
2882   def IB :
2883     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2884          IndexModeNone, f, itin,
2885          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2886     let Inst{24-23} = 0b11;       // Increment Before
2887     let Inst{22}    = P_bit;
2888     let Inst{21}    = 0;          // No writeback
2889     let Inst{20}    = L_bit;
2890   }
2891   def IB_UPD :
2892     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2893          IndexModeUpd, f, itin_upd,
2894          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2895     let Inst{24-23} = 0b11;       // Increment Before
2896     let Inst{22}    = P_bit;
2897     let Inst{21}    = 1;          // Writeback
2898     let Inst{20}    = L_bit;
2899
2900     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2901   }
2902 }
2903
2904 let neverHasSideEffects = 1 in {
2905
2906 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2907 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2908                          IIC_iLoad_mu>;
2909
2910 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2911 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2912                          IIC_iStore_mu>;
2913
2914 } // neverHasSideEffects
2915
2916 // FIXME: remove when we have a way to marking a MI with these properties.
2917 // FIXME: Should pc be an implicit operand like PICADD, etc?
2918 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2919     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2920 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2921                                                  reglist:$regs, variable_ops),
2922                      4, IIC_iLoad_mBr, [],
2923                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2924       RegConstraint<"$Rn = $wb">;
2925
2926 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2927 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2928                                IIC_iLoad_mu>;
2929
2930 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2931 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2932                                IIC_iStore_mu>;
2933
2934
2935
2936 //===----------------------------------------------------------------------===//
2937 //  Move Instructions.
2938 //
2939
2940 let neverHasSideEffects = 1 in
2941 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2942                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2943   bits<4> Rd;
2944   bits<4> Rm;
2945
2946   let Inst{19-16} = 0b0000;
2947   let Inst{11-4} = 0b00000000;
2948   let Inst{25} = 0;
2949   let Inst{3-0} = Rm;
2950   let Inst{15-12} = Rd;
2951 }
2952
2953 // A version for the smaller set of tail call registers.
2954 let neverHasSideEffects = 1 in
2955 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2956                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2957   bits<4> Rd;
2958   bits<4> Rm;
2959
2960   let Inst{11-4} = 0b00000000;
2961   let Inst{25} = 0;
2962   let Inst{3-0} = Rm;
2963   let Inst{15-12} = Rd;
2964 }
2965
2966 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2967                 DPSoRegRegFrm, IIC_iMOVsr,
2968                 "mov", "\t$Rd, $src",
2969                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2970                 Sched<[WriteALU]> {
2971   bits<4> Rd;
2972   bits<12> src;
2973   let Inst{15-12} = Rd;
2974   let Inst{19-16} = 0b0000;
2975   let Inst{11-8} = src{11-8};
2976   let Inst{7} = 0;
2977   let Inst{6-5} = src{6-5};
2978   let Inst{4} = 1;
2979   let Inst{3-0} = src{3-0};
2980   let Inst{25} = 0;
2981 }
2982
2983 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2984                 DPSoRegImmFrm, IIC_iMOVsr,
2985                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2986                 UnaryDP, Sched<[WriteALU]> {
2987   bits<4> Rd;
2988   bits<12> src;
2989   let Inst{15-12} = Rd;
2990   let Inst{19-16} = 0b0000;
2991   let Inst{11-5} = src{11-5};
2992   let Inst{4} = 0;
2993   let Inst{3-0} = src{3-0};
2994   let Inst{25} = 0;
2995 }
2996
2997 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2998 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2999                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3000                 Sched<[WriteALU]> {
3001   bits<4> Rd;
3002   bits<12> imm;
3003   let Inst{25} = 1;
3004   let Inst{15-12} = Rd;
3005   let Inst{19-16} = 0b0000;
3006   let Inst{11-0} = imm;
3007 }
3008
3009 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3010 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3011                  DPFrm, IIC_iMOVi,
3012                  "movw", "\t$Rd, $imm",
3013                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3014                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3015   bits<4> Rd;
3016   bits<16> imm;
3017   let Inst{15-12} = Rd;
3018   let Inst{11-0}  = imm{11-0};
3019   let Inst{19-16} = imm{15-12};
3020   let Inst{20} = 0;
3021   let Inst{25} = 1;
3022   let DecoderMethod = "DecodeArmMOVTWInstruction";
3023 }
3024
3025 def : InstAlias<"mov${p} $Rd, $imm",
3026                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3027         Requires<[IsARM]>;
3028
3029 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3030                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3031                       Sched<[WriteALU]>;
3032
3033 let Constraints = "$src = $Rd" in {
3034 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3035                   (ins GPR:$src, imm0_65535_expr:$imm),
3036                   DPFrm, IIC_iMOVi,
3037                   "movt", "\t$Rd, $imm",
3038                   [(set GPRnopc:$Rd,
3039                         (or (and GPR:$src, 0xffff),
3040                             lo16AllZero:$imm))]>, UnaryDP,
3041                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3042   bits<4> Rd;
3043   bits<16> imm;
3044   let Inst{15-12} = Rd;
3045   let Inst{11-0}  = imm{11-0};
3046   let Inst{19-16} = imm{15-12};
3047   let Inst{20} = 0;
3048   let Inst{25} = 1;
3049   let DecoderMethod = "DecodeArmMOVTWInstruction";
3050 }
3051
3052 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3053                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3054                       Sched<[WriteALU]>;
3055
3056 } // Constraints
3057
3058 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3059       Requires<[IsARM, HasV6T2]>;
3060
3061 let Uses = [CPSR] in
3062 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3063                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3064                     Requires<[IsARM]>, Sched<[WriteALU]>;
3065
3066 // These aren't really mov instructions, but we have to define them this way
3067 // due to flag operands.
3068
3069 let Defs = [CPSR] in {
3070 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3071                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3072                       Sched<[WriteALU]>, Requires<[IsARM]>;
3073 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3074                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3075                       Sched<[WriteALU]>, Requires<[IsARM]>;
3076 }
3077
3078 //===----------------------------------------------------------------------===//
3079 //  Extend Instructions.
3080 //
3081
3082 // Sign extenders
3083
3084 def SXTB  : AI_ext_rrot<0b01101010,
3085                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3086 def SXTH  : AI_ext_rrot<0b01101011,
3087                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3088
3089 def SXTAB : AI_exta_rrot<0b01101010,
3090                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3091 def SXTAH : AI_exta_rrot<0b01101011,
3092                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3093
3094 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3095
3096 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3097
3098 // Zero extenders
3099
3100 let AddedComplexity = 16 in {
3101 def UXTB   : AI_ext_rrot<0b01101110,
3102                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3103 def UXTH   : AI_ext_rrot<0b01101111,
3104                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3105 def UXTB16 : AI_ext_rrot<0b01101100,
3106                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3107
3108 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3109 //        The transformation should probably be done as a combiner action
3110 //        instead so we can include a check for masking back in the upper
3111 //        eight bits of the source into the lower eight bits of the result.
3112 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3113 //               (UXTB16r_rot GPR:$Src, 3)>;
3114 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3115                (UXTB16 GPR:$Src, 1)>;
3116
3117 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3118                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3119 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3120                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3121 }
3122
3123 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3124 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3125
3126
3127 def SBFX  : I<(outs GPRnopc:$Rd),
3128               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3129                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3130                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3131                Requires<[IsARM, HasV6T2]> {
3132   bits<4> Rd;
3133   bits<4> Rn;
3134   bits<5> lsb;
3135   bits<5> width;
3136   let Inst{27-21} = 0b0111101;
3137   let Inst{6-4}   = 0b101;
3138   let Inst{20-16} = width;
3139   let Inst{15-12} = Rd;
3140   let Inst{11-7}  = lsb;
3141   let Inst{3-0}   = Rn;
3142 }
3143
3144 def UBFX  : I<(outs GPR:$Rd),
3145               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3146                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3147                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3148                Requires<[IsARM, HasV6T2]> {
3149   bits<4> Rd;
3150   bits<4> Rn;
3151   bits<5> lsb;
3152   bits<5> width;
3153   let Inst{27-21} = 0b0111111;
3154   let Inst{6-4}   = 0b101;
3155   let Inst{20-16} = width;
3156   let Inst{15-12} = Rd;
3157   let Inst{11-7}  = lsb;
3158   let Inst{3-0}   = Rn;
3159 }
3160
3161 //===----------------------------------------------------------------------===//
3162 //  Arithmetic Instructions.
3163 //
3164
3165 defm ADD  : AsI1_bin_irs<0b0100, "add",
3166                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3167                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3168 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3169                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3170                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3171
3172 // ADD and SUB with 's' bit set.
3173 //
3174 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3175 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3176 // AdjustInstrPostInstrSelection where we determine whether or not to
3177 // set the "s" bit based on CPSR liveness.
3178 //
3179 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3180 // support for an optional CPSR definition that corresponds to the DAG
3181 // node's second value. We can then eliminate the implicit def of CPSR.
3182 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3183                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3184 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3185                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3186
3187 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3188               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3189 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3190               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3191
3192 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3193                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3194                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3195
3196 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3197 // CPSR and the implicit def of CPSR is not needed.
3198 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3199                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3200
3201 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3202                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3203
3204 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3205 // The assume-no-carry-in form uses the negation of the input since add/sub
3206 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3207 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3208 // details.
3209 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3210              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3211 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3212              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3213
3214 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3215              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3216              Requires<[IsARM, HasV6T2]>;
3217 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3218              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3219              Requires<[IsARM, HasV6T2]>;
3220
3221 // The with-carry-in form matches bitwise not instead of the negation.
3222 // Effectively, the inverse interpretation of the carry flag already accounts
3223 // for part of the negation.
3224 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3225              (SBCri   GPR:$src, so_imm_not:$imm)>;
3226 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3227              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3228
3229 // Note: These are implemented in C++ code, because they have to generate
3230 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3231 // cannot produce.
3232 // (mul X, 2^n+1) -> (add (X << n), X)
3233 // (mul X, 2^n-1) -> (rsb X, (X << n))
3234
3235 // ARM Arithmetic Instruction
3236 // GPR:$dst = GPR:$a op GPR:$b
3237 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3238           list<dag> pattern = [],
3239           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3240           string asm = "\t$Rd, $Rn, $Rm">
3241   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3242     Sched<[WriteALU, ReadALU, ReadALU]> {
3243   bits<4> Rn;
3244   bits<4> Rd;
3245   bits<4> Rm;
3246   let Inst{27-20} = op27_20;
3247   let Inst{11-4} = op11_4;
3248   let Inst{19-16} = Rn;
3249   let Inst{15-12} = Rd;
3250   let Inst{3-0}   = Rm;
3251
3252   let Unpredictable{11-8} = 0b1111;
3253 }
3254
3255 // Saturating add/subtract
3256
3257 let DecoderMethod = "DecodeQADDInstruction" in
3258 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3259                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3260                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3261
3262 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3263                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3264                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3265 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3266                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3267                   "\t$Rd, $Rm, $Rn">;
3268 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3269                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3270                   "\t$Rd, $Rm, $Rn">;
3271
3272 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3273 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3274 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3275 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3276 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3277 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3278 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3279 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3280 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3281 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3282 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3283 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3284
3285 // Signed/Unsigned add/subtract
3286
3287 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3288 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3289 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3290 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3291 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3292 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3293 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3294 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3295 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3296 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3297 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3298 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3299
3300 // Signed/Unsigned halving add/subtract
3301
3302 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3303 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3304 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3305 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3306 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3307 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3308 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3309 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3310 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3311 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3312 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3313 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3314
3315 // Unsigned Sum of Absolute Differences [and Accumulate].
3316
3317 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3318                 MulFrm /* for convenience */, NoItinerary, "usad8",
3319                 "\t$Rd, $Rn, $Rm", []>,
3320              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3321   bits<4> Rd;
3322   bits<4> Rn;
3323   bits<4> Rm;
3324   let Inst{27-20} = 0b01111000;
3325   let Inst{15-12} = 0b1111;
3326   let Inst{7-4} = 0b0001;
3327   let Inst{19-16} = Rd;
3328   let Inst{11-8} = Rm;
3329   let Inst{3-0} = Rn;
3330 }
3331 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3332                 MulFrm /* for convenience */, NoItinerary, "usada8",
3333                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3334              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3335   bits<4> Rd;
3336   bits<4> Rn;
3337   bits<4> Rm;
3338   bits<4> Ra;
3339   let Inst{27-20} = 0b01111000;
3340   let Inst{7-4} = 0b0001;
3341   let Inst{19-16} = Rd;
3342   let Inst{15-12} = Ra;
3343   let Inst{11-8} = Rm;
3344   let Inst{3-0} = Rn;
3345 }
3346
3347 // Signed/Unsigned saturate
3348
3349 def SSAT : AI<(outs GPRnopc:$Rd),
3350               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3351               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3352   bits<4> Rd;
3353   bits<5> sat_imm;
3354   bits<4> Rn;
3355   bits<8> sh;
3356   let Inst{27-21} = 0b0110101;
3357   let Inst{5-4} = 0b01;
3358   let Inst{20-16} = sat_imm;
3359   let Inst{15-12} = Rd;
3360   let Inst{11-7} = sh{4-0};
3361   let Inst{6} = sh{5};
3362   let Inst{3-0} = Rn;
3363 }
3364
3365 def SSAT16 : AI<(outs GPRnopc:$Rd),
3366                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3367                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3368   bits<4> Rd;
3369   bits<4> sat_imm;
3370   bits<4> Rn;
3371   let Inst{27-20} = 0b01101010;
3372   let Inst{11-4} = 0b11110011;
3373   let Inst{15-12} = Rd;
3374   let Inst{19-16} = sat_imm;
3375   let Inst{3-0} = Rn;
3376 }
3377
3378 def USAT : AI<(outs GPRnopc:$Rd),
3379               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3380               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3381   bits<4> Rd;
3382   bits<5> sat_imm;
3383   bits<4> Rn;
3384   bits<8> sh;
3385   let Inst{27-21} = 0b0110111;
3386   let Inst{5-4} = 0b01;
3387   let Inst{15-12} = Rd;
3388   let Inst{11-7} = sh{4-0};
3389   let Inst{6} = sh{5};
3390   let Inst{20-16} = sat_imm;
3391   let Inst{3-0} = Rn;
3392 }
3393
3394 def USAT16 : AI<(outs GPRnopc:$Rd),
3395                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3396                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3397   bits<4> Rd;
3398   bits<4> sat_imm;
3399   bits<4> Rn;
3400   let Inst{27-20} = 0b01101110;
3401   let Inst{11-4} = 0b11110011;
3402   let Inst{15-12} = Rd;
3403   let Inst{19-16} = sat_imm;
3404   let Inst{3-0} = Rn;
3405 }
3406
3407 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3408                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3409 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3410                (USAT imm:$pos, GPRnopc:$a, 0)>;
3411
3412 //===----------------------------------------------------------------------===//
3413 //  Bitwise Instructions.
3414 //
3415
3416 defm AND   : AsI1_bin_irs<0b0000, "and",
3417                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3418                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3419 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3420                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3421                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3422 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3423                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3424                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3425 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3426                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3427                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3428
3429 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3430 // like in the actual instruction encoding. The complexity of mapping the mask
3431 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3432 // instruction description.
3433 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3434                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3435                "bfc", "\t$Rd, $imm", "$src = $Rd",
3436                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3437                Requires<[IsARM, HasV6T2]> {
3438   bits<4> Rd;
3439   bits<10> imm;
3440   let Inst{27-21} = 0b0111110;
3441   let Inst{6-0}   = 0b0011111;
3442   let Inst{15-12} = Rd;
3443   let Inst{11-7}  = imm{4-0}; // lsb
3444   let Inst{20-16} = imm{9-5}; // msb
3445 }
3446
3447 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3448 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3449           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3450           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3451           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3452                            bf_inv_mask_imm:$imm))]>,
3453           Requires<[IsARM, HasV6T2]> {
3454   bits<4> Rd;
3455   bits<4> Rn;
3456   bits<10> imm;
3457   let Inst{27-21} = 0b0111110;
3458   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3459   let Inst{15-12} = Rd;
3460   let Inst{11-7}  = imm{4-0}; // lsb
3461   let Inst{20-16} = imm{9-5}; // width
3462   let Inst{3-0}   = Rn;
3463 }
3464
3465 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3466                   "mvn", "\t$Rd, $Rm",
3467                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3468   bits<4> Rd;
3469   bits<4> Rm;
3470   let Inst{25} = 0;
3471   let Inst{19-16} = 0b0000;
3472   let Inst{11-4} = 0b00000000;
3473   let Inst{15-12} = Rd;
3474   let Inst{3-0} = Rm;
3475 }
3476 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3477                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3478                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3479                   Sched<[WriteALU]> {
3480   bits<4> Rd;
3481   bits<12> shift;
3482   let Inst{25} = 0;
3483   let Inst{19-16} = 0b0000;
3484   let Inst{15-12} = Rd;
3485   let Inst{11-5} = shift{11-5};
3486   let Inst{4} = 0;
3487   let Inst{3-0} = shift{3-0};
3488 }
3489 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3490                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3491                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3492                   Sched<[WriteALU]> {
3493   bits<4> Rd;
3494   bits<12> shift;
3495   let Inst{25} = 0;
3496   let Inst{19-16} = 0b0000;
3497   let Inst{15-12} = Rd;
3498   let Inst{11-8} = shift{11-8};
3499   let Inst{7} = 0;
3500   let Inst{6-5} = shift{6-5};
3501   let Inst{4} = 1;
3502   let Inst{3-0} = shift{3-0};
3503 }
3504 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3505 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3506                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3507                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3508   bits<4> Rd;
3509   bits<12> imm;
3510   let Inst{25} = 1;
3511   let Inst{19-16} = 0b0000;
3512   let Inst{15-12} = Rd;
3513   let Inst{11-0} = imm;
3514 }
3515
3516 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3517              (BICri GPR:$src, so_imm_not:$imm)>;
3518
3519 //===----------------------------------------------------------------------===//
3520 //  Multiply Instructions.
3521 //
3522 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3523              string opc, string asm, list<dag> pattern>
3524   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3525   bits<4> Rd;
3526   bits<4> Rm;
3527   bits<4> Rn;
3528   let Inst{19-16} = Rd;
3529   let Inst{11-8}  = Rm;
3530   let Inst{3-0}   = Rn;
3531 }
3532 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3533              string opc, string asm, list<dag> pattern>
3534   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3535   bits<4> RdLo;
3536   bits<4> RdHi;
3537   bits<4> Rm;
3538   bits<4> Rn;
3539   let Inst{19-16} = RdHi;
3540   let Inst{15-12} = RdLo;
3541   let Inst{11-8}  = Rm;
3542   let Inst{3-0}   = Rn;
3543 }
3544 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3545              string opc, string asm, list<dag> pattern>
3546   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3547   bits<4> RdLo;
3548   bits<4> RdHi;
3549   bits<4> Rm;
3550   bits<4> Rn;
3551   let Inst{19-16} = RdHi;
3552   let Inst{15-12} = RdLo;
3553   let Inst{11-8}  = Rm;
3554   let Inst{3-0}   = Rn;
3555 }
3556
3557 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3558 //        property. Remove them when it's possible to add those properties
3559 //        on an individual MachineInstr, not just an instruction description.
3560 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3561 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3562                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3563                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3564                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3565                   Requires<[IsARM, HasV6]> {
3566   let Inst{15-12} = 0b0000;
3567   let Unpredictable{15-12} = 0b1111;
3568 }
3569
3570 let Constraints = "@earlyclobber $Rd" in
3571 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3572                                                     pred:$p, cc_out:$s),
3573                            4, IIC_iMUL32,
3574                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3575                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3576                Requires<[IsARM, NoV6, UseMulOps]>;
3577 }
3578
3579 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3580                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3581                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3582                    Requires<[IsARM, HasV6, UseMulOps]> {
3583   bits<4> Ra;
3584   let Inst{15-12} = Ra;
3585 }
3586
3587 let Constraints = "@earlyclobber $Rd" in
3588 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3589                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3590                            4, IIC_iMAC32,
3591                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3592                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3593                         Requires<[IsARM, NoV6]>;
3594
3595 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3596                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3597                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3598                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3599   bits<4> Rd;
3600   bits<4> Rm;
3601   bits<4> Rn;
3602   bits<4> Ra;
3603   let Inst{19-16} = Rd;
3604   let Inst{15-12} = Ra;
3605   let Inst{11-8}  = Rm;
3606   let Inst{3-0}   = Rn;
3607 }
3608
3609 // Extra precision multiplies with low / high results
3610 let neverHasSideEffects = 1 in {
3611 let isCommutable = 1 in {
3612 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3613                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3614                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3615                     Requires<[IsARM, HasV6]>;
3616
3617 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3618                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3619                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3620                     Requires<[IsARM, HasV6]>;
3621
3622 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3623 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3624                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3625                             4, IIC_iMUL64, [],
3626           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3627                            Requires<[IsARM, NoV6]>;
3628
3629 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3630                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3631                             4, IIC_iMUL64, [],
3632           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3633                            Requires<[IsARM, NoV6]>;
3634 }
3635 }
3636
3637 // Multiply + accumulate
3638 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3639                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3640                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3641          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3642 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3643                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3644                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3645          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3646
3647 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3648                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3649                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3650                     Requires<[IsARM, HasV6]> {
3651   bits<4> RdLo;
3652   bits<4> RdHi;
3653   bits<4> Rm;
3654   bits<4> Rn;
3655   let Inst{19-16} = RdHi;
3656   let Inst{15-12} = RdLo;
3657   let Inst{11-8}  = Rm;
3658   let Inst{3-0}   = Rn;
3659 }
3660
3661 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3662 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3663                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3664                               4, IIC_iMAC64, [],
3665              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3666                            pred:$p, cc_out:$s)>,
3667                            Requires<[IsARM, NoV6]>;
3668 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3669                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3670                               4, IIC_iMAC64, [],
3671              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3672                            pred:$p, cc_out:$s)>,
3673                            Requires<[IsARM, NoV6]>;
3674 }
3675
3676 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3677 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3678                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3679                               4, IIC_iMAC64, [],
3680           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3681                            Requires<[IsARM, NoV6]>;
3682 }
3683
3684 } // neverHasSideEffects
3685
3686 // Most significant word multiply
3687 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3688                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3689                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3690             Requires<[IsARM, HasV6]> {
3691   let Inst{15-12} = 0b1111;
3692 }
3693
3694 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3695                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3696             Requires<[IsARM, HasV6]> {
3697   let Inst{15-12} = 0b1111;
3698 }
3699
3700 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3701                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3702                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3703                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3704             Requires<[IsARM, HasV6, UseMulOps]>;
3705
3706 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3707                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3708                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3709             Requires<[IsARM, HasV6]>;
3710
3711 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3712                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3713                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3714             Requires<[IsARM, HasV6, UseMulOps]>;
3715
3716 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3717                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3718                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3719             Requires<[IsARM, HasV6]>;
3720
3721 multiclass AI_smul<string opc, PatFrag opnode> {
3722   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3723               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3724               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3725                                       (sext_inreg GPR:$Rm, i16)))]>,
3726            Requires<[IsARM, HasV5TE]>;
3727
3728   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3729               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3730               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3731                                       (sra GPR:$Rm, (i32 16))))]>,
3732            Requires<[IsARM, HasV5TE]>;
3733
3734   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3735               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3736               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3737                                       (sext_inreg GPR:$Rm, i16)))]>,
3738            Requires<[IsARM, HasV5TE]>;
3739
3740   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3741               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3742               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3743                                       (sra GPR:$Rm, (i32 16))))]>,
3744             Requires<[IsARM, HasV5TE]>;
3745
3746   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3747               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3748               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3749                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3750            Requires<[IsARM, HasV5TE]>;
3751
3752   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3753               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3754               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3755                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3756             Requires<[IsARM, HasV5TE]>;
3757 }
3758
3759
3760 multiclass AI_smla<string opc, PatFrag opnode> {
3761   let DecoderMethod = "DecodeSMLAInstruction" in {
3762   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3763               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3764               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3765               [(set GPRnopc:$Rd, (add GPR:$Ra,
3766                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3767                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3768            Requires<[IsARM, HasV5TE, UseMulOps]>;
3769
3770   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3771               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3772               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3773               [(set GPRnopc:$Rd,
3774                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3775                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3776            Requires<[IsARM, HasV5TE, UseMulOps]>;
3777
3778   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3779               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3780               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3781               [(set GPRnopc:$Rd,
3782                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3783                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3784            Requires<[IsARM, HasV5TE, UseMulOps]>;
3785
3786   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3787               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3788               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3789              [(set GPRnopc:$Rd,
3790                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3791                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3792             Requires<[IsARM, HasV5TE, UseMulOps]>;
3793
3794   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3795               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3796               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3797               [(set GPRnopc:$Rd,
3798                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3799                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3800            Requires<[IsARM, HasV5TE, UseMulOps]>;
3801
3802   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3803               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3804               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3805               [(set GPRnopc:$Rd,
3806                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3807                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3808             Requires<[IsARM, HasV5TE, UseMulOps]>;
3809   }
3810 }
3811
3812 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3813 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3814
3815 // Halfword multiply accumulate long: SMLAL<x><y>.
3816 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3817                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3818                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3819               Requires<[IsARM, HasV5TE]>;
3820
3821 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3822                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3823                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3824               Requires<[IsARM, HasV5TE]>;
3825
3826 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3827                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3828                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3829               Requires<[IsARM, HasV5TE]>;
3830
3831 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3832                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3833                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3834               Requires<[IsARM, HasV5TE]>;
3835
3836 // Helper class for AI_smld.
3837 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3838                     InstrItinClass itin, string opc, string asm>
3839   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3840   bits<4> Rn;
3841   bits<4> Rm;
3842   let Inst{27-23} = 0b01110;
3843   let Inst{22}    = long;
3844   let Inst{21-20} = 0b00;
3845   let Inst{11-8}  = Rm;
3846   let Inst{7}     = 0;
3847   let Inst{6}     = sub;
3848   let Inst{5}     = swap;
3849   let Inst{4}     = 1;
3850   let Inst{3-0}   = Rn;
3851 }
3852 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3853                 InstrItinClass itin, string opc, string asm>
3854   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3855   bits<4> Rd;
3856   let Inst{15-12} = 0b1111;
3857   let Inst{19-16} = Rd;
3858 }
3859 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3860                 InstrItinClass itin, string opc, string asm>
3861   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3862   bits<4> Ra;
3863   bits<4> Rd;
3864   let Inst{19-16} = Rd;
3865   let Inst{15-12} = Ra;
3866 }
3867 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3868                   InstrItinClass itin, string opc, string asm>
3869   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3870   bits<4> RdLo;
3871   bits<4> RdHi;
3872   let Inst{19-16} = RdHi;
3873   let Inst{15-12} = RdLo;
3874 }
3875
3876 multiclass AI_smld<bit sub, string opc> {
3877
3878   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3879                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3880                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3881
3882   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3883                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3884                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3885
3886   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3887                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3888                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3889
3890   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3891                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3892                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3893
3894 }
3895
3896 defm SMLA : AI_smld<0, "smla">;
3897 defm SMLS : AI_smld<1, "smls">;
3898
3899 multiclass AI_sdml<bit sub, string opc> {
3900
3901   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3902                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3903   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3904                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3905 }
3906
3907 defm SMUA : AI_sdml<0, "smua">;
3908 defm SMUS : AI_sdml<1, "smus">;
3909
3910 //===----------------------------------------------------------------------===//
3911 //  Division Instructions (ARMv7-A with virtualization extension)
3912 //
3913 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3914                    "sdiv", "\t$Rd, $Rn, $Rm",
3915                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3916            Requires<[IsARM, HasDivideInARM]>;
3917
3918 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3919                    "udiv", "\t$Rd, $Rn, $Rm",
3920                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3921            Requires<[IsARM, HasDivideInARM]>;
3922
3923 //===----------------------------------------------------------------------===//
3924 //  Misc. Arithmetic Instructions.
3925 //
3926
3927 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3928               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3929               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3930            Sched<[WriteALU]>;
3931
3932 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3933               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3934               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3935            Requires<[IsARM, HasV6T2]>,
3936            Sched<[WriteALU]>;
3937
3938 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3939               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3940               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3941            Sched<[WriteALU]>;
3942
3943 let AddedComplexity = 5 in
3944 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3945                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3946                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3947                Requires<[IsARM, HasV6]>,
3948            Sched<[WriteALU]>;
3949
3950 let AddedComplexity = 5 in
3951 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3952                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3953                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3954                Requires<[IsARM, HasV6]>,
3955            Sched<[WriteALU]>;
3956
3957 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3958                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3959                (REVSH GPR:$Rm)>;
3960
3961 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3962                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3963                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3964                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3965                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3966                                            0xFFFF0000)))]>,
3967                Requires<[IsARM, HasV6]>,
3968            Sched<[WriteALUsi, ReadALU]>;
3969
3970 // Alternate cases for PKHBT where identities eliminate some nodes.
3971 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3972                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3973 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3974                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3975
3976 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3977 // will match the pattern below.
3978 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3979                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3980                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3981                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3982                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3983                                            0xFFFF)))]>,
3984                Requires<[IsARM, HasV6]>,
3985            Sched<[WriteALUsi, ReadALU]>;
3986
3987 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3988 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3989 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
3990 // pkhtb src1, src2, asr (17..31).
3991 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3992                    (srl GPRnopc:$src2, imm16:$sh)),
3993                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
3994 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3995                    (sra GPRnopc:$src2, imm16_31:$sh)),
3996                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3997 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3998                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3999                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4000
4001 //===----------------------------------------------------------------------===//
4002 // CRC Instructions
4003 //
4004 // Polynomials:
4005 // + CRC32{B,H,W}       0x04C11DB7
4006 // + CRC32C{B,H,W}      0x1EDC6F41
4007 //
4008
4009 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4010   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4011                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4012                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4013                Requires<[IsARM, HasV8]> {
4014   bits<4> Rd;
4015   bits<4> Rn;
4016   bits<4> Rm;
4017
4018   let Inst{31-28} = 0b1110;
4019   let Inst{27-23} = 0b00010;
4020   let Inst{22-21} = sz;
4021   let Inst{20}    = 0;
4022   let Inst{19-16} = Rn;
4023   let Inst{15-12} = Rd;
4024   let Inst{11-10} = 0b00;
4025   let Inst{9}     = C;
4026   let Inst{8}     = 0;
4027   let Inst{7-4}   = 0b0100;
4028   let Inst{3-0}   = Rm;
4029
4030   let Unpredictable{11-8} = 0b1101;
4031 }
4032
4033 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4034 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4035 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4036 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4037 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4038 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4039
4040 //===----------------------------------------------------------------------===//
4041 //  Comparison Instructions...
4042 //
4043
4044 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4045                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4046                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4047
4048 // ARMcmpZ can re-use the above instruction definitions.
4049 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4050              (CMPri   GPR:$src, so_imm:$imm)>;
4051 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4052              (CMPrr   GPR:$src, GPR:$rhs)>;
4053 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4054              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4055 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4056              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4057
4058 // CMN register-integer
4059 let isCompare = 1, Defs = [CPSR] in {
4060 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4061                 "cmn", "\t$Rn, $imm",
4062                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4063                 Sched<[WriteCMP, ReadALU]> {
4064   bits<4> Rn;
4065   bits<12> imm;
4066   let Inst{25} = 1;
4067   let Inst{20} = 1;
4068   let Inst{19-16} = Rn;
4069   let Inst{15-12} = 0b0000;
4070   let Inst{11-0} = imm;
4071
4072   let Unpredictable{15-12} = 0b1111;
4073 }
4074
4075 // CMN register-register/shift
4076 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4077                  "cmn", "\t$Rn, $Rm",
4078                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4079                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4080   bits<4> Rn;
4081   bits<4> Rm;
4082   let isCommutable = 1;
4083   let Inst{25} = 0;
4084   let Inst{20} = 1;
4085   let Inst{19-16} = Rn;
4086   let Inst{15-12} = 0b0000;
4087   let Inst{11-4} = 0b00000000;
4088   let Inst{3-0} = Rm;
4089
4090   let Unpredictable{15-12} = 0b1111;
4091 }
4092
4093 def CMNzrsi : AI1<0b1011, (outs),
4094                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4095                   "cmn", "\t$Rn, $shift",
4096                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4097                     GPR:$Rn, so_reg_imm:$shift)]>,
4098                     Sched<[WriteCMPsi, ReadALU]> {
4099   bits<4> Rn;
4100   bits<12> shift;
4101   let Inst{25} = 0;
4102   let Inst{20} = 1;
4103   let Inst{19-16} = Rn;
4104   let Inst{15-12} = 0b0000;
4105   let Inst{11-5} = shift{11-5};
4106   let Inst{4} = 0;
4107   let Inst{3-0} = shift{3-0};
4108
4109   let Unpredictable{15-12} = 0b1111;
4110 }
4111
4112 def CMNzrsr : AI1<0b1011, (outs),
4113                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4114                   "cmn", "\t$Rn, $shift",
4115                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4116                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4117                     Sched<[WriteCMPsr, ReadALU]> {
4118   bits<4> Rn;
4119   bits<12> shift;
4120   let Inst{25} = 0;
4121   let Inst{20} = 1;
4122   let Inst{19-16} = Rn;
4123   let Inst{15-12} = 0b0000;
4124   let Inst{11-8} = shift{11-8};
4125   let Inst{7} = 0;
4126   let Inst{6-5} = shift{6-5};
4127   let Inst{4} = 1;
4128   let Inst{3-0} = shift{3-0};
4129
4130   let Unpredictable{15-12} = 0b1111;
4131 }
4132
4133 }
4134
4135 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4136              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4137
4138 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4139              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4140
4141 // Note that TST/TEQ don't set all the same flags that CMP does!
4142 defm TST  : AI1_cmp_irs<0b1000, "tst",
4143                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4144                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4145 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4146                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4147                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4148
4149 // Pseudo i64 compares for some floating point compares.
4150 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4151     Defs = [CPSR] in {
4152 def BCCi64 : PseudoInst<(outs),
4153     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4154      IIC_Br,
4155     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4156     Sched<[WriteBr]>;
4157
4158 def BCCZi64 : PseudoInst<(outs),
4159      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4160     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4161     Sched<[WriteBr]>;
4162 } // usesCustomInserter
4163
4164
4165 // Conditional moves
4166 let neverHasSideEffects = 1 in {
4167
4168 let isCommutable = 1, isSelect = 1 in
4169 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4170                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4171                            4, IIC_iCMOVr,
4172                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4173                                                    cmovpred:$p))]>,
4174              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4175
4176 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4177                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4178                             4, IIC_iCMOVsr,
4179                             [(set GPR:$Rd,
4180                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4181                                            cmovpred:$p))]>,
4182       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4183 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4184                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4185                            4, IIC_iCMOVsr,
4186   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4187                             cmovpred:$p))]>,
4188       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4189
4190
4191 let isMoveImm = 1 in
4192 def MOVCCi16
4193     : ARMPseudoInst<(outs GPR:$Rd),
4194                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4195                     4, IIC_iMOVi,
4196                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4197                                             cmovpred:$p))]>,
4198       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4199       Sched<[WriteALU]>;
4200
4201 let isMoveImm = 1 in
4202 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4203                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4204                            4, IIC_iCMOVi,
4205                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4206                                                    cmovpred:$p))]>,
4207       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4208
4209 // Two instruction predicate mov immediate.
4210 let isMoveImm = 1 in
4211 def MOVCCi32imm
4212     : ARMPseudoInst<(outs GPR:$Rd),
4213                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4214                     8, IIC_iCMOVix2,
4215                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4216                                             cmovpred:$p))]>,
4217       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4218
4219 let isMoveImm = 1 in
4220 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4221                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4222                            4, IIC_iCMOVi,
4223                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4224                                                    cmovpred:$p))]>,
4225                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4226
4227 } // neverHasSideEffects
4228
4229
4230 //===----------------------------------------------------------------------===//
4231 // Atomic operations intrinsics
4232 //
4233
4234 def MemBarrierOptOperand : AsmOperandClass {
4235   let Name = "MemBarrierOpt";
4236   let ParserMethod = "parseMemBarrierOptOperand";
4237 }
4238 def memb_opt : Operand<i32> {
4239   let PrintMethod = "printMemBOption";
4240   let ParserMatchClass = MemBarrierOptOperand;
4241   let DecoderMethod = "DecodeMemBarrierOption";
4242 }
4243
4244 def InstSyncBarrierOptOperand : AsmOperandClass {
4245   let Name = "InstSyncBarrierOpt";
4246   let ParserMethod = "parseInstSyncBarrierOptOperand";
4247 }
4248 def instsyncb_opt : Operand<i32> {
4249   let PrintMethod = "printInstSyncBOption";
4250   let ParserMatchClass = InstSyncBarrierOptOperand;
4251   let DecoderMethod = "DecodeInstSyncBarrierOption";
4252 }
4253
4254 // memory barriers protect the atomic sequences
4255 let hasSideEffects = 1 in {
4256 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4257                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4258                 Requires<[IsARM, HasDB]> {
4259   bits<4> opt;
4260   let Inst{31-4} = 0xf57ff05;
4261   let Inst{3-0} = opt;
4262 }
4263 }
4264
4265 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4266                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4267                 Requires<[IsARM, HasDB]> {
4268   bits<4> opt;
4269   let Inst{31-4} = 0xf57ff04;
4270   let Inst{3-0} = opt;
4271 }
4272
4273 // ISB has only full system option
4274 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4275                 "isb", "\t$opt", []>,
4276                 Requires<[IsARM, HasDB]> {
4277   bits<4> opt;
4278   let Inst{31-4} = 0xf57ff06;
4279   let Inst{3-0} = opt;
4280 }
4281
4282 let usesCustomInserter = 1, Defs = [CPSR] in {
4283
4284 // Pseudo instruction that combines movs + predicated rsbmi
4285 // to implement integer ABS
4286   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4287
4288 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4289 // (64-bit pseudos use a hand-written selection code).
4290   let mayLoad = 1, mayStore = 1 in {
4291     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4292       (outs GPR:$dst),
4293       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4294       NoItinerary, []>;
4295     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4296       (outs GPR:$dst),
4297       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4298       NoItinerary, []>;
4299     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4300       (outs GPR:$dst),
4301       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4302       NoItinerary, []>;
4303     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4304       (outs GPR:$dst),
4305       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4306       NoItinerary, []>;
4307     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4308       (outs GPR:$dst),
4309       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4310       NoItinerary, []>;
4311     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4312       (outs GPR:$dst),
4313       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4314       NoItinerary, []>;
4315     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4316       (outs GPR:$dst),
4317       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4318       NoItinerary, []>;
4319     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4320       (outs GPR:$dst),
4321       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4322       NoItinerary, []>;
4323     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4324       (outs GPR:$dst),
4325       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4326       NoItinerary, []>;
4327     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4328       (outs GPR:$dst),
4329       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4330       NoItinerary, []>;
4331     def ATOMIC_SWAP_I8 : PseudoInst<
4332       (outs GPR:$dst),
4333       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4334       NoItinerary, []>;
4335     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4336       (outs GPR:$dst),
4337       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4338       NoItinerary, []>;
4339     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4340       (outs GPR:$dst),
4341       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4342       NoItinerary, []>;
4343     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4344       (outs GPR:$dst),
4345       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4346       NoItinerary, []>;
4347     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4348       (outs GPR:$dst),
4349       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4350       NoItinerary, []>;
4351     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4352       (outs GPR:$dst),
4353       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4354       NoItinerary, []>;
4355     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4356       (outs GPR:$dst),
4357       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4358       NoItinerary, []>;
4359     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4360       (outs GPR:$dst),
4361       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4362       NoItinerary, []>;
4363     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4364       (outs GPR:$dst),
4365       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4366       NoItinerary, []>;
4367     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4368       (outs GPR:$dst),
4369       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4370       NoItinerary, []>;
4371     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4372       (outs GPR:$dst),
4373       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4374       NoItinerary, []>;
4375     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4376       (outs GPR:$dst),
4377       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4378       NoItinerary, []>;
4379     def ATOMIC_SWAP_I16 : PseudoInst<
4380       (outs GPR:$dst),
4381       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4382       NoItinerary, []>;
4383     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4384       (outs GPR:$dst),
4385       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4386       NoItinerary, []>;
4387     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4388       (outs GPR:$dst),
4389       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4390       NoItinerary, []>;
4391     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4392       (outs GPR:$dst),
4393       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4394       NoItinerary, []>;
4395     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4396       (outs GPR:$dst),
4397       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4398       NoItinerary, []>;
4399     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4400       (outs GPR:$dst),
4401       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4402       NoItinerary, []>;
4403     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4404       (outs GPR:$dst),
4405       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4406       NoItinerary, []>;
4407     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4408       (outs GPR:$dst),
4409       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4410       NoItinerary, []>;
4411     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4412       (outs GPR:$dst),
4413       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4414       NoItinerary, []>;
4415     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4416       (outs GPR:$dst),
4417       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4418       NoItinerary, []>;
4419     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4420       (outs GPR:$dst),
4421       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4422       NoItinerary, []>;
4423     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4424       (outs GPR:$dst),
4425       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4426       NoItinerary, []>;
4427     def ATOMIC_SWAP_I32 : PseudoInst<
4428       (outs GPR:$dst),
4429       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4430       NoItinerary, []>;
4431     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4432       (outs GPR:$dst),
4433       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4434       NoItinerary, []>;
4435     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4436       (outs GPR:$dst1, GPR:$dst2),
4437       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4438       NoItinerary, []>;
4439     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4440       (outs GPR:$dst1, GPR:$dst2),
4441       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4442       NoItinerary, []>;
4443     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4444       (outs GPR:$dst1, GPR:$dst2),
4445       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4446       NoItinerary, []>;
4447     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4448       (outs GPR:$dst1, GPR:$dst2),
4449       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4450       NoItinerary, []>;
4451     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4452       (outs GPR:$dst1, GPR:$dst2),
4453       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4454       NoItinerary, []>;
4455     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4456       (outs GPR:$dst1, GPR:$dst2),
4457       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4458       NoItinerary, []>;
4459     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4460       (outs GPR:$dst1, GPR:$dst2),
4461       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4462       NoItinerary, []>;
4463     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4464       (outs GPR:$dst1, GPR:$dst2),
4465       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4466       NoItinerary, []>;
4467     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4468       (outs GPR:$dst1, GPR:$dst2),
4469       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4470       NoItinerary, []>;
4471     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4472       (outs GPR:$dst1, GPR:$dst2),
4473       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4474       NoItinerary, []>;
4475     def ATOMIC_SWAP_I64 : PseudoInst<
4476       (outs GPR:$dst1, GPR:$dst2),
4477       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4478       NoItinerary, []>;
4479     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4480       (outs GPR:$dst1, GPR:$dst2),
4481       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4482            GPR:$set1, GPR:$set2, i32imm:$ordering),
4483       NoItinerary, []>;
4484   }
4485   let mayLoad = 1 in
4486     def ATOMIC_LOAD_I64 : PseudoInst<
4487       (outs GPR:$dst1, GPR:$dst2),
4488       (ins GPR:$addr, i32imm:$ordering),
4489       NoItinerary, []>;
4490   let mayStore = 1 in
4491     def ATOMIC_STORE_I64 : PseudoInst<
4492       (outs GPR:$dst1, GPR:$dst2),
4493       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4494       NoItinerary, []>;
4495 }
4496
4497 let usesCustomInserter = 1 in {
4498     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4499       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4500       NoItinerary,
4501       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4502 }
4503
4504 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4505   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4506 }]>;
4507
4508 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4509   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4510 }]>;
4511
4512 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4513   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4514 }]>;
4515
4516 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4517                       (int_arm_strex node:$val, node:$ptr), [{
4518   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4519 }]>;
4520
4521 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4522                       (int_arm_strex node:$val, node:$ptr), [{
4523   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4524 }]>;
4525
4526 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4527                       (int_arm_strex node:$val, node:$ptr), [{
4528   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4529 }]>;
4530
4531 let mayLoad = 1 in {
4532 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4533                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4534                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4535 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4536                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4537                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4538 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4539                      NoItinerary, "ldrex", "\t$Rt, $addr",
4540                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4541 let hasExtraDefRegAllocReq = 1 in
4542 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4543                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4544   let DecoderMethod = "DecodeDoubleRegLoad";
4545 }
4546
4547 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4548                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4549 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4550                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4551 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4552                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4553 let hasExtraDefRegAllocReq = 1 in
4554 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4555                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4556   let DecoderMethod = "DecodeDoubleRegLoad";
4557 }
4558 }
4559
4560 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4561 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4562                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4563                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4564 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4565                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4566                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4567 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4568                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4569                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4570 let hasExtraSrcRegAllocReq = 1 in
4571 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4572                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4573                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4574   let DecoderMethod = "DecodeDoubleRegStore";
4575 }
4576 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4577                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4578                     []>;
4579 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4580                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4581                     []>;
4582 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4583                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4584                     []>;
4585 let hasExtraSrcRegAllocReq = 1 in
4586 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4587                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4588                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4589   let DecoderMethod = "DecodeDoubleRegStore";
4590 }
4591 }
4592
4593 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4594                 [(int_arm_clrex)]>,
4595             Requires<[IsARM, HasV7]>  {
4596   let Inst{31-0} = 0b11110101011111111111000000011111;
4597 }
4598
4599 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4600              (LDREXB addr_offset_none:$addr)>;
4601 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4602              (LDREXH addr_offset_none:$addr)>;
4603 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4604              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4605 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4606              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4607
4608 class acquiring_load<PatFrag base>
4609   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4610   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4611   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4612 }]>;
4613
4614 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4615 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4616 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4617
4618 class releasing_store<PatFrag base>
4619   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4620   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4621   return Ordering == Release || Ordering == SequentiallyConsistent;
4622 }]>;
4623
4624 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4625 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4626 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4627
4628 let AddedComplexity = 8 in {
4629   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4630   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4631   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4632   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4633   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4634   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4635 }
4636
4637 // SWP/SWPB are deprecated in V6/V7.
4638 let mayLoad = 1, mayStore = 1 in {
4639 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4640                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4641                 Requires<[PreV8]>;
4642 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4643                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4644                 Requires<[PreV8]>;
4645 }
4646
4647 //===----------------------------------------------------------------------===//
4648 // Coprocessor Instructions.
4649 //
4650
4651 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4652             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4653             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4654             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4655                           imm:$CRm, imm:$opc2)]> {
4656   bits<4> opc1;
4657   bits<4> CRn;
4658   bits<4> CRd;
4659   bits<4> cop;
4660   bits<3> opc2;
4661   bits<4> CRm;
4662
4663   let Inst{3-0}   = CRm;
4664   let Inst{4}     = 0;
4665   let Inst{7-5}   = opc2;
4666   let Inst{11-8}  = cop;
4667   let Inst{15-12} = CRd;
4668   let Inst{19-16} = CRn;
4669   let Inst{23-20} = opc1;
4670 }
4671
4672 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4673                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4674                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4675                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4676                               imm:$CRm, imm:$opc2)]> {
4677   let Inst{31-28} = 0b1111;
4678   bits<4> opc1;
4679   bits<4> CRn;
4680   bits<4> CRd;
4681   bits<4> cop;
4682   bits<3> opc2;
4683   bits<4> CRm;
4684
4685   let Inst{3-0}   = CRm;
4686   let Inst{4}     = 0;
4687   let Inst{7-5}   = opc2;
4688   let Inst{11-8}  = cop;
4689   let Inst{15-12} = CRd;
4690   let Inst{19-16} = CRn;
4691   let Inst{23-20} = opc1;
4692 }
4693
4694 class ACI<dag oops, dag iops, string opc, string asm,
4695           IndexMode im = IndexModeNone>
4696   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4697       opc, asm, "", []> {
4698   let Inst{27-25} = 0b110;
4699 }
4700 class ACInoP<dag oops, dag iops, string opc, string asm,
4701           IndexMode im = IndexModeNone>
4702   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4703          opc, asm, "", []> {
4704   let Inst{31-28} = 0b1111;
4705   let Inst{27-25} = 0b110;
4706 }
4707 multiclass LdStCop<bit load, bit Dbit, string asm> {
4708   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4709                     asm, "\t$cop, $CRd, $addr"> {
4710     bits<13> addr;
4711     bits<4> cop;
4712     bits<4> CRd;
4713     let Inst{24} = 1; // P = 1
4714     let Inst{23} = addr{8};
4715     let Inst{22} = Dbit;
4716     let Inst{21} = 0; // W = 0
4717     let Inst{20} = load;
4718     let Inst{19-16} = addr{12-9};
4719     let Inst{15-12} = CRd;
4720     let Inst{11-8} = cop;
4721     let Inst{7-0} = addr{7-0};
4722     let DecoderMethod = "DecodeCopMemInstruction";
4723   }
4724   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4725                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4726     bits<13> addr;
4727     bits<4> cop;
4728     bits<4> CRd;
4729     let Inst{24} = 1; // P = 1
4730     let Inst{23} = addr{8};
4731     let Inst{22} = Dbit;
4732     let Inst{21} = 1; // W = 1
4733     let Inst{20} = load;
4734     let Inst{19-16} = addr{12-9};
4735     let Inst{15-12} = CRd;
4736     let Inst{11-8} = cop;
4737     let Inst{7-0} = addr{7-0};
4738     let DecoderMethod = "DecodeCopMemInstruction";
4739   }
4740   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4741                               postidx_imm8s4:$offset),
4742                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4743     bits<9> offset;
4744     bits<4> addr;
4745     bits<4> cop;
4746     bits<4> CRd;
4747     let Inst{24} = 0; // P = 0
4748     let Inst{23} = offset{8};
4749     let Inst{22} = Dbit;
4750     let Inst{21} = 1; // W = 1
4751     let Inst{20} = load;
4752     let Inst{19-16} = addr;
4753     let Inst{15-12} = CRd;
4754     let Inst{11-8} = cop;
4755     let Inst{7-0} = offset{7-0};
4756     let DecoderMethod = "DecodeCopMemInstruction";
4757   }
4758   def _OPTION : ACI<(outs),
4759                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4760                          coproc_option_imm:$option),
4761       asm, "\t$cop, $CRd, $addr, $option"> {
4762     bits<8> option;
4763     bits<4> addr;
4764     bits<4> cop;
4765     bits<4> CRd;
4766     let Inst{24} = 0; // P = 0
4767     let Inst{23} = 1; // U = 1
4768     let Inst{22} = Dbit;
4769     let Inst{21} = 0; // W = 0
4770     let Inst{20} = load;
4771     let Inst{19-16} = addr;
4772     let Inst{15-12} = CRd;
4773     let Inst{11-8} = cop;
4774     let Inst{7-0} = option;
4775     let DecoderMethod = "DecodeCopMemInstruction";
4776   }
4777 }
4778 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4779   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4780                        asm, "\t$cop, $CRd, $addr"> {
4781     bits<13> addr;
4782     bits<4> cop;
4783     bits<4> CRd;
4784     let Inst{24} = 1; // P = 1
4785     let Inst{23} = addr{8};
4786     let Inst{22} = Dbit;
4787     let Inst{21} = 0; // W = 0
4788     let Inst{20} = load;
4789     let Inst{19-16} = addr{12-9};
4790     let Inst{15-12} = CRd;
4791     let Inst{11-8} = cop;
4792     let Inst{7-0} = addr{7-0};
4793     let DecoderMethod = "DecodeCopMemInstruction";
4794   }
4795   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4796                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4797     bits<13> addr;
4798     bits<4> cop;
4799     bits<4> CRd;
4800     let Inst{24} = 1; // P = 1
4801     let Inst{23} = addr{8};
4802     let Inst{22} = Dbit;
4803     let Inst{21} = 1; // W = 1
4804     let Inst{20} = load;
4805     let Inst{19-16} = addr{12-9};
4806     let Inst{15-12} = CRd;
4807     let Inst{11-8} = cop;
4808     let Inst{7-0} = addr{7-0};
4809     let DecoderMethod = "DecodeCopMemInstruction";
4810   }
4811   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4812                                  postidx_imm8s4:$offset),
4813                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4814     bits<9> offset;
4815     bits<4> addr;
4816     bits<4> cop;
4817     bits<4> CRd;
4818     let Inst{24} = 0; // P = 0
4819     let Inst{23} = offset{8};
4820     let Inst{22} = Dbit;
4821     let Inst{21} = 1; // W = 1
4822     let Inst{20} = load;
4823     let Inst{19-16} = addr;
4824     let Inst{15-12} = CRd;
4825     let Inst{11-8} = cop;
4826     let Inst{7-0} = offset{7-0};
4827     let DecoderMethod = "DecodeCopMemInstruction";
4828   }
4829   def _OPTION : ACInoP<(outs),
4830                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4831                             coproc_option_imm:$option),
4832       asm, "\t$cop, $CRd, $addr, $option"> {
4833     bits<8> option;
4834     bits<4> addr;
4835     bits<4> cop;
4836     bits<4> CRd;
4837     let Inst{24} = 0; // P = 0
4838     let Inst{23} = 1; // U = 1
4839     let Inst{22} = Dbit;
4840     let Inst{21} = 0; // W = 0
4841     let Inst{20} = load;
4842     let Inst{19-16} = addr;
4843     let Inst{15-12} = CRd;
4844     let Inst{11-8} = cop;
4845     let Inst{7-0} = option;
4846     let DecoderMethod = "DecodeCopMemInstruction";
4847   }
4848 }
4849
4850 defm LDC   : LdStCop <1, 0, "ldc">;
4851 defm LDCL  : LdStCop <1, 1, "ldcl">;
4852 defm STC   : LdStCop <0, 0, "stc">;
4853 defm STCL  : LdStCop <0, 1, "stcl">;
4854 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4855 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4856 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4857 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4858
4859 //===----------------------------------------------------------------------===//
4860 // Move between coprocessor and ARM core register.
4861 //
4862
4863 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4864                 list<dag> pattern>
4865   : ABI<0b1110, oops, iops, NoItinerary, opc,
4866         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4867   let Inst{20} = direction;
4868   let Inst{4} = 1;
4869
4870   bits<4> Rt;
4871   bits<4> cop;
4872   bits<3> opc1;
4873   bits<3> opc2;
4874   bits<4> CRm;
4875   bits<4> CRn;
4876
4877   let Inst{15-12} = Rt;
4878   let Inst{11-8}  = cop;
4879   let Inst{23-21} = opc1;
4880   let Inst{7-5}   = opc2;
4881   let Inst{3-0}   = CRm;
4882   let Inst{19-16} = CRn;
4883 }
4884
4885 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4886                     (outs),
4887                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4888                          c_imm:$CRm, imm0_7:$opc2),
4889                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4890                                   imm:$CRm, imm:$opc2)]>,
4891                     ComplexDeprecationPredicate<"MCR">;
4892 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4893                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4894                         c_imm:$CRm, 0, pred:$p)>;
4895 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4896                     (outs GPRwithAPSR:$Rt),
4897                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4898                          imm0_7:$opc2), []>;
4899 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4900                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4901                         c_imm:$CRm, 0, pred:$p)>;
4902
4903 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4904              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4905
4906 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4907                  list<dag> pattern>
4908   : ABXI<0b1110, oops, iops, NoItinerary,
4909          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4910   let Inst{31-24} = 0b11111110;
4911   let Inst{20} = direction;
4912   let Inst{4} = 1;
4913
4914   bits<4> Rt;
4915   bits<4> cop;
4916   bits<3> opc1;
4917   bits<3> opc2;
4918   bits<4> CRm;
4919   bits<4> CRn;
4920
4921   let Inst{15-12} = Rt;
4922   let Inst{11-8}  = cop;
4923   let Inst{23-21} = opc1;
4924   let Inst{7-5}   = opc2;
4925   let Inst{3-0}   = CRm;
4926   let Inst{19-16} = CRn;
4927 }
4928
4929 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4930                       (outs),
4931                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4932                            c_imm:$CRm, imm0_7:$opc2),
4933                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4934                                      imm:$CRm, imm:$opc2)]>;
4935 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4936                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4937                          c_imm:$CRm, 0)>;
4938 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4939                       (outs GPRwithAPSR:$Rt),
4940                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4941                            imm0_7:$opc2), []>;
4942 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4943                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4944                          c_imm:$CRm, 0)>;
4945
4946 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4947                               imm:$CRm, imm:$opc2),
4948                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4949
4950 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4951   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4952         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4953         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4954   let Inst{23-21} = 0b010;
4955   let Inst{20} = direction;
4956
4957   bits<4> Rt;
4958   bits<4> Rt2;
4959   bits<4> cop;
4960   bits<4> opc1;
4961   bits<4> CRm;
4962
4963   let Inst{15-12} = Rt;
4964   let Inst{19-16} = Rt2;
4965   let Inst{11-8}  = cop;
4966   let Inst{7-4}   = opc1;
4967   let Inst{3-0}   = CRm;
4968 }
4969
4970 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4971                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4972                                      GPRnopc:$Rt2, imm:$CRm)]>;
4973 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4974
4975 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4976   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4977          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4978          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4979   let Inst{31-28} = 0b1111;
4980   let Inst{23-21} = 0b010;
4981   let Inst{20} = direction;
4982
4983   bits<4> Rt;
4984   bits<4> Rt2;
4985   bits<4> cop;
4986   bits<4> opc1;
4987   bits<4> CRm;
4988
4989   let Inst{15-12} = Rt;
4990   let Inst{19-16} = Rt2;
4991   let Inst{11-8}  = cop;
4992   let Inst{7-4}   = opc1;
4993   let Inst{3-0}   = CRm;
4994
4995   let DecoderMethod = "DecodeMRRC2";
4996 }
4997
4998 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4999                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5000                                         GPRnopc:$Rt2, imm:$CRm)]>;
5001 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5002
5003 //===----------------------------------------------------------------------===//
5004 // Move between special register and ARM core register
5005 //
5006
5007 // Move to ARM core register from Special Register
5008 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5009               "mrs", "\t$Rd, apsr", []> {
5010   bits<4> Rd;
5011   let Inst{23-16} = 0b00001111;
5012   let Unpredictable{19-17} = 0b111;
5013
5014   let Inst{15-12} = Rd;
5015
5016   let Inst{11-0} = 0b000000000000;
5017   let Unpredictable{11-0} = 0b110100001111;
5018 }
5019
5020 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5021          Requires<[IsARM]>;
5022
5023 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5024 // section B9.3.9, with the R bit set to 1.
5025 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5026                  "mrs", "\t$Rd, spsr", []> {
5027   bits<4> Rd;
5028   let Inst{23-16} = 0b01001111;
5029   let Unpredictable{19-16} = 0b1111;
5030
5031   let Inst{15-12} = Rd;
5032
5033   let Inst{11-0} = 0b000000000000;
5034   let Unpredictable{11-0} = 0b110100001111;
5035 }
5036
5037 // Move from ARM core register to Special Register
5038 //
5039 // No need to have both system and application versions, the encodings are the
5040 // same and the assembly parser has no way to distinguish between them. The mask
5041 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5042 // the mask with the fields to be accessed in the special register.
5043 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5044               "msr", "\t$mask, $Rn", []> {
5045   bits<5> mask;
5046   bits<4> Rn;
5047
5048   let Inst{23} = 0;
5049   let Inst{22} = mask{4}; // R bit
5050   let Inst{21-20} = 0b10;
5051   let Inst{19-16} = mask{3-0};
5052   let Inst{15-12} = 0b1111;
5053   let Inst{11-4} = 0b00000000;
5054   let Inst{3-0} = Rn;
5055 }
5056
5057 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5058                "msr", "\t$mask, $a", []> {
5059   bits<5> mask;
5060   bits<12> a;
5061
5062   let Inst{23} = 0;
5063   let Inst{22} = mask{4}; // R bit
5064   let Inst{21-20} = 0b10;
5065   let Inst{19-16} = mask{3-0};
5066   let Inst{15-12} = 0b1111;
5067   let Inst{11-0} = a;
5068 }
5069
5070 //===----------------------------------------------------------------------===//
5071 // TLS Instructions
5072 //
5073
5074 // __aeabi_read_tp preserves the registers r1-r3.
5075 // This is a pseudo inst so that we can get the encoding right,
5076 // complete with fixup for the aeabi_read_tp function.
5077 let isCall = 1,
5078   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5079   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5080                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5081 }
5082
5083 //===----------------------------------------------------------------------===//
5084 // SJLJ Exception handling intrinsics
5085 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5086 //   address and save #0 in R0 for the non-longjmp case.
5087 //   Since by its nature we may be coming from some other function to get
5088 //   here, and we're using the stack frame for the containing function to
5089 //   save/restore registers, we can't keep anything live in regs across
5090 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5091 //   when we get here from a longjmp(). We force everything out of registers
5092 //   except for our own input by listing the relevant registers in Defs. By
5093 //   doing so, we also cause the prologue/epilogue code to actively preserve
5094 //   all of the callee-saved resgisters, which is exactly what we want.
5095 //   A constant value is passed in $val, and we use the location as a scratch.
5096 //
5097 // These are pseudo-instructions and are lowered to individual MC-insts, so
5098 // no encoding information is necessary.
5099 let Defs =
5100   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5101     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5102   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5103   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5104                                NoItinerary,
5105                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5106                            Requires<[IsARM, HasVFP2]>;
5107 }
5108
5109 let Defs =
5110   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5111   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5112   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5113                                    NoItinerary,
5114                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5115                                 Requires<[IsARM, NoVFP]>;
5116 }
5117
5118 // FIXME: Non-IOS version(s)
5119 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5120     Defs = [ R7, LR, SP ] in {
5121 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5122                              NoItinerary,
5123                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5124                                 Requires<[IsARM, IsIOS]>;
5125 }
5126
5127 // eh.sjlj.dispatchsetup pseudo-instruction.
5128 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5129 // the pseudo is expanded (which happens before any passes that need the
5130 // instruction size).
5131 let isBarrier = 1 in
5132 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5133
5134
5135 //===----------------------------------------------------------------------===//
5136 // Non-Instruction Patterns
5137 //
5138
5139 // ARMv4 indirect branch using (MOVr PC, dst)
5140 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5141   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5142                     4, IIC_Br, [(brind GPR:$dst)],
5143                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5144                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5145
5146 // Large immediate handling.
5147
5148 // 32-bit immediate using two piece so_imms or movw + movt.
5149 // This is a single pseudo instruction, the benefit is that it can be remat'd
5150 // as a single unit instead of having to handle reg inputs.
5151 // FIXME: Remove this when we can do generalized remat.
5152 let isReMaterializable = 1, isMoveImm = 1 in
5153 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5154                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5155                            Requires<[IsARM]>;
5156
5157 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5158 // It also makes it possible to rematerialize the instructions.
5159 // FIXME: Remove this when we can do generalized remat and when machine licm
5160 // can properly the instructions.
5161 let isReMaterializable = 1 in {
5162 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5163                               IIC_iMOVix2addpc,
5164                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5165                         Requires<[IsARM, UseMovt]>;
5166
5167 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5168                              IIC_iMOVix2,
5169                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5170                         Requires<[IsARM, UseMovt]>;
5171
5172 let AddedComplexity = 10 in
5173 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5174                                 IIC_iMOVix2ld,
5175                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5176                     Requires<[IsARM, UseMovt]>;
5177 } // isReMaterializable
5178
5179 // ConstantPool, GlobalAddress, and JumpTable
5180 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5181             Requires<[IsARM, DontUseMovt]>;
5182 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5183 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5184             Requires<[IsARM, UseMovt]>;
5185 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5186              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5187
5188 // TODO: add,sub,and, 3-instr forms?
5189
5190 // Tail calls. These patterns also apply to Thumb mode.
5191 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5192 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5193 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5194
5195 // Direct calls
5196 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5197 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5198              (BMOVPCB_CALL texternalsym:$func)>;
5199
5200 // zextload i1 -> zextload i8
5201 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5202 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5203
5204 // extload -> zextload
5205 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5206 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5207 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5208 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5209
5210 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5211
5212 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5213 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5214
5215 // smul* and smla*
5216 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5217                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5218                  (SMULBB GPR:$a, GPR:$b)>;
5219 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5220                  (SMULBB GPR:$a, GPR:$b)>;
5221 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5222                       (sra GPR:$b, (i32 16))),
5223                  (SMULBT GPR:$a, GPR:$b)>;
5224 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5225                  (SMULBT GPR:$a, GPR:$b)>;
5226 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5227                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5228                  (SMULTB GPR:$a, GPR:$b)>;
5229 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5230                 (SMULTB GPR:$a, GPR:$b)>;
5231 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5232                       (i32 16)),
5233                  (SMULWB GPR:$a, GPR:$b)>;
5234 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5235                  (SMULWB GPR:$a, GPR:$b)>;
5236
5237 def : ARMV5MOPat<(add GPR:$acc,
5238                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5239                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5240                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5241 def : ARMV5MOPat<(add GPR:$acc,
5242                       (mul sext_16_node:$a, sext_16_node:$b)),
5243                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5244 def : ARMV5MOPat<(add GPR:$acc,
5245                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5246                            (sra GPR:$b, (i32 16)))),
5247                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5248 def : ARMV5MOPat<(add GPR:$acc,
5249                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5250                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5251 def : ARMV5MOPat<(add GPR:$acc,
5252                       (mul (sra GPR:$a, (i32 16)),
5253                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5254                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5255 def : ARMV5MOPat<(add GPR:$acc,
5256                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5257                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5258 def : ARMV5MOPat<(add GPR:$acc,
5259                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5260                            (i32 16))),
5261                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5262 def : ARMV5MOPat<(add GPR:$acc,
5263                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5264                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5265
5266
5267 // Pre-v7 uses MCR for synchronization barriers.
5268 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5269          Requires<[IsARM, HasV6]>;
5270
5271 // SXT/UXT with no rotate
5272 let AddedComplexity = 16 in {
5273 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5274 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5275 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5276 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5277                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5278 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5279                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5280 }
5281
5282 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5283 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5284
5285 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5286                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5287 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5288                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5289
5290 // Atomic load/store patterns
5291 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5292              (LDRBrs ldst_so_reg:$src)>;
5293 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5294              (LDRBi12 addrmode_imm12:$src)>;
5295 def : ARMPat<(atomic_load_16 addrmode3:$src),
5296              (LDRH addrmode3:$src)>;
5297 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5298              (LDRrs ldst_so_reg:$src)>;
5299 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5300              (LDRi12 addrmode_imm12:$src)>;
5301 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5302              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5303 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5304              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5305 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5306              (STRH GPR:$val, addrmode3:$ptr)>;
5307 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5308              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5309 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5310              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5311
5312
5313 //===----------------------------------------------------------------------===//
5314 // Thumb Support
5315 //
5316
5317 include "ARMInstrThumb.td"
5318
5319 //===----------------------------------------------------------------------===//
5320 // Thumb2 Support
5321 //
5322
5323 include "ARMInstrThumb2.td"
5324
5325 //===----------------------------------------------------------------------===//
5326 // Floating Point Support
5327 //
5328
5329 include "ARMInstrVFP.td"
5330
5331 //===----------------------------------------------------------------------===//
5332 // Advanced SIMD (NEON) Support
5333 //
5334
5335 include "ARMInstrNEON.td"
5336
5337 //===----------------------------------------------------------------------===//
5338 // Assembler aliases
5339 //
5340
5341 // Memory barriers
5342 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5343 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5344 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5345
5346 // System instructions
5347 def : MnemonicAlias<"swi", "svc">;
5348
5349 // Load / Store Multiple
5350 def : MnemonicAlias<"ldmfd", "ldm">;
5351 def : MnemonicAlias<"ldmia", "ldm">;
5352 def : MnemonicAlias<"ldmea", "ldmdb">;
5353 def : MnemonicAlias<"stmfd", "stmdb">;
5354 def : MnemonicAlias<"stmia", "stm">;
5355 def : MnemonicAlias<"stmea", "stm">;
5356
5357 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5358 // shift amount is zero (i.e., unspecified).
5359 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5360                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5361         Requires<[IsARM, HasV6]>;
5362 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5363                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5364         Requires<[IsARM, HasV6]>;
5365
5366 // PUSH/POP aliases for STM/LDM
5367 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5368 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5369
5370 // SSAT/USAT optional shift operand.
5371 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5372                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5373 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5374                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5375
5376
5377 // Extend instruction optional rotate operand.
5378 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5379                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5380 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5381                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5382 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5383                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5384 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5385                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5386 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5387                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5388 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5389                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5390
5391 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5392                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5393 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5394                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5395 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5396                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5397 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5398                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5399 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5400                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5401 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5402                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5403
5404
5405 // RFE aliases
5406 def : MnemonicAlias<"rfefa", "rfeda">;
5407 def : MnemonicAlias<"rfeea", "rfedb">;
5408 def : MnemonicAlias<"rfefd", "rfeia">;
5409 def : MnemonicAlias<"rfeed", "rfeib">;
5410 def : MnemonicAlias<"rfe", "rfeia">;
5411
5412 // SRS aliases
5413 def : MnemonicAlias<"srsfa", "srsib">;
5414 def : MnemonicAlias<"srsea", "srsia">;
5415 def : MnemonicAlias<"srsfd", "srsdb">;
5416 def : MnemonicAlias<"srsed", "srsda">;
5417 def : MnemonicAlias<"srs", "srsia">;
5418
5419 // QSAX == QSUBADDX
5420 def : MnemonicAlias<"qsubaddx", "qsax">;
5421 // SASX == SADDSUBX
5422 def : MnemonicAlias<"saddsubx", "sasx">;
5423 // SHASX == SHADDSUBX
5424 def : MnemonicAlias<"shaddsubx", "shasx">;
5425 // SHSAX == SHSUBADDX
5426 def : MnemonicAlias<"shsubaddx", "shsax">;
5427 // SSAX == SSUBADDX
5428 def : MnemonicAlias<"ssubaddx", "ssax">;
5429 // UASX == UADDSUBX
5430 def : MnemonicAlias<"uaddsubx", "uasx">;
5431 // UHASX == UHADDSUBX
5432 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5433 // UHSAX == UHSUBADDX
5434 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5435 // UQASX == UQADDSUBX
5436 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5437 // UQSAX == UQSUBADDX
5438 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5439 // USAX == USUBADDX
5440 def : MnemonicAlias<"usubaddx", "usax">;
5441
5442 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5443 // for isel.
5444 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5445                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5446 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5447                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5448 // Same for AND <--> BIC
5449 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5450                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5451                           pred:$p, cc_out:$s)>;
5452 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5453                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5454                           pred:$p, cc_out:$s)>;
5455 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5456                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5457                           pred:$p, cc_out:$s)>;
5458 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5459                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5460                           pred:$p, cc_out:$s)>;
5461
5462 // Likewise, "add Rd, so_imm_neg" -> sub
5463 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5464                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5465 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5466                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5467 // Same for CMP <--> CMN via so_imm_neg
5468 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5469                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5470 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5471                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5472
5473 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5474 // LSR, ROR, and RRX instructions.
5475 // FIXME: We need C++ parser hooks to map the alias to the MOV
5476 //        encoding. It seems we should be able to do that sort of thing
5477 //        in tblgen, but it could get ugly.
5478 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5479 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5480                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5481                              cc_out:$s)>;
5482 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5483                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5484                              cc_out:$s)>;
5485 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5486                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5487                              cc_out:$s)>;
5488 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5489                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5490                              cc_out:$s)>;
5491 }
5492 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5493                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5494 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5495 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5496                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5497                              cc_out:$s)>;
5498 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5499                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5500                              cc_out:$s)>;
5501 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5502                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5503                              cc_out:$s)>;
5504 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5505                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5506                              cc_out:$s)>;
5507 }
5508
5509 // "neg" is and alias for "rsb rd, rn, #0"
5510 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5511                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5512
5513 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5514 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5515          Requires<[IsARM, NoV6]>;
5516
5517 // UMULL/SMULL are available on all arches, but the instruction definitions
5518 // need difference constraints pre-v6. Use these aliases for the assembly
5519 // parsing on pre-v6.
5520 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5521             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5522          Requires<[IsARM, NoV6]>;
5523 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5524             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5525          Requires<[IsARM, NoV6]>;
5526
5527 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5528 // is discarded.
5529 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;