lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 0, []>;
  64 def SDT_ARMSYNCBARRIER    : SDTypeProfile<0, 0, []>;
  65 def SDT_ARMMEMBARRIERMCR  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  66 def SDT_ARMSYNCBARRIERMCR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  76
  77 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  78                               [SDNPHasChain, SDNPOutFlag]>;
  79 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  81
  82 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  89                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  90                                SDNPVariadic]>;
  91
  92 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  93                               [SDNPHasChain, SDNPOptInFlag]>;
  94
  95 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  96                               [SDNPInFlag]>;
  97 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  98                               [SDNPInFlag]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutFlag]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutFlag, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMSyncBarrier    : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERMCR,
 137                                [SDNPHasChain]>;
 138 def ARMSyncBarrierMCR : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERMCR,
 139                                [SDNPHasChain]>;
 140
 141 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 142
 143 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 144                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 145
 146
 147 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // ARM Instruction Predicate Definitions.
 151 //
 152 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">;
 153 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 154 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 155 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">;
 157 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">;
 158 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 159 def HasV7            : Predicate<"Subtarget->hasV7Ops()">;
 160 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 161 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">;
 162 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">;
 163 def HasNEON          : Predicate<"Subtarget->hasNEON()">;
 164 def HasDivide        : Predicate<"Subtarget->hasDivide()">;
 165 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">;
 166 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">;
 167 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 168 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 169 def IsThumb          : Predicate<"Subtarget->isThumb()">;
 170 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 171 def IsThumb2         : Predicate<"Subtarget->isThumb2()">;
 172 def IsARM            : Predicate<"!Subtarget->isThumb()">;
 173 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 174 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 175
 176 // FIXME: Eventually this will be just "hasV6T2Ops".
 177 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 178 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 179 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 180
 181 //===----------------------------------------------------------------------===//
 182 // ARM Flag Definitions.
 183
 184 class RegConstraint<string C> {
 185   string Constraints = C;
 186 }
 187
 188 //===----------------------------------------------------------------------===//
 189 //  ARM specific transformation functions and pattern fragments.
 190 //
 191
 192 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 193 // so_imm_neg def below.
 194 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 195   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 196 }]>;
 197
 198 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 199 // so_imm_not def below.
 200 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 202 }]>;
 203
 204 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 205 def imm1_15 : PatLeaf<(i32 imm), [{
 206   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 207 }]>;
 208
 209 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 210 def imm16_31 : PatLeaf<(i32 imm), [{
 211   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 212 }]>;
 213
 214 def so_imm_neg :
 215   PatLeaf<(imm), [{
 216     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 217   }], so_imm_neg_XFORM>;
 218
 219 def so_imm_not :
 220   PatLeaf<(imm), [{
 221     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 222   }], so_imm_not_XFORM>;
 223
 224 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 225 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 226   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 227 }]>;
 228
 229 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 230 /// e.g., 0xf000ffff
 231 def bf_inv_mask_imm : Operand<i32>,
 232                       PatLeaf<(imm), [{
 233   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 234 }] > {
 235   string EncoderMethod = "getBitfieldInvertedMaskOpValue";
 236   let PrintMethod = "printBitfieldInvMaskImmOperand";
 237 }
 238
 239 /// Split a 32-bit immediate into two 16 bit parts.
 240 def hi16 : SDNodeXForm<imm, [{
 241   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 242 }]>;
 243
 244 def lo16AllZero : PatLeaf<(i32 imm), [{
 245   // Returns true if all low 16-bits are 0.
 246   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 247 }], hi16>;
 248
 249 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 250 /// [0.65535].
 251 def imm0_65535 : PatLeaf<(i32 imm), [{
 252   return (uint32_t)N->getZExtValue() < 65536;
 253 }]>;
 254
 255 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 256 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 257
 258 /// adde and sube predicates - True based on whether the carry flag output
 259 /// will be needed or not.
 260 def adde_dead_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 262   [{return !N->hasAnyUseOfValue(1);}]>;
 263 def sube_dead_carry :
 264   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 265   [{return !N->hasAnyUseOfValue(1);}]>;
 266 def adde_live_carry :
 267   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 268   [{return N->hasAnyUseOfValue(1);}]>;
 269 def sube_live_carry :
 270   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 271   [{return N->hasAnyUseOfValue(1);}]>;
 272
 273 //===----------------------------------------------------------------------===//
 274 // Operand Definitions.
 275 //
 276
 277 // Branch target.
 278 def brtarget : Operand<OtherVT>;
 279
 280 // A list of registers separated by comma. Used by load/store multiple.
 281 def reglist : Operand<i32> {
 282   let PrintMethod = "printRegisterList";
 283 }
 284
 285 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 286 def cpinst_operand : Operand<i32> {
 287   let PrintMethod = "printCPInstOperand";
 288 }
 289
 290 def jtblock_operand : Operand<i32> {
 291   let PrintMethod = "printJTBlockOperand";
 292 }
 293 def jt2block_operand : Operand<i32> {
 294   let PrintMethod = "printJT2BlockOperand";
 295 }
 296
 297 // Local PC labels.
 298 def pclabel : Operand<i32> {
 299   let PrintMethod = "printPCLabel";
 300 }
 301
 302 def neon_vcvt_imm32 : Operand<i32> {
 303   string EncoderMethod = "getNEONVcvtImm32";
 304 }
 305
 306 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 307 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 308   int32_t v = (int32_t)N->getZExtValue();
 309   return v == 8 || v == 16 || v == 24; }]> {
 310   string EncoderMethod = "getRotImmOpValue";
 311 }
 312
 313 // shift_imm: An integer that encodes a shift amount and the type of shift
 314 // (currently either asr or lsl) using the same encoding used for the
 315 // immediates in so_reg operands.
 316 def shift_imm : Operand<i32> {
 317   let PrintMethod = "printShiftImmOperand";
 318 }
 319
 320 // shifter_operand operands: so_reg and so_imm.
 321 def so_reg : Operand<i32>,    // reg reg imm
 322              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 323                             [shl,srl,sra,rotr]> {
 324   string EncoderMethod = "getSORegOpValue";
 325   let PrintMethod = "printSORegOperand";
 326   let MIOperandInfo = (ops GPR, GPR, i32imm);
 327 }
 328
 329 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 330 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 331 // represented in the imm field in the same 12-bit form that they are encoded
 332 // into so_imm instructions: the 8-bit immediate is the least significant bits
 333 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 334 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 335   string EncoderMethod = "getSOImmOpValue";
 336   let PrintMethod = "printSOImmOperand";
 337 }
 338
 339 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 340 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 341 // get the first/second pieces.
 342 def so_imm2part : Operand<i32>,
 343                   PatLeaf<(imm), [{
 344       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 345     }]> {
 346   let PrintMethod = "printSOImm2PartOperand";
 347 }
 348
 349 def so_imm2part_1 : SDNodeXForm<imm, [{
 350   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 351   return CurDAG->getTargetConstant(V, MVT::i32);
 352 }]>;
 353
 354 def so_imm2part_2 : SDNodeXForm<imm, [{
 355   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 356   return CurDAG->getTargetConstant(V, MVT::i32);
 357 }]>;
 358
 359 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 360       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 361     }]> {
 362   let PrintMethod = "printSOImm2PartOperand";
 363 }
 364
 365 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 366   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 367   return CurDAG->getTargetConstant(V, MVT::i32);
 368 }]>;
 369
 370 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 371   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 372   return CurDAG->getTargetConstant(V, MVT::i32);
 373 }]>;
 374
 375 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 376 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 377   return (int32_t)N->getZExtValue() < 32;
 378 }]>;
 379
 380 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 381 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 382   return (int32_t)N->getZExtValue() < 32;
 383 }]> {
 384   string EncoderMethod = "getImmMinusOneOpValue";
 385 }
 386
 387 // Define ARM specific addressing modes.
 388
 389
 390 // addrmode_imm12 := reg +/- imm12
 391 //
 392 def addrmode_imm12 : Operand<i32>,
 393                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 394
 395   string EncoderMethod = "getAddrModeImm12OpValue";
 396   let PrintMethod = "printAddrModeImm12Operand";
 397   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 398 }
 399 // ldst_so_reg := reg +/- reg shop imm
 400 //
 401 def ldst_so_reg : Operand<i32>,
 402                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 403   // FIXME: Simplify the printer
 404   // FIXME: Add EncoderMethod for this addressing mode
 405   let PrintMethod = "printAddrMode2Operand";
 406   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 407 }
 408
 409 // addrmode2 := reg +/- imm12
 410 //           := reg +/- reg shop imm
 411 //
 412 def addrmode2 : Operand<i32>,
 413                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 414   let PrintMethod = "printAddrMode2Operand";
 415   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 416 }
 417
 418 def am2offset : Operand<i32>,
 419                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 420                 [], [SDNPWantRoot]> {
 421   let PrintMethod = "printAddrMode2OffsetOperand";
 422   let MIOperandInfo = (ops GPR, i32imm);
 423 }
 424
 425 // addrmode3 := reg +/- reg
 426 // addrmode3 := reg +/- imm8
 427 //
 428 def addrmode3 : Operand<i32>,
 429                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 430   let PrintMethod = "printAddrMode3Operand";
 431   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 432 }
 433
 434 def am3offset : Operand<i32>,
 435                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 436                                [], [SDNPWantRoot]> {
 437   let PrintMethod = "printAddrMode3OffsetOperand";
 438   let MIOperandInfo = (ops GPR, i32imm);
 439 }
 440
 441 // addrmode4 := reg, <mode|W>
 442 //
 443 def addrmode4 : Operand<i32>,
 444                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 445   let PrintMethod = "printAddrMode4Operand";
 446   let MIOperandInfo = (ops GPR:$addr, i32imm);
 447 }
 448
 449 // addrmode5 := reg +/- imm8*4
 450 //
 451 def addrmode5 : Operand<i32>,
 452                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 453   let PrintMethod = "printAddrMode5Operand";
 454   let MIOperandInfo = (ops GPR:$base, i32imm);
 455 }
 456
 457 // addrmode6 := reg with optional writeback
 458 //
 459 def addrmode6 : Operand<i32>,
 460                 ComplexPattern<i32, 2, "SelectAddrMode6", []> {
 461   let PrintMethod = "printAddrMode6Operand";
 462   let MIOperandInfo = (ops GPR:$addr, i32imm);
 463 }
 464
 465 def am6offset : Operand<i32> {
 466   let PrintMethod = "printAddrMode6OffsetOperand";
 467   let MIOperandInfo = (ops GPR);
 468 }
 469
 470 // addrmodepc := pc + reg
 471 //
 472 def addrmodepc : Operand<i32>,
 473                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 474   let PrintMethod = "printAddrModePCOperand";
 475   let MIOperandInfo = (ops GPR, i32imm);
 476 }
 477
 478 def nohash_imm : Operand<i32> {
 479   let PrintMethod = "printNoHashImmediate";
 480 }
 481
 482 //===----------------------------------------------------------------------===//
 483
 484 include "ARMInstrFormats.td"
 485
 486 //===----------------------------------------------------------------------===//
 487 // Multiclass helpers...
 488 //
 489
 490 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 491 /// binop that produces a value.
 492 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 493                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 494                         PatFrag opnode, bit Commutable = 0> {
 495   // The register-immediate version is re-materializable. This is useful
 496   // in particular for taking the address of a local.
 497   let isReMaterializable = 1 in {
 498   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 499                iii, opc, "\t$Rd, $Rn, $imm",
 500                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 501     bits<4> Rd;
 502     bits<4> Rn;
 503     bits<12> imm;
 504     let Inst{25} = 1;
 505     let Inst{15-12} = Rd;
 506     let Inst{19-16} = Rn;
 507     let Inst{11-0} = imm;
 508   }
 509   }
 510   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 511                iir, opc, "\t$Rd, $Rn, $Rm",
 512                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 513     bits<4> Rd;
 514     bits<4> Rn;
 515     bits<4> Rm;
 516     let Inst{11-4} = 0b00000000;
 517     let Inst{25} = 0;
 518     let isCommutable = Commutable;
 519     let Inst{3-0} = Rm;
 520     let Inst{15-12} = Rd;
 521     let Inst{19-16} = Rn;
 522   }
 523   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 524                iis, opc, "\t$Rd, $Rn, $shift",
 525                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 526     bits<4> Rd;
 527     bits<4> Rn;
 528     bits<12> shift;
 529     let Inst{25} = 0;
 530     let Inst{11-0} = shift;
 531     let Inst{15-12} = Rd;
 532     let Inst{19-16} = Rn;
 533   }
 534 }
 535
 536 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 537 /// instruction modifies the CPSR register.
 538 let Defs = [CPSR] in {
 539 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 540                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 541                          PatFrag opnode, bit Commutable = 0> {
 542   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 543                iii, opc, "\t$Rd, $Rn, $imm",
 544                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 545     bits<4> Rd;
 546     bits<4> Rn;
 547     bits<12> imm;
 548     let Inst{25} = 1;
 549     let Inst{15-12} = Rd;
 550     let Inst{19-16} = Rn;
 551     let Inst{11-0} = imm;
 552     let Inst{20} = 1;
 553   }
 554   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 555                iir, opc, "\t$Rd, $Rn, $Rm",
 556                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 557     bits<4> Rd;
 558     bits<4> Rn;
 559     bits<4> Rm;
 560     let Inst{11-4} = 0b00000000;
 561     let Inst{25} = 0;
 562     let isCommutable = Commutable;
 563     let Inst{3-0} = Rm;
 564     let Inst{15-12} = Rd;
 565     let Inst{19-16} = Rn;
 566     let Inst{20} = 1;
 567   }
 568   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 569                iis, opc, "\t$Rd, $Rn, $shift",
 570                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 571     bits<4> Rd;
 572     bits<4> Rn;
 573     bits<12> shift;
 574     let Inst{25} = 0;
 575     let Inst{11-0} = shift;
 576     let Inst{15-12} = Rd;
 577     let Inst{19-16} = Rn;
 578     let Inst{20} = 1;
 579   }
 580 }
 581 }
 582
 583 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 584 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 585 /// a explicit result, only implicitly set CPSR.
 586 let isCompare = 1, Defs = [CPSR] in {
 587 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 588                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 589                        PatFrag opnode, bit Commutable = 0> {
 590   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 591                opc, "\t$Rn, $imm",
 592                [(opnode GPR:$Rn, so_imm:$imm)]> {
 593     bits<4> Rn;
 594     bits<12> imm;
 595     let Inst{25} = 1;
 596     let Inst{15-12} = 0b0000;
 597     let Inst{19-16} = Rn;
 598     let Inst{11-0} = imm;
 599     let Inst{20} = 1;
 600     let Inst{20} = 1;
 601   }
 602   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 603                opc, "\t$Rn, $Rm",
 604                [(opnode GPR:$Rn, GPR:$Rm)]> {
 605     bits<4> Rn;
 606     bits<4> Rm;
 607     let Inst{11-4} = 0b00000000;
 608     let Inst{25} = 0;
 609     let isCommutable = Commutable;
 610     let Inst{3-0} = Rm;
 611     let Inst{15-12} = 0b0000;
 612     let Inst{19-16} = Rn;
 613     let Inst{20} = 1;
 614   }
 615   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 616                opc, "\t$Rn, $shift",
 617                [(opnode GPR:$Rn, so_reg:$shift)]> {
 618     bits<4> Rn;
 619     bits<12> shift;
 620     let Inst{25} = 0;
 621     let Inst{11-0} = shift;
 622     let Inst{15-12} = 0b0000;
 623     let Inst{19-16} = Rn;
 624     let Inst{20} = 1;
 625   }
 626 }
 627 }
 628
 629 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 630 /// register and one whose operand is a register rotated by 8/16/24.
 631 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 632 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 633   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 634                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 635                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 636               Requires<[IsARM, HasV6]> {
 637     bits<4> Rd;
 638     bits<4> Rm;
 639     let Inst{15-12} = Rd;
 640     let Inst{3-0}   = Rm;
 641     let Inst{11-10} = 0b00;
 642     let Inst{19-16} = 0b1111;
 643   }
 644   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 645                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 646                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 647               Requires<[IsARM, HasV6]> {
 648     bits<4> Rd;
 649     bits<4> Rm;
 650     bits<2> rot;
 651     let Inst{15-12} = Rd;
 652     let Inst{11-10} = rot;
 653     let Inst{3-0}   = Rm;
 654     let Inst{19-16} = 0b1111;
 655   }
 656 }
 657
 658 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 659   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 660                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 661                  [/* For disassembly only; pattern left blank */]>,
 662               Requires<[IsARM, HasV6]> {
 663     let Inst{11-10} = 0b00;
 664     let Inst{19-16} = 0b1111;
 665   }
 666   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 667                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 668                  [/* For disassembly only; pattern left blank */]>,
 669               Requires<[IsARM, HasV6]> {
 670     bits<2> rot;
 671     let Inst{11-10} = rot;
 672     let Inst{19-16} = 0b1111;
 673   }
 674 }
 675
 676 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 677 /// register and one whose operand is a register rotated by 8/16/24.
 678 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 679   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 680                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 681                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 682                Requires<[IsARM, HasV6]> {
 683     let Inst{11-10} = 0b00;
 684   }
 685   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 686                                              rot_imm:$rot),
 687                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 688                   [(set GPR:$Rd, (opnode GPR:$Rn,
 689                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 690                   Requires<[IsARM, HasV6]> {
 691     bits<4> Rn;
 692     bits<2> rot;
 693     let Inst{19-16} = Rn;
 694     let Inst{11-10} = rot;
 695   }
 696 }
 697
 698 // For disassembly only.
 699 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 700   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 701                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 702                   [/* For disassembly only; pattern left blank */]>,
 703                Requires<[IsARM, HasV6]> {
 704     let Inst{11-10} = 0b00;
 705   }
 706   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 707                                              rot_imm:$rot),
 708                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 709                   [/* For disassembly only; pattern left blank */]>,
 710                   Requires<[IsARM, HasV6]> {
 711     bits<4> Rn;
 712     bits<2> rot;
 713     let Inst{19-16} = Rn;
 714     let Inst{11-10} = rot;
 715   }
 716 }
 717
 718 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 719 let Uses = [CPSR] in {
 720 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 721                              bit Commutable = 0> {
 722   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 723                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 724                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 725                Requires<[IsARM]> {
 726     bits<4> Rd;
 727     bits<4> Rn;
 728     bits<12> imm;
 729     let Inst{25} = 1;
 730     let Inst{15-12} = Rd;
 731     let Inst{19-16} = Rn;
 732     let Inst{11-0} = imm;
 733   }
 734   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 735                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 736                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 737                Requires<[IsARM]> {
 738     bits<4> Rd;
 739     bits<4> Rn;
 740     bits<4> Rm;
 741     let Inst{11-4} = 0b00000000;
 742     let Inst{25} = 0;
 743     let isCommutable = Commutable;
 744     let Inst{3-0} = Rm;
 745     let Inst{15-12} = Rd;
 746     let Inst{19-16} = Rn;
 747   }
 748   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 749                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 750                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 751                Requires<[IsARM]> {
 752     bits<4> Rd;
 753     bits<4> Rn;
 754     bits<12> shift;
 755     let Inst{25} = 0;
 756     let Inst{11-0} = shift;
 757     let Inst{15-12} = Rd;
 758     let Inst{19-16} = Rn;
 759   }
 760 }
 761 // Carry setting variants
 762 let Defs = [CPSR] in {
 763 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 764                              bit Commutable = 0> {
 765   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 766                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 767                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 768                Requires<[IsARM]> {
 769     bits<4> Rd;
 770     bits<4> Rn;
 771     bits<12> imm;
 772     let Inst{15-12} = Rd;
 773     let Inst{19-16} = Rn;
 774     let Inst{11-0} = imm;
 775     let Inst{20} = 1;
 776     let Inst{25} = 1;
 777   }
 778   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 779                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 780                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 781                Requires<[IsARM]> {
 782     bits<4> Rd;
 783     bits<4> Rn;
 784     bits<4> Rm;
 785     let Inst{11-4} = 0b00000000;
 786     let isCommutable = Commutable;
 787     let Inst{3-0} = Rm;
 788     let Inst{15-12} = Rd;
 789     let Inst{19-16} = Rn;
 790     let Inst{20} = 1;
 791     let Inst{25} = 0;
 792   }
 793   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 794                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 795                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 796                Requires<[IsARM]> {
 797     bits<4> Rd;
 798     bits<4> Rn;
 799     bits<12> shift;
 800     let Inst{11-0} = shift;
 801     let Inst{15-12} = Rd;
 802     let Inst{19-16} = Rn;
 803     let Inst{20} = 1;
 804     let Inst{25} = 0;
 805   }
 806 }
 807 }
 808 }
 809
 810 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 811 multiclass AI_ldr1<bit opc22, string opc, InstrItinClass iii,
 812            InstrItinClass iir, PatFrag opnode> {
 813   // Note: We use the complex addrmode_imm12 rather than just an input
 814   // GPR and a constrained immediate so that we can use this to match
 815   // frame index references and avoid matching constant pool references.
 816   def i12 : AIldr1<0b010, opc22, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 817                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 818                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 819     bits<4> Rt;
 820     bits<17> addr;
 821     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 822     let Inst{19-16} = addr{16-13};  // Rn
 823     let Inst{15-12} = Rt;
 824     let Inst{11-0}  = addr{11-0};   // imm12
 825   }
 826   def rs : AIldr1<0b011, opc22, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 827                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 828                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 829     bits<4> Rt;
 830     bits<17> shift;
 831     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 832     let Inst{19-16} = shift{16-13}; // Rn
 833     let Inst{11-0}  = shift{11-0};
 834   }
 835 }
 836 }
 837
 838 //===----------------------------------------------------------------------===//
 839 // Instructions
 840 //===----------------------------------------------------------------------===//
 841
 842 //===----------------------------------------------------------------------===//
 843 //  Miscellaneous Instructions.
 844 //
 845
 846 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 847 /// the function.  The first operand is the ID# for this instruction, the second
 848 /// is the index into the MachineConstantPool that this is, the third is the
 849 /// size in bytes of this constant pool entry.
 850 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 851 def CONSTPOOL_ENTRY :
 852 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 853                     i32imm:$size), NoItinerary, "", []>;
 854
 855 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 856 // from removing one half of the matched pairs. That breaks PEI, which assumes
 857 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 858 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 859 def ADJCALLSTACKUP :
 860 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 861            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 862
 863 def ADJCALLSTACKDOWN :
 864 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 865            [(ARMcallseq_start timm:$amt)]>;
 866 }
 867
 868 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 869              [/* For disassembly only; pattern left blank */]>,
 870           Requires<[IsARM, HasV6T2]> {
 871   let Inst{27-16} = 0b001100100000;
 872   let Inst{15-8} = 0b11110000;
 873   let Inst{7-0} = 0b00000000;
 874 }
 875
 876 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 877              [/* For disassembly only; pattern left blank */]>,
 878           Requires<[IsARM, HasV6T2]> {
 879   let Inst{27-16} = 0b001100100000;
 880   let Inst{15-8} = 0b11110000;
 881   let Inst{7-0} = 0b00000001;
 882 }
 883
 884 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 885              [/* For disassembly only; pattern left blank */]>,
 886           Requires<[IsARM, HasV6T2]> {
 887   let Inst{27-16} = 0b001100100000;
 888   let Inst{15-8} = 0b11110000;
 889   let Inst{7-0} = 0b00000010;
 890 }
 891
 892 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 893              [/* For disassembly only; pattern left blank */]>,
 894           Requires<[IsARM, HasV6T2]> {
 895   let Inst{27-16} = 0b001100100000;
 896   let Inst{15-8} = 0b11110000;
 897   let Inst{7-0} = 0b00000011;
 898 }
 899
 900 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 901              "\t$dst, $a, $b",
 902              [/* For disassembly only; pattern left blank */]>,
 903           Requires<[IsARM, HasV6]> {
 904   bits<4> Rd;
 905   bits<4> Rn;
 906   bits<4> Rm;
 907   let Inst{3-0} = Rm;
 908   let Inst{15-12} = Rd;
 909   let Inst{19-16} = Rn;
 910   let Inst{27-20} = 0b01101000;
 911   let Inst{7-4} = 0b1011;
 912   let Inst{11-8} = 0b1111;
 913 }
 914
 915 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 916              [/* For disassembly only; pattern left blank */]>,
 917           Requires<[IsARM, HasV6T2]> {
 918   let Inst{27-16} = 0b001100100000;
 919   let Inst{15-8} = 0b11110000;
 920   let Inst{7-0} = 0b00000100;
 921 }
 922
 923 // The i32imm operand $val can be used by a debugger to store more information
 924 // about the breakpoint.
 925 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 926               [/* For disassembly only; pattern left blank */]>,
 927            Requires<[IsARM]> {
 928   bits<16> val;
 929   let Inst{3-0} = val{3-0};
 930   let Inst{19-8} = val{15-4};
 931   let Inst{27-20} = 0b00010010;
 932   let Inst{7-4} = 0b0111;
 933 }
 934
 935 // Change Processor State is a system instruction -- for disassembly only.
 936 // The singleton $opt operand contains the following information:
 937 // opt{4-0} = mode from Inst{4-0}
 938 // opt{5} = changemode from Inst{17}
 939 // opt{8-6} = AIF from Inst{8-6}
 940 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 941 // FIXME: Integrated assembler will need these split out.
 942 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 943               [/* For disassembly only; pattern left blank */]>,
 944           Requires<[IsARM]> {
 945   let Inst{31-28} = 0b1111;
 946   let Inst{27-20} = 0b00010000;
 947   let Inst{16} = 0;
 948   let Inst{5} = 0;
 949 }
 950
 951 // Preload signals the memory system of possible future data/instruction access.
 952 // These are for disassembly only.
 953 //
 954 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 955 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 956 multiclass APreLoad<bit data, bit read, string opc> {
 957
 958   def i : AXI<(outs), (ins GPR:$base, neg_zero:$imm), MiscFrm, NoItinerary,
 959                !strconcat(opc, "\t[$base, $imm]"), []> {
 960     let Inst{31-26} = 0b111101;
 961     let Inst{25} = 0; // 0 for immediate form
 962     let Inst{24} = data;
 963     let Inst{22} = read;
 964     let Inst{21-20} = 0b01;
 965   }
 966
 967   def r : AXI<(outs), (ins addrmode2:$addr), MiscFrm, NoItinerary,
 968                !strconcat(opc, "\t$addr"), []> {
 969     let Inst{31-26} = 0b111101;
 970     let Inst{25} = 1; // 1 for register form
 971     let Inst{24} = data;
 972     let Inst{22} = read;
 973     let Inst{21-20} = 0b01;
 974     let Inst{4} = 0;
 975   }
 976 }
 977
 978 defm PLD  : APreLoad<1, 1, "pld">;
 979 defm PLDW : APreLoad<1, 0, "pldw">;
 980 defm PLI  : APreLoad<0, 1, "pli">;
 981
 982 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
 983                  "setend\t$end",
 984                  [/* For disassembly only; pattern left blank */]>,
 985                Requires<[IsARM]> {
 986   bits<1> end;
 987   let Inst{31-10} = 0b1111000100000001000000;
 988   let Inst{9} = end;
 989   let Inst{8-0} = 0;
 990 }
 991
 992 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
 993              [/* For disassembly only; pattern left blank */]>,
 994           Requires<[IsARM, HasV7]> {
 995   bits<4> opt;
 996   let Inst{27-4} = 0b001100100000111100001111;
 997   let Inst{3-0} = opt;
 998 }
 999
1000 // A5.4 Permanently UNDEFINED instructions.
1001 let isBarrier = 1, isTerminator = 1 in
1002 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1003                "trap", [(trap)]>,
1004            Requires<[IsARM]> {
1005   let Inst{27-25} = 0b011;
1006   let Inst{24-20} = 0b11111;
1007   let Inst{7-5} = 0b111;
1008   let Inst{4} = 0b1;
1009 }
1010
1011 // Address computation and loads and stores in PIC mode.
1012 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1013 //        classes (AXI1, et.al.) and so have encoding information and such,
1014 //        which is suboptimal. Once the rest of the code emitter (including
1015 //        JIT) is MC-ized we should look at refactoring these into true
1016 //        pseudos.
1017 let isNotDuplicable = 1 in {
1018 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1019                   Pseudo, IIC_iALUr, "",
1020                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1021
1022 let AddedComplexity = 10 in {
1023 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1024                   Pseudo, IIC_iLoad_r, "",
1025                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1026
1027 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1028             Pseudo, IIC_iLoad_bh_r, "",
1029                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1030
1031 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1032             Pseudo, IIC_iLoad_bh_r, "",
1033                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1034
1035 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1036            Pseudo, IIC_iLoad_bh_r, "",
1037                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1038
1039 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1040            Pseudo, IIC_iLoad_bh_r, "",
1041                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1042 }
1043 let AddedComplexity = 10 in {
1044 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1045                Pseudo, IIC_iStore_r, "",
1046                [(store GPR:$src, addrmodepc:$addr)]>;
1047
1048 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1049            Pseudo, IIC_iStore_bh_r, "",
1050                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1051
1052 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1053            Pseudo, IIC_iStore_bh_r, "",
1054                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1055 }
1056 } // isNotDuplicable = 1
1057
1058
1059 // LEApcrel - Load a pc-relative address into a register without offending the
1060 // assembler.
1061 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1062 // the ADR instruction. Is this the right way to handle that? They need
1063 // encoding information regardless.
1064 let neverHasSideEffects = 1 in {
1065 let isReMaterializable = 1 in
1066 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1067                     Pseudo, IIC_iALUi,
1068                     "adr$p\t$dst, #$label", []>;
1069
1070 } // neverHasSideEffects
1071 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1072                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1073                       Pseudo, IIC_iALUi,
1074                       "adr$p\t$dst, #${label}_${id}", []> {
1075     let Inst{25} = 1;
1076 }
1077
1078 //===----------------------------------------------------------------------===//
1079 //  Control Flow Instructions.
1080 //
1081
1082 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1083   // ARMV4T and above
1084   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1085                   "bx", "\tlr", [(ARMretflag)]>,
1086                Requires<[IsARM, HasV4T]> {
1087     let Inst{27-0}  = 0b0001001011111111111100011110;
1088   }
1089
1090   // ARMV4 only
1091   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1092                   "mov", "\tpc, lr", [(ARMretflag)]>,
1093                Requires<[IsARM, NoV4T]> {
1094     let Inst{27-0} = 0b0001101000001111000000001110;
1095   }
1096 }
1097
1098 // Indirect branches
1099 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1100   // ARMV4T and above
1101   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1102                   [(brind GPR:$dst)]>,
1103               Requires<[IsARM, HasV4T]> {
1104     bits<4> dst;
1105     let Inst{31-4} = 0b1110000100101111111111110001;
1106     let Inst{3-0}   = dst;
1107   }
1108
1109   // ARMV4 only
1110   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1111                   [(brind GPR:$dst)]>,
1112               Requires<[IsARM, NoV4T]> {
1113     bits<4> dst;
1114     let Inst{31-4} = 0b1110000110100000111100000000;
1115     let Inst{3-0}   = dst;
1116   }
1117 }
1118
1119 // FIXME: remove when we have a way to marking a MI with these properties.
1120 // FIXME: Should pc be an implicit operand like PICADD, etc?
1121 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1122     hasExtraDefRegAllocReq = 1 in
1123   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1124                                         reglist:$dsts, variable_ops),
1125                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1126                        "ldm${addr:submode}${p}\t$addr!, $dsts",
1127                        "$addr.addr = $wb", []>;
1128
1129 // On non-Darwin platforms R9 is callee-saved.
1130 let isCall = 1,
1131   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1132           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1133           D16, D17, D18, D19, D20, D21, D22, D23,
1134           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1135   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1136                 IIC_Br, "bl\t$func",
1137                 [(ARMcall tglobaladdr:$func)]>,
1138             Requires<[IsARM, IsNotDarwin]> {
1139     let Inst{31-28} = 0b1110;
1140     // FIXME: Encoding info for $func. Needs fixups bits.
1141   }
1142
1143   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1144                    IIC_Br, "bl", "\t$func",
1145                    [(ARMcall_pred tglobaladdr:$func)]>,
1146                 Requires<[IsARM, IsNotDarwin]>;
1147
1148   // ARMv5T and above
1149   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1150                 IIC_Br, "blx\t$func",
1151                 [(ARMcall GPR:$func)]>,
1152             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1153     bits<4> func;
1154     let Inst{27-4} = 0b000100101111111111110011;
1155     let Inst{3-0}   = func;
1156   }
1157
1158   // ARMv4T
1159   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1160   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1161                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1162                   [(ARMcall_nolink tGPR:$func)]>,
1163            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1164     bits<4> func;
1165     let Inst{27-4} = 0b000100101111111111110001;
1166     let Inst{3-0}   = func;
1167   }
1168
1169   // ARMv4
1170   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1171                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1172                  [(ARMcall_nolink tGPR:$func)]>,
1173            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1174     bits<4> func;
1175     let Inst{27-4} = 0b000110100000111100000000;
1176     let Inst{3-0}   = func;
1177   }
1178 }
1179
1180 // On Darwin R9 is call-clobbered.
1181 let isCall = 1,
1182   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1183           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1184           D16, D17, D18, D19, D20, D21, D22, D23,
1185           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1186   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1187                 IIC_Br, "bl\t$func",
1188                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1189     let Inst{31-28} = 0b1110;
1190     // FIXME: Encoding info for $func. Needs fixups bits.
1191   }
1192
1193   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1194                    IIC_Br, "bl", "\t$func",
1195                    [(ARMcall_pred tglobaladdr:$func)]>,
1196                   Requires<[IsARM, IsDarwin]>;
1197
1198   // ARMv5T and above
1199   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1200                 IIC_Br, "blx\t$func",
1201                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1202     bits<4> func;
1203     let Inst{27-4} = 0b000100101111111111110011;
1204     let Inst{3-0}   = func;
1205   }
1206
1207   // ARMv4T
1208   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1209   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1210                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1211                   [(ARMcall_nolink tGPR:$func)]>,
1212              Requires<[IsARM, HasV4T, IsDarwin]> {
1213     bits<4> func;
1214     let Inst{27-4} = 0b000100101111111111110001;
1215     let Inst{3-0}   = func;
1216   }
1217
1218   // ARMv4
1219   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1220                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1221                  [(ARMcall_nolink tGPR:$func)]>,
1222            Requires<[IsARM, NoV4T, IsDarwin]> {
1223     bits<4> func;
1224     let Inst{27-4} = 0b000110100000111100000000;
1225     let Inst{3-0}   = func;
1226   }
1227 }
1228
1229 // Tail calls.
1230
1231 // FIXME: These should probably be xformed into the non-TC versions of the
1232 // instructions as part of MC lowering.
1233 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1234   // Darwin versions.
1235   let Defs = [R0, R1, R2, R3, R9, R12,
1236               D0, D1, D2, D3, D4, D5, D6, D7,
1237               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1238               D27, D28, D29, D30, D31, PC],
1239       Uses = [SP] in {
1240     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1241                        Pseudo, IIC_Br,
1242                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1243
1244     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1245                        Pseudo, IIC_Br,
1246                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1247
1248     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1249                    IIC_Br, "b\t$dst  @ TAILCALL",
1250                    []>, Requires<[IsDarwin]>;
1251
1252     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1253                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1254                    []>, Requires<[IsDarwin]>;
1255
1256     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1257                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1258                    []>, Requires<[IsDarwin]> {
1259       bits<4> dst;
1260       let Inst{31-4} = 0b1110000100101111111111110001;
1261       let Inst{3-0}  = dst;
1262     }
1263   }
1264
1265   // Non-Darwin versions (the difference is R9).
1266   let Defs = [R0, R1, R2, R3, R12,
1267               D0, D1, D2, D3, D4, D5, D6, D7,
1268               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1269               D27, D28, D29, D30, D31, PC],
1270       Uses = [SP] in {
1271     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1272                        Pseudo, IIC_Br,
1273                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1274
1275     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1276                        Pseudo, IIC_Br,
1277                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1278
1279     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1280                    IIC_Br, "b\t$dst  @ TAILCALL",
1281                    []>, Requires<[IsARM, IsNotDarwin]>;
1282
1283     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1284                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1285                    []>, Requires<[IsThumb, IsNotDarwin]>;
1286
1287     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1288                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1289                    []>, Requires<[IsNotDarwin]> {
1290       bits<4> dst;
1291       let Inst{31-4} = 0b1110000100101111111111110001;
1292       let Inst{3-0}  = dst;
1293     }
1294   }
1295 }
1296
1297 let isBranch = 1, isTerminator = 1 in {
1298   // B is "predicable" since it can be xformed into a Bcc.
1299   let isBarrier = 1 in {
1300     let isPredicable = 1 in
1301     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1302                 "b\t$target", [(br bb:$target)]>;
1303
1304   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1305   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1306                     IIC_Br, "mov\tpc, $target$jt",
1307                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1308     let Inst{11-4}  = 0b00000000;
1309     let Inst{15-12} = 0b1111;
1310     let Inst{20}    = 0; // S Bit
1311     let Inst{24-21} = 0b1101;
1312     let Inst{27-25} = 0b000;
1313   }
1314   def BR_JTm : JTI<(outs),
1315                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1316                    IIC_Br, "ldr\tpc, $target$jt",
1317                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1318                      imm:$id)]> {
1319     let Inst{15-12} = 0b1111;
1320     let Inst{20}    = 1; // L bit
1321     let Inst{21}    = 0; // W bit
1322     let Inst{22}    = 0; // B bit
1323     let Inst{24}    = 1; // P bit
1324     let Inst{27-25} = 0b011;
1325   }
1326   def BR_JTadd : JTI<(outs),
1327                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1328                     IIC_Br, "add\tpc, $target, $idx$jt",
1329                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1330                       imm:$id)]> {
1331     let Inst{15-12} = 0b1111;
1332     let Inst{20}    = 0; // S bit
1333     let Inst{24-21} = 0b0100;
1334     let Inst{27-25} = 0b000;
1335   }
1336   } // isNotDuplicable = 1, isIndirectBranch = 1
1337   } // isBarrier = 1
1338
1339   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1340   // a two-value operand where a dag node expects two operands. :(
1341   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1342                IIC_Br, "b", "\t$target",
1343                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1344 }
1345
1346 // Branch and Exchange Jazelle -- for disassembly only
1347 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1348               [/* For disassembly only; pattern left blank */]> {
1349   let Inst{23-20} = 0b0010;
1350   //let Inst{19-8} = 0xfff;
1351   let Inst{7-4} = 0b0010;
1352 }
1353
1354 // Secure Monitor Call is a system instruction -- for disassembly only
1355 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1356               [/* For disassembly only; pattern left blank */]> {
1357   bits<4> opt;
1358   let Inst{23-4} = 0b01100000000000000111;
1359   let Inst{3-0} = opt;
1360 }
1361
1362 // Supervisor Call (Software Interrupt) -- for disassembly only
1363 let isCall = 1 in {
1364 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1365               [/* For disassembly only; pattern left blank */]> {
1366   bits<24> svc;
1367   let Inst{23-0} = svc;
1368 }
1369 }
1370
1371 // Store Return State is a system instruction -- for disassembly only
1372 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1373                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1374                 [/* For disassembly only; pattern left blank */]> {
1375   let Inst{31-28} = 0b1111;
1376   let Inst{22-20} = 0b110; // W = 1
1377 }
1378
1379 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1380                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1381                 [/* For disassembly only; pattern left blank */]> {
1382   let Inst{31-28} = 0b1111;
1383   let Inst{22-20} = 0b100; // W = 0
1384 }
1385
1386 // Return From Exception is a system instruction -- for disassembly only
1387 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1388                 NoItinerary, "rfe${addr:submode}\t$base!",
1389                 [/* For disassembly only; pattern left blank */]> {
1390   let Inst{31-28} = 0b1111;
1391   let Inst{22-20} = 0b011; // W = 1
1392 }
1393
1394 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1395                 NoItinerary, "rfe${addr:submode}\t$base",
1396                 [/* For disassembly only; pattern left blank */]> {
1397   let Inst{31-28} = 0b1111;
1398   let Inst{22-20} = 0b001; // W = 0
1399 }
1400
1401 //===----------------------------------------------------------------------===//
1402 //  Load / store Instructions.
1403 //
1404
1405 // Load
1406
1407
1408 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_i, IIC_iLoad_r,
1409                     UnOpFrag<(load node:$Src)>>;
1410 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_r,
1411                     UnOpFrag<(zextloadi8 node:$Src)>>;
1412
1413 // Special LDR for loads from non-pc-relative constpools.
1414 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1415     isReMaterializable = 1 in
1416 def LDRcp : AIldr1<0b010, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1417                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr", []> {
1418   bits<4> Rt;
1419   bits<17> addr;
1420   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1421   let Inst{19-16} = 0b1111;
1422   let Inst{15-12} = Rt;
1423   let Inst{11-0}  = addr{11-0};   // imm12
1424 }
1425
1426 // Loads with zero extension
1427 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1428                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1429                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1430
1431 // Loads with sign extension
1432 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1433                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1434                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1435
1436 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1437                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1438                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1439
1440 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1441 // Load doubleword
1442 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1443                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1444                  []>, Requires<[IsARM, HasV5TE]>;
1445
1446 // Indexed loads
1447 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1448                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_ru,
1449                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1450
1451 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1452                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1453                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1454
1455 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1456                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1457                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1458
1459 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1460                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1461                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1462
1463 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1464                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_bh_ru,
1465                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1466
1467 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1468                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1469                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1470
1471 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1472                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1473                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1474
1475 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1476                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1477                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1478
1479 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1480                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1481                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1482
1483 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1484                     (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1485                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1486
1487 // For disassembly only
1488 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1489                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1490                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1491                 Requires<[IsARM, HasV5TE]>;
1492
1493 // For disassembly only
1494 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1495                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1496             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1497                 Requires<[IsARM, HasV5TE]>;
1498
1499 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1500
1501 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1502
1503 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1504                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1505                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1506   let Inst{21} = 1; // overwrite
1507 }
1508
1509 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1510                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1511                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1512   let Inst{21} = 1; // overwrite
1513 }
1514
1515 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1516                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1517                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1518   let Inst{21} = 1; // overwrite
1519 }
1520
1521 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1522                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1523                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1524   let Inst{21} = 1; // overwrite
1525 }
1526
1527 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1528                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1529                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1530   let Inst{21} = 1; // overwrite
1531 }
1532
1533 // Store
1534 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStore_r,
1535                "str", "\t$src, $addr",
1536                [(store GPR:$src, addrmode2:$addr)]>;
1537
1538 // Stores with truncate
1539 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1540                IIC_iStore_bh_r, "strh", "\t$src, $addr",
1541                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1542
1543 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm,
1544                IIC_iStore_bh_r, "strb", "\t$src, $addr",
1545                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
1546
1547 // Store doubleword
1548 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1549 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1550                StMiscFrm, IIC_iStore_d_r,
1551                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1552
1553 // Indexed stores
1554 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1555                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1556                      StFrm, IIC_iStore_ru,
1557                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1558                     [(set GPR:$base_wb,
1559                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1560
1561 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1562                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1563                      StFrm, IIC_iStore_ru,
1564                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1565                     [(set GPR:$base_wb,
1566                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1567
1568 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1569                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1570                      StMiscFrm, IIC_iStore_ru,
1571                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1572                     [(set GPR:$base_wb,
1573                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1574
1575 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1576                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1577                      StMiscFrm, IIC_iStore_bh_ru,
1578                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1579                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1580                                          GPR:$base, am3offset:$offset))]>;
1581
1582 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1583                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1584                      StFrm, IIC_iStore_bh_ru,
1585                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1586                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1587                                          GPR:$base, am2offset:$offset))]>;
1588
1589 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1590                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1591                      StFrm, IIC_iStore_bh_ru,
1592                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1593                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1594                                          GPR:$base, am2offset:$offset))]>;
1595
1596 // For disassembly only
1597 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1598                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1599                      StMiscFrm, IIC_iStore_d_ru,
1600                      "strd", "\t$src1, $src2, [$base, $offset]!",
1601                      "$base = $base_wb", []>;
1602
1603 // For disassembly only
1604 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1605                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1606                      StMiscFrm, IIC_iStore_d_ru,
1607                      "strd", "\t$src1, $src2, [$base], $offset",
1608                      "$base = $base_wb", []>;
1609
1610 // STRT, STRBT, and STRHT are for disassembly only.
1611
1612 def STRT : AI2stwpo<(outs GPR:$base_wb),
1613                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1614                     StFrm, IIC_iStore_ru,
1615                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1616                     [/* For disassembly only; pattern left blank */]> {
1617   let Inst{21} = 1; // overwrite
1618 }
1619
1620 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1621                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1622                      StFrm, IIC_iStore_bh_ru,
1623                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1624                      [/* For disassembly only; pattern left blank */]> {
1625   let Inst{21} = 1; // overwrite
1626 }
1627
1628 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1629                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1630                     StMiscFrm, IIC_iStore_bh_ru,
1631                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1632                     [/* For disassembly only; pattern left blank */]> {
1633   let Inst{21} = 1; // overwrite
1634 }
1635
1636 //===----------------------------------------------------------------------===//
1637 //  Load / store multiple Instructions.
1638 //
1639
1640 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1641 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1642                           reglist:$dsts, variable_ops),
1643                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1644                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1645
1646 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1647                                       reglist:$dsts, variable_ops),
1648                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1649                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1650                      "$addr.addr = $wb", []>;
1651 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1652
1653 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1654 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1655                           reglist:$srcs, variable_ops),
1656                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1657                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1658
1659 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1660                                       reglist:$srcs, variable_ops),
1661                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1662                      "stm${addr:submode}${p}\t$addr!, $srcs",
1663                      "$addr.addr = $wb", []>;
1664 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1665
1666 //===----------------------------------------------------------------------===//
1667 //  Move Instructions.
1668 //
1669
1670 let neverHasSideEffects = 1 in
1671 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1672                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1673   bits<4> Rd;
1674   bits<4> Rm;
1675
1676   let Inst{11-4} = 0b00000000;
1677   let Inst{25} = 0;
1678   let Inst{3-0} = Rm;
1679   let Inst{15-12} = Rd;
1680 }
1681
1682 // A version for the smaller set of tail call registers.
1683 let neverHasSideEffects = 1 in
1684 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1685                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1686   bits<4> Rd;
1687   bits<4> Rm;
1688
1689   let Inst{11-4} = 0b00000000;
1690   let Inst{25} = 0;
1691   let Inst{3-0} = Rm;
1692   let Inst{15-12} = Rd;
1693 }
1694
1695 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins so_reg:$src),
1696                 DPSoRegFrm, IIC_iMOVsr,
1697                 "mov", "\t$Rd, $src", [(set GPR:$Rd, so_reg:$src)]>, UnaryDP {
1698   bits<4> Rd;
1699   bits<12> src;
1700   let Inst{15-12} = Rd;
1701   let Inst{11-0} = src;
1702   let Inst{25} = 0;
1703 }
1704
1705 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1706 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1707                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1708   bits<4> Rd;
1709   bits<12> imm;
1710   let Inst{25} = 1;
1711   let Inst{15-12} = Rd;
1712   let Inst{19-16} = 0b0000;
1713   let Inst{11-0} = imm;
1714 }
1715
1716 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1717 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1718                  DPFrm, IIC_iMOVi,
1719                  "movw", "\t$Rd, $imm",
1720                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1721                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1722   bits<4> Rd;
1723   bits<16> imm;
1724   let Inst{15-12} = Rd;
1725   let Inst{11-0}  = imm{11-0};
1726   let Inst{19-16} = imm{15-12};
1727   let Inst{20} = 0;
1728   let Inst{25} = 1;
1729 }
1730
1731 let Constraints = "$src = $Rd" in
1732 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1733                   DPFrm, IIC_iMOVi,
1734                   "movt", "\t$Rd, $imm",
1735                   [(set GPR:$Rd,
1736                         (or (and GPR:$src, 0xffff),
1737                             lo16AllZero:$imm))]>, UnaryDP,
1738                   Requires<[IsARM, HasV6T2]> {
1739   bits<4> Rd;
1740   bits<16> imm;
1741   let Inst{15-12} = Rd;
1742   let Inst{11-0}  = imm{11-0};
1743   let Inst{19-16} = imm{15-12};
1744   let Inst{20} = 0;
1745   let Inst{25} = 1;
1746 }
1747
1748 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1749       Requires<[IsARM, HasV6T2]>;
1750
1751 let Uses = [CPSR] in
1752 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
1753                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1754                     Requires<[IsARM]>;
1755
1756 // These aren't really mov instructions, but we have to define them this way
1757 // due to flag operands.
1758
1759 let Defs = [CPSR] in {
1760 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1761                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1762                       Requires<[IsARM]>;
1763 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1764                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1765                       Requires<[IsARM]>;
1766 }
1767
1768 //===----------------------------------------------------------------------===//
1769 //  Extend Instructions.
1770 //
1771
1772 // Sign extenders
1773
1774 defm SXTB  : AI_ext_rrot<0b01101010,
1775                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1776 defm SXTH  : AI_ext_rrot<0b01101011,
1777                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1778
1779 defm SXTAB : AI_exta_rrot<0b01101010,
1780                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1781 defm SXTAH : AI_exta_rrot<0b01101011,
1782                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1783
1784 // For disassembly only
1785 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1786
1787 // For disassembly only
1788 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1789
1790 // Zero extenders
1791
1792 let AddedComplexity = 16 in {
1793 defm UXTB   : AI_ext_rrot<0b01101110,
1794                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1795 defm UXTH   : AI_ext_rrot<0b01101111,
1796                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1797 defm UXTB16 : AI_ext_rrot<0b01101100,
1798                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1799
1800 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1801 //        The transformation should probably be done as a combiner action
1802 //        instead so we can include a check for masking back in the upper
1803 //        eight bits of the source into the lower eight bits of the result.
1804 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1805 //               (UXTB16r_rot GPR:$Src, 24)>;
1806 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1807                (UXTB16r_rot GPR:$Src, 8)>;
1808
1809 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
1810                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1811 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
1812                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1813 }
1814
1815 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1816 // For disassembly only
1817 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
1818
1819
1820 def SBFX  : I<(outs GPR:$Rd),
1821               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1822                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1823                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1824                Requires<[IsARM, HasV6T2]> {
1825   bits<4> Rd;
1826   bits<4> Rn;
1827   bits<5> lsb;
1828   bits<5> width;
1829   let Inst{27-21} = 0b0111101;
1830   let Inst{6-4}   = 0b101;
1831   let Inst{20-16} = width;
1832   let Inst{15-12} = Rd;
1833   let Inst{11-7}  = lsb;
1834   let Inst{3-0}   = Rn;
1835 }
1836
1837 def UBFX  : I<(outs GPR:$Rd),
1838               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1839                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1840                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1841                Requires<[IsARM, HasV6T2]> {
1842   bits<4> Rd;
1843   bits<4> Rn;
1844   bits<5> lsb;
1845   bits<5> width;
1846   let Inst{27-21} = 0b0111111;
1847   let Inst{6-4}   = 0b101;
1848   let Inst{20-16} = width;
1849   let Inst{15-12} = Rd;
1850   let Inst{11-7}  = lsb;
1851   let Inst{3-0}   = Rn;
1852 }
1853
1854 //===----------------------------------------------------------------------===//
1855 //  Arithmetic Instructions.
1856 //
1857
1858 defm ADD  : AsI1_bin_irs<0b0100, "add",
1859                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1860                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1861 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1862                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1863                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1864
1865 // ADD and SUB with 's' bit set.
1866 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1867                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1868                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1869 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1870                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1871                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1872
1873 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1874                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1875 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1876                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1877 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1878                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1879 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1880                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1881
1882 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1883                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
1884                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
1885   bits<4> Rd;
1886   bits<4> Rn;
1887   bits<12> imm;
1888   let Inst{25} = 1;
1889   let Inst{15-12} = Rd;
1890   let Inst{19-16} = Rn;
1891   let Inst{11-0} = imm;
1892 }
1893
1894 // The reg/reg form is only defined for the disassembler; for codegen it is
1895 // equivalent to SUBrr.
1896 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1897                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
1898                  [/* For disassembly only; pattern left blank */]> {
1899   bits<4> Rd;
1900   bits<4> Rn;
1901   bits<4> Rm;
1902   let Inst{11-4} = 0b00000000;
1903   let Inst{25} = 0;
1904   let Inst{3-0} = Rm;
1905   let Inst{15-12} = Rd;
1906   let Inst{19-16} = Rn;
1907 }
1908
1909 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1910                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
1911                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
1912   bits<4> Rd;
1913   bits<4> Rn;
1914   bits<12> shift;
1915   let Inst{25} = 0;
1916   let Inst{11-0} = shift;
1917   let Inst{15-12} = Rd;
1918   let Inst{19-16} = Rn;
1919 }
1920
1921 // RSB with 's' bit set.
1922 let Defs = [CPSR] in {
1923 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1924                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
1925                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
1926   bits<4> Rd;
1927   bits<4> Rn;
1928   bits<12> imm;
1929   let Inst{25} = 1;
1930   let Inst{20} = 1;
1931   let Inst{15-12} = Rd;
1932   let Inst{19-16} = Rn;
1933   let Inst{11-0} = imm;
1934 }
1935 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1936                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
1937                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
1938   bits<4> Rd;
1939   bits<4> Rn;
1940   bits<12> shift;
1941   let Inst{25} = 0;
1942   let Inst{20} = 1;
1943   let Inst{11-0} = shift;
1944   let Inst{15-12} = Rd;
1945   let Inst{19-16} = Rn;
1946 }
1947 }
1948
1949 let Uses = [CPSR] in {
1950 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1951                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
1952                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
1953                  Requires<[IsARM]> {
1954   bits<4> Rd;
1955   bits<4> Rn;
1956   bits<12> imm;
1957   let Inst{25} = 1;
1958   let Inst{15-12} = Rd;
1959   let Inst{19-16} = Rn;
1960   let Inst{11-0} = imm;
1961 }
1962 // The reg/reg form is only defined for the disassembler; for codegen it is
1963 // equivalent to SUBrr.
1964 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1965                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
1966                  [/* For disassembly only; pattern left blank */]> {
1967   bits<4> Rd;
1968   bits<4> Rn;
1969   bits<4> Rm;
1970   let Inst{11-4} = 0b00000000;
1971   let Inst{25} = 0;
1972   let Inst{3-0} = Rm;
1973   let Inst{15-12} = Rd;
1974   let Inst{19-16} = Rn;
1975 }
1976 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1977                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
1978                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
1979                  Requires<[IsARM]> {
1980   bits<4> Rd;
1981   bits<4> Rn;
1982   bits<12> shift;
1983   let Inst{25} = 0;
1984   let Inst{11-0} = shift;
1985   let Inst{15-12} = Rd;
1986   let Inst{19-16} = Rn;
1987 }
1988 }
1989
1990 // FIXME: Allow these to be predicated.
1991 let Defs = [CPSR], Uses = [CPSR] in {
1992 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1993                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
1994                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
1995                   Requires<[IsARM]> {
1996   bits<4> Rd;
1997   bits<4> Rn;
1998   bits<12> imm;
1999   let Inst{25} = 1;
2000   let Inst{20} = 1;
2001   let Inst{15-12} = Rd;
2002   let Inst{19-16} = Rn;
2003   let Inst{11-0} = imm;
2004 }
2005 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2006                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2007                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2008                   Requires<[IsARM]> {
2009   bits<4> Rd;
2010   bits<4> Rn;
2011   bits<12> shift;
2012   let Inst{25} = 0;
2013   let Inst{20} = 1;
2014   let Inst{11-0} = shift;
2015   let Inst{15-12} = Rd;
2016   let Inst{19-16} = Rn;
2017 }
2018 }
2019
2020 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2021 // The assume-no-carry-in form uses the negation of the input since add/sub
2022 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2023 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2024 // details.
2025 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2026              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2027 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2028              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2029 // The with-carry-in form matches bitwise not instead of the negation.
2030 // Effectively, the inverse interpretation of the carry flag already accounts
2031 // for part of the negation.
2032 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2033              (SBCri  GPR:$src, so_imm_not:$imm)>;
2034
2035 // Note: These are implemented in C++ code, because they have to generate
2036 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2037 // cannot produce.
2038 // (mul X, 2^n+1) -> (add (X << n), X)
2039 // (mul X, 2^n-1) -> (rsb X, (X << n))
2040
2041 // ARM Arithmetic Instruction -- for disassembly only
2042 // GPR:$dst = GPR:$a op GPR:$b
2043 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2044           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2045   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2046        opc, "\t$Rd, $Rn, $Rm", pattern> {
2047   bits<4> Rd;
2048   bits<4> Rn;
2049   bits<4> Rm;
2050   let Inst{27-20} = op27_20;
2051   let Inst{11-4} = op11_4;
2052   let Inst{19-16} = Rn;
2053   let Inst{15-12} = Rd;
2054   let Inst{3-0}   = Rm;
2055 }
2056
2057 // Saturating add/subtract -- for disassembly only
2058
2059 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2060                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2061 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2062                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2063 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2064 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2065
2066 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2067 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2068 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2069 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2070 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2071 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2072 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2073 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2074 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2075 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2076 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2077 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2078
2079 // Signed/Unsigned add/subtract -- for disassembly only
2080
2081 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2082 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2083 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2084 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2085 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2086 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2087 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2088 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2089 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2090 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2091 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2092 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2093
2094 // Signed/Unsigned halving add/subtract -- for disassembly only
2095
2096 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2097 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2098 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2099 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2100 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2101 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2102 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2103 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2104 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2105 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2106 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2107 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2108
2109 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2110
2111 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2112                 MulFrm /* for convenience */, NoItinerary, "usad8",
2113                 "\t$Rd, $Rn, $Rm", []>,
2114              Requires<[IsARM, HasV6]> {
2115   bits<4> Rd;
2116   bits<4> Rn;
2117   bits<4> Rm;
2118   let Inst{27-20} = 0b01111000;
2119   let Inst{15-12} = 0b1111;
2120   let Inst{7-4} = 0b0001;
2121   let Inst{19-16} = Rd;
2122   let Inst{11-8} = Rm;
2123   let Inst{3-0} = Rn;
2124 }
2125 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2126                 MulFrm /* for convenience */, NoItinerary, "usada8",
2127                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2128              Requires<[IsARM, HasV6]> {
2129   bits<4> Rd;
2130   bits<4> Rn;
2131   bits<4> Rm;
2132   bits<4> Ra;
2133   let Inst{27-20} = 0b01111000;
2134   let Inst{7-4} = 0b0001;
2135   let Inst{19-16} = Rd;
2136   let Inst{15-12} = Ra;
2137   let Inst{11-8} = Rm;
2138   let Inst{3-0} = Rn;
2139 }
2140
2141 // Signed/Unsigned saturate -- for disassembly only
2142
2143 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2144               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2145               [/* For disassembly only; pattern left blank */]> {
2146   bits<4> Rd;
2147   bits<5> sat_imm;
2148   bits<4> Rn;
2149   bits<8> sh;
2150   let Inst{27-21} = 0b0110101;
2151   let Inst{5-4} = 0b01;
2152   let Inst{20-16} = sat_imm;
2153   let Inst{15-12} = Rd;
2154   let Inst{11-7} = sh{7-3};
2155   let Inst{6} = sh{0};
2156   let Inst{3-0} = Rn;
2157 }
2158
2159 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2160                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2161                 [/* For disassembly only; pattern left blank */]> {
2162   bits<4> Rd;
2163   bits<4> sat_imm;
2164   bits<4> Rn;
2165   let Inst{27-20} = 0b01101010;
2166   let Inst{11-4} = 0b11110011;
2167   let Inst{15-12} = Rd;
2168   let Inst{19-16} = sat_imm;
2169   let Inst{3-0} = Rn;
2170 }
2171
2172 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2173               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2174               [/* For disassembly only; pattern left blank */]> {
2175   bits<4> Rd;
2176   bits<5> sat_imm;
2177   bits<4> Rn;
2178   bits<8> sh;
2179   let Inst{27-21} = 0b0110111;
2180   let Inst{5-4} = 0b01;
2181   let Inst{15-12} = Rd;
2182   let Inst{11-7} = sh{7-3};
2183   let Inst{6} = sh{0};
2184   let Inst{20-16} = sat_imm;
2185   let Inst{3-0} = Rn;
2186 }
2187
2188 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2189                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2190                 [/* For disassembly only; pattern left blank */]> {
2191   bits<4> Rd;
2192   bits<4> sat_imm;
2193   bits<4> Rn;
2194   let Inst{27-20} = 0b01101110;
2195   let Inst{11-4} = 0b11110011;
2196   let Inst{15-12} = Rd;
2197   let Inst{19-16} = sat_imm;
2198   let Inst{3-0} = Rn;
2199 }
2200
2201 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2202 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2203
2204 //===----------------------------------------------------------------------===//
2205 //  Bitwise Instructions.
2206 //
2207
2208 defm AND   : AsI1_bin_irs<0b0000, "and",
2209                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2210                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2211 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2212                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2213                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2214 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2215                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2216                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2217 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2218                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2219                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2220
2221 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2222                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2223                "bfc", "\t$Rd, $imm", "$src = $Rd",
2224                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2225                Requires<[IsARM, HasV6T2]> {
2226   bits<4> Rd;
2227   bits<10> imm;
2228   let Inst{27-21} = 0b0111110;
2229   let Inst{6-0}   = 0b0011111;
2230   let Inst{15-12} = Rd;
2231   let Inst{11-7}  = imm{4-0}; // lsb
2232   let Inst{20-16} = imm{9-5}; // width
2233 }
2234
2235 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2236 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2237                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2238                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2239                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2240                                 bf_inv_mask_imm:$imm))]>,
2241                Requires<[IsARM, HasV6T2]> {
2242   bits<4> Rd;
2243   bits<4> Rn;
2244   bits<10> imm;
2245   let Inst{27-21} = 0b0111110;
2246   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2247   let Inst{15-12} = Rd;
2248   let Inst{11-7}  = imm{4-0}; // lsb
2249   let Inst{20-16} = imm{9-5}; // width
2250   let Inst{3-0}   = Rn;
2251 }
2252
2253 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2254                   "mvn", "\t$Rd, $Rm",
2255                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2256   bits<4> Rd;
2257   bits<4> Rm;
2258   let Inst{25} = 0;
2259   let Inst{19-16} = 0b0000;
2260   let Inst{11-4} = 0b00000000;
2261   let Inst{15-12} = Rd;
2262   let Inst{3-0} = Rm;
2263 }
2264 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2265                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2266                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2267   bits<4> Rd;
2268   bits<4> Rm;
2269   bits<12> shift;
2270   let Inst{25} = 0;
2271   let Inst{19-16} = 0b0000;
2272   let Inst{15-12} = Rd;
2273   let Inst{11-0} = shift;
2274 }
2275 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2276 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2277                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2278                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2279   bits<4> Rd;
2280   bits<4> Rm;
2281   bits<12> imm;
2282   let Inst{25} = 1;
2283   let Inst{19-16} = 0b0000;
2284   let Inst{15-12} = Rd;
2285   let Inst{11-0} = imm;
2286 }
2287
2288 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2289              (BICri GPR:$src, so_imm_not:$imm)>;
2290
2291 //===----------------------------------------------------------------------===//
2292 //  Multiply Instructions.
2293 //
2294 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2295              string opc, string asm, list<dag> pattern>
2296   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2297   bits<4> Rd;
2298   bits<4> Rm;
2299   bits<4> Rn;
2300   let Inst{19-16} = Rd;
2301   let Inst{11-8}  = Rm;
2302   let Inst{3-0}   = Rn;
2303 }
2304 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2305              string opc, string asm, list<dag> pattern>
2306   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2307   bits<4> RdLo;
2308   bits<4> RdHi;
2309   bits<4> Rm;
2310   bits<4> Rn;
2311   let Inst{19-16} = RdHi;
2312   let Inst{15-12} = RdLo;
2313   let Inst{11-8}  = Rm;
2314   let Inst{3-0}   = Rn;
2315 }
2316
2317 let isCommutable = 1 in
2318 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2319                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2320                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2321
2322 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2323                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2324                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2325   bits<4> Ra;
2326   let Inst{15-12} = Ra;
2327 }
2328
2329 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2330                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2331                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2332                    Requires<[IsARM, HasV6T2]> {
2333   bits<4> Rd;
2334   bits<4> Rm;
2335   bits<4> Rn;
2336   let Inst{19-16} = Rd;
2337   let Inst{11-8}  = Rm;
2338   let Inst{3-0}   = Rn;
2339 }
2340
2341 // Extra precision multiplies with low / high results
2342
2343 let neverHasSideEffects = 1 in {
2344 let isCommutable = 1 in {
2345 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2346                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2347                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2348
2349 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2350                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2351                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2352 }
2353
2354 // Multiply + accumulate
2355 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2356                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2357                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2358
2359 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2360                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2361                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2362
2363 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2364                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2365                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2366                     Requires<[IsARM, HasV6]> {
2367   bits<4> RdLo;
2368   bits<4> RdHi;
2369   bits<4> Rm;
2370   bits<4> Rn;
2371   let Inst{19-16} = RdLo;
2372   let Inst{15-12} = RdHi;
2373   let Inst{11-8}  = Rm;
2374   let Inst{3-0}   = Rn;
2375 }
2376 } // neverHasSideEffects
2377
2378 // Most significant word multiply
2379 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2380                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2381                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2382             Requires<[IsARM, HasV6]> {
2383   let Inst{15-12} = 0b1111;
2384 }
2385
2386 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2387                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2388                [/* For disassembly only; pattern left blank */]>,
2389             Requires<[IsARM, HasV6]> {
2390   let Inst{15-12} = 0b1111;
2391 }
2392
2393 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2394                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2395                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2396                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2397             Requires<[IsARM, HasV6]>;
2398
2399 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2400                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2401                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2402                [/* For disassembly only; pattern left blank */]>,
2403             Requires<[IsARM, HasV6]>;
2404
2405 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2406                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2407                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2408                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2409             Requires<[IsARM, HasV6]>;
2410
2411 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2412                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2413                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2414                [/* For disassembly only; pattern left blank */]>,
2415             Requires<[IsARM, HasV6]>;
2416
2417 multiclass AI_smul<string opc, PatFrag opnode> {
2418   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2419               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2420               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2421                                       (sext_inreg GPR:$Rm, i16)))]>,
2422            Requires<[IsARM, HasV5TE]>;
2423
2424   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2425               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2426               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2427                                       (sra GPR:$Rm, (i32 16))))]>,
2428            Requires<[IsARM, HasV5TE]>;
2429
2430   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2431               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2432               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2433                                       (sext_inreg GPR:$Rm, i16)))]>,
2434            Requires<[IsARM, HasV5TE]>;
2435
2436   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2437               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2438               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2439                                       (sra GPR:$Rm, (i32 16))))]>,
2440             Requires<[IsARM, HasV5TE]>;
2441
2442   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2443               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2444               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2445                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2446            Requires<[IsARM, HasV5TE]>;
2447
2448   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2449               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2450               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2451                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2452             Requires<[IsARM, HasV5TE]>;
2453 }
2454
2455
2456 multiclass AI_smla<string opc, PatFrag opnode> {
2457   def BB : AMulxyI<0b0001000, 0b00, (outs GPR:$Rd),
2458               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2459               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2460               [(set GPR:$Rd, (add GPR:$Ra,
2461                                (opnode (sext_inreg GPR:$Rn, i16),
2462                                        (sext_inreg GPR:$Rm, i16))))]>,
2463            Requires<[IsARM, HasV5TE]>;
2464
2465   def BT : AMulxyI<0b0001000, 0b10, (outs GPR:$Rd),
2466               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2467               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2468               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2469                                                    (sra GPR:$Rm, (i32 16)))))]>,
2470            Requires<[IsARM, HasV5TE]>;
2471
2472   def TB : AMulxyI<0b0001000, 0b01, (outs GPR:$Rd),
2473               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2474               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2475               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2476                                                 (sext_inreg GPR:$Rm, i16))))]>,
2477            Requires<[IsARM, HasV5TE]>;
2478
2479   def TT : AMulxyI<0b0001000, 0b11, (outs GPR:$Rd),
2480               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2481               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2482              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2483                                                    (sra GPR:$Rm, (i32 16)))))]>,
2484             Requires<[IsARM, HasV5TE]>;
2485
2486   def WB : AMulxyI<0b0001001, 0b00, (outs GPR:$Rd),
2487               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2488               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2489               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2490                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2491            Requires<[IsARM, HasV5TE]>;
2492
2493   def WT : AMulxyI<0b0001001, 0b10, (outs GPR:$Rd),
2494               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2495               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2496               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2497                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2498             Requires<[IsARM, HasV5TE]>;
2499 }
2500
2501 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2502 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2503
2504 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2505 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2506                       (ins GPR:$Rn, GPR:$Rm),
2507                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2508                       [/* For disassembly only; pattern left blank */]>,
2509               Requires<[IsARM, HasV5TE]>;
2510
2511 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2512                       (ins GPR:$Rn, GPR:$Rm),
2513                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2514                       [/* For disassembly only; pattern left blank */]>,
2515               Requires<[IsARM, HasV5TE]>;
2516
2517 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2518                       (ins GPR:$Rn, GPR:$Rm),
2519                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2520                       [/* For disassembly only; pattern left blank */]>,
2521               Requires<[IsARM, HasV5TE]>;
2522
2523 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2524                       (ins GPR:$Rn, GPR:$Rm),
2525                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2526                       [/* For disassembly only; pattern left blank */]>,
2527               Requires<[IsARM, HasV5TE]>;
2528
2529 // Helper class for AI_smld -- for disassembly only
2530 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2531                     InstrItinClass itin, string opc, string asm>
2532   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2533   bits<4> Rn;
2534   bits<4> Rm;
2535   let Inst{4}     = 1;
2536   let Inst{5}     = swap;
2537   let Inst{6}     = sub;
2538   let Inst{7}     = 0;
2539   let Inst{21-20} = 0b00;
2540   let Inst{22}    = long;
2541   let Inst{27-23} = 0b01110;
2542   let Inst{11-8}  = Rm;
2543   let Inst{3-0}   = Rn;
2544 }
2545 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2546                 InstrItinClass itin, string opc, string asm>
2547   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2548   bits<4> Rd;
2549   let Inst{15-12} = 0b1111;
2550   let Inst{19-16} = Rd;
2551 }
2552 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2553                 InstrItinClass itin, string opc, string asm>
2554   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2555   bits<4> Ra;
2556   let Inst{15-12} = Ra;
2557 }
2558 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2559                   InstrItinClass itin, string opc, string asm>
2560   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2561   bits<4> RdLo;
2562   bits<4> RdHi;
2563   let Inst{19-16} = RdHi;
2564   let Inst{15-12} = RdLo;
2565 }
2566
2567 multiclass AI_smld<bit sub, string opc> {
2568
2569   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2570                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2571
2572   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2573                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2574
2575   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2576                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2577                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2578
2579   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2580                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2581                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2582
2583 }
2584
2585 defm SMLA : AI_smld<0, "smla">;
2586 defm SMLS : AI_smld<1, "smls">;
2587
2588 multiclass AI_sdml<bit sub, string opc> {
2589
2590   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2591                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2592   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2593                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2594 }
2595
2596 defm SMUA : AI_sdml<0, "smua">;
2597 defm SMUS : AI_sdml<1, "smus">;
2598
2599 //===----------------------------------------------------------------------===//
2600 //  Misc. Arithmetic Instructions.
2601 //
2602
2603 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2604               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2605               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2606
2607 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2608               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2609               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2610            Requires<[IsARM, HasV6T2]>;
2611
2612 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2613               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2614               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2615
2616 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2617                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2618                [(set GPR:$Rd,
2619                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2620                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2621                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2622                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2623                Requires<[IsARM, HasV6]>;
2624
2625 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2626                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2627                [(set GPR:$Rd,
2628                   (sext_inreg
2629                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2630                         (shl GPR:$Rm, (i32 8))), i16))]>,
2631                Requires<[IsARM, HasV6]>;
2632
2633 def lsl_shift_imm : SDNodeXForm<imm, [{
2634   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2635   return CurDAG->getTargetConstant(Sh, MVT::i32);
2636 }]>;
2637
2638 def lsl_amt : PatLeaf<(i32 imm), [{
2639   return (N->getZExtValue() < 32);
2640 }], lsl_shift_imm>;
2641
2642 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2643                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2644                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2645                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2646                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2647                                        0xFFFF0000)))]>,
2648                Requires<[IsARM, HasV6]>;
2649
2650 // Alternate cases for PKHBT where identities eliminate some nodes.
2651 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2652                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2653 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2654                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2655
2656 def asr_shift_imm : SDNodeXForm<imm, [{
2657   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2658   return CurDAG->getTargetConstant(Sh, MVT::i32);
2659 }]>;
2660
2661 def asr_amt : PatLeaf<(i32 imm), [{
2662   return (N->getZExtValue() <= 32);
2663 }], asr_shift_imm>;
2664
2665 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2666 // will match the pattern below.
2667 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2668                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2669                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2670                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2671                                   (and (sra GPR:$Rm, asr_amt:$sh),
2672                                        0xFFFF)))]>,
2673                Requires<[IsARM, HasV6]>;
2674
2675 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2676 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2677 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2678                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2679 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2680                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2681                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2682
2683 //===----------------------------------------------------------------------===//
2684 //  Comparison Instructions...
2685 //
2686
2687 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2688                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2689                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2690
2691 // FIXME: We have to be careful when using the CMN instruction and comparison
2692 // with 0. One would expect these two pieces of code should give identical
2693 // results:
2694 //
2695 //   rsbs r1, r1, 0
2696 //   cmp  r0, r1
2697 //   mov  r0, #0
2698 //   it   ls
2699 //   mov  r0, #1
2700 //
2701 // and:
2702 //
2703 //   cmn  r0, r1
2704 //   mov  r0, #0
2705 //   it   ls
2706 //   mov  r0, #1
2707 //
2708 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2709 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2710 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2711 // value of r0 and the carry bit (because the "carry bit" parameter to
2712 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2713 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2714 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2715 // parameter to AddWithCarry is defined as 0).
2716 //
2717 // When x is 0 and unsigned:
2718 //
2719 //    x = 0
2720 //   ~x = 0xFFFF FFFF
2721 //   ~x + 1 = 0x1 0000 0000
2722 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2723 //
2724 // Therefore, we should disable CMN when comparing against zero, until we can
2725 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2726 // when it's a comparison which doesn't look at the 'carry' flag).
2727 //
2728 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2729 //
2730 // This is related to <rdar://problem/7569620>.
2731 //
2732 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2733 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2734
2735 // Note that TST/TEQ don't set all the same flags that CMP does!
2736 defm TST  : AI1_cmp_irs<0b1000, "tst",
2737                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2738                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2739 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2740                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2741                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2742
2743 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2744                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2745                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2746 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2747                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2748                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2749
2750 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2751 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2752
2753 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2754              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2755
2756 // Pseudo i64 compares for some floating point compares.
2757 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2758     Defs = [CPSR] in {
2759 def BCCi64 : PseudoInst<(outs),
2760     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2761      IIC_Br, "",
2762     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2763
2764 def BCCZi64 : PseudoInst<(outs),
2765      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
2766     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2767 } // usesCustomInserter
2768
2769
2770 // Conditional moves
2771 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2772 // a two-value operand where a dag node expects two operands. :(
2773 // FIXME: These should all be pseudo-instructions that get expanded to
2774 //        the normal MOV instructions. That would fix the dependency on
2775 //        special casing them in tblgen.
2776 let neverHasSideEffects = 1 in {
2777 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2778                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2779       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2780                 RegConstraint<"$false = $Rd">, UnaryDP {
2781   bits<4> Rd;
2782   bits<4> Rm;
2783
2784   let Inst{11-4} = 0b00000000;
2785   let Inst{25} = 0;
2786   let Inst{3-0} = Rm;
2787   let Inst{15-12} = Rd;
2788   let Inst{11-4} = 0b00000000;
2789   let Inst{25} = 0;
2790 }
2791
2792 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
2793                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
2794                 "mov", "\t$dst, $true",
2795    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
2796                 RegConstraint<"$false = $dst">, UnaryDP {
2797   let Inst{25} = 0;
2798 }
2799
2800 def MOVCCi16 : AI1<0b1000, (outs GPR:$dst), (ins GPR:$false, i32imm:$src),
2801                  DPFrm, IIC_iMOVi,
2802                  "movw", "\t$dst, $src",
2803                  []>,
2804                  RegConstraint<"$false = $dst">, Requires<[IsARM, HasV6T2]>,
2805                  UnaryDP {
2806   let Inst{20} = 0;
2807   let Inst{25} = 1;
2808 }
2809
2810 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
2811                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
2812                 "mov", "\t$dst, $true",
2813    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2814                 RegConstraint<"$false = $dst">, UnaryDP {
2815   let Inst{25} = 1;
2816 }
2817 } // neverHasSideEffects
2818
2819 //===----------------------------------------------------------------------===//
2820 // Atomic operations intrinsics
2821 //
2822
2823 // memory barriers protect the atomic sequences
2824 let hasSideEffects = 1 in {
2825 def DMBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dmb", "",
2826                   [(ARMMemBarrier)]>, Requires<[IsARM, HasDB]> {
2827   let Inst{31-4} = 0xf57ff05;
2828   // FIXME: add support for options other than a full system DMB
2829   // See DMB disassembly-only variants below.
2830   let Inst{3-0} = 0b1111;
2831 }
2832
2833 def DSBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dsb", "",
2834                   [(ARMSyncBarrier)]>, Requires<[IsARM, HasDB]> {
2835   let Inst{31-4} = 0xf57ff04;
2836   // FIXME: add support for options other than a full system DSB
2837   // See DSB disassembly-only variants below.
2838   let Inst{3-0} = 0b1111;
2839 }
2840
2841 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2842                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2843                        [(ARMMemBarrierMCR GPR:$zero)]>,
2844                        Requires<[IsARM, HasV6]> {
2845   // FIXME: add support for options other than a full system DMB
2846   // FIXME: add encoding
2847 }
2848
2849 def DSB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2850                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2851                         [(ARMSyncBarrierMCR GPR:$zero)]>,
2852                         Requires<[IsARM, HasV6]> {
2853   // FIXME: add support for options other than a full system DSB
2854   // FIXME: add encoding
2855 }
2856 }
2857
2858 // Memory Barrier Operations Variants -- for disassembly only
2859
2860 def memb_opt : Operand<i32> {
2861   let PrintMethod = "printMemBOption";
2862 }
2863
2864 class AMBI<bits<4> op7_4, string opc>
2865   : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary, opc, "\t$opt",
2866           [/* For disassembly only; pattern left blank */]>,
2867     Requires<[IsARM, HasDB]> {
2868   let Inst{31-8} = 0xf57ff0;
2869   let Inst{7-4} = op7_4;
2870 }
2871
2872 // These DMB variants are for disassembly only.
2873 def DMBvar : AMBI<0b0101, "dmb">;
2874
2875 // These DSB variants are for disassembly only.
2876 def DSBvar : AMBI<0b0100, "dsb">;
2877
2878 // ISB has only full system option -- for disassembly only
2879 def ISBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
2880             Requires<[IsARM, HasDB]> {
2881   let Inst{31-4} = 0xf57ff06;
2882   let Inst{3-0} = 0b1111;
2883 }
2884
2885 let usesCustomInserter = 1 in {
2886   let Uses = [CPSR] in {
2887     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2888       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2889       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2890     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2891       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2892       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2893     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2894       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2895       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2896     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2897       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2898       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2899     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2900       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2901       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2902     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2903       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2904       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2905     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2906       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2907       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2908     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2909       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2910       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2911     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2912       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2913       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2914     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2915       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2916       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2917     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2918       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2919       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2920     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2921       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2922       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2923     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2924       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2925       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2926     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2927       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2928       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2929     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2930       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2931       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2932     def ATOMIC_LOAD_OR_I32 : PseudoInst<
2933       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2934       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
2935     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
2936       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2937       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
2938     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
2939       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2940       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
2941
2942     def ATOMIC_SWAP_I8 : PseudoInst<
2943       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2944       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
2945     def ATOMIC_SWAP_I16 : PseudoInst<
2946       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2947       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
2948     def ATOMIC_SWAP_I32 : PseudoInst<
2949       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2950       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
2951
2952     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
2953       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
2954       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
2955     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
2956       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
2957       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
2958     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
2959       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
2960       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
2961 }
2962 }
2963
2964 let mayLoad = 1 in {
2965 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2966                     "ldrexb", "\t$dest, [$ptr]",
2967                     []>;
2968 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2969                     "ldrexh", "\t$dest, [$ptr]",
2970                     []>;
2971 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2972                     "ldrex", "\t$dest, [$ptr]",
2973                     []>;
2974 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
2975                     NoItinerary,
2976                     "ldrexd", "\t$dest, $dest2, [$ptr]",
2977                     []>;
2978 }
2979
2980 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2981 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2982                     NoItinerary,
2983                     "strexb", "\t$success, $src, [$ptr]",
2984                     []>;
2985 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2986                     NoItinerary,
2987                     "strexh", "\t$success, $src, [$ptr]",
2988                     []>;
2989 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2990                     NoItinerary,
2991                     "strex", "\t$success, $src, [$ptr]",
2992                     []>;
2993 def STREXD : AIstrex<0b01, (outs GPR:$success),
2994                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
2995                     NoItinerary,
2996                     "strexd", "\t$success, $src, $src2, [$ptr]",
2997                     []>;
2998 }
2999
3000 // Clear-Exclusive is for disassembly only.
3001 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3002                 [/* For disassembly only; pattern left blank */]>,
3003             Requires<[IsARM, HasV7]>  {
3004   let Inst{31-20} = 0xf57;
3005   let Inst{7-4} = 0b0001;
3006 }
3007
3008 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3009 let mayLoad = 1 in {
3010 def SWP : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
3011              "swp", "\t$dst, $src, [$ptr]",
3012              [/* For disassembly only; pattern left blank */]> {
3013   let Inst{27-23} = 0b00010;
3014   let Inst{22} = 0; // B = 0
3015   let Inst{21-20} = 0b00;
3016   let Inst{7-4} = 0b1001;
3017 }
3018
3019 def SWPB : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
3020              "swpb", "\t$dst, $src, [$ptr]",
3021              [/* For disassembly only; pattern left blank */]> {
3022   let Inst{27-23} = 0b00010;
3023   let Inst{22} = 1; // B = 1
3024   let Inst{21-20} = 0b00;
3025   let Inst{7-4} = 0b1001;
3026 }
3027 }
3028
3029 //===----------------------------------------------------------------------===//
3030 // TLS Instructions
3031 //
3032
3033 // __aeabi_read_tp preserves the registers r1-r3.
3034 let isCall = 1,
3035   Defs = [R0, R12, LR, CPSR] in {
3036   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3037                "bl\t__aeabi_read_tp",
3038                [(set R0, ARMthread_pointer)]>;
3039 }
3040
3041 //===----------------------------------------------------------------------===//
3042 // SJLJ Exception handling intrinsics
3043 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3044 //   address and save #0 in R0 for the non-longjmp case.
3045 //   Since by its nature we may be coming from some other function to get
3046 //   here, and we're using the stack frame for the containing function to
3047 //   save/restore registers, we can't keep anything live in regs across
3048 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3049 //   when we get here from a longjmp(). We force everthing out of registers
3050 //   except for our own input by listing the relevant registers in Defs. By
3051 //   doing so, we also cause the prologue/epilogue code to actively preserve
3052 //   all of the callee-saved resgisters, which is exactly what we want.
3053 //   A constant value is passed in $val, and we use the location as a scratch.
3054 let Defs =
3055   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3056     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3057     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3058     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3059   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3060                                AddrModeNone, SizeSpecial, IndexModeNone,
3061                                Pseudo, NoItinerary, "", "",
3062                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3063                            Requires<[IsARM, HasVFP2]>;
3064 }
3065
3066 let Defs =
3067   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3068   hasSideEffects = 1, isBarrier = 1 in {
3069   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3070                                    AddrModeNone, SizeSpecial, IndexModeNone,
3071                                    Pseudo, NoItinerary, "", "",
3072                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3073                                 Requires<[IsARM, NoVFP]>;
3074 }
3075
3076 // FIXME: Non-Darwin version(s)
3077 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3078     Defs = [ R7, LR, SP ] in {
3079 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3080                              AddrModeNone, SizeSpecial, IndexModeNone,
3081                              Pseudo, NoItinerary, "", "",
3082                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3083                                 Requires<[IsARM, IsDarwin]>;
3084 }
3085
3086 // eh.sjlj.dispatchsetup pseudo-instruction.
3087 // This pseudo is usef for ARM, Thumb1 and Thumb2. Any differences are
3088 // handled when the pseudo is expanded (which happens before any passes
3089 // that need the instruction size).
3090 let isBarrier = 1, hasSideEffects = 1 in
3091 def Int_eh_sjlj_dispatchsetup :
3092  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3093             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3094               Requires<[IsDarwin]>;
3095
3096 //===----------------------------------------------------------------------===//
3097 // Non-Instruction Patterns
3098 //
3099
3100 // Large immediate handling.
3101
3102 // Two piece so_imms.
3103 // FIXME: Expand this in ARMExpandPseudoInsts.
3104 // FIXME: Remove this when we can do generalized remat.
3105 let isReMaterializable = 1 in
3106 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
3107                          Pseudo, IIC_iMOVix2,
3108                          "mov", "\t$dst, $src",
3109                          [(set GPR:$dst, so_imm2part:$src)]>,
3110                   Requires<[IsARM, NoV6T2]>;
3111
3112 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3113              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3114                     (so_imm2part_2 imm:$RHS))>;
3115 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3116              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3117                     (so_imm2part_2 imm:$RHS))>;
3118 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3119              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3120                     (so_imm2part_2 imm:$RHS))>;
3121 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3122              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3123                     (so_neg_imm2part_2 imm:$RHS))>;
3124
3125 // 32-bit immediate using movw + movt.
3126 // This is a single pseudo instruction, the benefit is that it can be remat'd
3127 // as a single unit instead of having to handle reg inputs.
3128 // FIXME: Remove this when we can do generalized remat.
3129 let isReMaterializable = 1 in
3130 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3131                            [(set GPR:$dst, (i32 imm:$src))]>,
3132                            Requires<[IsARM, HasV6T2]>;
3133
3134 // ConstantPool, GlobalAddress, and JumpTable
3135 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3136             Requires<[IsARM, DontUseMovt]>;
3137 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3138 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3139             Requires<[IsARM, UseMovt]>;
3140 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3141              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3142
3143 // TODO: add,sub,and, 3-instr forms?
3144
3145 // Tail calls
3146 def : ARMPat<(ARMtcret tcGPR:$dst),
3147           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3148
3149 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3150           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3151
3152 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3153           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3154
3155 def : ARMPat<(ARMtcret tcGPR:$dst),
3156           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3157
3158 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3159           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3160
3161 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3162           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3163
3164 // Direct calls
3165 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3166       Requires<[IsARM, IsNotDarwin]>;
3167 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3168       Requires<[IsARM, IsDarwin]>;
3169
3170 // zextload i1 -> zextload i8
3171 //def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
3172 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3173 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3174
3175 // extload -> zextload
3176 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3177 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3178 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3179 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3180
3181 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3182
3183 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3184 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3185
3186 // smul* and smla*
3187 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3188                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3189                  (SMULBB GPR:$a, GPR:$b)>;
3190 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3191                  (SMULBB GPR:$a, GPR:$b)>;
3192 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3193                       (sra GPR:$b, (i32 16))),
3194                  (SMULBT GPR:$a, GPR:$b)>;
3195 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3196                  (SMULBT GPR:$a, GPR:$b)>;
3197 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3198                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3199                  (SMULTB GPR:$a, GPR:$b)>;
3200 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3201                 (SMULTB GPR:$a, GPR:$b)>;
3202 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3203                       (i32 16)),
3204                  (SMULWB GPR:$a, GPR:$b)>;
3205 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3206                  (SMULWB GPR:$a, GPR:$b)>;
3207
3208 def : ARMV5TEPat<(add GPR:$acc,
3209                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3210                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3211                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3212 def : ARMV5TEPat<(add GPR:$acc,
3213                       (mul sext_16_node:$a, sext_16_node:$b)),
3214                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3215 def : ARMV5TEPat<(add GPR:$acc,
3216                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3217                            (sra GPR:$b, (i32 16)))),
3218                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3219 def : ARMV5TEPat<(add GPR:$acc,
3220                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3221                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3222 def : ARMV5TEPat<(add GPR:$acc,
3223                       (mul (sra GPR:$a, (i32 16)),
3224                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3225                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3226 def : ARMV5TEPat<(add GPR:$acc,
3227                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3228                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3229 def : ARMV5TEPat<(add GPR:$acc,
3230                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3231                            (i32 16))),
3232                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3233 def : ARMV5TEPat<(add GPR:$acc,
3234                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3235                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3236
3237 //===----------------------------------------------------------------------===//
3238 // Thumb Support
3239 //
3240
3241 include "ARMInstrThumb.td"
3242
3243 //===----------------------------------------------------------------------===//
3244 // Thumb2 Support
3245 //
3246
3247 include "ARMInstrThumb2.td"
3248
3249 //===----------------------------------------------------------------------===//
3250 // Floating Point Support
3251 //
3252
3253 include "ARMInstrVFP.td"
3254
3255 //===----------------------------------------------------------------------===//
3256 // Advanced SIMD (NEON) Support
3257 //
3258
3259 include "ARMInstrNEON.td"
3260
3261 //===----------------------------------------------------------------------===//
3262 // Coprocessor Instructions.  For disassembly only.
3263 //
3264
3265 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3266             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3267             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3268               [/* For disassembly only; pattern left blank */]> {
3269   let Inst{4} = 0;
3270 }
3271
3272 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3273                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3274                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3275                [/* For disassembly only; pattern left blank */]> {
3276   let Inst{31-28} = 0b1111;
3277   let Inst{4} = 0;
3278 }
3279
3280 class ACI<dag oops, dag iops, string opc, string asm>
3281   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3282       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3283   let Inst{27-25} = 0b110;
3284 }
3285
3286 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3287
3288   def _OFFSET : ACI<(outs),
3289       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3290       opc, "\tp$cop, cr$CRd, $addr"> {
3291     let Inst{31-28} = op31_28;
3292     let Inst{24} = 1; // P = 1
3293     let Inst{21} = 0; // W = 0
3294     let Inst{22} = 0; // D = 0
3295     let Inst{20} = load;
3296   }
3297
3298   def _PRE : ACI<(outs),
3299       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3300       opc, "\tp$cop, cr$CRd, $addr!"> {
3301     let Inst{31-28} = op31_28;
3302     let Inst{24} = 1; // P = 1
3303     let Inst{21} = 1; // W = 1
3304     let Inst{22} = 0; // D = 0
3305     let Inst{20} = load;
3306   }
3307
3308   def _POST : ACI<(outs),
3309       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3310       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3311     let Inst{31-28} = op31_28;
3312     let Inst{24} = 0; // P = 0
3313     let Inst{21} = 1; // W = 1
3314     let Inst{22} = 0; // D = 0
3315     let Inst{20} = load;
3316   }
3317
3318   def _OPTION : ACI<(outs),
3319       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3320       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3321     let Inst{31-28} = op31_28;
3322     let Inst{24} = 0; // P = 0
3323     let Inst{23} = 1; // U = 1
3324     let Inst{21} = 0; // W = 0
3325     let Inst{22} = 0; // D = 0
3326     let Inst{20} = load;
3327   }
3328
3329   def L_OFFSET : ACI<(outs),
3330       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3331       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3332     let Inst{31-28} = op31_28;
3333     let Inst{24} = 1; // P = 1
3334     let Inst{21} = 0; // W = 0
3335     let Inst{22} = 1; // D = 1
3336     let Inst{20} = load;
3337   }
3338
3339   def L_PRE : ACI<(outs),
3340       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3341       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3342     let Inst{31-28} = op31_28;
3343     let Inst{24} = 1; // P = 1
3344     let Inst{21} = 1; // W = 1
3345     let Inst{22} = 1; // D = 1
3346     let Inst{20} = load;
3347   }
3348
3349   def L_POST : ACI<(outs),
3350       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3351       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3352     let Inst{31-28} = op31_28;
3353     let Inst{24} = 0; // P = 0
3354     let Inst{21} = 1; // W = 1
3355     let Inst{22} = 1; // D = 1
3356     let Inst{20} = load;
3357   }
3358
3359   def L_OPTION : ACI<(outs),
3360       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3361       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3362     let Inst{31-28} = op31_28;
3363     let Inst{24} = 0; // P = 0
3364     let Inst{23} = 1; // U = 1
3365     let Inst{21} = 0; // W = 0
3366     let Inst{22} = 1; // D = 1
3367     let Inst{20} = load;
3368   }
3369 }
3370
3371 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3372 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3373 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3374 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3375
3376 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3377               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3378               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3379               [/* For disassembly only; pattern left blank */]> {
3380   let Inst{20} = 0;
3381   let Inst{4} = 1;
3382 }
3383
3384 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3385                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3386                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3387                 [/* For disassembly only; pattern left blank */]> {
3388   let Inst{31-28} = 0b1111;
3389   let Inst{20} = 0;
3390   let Inst{4} = 1;
3391 }
3392
3393 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3394               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3395               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3396               [/* For disassembly only; pattern left blank */]> {
3397   let Inst{20} = 1;
3398   let Inst{4} = 1;
3399 }
3400
3401 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3402                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3403                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3404                 [/* For disassembly only; pattern left blank */]> {
3405   let Inst{31-28} = 0b1111;
3406   let Inst{20} = 1;
3407   let Inst{4} = 1;
3408 }
3409
3410 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3411                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3412                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3413                [/* For disassembly only; pattern left blank */]> {
3414   let Inst{23-20} = 0b0100;
3415 }
3416
3417 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3418                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3419                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3420                  [/* For disassembly only; pattern left blank */]> {
3421   let Inst{31-28} = 0b1111;
3422   let Inst{23-20} = 0b0100;
3423 }
3424
3425 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3426                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3427                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3428                [/* For disassembly only; pattern left blank */]> {
3429   let Inst{23-20} = 0b0101;
3430 }
3431
3432 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3433                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3434                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3435                  [/* For disassembly only; pattern left blank */]> {
3436   let Inst{31-28} = 0b1111;
3437   let Inst{23-20} = 0b0101;
3438 }
3439
3440 //===----------------------------------------------------------------------===//
3441 // Move between special register and ARM core register -- for disassembly only
3442 //
3443
3444 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3445               [/* For disassembly only; pattern left blank */]> {
3446   let Inst{23-20} = 0b0000;
3447   let Inst{7-4} = 0b0000;
3448 }
3449
3450 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3451               [/* For disassembly only; pattern left blank */]> {
3452   let Inst{23-20} = 0b0100;
3453   let Inst{7-4} = 0b0000;
3454 }
3455
3456 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3457               "msr", "\tcpsr$mask, $src",
3458               [/* For disassembly only; pattern left blank */]> {
3459   let Inst{23-20} = 0b0010;
3460   let Inst{7-4} = 0b0000;
3461 }
3462
3463 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3464               "msr", "\tcpsr$mask, $a",
3465               [/* For disassembly only; pattern left blank */]> {
3466   let Inst{23-20} = 0b0010;
3467   let Inst{7-4} = 0b0000;
3468 }
3469
3470 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3471               "msr", "\tspsr$mask, $src",
3472               [/* For disassembly only; pattern left blank */]> {
3473   let Inst{23-20} = 0b0110;
3474   let Inst{7-4} = 0b0000;
3475 }
3476
3477 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3478               "msr", "\tspsr$mask, $a",
3479               [/* For disassembly only; pattern left blank */]> {
3480   let Inst{23-20} = 0b0110;
3481   let Inst{7-4} = 0b0000;
3482 }