lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  38
  39 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  40                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  41
  42 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  43 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  44
  45 // Node definitions.
  46 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  47 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  48
  49 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  50                               [SDNPHasChain, SDNPOutFlag]>;
  51 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  52                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  53
  54 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  55                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  56 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  57                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  58 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60
  61 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  62                               [SDNPHasChain, SDNPOptInFlag]>;
  63
  64 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  65                               [SDNPInFlag]>;
  66 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  67                               [SDNPInFlag]>;
  68
  69 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  70                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  71
  72 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  73                               [SDNPHasChain]>;
  74
  75 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  76                               [SDNPOutFlag]>;
  77
  78 def ARMcmpNZ         : SDNode<"ARMISD::CMPNZ", SDT_ARMCmp,
  79                               [SDNPOutFlag]>;
  80
  81 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  82
  83 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  84 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  85 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  86
  87 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  88 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  89
  90 //===----------------------------------------------------------------------===//
  91 // ARM Instruction Predicate Definitions.
  92 //
  93 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
  94 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
  95 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
  96 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
  97 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
  98 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
  99 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 100 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 101 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 102 def HasThumb2 : Predicate<"Subtarget->hasThumb2()">;
 103 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 104 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 105 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 106
 107 //===----------------------------------------------------------------------===//
 108 // ARM Flag Definitions.
 109
 110 class RegConstraint<string C> {
 111   string Constraints = C;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  ARM specific transformation functions and pattern fragments.
 116 //
 117
 118 // so_imm_XFORM - Return a so_imm value packed into the format described for
 119 // so_imm def below.
 120 def so_imm_XFORM : SDNodeXForm<imm, [{
 121   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(N->getZExtValue()),
 122                                    MVT::i32);
 123 }]>;
 124
 125 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 126 // so_imm_neg def below.
 127 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 128   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(-(int)N->getZExtValue()),
 129                                    MVT::i32);
 130 }]>;
 131
 132 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 133 // so_imm_not def below.
 134 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 135   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(~(int)N->getZExtValue()),
 136                                    MVT::i32);
 137 }]>;
 138
 139 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 140 def rot_imm : PatLeaf<(i32 imm), [{
 141   int32_t v = (int32_t)N->getZExtValue();
 142   return v == 8 || v == 16 || v == 24;
 143 }]>;
 144
 145 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 146 def imm1_15 : PatLeaf<(i32 imm), [{
 147   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 148 }]>;
 149
 150 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 151 def imm16_31 : PatLeaf<(i32 imm), [{
 152   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 153 }]>;
 154
 155 def so_imm_neg :
 156   PatLeaf<(imm), [{
 157     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 158   }], so_imm_neg_XFORM>;
 159
 160 def so_imm_not :
 161   PatLeaf<(imm), [{
 162     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 163   }], so_imm_not_XFORM>;
 164
 165 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 166 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 167   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 168 }]>;
 169
 170 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 171 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 172
 173 //===----------------------------------------------------------------------===//
 174 // Operand Definitions.
 175 //
 176
 177 // Branch target.
 178 def brtarget : Operand<OtherVT>;
 179
 180 // A list of registers separated by comma. Used by load/store multiple.
 181 def reglist : Operand<i32> {
 182   let PrintMethod = "printRegisterList";
 183 }
 184
 185 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 186 def cpinst_operand : Operand<i32> {
 187   let PrintMethod = "printCPInstOperand";
 188 }
 189
 190 def jtblock_operand : Operand<i32> {
 191   let PrintMethod = "printJTBlockOperand";
 192 }
 193
 194 // Local PC labels.
 195 def pclabel : Operand<i32> {
 196   let PrintMethod = "printPCLabel";
 197 }
 198
 199 // shifter_operand operands: so_reg and so_imm.
 200 def so_reg : Operand<i32>,    // reg reg imm
 201             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 202                             [shl,srl,sra,rotr]> {
 203   let PrintMethod = "printSORegOperand";
 204   let MIOperandInfo = (ops GPR, GPR, i32imm);
 205 }
 206
 207 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 208 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 209 // represented in the imm field in the same 12-bit form that they are encoded
 210 // into so_imm instructions: the 8-bit immediate is the least significant bits
 211 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 212 def so_imm : Operand<i32>,
 213              PatLeaf<(imm),
 214                      [{ return ARM_AM::getSOImmVal(N->getZExtValue()) != -1; }],
 215                      so_imm_XFORM> {
 216   let PrintMethod = "printSOImmOperand";
 217 }
 218
 219 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 220 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 221 // get the first/second pieces.
 222 def so_imm2part : Operand<i32>,
 223                   PatLeaf<(imm), [{
 224       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 225     }]> {
 226   let PrintMethod = "printSOImm2PartOperand";
 227 }
 228
 229 def so_imm2part_1 : SDNodeXForm<imm, [{
 230   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 231   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(V), MVT::i32);
 232 }]>;
 233
 234 def so_imm2part_2 : SDNodeXForm<imm, [{
 235   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 236   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(V), MVT::i32);
 237 }]>;
 238
 239
 240 // Define ARM specific addressing modes.
 241
 242 // addrmode2 := reg +/- reg shop imm
 243 // addrmode2 := reg +/- imm12
 244 //
 245 def addrmode2 : Operand<i32>,
 246                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 247   let PrintMethod = "printAddrMode2Operand";
 248   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 249 }
 250
 251 def am2offset : Operand<i32>,
 252                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 253   let PrintMethod = "printAddrMode2OffsetOperand";
 254   let MIOperandInfo = (ops GPR, i32imm);
 255 }
 256
 257 // addrmode3 := reg +/- reg
 258 // addrmode3 := reg +/- imm8
 259 //
 260 def addrmode3 : Operand<i32>,
 261                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 262   let PrintMethod = "printAddrMode3Operand";
 263   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 264 }
 265
 266 def am3offset : Operand<i32>,
 267                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 268   let PrintMethod = "printAddrMode3OffsetOperand";
 269   let MIOperandInfo = (ops GPR, i32imm);
 270 }
 271
 272 // addrmode4 := reg, <mode|W>
 273 //
 274 def addrmode4 : Operand<i32>,
 275                 ComplexPattern<i32, 2, "", []> {
 276   let PrintMethod = "printAddrMode4Operand";
 277   let MIOperandInfo = (ops GPR, i32imm);
 278 }
 279
 280 // addrmode5 := reg +/- imm8*4
 281 //
 282 def addrmode5 : Operand<i32>,
 283                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 284   let PrintMethod = "printAddrMode5Operand";
 285   let MIOperandInfo = (ops GPR, i32imm);
 286 }
 287
 288 // addrmodepc := pc + reg
 289 //
 290 def addrmodepc : Operand<i32>,
 291                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 292   let PrintMethod = "printAddrModePCOperand";
 293   let MIOperandInfo = (ops GPR, i32imm);
 294 }
 295
 296 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 297 // register whose default is 0 (no register).
 298 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 299                                      (ops (i32 14), (i32 zero_reg))> {
 300   let PrintMethod = "printPredicateOperand";
 301 }
 302
 303 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 304 //
 305 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 306   let PrintMethod = "printSBitModifierOperand";
 307 }
 308
 309 //===----------------------------------------------------------------------===//
 310 // ARM Instruction flags.  These need to match ARMInstrInfo.h.
 311 //
 312
 313 // Addressing mode.
 314 class AddrMode<bits<4> val> {
 315   bits<4> Value = val;
 316 }
 317 def AddrModeNone : AddrMode<0>;
 318 def AddrMode1    : AddrMode<1>;
 319 def AddrMode2    : AddrMode<2>;
 320 def AddrMode3    : AddrMode<3>;
 321 def AddrMode4    : AddrMode<4>;
 322 def AddrMode5    : AddrMode<5>;
 323 def AddrModeT1   : AddrMode<6>;
 324 def AddrModeT2   : AddrMode<7>;
 325 def AddrModeT4   : AddrMode<8>;
 326 def AddrModeTs   : AddrMode<9>;
 327
 328 // Instruction size.
 329 class SizeFlagVal<bits<3> val> {
 330   bits<3> Value = val;
 331 }
 332 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 333 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 334 def Size8Bytes   : SizeFlagVal<2>;
 335 def Size4Bytes   : SizeFlagVal<3>;
 336 def Size2Bytes   : SizeFlagVal<4>;
 337
 338 // Load / store index mode.
 339 class IndexMode<bits<2> val> {
 340   bits<2> Value = val;
 341 }
 342 def IndexModeNone : IndexMode<0>;
 343 def IndexModePre  : IndexMode<1>;
 344 def IndexModePost : IndexMode<2>;
 345
 346 //===----------------------------------------------------------------------===//
 347
 348 include "ARMInstrFormats.td"
 349
 350 //===----------------------------------------------------------------------===//
 351 // Multiclass helpers...
 352 //
 353
 354 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 355 /// binop that produces a value.
 356 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 357   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 358                opc, " $dst, $a, $b",
 359                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 360   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 361                opc, " $dst, $a, $b",
 362                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 363   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 364                opc, " $dst, $a, $b",
 365                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 366 }
 367
 368 /// ASI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 369 /// instruction modifies the CSPR register.
 370 let Defs = [CPSR] in {
 371 multiclass ASI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode> {
 372   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 373                opc, "s $dst, $a, $b",
 374                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 375   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 376                opc, "s $dst, $a, $b",
 377                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 378   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 379                opc, "s $dst, $a, $b",
 380                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 381 }
 382 }
 383
 384 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 385 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 386 /// a explicit result, only implicitly set CPSR.
 387 let Defs = [CPSR] in {
 388 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode> {
 389   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm,
 390                opc, " $a, $b",
 391                [(opnode GPR:$a, so_imm:$b)]>;
 392   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm,
 393                opc, " $a, $b",
 394                [(opnode GPR:$a, GPR:$b)]>;
 395   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 396                opc, " $a, $b",
 397                [(opnode GPR:$a, so_reg:$b)]>;
 398 }
 399 }
 400
 401 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 402 /// register and one whose operand is a register rotated by 8/16/24.
 403 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 404 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 405   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src),
 406                  opc, " $dst, $Src",
 407                  [(set GPR:$dst, (opnode GPR:$Src))]>,
 408               Requires<[IsARM, HasV6]> {
 409                 let Inst{19-16} = 0b1111;
 410               }
 411   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src, i32imm:$rot),
 412                  opc, " $dst, $Src, ror $rot",
 413                  [(set GPR:$dst, (opnode (rotr GPR:$Src, rot_imm:$rot)))]>,
 414               Requires<[IsARM, HasV6]> {
 415                 let Inst{19-16} = 0b1111;
 416               }
 417 }
 418
 419 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 420 /// register and one whose operand is a register rotated by 8/16/24.
 421 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 422   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 423                   opc, " $dst, $LHS, $RHS",
 424                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 425                   Requires<[IsARM, HasV6]>;
 426   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 427                   opc, " $dst, $LHS, $RHS, ror $rot",
 428                   [(set GPR:$dst, (opnode GPR:$LHS,
 429                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 430                   Requires<[IsARM, HasV6]>;
 431 }
 432
 433 /// AsXI1_bin_c_irs - Same as AsI1_bin_irs but without the predicate operand and
 434 /// setting carry bit. But it can optionally set CPSR.
 435 let Uses = [CPSR] in {
 436 multiclass AsXI1_bin_c_irs<bits<4> opcod, string opc, PatFrag opnode> {
 437   def ri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b, cc_out:$s),
 438                 DPFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 439                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 440   def rr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b, cc_out:$s),
 441                 DPFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 442                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 443   def rs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b, cc_out:$s),
 444                 DPSoRegFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 445                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 446 }
 447 }
 448
 449 //===----------------------------------------------------------------------===//
 450 // Instructions
 451 //===----------------------------------------------------------------------===//
 452
 453 //===----------------------------------------------------------------------===//
 454 //  Miscellaneous Instructions.
 455 //
 456
 457 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 458 /// the function.  The first operand is the ID# for this instruction, the second
 459 /// is the index into the MachineConstantPool that this is, the third is the
 460 /// size in bytes of this constant pool entry.
 461 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 462 def CONSTPOOL_ENTRY :
 463 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 464                     i32imm:$size),
 465            "${instid:label} ${cpidx:cpentry}", []>;
 466
 467 let Defs = [SP], Uses = [SP] in {
 468 def ADJCALLSTACKUP :
 469 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p),
 470            "@ ADJCALLSTACKUP $amt1",
 471            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 472
 473 def ADJCALLSTACKDOWN :
 474 PseudoInst<(outs), (ins i32imm:$amt, pred:$p),
 475            "@ ADJCALLSTACKDOWN $amt",
 476            [(ARMcallseq_start timm:$amt)]>;
 477 }
 478
 479 def DWARF_LOC :
 480 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
 481            ".loc $file, $line, $col",
 482            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 483
 484
 485 // Address computation and loads and stores in PIC mode.
 486 let isNotDuplicable = 1 in {
 487 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 488                   Pseudo, "$cp:\n\tadd$p $dst, pc, $a",
 489                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 490
 491 let AddedComplexity = 10 in {
 492 let canFoldAsLoad = 1 in
 493 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 494                   Pseudo, "${addr:label}:\n\tldr$p $dst, $addr",
 495                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 496
 497 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 498                   Pseudo, "${addr:label}:\n\tldr${p}h $dst, $addr",
 499                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 500
 501 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 502                   Pseudo, "${addr:label}:\n\tldr${p}b $dst, $addr",
 503                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 504
 505 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 506                   Pseudo, "${addr:label}:\n\tldr${p}sh $dst, $addr",
 507                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 508
 509 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 510                   Pseudo, "${addr:label}:\n\tldr${p}sb $dst, $addr",
 511                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 512 }
 513 let AddedComplexity = 10 in {
 514 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 515                Pseudo, "${addr:label}:\n\tstr$p $src, $addr",
 516                [(store GPR:$src, addrmodepc:$addr)]>;
 517
 518 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 519                Pseudo, "${addr:label}:\n\tstr${p}h $src, $addr",
 520                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 521
 522 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 523                Pseudo, "${addr:label}:\n\tstr${p}b $src, $addr",
 524                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 525 }
 526 } // isNotDuplicable = 1
 527
 528
 529 // LEApcrel - Load a pc-relative address into a register without offending the
 530 // assembler.
 531 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p), Pseudo,
 532                    !strconcat(!strconcat(".set PCRELV${:uid}, ($label-(",
 533                                          "${:private}PCRELL${:uid}+8))\n"),
 534                               !strconcat("${:private}PCRELL${:uid}:\n\t",
 535                                          "add$p $dst, pc, #PCRELV${:uid}")),
 536                    []>;
 537
 538 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 539                            (ins i32imm:$label, i32imm:$id, pred:$p),
 540           Pseudo,
 541           !strconcat(!strconcat(".set PCRELV${:uid}, (${label}_${id:no_hash}-(",
 542                                          "${:private}PCRELL${:uid}+8))\n"),
 543                               !strconcat("${:private}PCRELL${:uid}:\n\t",
 544                                          "add$p $dst, pc, #PCRELV${:uid}")),
 545                    []>;
 546
 547 //===----------------------------------------------------------------------===//
 548 //  Control Flow Instructions.
 549 //
 550
 551 let isReturn = 1, isTerminator = 1 in
 552   def BX_RET : AI<(outs), (ins), BrMiscFrm, "bx", " lr", [(ARMretflag)]> {
 553   let Inst{7-4}   = 0b0001;
 554   let Inst{19-8}  = 0b111111111111;
 555   let Inst{27-20} = 0b00010010;
 556 }
 557
 558 // FIXME: remove when we have a way to marking a MI with these properties.
 559 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
 560 // operand list.
 561 // FIXME: Should pc be an implicit operand like PICADD, etc?
 562 let isReturn = 1, isTerminator = 1 in
 563   def LDM_RET : AXI4ld<(outs),
 564                     (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 565                     LdStMulFrm, "ldm${p}${addr:submode} $addr, $dst1",
 566                     []>;
 567
 568 // On non-Darwin platforms R9 is callee-saved.
 569 let isCall = 1, Itinerary = IIC_Br,
 570   Defs = [R0, R1, R2, R3, R12, LR,
 571           D0, D1, D2, D3, D4, D5, D6, D7, CPSR] in {
 572   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 573                 "bl ${func:call}",
 574                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsNotDarwin]>;
 575
 576   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 577                    "bl", " ${func:call}",
 578                    [(ARMcall_pred tglobaladdr:$func)]>, Requires<[IsNotDarwin]>;
 579
 580   // ARMv5T and above
 581   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 582                 "blx $func",
 583                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsNotDarwin]> {
 584     let Inst{7-4}   = 0b0011;
 585     let Inst{19-8}  = 0b111111111111;
 586     let Inst{27-20} = 0b00010010;
 587   }
 588
 589   let Uses = [LR] in {
 590     // ARMv4T
 591     def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 592                      "mov lr, pc\n\tbx $func",
 593                     [(ARMcall_nolink GPR:$func)]>, Requires<[IsNotDarwin]>;
 594   }
 595 }
 596
 597 // On Darwin R9 is call-clobbered.
 598 let isCall = 1, Itinerary = IIC_Br,
 599   Defs = [R0, R1, R2, R3, R9, R12, LR,
 600           D0, D1, D2, D3, D4, D5, D6, D7, CPSR] in {
 601   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 602                 "bl ${func:call}",
 603                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsDarwin]>;
 604
 605   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 606                    "bl", " ${func:call}",
 607                    [(ARMcall_pred tglobaladdr:$func)]>, Requires<[IsDarwin]>;
 608
 609   // ARMv5T and above
 610   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 611                 "blx $func",
 612                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 613     let Inst{7-4}   = 0b0011;
 614     let Inst{19-8}  = 0b111111111111;
 615     let Inst{27-20} = 0b00010010;
 616   }
 617
 618   let Uses = [LR] in {
 619     // ARMv4T
 620     def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 621                      "mov lr, pc\n\tbx $func",
 622                     [(ARMcall_nolink GPR:$func)]>, Requires<[IsDarwin]>;
 623   }
 624 }
 625
 626 let isBranch = 1, isTerminator = 1, Itinerary = IIC_Br in {
 627   // B is "predicable" since it can be xformed into a Bcc.
 628   let isBarrier = 1 in {
 629     let isPredicable = 1 in
 630     def B : ABXI<0b1010, (outs), (ins brtarget:$target), "b $target",
 631                 [(br bb:$target)]>;
 632
 633   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 634   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 635                     "mov pc, $target \n$jt",
 636                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 637     let Inst{20}    = 0; // S Bit
 638     let Inst{24-21} = 0b1101;
 639     let Inst{27-26} = {0,0};
 640   }
 641   def BR_JTm : JTI<(outs),
 642                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 643                    "ldr pc, $target \n$jt",
 644                   [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 645                     imm:$id)]> {
 646     let Inst{20}    = 1; // L bit
 647     let Inst{21}    = 0; // W bit
 648     let Inst{22}    = 0; // B bit
 649     let Inst{24}    = 1; // P bit
 650     let Inst{27-26} = {0,1};
 651   }
 652   def BR_JTadd : JTI<(outs),
 653                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 654                      "add pc, $target, $idx \n$jt",
 655                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 656                       imm:$id)]> {
 657     let Inst{20}    = 0; // S bit
 658     let Inst{24-21} = 0b0100;
 659     let Inst{27-26} = {0,0};
 660   }
 661   } // isNotDuplicable = 1, isIndirectBranch = 1
 662   } // isBarrier = 1
 663
 664   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 665   // a two-value operand where a dag node expects two operands. :(
 666   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 667                "b", " $target",
 668                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 669 }
 670
 671 //===----------------------------------------------------------------------===//
 672 //  Load / store Instructions.
 673 //
 674
 675 // Load
 676 let canFoldAsLoad = 1 in
 677 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 678                "ldr", " $dst, $addr",
 679                [(set GPR:$dst, (load addrmode2:$addr))]>;
 680
 681 // Special LDR for loads from non-pc-relative constpools.
 682 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 683 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 684                  "ldr", " $dst, $addr", []>;
 685
 686 // Loads with zero extension
 687 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 688                  "ldr", "h $dst, $addr",
 689                 [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 690
 691 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 692                  "ldr", "b $dst, $addr",
 693                 [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 694
 695 // Loads with sign extension
 696 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 697                  "ldr", "sh $dst, $addr",
 698                 [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 699
 700 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 701                  "ldr", "sb $dst, $addr",
 702                 [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 703
 704 let mayLoad = 1 in {
 705 // Load doubleword
 706 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 707                 "ldr", "d $dst1, $addr", []>, Requires<[IsARM, HasV5T]>;
 708
 709 // Indexed loads
 710 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 711                      (ins addrmode2:$addr), LdFrm,
 712                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 713
 714 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 715                      (ins GPR:$base, am2offset:$offset), LdFrm,
 716                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 717
 718 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 719                      (ins addrmode3:$addr), LdMiscFrm,
 720                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 721
 722 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 723                      (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 724                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 725
 726 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 727                      (ins addrmode2:$addr), LdFrm,
 728                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 729
 730 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 731                      (ins GPR:$base,am2offset:$offset), LdFrm,
 732                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 733
 734 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 735                       (ins addrmode3:$addr), LdMiscFrm,
 736                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 737
 738 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 739                       (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 740                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 741
 742 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 743                       (ins addrmode3:$addr), LdMiscFrm,
 744                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 745
 746 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 747                       (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 748                       "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 749 }
 750
 751 // Store
 752 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm,
 753                "str", " $src, $addr",
 754                [(store GPR:$src, addrmode2:$addr)]>;
 755
 756 // Stores with truncate
 757 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
 758                "str", "h $src, $addr",
 759                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 760
 761 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm,
 762                "str", "b $src, $addr",
 763                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 764
 765 // Store doubleword
 766 let mayStore = 1 in
 767 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),StMiscFrm,
 768                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5T]>;
 769
 770 // Indexed stores
 771 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 772                      (ins GPR:$src, GPR:$base, am2offset:$offset), StFrm,
 773                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 774                     [(set GPR:$base_wb,
 775                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 776
 777 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 778                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 779                     "str", " $src, [$base], $offset", "$base = $base_wb",
 780                     [(set GPR:$base_wb,
 781                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 782
 783 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 784                      (ins GPR:$src, GPR:$base,am3offset:$offset), StMiscFrm,
 785                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 786                     [(set GPR:$base_wb,
 787                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 788
 789 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 790                      (ins GPR:$src, GPR:$base,am3offset:$offset), StMiscFrm,
 791                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 792                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 793                                          GPR:$base, am3offset:$offset))]>;
 794
 795 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 796                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 797                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 798                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 799                                          GPR:$base, am2offset:$offset))]>;
 800
 801 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 802                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 803                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 804                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 805                                          GPR:$base, am2offset:$offset))]>;
 806
 807 //===----------------------------------------------------------------------===//
 808 //  Load / store multiple Instructions.
 809 //
 810
 811 // FIXME: $dst1 should be a def.
 812 let mayLoad = 1 in
 813 def LDM : AXI4ld<(outs),
 814                (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 815                LdStMulFrm, "ldm${p}${addr:submode} $addr, $dst1",
 816                []>;
 817
 818 let mayStore = 1 in
 819 def STM : AXI4st<(outs),
 820                (ins addrmode4:$addr, pred:$p, reglist:$src1, variable_ops),
 821                LdStMulFrm, "stm${p}${addr:submode} $addr, $src1",
 822                []>;
 823
 824 //===----------------------------------------------------------------------===//
 825 //  Move Instructions.
 826 //
 827
 828 let neverHasSideEffects = 1 in
 829 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm,
 830                  "mov", " $dst, $src", []>, UnaryDP;
 831 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
 832                  "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 833
 834 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 835 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm,
 836                  "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP;
 837
 838 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 839                  "mov", " $dst, $src, rrx",
 840                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 841
 842 // These aren't really mov instructions, but we have to define them this way
 843 // due to flag operands.
 844
 845 let Defs = [CPSR] in {
 846 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 847                       "mov", "s $dst, $src, lsr #1",
 848                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 849 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 850                       "mov", "s $dst, $src, asr #1",
 851                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 852 }
 853
 854 //===----------------------------------------------------------------------===//
 855 //  Extend Instructions.
 856 //
 857
 858 // Sign extenders
 859
 860 defm SXTB  : AI_unary_rrot<0b01101010,
 861                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 862 defm SXTH  : AI_unary_rrot<0b01101011,
 863                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 864
 865 defm SXTAB : AI_bin_rrot<0b01101010,
 866                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 867 defm SXTAH : AI_bin_rrot<0b01101011,
 868                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 869
 870 // TODO: SXT(A){B|H}16
 871
 872 // Zero extenders
 873
 874 let AddedComplexity = 16 in {
 875 defm UXTB   : AI_unary_rrot<0b01101110,
 876                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 877 defm UXTH   : AI_unary_rrot<0b01101111,
 878                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 879 defm UXTB16 : AI_unary_rrot<0b01101100,
 880                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 881
 882 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 883                (UXTB16r_rot GPR:$Src, 24)>;
 884 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
 885                (UXTB16r_rot GPR:$Src, 8)>;
 886
 887 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
 888                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
 889 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
 890                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
 891 }
 892
 893 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
 894 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
 895
 896 // TODO: UXT(A){B|H}16
 897
 898 //===----------------------------------------------------------------------===//
 899 //  Arithmetic Instructions.
 900 //
 901
 902 defm ADD  : AsI1_bin_irs<0b0100, "add",
 903                          BinOpFrag<(add  node:$LHS, node:$RHS)>>;
 904 defm SUB  : AsI1_bin_irs<0b0010, "sub",
 905                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
 906
 907 // ADD and SUB with 's' bit set.
 908 defm ADDS : ASI1_bin_s_irs<0b0100, "add",
 909                            BinOpFrag<(addc node:$LHS, node:$RHS)>>;
 910 defm SUBS : ASI1_bin_s_irs<0b0010, "sub",
 911                            BinOpFrag<(subc node:$LHS, node:$RHS)>>;
 912
 913 // FIXME: Do not allow ADC / SBC to be predicated for now.
 914 defm ADC  : AsXI1_bin_c_irs<0b0101, "adc",
 915                             BinOpFrag<(adde node:$LHS, node:$RHS)>>;
 916 defm SBC  : AsXI1_bin_c_irs<0b0110, "sbc",
 917                             BinOpFrag<(sube node:$LHS, node:$RHS)>>;
 918
 919 // These don't define reg/reg forms, because they are handled above.
 920 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 921                   "rsb", " $dst, $a, $b",
 922                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]>;
 923
 924 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 925                   "rsb", " $dst, $a, $b",
 926                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
 927
 928 // RSB with 's' bit set.
 929 let Defs = [CPSR] in {
 930 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 931                  "rsb", "s $dst, $a, $b",
 932                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]>;
 933 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 934                  "rsb", "s $dst, $a, $b",
 935                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
 936 }
 937
 938 // FIXME: Do not allow RSC to be predicated for now. But they can set CPSR.
 939 let Uses = [CPSR] in {
 940 def RSCri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b, cc_out:$s),
 941                  DPFrm, "rsc${s} $dst, $a, $b",
 942                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>;
 943 def RSCrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b, cc_out:$s),
 944                  DPSoRegFrm, "rsc${s} $dst, $a, $b",
 945                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>;
 946 }
 947
 948 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
 949 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
 950              (SUBri  GPR:$src, so_imm_neg:$imm)>;
 951
 952 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
 953 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
 954 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
 955 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
 956
 957 // Note: These are implemented in C++ code, because they have to generate
 958 // ADD/SUBrs instructions, which use a complex pattern that a xform function
 959 // cannot produce.
 960 // (mul X, 2^n+1) -> (add (X << n), X)
 961 // (mul X, 2^n-1) -> (rsb X, (X << n))
 962
 963
 964 //===----------------------------------------------------------------------===//
 965 //  Bitwise Instructions.
 966 //
 967
 968 defm AND   : AsI1_bin_irs<0b0000, "and",
 969                           BinOpFrag<(and node:$LHS, node:$RHS)>>;
 970 defm ORR   : AsI1_bin_irs<0b1100, "orr",
 971                           BinOpFrag<(or  node:$LHS, node:$RHS)>>;
 972 defm EOR   : AsI1_bin_irs<0b0001, "eor",
 973                           BinOpFrag<(xor node:$LHS, node:$RHS)>>;
 974 defm BIC   : AsI1_bin_irs<0b1110, "bic",
 975                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 976
 977 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm,
 978                   "mvn", " $dst, $src",
 979                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
 980 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
 981                   "mvn", " $dst, $src",
 982                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
 983 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 984 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
 985                   "mvn", " $dst, $imm",
 986                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP;
 987
 988 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
 989              (BICri GPR:$src, so_imm_not:$imm)>;
 990
 991 //===----------------------------------------------------------------------===//
 992 //  Multiply Instructions.
 993 //
 994
 995 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 996                     "mul", " $dst, $a, $b",
 997                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
 998
 999 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1000                     "mla", " $dst, $a, $b, $c",
1001                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1002
1003 // Extra precision multiplies with low / high results
1004 let neverHasSideEffects = 1 in {
1005 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1006                                (ins GPR:$a, GPR:$b),
1007                     "smull", " $ldst, $hdst, $a, $b", []>;
1008
1009 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1010                                (ins GPR:$a, GPR:$b),
1011                     "umull", " $ldst, $hdst, $a, $b", []>;
1012
1013 // Multiply + accumulate
1014 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1015                                (ins GPR:$a, GPR:$b),
1016                     "smlal", " $ldst, $hdst, $a, $b", []>;
1017
1018 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1019                                (ins GPR:$a, GPR:$b),
1020                     "umlal", " $ldst, $hdst, $a, $b", []>;
1021
1022 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1023                                (ins GPR:$a, GPR:$b),
1024                     "umaal", " $ldst, $hdst, $a, $b", []>,
1025                     Requires<[IsARM, HasV6]>;
1026 } // neverHasSideEffects
1027
1028 // Most significant word multiply
1029 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1030                "smmul", " $dst, $a, $b",
1031                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1032             Requires<[IsARM, HasV6]> {
1033   let Inst{7-4}   = 0b0001;
1034   let Inst{15-12} = 0b1111;
1035 }
1036
1037 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1038                "smmla", " $dst, $a, $b, $c",
1039                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1040             Requires<[IsARM, HasV6]> {
1041   let Inst{7-4}   = 0b0001;
1042 }
1043
1044
1045 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1046                "smmls", " $dst, $a, $b, $c",
1047                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1048             Requires<[IsARM, HasV6]> {
1049   let Inst{7-4}   = 0b1101;
1050 }
1051
1052 multiclass AI_smul<string opc, PatFrag opnode> {
1053   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1054               !strconcat(opc, "bb"), " $dst, $a, $b",
1055               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1056                                       (sext_inreg GPR:$b, i16)))]>,
1057            Requires<[IsARM, HasV5TE]> {
1058              let Inst{5} = 0;
1059              let Inst{6} = 0;
1060            }
1061
1062   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1063               !strconcat(opc, "bt"), " $dst, $a, $b",
1064               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1065                                       (sra GPR:$b, (i32 16))))]>,
1066            Requires<[IsARM, HasV5TE]> {
1067              let Inst{5} = 0;
1068              let Inst{6} = 1;
1069            }
1070
1071   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1072               !strconcat(opc, "tb"), " $dst, $a, $b",
1073               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1074                                       (sext_inreg GPR:$b, i16)))]>,
1075            Requires<[IsARM, HasV5TE]> {
1076              let Inst{5} = 1;
1077              let Inst{6} = 0;
1078            }
1079
1080   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1081               !strconcat(opc, "tt"), " $dst, $a, $b",
1082               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1083                                       (sra GPR:$b, (i32 16))))]>,
1084             Requires<[IsARM, HasV5TE]> {
1085              let Inst{5} = 1;
1086              let Inst{6} = 1;
1087            }
1088
1089   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1090               !strconcat(opc, "wb"), " $dst, $a, $b",
1091               [(set GPR:$dst, (sra (opnode GPR:$a,
1092                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1093            Requires<[IsARM, HasV5TE]> {
1094              let Inst{5} = 1;
1095              let Inst{6} = 0;
1096            }
1097
1098   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1099               !strconcat(opc, "wt"), " $dst, $a, $b",
1100               [(set GPR:$dst, (sra (opnode GPR:$a,
1101                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1102             Requires<[IsARM, HasV5TE]> {
1103              let Inst{5} = 1;
1104              let Inst{6} = 1;
1105            }
1106 }
1107
1108
1109 multiclass AI_smla<string opc, PatFrag opnode> {
1110   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1111               !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1112               [(set GPR:$dst, (add GPR:$acc,
1113                                (opnode (sext_inreg GPR:$a, i16),
1114                                        (sext_inreg GPR:$b, i16))))]>,
1115            Requires<[IsARM, HasV5TE]> {
1116              let Inst{5} = 0;
1117              let Inst{6} = 0;
1118            }
1119
1120   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1121               !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1122               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1123                                                      (sra GPR:$b, (i32 16)))))]>,
1124            Requires<[IsARM, HasV5TE]> {
1125              let Inst{5} = 0;
1126              let Inst{6} = 1;
1127            }
1128
1129   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1130               !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1131               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1132                                                  (sext_inreg GPR:$b, i16))))]>,
1133            Requires<[IsARM, HasV5TE]> {
1134              let Inst{5} = 1;
1135              let Inst{6} = 0;
1136            }
1137
1138   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1139               !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1140               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1141                                                      (sra GPR:$b, (i32 16)))))]>,
1142             Requires<[IsARM, HasV5TE]> {
1143              let Inst{5} = 1;
1144              let Inst{6} = 1;
1145            }
1146
1147   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1148               !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1149               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1150                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1151            Requires<[IsARM, HasV5TE]> {
1152              let Inst{5} = 0;
1153              let Inst{6} = 0;
1154            }
1155
1156   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1157               !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1158               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1159                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1160             Requires<[IsARM, HasV5TE]> {
1161              let Inst{5} = 0;
1162              let Inst{6} = 1;
1163            }
1164 }
1165
1166 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1167 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1168
1169 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1170 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1171
1172 //===----------------------------------------------------------------------===//
1173 //  Misc. Arithmetic Instructions.
1174 //
1175
1176 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src),
1177               "clz", " $dst, $src",
1178               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1179   let Inst{7-4}   = 0b0001;
1180   let Inst{11-8}  = 0b1111;
1181   let Inst{19-16} = 0b1111;
1182 }
1183
1184 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src),
1185               "rev", " $dst, $src",
1186               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1187   let Inst{7-4}   = 0b0011;
1188   let Inst{11-8}  = 0b1111;
1189   let Inst{19-16} = 0b1111;
1190 }
1191
1192 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src),
1193                "rev16", " $dst, $src",
1194                [(set GPR:$dst,
1195                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1196                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1197                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1198                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1199                Requires<[IsARM, HasV6]> {
1200   let Inst{7-4}   = 0b1011;
1201   let Inst{11-8}  = 0b1111;
1202   let Inst{19-16} = 0b1111;
1203 }
1204
1205 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src),
1206                "revsh", " $dst, $src",
1207                [(set GPR:$dst,
1208                   (sext_inreg
1209                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1210                         (shl GPR:$src, (i32 8))), i16))]>,
1211                Requires<[IsARM, HasV6]> {
1212   let Inst{7-4}   = 0b1011;
1213   let Inst{11-8}  = 0b1111;
1214   let Inst{19-16} = 0b1111;
1215 }
1216
1217 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1218                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1219                "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1220                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1221                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1222                                         0xFFFF0000)))]>,
1223                Requires<[IsARM, HasV6]> {
1224   let Inst{6-4} = 0b001;
1225 }
1226
1227 // Alternate cases for PKHBT where identities eliminate some nodes.
1228 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1229                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1230 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1231                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1232
1233
1234 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1235                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1236                "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1237                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1238                                    (and (sra GPR:$src2, imm16_31:$shamt),
1239                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1240   let Inst{6-4} = 0b101;
1241 }
1242
1243 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1244 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1245 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1246                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1247 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1248                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1249                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1250
1251 //===----------------------------------------------------------------------===//
1252 //  Comparison Instructions...
1253 //
1254
1255 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1256                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1257 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1258                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1259
1260 // Note that TST/TEQ don't set all the same flags that CMP does!
1261 defm TST  : AI1_cmp_irs<0b1000, "tst",
1262                         BinOpFrag<(ARMcmpNZ (and node:$LHS, node:$RHS), 0)>>;
1263 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1264                         BinOpFrag<(ARMcmpNZ (xor node:$LHS, node:$RHS), 0)>>;
1265
1266 defm CMPnz : AI1_cmp_irs<0b1010, "cmp",
1267                          BinOpFrag<(ARMcmpNZ node:$LHS, node:$RHS)>>;
1268 defm CMNnz : AI1_cmp_irs<0b1011, "cmn",
1269                          BinOpFrag<(ARMcmpNZ node:$LHS,(ineg node:$RHS))>>;
1270
1271 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1272              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1273
1274 def : ARMPat<(ARMcmpNZ GPR:$src, so_imm_neg:$imm),
1275              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1276
1277
1278 // Conditional moves
1279 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1280 // a two-value operand where a dag node expects two operands. :(
1281 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1282                 "mov", " $dst, $true",
1283       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1284                 RegConstraint<"$false = $dst">, UnaryDP;
1285
1286 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1287                         (ins GPR:$false, so_reg:$true), DPSoRegFrm,
1288                 "mov", " $dst, $true",
1289    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1290                 RegConstraint<"$false = $dst">, UnaryDP;
1291
1292 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1293                         (ins GPR:$false, so_imm:$true), DPFrm,
1294                 "mov", " $dst, $true",
1295    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1296                 RegConstraint<"$false = $dst">, UnaryDP;
1297
1298
1299 //===----------------------------------------------------------------------===//
1300 // TLS Instructions
1301 //
1302
1303 // __aeabi_read_tp preserves the registers r1-r3.
1304 let isCall = 1,
1305   Defs = [R0, R12, LR, CPSR] in {
1306   def TPsoft : ABXI<0b1011, (outs), (ins),
1307                "bl __aeabi_read_tp",
1308                [(set R0, ARMthread_pointer)]>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SJLJ Exception handling intrinsics
1313 //   eh_sjlj_setjmp() is a three instruction sequence to store the return
1314 //   address and save #0 in R0 for the non-longjmp case.
1315 //   Since by its nature we may be coming from some other function to get
1316 //   here, and we're using the stack frame for the containing function to
1317 //   save/restore registers, we can't keep anything live in regs across
1318 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1319 //   when we get here from a longjmp(). We force everthing out of registers
1320 //   except for our own input by listing the relevant registers in Defs. By
1321 //   doing so, we also cause the prologue/epilogue code to actively preserve
1322 //   all of the callee-saved resgisters, which is exactly what we want.
1323 let Defs =
1324   [ R0, R1, R3, R4, R5, R6, R7, R8, R9, R10, R11, R12, LR,
1325     D0, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15 ] in {
1326   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1327                                AddrModeNone, SizeSpecial, IndexModeNone, Pseudo,
1328                                "add r0, pc, #4\n\t"
1329                                "str r0, [$src, #+4]\n\t"
1330                                "mov r0, #0 @ eh_setjmp", "",
1331                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1332 }
1333
1334 //===----------------------------------------------------------------------===//
1335 // Non-Instruction Patterns
1336 //
1337
1338 // ConstantPool, GlobalAddress, and JumpTable
1339 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1340 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1341 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1342              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1343
1344 // Large immediate handling.
1345
1346 // Two piece so_imms.
1347 let isReMaterializable = 1 in
1348 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src), Pseudo,
1349                          "mov", " $dst, $src",
1350                          [(set GPR:$dst, so_imm2part:$src)]>;
1351
1352 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1353               (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1354                      (so_imm2part_2 imm:$RHS))>;
1355 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1356               (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1357                      (so_imm2part_2 imm:$RHS))>;
1358
1359 // TODO: add,sub,and, 3-instr forms?
1360
1361
1362 // Direct calls
1363 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1364       Requires<[IsNotDarwin]>;
1365 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1366       Requires<[IsDarwin]>;
1367
1368 // zextload i1 -> zextload i8
1369 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1370
1371 // extload -> zextload
1372 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1373 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1374 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1375
1376 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1377 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1378
1379 // smul* and smla*
1380 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1381                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1382                  (SMULBB GPR:$a, GPR:$b)>;
1383 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1384                  (SMULBB GPR:$a, GPR:$b)>;
1385 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1386                       (sra GPR:$b, (i32 16))),
1387                  (SMULBT GPR:$a, GPR:$b)>;
1388 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1389                  (SMULBT GPR:$a, GPR:$b)>;
1390 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1391                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1392                  (SMULTB GPR:$a, GPR:$b)>;
1393 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1394                 (SMULTB GPR:$a, GPR:$b)>;
1395 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1396                       (i32 16)),
1397                  (SMULWB GPR:$a, GPR:$b)>;
1398 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1399                  (SMULWB GPR:$a, GPR:$b)>;
1400
1401 def : ARMV5TEPat<(add GPR:$acc,
1402                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1403                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1404                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1405 def : ARMV5TEPat<(add GPR:$acc,
1406                       (mul sext_16_node:$a, sext_16_node:$b)),
1407                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1408 def : ARMV5TEPat<(add GPR:$acc,
1409                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1410                            (sra GPR:$b, (i32 16)))),
1411                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1412 def : ARMV5TEPat<(add GPR:$acc,
1413                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1414                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1415 def : ARMV5TEPat<(add GPR:$acc,
1416                       (mul (sra GPR:$a, (i32 16)),
1417                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1418                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1419 def : ARMV5TEPat<(add GPR:$acc,
1420                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1421                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1422 def : ARMV5TEPat<(add GPR:$acc,
1423                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1424                            (i32 16))),
1425                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1426 def : ARMV5TEPat<(add GPR:$acc,
1427                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1428                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1429
1430 //===----------------------------------------------------------------------===//
1431 // Thumb Support
1432 //
1433
1434 include "ARMInstrThumb.td"
1435
1436 //===----------------------------------------------------------------------===//
1437 // Thumb2 Support
1438 //
1439
1440 include "ARMInstrThumb2.td"
1441
1442 //===----------------------------------------------------------------------===//
1443 // Floating Point Support
1444 //
1445
1446 include "ARMInstrVFP.td"
1447
1448 //===----------------------------------------------------------------------===//
1449 // Advanced SIMD (NEON) Support
1450 //
1451
1452 include "ARMInstrNEON.td"