lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 def jtblock_operand : Operand<i32> {
 337   let PrintMethod = "printJTBlockOperand";
 338 }
 339 def jt2block_operand : Operand<i32> {
 340   let PrintMethod = "printJT2BlockOperand";
 341 }
 342
 343 // Local PC labels.
 344 def pclabel : Operand<i32> {
 345   let PrintMethod = "printPCLabel";
 346 }
 347
 348 def neon_vcvt_imm32 : Operand<i32> {
 349   let EncoderMethod = "getNEONVcvtImm32OpValue";
 350 }
 351
 352 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 353 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 354     int32_t v = (int32_t)N->getZExtValue();
 355     return v == 8 || v == 16 || v == 24; }]> {
 356   let EncoderMethod = "getRotImmOpValue";
 357 }
 358
 359 // shift_imm: An integer that encodes a shift amount and the type of shift
 360 // (currently either asr or lsl) using the same encoding used for the
 361 // immediates in so_reg operands.
 362 def shift_imm : Operand<i32> {
 363   let PrintMethod = "printShiftImmOperand";
 364 }
 365
 366 // shifter_operand operands: so_reg and so_imm.
 367 def so_reg : Operand<i32>,    // reg reg imm
 368              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 369                             [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374 def shift_so_reg : Operand<i32>,    // reg reg imm
 375                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 376                                   [shl,srl,sra,rotr]> {
 377   let EncoderMethod = "getSORegOpValue";
 378   let PrintMethod = "printSORegOperand";
 379   let MIOperandInfo = (ops GPR, GPR, i32imm);
 380 }
 381
 382 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 383 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 384 // represented in the imm field in the same 12-bit form that they are encoded
 385 // into so_imm instructions: the 8-bit immediate is the least significant bits
 386 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 387 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 388   let EncoderMethod = "getSOImmOpValue";
 389   let PrintMethod = "printSOImmOperand";
 390 }
 391
 392 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 393 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 394 // get the first/second pieces.
 395 def so_imm2part : PatLeaf<(imm), [{
 396       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 397 }]>;
 398
 399 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 400 ///
 401 def arm_i32imm : PatLeaf<(imm), [{
 402   if (Subtarget->hasV6T2Ops())
 403     return true;
 404   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 405 }]>;
 406
 407 def so_imm2part_1 : SDNodeXForm<imm, [{
 408   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 409   return CurDAG->getTargetConstant(V, MVT::i32);
 410 }]>;
 411
 412 def so_imm2part_2 : SDNodeXForm<imm, [{
 413   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 414   return CurDAG->getTargetConstant(V, MVT::i32);
 415 }]>;
 416
 417 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 419     }]> {
 420   let PrintMethod = "printSOImm2PartOperand";
 421 }
 422
 423 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 424   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 425   return CurDAG->getTargetConstant(V, MVT::i32);
 426 }]>;
 427
 428 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 429   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 430   return CurDAG->getTargetConstant(V, MVT::i32);
 431 }]>;
 432
 433 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 434 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 435   return (int32_t)N->getZExtValue() < 32;
 436 }]>;
 437
 438 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 439 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 440   return (int32_t)N->getZExtValue() < 32;
 441 }]> {
 442   let EncoderMethod = "getImmMinusOneOpValue";
 443 }
 444
 445 // For movt/movw - sets the MC Encoder method.
 446 // The imm is split into imm{15-12}, imm{11-0}
 447 //
 448 def movt_imm : Operand<i32> {
 449   let EncoderMethod = "getMovtImmOpValue";
 450 }
 451
 452 // Define ARM specific addressing modes.
 453
 454
 455 // addrmode_imm12 := reg +/- imm12
 456 //
 457 def addrmode_imm12 : Operand<i32>,
 458                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 459   // 12-bit immediate operand. Note that instructions using this encode
 460   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 461   // immediate values are as normal.
 462
 463   let EncoderMethod = "getAddrModeImm12OpValue";
 464   let PrintMethod = "printAddrModeImm12Operand";
 465   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 466 }
 467 // ldst_so_reg := reg +/- reg shop imm
 468 //
 469 def ldst_so_reg : Operand<i32>,
 470                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 471   let EncoderMethod = "getLdStSORegOpValue";
 472   // FIXME: Simplify the printer
 473   let PrintMethod = "printAddrMode2Operand";
 474   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 475 }
 476
 477 // addrmode2 := reg +/- imm12
 478 //           := reg +/- reg shop imm
 479 //
 480 def addrmode2 : Operand<i32>,
 481                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 482   string EncoderMethod = "getAddrMode2OpValue";
 483   let PrintMethod = "printAddrMode2Operand";
 484   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 485 }
 486
 487 def am2offset : Operand<i32>,
 488                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 489                 [], [SDNPWantRoot]> {
 490   string EncoderMethod = "getAddrMode2OffsetOpValue";
 491   let PrintMethod = "printAddrMode2OffsetOperand";
 492   let MIOperandInfo = (ops GPR, i32imm);
 493 }
 494
 495 // addrmode3 := reg +/- reg
 496 // addrmode3 := reg +/- imm8
 497 //
 498 def addrmode3 : Operand<i32>,
 499                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 500   let EncoderMethod = "getAddrMode3OpValue";
 501   let PrintMethod = "printAddrMode3Operand";
 502   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 503 }
 504
 505 def am3offset : Operand<i32>,
 506                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 507                                [], [SDNPWantRoot]> {
 508   let EncoderMethod = "getAddrMode3OffsetOpValue";
 509   let PrintMethod = "printAddrMode3OffsetOperand";
 510   let MIOperandInfo = (ops GPR, i32imm);
 511 }
 512
 513 // ldstm_mode := {ia, ib, da, db}
 514 //
 515 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 516   let EncoderMethod = "getLdStmModeOpValue";
 517   let PrintMethod = "printLdStmModeOperand";
 518 }
 519
 520 def MemMode5AsmOperand : AsmOperandClass {
 521   let Name = "MemMode5";
 522   let SuperClasses = [];
 523 }
 524
 525 // addrmode5 := reg +/- imm8*4
 526 //
 527 def addrmode5 : Operand<i32>,
 528                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 529   let PrintMethod = "printAddrMode5Operand";
 530   let MIOperandInfo = (ops GPR:$base, i32imm);
 531   let ParserMatchClass = MemMode5AsmOperand;
 532   let EncoderMethod = "getAddrMode5OpValue";
 533 }
 534
 535 // addrmode6 := reg with optional writeback
 536 //
 537 def addrmode6 : Operand<i32>,
 538                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 539   let PrintMethod = "printAddrMode6Operand";
 540   let MIOperandInfo = (ops GPR:$addr, i32imm);
 541   let EncoderMethod = "getAddrMode6AddressOpValue";
 542 }
 543
 544 def am6offset : Operand<i32> {
 545   let PrintMethod = "printAddrMode6OffsetOperand";
 546   let MIOperandInfo = (ops GPR);
 547   let EncoderMethod = "getAddrMode6OffsetOpValue";
 548 }
 549
 550 // addrmodepc := pc + reg
 551 //
 552 def addrmodepc : Operand<i32>,
 553                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 554   let PrintMethod = "printAddrModePCOperand";
 555   let MIOperandInfo = (ops GPR, i32imm);
 556 }
 557
 558 def nohash_imm : Operand<i32> {
 559   let PrintMethod = "printNoHashImmediate";
 560 }
 561
 562 //===----------------------------------------------------------------------===//
 563
 564 include "ARMInstrFormats.td"
 565
 566 //===----------------------------------------------------------------------===//
 567 // Multiclass helpers...
 568 //
 569
 570 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 571 /// binop that produces a value.
 572 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 573                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 574                         PatFrag opnode, bit Commutable = 0> {
 575   // The register-immediate version is re-materializable. This is useful
 576   // in particular for taking the address of a local.
 577   let isReMaterializable = 1 in {
 578   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 579                iii, opc, "\t$Rd, $Rn, $imm",
 580                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 581     bits<4> Rd;
 582     bits<4> Rn;
 583     bits<12> imm;
 584     let Inst{25} = 1;
 585     let Inst{19-16} = Rn;
 586     let Inst{15-12} = Rd;
 587     let Inst{11-0} = imm;
 588   }
 589   }
 590   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 591                iir, opc, "\t$Rd, $Rn, $Rm",
 592                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 593     bits<4> Rd;
 594     bits<4> Rn;
 595     bits<4> Rm;
 596     let Inst{25} = 0;
 597     let isCommutable = Commutable;
 598     let Inst{19-16} = Rn;
 599     let Inst{15-12} = Rd;
 600     let Inst{11-4} = 0b00000000;
 601     let Inst{3-0} = Rm;
 602   }
 603   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 604                iis, opc, "\t$Rd, $Rn, $shift",
 605                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 606     bits<4> Rd;
 607     bits<4> Rn;
 608     bits<12> shift;
 609     let Inst{25} = 0;
 610     let Inst{19-16} = Rn;
 611     let Inst{15-12} = Rd;
 612     let Inst{11-0} = shift;
 613   }
 614 }
 615
 616 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 617 /// instruction modifies the CPSR register.
 618 let Defs = [CPSR] in {
 619 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 620                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 621                          PatFrag opnode, bit Commutable = 0> {
 622   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 623                iii, opc, "\t$Rd, $Rn, $imm",
 624                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 625     bits<4> Rd;
 626     bits<4> Rn;
 627     bits<12> imm;
 628     let Inst{25} = 1;
 629     let Inst{20} = 1;
 630     let Inst{19-16} = Rn;
 631     let Inst{15-12} = Rd;
 632     let Inst{11-0} = imm;
 633   }
 634   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 635                iir, opc, "\t$Rd, $Rn, $Rm",
 636                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 637     bits<4> Rd;
 638     bits<4> Rn;
 639     bits<4> Rm;
 640     let isCommutable = Commutable;
 641     let Inst{25} = 0;
 642     let Inst{20} = 1;
 643     let Inst{19-16} = Rn;
 644     let Inst{15-12} = Rd;
 645     let Inst{11-4} = 0b00000000;
 646     let Inst{3-0} = Rm;
 647   }
 648   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 649                iis, opc, "\t$Rd, $Rn, $shift",
 650                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 651     bits<4> Rd;
 652     bits<4> Rn;
 653     bits<12> shift;
 654     let Inst{25} = 0;
 655     let Inst{20} = 1;
 656     let Inst{19-16} = Rn;
 657     let Inst{15-12} = Rd;
 658     let Inst{11-0} = shift;
 659   }
 660 }
 661 }
 662
 663 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 664 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 665 /// a explicit result, only implicitly set CPSR.
 666 let isCompare = 1, Defs = [CPSR] in {
 667 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 668                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 669                        PatFrag opnode, bit Commutable = 0> {
 670   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 671                opc, "\t$Rn, $imm",
 672                [(opnode GPR:$Rn, so_imm:$imm)]> {
 673     bits<4> Rn;
 674     bits<12> imm;
 675     let Inst{25} = 1;
 676     let Inst{20} = 1;
 677     let Inst{19-16} = Rn;
 678     let Inst{15-12} = 0b0000;
 679     let Inst{11-0} = imm;
 680   }
 681   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 682                opc, "\t$Rn, $Rm",
 683                [(opnode GPR:$Rn, GPR:$Rm)]> {
 684     bits<4> Rn;
 685     bits<4> Rm;
 686     let isCommutable = Commutable;
 687     let Inst{25} = 0;
 688     let Inst{20} = 1;
 689     let Inst{19-16} = Rn;
 690     let Inst{15-12} = 0b0000;
 691     let Inst{11-4} = 0b00000000;
 692     let Inst{3-0} = Rm;
 693   }
 694   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 695                opc, "\t$Rn, $shift",
 696                [(opnode GPR:$Rn, so_reg:$shift)]> {
 697     bits<4> Rn;
 698     bits<12> shift;
 699     let Inst{25} = 0;
 700     let Inst{20} = 1;
 701     let Inst{19-16} = Rn;
 702     let Inst{15-12} = 0b0000;
 703     let Inst{11-0} = shift;
 704   }
 705 }
 706 }
 707
 708 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 709 /// register and one whose operand is a register rotated by 8/16/24.
 710 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 711 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 712   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 713                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 714                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 715               Requires<[IsARM, HasV6]> {
 716     bits<4> Rd;
 717     bits<4> Rm;
 718     let Inst{19-16} = 0b1111;
 719     let Inst{15-12} = Rd;
 720     let Inst{11-10} = 0b00;
 721     let Inst{3-0}   = Rm;
 722   }
 723   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 724                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 725                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 726               Requires<[IsARM, HasV6]> {
 727     bits<4> Rd;
 728     bits<4> Rm;
 729     bits<2> rot;
 730     let Inst{19-16} = 0b1111;
 731     let Inst{15-12} = Rd;
 732     let Inst{11-10} = rot;
 733     let Inst{3-0}   = Rm;
 734   }
 735 }
 736
 737 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 738   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 739                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 740                  [/* For disassembly only; pattern left blank */]>,
 741               Requires<[IsARM, HasV6]> {
 742     let Inst{19-16} = 0b1111;
 743     let Inst{11-10} = 0b00;
 744   }
 745   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 746                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 747                  [/* For disassembly only; pattern left blank */]>,
 748               Requires<[IsARM, HasV6]> {
 749     bits<2> rot;
 750     let Inst{19-16} = 0b1111;
 751     let Inst{11-10} = rot;
 752   }
 753 }
 754
 755 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 756 /// register and one whose operand is a register rotated by 8/16/24.
 757 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 758   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 759                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 760                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 761                Requires<[IsARM, HasV6]> {
 762     bits<4> Rd;
 763     bits<4> Rm;
 764     bits<4> Rn;
 765     let Inst{19-16} = Rn;
 766     let Inst{15-12} = Rd;
 767     let Inst{11-10} = 0b00;
 768     let Inst{9-4}   = 0b000111;
 769     let Inst{3-0}   = Rm;
 770   }
 771   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 772                                              rot_imm:$rot),
 773                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 774                   [(set GPR:$Rd, (opnode GPR:$Rn,
 775                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 776                   Requires<[IsARM, HasV6]> {
 777     bits<4> Rd;
 778     bits<4> Rm;
 779     bits<4> Rn;
 780     bits<2> rot;
 781     let Inst{19-16} = Rn;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-10} = rot;
 784     let Inst{9-4}   = 0b000111;
 785     let Inst{3-0}   = Rm;
 786   }
 787 }
 788
 789 // For disassembly only.
 790 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 791   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 792                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 793                   [/* For disassembly only; pattern left blank */]>,
 794                Requires<[IsARM, HasV6]> {
 795     let Inst{11-10} = 0b00;
 796   }
 797   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 798                                              rot_imm:$rot),
 799                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 800                   [/* For disassembly only; pattern left blank */]>,
 801                   Requires<[IsARM, HasV6]> {
 802     bits<4> Rn;
 803     bits<2> rot;
 804     let Inst{19-16} = Rn;
 805     let Inst{11-10} = rot;
 806   }
 807 }
 808
 809 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 810 let Uses = [CPSR] in {
 811 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 812                              bit Commutable = 0> {
 813   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 814                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 815                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 816                Requires<[IsARM]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> imm;
 820     let Inst{25} = 1;
 821     let Inst{15-12} = Rd;
 822     let Inst{19-16} = Rn;
 823     let Inst{11-0} = imm;
 824   }
 825   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 826                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 827                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 828                Requires<[IsARM]> {
 829     bits<4> Rd;
 830     bits<4> Rn;
 831     bits<4> Rm;
 832     let Inst{11-4} = 0b00000000;
 833     let Inst{25} = 0;
 834     let isCommutable = Commutable;
 835     let Inst{3-0} = Rm;
 836     let Inst{15-12} = Rd;
 837     let Inst{19-16} = Rn;
 838   }
 839   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 840                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 841                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 842                Requires<[IsARM]> {
 843     bits<4> Rd;
 844     bits<4> Rn;
 845     bits<12> shift;
 846     let Inst{25} = 0;
 847     let Inst{11-0} = shift;
 848     let Inst{15-12} = Rd;
 849     let Inst{19-16} = Rn;
 850   }
 851 }
 852 // Carry setting variants
 853 let Defs = [CPSR] in {
 854 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 855                              bit Commutable = 0> {
 856   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 857                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 858                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 859                Requires<[IsARM]> {
 860     bits<4> Rd;
 861     bits<4> Rn;
 862     bits<12> imm;
 863     let Inst{15-12} = Rd;
 864     let Inst{19-16} = Rn;
 865     let Inst{11-0} = imm;
 866     let Inst{20} = 1;
 867     let Inst{25} = 1;
 868   }
 869   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 870                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 871                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 872                Requires<[IsARM]> {
 873     bits<4> Rd;
 874     bits<4> Rn;
 875     bits<4> Rm;
 876     let Inst{11-4} = 0b00000000;
 877     let isCommutable = Commutable;
 878     let Inst{3-0} = Rm;
 879     let Inst{15-12} = Rd;
 880     let Inst{19-16} = Rn;
 881     let Inst{20} = 1;
 882     let Inst{25} = 0;
 883   }
 884   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 885                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 886                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 887                Requires<[IsARM]> {
 888     bits<4> Rd;
 889     bits<4> Rn;
 890     bits<12> shift;
 891     let Inst{11-0} = shift;
 892     let Inst{15-12} = Rd;
 893     let Inst{19-16} = Rn;
 894     let Inst{20} = 1;
 895     let Inst{25} = 0;
 896   }
 897 }
 898 }
 899 }
 900
 901 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 902 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 903            InstrItinClass iir, PatFrag opnode> {
 904   // Note: We use the complex addrmode_imm12 rather than just an input
 905   // GPR and a constrained immediate so that we can use this to match
 906   // frame index references and avoid matching constant pool references.
 907   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 908                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 909                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 910     bits<4>  Rt;
 911     bits<17> addr;
 912     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 913     let Inst{19-16} = addr{16-13};  // Rn
 914     let Inst{15-12} = Rt;
 915     let Inst{11-0}  = addr{11-0};   // imm12
 916   }
 917   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 918                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 919                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 920     bits<4>  Rt;
 921     bits<17> shift;
 922     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 923     let Inst{19-16} = shift{16-13}; // Rn
 924     let Inst{15-12} = Rt;
 925     let Inst{11-0}  = shift{11-0};
 926   }
 927 }
 928 }
 929
 930 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 931            InstrItinClass iir, PatFrag opnode> {
 932   // Note: We use the complex addrmode_imm12 rather than just an input
 933   // GPR and a constrained immediate so that we can use this to match
 934   // frame index references and avoid matching constant pool references.
 935   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 936                    (ins GPR:$Rt, addrmode_imm12:$addr),
 937                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 938                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 939     bits<4> Rt;
 940     bits<17> addr;
 941     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 942     let Inst{19-16} = addr{16-13};  // Rn
 943     let Inst{15-12} = Rt;
 944     let Inst{11-0}  = addr{11-0};   // imm12
 945   }
 946   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 947                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 948                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 949     bits<4> Rt;
 950     bits<17> shift;
 951     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 952     let Inst{19-16} = shift{16-13}; // Rn
 953     let Inst{15-12} = Rt;
 954     let Inst{11-0}  = shift{11-0};
 955   }
 956 }
 957 //===----------------------------------------------------------------------===//
 958 // Instructions
 959 //===----------------------------------------------------------------------===//
 960
 961 //===----------------------------------------------------------------------===//
 962 //  Miscellaneous Instructions.
 963 //
 964
 965 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 966 /// the function.  The first operand is the ID# for this instruction, the second
 967 /// is the index into the MachineConstantPool that this is, the third is the
 968 /// size in bytes of this constant pool entry.
 969 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 970 def CONSTPOOL_ENTRY :
 971 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 972                     i32imm:$size), NoItinerary, []>;
 973
 974 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 975 // from removing one half of the matched pairs. That breaks PEI, which assumes
 976 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 977 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 978 def ADJCALLSTACKUP :
 979 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 980            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 981
 982 def ADJCALLSTACKDOWN :
 983 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 984            [(ARMcallseq_start timm:$amt)]>;
 985 }
 986
 987 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 988              [/* For disassembly only; pattern left blank */]>,
 989           Requires<[IsARM, HasV6T2]> {
 990   let Inst{27-16} = 0b001100100000;
 991   let Inst{15-8} = 0b11110000;
 992   let Inst{7-0} = 0b00000000;
 993 }
 994
 995 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 996              [/* For disassembly only; pattern left blank */]>,
 997           Requires<[IsARM, HasV6T2]> {
 998   let Inst{27-16} = 0b001100100000;
 999   let Inst{15-8} = 0b11110000;
1000   let Inst{7-0} = 0b00000001;
1001 }
1002
1003 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1004              [/* For disassembly only; pattern left blank */]>,
1005           Requires<[IsARM, HasV6T2]> {
1006   let Inst{27-16} = 0b001100100000;
1007   let Inst{15-8} = 0b11110000;
1008   let Inst{7-0} = 0b00000010;
1009 }
1010
1011 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1012              [/* For disassembly only; pattern left blank */]>,
1013           Requires<[IsARM, HasV6T2]> {
1014   let Inst{27-16} = 0b001100100000;
1015   let Inst{15-8} = 0b11110000;
1016   let Inst{7-0} = 0b00000011;
1017 }
1018
1019 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1020              "\t$dst, $a, $b",
1021              [/* For disassembly only; pattern left blank */]>,
1022           Requires<[IsARM, HasV6]> {
1023   bits<4> Rd;
1024   bits<4> Rn;
1025   bits<4> Rm;
1026   let Inst{3-0} = Rm;
1027   let Inst{15-12} = Rd;
1028   let Inst{19-16} = Rn;
1029   let Inst{27-20} = 0b01101000;
1030   let Inst{7-4} = 0b1011;
1031   let Inst{11-8} = 0b1111;
1032 }
1033
1034 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1035              [/* For disassembly only; pattern left blank */]>,
1036           Requires<[IsARM, HasV6T2]> {
1037   let Inst{27-16} = 0b001100100000;
1038   let Inst{15-8} = 0b11110000;
1039   let Inst{7-0} = 0b00000100;
1040 }
1041
1042 // The i32imm operand $val can be used by a debugger to store more information
1043 // about the breakpoint.
1044 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1045               [/* For disassembly only; pattern left blank */]>,
1046            Requires<[IsARM]> {
1047   bits<16> val;
1048   let Inst{3-0} = val{3-0};
1049   let Inst{19-8} = val{15-4};
1050   let Inst{27-20} = 0b00010010;
1051   let Inst{7-4} = 0b0111;
1052 }
1053
1054 // Change Processor State is a system instruction -- for disassembly only.
1055 // The singleton $opt operand contains the following information:
1056 // opt{4-0} = mode from Inst{4-0}
1057 // opt{5} = changemode from Inst{17}
1058 // opt{8-6} = AIF from Inst{8-6}
1059 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1060 // FIXME: Integrated assembler will need these split out.
1061 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1062               [/* For disassembly only; pattern left blank */]>,
1063           Requires<[IsARM]> {
1064   let Inst{31-28} = 0b1111;
1065   let Inst{27-20} = 0b00010000;
1066   let Inst{16} = 0;
1067   let Inst{5} = 0;
1068 }
1069
1070 // Preload signals the memory system of possible future data/instruction access.
1071 // These are for disassembly only.
1072 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1073
1074   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1075                 !strconcat(opc, "\t$addr"),
1076                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1077     bits<4> Rt;
1078     bits<17> addr;
1079     let Inst{31-26} = 0b111101;
1080     let Inst{25} = 0; // 0 for immediate form
1081     let Inst{24} = data;
1082     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1083     let Inst{22} = read;
1084     let Inst{21-20} = 0b01;
1085     let Inst{19-16} = addr{16-13};  // Rn
1086     let Inst{15-12} = Rt;
1087     let Inst{11-0}  = addr{11-0};   // imm12
1088   }
1089
1090   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1091                !strconcat(opc, "\t$shift"),
1092                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1093     bits<4> Rt;
1094     bits<17> shift;
1095     let Inst{31-26} = 0b111101;
1096     let Inst{25} = 1; // 1 for register form
1097     let Inst{24} = data;
1098     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1099     let Inst{22} = read;
1100     let Inst{21-20} = 0b01;
1101     let Inst{19-16} = shift{16-13}; // Rn
1102     let Inst{11-0}  = shift{11-0};
1103   }
1104 }
1105
1106 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1107 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1108 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1109
1110 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1111                  "setend\t$end",
1112                  [/* For disassembly only; pattern left blank */]>,
1113                Requires<[IsARM]> {
1114   bits<1> end;
1115   let Inst{31-10} = 0b1111000100000001000000;
1116   let Inst{9} = end;
1117   let Inst{8-0} = 0;
1118 }
1119
1120 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1121              [/* For disassembly only; pattern left blank */]>,
1122           Requires<[IsARM, HasV7]> {
1123   bits<4> opt;
1124   let Inst{27-4} = 0b001100100000111100001111;
1125   let Inst{3-0} = opt;
1126 }
1127
1128 // A5.4 Permanently UNDEFINED instructions.
1129 let isBarrier = 1, isTerminator = 1 in
1130 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1131                "trap", [(trap)]>,
1132            Requires<[IsARM]> {
1133   let Inst{27-25} = 0b011;
1134   let Inst{24-20} = 0b11111;
1135   let Inst{7-5} = 0b111;
1136   let Inst{4} = 0b1;
1137 }
1138
1139 // Address computation and loads and stores in PIC mode.
1140 let isNotDuplicable = 1 in {
1141 def PICADD : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1142                            IIC_iALUr,
1143                            [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1144
1145 let AddedComplexity = 10 in {
1146 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1147                             IIC_iLoad_r,
1148                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1149
1150 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1151                             IIC_iLoad_bh_r,
1152                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1153
1154 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1155                             IIC_iLoad_bh_r,
1156                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1157
1158 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1159                             IIC_iLoad_bh_r,
1160                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1161
1162 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1163                             IIC_iLoad_bh_r,
1164                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1165 }
1166 let AddedComplexity = 10 in {
1167 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1168                IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1169
1170 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1171                IIC_iStore_bh_r, [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1172
1173 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1174                IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1175 }
1176 } // isNotDuplicable = 1
1177
1178
1179 // LEApcrel - Load a pc-relative address into a register without offending the
1180 // assembler.
1181 let neverHasSideEffects = 1 in {
1182 let isReMaterializable = 1 in
1183 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1184 // both of these as pseudo-instructions that get expanded to it.
1185 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1186                     MiscFrm, IIC_iALUi,
1187                     "adr$p\t$Rd, #$label", []>;
1188
1189 } // neverHasSideEffects
1190 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1191                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1192                       MiscFrm, IIC_iALUi,
1193                       "adr$p\t$Rd, #${label}_${id}", []> {
1194   bits<4> p;
1195   bits<4> Rd;
1196   let Inst{31-28} = p;
1197   let Inst{27-25} = 0b001;
1198   let Inst{20} = 0;
1199   let Inst{19-16} = 0b1111;
1200   let Inst{15-12} = Rd;
1201   // FIXME: Add label encoding/fixup
1202 }
1203
1204 //===----------------------------------------------------------------------===//
1205 //  Control Flow Instructions.
1206 //
1207
1208 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1209   // ARMV4T and above
1210   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1211                   "bx", "\tlr", [(ARMretflag)]>,
1212                Requires<[IsARM, HasV4T]> {
1213     let Inst{27-0}  = 0b0001001011111111111100011110;
1214   }
1215
1216   // ARMV4 only
1217   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1218                   "mov", "\tpc, lr", [(ARMretflag)]>,
1219                Requires<[IsARM, NoV4T]> {
1220     let Inst{27-0} = 0b0001101000001111000000001110;
1221   }
1222 }
1223
1224 // Indirect branches
1225 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1226   // ARMV4T and above
1227   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1228                   [(brind GPR:$dst)]>,
1229               Requires<[IsARM, HasV4T]> {
1230     bits<4> dst;
1231     let Inst{31-4} = 0b1110000100101111111111110001;
1232     let Inst{3-0}  = dst;
1233   }
1234
1235   // ARMV4 only
1236   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1237                   [(brind GPR:$dst)]>,
1238               Requires<[IsARM, NoV4T]> {
1239     bits<4> dst;
1240     let Inst{31-4} = 0b1110000110100000111100000000;
1241     let Inst{3-0}   = dst;
1242   }
1243 }
1244
1245 // On non-Darwin platforms R9 is callee-saved.
1246 let isCall = 1,
1247   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1248           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1249           D16, D17, D18, D19, D20, D21, D22, D23,
1250           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1251   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1252                 IIC_Br, "bl\t$func",
1253                 [(ARMcall tglobaladdr:$func)]>,
1254             Requires<[IsARM, IsNotDarwin]> {
1255     let Inst{31-28} = 0b1110;
1256     bits<24> func;
1257     let Inst{23-0} = func;
1258   }
1259
1260   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1261                    IIC_Br, "bl", "\t$func",
1262                    [(ARMcall_pred tglobaladdr:$func)]>,
1263                 Requires<[IsARM, IsNotDarwin]> {
1264     bits<24> func;
1265     let Inst{23-0} = func;
1266   }
1267
1268   // ARMv5T and above
1269   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1270                 IIC_Br, "blx\t$func",
1271                 [(ARMcall GPR:$func)]>,
1272             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1273     bits<4> func;
1274     let Inst{31-4} = 0b1110000100101111111111110011;
1275     let Inst{3-0}   = func;
1276   }
1277
1278   // ARMv4T
1279   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1280   // FIXME: x2 insn patterns like this need to be pseudo instructions.
1281   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1282                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1283                   [(ARMcall_nolink tGPR:$func)]>,
1284            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1285     bits<4> func;
1286     let Inst{27-4} = 0b000100101111111111110001;
1287     let Inst{3-0}   = func;
1288   }
1289
1290   // ARMv4
1291   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1292                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1293                  [(ARMcall_nolink tGPR:$func)]>,
1294            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1295     bits<4> func;
1296     let Inst{27-4} = 0b000110100000111100000000;
1297     let Inst{3-0}   = func;
1298   }
1299 }
1300
1301 // On Darwin R9 is call-clobbered.
1302 let isCall = 1,
1303   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1304           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1305           D16, D17, D18, D19, D20, D21, D22, D23,
1306           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1307   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1308                 IIC_Br, "bl\t$func",
1309                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1310     let Inst{31-28} = 0b1110;
1311     bits<24> func;
1312     let Inst{23-0} = func;
1313   }
1314
1315   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1316                    IIC_Br, "bl", "\t$func",
1317                    [(ARMcall_pred tglobaladdr:$func)]>,
1318                   Requires<[IsARM, IsDarwin]> {
1319     bits<24> func;
1320     let Inst{23-0} = func;
1321   }
1322
1323   // ARMv5T and above
1324   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1325                 IIC_Br, "blx\t$func",
1326                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1327     bits<4> func;
1328     let Inst{31-4} = 0b1110000100101111111111110011;
1329     let Inst{3-0}   = func;
1330   }
1331
1332   // ARMv4T
1333   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1334   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1335                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1336                   [(ARMcall_nolink tGPR:$func)]>,
1337              Requires<[IsARM, HasV4T, IsDarwin]> {
1338     bits<4> func;
1339     let Inst{27-4} = 0b000100101111111111110001;
1340     let Inst{3-0}   = func;
1341   }
1342
1343   // ARMv4
1344   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1345                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1346                  [(ARMcall_nolink tGPR:$func)]>,
1347            Requires<[IsARM, NoV4T, IsDarwin]> {
1348     bits<4> func;
1349     let Inst{27-4} = 0b000110100000111100000000;
1350     let Inst{3-0}   = func;
1351   }
1352 }
1353
1354 // Tail calls.
1355
1356 // FIXME: These should probably be xformed into the non-TC versions of the
1357 // instructions as part of MC lowering.
1358 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1359   // Darwin versions.
1360   let Defs = [R0, R1, R2, R3, R9, R12,
1361               D0, D1, D2, D3, D4, D5, D6, D7,
1362               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1363               D27, D28, D29, D30, D31, PC],
1364       Uses = [SP] in {
1365     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1366                        Pseudo, IIC_Br,
1367                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1368
1369     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1370                        Pseudo, IIC_Br,
1371                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1372
1373     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1374                    IIC_Br, "b\t$dst  @ TAILCALL",
1375                    []>, Requires<[IsDarwin]>;
1376
1377     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1378                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1379                    []>, Requires<[IsDarwin]>;
1380
1381     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1382                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1383                    []>, Requires<[IsDarwin]> {
1384       bits<4> dst;
1385       let Inst{31-4} = 0b1110000100101111111111110001;
1386       let Inst{3-0}  = dst;
1387     }
1388   }
1389
1390   // Non-Darwin versions (the difference is R9).
1391   let Defs = [R0, R1, R2, R3, R12,
1392               D0, D1, D2, D3, D4, D5, D6, D7,
1393               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1394               D27, D28, D29, D30, D31, PC],
1395       Uses = [SP] in {
1396     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1397                        Pseudo, IIC_Br,
1398                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1399
1400     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1401                        Pseudo, IIC_Br,
1402                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1403
1404     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1405                    IIC_Br, "b\t$dst  @ TAILCALL",
1406                    []>, Requires<[IsARM, IsNotDarwin]>;
1407
1408     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1409                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1410                    []>, Requires<[IsThumb, IsNotDarwin]>;
1411
1412     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1413                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1414                    []>, Requires<[IsNotDarwin]> {
1415       bits<4> dst;
1416       let Inst{31-4} = 0b1110000100101111111111110001;
1417       let Inst{3-0}  = dst;
1418     }
1419   }
1420 }
1421
1422 let isBranch = 1, isTerminator = 1 in {
1423   // B is "predicable" since it can be xformed into a Bcc.
1424   let isBarrier = 1 in {
1425     let isPredicable = 1 in
1426     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1427                 "b\t$target", [(br bb:$target)]> {
1428       bits<24> target;
1429       let Inst{31-28} = 0b1110;
1430       let Inst{23-0} = target;
1431     }
1432
1433     let isNotDuplicable = 1, isIndirectBranch = 1,
1434         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1435         isCodeGenOnly = 1 in {
1436     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1437                       IIC_Br, "mov\tpc, $target$jt",
1438                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1439       let Inst{11-4}  = 0b00000000;
1440       let Inst{15-12} = 0b1111;
1441       let Inst{20}    = 0; // S Bit
1442       let Inst{24-21} = 0b1101;
1443       let Inst{27-25} = 0b000;
1444     }
1445     def BR_JTm : JTI<(outs),
1446                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1447                      IIC_Br, "ldr\tpc, $target$jt",
1448                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1449                        imm:$id)]> {
1450       let Inst{15-12} = 0b1111;
1451       let Inst{20}    = 1; // L bit
1452       let Inst{21}    = 0; // W bit
1453       let Inst{22}    = 0; // B bit
1454       let Inst{24}    = 1; // P bit
1455       let Inst{27-25} = 0b011;
1456     }
1457     def BR_JTadd : PseudoInst<(outs),
1458                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1459                    IIC_Br,
1460                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1461                      imm:$id)]>;
1462     } // isNotDuplicable = 1, isIndirectBranch = 1
1463   } // isBarrier = 1
1464
1465   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1466   // a two-value operand where a dag node expects two operands. :(
1467   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1468                IIC_Br, "b", "\t$target",
1469                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1470     bits<24> target;
1471     let Inst{23-0} = target;
1472   }
1473 }
1474
1475 // Branch and Exchange Jazelle -- for disassembly only
1476 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1477               [/* For disassembly only; pattern left blank */]> {
1478   let Inst{23-20} = 0b0010;
1479   //let Inst{19-8} = 0xfff;
1480   let Inst{7-4} = 0b0010;
1481 }
1482
1483 // Secure Monitor Call is a system instruction -- for disassembly only
1484 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1485               [/* For disassembly only; pattern left blank */]> {
1486   bits<4> opt;
1487   let Inst{23-4} = 0b01100000000000000111;
1488   let Inst{3-0} = opt;
1489 }
1490
1491 // Supervisor Call (Software Interrupt) -- for disassembly only
1492 let isCall = 1 in {
1493 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1494               [/* For disassembly only; pattern left blank */]> {
1495   bits<24> svc;
1496   let Inst{23-0} = svc;
1497 }
1498 }
1499
1500 // Store Return State is a system instruction -- for disassembly only
1501 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1502 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1503                 NoItinerary, "srs${amode}\tsp!, $mode",
1504                 [/* For disassembly only; pattern left blank */]> {
1505   let Inst{31-28} = 0b1111;
1506   let Inst{22-20} = 0b110; // W = 1
1507 }
1508
1509 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1510                 NoItinerary, "srs${amode}\tsp, $mode",
1511                 [/* For disassembly only; pattern left blank */]> {
1512   let Inst{31-28} = 0b1111;
1513   let Inst{22-20} = 0b100; // W = 0
1514 }
1515
1516 // Return From Exception is a system instruction -- for disassembly only
1517 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1518                 NoItinerary, "rfe${amode}\t$base!",
1519                 [/* For disassembly only; pattern left blank */]> {
1520   let Inst{31-28} = 0b1111;
1521   let Inst{22-20} = 0b011; // W = 1
1522 }
1523
1524 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1525                 NoItinerary, "rfe${amode}\t$base",
1526                 [/* For disassembly only; pattern left blank */]> {
1527   let Inst{31-28} = 0b1111;
1528   let Inst{22-20} = 0b001; // W = 0
1529 }
1530 } // isCodeGenOnly = 1
1531
1532 //===----------------------------------------------------------------------===//
1533 //  Load / store Instructions.
1534 //
1535
1536 // Load
1537
1538
1539 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1540                     UnOpFrag<(load node:$Src)>>;
1541 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1542                     UnOpFrag<(zextloadi8 node:$Src)>>;
1543 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1544                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1545 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1546                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1547
1548 // Special LDR for loads from non-pc-relative constpools.
1549 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1550     isReMaterializable = 1 in
1551 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1552                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1553                  []> {
1554   bits<4> Rt;
1555   bits<17> addr;
1556   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1557   let Inst{19-16} = 0b1111;
1558   let Inst{15-12} = Rt;
1559   let Inst{11-0}  = addr{11-0};   // imm12
1560 }
1561
1562 // Loads with zero extension
1563 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1564                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1565                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1566
1567 // Loads with sign extension
1568 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1569                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1570                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1571
1572 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1573                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1574                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1575
1576 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1577     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1578 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1579 //        how to represent that such that tblgen is happy and we don't
1580 //        mark this codegen only?
1581 // Load doubleword
1582 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1583                  (ins addrmode3:$addr), LdMiscFrm,
1584                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1585                  []>, Requires<[IsARM, HasV5TE]>;
1586 }
1587
1588 // Indexed loads
1589 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1590   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1591                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1592                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1593     // {17-14}  Rn
1594     // {13}     1 == Rm, 0 == imm12
1595     // {12}     isAdd
1596     // {11-0}   imm12/Rm
1597     bits<18> addr;
1598     let Inst{25} = addr{13};
1599     let Inst{23} = addr{12};
1600     let Inst{19-16} = addr{17-14};
1601     let Inst{11-0} = addr{11-0};
1602   }
1603   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1604                       (ins GPR:$Rn, am2offset:$offset),
1605                       IndexModePost, LdFrm, itin,
1606                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1607     // {13}     1 == Rm, 0 == imm12
1608     // {12}     isAdd
1609     // {11-0}   imm12/Rm
1610     bits<14> offset;
1611     bits<4> Rn;
1612     let Inst{25} = offset{13};
1613     let Inst{23} = offset{12};
1614     let Inst{19-16} = Rn;
1615     let Inst{11-0} = offset{11-0};
1616   }
1617 }
1618
1619 let mayLoad = 1, neverHasSideEffects = 1 in {
1620 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1621 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1622 }
1623
1624 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1625   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1626                         (ins addrmode3:$addr), IndexModePre,
1627                         LdMiscFrm, itin,
1628                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1629     bits<14> addr;
1630     let Inst{23}    = addr{8};      // U bit
1631     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1632     let Inst{19-16} = addr{12-9};   // Rn
1633     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1634     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1635   }
1636   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1637                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1638                         LdMiscFrm, itin,
1639                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1640     bits<10> addr;
1641     bits<4> Rn;
1642     let Inst{23}    = addr{8};      // U bit
1643     let Inst{22}    = addr{9};      // 1 == imm8, 0 == Rm
1644     let Inst{19-16} = Rn;
1645     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1646     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1647   }
1648 }
1649
1650 let mayLoad = 1, neverHasSideEffects = 1 in {
1651 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1652 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1653 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1654 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1655 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1656 } // mayLoad = 1, neverHasSideEffects = 1
1657
1658 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1659 let mayLoad = 1, neverHasSideEffects = 1 in {
1660 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1661                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1662                    LdFrm, IIC_iLoad_ru,
1663                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1664   let Inst{21} = 1; // overwrite
1665 }
1666 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1667                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1668                   LdFrm, IIC_iLoad_bh_ru,
1669                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1670   let Inst{21} = 1; // overwrite
1671 }
1672 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1673                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1674                  LdMiscFrm, IIC_iLoad_bh_ru,
1675                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1676   let Inst{21} = 1; // overwrite
1677 }
1678 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1679                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1680                  LdMiscFrm, IIC_iLoad_bh_ru,
1681                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1682   let Inst{21} = 1; // overwrite
1683 }
1684 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1685                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1686                  LdMiscFrm, IIC_iLoad_bh_ru,
1687                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1688   let Inst{21} = 1; // overwrite
1689 }
1690 }
1691
1692 // Store
1693
1694 // Stores with truncate
1695 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1696                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1697                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1698
1699 // Store doubleword
1700 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1701     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1702 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1703                StMiscFrm, IIC_iStore_d_r,
1704                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1705
1706 // Indexed stores
1707 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1708                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1709                      IndexModePre, StFrm, IIC_iStore_ru,
1710                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1711                     [(set GPR:$Rn_wb,
1712                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1713   // {13}     1 == Rm, 0 == imm12
1714   // {12}     isAdd
1715   // {11-0}   imm12/Rm
1716   bits<14> offset;
1717   bits<4> Rn;
1718   let Inst{25} = offset{13};
1719   let Inst{23} = offset{12};
1720   let Inst{19-16} = Rn;
1721   let Inst{11-0} = offset{11-0};
1722 }
1723
1724 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1725                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1726                      IndexModePost, StFrm, IIC_iStore_ru,
1727                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1728                     [(set GPR:$Rn_wb,
1729                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1730   // {13}     1 == Rm, 0 == imm12
1731   // {12}     isAdd
1732   // {11-0}   imm12/Rm
1733   bits<14> offset;
1734   bits<4> Rn;
1735   let Inst{25} = offset{13};
1736   let Inst{23} = offset{12};
1737   let Inst{19-16} = Rn;
1738   let Inst{11-0} = offset{11-0};
1739 }
1740
1741 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1742                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1743                      StMiscFrm, IIC_iStore_ru,
1744                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1745                     [(set GPR:$base_wb,
1746                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1747
1748 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1749                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1750                      StMiscFrm, IIC_iStore_bh_ru,
1751                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1752                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1753                                          GPR:$base, am3offset:$offset))]>;
1754
1755 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1756                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1757                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1758                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1759                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1760                                          GPR:$Rn, am2offset:$offset))]> {
1761   // {13}     1 == Rm, 0 == imm12
1762   // {12}     isAdd
1763   // {11-0}   imm12/Rm
1764   bits<14> offset;
1765   bits<4> Rn;
1766   let Inst{25} = offset{13};
1767   let Inst{23} = offset{12};
1768   let Inst{19-16} = Rn;
1769   let Inst{11-0} = offset{11-0};
1770 }
1771
1772 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1773                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1774                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1775                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1776                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1777                                          GPR:$Rn, am2offset:$offset))]> {
1778   // {13}     1 == Rm, 0 == imm12
1779   // {12}     isAdd
1780   // {11-0}   imm12/Rm
1781   bits<14> offset;
1782   bits<4> Rn;
1783   let Inst{25} = offset{13};
1784   let Inst{23} = offset{12};
1785   let Inst{19-16} = Rn;
1786   let Inst{11-0} = offset{11-0};
1787 }
1788
1789 // For disassembly only
1790 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1791                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1792                      StMiscFrm, IIC_iStore_d_ru,
1793                      "strd", "\t$src1, $src2, [$base, $offset]!",
1794                      "$base = $base_wb", []>;
1795
1796 // For disassembly only
1797 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1798                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1799                      StMiscFrm, IIC_iStore_d_ru,
1800                      "strd", "\t$src1, $src2, [$base], $offset",
1801                      "$base = $base_wb", []>;
1802
1803 // STRT, STRBT, and STRHT are for disassembly only.
1804
1805 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1806                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1807                     IndexModeNone, StFrm, IIC_iStore_ru,
1808                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1809                     [/* For disassembly only; pattern left blank */]> {
1810   let Inst{21} = 1; // overwrite
1811 }
1812
1813 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1814                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1815                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1816                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1817                      [/* For disassembly only; pattern left blank */]> {
1818   let Inst{21} = 1; // overwrite
1819 }
1820
1821 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1822                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1823                     StMiscFrm, IIC_iStore_bh_ru,
1824                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1825                     [/* For disassembly only; pattern left blank */]> {
1826   let Inst{21} = 1; // overwrite
1827 }
1828
1829 //===----------------------------------------------------------------------===//
1830 //  Load / store multiple Instructions.
1831 //
1832
1833 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1834                          InstrItinClass itin, InstrItinClass itin_upd> {
1835   def IA :
1836     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1837          IndexModeNone, f, itin,
1838          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1839     let Inst{24-23} = 0b01;       // Increment After
1840     let Inst{21}    = 0;          // No writeback
1841     let Inst{20}    = L_bit;
1842   }
1843   def IA_UPD :
1844     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1845          IndexModeUpd, f, itin_upd,
1846          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1847     let Inst{24-23} = 0b01;       // Increment After
1848     let Inst{21}    = 1;          // Writeback
1849     let Inst{20}    = L_bit;
1850   }
1851   def DA :
1852     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1853          IndexModeNone, f, itin,
1854          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1855     let Inst{24-23} = 0b00;       // Decrement After
1856     let Inst{21}    = 0;          // No writeback
1857     let Inst{20}    = L_bit;
1858   }
1859   def DA_UPD :
1860     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1861          IndexModeUpd, f, itin_upd,
1862          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1863     let Inst{24-23} = 0b00;       // Decrement After
1864     let Inst{21}    = 1;          // Writeback
1865     let Inst{20}    = L_bit;
1866   }
1867   def DB :
1868     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1869          IndexModeNone, f, itin,
1870          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1871     let Inst{24-23} = 0b10;       // Decrement Before
1872     let Inst{21}    = 0;          // No writeback
1873     let Inst{20}    = L_bit;
1874   }
1875   def DB_UPD :
1876     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1877          IndexModeUpd, f, itin_upd,
1878          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1879     let Inst{24-23} = 0b10;       // Decrement Before
1880     let Inst{21}    = 1;          // Writeback
1881     let Inst{20}    = L_bit;
1882   }
1883   def IB :
1884     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1885          IndexModeNone, f, itin,
1886          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1887     let Inst{24-23} = 0b11;       // Increment Before
1888     let Inst{21}    = 0;          // No writeback
1889     let Inst{20}    = L_bit;
1890   }
1891   def IB_UPD :
1892     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1893          IndexModeUpd, f, itin_upd,
1894          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1895     let Inst{24-23} = 0b11;       // Increment Before
1896     let Inst{21}    = 1;          // Writeback
1897     let Inst{20}    = L_bit;
1898   }
1899 }
1900
1901 let neverHasSideEffects = 1 in {
1902
1903 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1904 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1905
1906 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1907 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1908
1909 } // neverHasSideEffects
1910
1911 // Load / Store Multiple Mnemnoic Aliases
1912 def : MnemonicAlias<"ldm", "ldmia">;
1913 def : MnemonicAlias<"stm", "stmia">;
1914
1915 // FIXME: remove when we have a way to marking a MI with these properties.
1916 // FIXME: Should pc be an implicit operand like PICADD, etc?
1917 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1918     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1919 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1920                                       reglist:$regs, variable_ops),
1921                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1922                      "ldmia${p}\t$Rn!, $regs",
1923                      "$Rn = $wb", []> {
1924   let Inst{24-23} = 0b01;       // Increment After
1925   let Inst{21}    = 1;          // Writeback
1926   let Inst{20}    = 1;          // Load
1927 }
1928
1929 //===----------------------------------------------------------------------===//
1930 //  Move Instructions.
1931 //
1932
1933 let neverHasSideEffects = 1 in
1934 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1935                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1936   bits<4> Rd;
1937   bits<4> Rm;
1938
1939   let Inst{11-4} = 0b00000000;
1940   let Inst{25} = 0;
1941   let Inst{3-0} = Rm;
1942   let Inst{15-12} = Rd;
1943 }
1944
1945 // A version for the smaller set of tail call registers.
1946 let neverHasSideEffects = 1 in
1947 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1948                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1949   bits<4> Rd;
1950   bits<4> Rm;
1951
1952   let Inst{11-4} = 0b00000000;
1953   let Inst{25} = 0;
1954   let Inst{3-0} = Rm;
1955   let Inst{15-12} = Rd;
1956 }
1957
1958 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1959                 DPSoRegFrm, IIC_iMOVsr,
1960                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1961                 UnaryDP {
1962   bits<4> Rd;
1963   bits<12> src;
1964   let Inst{15-12} = Rd;
1965   let Inst{11-0} = src;
1966   let Inst{25} = 0;
1967 }
1968
1969 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1970 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1971                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1972   bits<4> Rd;
1973   bits<12> imm;
1974   let Inst{25} = 1;
1975   let Inst{15-12} = Rd;
1976   let Inst{19-16} = 0b0000;
1977   let Inst{11-0} = imm;
1978 }
1979
1980 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1981 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins movt_imm:$imm),
1982                  DPFrm, IIC_iMOVi,
1983                  "movw", "\t$Rd, $imm",
1984                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1985                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1986   bits<4> Rd;
1987   bits<16> imm;
1988   let Inst{15-12} = Rd;
1989   let Inst{11-0}  = imm{11-0};
1990   let Inst{19-16} = imm{15-12};
1991   let Inst{20} = 0;
1992   let Inst{25} = 1;
1993 }
1994
1995 let Constraints = "$src = $Rd" in
1996 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, movt_imm:$imm),
1997                   DPFrm, IIC_iMOVi,
1998                   "movt", "\t$Rd, $imm",
1999                   [(set GPR:$Rd,
2000                         (or (and GPR:$src, 0xffff),
2001                             lo16AllZero:$imm))]>, UnaryDP,
2002                   Requires<[IsARM, HasV6T2]> {
2003   bits<4> Rd;
2004   bits<16> imm;
2005   let Inst{15-12} = Rd;
2006   let Inst{11-0}  = imm{11-0};
2007   let Inst{19-16} = imm{15-12};
2008   let Inst{20} = 0;
2009   let Inst{25} = 1;
2010 }
2011
2012 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2013       Requires<[IsARM, HasV6T2]>;
2014
2015 let Uses = [CPSR] in
2016 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2017                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2018                     Requires<[IsARM]>;
2019
2020 // These aren't really mov instructions, but we have to define them this way
2021 // due to flag operands.
2022
2023 let Defs = [CPSR] in {
2024 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2025                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2026                       Requires<[IsARM]>;
2027 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2028                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2029                       Requires<[IsARM]>;
2030 }
2031
2032 //===----------------------------------------------------------------------===//
2033 //  Extend Instructions.
2034 //
2035
2036 // Sign extenders
2037
2038 defm SXTB  : AI_ext_rrot<0b01101010,
2039                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2040 defm SXTH  : AI_ext_rrot<0b01101011,
2041                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2042
2043 defm SXTAB : AI_exta_rrot<0b01101010,
2044                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2045 defm SXTAH : AI_exta_rrot<0b01101011,
2046                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2047
2048 // For disassembly only
2049 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2050
2051 // For disassembly only
2052 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2053
2054 // Zero extenders
2055
2056 let AddedComplexity = 16 in {
2057 defm UXTB   : AI_ext_rrot<0b01101110,
2058                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2059 defm UXTH   : AI_ext_rrot<0b01101111,
2060                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2061 defm UXTB16 : AI_ext_rrot<0b01101100,
2062                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2063
2064 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2065 //        The transformation should probably be done as a combiner action
2066 //        instead so we can include a check for masking back in the upper
2067 //        eight bits of the source into the lower eight bits of the result.
2068 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2069 //               (UXTB16r_rot GPR:$Src, 24)>;
2070 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2071                (UXTB16r_rot GPR:$Src, 8)>;
2072
2073 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2074                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2075 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2076                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2077 }
2078
2079 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2080 // For disassembly only
2081 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2082
2083
2084 def SBFX  : I<(outs GPR:$Rd),
2085               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2086                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2087                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2088                Requires<[IsARM, HasV6T2]> {
2089   bits<4> Rd;
2090   bits<4> Rn;
2091   bits<5> lsb;
2092   bits<5> width;
2093   let Inst{27-21} = 0b0111101;
2094   let Inst{6-4}   = 0b101;
2095   let Inst{20-16} = width;
2096   let Inst{15-12} = Rd;
2097   let Inst{11-7}  = lsb;
2098   let Inst{3-0}   = Rn;
2099 }
2100
2101 def UBFX  : I<(outs GPR:$Rd),
2102               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2103                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2104                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2105                Requires<[IsARM, HasV6T2]> {
2106   bits<4> Rd;
2107   bits<4> Rn;
2108   bits<5> lsb;
2109   bits<5> width;
2110   let Inst{27-21} = 0b0111111;
2111   let Inst{6-4}   = 0b101;
2112   let Inst{20-16} = width;
2113   let Inst{15-12} = Rd;
2114   let Inst{11-7}  = lsb;
2115   let Inst{3-0}   = Rn;
2116 }
2117
2118 //===----------------------------------------------------------------------===//
2119 //  Arithmetic Instructions.
2120 //
2121
2122 defm ADD  : AsI1_bin_irs<0b0100, "add",
2123                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2124                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2125 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2126                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2127                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2128
2129 // ADD and SUB with 's' bit set.
2130 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2131                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2132                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2133 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2134                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2135                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2136
2137 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2138                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2139 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2140                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2141 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2142                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2143 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2144                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2145
2146 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2147                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2148                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2149   bits<4> Rd;
2150   bits<4> Rn;
2151   bits<12> imm;
2152   let Inst{25} = 1;
2153   let Inst{15-12} = Rd;
2154   let Inst{19-16} = Rn;
2155   let Inst{11-0} = imm;
2156 }
2157
2158 // The reg/reg form is only defined for the disassembler; for codegen it is
2159 // equivalent to SUBrr.
2160 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2161                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2162                  [/* For disassembly only; pattern left blank */]> {
2163   bits<4> Rd;
2164   bits<4> Rn;
2165   bits<4> Rm;
2166   let Inst{11-4} = 0b00000000;
2167   let Inst{25} = 0;
2168   let Inst{3-0} = Rm;
2169   let Inst{15-12} = Rd;
2170   let Inst{19-16} = Rn;
2171 }
2172
2173 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2174                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2175                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2176   bits<4> Rd;
2177   bits<4> Rn;
2178   bits<12> shift;
2179   let Inst{25} = 0;
2180   let Inst{11-0} = shift;
2181   let Inst{15-12} = Rd;
2182   let Inst{19-16} = Rn;
2183 }
2184
2185 // RSB with 's' bit set.
2186 let Defs = [CPSR] in {
2187 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2188                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2189                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2190   bits<4> Rd;
2191   bits<4> Rn;
2192   bits<12> imm;
2193   let Inst{25} = 1;
2194   let Inst{20} = 1;
2195   let Inst{15-12} = Rd;
2196   let Inst{19-16} = Rn;
2197   let Inst{11-0} = imm;
2198 }
2199 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2200                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2201                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2202   bits<4> Rd;
2203   bits<4> Rn;
2204   bits<12> shift;
2205   let Inst{25} = 0;
2206   let Inst{20} = 1;
2207   let Inst{11-0} = shift;
2208   let Inst{15-12} = Rd;
2209   let Inst{19-16} = Rn;
2210 }
2211 }
2212
2213 let Uses = [CPSR] in {
2214 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2215                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2216                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2217                  Requires<[IsARM]> {
2218   bits<4> Rd;
2219   bits<4> Rn;
2220   bits<12> imm;
2221   let Inst{25} = 1;
2222   let Inst{15-12} = Rd;
2223   let Inst{19-16} = Rn;
2224   let Inst{11-0} = imm;
2225 }
2226 // The reg/reg form is only defined for the disassembler; for codegen it is
2227 // equivalent to SUBrr.
2228 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2229                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2230                  [/* For disassembly only; pattern left blank */]> {
2231   bits<4> Rd;
2232   bits<4> Rn;
2233   bits<4> Rm;
2234   let Inst{11-4} = 0b00000000;
2235   let Inst{25} = 0;
2236   let Inst{3-0} = Rm;
2237   let Inst{15-12} = Rd;
2238   let Inst{19-16} = Rn;
2239 }
2240 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2241                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2242                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2243                  Requires<[IsARM]> {
2244   bits<4> Rd;
2245   bits<4> Rn;
2246   bits<12> shift;
2247   let Inst{25} = 0;
2248   let Inst{11-0} = shift;
2249   let Inst{15-12} = Rd;
2250   let Inst{19-16} = Rn;
2251 }
2252 }
2253
2254 // FIXME: Allow these to be predicated.
2255 let Defs = [CPSR], Uses = [CPSR] in {
2256 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2257                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2258                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2259                   Requires<[IsARM]> {
2260   bits<4> Rd;
2261   bits<4> Rn;
2262   bits<12> imm;
2263   let Inst{25} = 1;
2264   let Inst{20} = 1;
2265   let Inst{15-12} = Rd;
2266   let Inst{19-16} = Rn;
2267   let Inst{11-0} = imm;
2268 }
2269 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2270                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2271                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2272                   Requires<[IsARM]> {
2273   bits<4> Rd;
2274   bits<4> Rn;
2275   bits<12> shift;
2276   let Inst{25} = 0;
2277   let Inst{20} = 1;
2278   let Inst{11-0} = shift;
2279   let Inst{15-12} = Rd;
2280   let Inst{19-16} = Rn;
2281 }
2282 }
2283
2284 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2285 // The assume-no-carry-in form uses the negation of the input since add/sub
2286 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2287 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2288 // details.
2289 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2290              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2291 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2292              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2293 // The with-carry-in form matches bitwise not instead of the negation.
2294 // Effectively, the inverse interpretation of the carry flag already accounts
2295 // for part of the negation.
2296 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2297              (SBCri  GPR:$src, so_imm_not:$imm)>;
2298
2299 // Note: These are implemented in C++ code, because they have to generate
2300 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2301 // cannot produce.
2302 // (mul X, 2^n+1) -> (add (X << n), X)
2303 // (mul X, 2^n-1) -> (rsb X, (X << n))
2304
2305 // ARM Arithmetic Instruction -- for disassembly only
2306 // GPR:$dst = GPR:$a op GPR:$b
2307 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2308           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2309   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2310        opc, "\t$Rd, $Rn, $Rm", pattern> {
2311   bits<4> Rd;
2312   bits<4> Rn;
2313   bits<4> Rm;
2314   let Inst{27-20} = op27_20;
2315   let Inst{11-4} = op11_4;
2316   let Inst{19-16} = Rn;
2317   let Inst{15-12} = Rd;
2318   let Inst{3-0}   = Rm;
2319 }
2320
2321 // Saturating add/subtract -- for disassembly only
2322
2323 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2324                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2325 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2326                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2327 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2328 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2329
2330 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2331 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2332 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2333 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2334 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2335 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2336 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2337 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2338 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2339 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2340 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2341 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2342
2343 // Signed/Unsigned add/subtract -- for disassembly only
2344
2345 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2346 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2347 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2348 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2349 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2350 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2351 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2352 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2353 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2354 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2355 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2356 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2357
2358 // Signed/Unsigned halving add/subtract -- for disassembly only
2359
2360 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2361 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2362 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2363 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2364 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2365 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2366 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2367 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2368 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2369 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2370 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2371 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2372
2373 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2374
2375 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2376                 MulFrm /* for convenience */, NoItinerary, "usad8",
2377                 "\t$Rd, $Rn, $Rm", []>,
2378              Requires<[IsARM, HasV6]> {
2379   bits<4> Rd;
2380   bits<4> Rn;
2381   bits<4> Rm;
2382   let Inst{27-20} = 0b01111000;
2383   let Inst{15-12} = 0b1111;
2384   let Inst{7-4} = 0b0001;
2385   let Inst{19-16} = Rd;
2386   let Inst{11-8} = Rm;
2387   let Inst{3-0} = Rn;
2388 }
2389 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2390                 MulFrm /* for convenience */, NoItinerary, "usada8",
2391                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2392              Requires<[IsARM, HasV6]> {
2393   bits<4> Rd;
2394   bits<4> Rn;
2395   bits<4> Rm;
2396   bits<4> Ra;
2397   let Inst{27-20} = 0b01111000;
2398   let Inst{7-4} = 0b0001;
2399   let Inst{19-16} = Rd;
2400   let Inst{15-12} = Ra;
2401   let Inst{11-8} = Rm;
2402   let Inst{3-0} = Rn;
2403 }
2404
2405 // Signed/Unsigned saturate -- for disassembly only
2406
2407 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2408               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2409               [/* For disassembly only; pattern left blank */]> {
2410   bits<4> Rd;
2411   bits<5> sat_imm;
2412   bits<4> Rn;
2413   bits<8> sh;
2414   let Inst{27-21} = 0b0110101;
2415   let Inst{5-4} = 0b01;
2416   let Inst{20-16} = sat_imm;
2417   let Inst{15-12} = Rd;
2418   let Inst{11-7} = sh{7-3};
2419   let Inst{6} = sh{0};
2420   let Inst{3-0} = Rn;
2421 }
2422
2423 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2424                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2425                 [/* For disassembly only; pattern left blank */]> {
2426   bits<4> Rd;
2427   bits<4> sat_imm;
2428   bits<4> Rn;
2429   let Inst{27-20} = 0b01101010;
2430   let Inst{11-4} = 0b11110011;
2431   let Inst{15-12} = Rd;
2432   let Inst{19-16} = sat_imm;
2433   let Inst{3-0} = Rn;
2434 }
2435
2436 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2437               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2438               [/* For disassembly only; pattern left blank */]> {
2439   bits<4> Rd;
2440   bits<5> sat_imm;
2441   bits<4> Rn;
2442   bits<8> sh;
2443   let Inst{27-21} = 0b0110111;
2444   let Inst{5-4} = 0b01;
2445   let Inst{15-12} = Rd;
2446   let Inst{11-7} = sh{7-3};
2447   let Inst{6} = sh{0};
2448   let Inst{20-16} = sat_imm;
2449   let Inst{3-0} = Rn;
2450 }
2451
2452 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2453                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2454                 [/* For disassembly only; pattern left blank */]> {
2455   bits<4> Rd;
2456   bits<4> sat_imm;
2457   bits<4> Rn;
2458   let Inst{27-20} = 0b01101110;
2459   let Inst{11-4} = 0b11110011;
2460   let Inst{15-12} = Rd;
2461   let Inst{19-16} = sat_imm;
2462   let Inst{3-0} = Rn;
2463 }
2464
2465 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2466 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2467
2468 //===----------------------------------------------------------------------===//
2469 //  Bitwise Instructions.
2470 //
2471
2472 defm AND   : AsI1_bin_irs<0b0000, "and",
2473                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2474                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2475 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2476                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2477                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2478 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2479                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2480                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2481 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2482                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2483                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2484
2485 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2486                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2487                "bfc", "\t$Rd, $imm", "$src = $Rd",
2488                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2489                Requires<[IsARM, HasV6T2]> {
2490   bits<4> Rd;
2491   bits<10> imm;
2492   let Inst{27-21} = 0b0111110;
2493   let Inst{6-0}   = 0b0011111;
2494   let Inst{15-12} = Rd;
2495   let Inst{11-7}  = imm{4-0}; // lsb
2496   let Inst{20-16} = imm{9-5}; // width
2497 }
2498
2499 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2500 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2501                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2502                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2503                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2504                                 bf_inv_mask_imm:$imm))]>,
2505                Requires<[IsARM, HasV6T2]> {
2506   bits<4> Rd;
2507   bits<4> Rn;
2508   bits<10> imm;
2509   let Inst{27-21} = 0b0111110;
2510   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2511   let Inst{15-12} = Rd;
2512   let Inst{11-7}  = imm{4-0}; // lsb
2513   let Inst{20-16} = imm{9-5}; // width
2514   let Inst{3-0}   = Rn;
2515 }
2516
2517 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2518                   "mvn", "\t$Rd, $Rm",
2519                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2520   bits<4> Rd;
2521   bits<4> Rm;
2522   let Inst{25} = 0;
2523   let Inst{19-16} = 0b0000;
2524   let Inst{11-4} = 0b00000000;
2525   let Inst{15-12} = Rd;
2526   let Inst{3-0} = Rm;
2527 }
2528 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2529                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2530                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2531   bits<4> Rd;
2532   bits<12> shift;
2533   let Inst{25} = 0;
2534   let Inst{19-16} = 0b0000;
2535   let Inst{15-12} = Rd;
2536   let Inst{11-0} = shift;
2537 }
2538 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2539 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2540                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2541                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2542   bits<4> Rd;
2543   bits<12> imm;
2544   let Inst{25} = 1;
2545   let Inst{19-16} = 0b0000;
2546   let Inst{15-12} = Rd;
2547   let Inst{11-0} = imm;
2548 }
2549
2550 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2551              (BICri GPR:$src, so_imm_not:$imm)>;
2552
2553 //===----------------------------------------------------------------------===//
2554 //  Multiply Instructions.
2555 //
2556 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2557              string opc, string asm, list<dag> pattern>
2558   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2559   bits<4> Rd;
2560   bits<4> Rm;
2561   bits<4> Rn;
2562   let Inst{19-16} = Rd;
2563   let Inst{11-8}  = Rm;
2564   let Inst{3-0}   = Rn;
2565 }
2566 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2567              string opc, string asm, list<dag> pattern>
2568   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2569   bits<4> RdLo;
2570   bits<4> RdHi;
2571   bits<4> Rm;
2572   bits<4> Rn;
2573   let Inst{19-16} = RdHi;
2574   let Inst{15-12} = RdLo;
2575   let Inst{11-8}  = Rm;
2576   let Inst{3-0}   = Rn;
2577 }
2578
2579 let isCommutable = 1 in
2580 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2581                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2582                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2583
2584 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2585                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2586                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2587   bits<4> Ra;
2588   let Inst{15-12} = Ra;
2589 }
2590
2591 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2592                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2593                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2594                    Requires<[IsARM, HasV6T2]> {
2595   bits<4> Rd;
2596   bits<4> Rm;
2597   bits<4> Rn;
2598   let Inst{19-16} = Rd;
2599   let Inst{11-8}  = Rm;
2600   let Inst{3-0}   = Rn;
2601 }
2602
2603 // Extra precision multiplies with low / high results
2604
2605 let neverHasSideEffects = 1 in {
2606 let isCommutable = 1 in {
2607 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2608                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2609                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2610
2611 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2612                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2613                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2614 }
2615
2616 // Multiply + accumulate
2617 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2618                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2619                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2620
2621 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2622                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2623                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2624
2625 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2626                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2627                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2628                     Requires<[IsARM, HasV6]> {
2629   bits<4> RdLo;
2630   bits<4> RdHi;
2631   bits<4> Rm;
2632   bits<4> Rn;
2633   let Inst{19-16} = RdLo;
2634   let Inst{15-12} = RdHi;
2635   let Inst{11-8}  = Rm;
2636   let Inst{3-0}   = Rn;
2637 }
2638 } // neverHasSideEffects
2639
2640 // Most significant word multiply
2641 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2642                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2643                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2644             Requires<[IsARM, HasV6]> {
2645   let Inst{15-12} = 0b1111;
2646 }
2647
2648 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2649                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2650                [/* For disassembly only; pattern left blank */]>,
2651             Requires<[IsARM, HasV6]> {
2652   let Inst{15-12} = 0b1111;
2653 }
2654
2655 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2656                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2657                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2658                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2659             Requires<[IsARM, HasV6]>;
2660
2661 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2662                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2663                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2664                [/* For disassembly only; pattern left blank */]>,
2665             Requires<[IsARM, HasV6]>;
2666
2667 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2668                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2669                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2670                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2671             Requires<[IsARM, HasV6]>;
2672
2673 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2674                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2675                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2676                [/* For disassembly only; pattern left blank */]>,
2677             Requires<[IsARM, HasV6]>;
2678
2679 multiclass AI_smul<string opc, PatFrag opnode> {
2680   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2681               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2682               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2683                                       (sext_inreg GPR:$Rm, i16)))]>,
2684            Requires<[IsARM, HasV5TE]>;
2685
2686   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2687               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2688               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2689                                       (sra GPR:$Rm, (i32 16))))]>,
2690            Requires<[IsARM, HasV5TE]>;
2691
2692   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2693               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2694               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2695                                       (sext_inreg GPR:$Rm, i16)))]>,
2696            Requires<[IsARM, HasV5TE]>;
2697
2698   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2699               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2700               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2701                                       (sra GPR:$Rm, (i32 16))))]>,
2702             Requires<[IsARM, HasV5TE]>;
2703
2704   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2705               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2706               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2707                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2708            Requires<[IsARM, HasV5TE]>;
2709
2710   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2711               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2712               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2713                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2714             Requires<[IsARM, HasV5TE]>;
2715 }
2716
2717
2718 multiclass AI_smla<string opc, PatFrag opnode> {
2719   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2720               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2721               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2722               [(set GPR:$Rd, (add GPR:$Ra,
2723                                (opnode (sext_inreg GPR:$Rn, i16),
2724                                        (sext_inreg GPR:$Rm, i16))))]>,
2725            Requires<[IsARM, HasV5TE]>;
2726
2727   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2728               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2729               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2730               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2731                                                    (sra GPR:$Rm, (i32 16)))))]>,
2732            Requires<[IsARM, HasV5TE]>;
2733
2734   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2735               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2736               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2737               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2738                                                 (sext_inreg GPR:$Rm, i16))))]>,
2739            Requires<[IsARM, HasV5TE]>;
2740
2741   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2742               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2743               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2744              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2745                                                    (sra GPR:$Rm, (i32 16)))))]>,
2746             Requires<[IsARM, HasV5TE]>;
2747
2748   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2749               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2750               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2751               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2752                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2753            Requires<[IsARM, HasV5TE]>;
2754
2755   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2756               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2757               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2758               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2759                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2760             Requires<[IsARM, HasV5TE]>;
2761 }
2762
2763 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2764 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2765
2766 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2767 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2768                       (ins GPR:$Rn, GPR:$Rm),
2769                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2770                       [/* For disassembly only; pattern left blank */]>,
2771               Requires<[IsARM, HasV5TE]>;
2772
2773 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2774                       (ins GPR:$Rn, GPR:$Rm),
2775                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2776                       [/* For disassembly only; pattern left blank */]>,
2777               Requires<[IsARM, HasV5TE]>;
2778
2779 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2780                       (ins GPR:$Rn, GPR:$Rm),
2781                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2782                       [/* For disassembly only; pattern left blank */]>,
2783               Requires<[IsARM, HasV5TE]>;
2784
2785 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2786                       (ins GPR:$Rn, GPR:$Rm),
2787                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2788                       [/* For disassembly only; pattern left blank */]>,
2789               Requires<[IsARM, HasV5TE]>;
2790
2791 // Helper class for AI_smld -- for disassembly only
2792 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2793                     InstrItinClass itin, string opc, string asm>
2794   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2795   bits<4> Rn;
2796   bits<4> Rm;
2797   let Inst{4}     = 1;
2798   let Inst{5}     = swap;
2799   let Inst{6}     = sub;
2800   let Inst{7}     = 0;
2801   let Inst{21-20} = 0b00;
2802   let Inst{22}    = long;
2803   let Inst{27-23} = 0b01110;
2804   let Inst{11-8}  = Rm;
2805   let Inst{3-0}   = Rn;
2806 }
2807 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2808                 InstrItinClass itin, string opc, string asm>
2809   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2810   bits<4> Rd;
2811   let Inst{15-12} = 0b1111;
2812   let Inst{19-16} = Rd;
2813 }
2814 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2815                 InstrItinClass itin, string opc, string asm>
2816   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2817   bits<4> Ra;
2818   let Inst{15-12} = Ra;
2819 }
2820 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2821                   InstrItinClass itin, string opc, string asm>
2822   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2823   bits<4> RdLo;
2824   bits<4> RdHi;
2825   let Inst{19-16} = RdHi;
2826   let Inst{15-12} = RdLo;
2827 }
2828
2829 multiclass AI_smld<bit sub, string opc> {
2830
2831   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2832                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2833
2834   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2835                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2836
2837   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2838                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2839                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2840
2841   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2842                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2843                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2844
2845 }
2846
2847 defm SMLA : AI_smld<0, "smla">;
2848 defm SMLS : AI_smld<1, "smls">;
2849
2850 multiclass AI_sdml<bit sub, string opc> {
2851
2852   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2853                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2854   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2855                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2856 }
2857
2858 defm SMUA : AI_sdml<0, "smua">;
2859 defm SMUS : AI_sdml<1, "smus">;
2860
2861 //===----------------------------------------------------------------------===//
2862 //  Misc. Arithmetic Instructions.
2863 //
2864
2865 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2866               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2867               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2868
2869 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2870               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2871               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2872            Requires<[IsARM, HasV6T2]>;
2873
2874 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2875               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2876               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2877
2878 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2879                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2880                [(set GPR:$Rd,
2881                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2882                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2883                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2884                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2885                Requires<[IsARM, HasV6]>;
2886
2887 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2888                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2889                [(set GPR:$Rd,
2890                   (sext_inreg
2891                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2892                         (shl GPR:$Rm, (i32 8))), i16))]>,
2893                Requires<[IsARM, HasV6]>;
2894
2895 def lsl_shift_imm : SDNodeXForm<imm, [{
2896   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2897   return CurDAG->getTargetConstant(Sh, MVT::i32);
2898 }]>;
2899
2900 def lsl_amt : PatLeaf<(i32 imm), [{
2901   return (N->getZExtValue() < 32);
2902 }], lsl_shift_imm>;
2903
2904 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2905                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2906                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2907                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2908                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2909                                        0xFFFF0000)))]>,
2910                Requires<[IsARM, HasV6]>;
2911
2912 // Alternate cases for PKHBT where identities eliminate some nodes.
2913 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2914                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2915 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2916                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2917
2918 def asr_shift_imm : SDNodeXForm<imm, [{
2919   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2920   return CurDAG->getTargetConstant(Sh, MVT::i32);
2921 }]>;
2922
2923 def asr_amt : PatLeaf<(i32 imm), [{
2924   return (N->getZExtValue() <= 32);
2925 }], asr_shift_imm>;
2926
2927 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2928 // will match the pattern below.
2929 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2930                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2931                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2932                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2933                                   (and (sra GPR:$Rm, asr_amt:$sh),
2934                                        0xFFFF)))]>,
2935                Requires<[IsARM, HasV6]>;
2936
2937 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2938 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2939 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2940                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2941 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2942                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2943                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2944
2945 //===----------------------------------------------------------------------===//
2946 //  Comparison Instructions...
2947 //
2948
2949 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2950                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2951                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2952
2953 // FIXME: We have to be careful when using the CMN instruction and comparison
2954 // with 0. One would expect these two pieces of code should give identical
2955 // results:
2956 //
2957 //   rsbs r1, r1, 0
2958 //   cmp  r0, r1
2959 //   mov  r0, #0
2960 //   it   ls
2961 //   mov  r0, #1
2962 //
2963 // and:
2964 //
2965 //   cmn  r0, r1
2966 //   mov  r0, #0
2967 //   it   ls
2968 //   mov  r0, #1
2969 //
2970 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2971 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2972 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2973 // value of r0 and the carry bit (because the "carry bit" parameter to
2974 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2975 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2976 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2977 // parameter to AddWithCarry is defined as 0).
2978 //
2979 // When x is 0 and unsigned:
2980 //
2981 //    x = 0
2982 //   ~x = 0xFFFF FFFF
2983 //   ~x + 1 = 0x1 0000 0000
2984 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2985 //
2986 // Therefore, we should disable CMN when comparing against zero, until we can
2987 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2988 // when it's a comparison which doesn't look at the 'carry' flag).
2989 //
2990 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2991 //
2992 // This is related to <rdar://problem/7569620>.
2993 //
2994 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2995 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2996
2997 // Note that TST/TEQ don't set all the same flags that CMP does!
2998 defm TST  : AI1_cmp_irs<0b1000, "tst",
2999                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3000                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3001 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3002                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3003                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3004
3005 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
3006                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3007                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
3008 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3009                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3010                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3011
3012 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3013 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3014
3015 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3016              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3017
3018 // Pseudo i64 compares for some floating point compares.
3019 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3020     Defs = [CPSR] in {
3021 def BCCi64 : PseudoInst<(outs),
3022     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3023      IIC_Br,
3024     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3025
3026 def BCCZi64 : PseudoInst<(outs),
3027      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3028     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3029 } // usesCustomInserter
3030
3031
3032 // Conditional moves
3033 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3034 // a two-value operand where a dag node expects two operands. :(
3035 // FIXME: These should all be pseudo-instructions that get expanded to
3036 //        the normal MOV instructions. That would fix the dependency on
3037 //        special casing them in tblgen.
3038 let neverHasSideEffects = 1 in {
3039 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3040                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3041       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3042                 RegConstraint<"$false = $Rd">, UnaryDP {
3043   bits<4> Rd;
3044   bits<4> Rm;
3045   let Inst{25} = 0;
3046   let Inst{20} = 0;
3047   let Inst{15-12} = Rd;
3048   let Inst{11-4} = 0b00000000;
3049   let Inst{3-0} = Rm;
3050 }
3051
3052 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3053                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3054                 "mov", "\t$Rd, $shift",
3055    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3056                 RegConstraint<"$false = $Rd">, UnaryDP {
3057   bits<4> Rd;
3058   bits<12> shift;
3059   let Inst{25} = 0;
3060   let Inst{20} = 0;
3061   let Inst{19-16} = 0;
3062   let Inst{15-12} = Rd;
3063   let Inst{11-0} = shift;
3064 }
3065
3066 let isMoveImm = 1 in
3067 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, movt_imm:$imm),
3068                  DPFrm, IIC_iMOVi,
3069                  "movw", "\t$Rd, $imm",
3070                  []>,
3071                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3072                  UnaryDP {
3073   bits<4> Rd;
3074   bits<16> imm;
3075   let Inst{25} = 1;
3076   let Inst{20} = 0;
3077   let Inst{19-16} = imm{15-12};
3078   let Inst{15-12} = Rd;
3079   let Inst{11-0}  = imm{11-0};
3080 }
3081
3082 let isMoveImm = 1 in
3083 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3084                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3085                 "mov", "\t$Rd, $imm",
3086    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3087                 RegConstraint<"$false = $Rd">, UnaryDP {
3088   bits<4> Rd;
3089   bits<12> imm;
3090   let Inst{25} = 1;
3091   let Inst{20} = 0;
3092   let Inst{19-16} = 0b0000;
3093   let Inst{15-12} = Rd;
3094   let Inst{11-0} = imm;
3095 }
3096
3097 // Two instruction predicate mov immediate.
3098 let isMoveImm = 1 in
3099 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3100                              (ins GPR:$false, i32imm:$src, pred:$p),
3101                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3102
3103 let isMoveImm = 1 in
3104 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3105                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3106                 "mvn", "\t$Rd, $imm",
3107  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3108                 RegConstraint<"$false = $Rd">, UnaryDP {
3109   bits<4> Rd;
3110   bits<12> imm;
3111   let Inst{25} = 1;
3112   let Inst{20} = 0;
3113   let Inst{19-16} = 0b0000;
3114   let Inst{15-12} = Rd;
3115   let Inst{11-0} = imm;
3116 }
3117 } // neverHasSideEffects
3118
3119 //===----------------------------------------------------------------------===//
3120 // Atomic operations intrinsics
3121 //
3122
3123 def memb_opt : Operand<i32> {
3124   let PrintMethod = "printMemBOption";
3125 }
3126
3127 // memory barriers protect the atomic sequences
3128 let hasSideEffects = 1 in {
3129 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3130                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3131                 Requires<[IsARM, HasDB]> {
3132   bits<4> opt;
3133   let Inst{31-4} = 0xf57ff05;
3134   let Inst{3-0} = opt;
3135 }
3136
3137 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3138                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3139                        [(ARMMemBarrierMCR GPR:$zero)]>,
3140                        Requires<[IsARM, HasV6]> {
3141   // FIXME: add encoding
3142 }
3143 }
3144
3145 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3146                 "dsb", "\t$opt",
3147                 [/* For disassembly only; pattern left blank */]>,
3148                 Requires<[IsARM, HasDB]> {
3149   bits<4> opt;
3150   let Inst{31-4} = 0xf57ff04;
3151   let Inst{3-0} = opt;
3152 }
3153
3154 // ISB has only full system option -- for disassembly only
3155 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3156                 Requires<[IsARM, HasDB]> {
3157   let Inst{31-4} = 0xf57ff06;
3158   let Inst{3-0} = 0b1111;
3159 }
3160
3161 let usesCustomInserter = 1 in {
3162   let Uses = [CPSR] in {
3163     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3165       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3166     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3168       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3169     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3170       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3171       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3172     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3173       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3174       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3175     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3176       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3177       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3178     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3179       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3180       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3181     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3182       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3183       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3184     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3185       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3186       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3187     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3189       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3190     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3191       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3192       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3193     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3194       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3195       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3196     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3197       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3198       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3199     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3200       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3201       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3202     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3203       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3204       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3205     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3206       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3207       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3208     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3209       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3210       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3211     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3212       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3213       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3214     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3215       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3216       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3217
3218     def ATOMIC_SWAP_I8 : PseudoInst<
3219       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3220       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3221     def ATOMIC_SWAP_I16 : PseudoInst<
3222       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3223       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3224     def ATOMIC_SWAP_I32 : PseudoInst<
3225       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3226       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3227
3228     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3229       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3230       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3231     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3232       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3233       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3234     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3235       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3236       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3237 }
3238 }
3239
3240 let mayLoad = 1 in {
3241 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3242                     "ldrexb", "\t$Rt, [$Rn]",
3243                     []>;
3244 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3245                     "ldrexh", "\t$Rt, [$Rn]",
3246                     []>;
3247 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3248                     "ldrex", "\t$Rt, [$Rn]",
3249                     []>;
3250 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3251                     NoItinerary,
3252                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3253                     []>;
3254 }
3255
3256 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3257 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3258                     NoItinerary,
3259                     "strexb", "\t$Rd, $src, [$Rn]",
3260                     []>;
3261 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3262                     NoItinerary,
3263                     "strexh", "\t$Rd, $Rt, [$Rn]",
3264                     []>;
3265 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3266                     NoItinerary,
3267                     "strex", "\t$Rd, $Rt, [$Rn]",
3268                     []>;
3269 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3270                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3271                     NoItinerary,
3272                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3273                     []>;
3274 }
3275
3276 // Clear-Exclusive is for disassembly only.
3277 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3278                 [/* For disassembly only; pattern left blank */]>,
3279             Requires<[IsARM, HasV7]>  {
3280   let Inst{31-0} = 0b11110101011111111111000000011111;
3281 }
3282
3283 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3284 let mayLoad = 1 in {
3285 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3286              [/* For disassembly only; pattern left blank */]>;
3287 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3288              [/* For disassembly only; pattern left blank */]>;
3289 }
3290
3291 //===----------------------------------------------------------------------===//
3292 // TLS Instructions
3293 //
3294
3295 // __aeabi_read_tp preserves the registers r1-r3.
3296 // FIXME: This needs to be a pseudo of some sort so that we can get the
3297 // encoding right, complete with fixup for the aeabi_read_tp function.
3298 let isCall = 1,
3299   Defs = [R0, R12, LR, CPSR] in {
3300   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3301                "bl\t__aeabi_read_tp",
3302                [(set R0, ARMthread_pointer)]>;
3303 }
3304
3305 //===----------------------------------------------------------------------===//
3306 // SJLJ Exception handling intrinsics
3307 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3308 //   address and save #0 in R0 for the non-longjmp case.
3309 //   Since by its nature we may be coming from some other function to get
3310 //   here, and we're using the stack frame for the containing function to
3311 //   save/restore registers, we can't keep anything live in regs across
3312 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3313 //   when we get here from a longjmp(). We force everthing out of registers
3314 //   except for our own input by listing the relevant registers in Defs. By
3315 //   doing so, we also cause the prologue/epilogue code to actively preserve
3316 //   all of the callee-saved resgisters, which is exactly what we want.
3317 //   A constant value is passed in $val, and we use the location as a scratch.
3318 //
3319 // These are pseudo-instructions and are lowered to individual MC-insts, so
3320 // no encoding information is necessary.
3321 let Defs =
3322   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3323     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3324     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3325     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3326   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3327                                AddrModeNone, SizeSpecial, IndexModeNone,
3328                                Pseudo, NoItinerary, "", "",
3329                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3330                            Requires<[IsARM, HasVFP2]>;
3331 }
3332
3333 let Defs =
3334   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3335   hasSideEffects = 1, isBarrier = 1 in {
3336   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3337                                    AddrModeNone, SizeSpecial, IndexModeNone,
3338                                    Pseudo, NoItinerary, "", "",
3339                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3340                                 Requires<[IsARM, NoVFP]>;
3341 }
3342
3343 // FIXME: Non-Darwin version(s)
3344 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3345     Defs = [ R7, LR, SP ] in {
3346 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3347                              AddrModeNone, SizeSpecial, IndexModeNone,
3348                              Pseudo, NoItinerary, "", "",
3349                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3350                                 Requires<[IsARM, IsDarwin]>;
3351 }
3352
3353 // eh.sjlj.dispatchsetup pseudo-instruction.
3354 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3355 // handled when the pseudo is expanded (which happens before any passes
3356 // that need the instruction size).
3357 let isBarrier = 1, hasSideEffects = 1 in
3358 def Int_eh_sjlj_dispatchsetup :
3359  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3360             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3361               Requires<[IsDarwin]>;
3362
3363 //===----------------------------------------------------------------------===//
3364 // Non-Instruction Patterns
3365 //
3366
3367 // Large immediate handling.
3368
3369 // 32-bit immediate using two piece so_imms or movw + movt.
3370 // This is a single pseudo instruction, the benefit is that it can be remat'd
3371 // as a single unit instead of having to handle reg inputs.
3372 // FIXME: Remove this when we can do generalized remat.
3373 let isReMaterializable = 1, isMoveImm = 1 in
3374 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3375                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3376                            Requires<[IsARM]>;
3377
3378 // ConstantPool, GlobalAddress, and JumpTable
3379 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3380             Requires<[IsARM, DontUseMovt]>;
3381 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3382 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3383             Requires<[IsARM, UseMovt]>;
3384 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3385              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3386
3387 // TODO: add,sub,and, 3-instr forms?
3388
3389 // Tail calls
3390 def : ARMPat<(ARMtcret tcGPR:$dst),
3391           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3392
3393 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3394           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3395
3396 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3397           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3398
3399 def : ARMPat<(ARMtcret tcGPR:$dst),
3400           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3401
3402 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3403           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3404
3405 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3406           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3407
3408 // Direct calls
3409 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3410       Requires<[IsARM, IsNotDarwin]>;
3411 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3412       Requires<[IsARM, IsDarwin]>;
3413
3414 // zextload i1 -> zextload i8
3415 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3416 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3417
3418 // extload -> zextload
3419 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3420 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3421 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3422 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3423
3424 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3425
3426 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3427 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3428
3429 // smul* and smla*
3430 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3431                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3432                  (SMULBB GPR:$a, GPR:$b)>;
3433 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3434                  (SMULBB GPR:$a, GPR:$b)>;
3435 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3436                       (sra GPR:$b, (i32 16))),
3437                  (SMULBT GPR:$a, GPR:$b)>;
3438 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3439                  (SMULBT GPR:$a, GPR:$b)>;
3440 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3441                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3442                  (SMULTB GPR:$a, GPR:$b)>;
3443 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3444                 (SMULTB GPR:$a, GPR:$b)>;
3445 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3446                       (i32 16)),
3447                  (SMULWB GPR:$a, GPR:$b)>;
3448 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3449                  (SMULWB GPR:$a, GPR:$b)>;
3450
3451 def : ARMV5TEPat<(add GPR:$acc,
3452                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3453                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3454                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3455 def : ARMV5TEPat<(add GPR:$acc,
3456                       (mul sext_16_node:$a, sext_16_node:$b)),
3457                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3458 def : ARMV5TEPat<(add GPR:$acc,
3459                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3460                            (sra GPR:$b, (i32 16)))),
3461                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3462 def : ARMV5TEPat<(add GPR:$acc,
3463                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3464                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3465 def : ARMV5TEPat<(add GPR:$acc,
3466                       (mul (sra GPR:$a, (i32 16)),
3467                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3468                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3469 def : ARMV5TEPat<(add GPR:$acc,
3470                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3471                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3472 def : ARMV5TEPat<(add GPR:$acc,
3473                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3474                            (i32 16))),
3475                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3476 def : ARMV5TEPat<(add GPR:$acc,
3477                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3478                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3479
3480 //===----------------------------------------------------------------------===//
3481 // Thumb Support
3482 //
3483
3484 include "ARMInstrThumb.td"
3485
3486 //===----------------------------------------------------------------------===//
3487 // Thumb2 Support
3488 //
3489
3490 include "ARMInstrThumb2.td"
3491
3492 //===----------------------------------------------------------------------===//
3493 // Floating Point Support
3494 //
3495
3496 include "ARMInstrVFP.td"
3497
3498 //===----------------------------------------------------------------------===//
3499 // Advanced SIMD (NEON) Support
3500 //
3501
3502 include "ARMInstrNEON.td"
3503
3504 //===----------------------------------------------------------------------===//
3505 // Coprocessor Instructions.  For disassembly only.
3506 //
3507
3508 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3509             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3510             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3511               [/* For disassembly only; pattern left blank */]> {
3512   let Inst{4} = 0;
3513 }
3514
3515 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3516                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3517                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3518                [/* For disassembly only; pattern left blank */]> {
3519   let Inst{31-28} = 0b1111;
3520   let Inst{4} = 0;
3521 }
3522
3523 class ACI<dag oops, dag iops, string opc, string asm>
3524   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3525       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3526   let Inst{27-25} = 0b110;
3527 }
3528
3529 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3530
3531   def _OFFSET : ACI<(outs),
3532       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3533       opc, "\tp$cop, cr$CRd, $addr"> {
3534     let Inst{31-28} = op31_28;
3535     let Inst{24} = 1; // P = 1
3536     let Inst{21} = 0; // W = 0
3537     let Inst{22} = 0; // D = 0
3538     let Inst{20} = load;
3539   }
3540
3541   def _PRE : ACI<(outs),
3542       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3543       opc, "\tp$cop, cr$CRd, $addr!"> {
3544     let Inst{31-28} = op31_28;
3545     let Inst{24} = 1; // P = 1
3546     let Inst{21} = 1; // W = 1
3547     let Inst{22} = 0; // D = 0
3548     let Inst{20} = load;
3549   }
3550
3551   def _POST : ACI<(outs),
3552       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3553       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3554     let Inst{31-28} = op31_28;
3555     let Inst{24} = 0; // P = 0
3556     let Inst{21} = 1; // W = 1
3557     let Inst{22} = 0; // D = 0
3558     let Inst{20} = load;
3559   }
3560
3561   def _OPTION : ACI<(outs),
3562       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3563       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3564     let Inst{31-28} = op31_28;
3565     let Inst{24} = 0; // P = 0
3566     let Inst{23} = 1; // U = 1
3567     let Inst{21} = 0; // W = 0
3568     let Inst{22} = 0; // D = 0
3569     let Inst{20} = load;
3570   }
3571
3572   def L_OFFSET : ACI<(outs),
3573       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3574       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3575     let Inst{31-28} = op31_28;
3576     let Inst{24} = 1; // P = 1
3577     let Inst{21} = 0; // W = 0
3578     let Inst{22} = 1; // D = 1
3579     let Inst{20} = load;
3580   }
3581
3582   def L_PRE : ACI<(outs),
3583       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3584       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3585     let Inst{31-28} = op31_28;
3586     let Inst{24} = 1; // P = 1
3587     let Inst{21} = 1; // W = 1
3588     let Inst{22} = 1; // D = 1
3589     let Inst{20} = load;
3590   }
3591
3592   def L_POST : ACI<(outs),
3593       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3594       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3595     let Inst{31-28} = op31_28;
3596     let Inst{24} = 0; // P = 0
3597     let Inst{21} = 1; // W = 1
3598     let Inst{22} = 1; // D = 1
3599     let Inst{20} = load;
3600   }
3601
3602   def L_OPTION : ACI<(outs),
3603       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3604       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3605     let Inst{31-28} = op31_28;
3606     let Inst{24} = 0; // P = 0
3607     let Inst{23} = 1; // U = 1
3608     let Inst{21} = 0; // W = 0
3609     let Inst{22} = 1; // D = 1
3610     let Inst{20} = load;
3611   }
3612 }
3613
3614 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3615 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3616 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3617 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3618
3619 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3620               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3621               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3622               [/* For disassembly only; pattern left blank */]> {
3623   let Inst{20} = 0;
3624   let Inst{4} = 1;
3625 }
3626
3627 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3628                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3629                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3630                 [/* For disassembly only; pattern left blank */]> {
3631   let Inst{31-28} = 0b1111;
3632   let Inst{20} = 0;
3633   let Inst{4} = 1;
3634 }
3635
3636 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3637               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3638               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3639               [/* For disassembly only; pattern left blank */]> {
3640   let Inst{20} = 1;
3641   let Inst{4} = 1;
3642 }
3643
3644 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3645                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3646                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3647                 [/* For disassembly only; pattern left blank */]> {
3648   let Inst{31-28} = 0b1111;
3649   let Inst{20} = 1;
3650   let Inst{4} = 1;
3651 }
3652
3653 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3654                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3655                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3656                [/* For disassembly only; pattern left blank */]> {
3657   let Inst{23-20} = 0b0100;
3658 }
3659
3660 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3661                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3662                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3663                  [/* For disassembly only; pattern left blank */]> {
3664   let Inst{31-28} = 0b1111;
3665   let Inst{23-20} = 0b0100;
3666 }
3667
3668 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3669                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3670                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3671                [/* For disassembly only; pattern left blank */]> {
3672   let Inst{23-20} = 0b0101;
3673 }
3674
3675 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3676                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3677                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3678                  [/* For disassembly only; pattern left blank */]> {
3679   let Inst{31-28} = 0b1111;
3680   let Inst{23-20} = 0b0101;
3681 }
3682
3683 //===----------------------------------------------------------------------===//
3684 // Move between special register and ARM core register -- for disassembly only
3685 //
3686
3687 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3688               [/* For disassembly only; pattern left blank */]> {
3689   let Inst{23-20} = 0b0000;
3690   let Inst{7-4} = 0b0000;
3691 }
3692
3693 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3694               [/* For disassembly only; pattern left blank */]> {
3695   let Inst{23-20} = 0b0100;
3696   let Inst{7-4} = 0b0000;
3697 }
3698
3699 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3700               "msr", "\tcpsr$mask, $src",
3701               [/* For disassembly only; pattern left blank */]> {
3702   let Inst{23-20} = 0b0010;
3703   let Inst{7-4} = 0b0000;
3704 }
3705
3706 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3707               "msr", "\tcpsr$mask, $a",
3708               [/* For disassembly only; pattern left blank */]> {
3709   let Inst{23-20} = 0b0010;
3710   let Inst{7-4} = 0b0000;
3711 }
3712
3713 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3714               "msr", "\tspsr$mask, $src",
3715               [/* For disassembly only; pattern left blank */]> {
3716   let Inst{23-20} = 0b0110;
3717   let Inst{7-4} = 0b0000;
3718 }
3719
3720 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3721               "msr", "\tspsr$mask, $a",
3722               [/* For disassembly only; pattern left blank */]> {
3723   let Inst{23-20} = 0b0110;
3724   let Inst{7-4} = 0b0000;
3725 }