lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 196                                  AssemblerPredicate<"HasV6MOps",
 197                                                     "armv6m or armv6t2">;
 198 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 199                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 200 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 201 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 202                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 203 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 204                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 205 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 206                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 207 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 208 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 209                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 210 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 211                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 212 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 213                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 214 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 215                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 216                                                     "double precision VFP">;
 217 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 218                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 219 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 220                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 221 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 222                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 223 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 224                                  AssemblerPredicate<"FeatureCRC", "crc">;
 225 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 226                                  AssemblerPredicate<"FeatureFP16","half-float">;
 227 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 228                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 229 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 230                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 231 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 232                                  AssemblerPredicate<"FeatureT2XtPk",
 233                                                      "pack/extract">;
 234 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 235                                  AssemblerPredicate<"FeatureDSPThumb2",
 236                                                     "thumb2-dsp">;
 237 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 238                                  AssemblerPredicate<"FeatureDB",
 239                                                     "data-barriers">;
 240 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 241                                  AssemblerPredicate<"FeatureMP",
 242                                                     "mp-extensions">;
 243 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 244                                  AssemblerPredicate<"FeatureTrustZone",
 245                                                     "TrustZone">;
 246 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 247 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 248 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 249                                  AssemblerPredicate<"ModeThumb", "thumb">;
 250 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 251 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 252                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 253                                                     "thumb2">;
 254 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 255                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 256 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 257                                  AssemblerPredicate<"!FeatureMClass",
 258                                                     "!armv*m">;
 259 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 260                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 261 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 262 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 263 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 264 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 265 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 266 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 267                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 268 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 269
 270 // FIXME: Eventually this will be just "hasV6T2Ops".
 271 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 272 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 273 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 274 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 275
 276 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 277 // But only select them if more precision in FP computation is allowed.
 278 // Do not use them for Darwin platforms.
 279 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 280                                  " FPOpFusion::Fast && "
 281                                  " Subtarget->hasVFP4()) && "
 282                                  "!Subtarget->isTargetDarwin()">;
 283 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 284                                  " FPOpFusion::Fast &&"
 285                                  " Subtarget->hasVFP4()) || "
 286                                  "Subtarget->isTargetDarwin()">;
 287
 288 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 289 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 290 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 291
 292 // VDUP.32 is microcoded on Swift - prefer VMOV.
 293 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 294 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 295
 296 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 297 // this allows more effective execution domain optimization. See
 298 // setExecutionDomain().
 299 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 300 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 301
 302 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 303 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 304
 305 //===----------------------------------------------------------------------===//
 306 // ARM Flag Definitions.
 307
 308 class RegConstraint<string C> {
 309   string Constraints = C;
 310 }
 311
 312 //===----------------------------------------------------------------------===//
 313 //  ARM specific transformation functions and pattern fragments.
 314 //
 315
 316 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 317 def imm_neg_XFORM : SDNodeXForm<imm, [{
 318   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 319 }]>;
 320
 321 // imm_not_XFORM - Return the complement of a i32 immediate value.
 322 def imm_not_XFORM : SDNodeXForm<imm, [{
 323   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 324 }]>;
 325
 326 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 327 def imm16_31 : ImmLeaf<i32, [{
 328   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 329 }]>;
 330
 331 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 332 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 333     unsigned Value = -(unsigned)N->getZExtValue();
 334     return Value && ARM_AM::getSOImmVal(Value) != -1;
 335   }], imm_neg_XFORM> {
 336   let ParserMatchClass = so_imm_neg_asmoperand;
 337 }
 338
 339 // Note: this pattern doesn't require an encoder method and such, as it's
 340 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 341 // is handled by the destination instructions, which use so_imm.
 342 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 343 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 344     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 345   }], imm_not_XFORM> {
 346   let ParserMatchClass = so_imm_not_asmoperand;
 347 }
 348
 349 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 350 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 351   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 352 }]>;
 353
 354 /// Split a 32-bit immediate into two 16 bit parts.
 355 def hi16 : SDNodeXForm<imm, [{
 356   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 357 }]>;
 358
 359 def lo16AllZero : PatLeaf<(i32 imm), [{
 360   // Returns true if all low 16-bits are 0.
 361   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 362 }], hi16>;
 363
 364 class BinOpWithFlagFrag<dag res> :
 365       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 366 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 367 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 368
 369 // An 'and' node with a single use.
 370 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 371   return N->hasOneUse();
 372 }]>;
 373
 374 // An 'xor' node with a single use.
 375 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 376   return N->hasOneUse();
 377 }]>;
 378
 379 // An 'fmul' node with a single use.
 380 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 381   return N->hasOneUse();
 382 }]>;
 383
 384 // An 'fadd' node which checks for single non-hazardous use.
 385 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 386   return hasNoVMLxHazardUse(N);
 387 }]>;
 388
 389 // An 'fsub' node which checks for single non-hazardous use.
 390 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 391   return hasNoVMLxHazardUse(N);
 392 }]>;
 393
 394 //===----------------------------------------------------------------------===//
 395 // Operand Definitions.
 396 //
 397
 398 // Immediate operands with a shared generic asm render method.
 399 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 400
 401 // Branch target.
 402 // FIXME: rename brtarget to t2_brtarget
 403 def brtarget : Operand<OtherVT> {
 404   let EncoderMethod = "getBranchTargetOpValue";
 405   let OperandType = "OPERAND_PCREL";
 406   let DecoderMethod = "DecodeT2BROperand";
 407 }
 408
 409 // FIXME: get rid of this one?
 410 def uncondbrtarget : Operand<OtherVT> {
 411   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 412   let OperandType = "OPERAND_PCREL";
 413 }
 414
 415 // Branch target for ARM. Handles conditional/unconditional
 416 def br_target : Operand<OtherVT> {
 417   let EncoderMethod = "getARMBranchTargetOpValue";
 418   let OperandType = "OPERAND_PCREL";
 419 }
 420
 421 // Call target.
 422 // FIXME: rename bltarget to t2_bl_target?
 423 def bltarget : Operand<i32> {
 424   // Encoded the same as branch targets.
 425   let EncoderMethod = "getBranchTargetOpValue";
 426   let OperandType = "OPERAND_PCREL";
 427 }
 428
 429 // Call target for ARM. Handles conditional/unconditional
 430 // FIXME: rename bl_target to t2_bltarget?
 431 def bl_target : Operand<i32> {
 432   let EncoderMethod = "getARMBLTargetOpValue";
 433   let OperandType = "OPERAND_PCREL";
 434 }
 435
 436 def blx_target : Operand<i32> {
 437   let EncoderMethod = "getARMBLXTargetOpValue";
 438   let OperandType = "OPERAND_PCREL";
 439 }
 440
 441 // A list of registers separated by comma. Used by load/store multiple.
 442 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 443 def reglist : Operand<i32> {
 444   let EncoderMethod = "getRegisterListOpValue";
 445   let ParserMatchClass = RegListAsmOperand;
 446   let PrintMethod = "printRegisterList";
 447   let DecoderMethod = "DecodeRegListOperand";
 448 }
 449
 450 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 451
 452 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 453 def dpr_reglist : Operand<i32> {
 454   let EncoderMethod = "getRegisterListOpValue";
 455   let ParserMatchClass = DPRRegListAsmOperand;
 456   let PrintMethod = "printRegisterList";
 457   let DecoderMethod = "DecodeDPRRegListOperand";
 458 }
 459
 460 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 461 def spr_reglist : Operand<i32> {
 462   let EncoderMethod = "getRegisterListOpValue";
 463   let ParserMatchClass = SPRRegListAsmOperand;
 464   let PrintMethod = "printRegisterList";
 465   let DecoderMethod = "DecodeSPRRegListOperand";
 466 }
 467
 468 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 469 def cpinst_operand : Operand<i32> {
 470   let PrintMethod = "printCPInstOperand";
 471 }
 472
 473 // Local PC labels.
 474 def pclabel : Operand<i32> {
 475   let PrintMethod = "printPCLabel";
 476 }
 477
 478 // ADR instruction labels.
 479 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 480 def adrlabel : Operand<i32> {
 481   let EncoderMethod = "getAdrLabelOpValue";
 482   let ParserMatchClass = AdrLabelAsmOperand;
 483   let PrintMethod = "printAdrLabelOperand<0>";
 484 }
 485
 486 def neon_vcvt_imm32 : Operand<i32> {
 487   let EncoderMethod = "getNEONVcvtImm32OpValue";
 488   let DecoderMethod = "DecodeVCVTImmOperand";
 489 }
 490
 491 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 492 def rot_imm_XFORM: SDNodeXForm<imm, [{
 493   switch (N->getZExtValue()){
 494   default: assert(0);
 495   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 496   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 497   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 498   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 499   }
 500 }]>;
 501 def RotImmAsmOperand : AsmOperandClass {
 502   let Name = "RotImm";
 503   let ParserMethod = "parseRotImm";
 504 }
 505 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 506     int32_t v = N->getZExtValue();
 507     return v == 8 || v == 16 || v == 24; }],
 508     rot_imm_XFORM> {
 509   let PrintMethod = "printRotImmOperand";
 510   let ParserMatchClass = RotImmAsmOperand;
 511 }
 512
 513 // shift_imm: An integer that encodes a shift amount and the type of shift
 514 // (asr or lsl). The 6-bit immediate encodes as:
 515 //    {5}     0 ==> lsl
 516 //            1     asr
 517 //    {4-0}   imm5 shift amount.
 518 //            asr #32 encoded as imm5 == 0.
 519 def ShifterImmAsmOperand : AsmOperandClass {
 520   let Name = "ShifterImm";
 521   let ParserMethod = "parseShifterImm";
 522 }
 523 def shift_imm : Operand<i32> {
 524   let PrintMethod = "printShiftImmOperand";
 525   let ParserMatchClass = ShifterImmAsmOperand;
 526 }
 527
 528 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 529 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 530 def so_reg_reg : Operand<i32>,  // reg reg imm
 531                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegRegOpValue";
 534   let PrintMethod = "printSORegRegOperand";
 535   let DecoderMethod = "DecodeSORegRegOperand";
 536   let ParserMatchClass = ShiftedRegAsmOperand;
 537   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 538 }
 539
 540 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 541 def so_reg_imm : Operand<i32>, // reg imm
 542                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 543                                 [shl, srl, sra, rotr]> {
 544   let EncoderMethod = "getSORegImmOpValue";
 545   let PrintMethod = "printSORegImmOperand";
 546   let DecoderMethod = "DecodeSORegImmOperand";
 547   let ParserMatchClass = ShiftedImmAsmOperand;
 548   let MIOperandInfo = (ops GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegRegOpValue";
 556   let PrintMethod = "printSORegRegOperand";
 557   let DecoderMethod = "DecodeSORegRegOperand";
 558   let ParserMatchClass = ShiftedRegAsmOperand;
 559   let MIOperandInfo = (ops GPR, GPR, i32imm);
 560 }
 561
 562 // FIXME: Does this need to be distinct from so_reg?
 563 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 564                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 565                                   [shl,srl,sra,rotr]> {
 566   let EncoderMethod = "getSORegImmOpValue";
 567   let PrintMethod = "printSORegImmOperand";
 568   let DecoderMethod = "DecodeSORegImmOperand";
 569   let ParserMatchClass = ShiftedImmAsmOperand;
 570   let MIOperandInfo = (ops GPR, i32imm);
 571 }
 572
 573
 574 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 575 // 8-bit immediate rotated by an arbitrary number of bits.
 576 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 577 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 578     return ARM_AM::getSOImmVal(Imm) != -1;
 579   }]> {
 580   let EncoderMethod = "getSOImmOpValue";
 581   let ParserMatchClass = SOImmAsmOperand;
 582   let DecoderMethod = "DecodeSOImmOperand";
 583 }
 584
 585 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 586 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 587 // get the first/second pieces.
 588 def so_imm2part : PatLeaf<(imm), [{
 589       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 590 }]>;
 591
 592 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 593 ///
 594 def arm_i32imm : PatLeaf<(imm), [{
 595   if (Subtarget->hasV6T2Ops())
 596     return true;
 597   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 598 }]>;
 599
 600 /// imm0_1 predicate - Immediate in the range [0,1].
 601 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 602 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 603
 604 /// imm0_3 predicate - Immediate in the range [0,3].
 605 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 606 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 607
 608 /// imm0_7 predicate - Immediate in the range [0,7].
 609 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 610 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 611   return Imm >= 0 && Imm < 8;
 612 }]> {
 613   let ParserMatchClass = Imm0_7AsmOperand;
 614 }
 615
 616 /// imm8 predicate - Immediate is exactly 8.
 617 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 618 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 619   let ParserMatchClass = Imm8AsmOperand;
 620 }
 621
 622 /// imm16 predicate - Immediate is exactly 16.
 623 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 624 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 625   let ParserMatchClass = Imm16AsmOperand;
 626 }
 627
 628 /// imm32 predicate - Immediate is exactly 32.
 629 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 630 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 631   let ParserMatchClass = Imm32AsmOperand;
 632 }
 633
 634 /// imm1_7 predicate - Immediate in the range [1,7].
 635 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 636 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 637   let ParserMatchClass = Imm1_7AsmOperand;
 638 }
 639
 640 /// imm1_15 predicate - Immediate in the range [1,15].
 641 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 642 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 643   let ParserMatchClass = Imm1_15AsmOperand;
 644 }
 645
 646 /// imm1_31 predicate - Immediate in the range [1,31].
 647 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 648 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 649   let ParserMatchClass = Imm1_31AsmOperand;
 650 }
 651
 652 /// imm0_15 predicate - Immediate in the range [0,15].
 653 def Imm0_15AsmOperand: ImmAsmOperand {
 654   let Name = "Imm0_15";
 655   let DiagnosticType = "ImmRange0_15";
 656 }
 657 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 16;
 659 }]> {
 660   let ParserMatchClass = Imm0_15AsmOperand;
 661 }
 662
 663 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 664 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 665 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 32;
 667 }]> {
 668   let ParserMatchClass = Imm0_31AsmOperand;
 669 }
 670
 671 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 672 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 673 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 674   return Imm >= 0 && Imm < 32;
 675 }]> {
 676   let ParserMatchClass = Imm0_32AsmOperand;
 677 }
 678
 679 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 680 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 681 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 682   return Imm >= 0 && Imm < 64;
 683 }]> {
 684   let ParserMatchClass = Imm0_63AsmOperand;
 685 }
 686
 687 /// imm0_239 predicate - Immediate in the range [0,239].
 688 def Imm0_239AsmOperand : ImmAsmOperand {
 689   let Name = "Imm0_239";
 690   let DiagnosticType = "ImmRange0_239";
 691 }
 692 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 693   let ParserMatchClass = Imm0_239AsmOperand;
 694 }
 695
 696 /// imm0_255 predicate - Immediate in the range [0,255].
 697 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 698 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 699   let ParserMatchClass = Imm0_255AsmOperand;
 700 }
 701
 702 /// imm0_65535 - An immediate is in the range [0.65535].
 703 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 704 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 705   return Imm >= 0 && Imm < 65536;
 706 }]> {
 707   let ParserMatchClass = Imm0_65535AsmOperand;
 708 }
 709
 710 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 711 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 712   return -Imm >= 0 && -Imm < 65536;
 713 }]>;
 714
 715 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 716 // a relocatable expression.
 717 //
 718 // FIXME: This really needs a Thumb version separate from the ARM version.
 719 // While the range is the same, and can thus use the same match class,
 720 // the encoding is different so it should have a different encoder method.
 721 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 722 def imm0_65535_expr : Operand<i32> {
 723   let EncoderMethod = "getHiLo16ImmOpValue";
 724   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 725 }
 726
 727 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 728 def imm256_65535_expr : Operand<i32> {
 729   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 730 }
 731
 732 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 733 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 734 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 735   return Imm >= 0 && Imm <= 0xffffff;
 736 }]> {
 737   let ParserMatchClass = Imm24bitAsmOperand;
 738 }
 739
 740
 741 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 742 /// e.g., 0xf000ffff
 743 def BitfieldAsmOperand : AsmOperandClass {
 744   let Name = "Bitfield";
 745   let ParserMethod = "parseBitfield";
 746 }
 747
 748 def bf_inv_mask_imm : Operand<i32>,
 749                       PatLeaf<(imm), [{
 750   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 751 }] > {
 752   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 753   let PrintMethod = "printBitfieldInvMaskImmOperand";
 754   let DecoderMethod = "DecodeBitfieldMaskOperand";
 755   let ParserMatchClass = BitfieldAsmOperand;
 756 }
 757
 758 def imm1_32_XFORM: SDNodeXForm<imm, [{
 759   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 760 }]>;
 761 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 762 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 763    uint64_t Imm = N->getZExtValue();
 764    return Imm > 0 && Imm <= 32;
 765  }],
 766     imm1_32_XFORM> {
 767   let PrintMethod = "printImmPlusOneOperand";
 768   let ParserMatchClass = Imm1_32AsmOperand;
 769 }
 770
 771 def imm1_16_XFORM: SDNodeXForm<imm, [{
 772   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 773 }]>;
 774 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 775 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 776     imm1_16_XFORM> {
 777   let PrintMethod = "printImmPlusOneOperand";
 778   let ParserMatchClass = Imm1_16AsmOperand;
 779 }
 780
 781 // Define ARM specific addressing modes.
 782 // addrmode_imm12 := reg +/- imm12
 783 //
 784 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 785 class AddrMode_Imm12 : Operand<i32>,
 786                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 787   // 12-bit immediate operand. Note that instructions using this encode
 788   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 789   // immediate values are as normal.
 790
 791   let EncoderMethod = "getAddrModeImm12OpValue";
 792   let DecoderMethod = "DecodeAddrModeImm12Operand";
 793   let ParserMatchClass = MemImm12OffsetAsmOperand;
 794   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 795 }
 796
 797 def addrmode_imm12 : AddrMode_Imm12 {
 798   let PrintMethod = "printAddrModeImm12Operand<false>";
 799 }
 800
 801 def addrmode_imm12_pre : AddrMode_Imm12 {
 802   let PrintMethod = "printAddrModeImm12Operand<true>";
 803 }
 804
 805 // ldst_so_reg := reg +/- reg shop imm
 806 //
 807 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 808 def ldst_so_reg : Operand<i32>,
 809                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 810   let EncoderMethod = "getLdStSORegOpValue";
 811   // FIXME: Simplify the printer
 812   let PrintMethod = "printAddrMode2Operand";
 813   let DecoderMethod = "DecodeSORegMemOperand";
 814   let ParserMatchClass = MemRegOffsetAsmOperand;
 815   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 816 }
 817
 818 // postidx_imm8 := +/- [0,255]
 819 //
 820 // 9 bit value:
 821 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 822 //  {7-0}     [0,255] imm8 value.
 823 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 824 def postidx_imm8 : Operand<i32> {
 825   let PrintMethod = "printPostIdxImm8Operand";
 826   let ParserMatchClass = PostIdxImm8AsmOperand;
 827   let MIOperandInfo = (ops i32imm);
 828 }
 829
 830 // postidx_imm8s4 := +/- [0,1020]
 831 //
 832 // 9 bit value:
 833 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 834 //  {7-0}     [0,255] imm8 value, scaled by 4.
 835 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 836 def postidx_imm8s4 : Operand<i32> {
 837   let PrintMethod = "printPostIdxImm8s4Operand";
 838   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 839   let MIOperandInfo = (ops i32imm);
 840 }
 841
 842
 843 // postidx_reg := +/- reg
 844 //
 845 def PostIdxRegAsmOperand : AsmOperandClass {
 846   let Name = "PostIdxReg";
 847   let ParserMethod = "parsePostIdxReg";
 848 }
 849 def postidx_reg : Operand<i32> {
 850   let EncoderMethod = "getPostIdxRegOpValue";
 851   let DecoderMethod = "DecodePostIdxReg";
 852   let PrintMethod = "printPostIdxRegOperand";
 853   let ParserMatchClass = PostIdxRegAsmOperand;
 854   let MIOperandInfo = (ops GPRnopc, i32imm);
 855 }
 856
 857
 858 // addrmode2 := reg +/- imm12
 859 //           := reg +/- reg shop imm
 860 //
 861 // FIXME: addrmode2 should be refactored the rest of the way to always
 862 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 863 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 864 def addrmode2 : Operand<i32>,
 865                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 866   let EncoderMethod = "getAddrMode2OpValue";
 867   let PrintMethod = "printAddrMode2Operand";
 868   let ParserMatchClass = AddrMode2AsmOperand;
 869   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 870 }
 871
 872 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 873   let Name = "PostIdxRegShifted";
 874   let ParserMethod = "parsePostIdxReg";
 875 }
 876 def am2offset_reg : Operand<i32>,
 877                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 878                 [], [SDNPWantRoot]> {
 879   let EncoderMethod = "getAddrMode2OffsetOpValue";
 880   let PrintMethod = "printAddrMode2OffsetOperand";
 881   // When using this for assembly, it's always as a post-index offset.
 882   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 883   let MIOperandInfo = (ops GPRnopc, i32imm);
 884 }
 885
 886 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 887 // the GPR is purely vestigal at this point.
 888 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 889 def am2offset_imm : Operand<i32>,
 890                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 891                 [], [SDNPWantRoot]> {
 892   let EncoderMethod = "getAddrMode2OffsetOpValue";
 893   let PrintMethod = "printAddrMode2OffsetOperand";
 894   let ParserMatchClass = AM2OffsetImmAsmOperand;
 895   let MIOperandInfo = (ops GPRnopc, i32imm);
 896 }
 897
 898
 899 // addrmode3 := reg +/- reg
 900 // addrmode3 := reg +/- imm8
 901 //
 902 // FIXME: split into imm vs. reg versions.
 903 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 904 class AddrMode3 : Operand<i32>,
 905                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 906   let EncoderMethod = "getAddrMode3OpValue";
 907   let ParserMatchClass = AddrMode3AsmOperand;
 908   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 909 }
 910
 911 def addrmode3 : AddrMode3
 912 {
 913   let PrintMethod = "printAddrMode3Operand<false>";
 914 }
 915
 916 def addrmode3_pre : AddrMode3
 917 {
 918   let PrintMethod = "printAddrMode3Operand<true>";
 919 }
 920
 921 // FIXME: split into imm vs. reg versions.
 922 // FIXME: parser method to handle +/- register.
 923 def AM3OffsetAsmOperand : AsmOperandClass {
 924   let Name = "AM3Offset";
 925   let ParserMethod = "parseAM3Offset";
 926 }
 927 def am3offset : Operand<i32>,
 928                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 929                                [], [SDNPWantRoot]> {
 930   let EncoderMethod = "getAddrMode3OffsetOpValue";
 931   let PrintMethod = "printAddrMode3OffsetOperand";
 932   let ParserMatchClass = AM3OffsetAsmOperand;
 933   let MIOperandInfo = (ops GPR, i32imm);
 934 }
 935
 936 // ldstm_mode := {ia, ib, da, db}
 937 //
 938 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 939   let EncoderMethod = "getLdStmModeOpValue";
 940   let PrintMethod = "printLdStmModeOperand";
 941 }
 942
 943 // addrmode5 := reg +/- imm8*4
 944 //
 945 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 946 class AddrMode5 : Operand<i32>,
 947                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 948   let EncoderMethod = "getAddrMode5OpValue";
 949   let DecoderMethod = "DecodeAddrMode5Operand";
 950   let ParserMatchClass = AddrMode5AsmOperand;
 951   let MIOperandInfo = (ops GPR:$base, i32imm);
 952 }
 953
 954 def addrmode5 : AddrMode5 {
 955    let PrintMethod = "printAddrMode5Operand<false>";
 956 }
 957
 958 def addrmode5_pre : AddrMode5 {
 959    let PrintMethod = "printAddrMode5Operand<true>";
 960 }
 961
 962 // addrmode6 := reg with optional alignment
 963 //
 964 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 965 def addrmode6 : Operand<i32>,
 966                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 967   let PrintMethod = "printAddrMode6Operand";
 968   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 969   let EncoderMethod = "getAddrMode6AddressOpValue";
 970   let DecoderMethod = "DecodeAddrMode6Operand";
 971   let ParserMatchClass = AddrMode6AsmOperand;
 972 }
 973
 974 def am6offset : Operand<i32>,
 975                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 976                                [], [SDNPWantRoot]> {
 977   let PrintMethod = "printAddrMode6OffsetOperand";
 978   let MIOperandInfo = (ops GPR);
 979   let EncoderMethod = "getAddrMode6OffsetOpValue";
 980   let DecoderMethod = "DecodeGPRRegisterClass";
 981 }
 982
 983 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 984 // (single element from one lane) for size 32.
 985 def addrmode6oneL32 : Operand<i32>,
 986                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 987   let PrintMethod = "printAddrMode6Operand";
 988   let MIOperandInfo = (ops GPR:$addr, i32imm);
 989   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 990 }
 991
 992 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 993 // instructions, specifically VLD4-dup.
 994 def addrmode6dup : Operand<i32>,
 995                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 996   let PrintMethod = "printAddrMode6Operand";
 997   let MIOperandInfo = (ops GPR:$addr, i32imm);
 998   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 999   // FIXME: This is close, but not quite right. The alignment specifier is
1000   // different.
1001   let ParserMatchClass = AddrMode6AsmOperand;
1002 }
1003
1004 // addrmodepc := pc + reg
1005 //
1006 def addrmodepc : Operand<i32>,
1007                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1008   let PrintMethod = "printAddrModePCOperand";
1009   let MIOperandInfo = (ops GPR, i32imm);
1010 }
1011
1012 // addr_offset_none := reg
1013 //
1014 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1015 def addr_offset_none : Operand<i32>,
1016                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1017   let PrintMethod = "printAddrMode7Operand";
1018   let DecoderMethod = "DecodeAddrMode7Operand";
1019   let ParserMatchClass = MemNoOffsetAsmOperand;
1020   let MIOperandInfo = (ops GPR:$base);
1021 }
1022
1023 def nohash_imm : Operand<i32> {
1024   let PrintMethod = "printNoHashImmediate";
1025 }
1026
1027 def CoprocNumAsmOperand : AsmOperandClass {
1028   let Name = "CoprocNum";
1029   let ParserMethod = "parseCoprocNumOperand";
1030 }
1031 def p_imm : Operand<i32> {
1032   let PrintMethod = "printPImmediate";
1033   let ParserMatchClass = CoprocNumAsmOperand;
1034   let DecoderMethod = "DecodeCoprocessor";
1035 }
1036
1037 def CoprocRegAsmOperand : AsmOperandClass {
1038   let Name = "CoprocReg";
1039   let ParserMethod = "parseCoprocRegOperand";
1040 }
1041 def c_imm : Operand<i32> {
1042   let PrintMethod = "printCImmediate";
1043   let ParserMatchClass = CoprocRegAsmOperand;
1044 }
1045 def CoprocOptionAsmOperand : AsmOperandClass {
1046   let Name = "CoprocOption";
1047   let ParserMethod = "parseCoprocOptionOperand";
1048 }
1049 def coproc_option_imm : Operand<i32> {
1050   let PrintMethod = "printCoprocOptionImm";
1051   let ParserMatchClass = CoprocOptionAsmOperand;
1052 }
1053
1054 //===----------------------------------------------------------------------===//
1055
1056 include "ARMInstrFormats.td"
1057
1058 //===----------------------------------------------------------------------===//
1059 // Multiclass helpers...
1060 //
1061
1062 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1063 /// binop that produces a value.
1064 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1065 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1066                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1067                         PatFrag opnode, bit Commutable = 0> {
1068   // The register-immediate version is re-materializable. This is useful
1069   // in particular for taking the address of a local.
1070   let isReMaterializable = 1 in {
1071   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1072                iii, opc, "\t$Rd, $Rn, $imm",
1073                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1074            Sched<[WriteALU, ReadALU]> {
1075     bits<4> Rd;
1076     bits<4> Rn;
1077     bits<12> imm;
1078     let Inst{25} = 1;
1079     let Inst{19-16} = Rn;
1080     let Inst{15-12} = Rd;
1081     let Inst{11-0} = imm;
1082   }
1083   }
1084   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1085                iir, opc, "\t$Rd, $Rn, $Rm",
1086                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1087            Sched<[WriteALU, ReadALU, ReadALU]> {
1088     bits<4> Rd;
1089     bits<4> Rn;
1090     bits<4> Rm;
1091     let Inst{25} = 0;
1092     let isCommutable = Commutable;
1093     let Inst{19-16} = Rn;
1094     let Inst{15-12} = Rd;
1095     let Inst{11-4} = 0b00000000;
1096     let Inst{3-0} = Rm;
1097   }
1098
1099   def rsi : AsI1<opcod, (outs GPR:$Rd),
1100                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1101                iis, opc, "\t$Rd, $Rn, $shift",
1102                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1103             Sched<[WriteALUsi, ReadALU]> {
1104     bits<4> Rd;
1105     bits<4> Rn;
1106     bits<12> shift;
1107     let Inst{25} = 0;
1108     let Inst{19-16} = Rn;
1109     let Inst{15-12} = Rd;
1110     let Inst{11-5} = shift{11-5};
1111     let Inst{4} = 0;
1112     let Inst{3-0} = shift{3-0};
1113   }
1114
1115   def rsr : AsI1<opcod, (outs GPR:$Rd),
1116                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1117                iis, opc, "\t$Rd, $Rn, $shift",
1118                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1119             Sched<[WriteALUsr, ReadALUsr]> {
1120     bits<4> Rd;
1121     bits<4> Rn;
1122     bits<12> shift;
1123     let Inst{25} = 0;
1124     let Inst{19-16} = Rn;
1125     let Inst{15-12} = Rd;
1126     let Inst{11-8} = shift{11-8};
1127     let Inst{7} = 0;
1128     let Inst{6-5} = shift{6-5};
1129     let Inst{4} = 1;
1130     let Inst{3-0} = shift{3-0};
1131   }
1132 }
1133
1134 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1135 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1136 /// it is equivalent to the AsI1_bin_irs counterpart.
1137 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1138 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1139                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1140                         PatFrag opnode, bit Commutable = 0> {
1141   // The register-immediate version is re-materializable. This is useful
1142   // in particular for taking the address of a local.
1143   let isReMaterializable = 1 in {
1144   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1145                iii, opc, "\t$Rd, $Rn, $imm",
1146                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1147            Sched<[WriteALU, ReadALU]> {
1148     bits<4> Rd;
1149     bits<4> Rn;
1150     bits<12> imm;
1151     let Inst{25} = 1;
1152     let Inst{19-16} = Rn;
1153     let Inst{15-12} = Rd;
1154     let Inst{11-0} = imm;
1155   }
1156   }
1157   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1158                iir, opc, "\t$Rd, $Rn, $Rm",
1159                [/* pattern left blank */]>,
1160            Sched<[WriteALU, ReadALU, ReadALU]> {
1161     bits<4> Rd;
1162     bits<4> Rn;
1163     bits<4> Rm;
1164     let Inst{11-4} = 0b00000000;
1165     let Inst{25} = 0;
1166     let Inst{3-0} = Rm;
1167     let Inst{15-12} = Rd;
1168     let Inst{19-16} = Rn;
1169   }
1170
1171   def rsi : AsI1<opcod, (outs GPR:$Rd),
1172                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1173                iis, opc, "\t$Rd, $Rn, $shift",
1174                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1175             Sched<[WriteALUsi, ReadALU]> {
1176     bits<4> Rd;
1177     bits<4> Rn;
1178     bits<12> shift;
1179     let Inst{25} = 0;
1180     let Inst{19-16} = Rn;
1181     let Inst{15-12} = Rd;
1182     let Inst{11-5} = shift{11-5};
1183     let Inst{4} = 0;
1184     let Inst{3-0} = shift{3-0};
1185   }
1186
1187   def rsr : AsI1<opcod, (outs GPR:$Rd),
1188                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1189                iis, opc, "\t$Rd, $Rn, $shift",
1190                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1191             Sched<[WriteALUsr, ReadALUsr]> {
1192     bits<4> Rd;
1193     bits<4> Rn;
1194     bits<12> shift;
1195     let Inst{25} = 0;
1196     let Inst{19-16} = Rn;
1197     let Inst{15-12} = Rd;
1198     let Inst{11-8} = shift{11-8};
1199     let Inst{7} = 0;
1200     let Inst{6-5} = shift{6-5};
1201     let Inst{4} = 1;
1202     let Inst{3-0} = shift{3-0};
1203   }
1204 }
1205
1206 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1207 ///
1208 /// These opcodes will be converted to the real non-S opcodes by
1209 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1210 let hasPostISelHook = 1, Defs = [CPSR] in {
1211 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1212                           InstrItinClass iis, PatFrag opnode,
1213                           bit Commutable = 0> {
1214   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1215                          4, iii,
1216                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1217                          Sched<[WriteALU, ReadALU]>;
1218
1219   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1220                          4, iir,
1221                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1222                          Sched<[WriteALU, ReadALU, ReadALU]> {
1223     let isCommutable = Commutable;
1224   }
1225   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1226                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1227                           4, iis,
1228                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1229                                                 so_reg_imm:$shift))]>,
1230                           Sched<[WriteALUsi, ReadALU]>;
1231
1232   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1233                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1234                           4, iis,
1235                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1236                                                 so_reg_reg:$shift))]>,
1237                           Sched<[WriteALUSsr, ReadALUsr]>;
1238 }
1239 }
1240
1241 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1242 /// operands are reversed.
1243 let hasPostISelHook = 1, Defs = [CPSR] in {
1244 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1245                           InstrItinClass iis, PatFrag opnode,
1246                           bit Commutable = 0> {
1247   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1248                          4, iii,
1249                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1250            Sched<[WriteALU, ReadALU]>;
1251
1252   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1253                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1254                           4, iis,
1255                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1256                                              GPR:$Rn))]>,
1257             Sched<[WriteALUsi, ReadALU]>;
1258
1259   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1260                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1261                           4, iis,
1262                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1263                                              GPR:$Rn))]>,
1264             Sched<[WriteALUSsr, ReadALUsr]>;
1265 }
1266 }
1267
1268 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1269 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1270 /// a explicit result, only implicitly set CPSR.
1271 let isCompare = 1, Defs = [CPSR] in {
1272 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1273                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1274                        PatFrag opnode, bit Commutable = 0> {
1275   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1276                opc, "\t$Rn, $imm",
1277                [(opnode GPR:$Rn, so_imm:$imm)]>,
1278            Sched<[WriteCMP, ReadALU]> {
1279     bits<4> Rn;
1280     bits<12> imm;
1281     let Inst{25} = 1;
1282     let Inst{20} = 1;
1283     let Inst{19-16} = Rn;
1284     let Inst{15-12} = 0b0000;
1285     let Inst{11-0} = imm;
1286
1287     let Unpredictable{15-12} = 0b1111;
1288   }
1289   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1290                opc, "\t$Rn, $Rm",
1291                [(opnode GPR:$Rn, GPR:$Rm)]>,
1292            Sched<[WriteCMP, ReadALU, ReadALU]> {
1293     bits<4> Rn;
1294     bits<4> Rm;
1295     let isCommutable = Commutable;
1296     let Inst{25} = 0;
1297     let Inst{20} = 1;
1298     let Inst{19-16} = Rn;
1299     let Inst{15-12} = 0b0000;
1300     let Inst{11-4} = 0b00000000;
1301     let Inst{3-0} = Rm;
1302
1303     let Unpredictable{15-12} = 0b1111;
1304   }
1305   def rsi : AI1<opcod, (outs),
1306                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1307                opc, "\t$Rn, $shift",
1308                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1309             Sched<[WriteCMPsi, ReadALU]> {
1310     bits<4> Rn;
1311     bits<12> shift;
1312     let Inst{25} = 0;
1313     let Inst{20} = 1;
1314     let Inst{19-16} = Rn;
1315     let Inst{15-12} = 0b0000;
1316     let Inst{11-5} = shift{11-5};
1317     let Inst{4} = 0;
1318     let Inst{3-0} = shift{3-0};
1319
1320     let Unpredictable{15-12} = 0b1111;
1321   }
1322   def rsr : AI1<opcod, (outs),
1323                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1324                opc, "\t$Rn, $shift",
1325                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1326             Sched<[WriteCMPsr, ReadALU]> {
1327     bits<4> Rn;
1328     bits<12> shift;
1329     let Inst{25} = 0;
1330     let Inst{20} = 1;
1331     let Inst{19-16} = Rn;
1332     let Inst{15-12} = 0b0000;
1333     let Inst{11-8} = shift{11-8};
1334     let Inst{7} = 0;
1335     let Inst{6-5} = shift{6-5};
1336     let Inst{4} = 1;
1337     let Inst{3-0} = shift{3-0};
1338
1339     let Unpredictable{15-12} = 0b1111;
1340   }
1341
1342 }
1343 }
1344
1345 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1346 /// register and one whose operand is a register rotated by 8/16/24.
1347 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1348 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1349   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1350           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1351           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1352        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1353   bits<4> Rd;
1354   bits<4> Rm;
1355   bits<2> rot;
1356   let Inst{19-16} = 0b1111;
1357   let Inst{15-12} = Rd;
1358   let Inst{11-10} = rot;
1359   let Inst{3-0}   = Rm;
1360 }
1361
1362 class AI_ext_rrot_np<bits<8> opcod, string opc>
1363   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1364           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1365        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1366   bits<2> rot;
1367   let Inst{19-16} = 0b1111;
1368   let Inst{11-10} = rot;
1369  }
1370
1371 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1372 /// register and one whose operand is a register rotated by 8/16/24.
1373 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1374   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1375           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1376           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1377                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1378         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1379   bits<4> Rd;
1380   bits<4> Rm;
1381   bits<4> Rn;
1382   bits<2> rot;
1383   let Inst{19-16} = Rn;
1384   let Inst{15-12} = Rd;
1385   let Inst{11-10} = rot;
1386   let Inst{9-4}   = 0b000111;
1387   let Inst{3-0}   = Rm;
1388 }
1389
1390 class AI_exta_rrot_np<bits<8> opcod, string opc>
1391   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1392           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1393        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1394   bits<4> Rn;
1395   bits<2> rot;
1396   let Inst{19-16} = Rn;
1397   let Inst{11-10} = rot;
1398 }
1399
1400 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1401 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1402 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1403                              bit Commutable = 0> {
1404   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1405   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1406                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1407                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1408                Requires<[IsARM]>,
1409            Sched<[WriteALU, ReadALU]> {
1410     bits<4> Rd;
1411     bits<4> Rn;
1412     bits<12> imm;
1413     let Inst{25} = 1;
1414     let Inst{15-12} = Rd;
1415     let Inst{19-16} = Rn;
1416     let Inst{11-0} = imm;
1417   }
1418   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1419                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1420                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1421                Requires<[IsARM]>,
1422            Sched<[WriteALU, ReadALU, ReadALU]> {
1423     bits<4> Rd;
1424     bits<4> Rn;
1425     bits<4> Rm;
1426     let Inst{11-4} = 0b00000000;
1427     let Inst{25} = 0;
1428     let isCommutable = Commutable;
1429     let Inst{3-0} = Rm;
1430     let Inst{15-12} = Rd;
1431     let Inst{19-16} = Rn;
1432   }
1433   def rsi : AsI1<opcod, (outs GPR:$Rd),
1434                 (ins GPR:$Rn, so_reg_imm:$shift),
1435                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1436               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1437                Requires<[IsARM]>,
1438             Sched<[WriteALUsi, ReadALU]> {
1439     bits<4> Rd;
1440     bits<4> Rn;
1441     bits<12> shift;
1442     let Inst{25} = 0;
1443     let Inst{19-16} = Rn;
1444     let Inst{15-12} = Rd;
1445     let Inst{11-5} = shift{11-5};
1446     let Inst{4} = 0;
1447     let Inst{3-0} = shift{3-0};
1448   }
1449   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1450                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1451                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1452               [(set GPRnopc:$Rd, CPSR,
1453                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1454                Requires<[IsARM]>,
1455             Sched<[WriteALUsr, ReadALUsr]> {
1456     bits<4> Rd;
1457     bits<4> Rn;
1458     bits<12> shift;
1459     let Inst{25} = 0;
1460     let Inst{19-16} = Rn;
1461     let Inst{15-12} = Rd;
1462     let Inst{11-8} = shift{11-8};
1463     let Inst{7} = 0;
1464     let Inst{6-5} = shift{6-5};
1465     let Inst{4} = 1;
1466     let Inst{3-0} = shift{3-0};
1467   }
1468   }
1469 }
1470
1471 /// AI1_rsc_irs - Define instructions and patterns for rsc
1472 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1473 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1474   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1475   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1476                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1477                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1478                Requires<[IsARM]>,
1479            Sched<[WriteALU, ReadALU]> {
1480     bits<4> Rd;
1481     bits<4> Rn;
1482     bits<12> imm;
1483     let Inst{25} = 1;
1484     let Inst{15-12} = Rd;
1485     let Inst{19-16} = Rn;
1486     let Inst{11-0} = imm;
1487   }
1488   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1489                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1490                [/* pattern left blank */]>,
1491            Sched<[WriteALU, ReadALU, ReadALU]> {
1492     bits<4> Rd;
1493     bits<4> Rn;
1494     bits<4> Rm;
1495     let Inst{11-4} = 0b00000000;
1496     let Inst{25} = 0;
1497     let Inst{3-0} = Rm;
1498     let Inst{15-12} = Rd;
1499     let Inst{19-16} = Rn;
1500   }
1501   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1502                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1503               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1504                Requires<[IsARM]>,
1505             Sched<[WriteALUsi, ReadALU]> {
1506     bits<4> Rd;
1507     bits<4> Rn;
1508     bits<12> shift;
1509     let Inst{25} = 0;
1510     let Inst{19-16} = Rn;
1511     let Inst{15-12} = Rd;
1512     let Inst{11-5} = shift{11-5};
1513     let Inst{4} = 0;
1514     let Inst{3-0} = shift{3-0};
1515   }
1516   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1517                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1518               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1519                Requires<[IsARM]>,
1520             Sched<[WriteALUsr, ReadALUsr]> {
1521     bits<4> Rd;
1522     bits<4> Rn;
1523     bits<12> shift;
1524     let Inst{25} = 0;
1525     let Inst{19-16} = Rn;
1526     let Inst{15-12} = Rd;
1527     let Inst{11-8} = shift{11-8};
1528     let Inst{7} = 0;
1529     let Inst{6-5} = shift{6-5};
1530     let Inst{4} = 1;
1531     let Inst{3-0} = shift{3-0};
1532   }
1533   }
1534 }
1535
1536 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1537 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1538            InstrItinClass iir, PatFrag opnode> {
1539   // Note: We use the complex addrmode_imm12 rather than just an input
1540   // GPR and a constrained immediate so that we can use this to match
1541   // frame index references and avoid matching constant pool references.
1542   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1543                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1544                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1545     bits<4>  Rt;
1546     bits<17> addr;
1547     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1548     let Inst{19-16} = addr{16-13};  // Rn
1549     let Inst{15-12} = Rt;
1550     let Inst{11-0}  = addr{11-0};   // imm12
1551   }
1552   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1553                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1554                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1555     bits<4>  Rt;
1556     bits<17> shift;
1557     let shift{4}    = 0;            // Inst{4} = 0
1558     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1559     let Inst{19-16} = shift{16-13}; // Rn
1560     let Inst{15-12} = Rt;
1561     let Inst{11-0}  = shift{11-0};
1562   }
1563 }
1564 }
1565
1566 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1567 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1568            InstrItinClass iir, PatFrag opnode> {
1569   // Note: We use the complex addrmode_imm12 rather than just an input
1570   // GPR and a constrained immediate so that we can use this to match
1571   // frame index references and avoid matching constant pool references.
1572   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1573                    (ins addrmode_imm12:$addr),
1574                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1575                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1576     bits<4>  Rt;
1577     bits<17> addr;
1578     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1579     let Inst{19-16} = addr{16-13};  // Rn
1580     let Inst{15-12} = Rt;
1581     let Inst{11-0}  = addr{11-0};   // imm12
1582   }
1583   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1584                    (ins ldst_so_reg:$shift),
1585                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1586                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1587     bits<4>  Rt;
1588     bits<17> shift;
1589     let shift{4}    = 0;            // Inst{4} = 0
1590     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1591     let Inst{19-16} = shift{16-13}; // Rn
1592     let Inst{15-12} = Rt;
1593     let Inst{11-0}  = shift{11-0};
1594   }
1595 }
1596 }
1597
1598
1599 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1600            InstrItinClass iir, PatFrag opnode> {
1601   // Note: We use the complex addrmode_imm12 rather than just an input
1602   // GPR and a constrained immediate so that we can use this to match
1603   // frame index references and avoid matching constant pool references.
1604   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1605                    (ins GPR:$Rt, addrmode_imm12:$addr),
1606                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1607                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1608     bits<4> Rt;
1609     bits<17> addr;
1610     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1611     let Inst{19-16} = addr{16-13};  // Rn
1612     let Inst{15-12} = Rt;
1613     let Inst{11-0}  = addr{11-0};   // imm12
1614   }
1615   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1616                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1617                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1618     bits<4> Rt;
1619     bits<17> shift;
1620     let shift{4}    = 0;            // Inst{4} = 0
1621     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1622     let Inst{19-16} = shift{16-13}; // Rn
1623     let Inst{15-12} = Rt;
1624     let Inst{11-0}  = shift{11-0};
1625   }
1626 }
1627
1628 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1629            InstrItinClass iir, PatFrag opnode> {
1630   // Note: We use the complex addrmode_imm12 rather than just an input
1631   // GPR and a constrained immediate so that we can use this to match
1632   // frame index references and avoid matching constant pool references.
1633   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1634                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1635                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1636                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1637     bits<4> Rt;
1638     bits<17> addr;
1639     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1640     let Inst{19-16} = addr{16-13};  // Rn
1641     let Inst{15-12} = Rt;
1642     let Inst{11-0}  = addr{11-0};   // imm12
1643   }
1644   def rs : AI2ldst<0b011, 0, isByte, (outs),
1645                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1646                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1647                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1648     bits<4> Rt;
1649     bits<17> shift;
1650     let shift{4}    = 0;            // Inst{4} = 0
1651     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1652     let Inst{19-16} = shift{16-13}; // Rn
1653     let Inst{15-12} = Rt;
1654     let Inst{11-0}  = shift{11-0};
1655   }
1656 }
1657
1658
1659 //===----------------------------------------------------------------------===//
1660 // Instructions
1661 //===----------------------------------------------------------------------===//
1662
1663 //===----------------------------------------------------------------------===//
1664 //  Miscellaneous Instructions.
1665 //
1666
1667 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1668 /// the function.  The first operand is the ID# for this instruction, the second
1669 /// is the index into the MachineConstantPool that this is, the third is the
1670 /// size in bytes of this constant pool entry.
1671 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1672 def CONSTPOOL_ENTRY :
1673 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1674                     i32imm:$size), NoItinerary, []>;
1675
1676 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1677 // from removing one half of the matched pairs. That breaks PEI, which assumes
1678 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1679 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1680 def ADJCALLSTACKUP :
1681 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1682            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1683
1684 def ADJCALLSTACKDOWN :
1685 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1686            [(ARMcallseq_start timm:$amt)]>;
1687 }
1688
1689 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1690               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1691   bits<8> imm;
1692   let Inst{27-8} = 0b00110010000011110000;
1693   let Inst{7-0} = imm;
1694 }
1695
1696 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1697 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1698 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1699 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1700 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1701 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1702
1703 def : Pat<(int_arm_sevl), (HINT 5)>;
1704
1705 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1706              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1707   bits<4> Rd;
1708   bits<4> Rn;
1709   bits<4> Rm;
1710   let Inst{3-0} = Rm;
1711   let Inst{15-12} = Rd;
1712   let Inst{19-16} = Rn;
1713   let Inst{27-20} = 0b01101000;
1714   let Inst{7-4} = 0b1011;
1715   let Inst{11-8} = 0b1111;
1716   let Unpredictable{11-8} = 0b1111;
1717 }
1718
1719 // The 16-bit operand $val can be used by a debugger to store more information
1720 // about the breakpoint.
1721 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1722                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1723   bits<16> val;
1724   let Inst{3-0} = val{3-0};
1725   let Inst{19-8} = val{15-4};
1726   let Inst{27-20} = 0b00010010;
1727   let Inst{31-28} = 0xe; // AL
1728   let Inst{7-4} = 0b0111;
1729 }
1730 // default immediate for breakpoint mnemonic
1731 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1732
1733 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1734                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1735   bits<16> val;
1736   let Inst{3-0} = val{3-0};
1737   let Inst{19-8} = val{15-4};
1738   let Inst{27-20} = 0b00010000;
1739   let Inst{31-28} = 0xe; // AL
1740   let Inst{7-4} = 0b0111;
1741 }
1742
1743 // Change Processor State
1744 // FIXME: We should use InstAlias to handle the optional operands.
1745 class CPS<dag iops, string asm_ops>
1746   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1747         []>, Requires<[IsARM]> {
1748   bits<2> imod;
1749   bits<3> iflags;
1750   bits<5> mode;
1751   bit M;
1752
1753   let Inst{31-28} = 0b1111;
1754   let Inst{27-20} = 0b00010000;
1755   let Inst{19-18} = imod;
1756   let Inst{17}    = M; // Enabled if mode is set;
1757   let Inst{16-9}  = 0b00000000;
1758   let Inst{8-6}   = iflags;
1759   let Inst{5}     = 0;
1760   let Inst{4-0}   = mode;
1761 }
1762
1763 let DecoderMethod = "DecodeCPSInstruction" in {
1764 let M = 1 in
1765   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1766                   "$imod\t$iflags, $mode">;
1767 let mode = 0, M = 0 in
1768   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1769
1770 let imod = 0, iflags = 0, M = 1 in
1771   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1772 }
1773
1774 // Preload signals the memory system of possible future data/instruction access.
1775 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1776
1777   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1778                 !strconcat(opc, "\t$addr"),
1779                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1780                 Sched<[WritePreLd]> {
1781     bits<4> Rt;
1782     bits<17> addr;
1783     let Inst{31-26} = 0b111101;
1784     let Inst{25} = 0; // 0 for immediate form
1785     let Inst{24} = data;
1786     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1787     let Inst{22} = read;
1788     let Inst{21-20} = 0b01;
1789     let Inst{19-16} = addr{16-13};  // Rn
1790     let Inst{15-12} = 0b1111;
1791     let Inst{11-0}  = addr{11-0};   // imm12
1792   }
1793
1794   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1795                !strconcat(opc, "\t$shift"),
1796                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1797                Sched<[WritePreLd]> {
1798     bits<17> shift;
1799     let Inst{31-26} = 0b111101;
1800     let Inst{25} = 1; // 1 for register form
1801     let Inst{24} = data;
1802     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1803     let Inst{22} = read;
1804     let Inst{21-20} = 0b01;
1805     let Inst{19-16} = shift{16-13}; // Rn
1806     let Inst{15-12} = 0b1111;
1807     let Inst{11-0}  = shift{11-0};
1808     let Inst{4} = 0;
1809   }
1810 }
1811
1812 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1813 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1814 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1815
1816 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1817                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1818   bits<1> end;
1819   let Inst{31-10} = 0b1111000100000001000000;
1820   let Inst{9} = end;
1821   let Inst{8-0} = 0;
1822 }
1823
1824 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1825              []>, Requires<[IsARM, HasV7]> {
1826   bits<4> opt;
1827   let Inst{27-4} = 0b001100100000111100001111;
1828   let Inst{3-0} = opt;
1829 }
1830
1831 /*
1832  * A5.4 Permanently UNDEFINED instructions.
1833  *
1834  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1835  * Other UDF encodings generate SIGILL.
1836  *
1837  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1838  * Encoding A1:
1839  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1840  * Encoding T1:
1841  *  1101 1110 iiii iiii
1842  * It uses the following encoding:
1843  *  1110 0111 1111 1110 1101 1110 1111 0000
1844  *  - In ARM: UDF #60896;
1845  *  - In Thumb: UDF #254 followed by a branch-to-self.
1846  */
1847 let isBarrier = 1, isTerminator = 1 in
1848 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1849                "trap", [(trap)]>,
1850            Requires<[IsARM,UseNaClTrap]> {
1851   let Inst = 0xe7fedef0;
1852 }
1853 let isBarrier = 1, isTerminator = 1 in
1854 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1855                "trap", [(trap)]>,
1856            Requires<[IsARM,DontUseNaClTrap]> {
1857   let Inst = 0xe7ffdefe;
1858 }
1859
1860 // Address computation and loads and stores in PIC mode.
1861 let isNotDuplicable = 1 in {
1862 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1863                             4, IIC_iALUr,
1864                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1865                             Sched<[WriteALU, ReadALU]>;
1866
1867 let AddedComplexity = 10 in {
1868 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1869                             4, IIC_iLoad_r,
1870                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1871
1872 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1873                             4, IIC_iLoad_bh_r,
1874                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1875
1876 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1877                             4, IIC_iLoad_bh_r,
1878                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1879
1880 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1881                             4, IIC_iLoad_bh_r,
1882                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1883
1884 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1885                             4, IIC_iLoad_bh_r,
1886                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1887 }
1888 let AddedComplexity = 10 in {
1889 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1890       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1891
1892 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1893       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1894                                                    addrmodepc:$addr)]>;
1895
1896 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1897       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1898 }
1899 } // isNotDuplicable = 1
1900
1901
1902 // LEApcrel - Load a pc-relative address into a register without offending the
1903 // assembler.
1904 let neverHasSideEffects = 1, isReMaterializable = 1 in
1905 // The 'adr' mnemonic encodes differently if the label is before or after
1906 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1907 // know until then which form of the instruction will be used.
1908 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1909                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1910                  Sched<[WriteALU, ReadALU]> {
1911   bits<4> Rd;
1912   bits<14> label;
1913   let Inst{27-25} = 0b001;
1914   let Inst{24} = 0;
1915   let Inst{23-22} = label{13-12};
1916   let Inst{21} = 0;
1917   let Inst{20} = 0;
1918   let Inst{19-16} = 0b1111;
1919   let Inst{15-12} = Rd;
1920   let Inst{11-0} = label{11-0};
1921 }
1922
1923 let hasSideEffects = 1 in {
1924 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1925                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1926
1927 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1928                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1929                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1930 }
1931
1932 //===----------------------------------------------------------------------===//
1933 //  Control Flow Instructions.
1934 //
1935
1936 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1937   // ARMV4T and above
1938   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1939                   "bx", "\tlr", [(ARMretflag)]>,
1940                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1941     let Inst{27-0}  = 0b0001001011111111111100011110;
1942   }
1943
1944   // ARMV4 only
1945   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1946                   "mov", "\tpc, lr", [(ARMretflag)]>,
1947                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1948     let Inst{27-0} = 0b0001101000001111000000001110;
1949   }
1950
1951   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
1952   // the user-space one).
1953   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
1954                                  4, IIC_Br,
1955                                  [(ARMintretflag imm:$offset)]>;
1956 }
1957
1958 // Indirect branches
1959 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1960   // ARMV4T and above
1961   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1962                   [(brind GPR:$dst)]>,
1963               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1964     bits<4> dst;
1965     let Inst{31-4} = 0b1110000100101111111111110001;
1966     let Inst{3-0}  = dst;
1967   }
1968
1969   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1970                   "bx", "\t$dst", [/* pattern left blank */]>,
1971               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1972     bits<4> dst;
1973     let Inst{27-4} = 0b000100101111111111110001;
1974     let Inst{3-0}  = dst;
1975   }
1976 }
1977
1978 // SP is marked as a use to prevent stack-pointer assignments that appear
1979 // immediately before calls from potentially appearing dead.
1980 let isCall = 1,
1981   // FIXME:  Do we really need a non-predicated version? If so, it should
1982   // at least be a pseudo instruction expanding to the predicated version
1983   // at MC lowering time.
1984   Defs = [LR], Uses = [SP] in {
1985   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1986                 IIC_Br, "bl\t$func",
1987                 [(ARMcall tglobaladdr:$func)]>,
1988             Requires<[IsARM]>, Sched<[WriteBrL]> {
1989     let Inst{31-28} = 0b1110;
1990     bits<24> func;
1991     let Inst{23-0} = func;
1992     let DecoderMethod = "DecodeBranchImmInstruction";
1993   }
1994
1995   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1996                    IIC_Br, "bl", "\t$func",
1997                    [(ARMcall_pred tglobaladdr:$func)]>,
1998                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1999     bits<24> func;
2000     let Inst{23-0} = func;
2001     let DecoderMethod = "DecodeBranchImmInstruction";
2002   }
2003
2004   // ARMv5T and above
2005   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2006                 IIC_Br, "blx\t$func",
2007                 [(ARMcall GPR:$func)]>,
2008             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2009     bits<4> func;
2010     let Inst{31-4} = 0b1110000100101111111111110011;
2011     let Inst{3-0}  = func;
2012   }
2013
2014   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2015                     IIC_Br, "blx", "\t$func",
2016                     [(ARMcall_pred GPR:$func)]>,
2017                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2018     bits<4> func;
2019     let Inst{27-4} = 0b000100101111111111110011;
2020     let Inst{3-0}  = func;
2021   }
2022
2023   // ARMv4T
2024   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2025   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2026                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2027                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2028
2029   // ARMv4
2030   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2031                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2032                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2033
2034   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2035   // return stack predictor.
2036   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2037                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2038                       Requires<[IsARM]>, Sched<[WriteBr]>;
2039 }
2040
2041 let isBranch = 1, isTerminator = 1 in {
2042   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2043   // a two-value operand where a dag node expects two operands. :(
2044   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2045                IIC_Br, "b", "\t$target",
2046                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2047                Sched<[WriteBr]>  {
2048     bits<24> target;
2049     let Inst{23-0} = target;
2050     let DecoderMethod = "DecodeBranchImmInstruction";
2051   }
2052
2053   let isBarrier = 1 in {
2054     // B is "predicable" since it's just a Bcc with an 'always' condition.
2055     let isPredicable = 1 in
2056     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2057     // should be sufficient.
2058     // FIXME: Is B really a Barrier? That doesn't seem right.
2059     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2060                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2061                 Sched<[WriteBr]>;
2062
2063     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2064     def BR_JTr : ARMPseudoInst<(outs),
2065                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2066                       0, IIC_Br,
2067                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2068                       Sched<[WriteBr]>;
2069     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2070     // into i12 and rs suffixed versions.
2071     def BR_JTm : ARMPseudoInst<(outs),
2072                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2073                      0, IIC_Br,
2074                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2075                        imm:$id)]>, Sched<[WriteBrTbl]>;
2076     def BR_JTadd : ARMPseudoInst<(outs),
2077                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2078                    0, IIC_Br,
2079                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2080                      imm:$id)]>, Sched<[WriteBrTbl]>;
2081     } // isNotDuplicable = 1, isIndirectBranch = 1
2082   } // isBarrier = 1
2083
2084 }
2085
2086 // BLX (immediate)
2087 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2088                "blx\t$target", []>,
2089            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2090   let Inst{31-25} = 0b1111101;
2091   bits<25> target;
2092   let Inst{23-0} = target{24-1};
2093   let Inst{24} = target{0};
2094 }
2095
2096 // Branch and Exchange Jazelle
2097 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2098               [/* pattern left blank */]>, Sched<[WriteBr]> {
2099   bits<4> func;
2100   let Inst{23-20} = 0b0010;
2101   let Inst{19-8} = 0xfff;
2102   let Inst{7-4} = 0b0010;
2103   let Inst{3-0} = func;
2104 }
2105
2106 // Tail calls.
2107
2108 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2109   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2110                    Sched<[WriteBr]>;
2111
2112   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2113                    Sched<[WriteBr]>;
2114
2115   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2116                                  4, IIC_Br, [],
2117                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2118                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2119
2120   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2121                                  4, IIC_Br, [],
2122                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2123                                  Requires<[IsARM]>;
2124 }
2125
2126 // Secure Monitor Call is a system instruction.
2127 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2128               []>, Requires<[IsARM, HasTrustZone]> {
2129   bits<4> opt;
2130   let Inst{23-4} = 0b01100000000000000111;
2131   let Inst{3-0} = opt;
2132 }
2133
2134 // Supervisor Call (Software Interrupt)
2135 let isCall = 1, Uses = [SP] in {
2136 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2137           Sched<[WriteBr]> {
2138   bits<24> svc;
2139   let Inst{23-0} = svc;
2140 }
2141 }
2142
2143 // Store Return State
2144 class SRSI<bit wb, string asm>
2145   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2146        NoItinerary, asm, "", []> {
2147   bits<5> mode;
2148   let Inst{31-28} = 0b1111;
2149   let Inst{27-25} = 0b100;
2150   let Inst{22} = 1;
2151   let Inst{21} = wb;
2152   let Inst{20} = 0;
2153   let Inst{19-16} = 0b1101;  // SP
2154   let Inst{15-5} = 0b00000101000;
2155   let Inst{4-0} = mode;
2156 }
2157
2158 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2159   let Inst{24-23} = 0;
2160 }
2161 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2162   let Inst{24-23} = 0;
2163 }
2164 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2165   let Inst{24-23} = 0b10;
2166 }
2167 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2168   let Inst{24-23} = 0b10;
2169 }
2170 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2171   let Inst{24-23} = 0b01;
2172 }
2173 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2174   let Inst{24-23} = 0b01;
2175 }
2176 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2177   let Inst{24-23} = 0b11;
2178 }
2179 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2180   let Inst{24-23} = 0b11;
2181 }
2182
2183 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2184 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2185
2186 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2187 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2188
2189 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2190 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2191
2192 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2193 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2194
2195 // Return From Exception
2196 class RFEI<bit wb, string asm>
2197   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2198        NoItinerary, asm, "", []> {
2199   bits<4> Rn;
2200   let Inst{31-28} = 0b1111;
2201   let Inst{27-25} = 0b100;
2202   let Inst{22} = 0;
2203   let Inst{21} = wb;
2204   let Inst{20} = 1;
2205   let Inst{19-16} = Rn;
2206   let Inst{15-0} = 0xa00;
2207 }
2208
2209 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2210   let Inst{24-23} = 0;
2211 }
2212 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2213   let Inst{24-23} = 0;
2214 }
2215 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2216   let Inst{24-23} = 0b10;
2217 }
2218 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2219   let Inst{24-23} = 0b10;
2220 }
2221 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2222   let Inst{24-23} = 0b01;
2223 }
2224 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2225   let Inst{24-23} = 0b01;
2226 }
2227 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2228   let Inst{24-23} = 0b11;
2229 }
2230 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2231   let Inst{24-23} = 0b11;
2232 }
2233
2234 //===----------------------------------------------------------------------===//
2235 //  Load / Store Instructions.
2236 //
2237
2238 // Load
2239
2240
2241 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2242                     UnOpFrag<(load node:$Src)>>;
2243 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2244                     UnOpFrag<(zextloadi8 node:$Src)>>;
2245 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2246                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2247 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2248                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2249
2250 // Special LDR for loads from non-pc-relative constpools.
2251 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2252     isReMaterializable = 1, isCodeGenOnly = 1 in
2253 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2254                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2255                  []> {
2256   bits<4> Rt;
2257   bits<17> addr;
2258   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2259   let Inst{19-16} = 0b1111;
2260   let Inst{15-12} = Rt;
2261   let Inst{11-0}  = addr{11-0};   // imm12
2262 }
2263
2264 // Loads with zero extension
2265 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2266                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2267                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2268
2269 // Loads with sign extension
2270 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2271                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2272                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2273
2274 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2275                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2276                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2277
2278 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2279   // Load doubleword
2280   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2281                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2282              Requires<[IsARM, HasV5TE]>;
2283 }
2284
2285 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2286                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2287 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2288                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2289 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2290                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2291
2292 // Indexed loads
2293 multiclass AI2_ldridx<bit isByte, string opc,
2294                       InstrItinClass iii, InstrItinClass iir> {
2295   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2296                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2297                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2298     bits<17> addr;
2299     let Inst{25} = 0;
2300     let Inst{23} = addr{12};
2301     let Inst{19-16} = addr{16-13};
2302     let Inst{11-0} = addr{11-0};
2303     let DecoderMethod = "DecodeLDRPreImm";
2304   }
2305
2306   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2307                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2308                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2309     bits<17> addr;
2310     let Inst{25} = 1;
2311     let Inst{23} = addr{12};
2312     let Inst{19-16} = addr{16-13};
2313     let Inst{11-0} = addr{11-0};
2314     let Inst{4} = 0;
2315     let DecoderMethod = "DecodeLDRPreReg";
2316   }
2317
2318   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2319                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2320                        IndexModePost, LdFrm, iir,
2321                        opc, "\t$Rt, $addr, $offset",
2322                        "$addr.base = $Rn_wb", []> {
2323      // {12}     isAdd
2324      // {11-0}   imm12/Rm
2325      bits<14> offset;
2326      bits<4> addr;
2327      let Inst{25} = 1;
2328      let Inst{23} = offset{12};
2329      let Inst{19-16} = addr;
2330      let Inst{11-0} = offset{11-0};
2331      let Inst{4} = 0;
2332
2333     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2334    }
2335
2336    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2337                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2338                       IndexModePost, LdFrm, iii,
2339                       opc, "\t$Rt, $addr, $offset",
2340                       "$addr.base = $Rn_wb", []> {
2341     // {12}     isAdd
2342     // {11-0}   imm12/Rm
2343     bits<14> offset;
2344     bits<4> addr;
2345     let Inst{25} = 0;
2346     let Inst{23} = offset{12};
2347     let Inst{19-16} = addr;
2348     let Inst{11-0} = offset{11-0};
2349
2350     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2351   }
2352
2353 }
2354
2355 let mayLoad = 1, neverHasSideEffects = 1 in {
2356 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2357 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2358 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2359 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2360 }
2361
2362 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2363   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2364                         (ins addrmode3_pre:$addr), IndexModePre,
2365                         LdMiscFrm, itin,
2366                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2367     bits<14> addr;
2368     let Inst{23}    = addr{8};      // U bit
2369     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2370     let Inst{19-16} = addr{12-9};   // Rn
2371     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2372     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2373     let DecoderMethod = "DecodeAddrMode3Instruction";
2374   }
2375   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2376                         (ins addr_offset_none:$addr, am3offset:$offset),
2377                         IndexModePost, LdMiscFrm, itin,
2378                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2379                         []> {
2380     bits<10> offset;
2381     bits<4> addr;
2382     let Inst{23}    = offset{8};      // U bit
2383     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2384     let Inst{19-16} = addr;
2385     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2386     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2387     let DecoderMethod = "DecodeAddrMode3Instruction";
2388   }
2389 }
2390
2391 let mayLoad = 1, neverHasSideEffects = 1 in {
2392 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2393 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2394 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2395 let hasExtraDefRegAllocReq = 1 in {
2396 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2397                           (ins addrmode3_pre:$addr), IndexModePre,
2398                           LdMiscFrm, IIC_iLoad_d_ru,
2399                           "ldrd", "\t$Rt, $Rt2, $addr!",
2400                           "$addr.base = $Rn_wb", []> {
2401   bits<14> addr;
2402   let Inst{23}    = addr{8};      // U bit
2403   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2404   let Inst{19-16} = addr{12-9};   // Rn
2405   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2406   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2407   let DecoderMethod = "DecodeAddrMode3Instruction";
2408 }
2409 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2410                           (ins addr_offset_none:$addr, am3offset:$offset),
2411                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2412                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2413                           "$addr.base = $Rn_wb", []> {
2414   bits<10> offset;
2415   bits<4> addr;
2416   let Inst{23}    = offset{8};      // U bit
2417   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2418   let Inst{19-16} = addr;
2419   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2420   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2421   let DecoderMethod = "DecodeAddrMode3Instruction";
2422 }
2423 } // hasExtraDefRegAllocReq = 1
2424 } // mayLoad = 1, neverHasSideEffects = 1
2425
2426 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2427 let mayLoad = 1, neverHasSideEffects = 1 in {
2428 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2429                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2430                     IndexModePost, LdFrm, IIC_iLoad_ru,
2431                     "ldrt", "\t$Rt, $addr, $offset",
2432                     "$addr.base = $Rn_wb", []> {
2433   // {12}     isAdd
2434   // {11-0}   imm12/Rm
2435   bits<14> offset;
2436   bits<4> addr;
2437   let Inst{25} = 1;
2438   let Inst{23} = offset{12};
2439   let Inst{21} = 1; // overwrite
2440   let Inst{19-16} = addr;
2441   let Inst{11-5} = offset{11-5};
2442   let Inst{4} = 0;
2443   let Inst{3-0} = offset{3-0};
2444   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2445 }
2446
2447 class LDRTImmediate<bit has_offset, string args, dag iops>
2448   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb), iops,
2449                IndexModePost, LdFrm, IIC_iLoad_ru,
2450                "ldrt", args, "$addr.base = $Rn_wb", []> {
2451   // {12}     isAdd
2452   // {11-0}   imm12/Rm
2453   bits<14> offset;
2454   bits<4> addr;
2455   let Inst{25} = 0;
2456   let Inst{23} = !if(has_offset, offset{12}, 1);
2457   let Inst{21} = 1; // overwrite
2458   let Inst{19-16} = addr;
2459   let Inst{11-0} = !if(has_offset, offset{11-0}, 0);
2460   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2461 }
2462
2463 def LDRT_POST_IMM
2464   : LDRTImmediate<1, "\t$Rt, $addr, $offset",
2465                   (ins addr_offset_none:$addr, am2offset_imm:$offset)>;
2466 def LDRT_POST_IMM_0
2467   : LDRTImmediate<0, "\t$Rt, $addr", (ins addr_offset_none:$addr)>;
2468
2469 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2470                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2471                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2472                      "ldrbt", "\t$Rt, $addr, $offset",
2473                      "$addr.base = $Rn_wb", []> {
2474   // {12}     isAdd
2475   // {11-0}   imm12/Rm
2476   bits<14> offset;
2477   bits<4> addr;
2478   let Inst{25} = 1;
2479   let Inst{23} = offset{12};
2480   let Inst{21} = 1; // overwrite
2481   let Inst{19-16} = addr;
2482   let Inst{11-5} = offset{11-5};
2483   let Inst{4} = 0;
2484   let Inst{3-0} = offset{3-0};
2485   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2486 }
2487
2488 class LDRBTImmediate<bit has_offset, string args, dag iops>
2489   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb), iops,
2490                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2491                     "ldrbt", args, "$addr.base = $Rn_wb", []> {
2492   // {12}     isAdd
2493   // {11-0}   imm12/Rm
2494   bits<14> offset;
2495   bits<4> addr;
2496   let Inst{25} = 0;
2497   let Inst{23} = !if(has_offset, offset{12}, 1);
2498   let Inst{21} = 1; // overwrite
2499   let Inst{19-16} = addr;
2500   let Inst{11-0} = !if(has_offset, offset{11-0}, 0);
2501   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2502 }
2503
2504 def LDRBT_POST_IMM
2505   : LDRBTImmediate<1, "\t$Rt, $addr, $offset",
2506                    (ins addr_offset_none:$addr, am2offset_imm:$offset)>;
2507 def LDRBT_POST_IMM_0
2508   : LDRBTImmediate<0, "\t$Rt, $addr", (ins addr_offset_none:$addr)>;
2509
2510 multiclass AI3ldrT<bits<4> op, string opc> {
2511   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2512                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2513                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2514                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2515     bits<9> offset;
2516     let Inst{23} = offset{8};
2517     let Inst{22} = 1;
2518     let Inst{11-8} = offset{7-4};
2519     let Inst{3-0} = offset{3-0};
2520   }
2521   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2522                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2523                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2524                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2525     bits<5> Rm;
2526     let Inst{23} = Rm{4};
2527     let Inst{22} = 0;
2528     let Inst{11-8} = 0;
2529     let Unpredictable{11-8} = 0b1111;
2530     let Inst{3-0} = Rm{3-0};
2531     let DecoderMethod = "DecodeLDR";
2532   }
2533 }
2534
2535 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2536 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2537 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2538 }
2539
2540 // Store
2541
2542 // Stores with truncate
2543 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2544                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2545                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2546
2547 // Store doubleword
2548 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2549   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2550                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2551              Requires<[IsARM, HasV5TE]> {
2552     let Inst{21} = 0;
2553   }
2554
2555 // Indexed stores
2556 multiclass AI2_stridx<bit isByte, string opc,
2557                       InstrItinClass iii, InstrItinClass iir> {
2558   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2559                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2560                             StFrm, iii,
2561                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2562     bits<17> addr;
2563     let Inst{25} = 0;
2564     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2565     let Inst{19-16} = addr{16-13};  // Rn
2566     let Inst{11-0}  = addr{11-0};   // imm12
2567     let DecoderMethod = "DecodeSTRPreImm";
2568   }
2569
2570   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2571                       (ins GPR:$Rt, ldst_so_reg:$addr),
2572                       IndexModePre, StFrm, iir,
2573                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2574     bits<17> addr;
2575     let Inst{25} = 1;
2576     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2577     let Inst{19-16} = addr{16-13}; // Rn
2578     let Inst{11-0}  = addr{11-0};
2579     let Inst{4}     = 0;           // Inst{4} = 0
2580     let DecoderMethod = "DecodeSTRPreReg";
2581   }
2582   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2583                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2584                 IndexModePost, StFrm, iir,
2585                 opc, "\t$Rt, $addr, $offset",
2586                 "$addr.base = $Rn_wb", []> {
2587      // {12}     isAdd
2588      // {11-0}   imm12/Rm
2589      bits<14> offset;
2590      bits<4> addr;
2591      let Inst{25} = 1;
2592      let Inst{23} = offset{12};
2593      let Inst{19-16} = addr;
2594      let Inst{11-0} = offset{11-0};
2595      let Inst{4} = 0;
2596
2597     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2598    }
2599
2600    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2601                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2602                 IndexModePost, StFrm, iii,
2603                 opc, "\t$Rt, $addr, $offset",
2604                 "$addr.base = $Rn_wb", []> {
2605     // {12}     isAdd
2606     // {11-0}   imm12/Rm
2607     bits<14> offset;
2608     bits<4> addr;
2609     let Inst{25} = 0;
2610     let Inst{23} = offset{12};
2611     let Inst{19-16} = addr;
2612     let Inst{11-0} = offset{11-0};
2613
2614     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2615   }
2616 }
2617
2618 let mayStore = 1, neverHasSideEffects = 1 in {
2619 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2620 // IIC_iStore_siu depending on whether it the offset register is shifted.
2621 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2622 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2623 }
2624
2625 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2626                          am2offset_reg:$offset),
2627              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2628                            am2offset_reg:$offset)>;
2629 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2630                          am2offset_imm:$offset),
2631              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2632                            am2offset_imm:$offset)>;
2633 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2634                              am2offset_reg:$offset),
2635              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2636                             am2offset_reg:$offset)>;
2637 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2638                              am2offset_imm:$offset),
2639              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2640                             am2offset_imm:$offset)>;
2641
2642 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2643 // put the patterns on the instruction definitions directly as ISel wants
2644 // the address base and offset to be separate operands, not a single
2645 // complex operand like we represent the instructions themselves. The
2646 // pseudos map between the two.
2647 let usesCustomInserter = 1,
2648     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2649 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2650                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2651                4, IIC_iStore_ru,
2652             [(set GPR:$Rn_wb,
2653                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2654 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2655                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2656                4, IIC_iStore_ru,
2657             [(set GPR:$Rn_wb,
2658                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2659 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2660                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2661                4, IIC_iStore_ru,
2662             [(set GPR:$Rn_wb,
2663                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2664 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2665                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2666                4, IIC_iStore_ru,
2667             [(set GPR:$Rn_wb,
2668                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2669 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2670                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2671                4, IIC_iStore_ru,
2672             [(set GPR:$Rn_wb,
2673                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2674 }
2675
2676
2677
2678 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2679                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2680                            StMiscFrm, IIC_iStore_bh_ru,
2681                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2682   bits<14> addr;
2683   let Inst{23}    = addr{8};      // U bit
2684   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2685   let Inst{19-16} = addr{12-9};   // Rn
2686   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2687   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2688   let DecoderMethod = "DecodeAddrMode3Instruction";
2689 }
2690
2691 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2692                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2693                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2694                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2695                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2696                                                       addr_offset_none:$addr,
2697                                                       am3offset:$offset))]> {
2698   bits<10> offset;
2699   bits<4> addr;
2700   let Inst{23}    = offset{8};      // U bit
2701   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2702   let Inst{19-16} = addr;
2703   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2704   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2705   let DecoderMethod = "DecodeAddrMode3Instruction";
2706 }
2707
2708 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2709 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2710                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2711                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2712                           "strd", "\t$Rt, $Rt2, $addr!",
2713                           "$addr.base = $Rn_wb", []> {
2714   bits<14> addr;
2715   let Inst{23}    = addr{8};      // U bit
2716   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2717   let Inst{19-16} = addr{12-9};   // Rn
2718   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2719   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2720   let DecoderMethod = "DecodeAddrMode3Instruction";
2721 }
2722
2723 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2724                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2725                                am3offset:$offset),
2726                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2727                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2728                           "$addr.base = $Rn_wb", []> {
2729   bits<10> offset;
2730   bits<4> addr;
2731   let Inst{23}    = offset{8};      // U bit
2732   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2733   let Inst{19-16} = addr;
2734   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2735   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2736   let DecoderMethod = "DecodeAddrMode3Instruction";
2737 }
2738 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2739
2740 // STRT, STRBT, and STRHT
2741
2742 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2743                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2744                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2745                    "strbt", "\t$Rt, $addr, $offset",
2746                    "$addr.base = $Rn_wb", []> {
2747   // {12}     isAdd
2748   // {11-0}   imm12/Rm
2749   bits<14> offset;
2750   bits<4> addr;
2751   let Inst{25} = 1;
2752   let Inst{23} = offset{12};
2753   let Inst{21} = 1; // overwrite
2754   let Inst{19-16} = addr;
2755   let Inst{11-5} = offset{11-5};
2756   let Inst{4} = 0;
2757   let Inst{3-0} = offset{3-0};
2758   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2759 }
2760
2761 class STRBTImmediate<bit has_offset, string args, dag iops>
2762   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb), iops, IndexModePost, StFrm,
2763                IIC_iStore_bh_ru, "strbt", args, "$addr.base = $Rn_wb", []> {
2764   // {12}     isAdd
2765   // {11-0}   imm12/Rm
2766   bits<14> offset;
2767   bits<4> addr;
2768   let Inst{25} = 0;
2769   let Inst{23} = !if(has_offset, offset{12}, 1);
2770   let Inst{21} = 1; // overwrite
2771   let Inst{19-16} = addr;
2772   let Inst{11-0} = !if(has_offset, offset{11-0}, 0);
2773   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2774 }
2775
2776 def STRBT_POST_IMM
2777   : STRBTImmediate<1, "\t$Rt, $addr, $offset",
2778                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset)>;
2779 def STRBT_POST_IMM_0
2780   : STRBTImmediate<0, "\t$Rt, $addr", (ins GPR:$Rt, addr_offset_none:$addr)>;
2781
2782 let mayStore = 1, neverHasSideEffects = 1 in {
2783 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2784                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2785                    IndexModePost, StFrm, IIC_iStore_ru,
2786                    "strt", "\t$Rt, $addr, $offset",
2787                    "$addr.base = $Rn_wb", []> {
2788   // {12}     isAdd
2789   // {11-0}   imm12/Rm
2790   bits<14> offset;
2791   bits<4> addr;
2792   let Inst{25} = 1;
2793   let Inst{23} = offset{12};
2794   let Inst{21} = 1; // overwrite
2795   let Inst{19-16} = addr;
2796   let Inst{11-5} = offset{11-5};
2797   let Inst{4} = 0;
2798   let Inst{3-0} = offset{3-0};
2799   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2800 }
2801
2802 class STRTImmediate<bit has_offset, string args, dag iops>
2803   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb), iops, IndexModePost, StFrm,
2804                IIC_iStore_ru, "strt", args, "$addr.base = $Rn_wb", []> {
2805   // {12}     isAdd
2806   // {11-0}   imm12/Rm
2807   bits<14> offset;
2808   bits<4> addr;
2809   let Inst{25} = 0;
2810   let Inst{23} = !if(has_offset, offset{12}, 1);
2811   let Inst{21} = 1; // overwrite
2812   let Inst{19-16} = addr;
2813   let Inst{11-0} = !if(has_offset, offset{11-0}, 0);
2814   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2815 }
2816
2817 def STRT_POST_IMM
2818   : STRTImmediate<1, "\t$Rt, $addr, $offset",
2819                   (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset)>;
2820 def STRT_POST_IMM_0
2821   : STRTImmediate<0, "\t$Rt, $addr", (ins GPR:$Rt, addr_offset_none:$addr)>;
2822 }
2823
2824
2825 multiclass AI3strT<bits<4> op, string opc> {
2826   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2827                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2828                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2829                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2830     bits<9> offset;
2831     let Inst{23} = offset{8};
2832     let Inst{22} = 1;
2833     let Inst{11-8} = offset{7-4};
2834     let Inst{3-0} = offset{3-0};
2835   }
2836   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2837                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2838                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2839                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2840     bits<5> Rm;
2841     let Inst{23} = Rm{4};
2842     let Inst{22} = 0;
2843     let Inst{11-8} = 0;
2844     let Inst{3-0} = Rm{3-0};
2845   }
2846 }
2847
2848
2849 defm STRHT : AI3strT<0b1011, "strht">;
2850
2851 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2852                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2853 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2854                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2855 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2856                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2857
2858 //===----------------------------------------------------------------------===//
2859 //  Load / store multiple Instructions.
2860 //
2861
2862 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2863                          InstrItinClass itin, InstrItinClass itin_upd> {
2864   // IA is the default, so no need for an explicit suffix on the
2865   // mnemonic here. Without it is the canonical spelling.
2866   def IA :
2867     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2868          IndexModeNone, f, itin,
2869          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2870     let Inst{24-23} = 0b01;       // Increment After
2871     let Inst{22}    = P_bit;
2872     let Inst{21}    = 0;          // No writeback
2873     let Inst{20}    = L_bit;
2874   }
2875   def IA_UPD :
2876     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2877          IndexModeUpd, f, itin_upd,
2878          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2879     let Inst{24-23} = 0b01;       // Increment After
2880     let Inst{22}    = P_bit;
2881     let Inst{21}    = 1;          // Writeback
2882     let Inst{20}    = L_bit;
2883
2884     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2885   }
2886   def DA :
2887     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2888          IndexModeNone, f, itin,
2889          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2890     let Inst{24-23} = 0b00;       // Decrement After
2891     let Inst{22}    = P_bit;
2892     let Inst{21}    = 0;          // No writeback
2893     let Inst{20}    = L_bit;
2894   }
2895   def DA_UPD :
2896     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2897          IndexModeUpd, f, itin_upd,
2898          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2899     let Inst{24-23} = 0b00;       // Decrement After
2900     let Inst{22}    = P_bit;
2901     let Inst{21}    = 1;          // Writeback
2902     let Inst{20}    = L_bit;
2903
2904     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2905   }
2906   def DB :
2907     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2908          IndexModeNone, f, itin,
2909          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2910     let Inst{24-23} = 0b10;       // Decrement Before
2911     let Inst{22}    = P_bit;
2912     let Inst{21}    = 0;          // No writeback
2913     let Inst{20}    = L_bit;
2914   }
2915   def DB_UPD :
2916     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2917          IndexModeUpd, f, itin_upd,
2918          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2919     let Inst{24-23} = 0b10;       // Decrement Before
2920     let Inst{22}    = P_bit;
2921     let Inst{21}    = 1;          // Writeback
2922     let Inst{20}    = L_bit;
2923
2924     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2925   }
2926   def IB :
2927     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2928          IndexModeNone, f, itin,
2929          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2930     let Inst{24-23} = 0b11;       // Increment Before
2931     let Inst{22}    = P_bit;
2932     let Inst{21}    = 0;          // No writeback
2933     let Inst{20}    = L_bit;
2934   }
2935   def IB_UPD :
2936     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2937          IndexModeUpd, f, itin_upd,
2938          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2939     let Inst{24-23} = 0b11;       // Increment Before
2940     let Inst{22}    = P_bit;
2941     let Inst{21}    = 1;          // Writeback
2942     let Inst{20}    = L_bit;
2943
2944     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2945   }
2946 }
2947
2948 let neverHasSideEffects = 1 in {
2949
2950 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2951 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2952                          IIC_iLoad_mu>;
2953
2954 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2955 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2956                          IIC_iStore_mu>;
2957
2958 } // neverHasSideEffects
2959
2960 // FIXME: remove when we have a way to marking a MI with these properties.
2961 // FIXME: Should pc be an implicit operand like PICADD, etc?
2962 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2963     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2964 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2965                                                  reglist:$regs, variable_ops),
2966                      4, IIC_iLoad_mBr, [],
2967                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2968       RegConstraint<"$Rn = $wb">;
2969
2970 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2971 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2972                                IIC_iLoad_mu>;
2973
2974 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2975 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2976                                IIC_iStore_mu>;
2977
2978
2979
2980 //===----------------------------------------------------------------------===//
2981 //  Move Instructions.
2982 //
2983
2984 let neverHasSideEffects = 1 in
2985 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2986                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2987   bits<4> Rd;
2988   bits<4> Rm;
2989
2990   let Inst{19-16} = 0b0000;
2991   let Inst{11-4} = 0b00000000;
2992   let Inst{25} = 0;
2993   let Inst{3-0} = Rm;
2994   let Inst{15-12} = Rd;
2995 }
2996
2997 // A version for the smaller set of tail call registers.
2998 let neverHasSideEffects = 1 in
2999 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3000                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3001   bits<4> Rd;
3002   bits<4> Rm;
3003
3004   let Inst{11-4} = 0b00000000;
3005   let Inst{25} = 0;
3006   let Inst{3-0} = Rm;
3007   let Inst{15-12} = Rd;
3008 }
3009
3010 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3011                 DPSoRegRegFrm, IIC_iMOVsr,
3012                 "mov", "\t$Rd, $src",
3013                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3014                 Sched<[WriteALU]> {
3015   bits<4> Rd;
3016   bits<12> src;
3017   let Inst{15-12} = Rd;
3018   let Inst{19-16} = 0b0000;
3019   let Inst{11-8} = src{11-8};
3020   let Inst{7} = 0;
3021   let Inst{6-5} = src{6-5};
3022   let Inst{4} = 1;
3023   let Inst{3-0} = src{3-0};
3024   let Inst{25} = 0;
3025 }
3026
3027 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3028                 DPSoRegImmFrm, IIC_iMOVsr,
3029                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3030                 UnaryDP, Sched<[WriteALU]> {
3031   bits<4> Rd;
3032   bits<12> src;
3033   let Inst{15-12} = Rd;
3034   let Inst{19-16} = 0b0000;
3035   let Inst{11-5} = src{11-5};
3036   let Inst{4} = 0;
3037   let Inst{3-0} = src{3-0};
3038   let Inst{25} = 0;
3039 }
3040
3041 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3042 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3043                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3044                 Sched<[WriteALU]> {
3045   bits<4> Rd;
3046   bits<12> imm;
3047   let Inst{25} = 1;
3048   let Inst{15-12} = Rd;
3049   let Inst{19-16} = 0b0000;
3050   let Inst{11-0} = imm;
3051 }
3052
3053 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3054 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3055                  DPFrm, IIC_iMOVi,
3056                  "movw", "\t$Rd, $imm",
3057                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3058                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3059   bits<4> Rd;
3060   bits<16> imm;
3061   let Inst{15-12} = Rd;
3062   let Inst{11-0}  = imm{11-0};
3063   let Inst{19-16} = imm{15-12};
3064   let Inst{20} = 0;
3065   let Inst{25} = 1;
3066   let DecoderMethod = "DecodeArmMOVTWInstruction";
3067 }
3068
3069 def : InstAlias<"mov${p} $Rd, $imm",
3070                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3071         Requires<[IsARM]>;
3072
3073 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3074                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3075                       Sched<[WriteALU]>;
3076
3077 let Constraints = "$src = $Rd" in {
3078 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3079                   (ins GPR:$src, imm0_65535_expr:$imm),
3080                   DPFrm, IIC_iMOVi,
3081                   "movt", "\t$Rd, $imm",
3082                   [(set GPRnopc:$Rd,
3083                         (or (and GPR:$src, 0xffff),
3084                             lo16AllZero:$imm))]>, UnaryDP,
3085                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3086   bits<4> Rd;
3087   bits<16> imm;
3088   let Inst{15-12} = Rd;
3089   let Inst{11-0}  = imm{11-0};
3090   let Inst{19-16} = imm{15-12};
3091   let Inst{20} = 0;
3092   let Inst{25} = 1;
3093   let DecoderMethod = "DecodeArmMOVTWInstruction";
3094 }
3095
3096 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3097                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3098                       Sched<[WriteALU]>;
3099
3100 } // Constraints
3101
3102 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3103       Requires<[IsARM, HasV6T2]>;
3104
3105 let Uses = [CPSR] in
3106 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3107                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3108                     Requires<[IsARM]>, Sched<[WriteALU]>;
3109
3110 // These aren't really mov instructions, but we have to define them this way
3111 // due to flag operands.
3112
3113 let Defs = [CPSR] in {
3114 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3115                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3116                       Sched<[WriteALU]>, Requires<[IsARM]>;
3117 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3118                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3119                       Sched<[WriteALU]>, Requires<[IsARM]>;
3120 }
3121
3122 //===----------------------------------------------------------------------===//
3123 //  Extend Instructions.
3124 //
3125
3126 // Sign extenders
3127
3128 def SXTB  : AI_ext_rrot<0b01101010,
3129                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3130 def SXTH  : AI_ext_rrot<0b01101011,
3131                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3132
3133 def SXTAB : AI_exta_rrot<0b01101010,
3134                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3135 def SXTAH : AI_exta_rrot<0b01101011,
3136                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3137
3138 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3139
3140 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3141
3142 // Zero extenders
3143
3144 let AddedComplexity = 16 in {
3145 def UXTB   : AI_ext_rrot<0b01101110,
3146                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3147 def UXTH   : AI_ext_rrot<0b01101111,
3148                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3149 def UXTB16 : AI_ext_rrot<0b01101100,
3150                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3151
3152 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3153 //        The transformation should probably be done as a combiner action
3154 //        instead so we can include a check for masking back in the upper
3155 //        eight bits of the source into the lower eight bits of the result.
3156 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3157 //               (UXTB16r_rot GPR:$Src, 3)>;
3158 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3159                (UXTB16 GPR:$Src, 1)>;
3160
3161 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3162                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3163 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3164                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3165 }
3166
3167 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3168 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3169
3170
3171 def SBFX  : I<(outs GPRnopc:$Rd),
3172               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3173                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3174                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3175                Requires<[IsARM, HasV6T2]> {
3176   bits<4> Rd;
3177   bits<4> Rn;
3178   bits<5> lsb;
3179   bits<5> width;
3180   let Inst{27-21} = 0b0111101;
3181   let Inst{6-4}   = 0b101;
3182   let Inst{20-16} = width;
3183   let Inst{15-12} = Rd;
3184   let Inst{11-7}  = lsb;
3185   let Inst{3-0}   = Rn;
3186 }
3187
3188 def UBFX  : I<(outs GPR:$Rd),
3189               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3190                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3191                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3192                Requires<[IsARM, HasV6T2]> {
3193   bits<4> Rd;
3194   bits<4> Rn;
3195   bits<5> lsb;
3196   bits<5> width;
3197   let Inst{27-21} = 0b0111111;
3198   let Inst{6-4}   = 0b101;
3199   let Inst{20-16} = width;
3200   let Inst{15-12} = Rd;
3201   let Inst{11-7}  = lsb;
3202   let Inst{3-0}   = Rn;
3203 }
3204
3205 //===----------------------------------------------------------------------===//
3206 //  Arithmetic Instructions.
3207 //
3208
3209 defm ADD  : AsI1_bin_irs<0b0100, "add",
3210                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3211                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3212 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3213                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3214                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3215
3216 // ADD and SUB with 's' bit set.
3217 //
3218 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3219 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3220 // AdjustInstrPostInstrSelection where we determine whether or not to
3221 // set the "s" bit based on CPSR liveness.
3222 //
3223 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3224 // support for an optional CPSR definition that corresponds to the DAG
3225 // node's second value. We can then eliminate the implicit def of CPSR.
3226 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3227                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3228 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3229                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3230
3231 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3232               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3233 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3234               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3235
3236 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3237                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3238                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3239
3240 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3241 // CPSR and the implicit def of CPSR is not needed.
3242 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3243                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3244
3245 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3246                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3247
3248 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3249 // The assume-no-carry-in form uses the negation of the input since add/sub
3250 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3251 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3252 // details.
3253 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3254              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3255 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3256              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3257
3258 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3259              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3260              Requires<[IsARM, HasV6T2]>;
3261 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3262              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3263              Requires<[IsARM, HasV6T2]>;
3264
3265 // The with-carry-in form matches bitwise not instead of the negation.
3266 // Effectively, the inverse interpretation of the carry flag already accounts
3267 // for part of the negation.
3268 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3269              (SBCri   GPR:$src, so_imm_not:$imm)>;
3270 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3271              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3272
3273 // Note: These are implemented in C++ code, because they have to generate
3274 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3275 // cannot produce.
3276 // (mul X, 2^n+1) -> (add (X << n), X)
3277 // (mul X, 2^n-1) -> (rsb X, (X << n))
3278
3279 // ARM Arithmetic Instruction
3280 // GPR:$dst = GPR:$a op GPR:$b
3281 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3282           list<dag> pattern = [],
3283           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3284           string asm = "\t$Rd, $Rn, $Rm">
3285   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3286     Sched<[WriteALU, ReadALU, ReadALU]> {
3287   bits<4> Rn;
3288   bits<4> Rd;
3289   bits<4> Rm;
3290   let Inst{27-20} = op27_20;
3291   let Inst{11-4} = op11_4;
3292   let Inst{19-16} = Rn;
3293   let Inst{15-12} = Rd;
3294   let Inst{3-0}   = Rm;
3295
3296   let Unpredictable{11-8} = 0b1111;
3297 }
3298
3299 // Saturating add/subtract
3300
3301 let DecoderMethod = "DecodeQADDInstruction" in
3302 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3303                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3304                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3305
3306 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3307                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3308                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3309 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3310                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3311                   "\t$Rd, $Rm, $Rn">;
3312 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3313                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3314                   "\t$Rd, $Rm, $Rn">;
3315
3316 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3317 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3318 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3319 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3320 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3321 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3322 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3323 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3324 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3325 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3326 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3327 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3328
3329 // Signed/Unsigned add/subtract
3330
3331 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3332 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3333 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3334 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3335 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3336 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3337 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3338 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3339 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3340 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3341 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3342 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3343
3344 // Signed/Unsigned halving add/subtract
3345
3346 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3347 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3348 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3349 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3350 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3351 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3352 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3353 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3354 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3355 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3356 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3357 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3358
3359 // Unsigned Sum of Absolute Differences [and Accumulate].
3360
3361 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3362                 MulFrm /* for convenience */, NoItinerary, "usad8",
3363                 "\t$Rd, $Rn, $Rm", []>,
3364              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3365   bits<4> Rd;
3366   bits<4> Rn;
3367   bits<4> Rm;
3368   let Inst{27-20} = 0b01111000;
3369   let Inst{15-12} = 0b1111;
3370   let Inst{7-4} = 0b0001;
3371   let Inst{19-16} = Rd;
3372   let Inst{11-8} = Rm;
3373   let Inst{3-0} = Rn;
3374 }
3375 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3376                 MulFrm /* for convenience */, NoItinerary, "usada8",
3377                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3378              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3379   bits<4> Rd;
3380   bits<4> Rn;
3381   bits<4> Rm;
3382   bits<4> Ra;
3383   let Inst{27-20} = 0b01111000;
3384   let Inst{7-4} = 0b0001;
3385   let Inst{19-16} = Rd;
3386   let Inst{15-12} = Ra;
3387   let Inst{11-8} = Rm;
3388   let Inst{3-0} = Rn;
3389 }
3390
3391 // Signed/Unsigned saturate
3392
3393 def SSAT : AI<(outs GPRnopc:$Rd),
3394               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3395               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3396   bits<4> Rd;
3397   bits<5> sat_imm;
3398   bits<4> Rn;
3399   bits<8> sh;
3400   let Inst{27-21} = 0b0110101;
3401   let Inst{5-4} = 0b01;
3402   let Inst{20-16} = sat_imm;
3403   let Inst{15-12} = Rd;
3404   let Inst{11-7} = sh{4-0};
3405   let Inst{6} = sh{5};
3406   let Inst{3-0} = Rn;
3407 }
3408
3409 def SSAT16 : AI<(outs GPRnopc:$Rd),
3410                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3411                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3412   bits<4> Rd;
3413   bits<4> sat_imm;
3414   bits<4> Rn;
3415   let Inst{27-20} = 0b01101010;
3416   let Inst{11-4} = 0b11110011;
3417   let Inst{15-12} = Rd;
3418   let Inst{19-16} = sat_imm;
3419   let Inst{3-0} = Rn;
3420 }
3421
3422 def USAT : AI<(outs GPRnopc:$Rd),
3423               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3424               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3425   bits<4> Rd;
3426   bits<5> sat_imm;
3427   bits<4> Rn;
3428   bits<8> sh;
3429   let Inst{27-21} = 0b0110111;
3430   let Inst{5-4} = 0b01;
3431   let Inst{15-12} = Rd;
3432   let Inst{11-7} = sh{4-0};
3433   let Inst{6} = sh{5};
3434   let Inst{20-16} = sat_imm;
3435   let Inst{3-0} = Rn;
3436 }
3437
3438 def USAT16 : AI<(outs GPRnopc:$Rd),
3439                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3440                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3441   bits<4> Rd;
3442   bits<4> sat_imm;
3443   bits<4> Rn;
3444   let Inst{27-20} = 0b01101110;
3445   let Inst{11-4} = 0b11110011;
3446   let Inst{15-12} = Rd;
3447   let Inst{19-16} = sat_imm;
3448   let Inst{3-0} = Rn;
3449 }
3450
3451 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3452                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3453 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3454                (USAT imm:$pos, GPRnopc:$a, 0)>;
3455
3456 //===----------------------------------------------------------------------===//
3457 //  Bitwise Instructions.
3458 //
3459
3460 defm AND   : AsI1_bin_irs<0b0000, "and",
3461                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3462                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3463 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3464                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3465                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3466 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3467                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3468                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3469 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3470                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3471                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3472
3473 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3474 // like in the actual instruction encoding. The complexity of mapping the mask
3475 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3476 // instruction description.
3477 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3478                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3479                "bfc", "\t$Rd, $imm", "$src = $Rd",
3480                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3481                Requires<[IsARM, HasV6T2]> {
3482   bits<4> Rd;
3483   bits<10> imm;
3484   let Inst{27-21} = 0b0111110;
3485   let Inst{6-0}   = 0b0011111;
3486   let Inst{15-12} = Rd;
3487   let Inst{11-7}  = imm{4-0}; // lsb
3488   let Inst{20-16} = imm{9-5}; // msb
3489 }
3490
3491 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3492 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3493           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3494           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3495           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3496                            bf_inv_mask_imm:$imm))]>,
3497           Requires<[IsARM, HasV6T2]> {
3498   bits<4> Rd;
3499   bits<4> Rn;
3500   bits<10> imm;
3501   let Inst{27-21} = 0b0111110;
3502   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3503   let Inst{15-12} = Rd;
3504   let Inst{11-7}  = imm{4-0}; // lsb
3505   let Inst{20-16} = imm{9-5}; // width
3506   let Inst{3-0}   = Rn;
3507 }
3508
3509 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3510                   "mvn", "\t$Rd, $Rm",
3511                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3512   bits<4> Rd;
3513   bits<4> Rm;
3514   let Inst{25} = 0;
3515   let Inst{19-16} = 0b0000;
3516   let Inst{11-4} = 0b00000000;
3517   let Inst{15-12} = Rd;
3518   let Inst{3-0} = Rm;
3519 }
3520 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3521                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3522                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3523                   Sched<[WriteALU]> {
3524   bits<4> Rd;
3525   bits<12> shift;
3526   let Inst{25} = 0;
3527   let Inst{19-16} = 0b0000;
3528   let Inst{15-12} = Rd;
3529   let Inst{11-5} = shift{11-5};
3530   let Inst{4} = 0;
3531   let Inst{3-0} = shift{3-0};
3532 }
3533 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3534                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3535                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3536                   Sched<[WriteALU]> {
3537   bits<4> Rd;
3538   bits<12> shift;
3539   let Inst{25} = 0;
3540   let Inst{19-16} = 0b0000;
3541   let Inst{15-12} = Rd;
3542   let Inst{11-8} = shift{11-8};
3543   let Inst{7} = 0;
3544   let Inst{6-5} = shift{6-5};
3545   let Inst{4} = 1;
3546   let Inst{3-0} = shift{3-0};
3547 }
3548 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3549 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3550                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3551                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3552   bits<4> Rd;
3553   bits<12> imm;
3554   let Inst{25} = 1;
3555   let Inst{19-16} = 0b0000;
3556   let Inst{15-12} = Rd;
3557   let Inst{11-0} = imm;
3558 }
3559
3560 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3561              (BICri GPR:$src, so_imm_not:$imm)>;
3562
3563 //===----------------------------------------------------------------------===//
3564 //  Multiply Instructions.
3565 //
3566 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3567              string opc, string asm, list<dag> pattern>
3568   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3569   bits<4> Rd;
3570   bits<4> Rm;
3571   bits<4> Rn;
3572   let Inst{19-16} = Rd;
3573   let Inst{11-8}  = Rm;
3574   let Inst{3-0}   = Rn;
3575 }
3576 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3577              string opc, string asm, list<dag> pattern>
3578   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3579   bits<4> RdLo;
3580   bits<4> RdHi;
3581   bits<4> Rm;
3582   bits<4> Rn;
3583   let Inst{19-16} = RdHi;
3584   let Inst{15-12} = RdLo;
3585   let Inst{11-8}  = Rm;
3586   let Inst{3-0}   = Rn;
3587 }
3588 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3589              string opc, string asm, list<dag> pattern>
3590   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3591   bits<4> RdLo;
3592   bits<4> RdHi;
3593   bits<4> Rm;
3594   bits<4> Rn;
3595   let Inst{19-16} = RdHi;
3596   let Inst{15-12} = RdLo;
3597   let Inst{11-8}  = Rm;
3598   let Inst{3-0}   = Rn;
3599 }
3600
3601 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3602 //        property. Remove them when it's possible to add those properties
3603 //        on an individual MachineInstr, not just an instruction description.
3604 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3605 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3606                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3607                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3608                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3609                   Requires<[IsARM, HasV6]> {
3610   let Inst{15-12} = 0b0000;
3611   let Unpredictable{15-12} = 0b1111;
3612 }
3613
3614 let Constraints = "@earlyclobber $Rd" in
3615 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3616                                                     pred:$p, cc_out:$s),
3617                            4, IIC_iMUL32,
3618                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3619                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3620                Requires<[IsARM, NoV6, UseMulOps]>;
3621 }
3622
3623 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3624                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3625                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3626                    Requires<[IsARM, HasV6, UseMulOps]> {
3627   bits<4> Ra;
3628   let Inst{15-12} = Ra;
3629 }
3630
3631 let Constraints = "@earlyclobber $Rd" in
3632 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3633                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3634                            4, IIC_iMAC32,
3635                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3636                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3637                         Requires<[IsARM, NoV6]>;
3638
3639 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3640                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3641                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3642                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3643   bits<4> Rd;
3644   bits<4> Rm;
3645   bits<4> Rn;
3646   bits<4> Ra;
3647   let Inst{19-16} = Rd;
3648   let Inst{15-12} = Ra;
3649   let Inst{11-8}  = Rm;
3650   let Inst{3-0}   = Rn;
3651 }
3652
3653 // Extra precision multiplies with low / high results
3654 let neverHasSideEffects = 1 in {
3655 let isCommutable = 1 in {
3656 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3657                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3658                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3659                     Requires<[IsARM, HasV6]>;
3660
3661 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3662                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3663                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3664                     Requires<[IsARM, HasV6]>;
3665
3666 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3667 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3668                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3669                             4, IIC_iMUL64, [],
3670           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3671                            Requires<[IsARM, NoV6]>;
3672
3673 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3674                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3675                             4, IIC_iMUL64, [],
3676           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3677                            Requires<[IsARM, NoV6]>;
3678 }
3679 }
3680
3681 // Multiply + accumulate
3682 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3683                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3684                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3685          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3686 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3687                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3688                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3689          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3690
3691 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3692                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3693                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3694                     Requires<[IsARM, HasV6]> {
3695   bits<4> RdLo;
3696   bits<4> RdHi;
3697   bits<4> Rm;
3698   bits<4> Rn;
3699   let Inst{19-16} = RdHi;
3700   let Inst{15-12} = RdLo;
3701   let Inst{11-8}  = Rm;
3702   let Inst{3-0}   = Rn;
3703 }
3704
3705 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3706 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3707                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3708                               4, IIC_iMAC64, [],
3709              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3710                            pred:$p, cc_out:$s)>,
3711                            Requires<[IsARM, NoV6]>;
3712 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3713                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3714                               4, IIC_iMAC64, [],
3715              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3716                            pred:$p, cc_out:$s)>,
3717                            Requires<[IsARM, NoV6]>;
3718 }
3719
3720 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3721 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3722                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3723                               4, IIC_iMAC64, [],
3724           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3725                            Requires<[IsARM, NoV6]>;
3726 }
3727
3728 } // neverHasSideEffects
3729
3730 // Most significant word multiply
3731 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3732                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3733                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3734             Requires<[IsARM, HasV6]> {
3735   let Inst{15-12} = 0b1111;
3736 }
3737
3738 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3739                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3740             Requires<[IsARM, HasV6]> {
3741   let Inst{15-12} = 0b1111;
3742 }
3743
3744 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3745                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3746                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3747                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3748             Requires<[IsARM, HasV6, UseMulOps]>;
3749
3750 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3751                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3752                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3753             Requires<[IsARM, HasV6]>;
3754
3755 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3756                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3757                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3758             Requires<[IsARM, HasV6, UseMulOps]>;
3759
3760 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3761                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3762                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3763             Requires<[IsARM, HasV6]>;
3764
3765 multiclass AI_smul<string opc, PatFrag opnode> {
3766   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3767               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3768               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3769                                       (sext_inreg GPR:$Rm, i16)))]>,
3770            Requires<[IsARM, HasV5TE]>;
3771
3772   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3773               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3774               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3775                                       (sra GPR:$Rm, (i32 16))))]>,
3776            Requires<[IsARM, HasV5TE]>;
3777
3778   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3779               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3780               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3781                                       (sext_inreg GPR:$Rm, i16)))]>,
3782            Requires<[IsARM, HasV5TE]>;
3783
3784   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3785               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3786               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3787                                       (sra GPR:$Rm, (i32 16))))]>,
3788             Requires<[IsARM, HasV5TE]>;
3789
3790   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3791               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3792               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3793                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3794            Requires<[IsARM, HasV5TE]>;
3795
3796   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3797               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3798               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3799                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3800             Requires<[IsARM, HasV5TE]>;
3801 }
3802
3803
3804 multiclass AI_smla<string opc, PatFrag opnode> {
3805   let DecoderMethod = "DecodeSMLAInstruction" in {
3806   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3807               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3808               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3809               [(set GPRnopc:$Rd, (add GPR:$Ra,
3810                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3811                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3812            Requires<[IsARM, HasV5TE, UseMulOps]>;
3813
3814   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3815               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3816               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3817               [(set GPRnopc:$Rd,
3818                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3819                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3820            Requires<[IsARM, HasV5TE, UseMulOps]>;
3821
3822   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3823               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3824               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3825               [(set GPRnopc:$Rd,
3826                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3827                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3828            Requires<[IsARM, HasV5TE, UseMulOps]>;
3829
3830   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3831               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3832               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3833              [(set GPRnopc:$Rd,
3834                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3835                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3836             Requires<[IsARM, HasV5TE, UseMulOps]>;
3837
3838   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3839               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3840               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3841               [(set GPRnopc:$Rd,
3842                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3843                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3844            Requires<[IsARM, HasV5TE, UseMulOps]>;
3845
3846   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3847               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3848               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3849               [(set GPRnopc:$Rd,
3850                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3851                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3852             Requires<[IsARM, HasV5TE, UseMulOps]>;
3853   }
3854 }
3855
3856 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3857 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3858
3859 // Halfword multiply accumulate long: SMLAL<x><y>.
3860 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3861                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3862                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3863               Requires<[IsARM, HasV5TE]>;
3864
3865 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3866                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3867                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3868               Requires<[IsARM, HasV5TE]>;
3869
3870 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3871                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3872                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3873               Requires<[IsARM, HasV5TE]>;
3874
3875 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3876                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3877                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3878               Requires<[IsARM, HasV5TE]>;
3879
3880 // Helper class for AI_smld.
3881 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3882                     InstrItinClass itin, string opc, string asm>
3883   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3884   bits<4> Rn;
3885   bits<4> Rm;
3886   let Inst{27-23} = 0b01110;
3887   let Inst{22}    = long;
3888   let Inst{21-20} = 0b00;
3889   let Inst{11-8}  = Rm;
3890   let Inst{7}     = 0;
3891   let Inst{6}     = sub;
3892   let Inst{5}     = swap;
3893   let Inst{4}     = 1;
3894   let Inst{3-0}   = Rn;
3895 }
3896 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3897                 InstrItinClass itin, string opc, string asm>
3898   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3899   bits<4> Rd;
3900   let Inst{15-12} = 0b1111;
3901   let Inst{19-16} = Rd;
3902 }
3903 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3904                 InstrItinClass itin, string opc, string asm>
3905   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3906   bits<4> Ra;
3907   bits<4> Rd;
3908   let Inst{19-16} = Rd;
3909   let Inst{15-12} = Ra;
3910 }
3911 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3912                   InstrItinClass itin, string opc, string asm>
3913   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3914   bits<4> RdLo;
3915   bits<4> RdHi;
3916   let Inst{19-16} = RdHi;
3917   let Inst{15-12} = RdLo;
3918 }
3919
3920 multiclass AI_smld<bit sub, string opc> {
3921
3922   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3923                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3924                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3925
3926   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3927                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3928                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3929
3930   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3931                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3932                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3933
3934   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3935                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3936                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3937
3938 }
3939
3940 defm SMLA : AI_smld<0, "smla">;
3941 defm SMLS : AI_smld<1, "smls">;
3942
3943 multiclass AI_sdml<bit sub, string opc> {
3944
3945   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3946                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3947   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3948                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3949 }
3950
3951 defm SMUA : AI_sdml<0, "smua">;
3952 defm SMUS : AI_sdml<1, "smus">;
3953
3954 //===----------------------------------------------------------------------===//
3955 //  Division Instructions (ARMv7-A with virtualization extension)
3956 //
3957 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3958                    "sdiv", "\t$Rd, $Rn, $Rm",
3959                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3960            Requires<[IsARM, HasDivideInARM]>;
3961
3962 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3963                    "udiv", "\t$Rd, $Rn, $Rm",
3964                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3965            Requires<[IsARM, HasDivideInARM]>;
3966
3967 //===----------------------------------------------------------------------===//
3968 //  Misc. Arithmetic Instructions.
3969 //
3970
3971 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3972               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3973               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3974            Sched<[WriteALU]>;
3975
3976 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3977               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3978               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3979            Requires<[IsARM, HasV6T2]>,
3980            Sched<[WriteALU]>;
3981
3982 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3983               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3984               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3985            Sched<[WriteALU]>;
3986
3987 let AddedComplexity = 5 in
3988 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3989                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3990                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3991                Requires<[IsARM, HasV6]>,
3992            Sched<[WriteALU]>;
3993
3994 let AddedComplexity = 5 in
3995 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3996                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3997                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3998                Requires<[IsARM, HasV6]>,
3999            Sched<[WriteALU]>;
4000
4001 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4002                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4003                (REVSH GPR:$Rm)>;
4004
4005 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4006                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4007                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4008                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4009                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4010                                            0xFFFF0000)))]>,
4011                Requires<[IsARM, HasV6]>,
4012            Sched<[WriteALUsi, ReadALU]>;
4013
4014 // Alternate cases for PKHBT where identities eliminate some nodes.
4015 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4016                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4017 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4018                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4019
4020 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4021 // will match the pattern below.
4022 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4023                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4024                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4025                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4026                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4027                                            0xFFFF)))]>,
4028                Requires<[IsARM, HasV6]>,
4029            Sched<[WriteALUsi, ReadALU]>;
4030
4031 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4032 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4033 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4034 // pkhtb src1, src2, asr (17..31).
4035 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4036                    (srl GPRnopc:$src2, imm16:$sh)),
4037                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4038 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4039                    (sra GPRnopc:$src2, imm16_31:$sh)),
4040                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4041 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4042                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4043                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4044
4045 //===----------------------------------------------------------------------===//
4046 // CRC Instructions
4047 //
4048 // Polynomials:
4049 // + CRC32{B,H,W}       0x04C11DB7
4050 // + CRC32C{B,H,W}      0x1EDC6F41
4051 //
4052
4053 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4054   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4055                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4056                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4057                Requires<[IsARM, HasV8, HasCRC]> {
4058   bits<4> Rd;
4059   bits<4> Rn;
4060   bits<4> Rm;
4061
4062   let Inst{31-28} = 0b1110;
4063   let Inst{27-23} = 0b00010;
4064   let Inst{22-21} = sz;
4065   let Inst{20}    = 0;
4066   let Inst{19-16} = Rn;
4067   let Inst{15-12} = Rd;
4068   let Inst{11-10} = 0b00;
4069   let Inst{9}     = C;
4070   let Inst{8}     = 0;
4071   let Inst{7-4}   = 0b0100;
4072   let Inst{3-0}   = Rm;
4073
4074   let Unpredictable{11-8} = 0b1101;
4075 }
4076
4077 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4078 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4079 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4080 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4081 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4082 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4083
4084 //===----------------------------------------------------------------------===//
4085 //  Comparison Instructions...
4086 //
4087
4088 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4089                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4090                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4091
4092 // ARMcmpZ can re-use the above instruction definitions.
4093 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4094              (CMPri   GPR:$src, so_imm:$imm)>;
4095 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4096              (CMPrr   GPR:$src, GPR:$rhs)>;
4097 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4098              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4099 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4100              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4101
4102 // CMN register-integer
4103 let isCompare = 1, Defs = [CPSR] in {
4104 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4105                 "cmn", "\t$Rn, $imm",
4106                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4107                 Sched<[WriteCMP, ReadALU]> {
4108   bits<4> Rn;
4109   bits<12> imm;
4110   let Inst{25} = 1;
4111   let Inst{20} = 1;
4112   let Inst{19-16} = Rn;
4113   let Inst{15-12} = 0b0000;
4114   let Inst{11-0} = imm;
4115
4116   let Unpredictable{15-12} = 0b1111;
4117 }
4118
4119 // CMN register-register/shift
4120 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4121                  "cmn", "\t$Rn, $Rm",
4122                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4123                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4124   bits<4> Rn;
4125   bits<4> Rm;
4126   let isCommutable = 1;
4127   let Inst{25} = 0;
4128   let Inst{20} = 1;
4129   let Inst{19-16} = Rn;
4130   let Inst{15-12} = 0b0000;
4131   let Inst{11-4} = 0b00000000;
4132   let Inst{3-0} = Rm;
4133
4134   let Unpredictable{15-12} = 0b1111;
4135 }
4136
4137 def CMNzrsi : AI1<0b1011, (outs),
4138                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4139                   "cmn", "\t$Rn, $shift",
4140                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4141                     GPR:$Rn, so_reg_imm:$shift)]>,
4142                     Sched<[WriteCMPsi, ReadALU]> {
4143   bits<4> Rn;
4144   bits<12> shift;
4145   let Inst{25} = 0;
4146   let Inst{20} = 1;
4147   let Inst{19-16} = Rn;
4148   let Inst{15-12} = 0b0000;
4149   let Inst{11-5} = shift{11-5};
4150   let Inst{4} = 0;
4151   let Inst{3-0} = shift{3-0};
4152
4153   let Unpredictable{15-12} = 0b1111;
4154 }
4155
4156 def CMNzrsr : AI1<0b1011, (outs),
4157                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4158                   "cmn", "\t$Rn, $shift",
4159                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4160                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4161                     Sched<[WriteCMPsr, ReadALU]> {
4162   bits<4> Rn;
4163   bits<12> shift;
4164   let Inst{25} = 0;
4165   let Inst{20} = 1;
4166   let Inst{19-16} = Rn;
4167   let Inst{15-12} = 0b0000;
4168   let Inst{11-8} = shift{11-8};
4169   let Inst{7} = 0;
4170   let Inst{6-5} = shift{6-5};
4171   let Inst{4} = 1;
4172   let Inst{3-0} = shift{3-0};
4173
4174   let Unpredictable{15-12} = 0b1111;
4175 }
4176
4177 }
4178
4179 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4180              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4181
4182 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4183              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4184
4185 // Note that TST/TEQ don't set all the same flags that CMP does!
4186 defm TST  : AI1_cmp_irs<0b1000, "tst",
4187                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4188                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4189 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4190                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4191                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4192
4193 // Pseudo i64 compares for some floating point compares.
4194 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4195     Defs = [CPSR] in {
4196 def BCCi64 : PseudoInst<(outs),
4197     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4198      IIC_Br,
4199     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4200     Sched<[WriteBr]>;
4201
4202 def BCCZi64 : PseudoInst<(outs),
4203      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4204     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4205     Sched<[WriteBr]>;
4206 } // usesCustomInserter
4207
4208
4209 // Conditional moves
4210 let neverHasSideEffects = 1 in {
4211
4212 let isCommutable = 1, isSelect = 1 in
4213 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4214                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4215                            4, IIC_iCMOVr,
4216                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4217                                                    cmovpred:$p))]>,
4218              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4219
4220 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4221                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4222                             4, IIC_iCMOVsr,
4223                             [(set GPR:$Rd,
4224                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4225                                            cmovpred:$p))]>,
4226       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4227 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4228                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4229                            4, IIC_iCMOVsr,
4230   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4231                             cmovpred:$p))]>,
4232       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4233
4234
4235 let isMoveImm = 1 in
4236 def MOVCCi16
4237     : ARMPseudoInst<(outs GPR:$Rd),
4238                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4239                     4, IIC_iMOVi,
4240                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4241                                             cmovpred:$p))]>,
4242       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4243       Sched<[WriteALU]>;
4244
4245 let isMoveImm = 1 in
4246 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4247                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4248                            4, IIC_iCMOVi,
4249                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4250                                                    cmovpred:$p))]>,
4251       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4252
4253 // Two instruction predicate mov immediate.
4254 let isMoveImm = 1 in
4255 def MOVCCi32imm
4256     : ARMPseudoInst<(outs GPR:$Rd),
4257                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4258                     8, IIC_iCMOVix2,
4259                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4260                                             cmovpred:$p))]>,
4261       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4262
4263 let isMoveImm = 1 in
4264 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4265                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4266                            4, IIC_iCMOVi,
4267                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4268                                                    cmovpred:$p))]>,
4269                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4270
4271 } // neverHasSideEffects
4272
4273
4274 //===----------------------------------------------------------------------===//
4275 // Atomic operations intrinsics
4276 //
4277
4278 def MemBarrierOptOperand : AsmOperandClass {
4279   let Name = "MemBarrierOpt";
4280   let ParserMethod = "parseMemBarrierOptOperand";
4281 }
4282 def memb_opt : Operand<i32> {
4283   let PrintMethod = "printMemBOption";
4284   let ParserMatchClass = MemBarrierOptOperand;
4285   let DecoderMethod = "DecodeMemBarrierOption";
4286 }
4287
4288 def InstSyncBarrierOptOperand : AsmOperandClass {
4289   let Name = "InstSyncBarrierOpt";
4290   let ParserMethod = "parseInstSyncBarrierOptOperand";
4291 }
4292 def instsyncb_opt : Operand<i32> {
4293   let PrintMethod = "printInstSyncBOption";
4294   let ParserMatchClass = InstSyncBarrierOptOperand;
4295   let DecoderMethod = "DecodeInstSyncBarrierOption";
4296 }
4297
4298 // memory barriers protect the atomic sequences
4299 let hasSideEffects = 1 in {
4300 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4301                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4302                 Requires<[IsARM, HasDB]> {
4303   bits<4> opt;
4304   let Inst{31-4} = 0xf57ff05;
4305   let Inst{3-0} = opt;
4306 }
4307 }
4308
4309 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4310                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4311                 Requires<[IsARM, HasDB]> {
4312   bits<4> opt;
4313   let Inst{31-4} = 0xf57ff04;
4314   let Inst{3-0} = opt;
4315 }
4316
4317 // ISB has only full system option
4318 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4319                 "isb", "\t$opt", []>,
4320                 Requires<[IsARM, HasDB]> {
4321   bits<4> opt;
4322   let Inst{31-4} = 0xf57ff06;
4323   let Inst{3-0} = opt;
4324 }
4325
4326 let usesCustomInserter = 1, Defs = [CPSR] in {
4327
4328 // Pseudo instruction that combines movs + predicated rsbmi
4329 // to implement integer ABS
4330   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4331
4332 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4333 // (64-bit pseudos use a hand-written selection code).
4334   let mayLoad = 1, mayStore = 1 in {
4335     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4336       (outs GPR:$dst),
4337       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4338       NoItinerary, []>;
4339     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4340       (outs GPR:$dst),
4341       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4342       NoItinerary, []>;
4343     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4344       (outs GPR:$dst),
4345       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4346       NoItinerary, []>;
4347     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4348       (outs GPR:$dst),
4349       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4350       NoItinerary, []>;
4351     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4352       (outs GPR:$dst),
4353       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4354       NoItinerary, []>;
4355     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4356       (outs GPR:$dst),
4357       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4358       NoItinerary, []>;
4359     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4360       (outs GPR:$dst),
4361       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4362       NoItinerary, []>;
4363     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4364       (outs GPR:$dst),
4365       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4366       NoItinerary, []>;
4367     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4368       (outs GPR:$dst),
4369       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4370       NoItinerary, []>;
4371     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4372       (outs GPR:$dst),
4373       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4374       NoItinerary, []>;
4375     def ATOMIC_SWAP_I8 : PseudoInst<
4376       (outs GPR:$dst),
4377       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4378       NoItinerary, []>;
4379     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4380       (outs GPR:$dst),
4381       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4382       NoItinerary, []>;
4383     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4384       (outs GPR:$dst),
4385       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4386       NoItinerary, []>;
4387     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4388       (outs GPR:$dst),
4389       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4390       NoItinerary, []>;
4391     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4392       (outs GPR:$dst),
4393       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4394       NoItinerary, []>;
4395     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4396       (outs GPR:$dst),
4397       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4398       NoItinerary, []>;
4399     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4400       (outs GPR:$dst),
4401       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4402       NoItinerary, []>;
4403     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4404       (outs GPR:$dst),
4405       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4406       NoItinerary, []>;
4407     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4408       (outs GPR:$dst),
4409       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4410       NoItinerary, []>;
4411     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4412       (outs GPR:$dst),
4413       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4414       NoItinerary, []>;
4415     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4416       (outs GPR:$dst),
4417       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4418       NoItinerary, []>;
4419     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4420       (outs GPR:$dst),
4421       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4422       NoItinerary, []>;
4423     def ATOMIC_SWAP_I16 : PseudoInst<
4424       (outs GPR:$dst),
4425       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4426       NoItinerary, []>;
4427     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4428       (outs GPR:$dst),
4429       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4430       NoItinerary, []>;
4431     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4432       (outs GPR:$dst),
4433       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4434       NoItinerary, []>;
4435     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4436       (outs GPR:$dst),
4437       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4438       NoItinerary, []>;
4439     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4440       (outs GPR:$dst),
4441       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4442       NoItinerary, []>;
4443     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4444       (outs GPR:$dst),
4445       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4446       NoItinerary, []>;
4447     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4448       (outs GPR:$dst),
4449       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4450       NoItinerary, []>;
4451     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4452       (outs GPR:$dst),
4453       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4454       NoItinerary, []>;
4455     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4456       (outs GPR:$dst),
4457       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4458       NoItinerary, []>;
4459     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4460       (outs GPR:$dst),
4461       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4462       NoItinerary, []>;
4463     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4464       (outs GPR:$dst),
4465       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4466       NoItinerary, []>;
4467     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4468       (outs GPR:$dst),
4469       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4470       NoItinerary, []>;
4471     def ATOMIC_SWAP_I32 : PseudoInst<
4472       (outs GPR:$dst),
4473       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4474       NoItinerary, []>;
4475     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4476       (outs GPR:$dst),
4477       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4478       NoItinerary, []>;
4479     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4480       (outs GPR:$dst1, GPR:$dst2),
4481       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4482       NoItinerary, []>;
4483     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4484       (outs GPR:$dst1, GPR:$dst2),
4485       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4486       NoItinerary, []>;
4487     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4488       (outs GPR:$dst1, GPR:$dst2),
4489       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4490       NoItinerary, []>;
4491     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4492       (outs GPR:$dst1, GPR:$dst2),
4493       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4494       NoItinerary, []>;
4495     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4496       (outs GPR:$dst1, GPR:$dst2),
4497       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4498       NoItinerary, []>;
4499     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4500       (outs GPR:$dst1, GPR:$dst2),
4501       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4502       NoItinerary, []>;
4503     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4504       (outs GPR:$dst1, GPR:$dst2),
4505       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4506       NoItinerary, []>;
4507     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4508       (outs GPR:$dst1, GPR:$dst2),
4509       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4510       NoItinerary, []>;
4511     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4512       (outs GPR:$dst1, GPR:$dst2),
4513       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4514       NoItinerary, []>;
4515     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4516       (outs GPR:$dst1, GPR:$dst2),
4517       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4518       NoItinerary, []>;
4519     def ATOMIC_SWAP_I64 : PseudoInst<
4520       (outs GPR:$dst1, GPR:$dst2),
4521       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4522       NoItinerary, []>;
4523     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4524       (outs GPR:$dst1, GPR:$dst2),
4525       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4526            GPR:$set1, GPR:$set2, i32imm:$ordering),
4527       NoItinerary, []>;
4528   }
4529   let mayLoad = 1 in
4530     def ATOMIC_LOAD_I64 : PseudoInst<
4531       (outs GPR:$dst1, GPR:$dst2),
4532       (ins GPR:$addr, i32imm:$ordering),
4533       NoItinerary, []>;
4534   let mayStore = 1 in
4535     def ATOMIC_STORE_I64 : PseudoInst<
4536       (outs GPR:$dst1, GPR:$dst2),
4537       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4538       NoItinerary, []>;
4539 }
4540
4541 let usesCustomInserter = 1 in {
4542     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4543       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4544       NoItinerary,
4545       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4546 }
4547
4548 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4549   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4550 }]>;
4551
4552 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4553   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4554 }]>;
4555
4556 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4557   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4558 }]>;
4559
4560 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4561                       (int_arm_strex node:$val, node:$ptr), [{
4562   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4563 }]>;
4564
4565 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4566                       (int_arm_strex node:$val, node:$ptr), [{
4567   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4568 }]>;
4569
4570 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4571                       (int_arm_strex node:$val, node:$ptr), [{
4572   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4573 }]>;
4574
4575 let mayLoad = 1 in {
4576 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4577                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4578                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4579 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4580                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4581                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4582 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4583                      NoItinerary, "ldrex", "\t$Rt, $addr",
4584                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4585 let hasExtraDefRegAllocReq = 1 in
4586 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4587                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4588   let DecoderMethod = "DecodeDoubleRegLoad";
4589 }
4590
4591 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4592                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4593 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4594                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4595 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4596                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4597 let hasExtraDefRegAllocReq = 1 in
4598 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4599                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4600   let DecoderMethod = "DecodeDoubleRegLoad";
4601 }
4602 }
4603
4604 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4605 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4606                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4607                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4608 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4609                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4610                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4611 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4612                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4613                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4614 let hasExtraSrcRegAllocReq = 1 in
4615 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4616                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4617                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4618   let DecoderMethod = "DecodeDoubleRegStore";
4619 }
4620 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4621                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4622                     []>;
4623 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4624                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4625                     []>;
4626 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4627                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4628                     []>;
4629 let hasExtraSrcRegAllocReq = 1 in
4630 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4631                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4632                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4633   let DecoderMethod = "DecodeDoubleRegStore";
4634 }
4635 }
4636
4637 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4638                 [(int_arm_clrex)]>,
4639             Requires<[IsARM, HasV7]>  {
4640   let Inst{31-0} = 0b11110101011111111111000000011111;
4641 }
4642
4643 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4644              (LDREXB addr_offset_none:$addr)>;
4645 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4646              (LDREXH addr_offset_none:$addr)>;
4647 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4648              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4649 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4650              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4651
4652 class acquiring_load<PatFrag base>
4653   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4654   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4655   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4656 }]>;
4657
4658 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4659 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4660 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4661
4662 class releasing_store<PatFrag base>
4663   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4664   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4665   return Ordering == Release || Ordering == SequentiallyConsistent;
4666 }]>;
4667
4668 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4669 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4670 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4671
4672 let AddedComplexity = 8 in {
4673   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4674   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4675   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4676   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4677   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4678   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4679 }
4680
4681 // SWP/SWPB are deprecated in V6/V7.
4682 let mayLoad = 1, mayStore = 1 in {
4683 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4684                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4685                 Requires<[PreV8]>;
4686 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4687                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4688                 Requires<[PreV8]>;
4689 }
4690
4691 //===----------------------------------------------------------------------===//
4692 // Coprocessor Instructions.
4693 //
4694
4695 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4696             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4697             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4698             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4699                           imm:$CRm, imm:$opc2)]>,
4700             Requires<[PreV8]> {
4701   bits<4> opc1;
4702   bits<4> CRn;
4703   bits<4> CRd;
4704   bits<4> cop;
4705   bits<3> opc2;
4706   bits<4> CRm;
4707
4708   let Inst{3-0}   = CRm;
4709   let Inst{4}     = 0;
4710   let Inst{7-5}   = opc2;
4711   let Inst{11-8}  = cop;
4712   let Inst{15-12} = CRd;
4713   let Inst{19-16} = CRn;
4714   let Inst{23-20} = opc1;
4715 }
4716
4717 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4718                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4719                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4720                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4721                               imm:$CRm, imm:$opc2)]>,
4722                Requires<[PreV8]> {
4723   let Inst{31-28} = 0b1111;
4724   bits<4> opc1;
4725   bits<4> CRn;
4726   bits<4> CRd;
4727   bits<4> cop;
4728   bits<3> opc2;
4729   bits<4> CRm;
4730
4731   let Inst{3-0}   = CRm;
4732   let Inst{4}     = 0;
4733   let Inst{7-5}   = opc2;
4734   let Inst{11-8}  = cop;
4735   let Inst{15-12} = CRd;
4736   let Inst{19-16} = CRn;
4737   let Inst{23-20} = opc1;
4738 }
4739
4740 class ACI<dag oops, dag iops, string opc, string asm,
4741           IndexMode im = IndexModeNone>
4742   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4743       opc, asm, "", []> {
4744   let Inst{27-25} = 0b110;
4745 }
4746 class ACInoP<dag oops, dag iops, string opc, string asm,
4747           IndexMode im = IndexModeNone>
4748   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4749          opc, asm, "", []> {
4750   let Inst{31-28} = 0b1111;
4751   let Inst{27-25} = 0b110;
4752 }
4753 multiclass LdStCop<bit load, bit Dbit, string asm> {
4754   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4755                     asm, "\t$cop, $CRd, $addr"> {
4756     bits<13> addr;
4757     bits<4> cop;
4758     bits<4> CRd;
4759     let Inst{24} = 1; // P = 1
4760     let Inst{23} = addr{8};
4761     let Inst{22} = Dbit;
4762     let Inst{21} = 0; // W = 0
4763     let Inst{20} = load;
4764     let Inst{19-16} = addr{12-9};
4765     let Inst{15-12} = CRd;
4766     let Inst{11-8} = cop;
4767     let Inst{7-0} = addr{7-0};
4768     let DecoderMethod = "DecodeCopMemInstruction";
4769   }
4770   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4771                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4772     bits<13> addr;
4773     bits<4> cop;
4774     bits<4> CRd;
4775     let Inst{24} = 1; // P = 1
4776     let Inst{23} = addr{8};
4777     let Inst{22} = Dbit;
4778     let Inst{21} = 1; // W = 1
4779     let Inst{20} = load;
4780     let Inst{19-16} = addr{12-9};
4781     let Inst{15-12} = CRd;
4782     let Inst{11-8} = cop;
4783     let Inst{7-0} = addr{7-0};
4784     let DecoderMethod = "DecodeCopMemInstruction";
4785   }
4786   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4787                               postidx_imm8s4:$offset),
4788                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4789     bits<9> offset;
4790     bits<4> addr;
4791     bits<4> cop;
4792     bits<4> CRd;
4793     let Inst{24} = 0; // P = 0
4794     let Inst{23} = offset{8};
4795     let Inst{22} = Dbit;
4796     let Inst{21} = 1; // W = 1
4797     let Inst{20} = load;
4798     let Inst{19-16} = addr;
4799     let Inst{15-12} = CRd;
4800     let Inst{11-8} = cop;
4801     let Inst{7-0} = offset{7-0};
4802     let DecoderMethod = "DecodeCopMemInstruction";
4803   }
4804   def _OPTION : ACI<(outs),
4805                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4806                          coproc_option_imm:$option),
4807       asm, "\t$cop, $CRd, $addr, $option"> {
4808     bits<8> option;
4809     bits<4> addr;
4810     bits<4> cop;
4811     bits<4> CRd;
4812     let Inst{24} = 0; // P = 0
4813     let Inst{23} = 1; // U = 1
4814     let Inst{22} = Dbit;
4815     let Inst{21} = 0; // W = 0
4816     let Inst{20} = load;
4817     let Inst{19-16} = addr;
4818     let Inst{15-12} = CRd;
4819     let Inst{11-8} = cop;
4820     let Inst{7-0} = option;
4821     let DecoderMethod = "DecodeCopMemInstruction";
4822   }
4823 }
4824 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4825   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4826                        asm, "\t$cop, $CRd, $addr"> {
4827     bits<13> addr;
4828     bits<4> cop;
4829     bits<4> CRd;
4830     let Inst{24} = 1; // P = 1
4831     let Inst{23} = addr{8};
4832     let Inst{22} = Dbit;
4833     let Inst{21} = 0; // W = 0
4834     let Inst{20} = load;
4835     let Inst{19-16} = addr{12-9};
4836     let Inst{15-12} = CRd;
4837     let Inst{11-8} = cop;
4838     let Inst{7-0} = addr{7-0};
4839     let DecoderMethod = "DecodeCopMemInstruction";
4840   }
4841   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4842                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4843     bits<13> addr;
4844     bits<4> cop;
4845     bits<4> CRd;
4846     let Inst{24} = 1; // P = 1
4847     let Inst{23} = addr{8};
4848     let Inst{22} = Dbit;
4849     let Inst{21} = 1; // W = 1
4850     let Inst{20} = load;
4851     let Inst{19-16} = addr{12-9};
4852     let Inst{15-12} = CRd;
4853     let Inst{11-8} = cop;
4854     let Inst{7-0} = addr{7-0};
4855     let DecoderMethod = "DecodeCopMemInstruction";
4856   }
4857   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4858                                  postidx_imm8s4:$offset),
4859                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4860     bits<9> offset;
4861     bits<4> addr;
4862     bits<4> cop;
4863     bits<4> CRd;
4864     let Inst{24} = 0; // P = 0
4865     let Inst{23} = offset{8};
4866     let Inst{22} = Dbit;
4867     let Inst{21} = 1; // W = 1
4868     let Inst{20} = load;
4869     let Inst{19-16} = addr;
4870     let Inst{15-12} = CRd;
4871     let Inst{11-8} = cop;
4872     let Inst{7-0} = offset{7-0};
4873     let DecoderMethod = "DecodeCopMemInstruction";
4874   }
4875   def _OPTION : ACInoP<(outs),
4876                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4877                             coproc_option_imm:$option),
4878       asm, "\t$cop, $CRd, $addr, $option"> {
4879     bits<8> option;
4880     bits<4> addr;
4881     bits<4> cop;
4882     bits<4> CRd;
4883     let Inst{24} = 0; // P = 0
4884     let Inst{23} = 1; // U = 1
4885     let Inst{22} = Dbit;
4886     let Inst{21} = 0; // W = 0
4887     let Inst{20} = load;
4888     let Inst{19-16} = addr;
4889     let Inst{15-12} = CRd;
4890     let Inst{11-8} = cop;
4891     let Inst{7-0} = option;
4892     let DecoderMethod = "DecodeCopMemInstruction";
4893   }
4894 }
4895
4896 defm LDC   : LdStCop <1, 0, "ldc">;
4897 defm LDCL  : LdStCop <1, 1, "ldcl">;
4898 defm STC   : LdStCop <0, 0, "stc">;
4899 defm STCL  : LdStCop <0, 1, "stcl">;
4900 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4901 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4902 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4903 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4904
4905 //===----------------------------------------------------------------------===//
4906 // Move between coprocessor and ARM core register.
4907 //
4908
4909 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4910                 list<dag> pattern>
4911   : ABI<0b1110, oops, iops, NoItinerary, opc,
4912         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4913   let Inst{20} = direction;
4914   let Inst{4} = 1;
4915
4916   bits<4> Rt;
4917   bits<4> cop;
4918   bits<3> opc1;
4919   bits<3> opc2;
4920   bits<4> CRm;
4921   bits<4> CRn;
4922
4923   let Inst{15-12} = Rt;
4924   let Inst{11-8}  = cop;
4925   let Inst{23-21} = opc1;
4926   let Inst{7-5}   = opc2;
4927   let Inst{3-0}   = CRm;
4928   let Inst{19-16} = CRn;
4929 }
4930
4931 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4932                     (outs),
4933                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4934                          c_imm:$CRm, imm0_7:$opc2),
4935                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4936                                   imm:$CRm, imm:$opc2)]>,
4937                     ComplexDeprecationPredicate<"MCR">;
4938 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4939                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4940                         c_imm:$CRm, 0, pred:$p)>;
4941 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4942                     (outs GPRwithAPSR:$Rt),
4943                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4944                          imm0_7:$opc2), []>;
4945 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4946                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4947                         c_imm:$CRm, 0, pred:$p)>;
4948
4949 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4950              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4951
4952 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4953                  list<dag> pattern>
4954   : ABXI<0b1110, oops, iops, NoItinerary,
4955          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4956   let Inst{31-24} = 0b11111110;
4957   let Inst{20} = direction;
4958   let Inst{4} = 1;
4959
4960   bits<4> Rt;
4961   bits<4> cop;
4962   bits<3> opc1;
4963   bits<3> opc2;
4964   bits<4> CRm;
4965   bits<4> CRn;
4966
4967   let Inst{15-12} = Rt;
4968   let Inst{11-8}  = cop;
4969   let Inst{23-21} = opc1;
4970   let Inst{7-5}   = opc2;
4971   let Inst{3-0}   = CRm;
4972   let Inst{19-16} = CRn;
4973 }
4974
4975 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4976                       (outs),
4977                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4978                            c_imm:$CRm, imm0_7:$opc2),
4979                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4980                                      imm:$CRm, imm:$opc2)]>,
4981                       Requires<[PreV8]>;
4982 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4983                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4984                          c_imm:$CRm, 0)>;
4985 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4986                       (outs GPRwithAPSR:$Rt),
4987                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4988                            imm0_7:$opc2), []>,
4989                       Requires<[PreV8]>;
4990 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4991                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4992                          c_imm:$CRm, 0)>;
4993
4994 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4995                               imm:$CRm, imm:$opc2),
4996                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4997
4998 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4999   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5000         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
5001         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
5002   let Inst{23-21} = 0b010;
5003   let Inst{20} = direction;
5004
5005   bits<4> Rt;
5006   bits<4> Rt2;
5007   bits<4> cop;
5008   bits<4> opc1;
5009   bits<4> CRm;
5010
5011   let Inst{15-12} = Rt;
5012   let Inst{19-16} = Rt2;
5013   let Inst{11-8}  = cop;
5014   let Inst{7-4}   = opc1;
5015   let Inst{3-0}   = CRm;
5016 }
5017
5018 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5019                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5020                                      GPRnopc:$Rt2, imm:$CRm)]>;
5021 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
5022
5023 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5024   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5025          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5026          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5027     Requires<[PreV8]> {
5028   let Inst{31-28} = 0b1111;
5029   let Inst{23-21} = 0b010;
5030   let Inst{20} = direction;
5031
5032   bits<4> Rt;
5033   bits<4> Rt2;
5034   bits<4> cop;
5035   bits<4> opc1;
5036   bits<4> CRm;
5037
5038   let Inst{15-12} = Rt;
5039   let Inst{19-16} = Rt2;
5040   let Inst{11-8}  = cop;
5041   let Inst{7-4}   = opc1;
5042   let Inst{3-0}   = CRm;
5043
5044   let DecoderMethod = "DecodeMRRC2";
5045 }
5046
5047 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5048                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5049                                         GPRnopc:$Rt2, imm:$CRm)]>;
5050 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5051
5052 //===----------------------------------------------------------------------===//
5053 // Move between special register and ARM core register
5054 //
5055
5056 // Move to ARM core register from Special Register
5057 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5058               "mrs", "\t$Rd, apsr", []> {
5059   bits<4> Rd;
5060   let Inst{23-16} = 0b00001111;
5061   let Unpredictable{19-17} = 0b111;
5062
5063   let Inst{15-12} = Rd;
5064
5065   let Inst{11-0} = 0b000000000000;
5066   let Unpredictable{11-0} = 0b110100001111;
5067 }
5068
5069 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5070          Requires<[IsARM]>;
5071
5072 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5073 // section B9.3.9, with the R bit set to 1.
5074 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5075                  "mrs", "\t$Rd, spsr", []> {
5076   bits<4> Rd;
5077   let Inst{23-16} = 0b01001111;
5078   let Unpredictable{19-16} = 0b1111;
5079
5080   let Inst{15-12} = Rd;
5081
5082   let Inst{11-0} = 0b000000000000;
5083   let Unpredictable{11-0} = 0b110100001111;
5084 }
5085
5086 // Move from ARM core register to Special Register
5087 //
5088 // No need to have both system and application versions, the encodings are the
5089 // same and the assembly parser has no way to distinguish between them. The mask
5090 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5091 // the mask with the fields to be accessed in the special register.
5092 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5093               "msr", "\t$mask, $Rn", []> {
5094   bits<5> mask;
5095   bits<4> Rn;
5096
5097   let Inst{23} = 0;
5098   let Inst{22} = mask{4}; // R bit
5099   let Inst{21-20} = 0b10;
5100   let Inst{19-16} = mask{3-0};
5101   let Inst{15-12} = 0b1111;
5102   let Inst{11-4} = 0b00000000;
5103   let Inst{3-0} = Rn;
5104 }
5105
5106 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5107                "msr", "\t$mask, $a", []> {
5108   bits<5> mask;
5109   bits<12> a;
5110
5111   let Inst{23} = 0;
5112   let Inst{22} = mask{4}; // R bit
5113   let Inst{21-20} = 0b10;
5114   let Inst{19-16} = mask{3-0};
5115   let Inst{15-12} = 0b1111;
5116   let Inst{11-0} = a;
5117 }
5118
5119 //===----------------------------------------------------------------------===//
5120 // TLS Instructions
5121 //
5122
5123 // __aeabi_read_tp preserves the registers r1-r3.
5124 // This is a pseudo inst so that we can get the encoding right,
5125 // complete with fixup for the aeabi_read_tp function.
5126 let isCall = 1,
5127   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5128   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5129                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5130 }
5131
5132 //===----------------------------------------------------------------------===//
5133 // SJLJ Exception handling intrinsics
5134 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5135 //   address and save #0 in R0 for the non-longjmp case.
5136 //   Since by its nature we may be coming from some other function to get
5137 //   here, and we're using the stack frame for the containing function to
5138 //   save/restore registers, we can't keep anything live in regs across
5139 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5140 //   when we get here from a longjmp(). We force everything out of registers
5141 //   except for our own input by listing the relevant registers in Defs. By
5142 //   doing so, we also cause the prologue/epilogue code to actively preserve
5143 //   all of the callee-saved resgisters, which is exactly what we want.
5144 //   A constant value is passed in $val, and we use the location as a scratch.
5145 //
5146 // These are pseudo-instructions and are lowered to individual MC-insts, so
5147 // no encoding information is necessary.
5148 let Defs =
5149   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5150     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5151   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5152   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5153                                NoItinerary,
5154                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5155                            Requires<[IsARM, HasVFP2]>;
5156 }
5157
5158 let Defs =
5159   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5160   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5161   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5162                                    NoItinerary,
5163                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5164                                 Requires<[IsARM, NoVFP]>;
5165 }
5166
5167 // FIXME: Non-IOS version(s)
5168 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5169     Defs = [ R7, LR, SP ] in {
5170 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5171                              NoItinerary,
5172                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5173                                 Requires<[IsARM, IsIOS]>;
5174 }
5175
5176 // eh.sjlj.dispatchsetup pseudo-instruction.
5177 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5178 // the pseudo is expanded (which happens before any passes that need the
5179 // instruction size).
5180 let isBarrier = 1 in
5181 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5182
5183
5184 //===----------------------------------------------------------------------===//
5185 // Non-Instruction Patterns
5186 //
5187
5188 // ARMv4 indirect branch using (MOVr PC, dst)
5189 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5190   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5191                     4, IIC_Br, [(brind GPR:$dst)],
5192                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5193                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5194
5195 // Large immediate handling.
5196
5197 // 32-bit immediate using two piece so_imms or movw + movt.
5198 // This is a single pseudo instruction, the benefit is that it can be remat'd
5199 // as a single unit instead of having to handle reg inputs.
5200 // FIXME: Remove this when we can do generalized remat.
5201 let isReMaterializable = 1, isMoveImm = 1 in
5202 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5203                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5204                            Requires<[IsARM]>;
5205
5206 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5207                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5208                     Requires<[IsARM, DontUseMovt]>;
5209
5210 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5211 // It also makes it possible to rematerialize the instructions.
5212 // FIXME: Remove this when we can do generalized remat and when machine licm
5213 // can properly the instructions.
5214 let isReMaterializable = 1 in {
5215 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5216                               IIC_iMOVix2addpc,
5217                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5218                         Requires<[IsARM, UseMovt]>;
5219
5220 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5221                                  IIC_iLoadiALU,
5222                                  [(set GPR:$dst,
5223                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5224                       Requires<[IsARM, DontUseMovt]>;
5225
5226 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5227                               NoItinerary,
5228                               [(set GPR:$dst,
5229                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5230                           Requires<[IsARM, DontUseMovt]>;
5231
5232 let AddedComplexity = 10 in
5233 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5234                                 IIC_iMOVix2ld,
5235                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5236                     Requires<[IsARM, UseMovt]>;
5237 } // isReMaterializable
5238
5239 // ConstantPool, GlobalAddress, and JumpTable
5240 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5241 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5242             Requires<[IsARM, UseMovt]>;
5243 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5244              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5245
5246 // TODO: add,sub,and, 3-instr forms?
5247
5248 // Tail calls. These patterns also apply to Thumb mode.
5249 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5250 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5251 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5252
5253 // Direct calls
5254 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5255 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5256              (BMOVPCB_CALL texternalsym:$func)>;
5257
5258 // zextload i1 -> zextload i8
5259 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5260 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5261
5262 // extload -> zextload
5263 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5264 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5265 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5266 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5267
5268 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5269
5270 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5271 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5272
5273 // smul* and smla*
5274 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5275                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5276                  (SMULBB GPR:$a, GPR:$b)>;
5277 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5278                  (SMULBB GPR:$a, GPR:$b)>;
5279 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5280                       (sra GPR:$b, (i32 16))),
5281                  (SMULBT GPR:$a, GPR:$b)>;
5282 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5283                  (SMULBT GPR:$a, GPR:$b)>;
5284 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5285                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5286                  (SMULTB GPR:$a, GPR:$b)>;
5287 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5288                 (SMULTB GPR:$a, GPR:$b)>;
5289 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5290                       (i32 16)),
5291                  (SMULWB GPR:$a, GPR:$b)>;
5292 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5293                  (SMULWB GPR:$a, GPR:$b)>;
5294
5295 def : ARMV5MOPat<(add GPR:$acc,
5296                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5297                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5298                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5299 def : ARMV5MOPat<(add GPR:$acc,
5300                       (mul sext_16_node:$a, sext_16_node:$b)),
5301                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5302 def : ARMV5MOPat<(add GPR:$acc,
5303                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5304                            (sra GPR:$b, (i32 16)))),
5305                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5306 def : ARMV5MOPat<(add GPR:$acc,
5307                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5308                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5309 def : ARMV5MOPat<(add GPR:$acc,
5310                       (mul (sra GPR:$a, (i32 16)),
5311                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5312                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5313 def : ARMV5MOPat<(add GPR:$acc,
5314                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5315                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5316 def : ARMV5MOPat<(add GPR:$acc,
5317                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5318                            (i32 16))),
5319                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5320 def : ARMV5MOPat<(add GPR:$acc,
5321                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5322                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5323
5324
5325 // Pre-v7 uses MCR for synchronization barriers.
5326 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5327          Requires<[IsARM, HasV6]>;
5328
5329 // SXT/UXT with no rotate
5330 let AddedComplexity = 16 in {
5331 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5332 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5333 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5334 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5335                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5336 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5337                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5338 }
5339
5340 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5341 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5342
5343 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5344                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5345 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5346                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5347
5348 // Atomic load/store patterns
5349 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5350              (LDRBrs ldst_so_reg:$src)>;
5351 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5352              (LDRBi12 addrmode_imm12:$src)>;
5353 def : ARMPat<(atomic_load_16 addrmode3:$src),
5354              (LDRH addrmode3:$src)>;
5355 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5356              (LDRrs ldst_so_reg:$src)>;
5357 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5358              (LDRi12 addrmode_imm12:$src)>;
5359 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5360              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5361 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5362              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5363 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5364              (STRH GPR:$val, addrmode3:$ptr)>;
5365 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5366              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5367 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5368              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5369
5370
5371 //===----------------------------------------------------------------------===//
5372 // Thumb Support
5373 //
5374
5375 include "ARMInstrThumb.td"
5376
5377 //===----------------------------------------------------------------------===//
5378 // Thumb2 Support
5379 //
5380
5381 include "ARMInstrThumb2.td"
5382
5383 //===----------------------------------------------------------------------===//
5384 // Floating Point Support
5385 //
5386
5387 include "ARMInstrVFP.td"
5388
5389 //===----------------------------------------------------------------------===//
5390 // Advanced SIMD (NEON) Support
5391 //
5392
5393 include "ARMInstrNEON.td"
5394
5395 //===----------------------------------------------------------------------===//
5396 // Assembler aliases
5397 //
5398
5399 // Memory barriers
5400 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5401 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5402 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5403
5404 // System instructions
5405 def : MnemonicAlias<"swi", "svc">;
5406
5407 // Load / Store Multiple
5408 def : MnemonicAlias<"ldmfd", "ldm">;
5409 def : MnemonicAlias<"ldmia", "ldm">;
5410 def : MnemonicAlias<"ldmea", "ldmdb">;
5411 def : MnemonicAlias<"stmfd", "stmdb">;
5412 def : MnemonicAlias<"stmia", "stm">;
5413 def : MnemonicAlias<"stmea", "stm">;
5414
5415 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5416 // shift amount is zero (i.e., unspecified).
5417 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5418                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5419         Requires<[IsARM, HasV6]>;
5420 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5421                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5422         Requires<[IsARM, HasV6]>;
5423
5424 // PUSH/POP aliases for STM/LDM
5425 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5426 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5427
5428 // SSAT/USAT optional shift operand.
5429 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5430                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5431 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5432                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5433
5434
5435 // Extend instruction optional rotate operand.
5436 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5437                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5438 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5439                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5440 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5441                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5442 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5443                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5444 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5445                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5446 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5447                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5448
5449 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5450                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5451 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5452                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5453 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5454                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5455 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5456                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5457 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5458                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5459 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5460                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5461
5462
5463 // RFE aliases
5464 def : MnemonicAlias<"rfefa", "rfeda">;
5465 def : MnemonicAlias<"rfeea", "rfedb">;
5466 def : MnemonicAlias<"rfefd", "rfeia">;
5467 def : MnemonicAlias<"rfeed", "rfeib">;
5468 def : MnemonicAlias<"rfe", "rfeia">;
5469
5470 // SRS aliases
5471 def : MnemonicAlias<"srsfa", "srsib">;
5472 def : MnemonicAlias<"srsea", "srsia">;
5473 def : MnemonicAlias<"srsfd", "srsdb">;
5474 def : MnemonicAlias<"srsed", "srsda">;
5475 def : MnemonicAlias<"srs", "srsia">;
5476
5477 // QSAX == QSUBADDX
5478 def : MnemonicAlias<"qsubaddx", "qsax">;
5479 // SASX == SADDSUBX
5480 def : MnemonicAlias<"saddsubx", "sasx">;
5481 // SHASX == SHADDSUBX
5482 def : MnemonicAlias<"shaddsubx", "shasx">;
5483 // SHSAX == SHSUBADDX
5484 def : MnemonicAlias<"shsubaddx", "shsax">;
5485 // SSAX == SSUBADDX
5486 def : MnemonicAlias<"ssubaddx", "ssax">;
5487 // UASX == UADDSUBX
5488 def : MnemonicAlias<"uaddsubx", "uasx">;
5489 // UHASX == UHADDSUBX
5490 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5491 // UHSAX == UHSUBADDX
5492 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5493 // UQASX == UQADDSUBX
5494 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5495 // UQSAX == UQSUBADDX
5496 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5497 // USAX == USUBADDX
5498 def : MnemonicAlias<"usubaddx", "usax">;
5499
5500 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5501 // for isel.
5502 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5503                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5504 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5505                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5506 // Same for AND <--> BIC
5507 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5508                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5509                           pred:$p, cc_out:$s)>;
5510 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5511                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5512                           pred:$p, cc_out:$s)>;
5513 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5514                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5515                           pred:$p, cc_out:$s)>;
5516 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5517                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5518                           pred:$p, cc_out:$s)>;
5519
5520 // Likewise, "add Rd, so_imm_neg" -> sub
5521 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5522                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5523 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5524                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5525 // Same for CMP <--> CMN via so_imm_neg
5526 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5527                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5528 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5529                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5530
5531 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5532 // LSR, ROR, and RRX instructions.
5533 // FIXME: We need C++ parser hooks to map the alias to the MOV
5534 //        encoding. It seems we should be able to do that sort of thing
5535 //        in tblgen, but it could get ugly.
5536 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5537 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5538                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5539                              cc_out:$s)>;
5540 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5541                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5542                              cc_out:$s)>;
5543 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5544                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5545                              cc_out:$s)>;
5546 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5547                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5548                              cc_out:$s)>;
5549 }
5550 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5551                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5552 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5553 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5554                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5555                              cc_out:$s)>;
5556 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5557                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5558                              cc_out:$s)>;
5559 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5560                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5561                              cc_out:$s)>;
5562 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5563                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5564                              cc_out:$s)>;
5565 }
5566
5567 // "neg" is and alias for "rsb rd, rn, #0"
5568 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5569                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5570
5571 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5572 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5573          Requires<[IsARM, NoV6]>;
5574
5575 // UMULL/SMULL are available on all arches, but the instruction definitions
5576 // need difference constraints pre-v6. Use these aliases for the assembly
5577 // parsing on pre-v6.
5578 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5579             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5580          Requires<[IsARM, NoV6]>;
5581 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5582             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5583          Requires<[IsARM, NoV6]>;
5584
5585 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5586 // is discarded.
5587 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5588          ComplexDeprecationPredicate<"IT">;