lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 392     int32_t v = (int32_t)Imm;
 393     return v == 8 || v == 16 || v == 24; }]> {
 394   let EncoderMethod = "getRotImmOpValue";
 395 }
 396
 397 // shift_imm: An integer that encodes a shift amount and the type of shift
 398 // (asr or lsl). The 6-bit immediate encodes as:
 399 //    {5}     0 ==> lsl
 400 //            1     asr
 401 //    {4-0}   imm5 shift amount.
 402 //            asr #32 encoded as imm5 == 0.
 403 def ShifterImmAsmOperand : AsmOperandClass {
 404   let Name = "ShifterImm";
 405   let ParserMethod = "parseShifterImm";
 406 }
 407 def shift_imm : Operand<i32> {
 408   let PrintMethod = "printShiftImmOperand";
 409   let ParserMatchClass = ShifterImmAsmOperand;
 410 }
 411
 412 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 413 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 414 def so_reg_reg : Operand<i32>,  // reg reg imm
 415                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 416                                 [shl, srl, sra, rotr]> {
 417   let EncoderMethod = "getSORegRegOpValue";
 418   let PrintMethod = "printSORegRegOperand";
 419   let ParserMatchClass = ShiftedRegAsmOperand;
 420   let MIOperandInfo = (ops GPR, GPR, i32imm);
 421 }
 422
 423 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 424 def so_reg_imm : Operand<i32>, // reg imm
 425                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 426                                 [shl, srl, sra, rotr]> {
 427   let EncoderMethod = "getSORegImmOpValue";
 428   let PrintMethod = "printSORegImmOperand";
 429   let ParserMatchClass = ShiftedImmAsmOperand;
 430   let MIOperandInfo = (ops GPR, i32imm);
 431 }
 432
 433 // FIXME: Does this need to be distinct from so_reg?
 434 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 435                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 436                                   [shl,srl,sra,rotr]> {
 437   let EncoderMethod = "getSORegRegOpValue";
 438   let PrintMethod = "printSORegRegOperand";
 439   let MIOperandInfo = (ops GPR, GPR, i32imm);
 440 }
 441
 442 // FIXME: Does this need to be distinct from so_reg?
 443 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 444                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 445                                   [shl,srl,sra,rotr]> {
 446   let EncoderMethod = "getSORegImmOpValue";
 447   let PrintMethod = "printSORegImmOperand";
 448   let MIOperandInfo = (ops GPR, i32imm);
 449 }
 450
 451
 452 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 453 // 8-bit immediate rotated by an arbitrary number of bits.
 454 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 455 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 456     return ARM_AM::getSOImmVal(Imm) != -1;
 457   }]> {
 458   let EncoderMethod = "getSOImmOpValue";
 459   let ParserMatchClass = SOImmAsmOperand;
 460 }
 461
 462 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 463 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 464 // get the first/second pieces.
 465 def so_imm2part : PatLeaf<(imm), [{
 466       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 467 }]>;
 468
 469 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 470 ///
 471 def arm_i32imm : PatLeaf<(imm), [{
 472   if (Subtarget->hasV6T2Ops())
 473     return true;
 474   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 475 }]>;
 476
 477 /// imm0_7 predicate - Immediate in the range [0,31].
 478 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 479 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 480   return Imm >= 0 && Imm < 8;
 481 }]> {
 482   let ParserMatchClass = Imm0_7AsmOperand;
 483 }
 484
 485 /// imm0_15 predicate - Immediate in the range [0,31].
 486 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 487 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 488   return Imm >= 0 && Imm < 16;
 489 }]> {
 490   let ParserMatchClass = Imm0_15AsmOperand;
 491 }
 492
 493 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 494 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 495 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 496   return Imm >= 0 && Imm < 32;
 497 }]> {
 498   let ParserMatchClass = Imm0_31AsmOperand;
 499 }
 500
 501 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 502 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 32;
 504 }]> {
 505   let EncoderMethod = "getImmMinusOneOpValue";
 506 }
 507
 508 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 509 // a relocatable expression.
 510 //
 511 // FIXME: This really needs a Thumb version separate from the ARM version.
 512 // While the range is the same, and can thus use the same match class,
 513 // the encoding is different so it should have a different encoder method.
 514 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 515 def imm0_65535_expr : Operand<i32> {
 516   let EncoderMethod = "getHiLo16ImmOpValue";
 517   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 518 }
 519
 520 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 521 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 522 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 523   return Imm >= 0 && Imm <= 0xffffff;
 524 }]> {
 525   let ParserMatchClass = Imm24bitAsmOperand;
 526 }
 527
 528
 529 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 530 /// e.g., 0xf000ffff
 531 def bf_inv_mask_imm : Operand<i32>,
 532                       PatLeaf<(imm), [{
 533   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 534 }] > {
 535   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 536   let PrintMethod = "printBitfieldInvMaskImmOperand";
 537 }
 538
 539 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 540 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 541   return isInt<5>(Imm);
 542 }]>;
 543
 544 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 545 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 546   return Imm > 0 &&  Imm <= 32;
 547 }] > {
 548   let EncoderMethod = "getMsbOpValue";
 549 }
 550
 551 def imm1_32_XFORM: SDNodeXForm<imm, [{
 552   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 553 }]>;
 554 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 555 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 556     imm1_32_XFORM> {
 557   let PrintMethod = "printImmPlusOneOperand";
 558   let ParserMatchClass = Imm1_32AsmOperand;
 559 }
 560
 561 def imm1_16_XFORM: SDNodeXForm<imm, [{
 562   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 563 }]>;
 564 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 565 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 566     imm1_16_XFORM> {
 567   let PrintMethod = "printImmPlusOneOperand";
 568   let ParserMatchClass = Imm1_16AsmOperand;
 569 }
 570
 571 // Define ARM specific addressing modes.
 572 // addrmode_imm12 := reg +/- imm12
 573 //
 574 def addrmode_imm12 : Operand<i32>,
 575                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 576   // 12-bit immediate operand. Note that instructions using this encode
 577   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 578   // immediate values are as normal.
 579
 580   let EncoderMethod = "getAddrModeImm12OpValue";
 581   let PrintMethod = "printAddrModeImm12Operand";
 582   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 583 }
 584 // ldst_so_reg := reg +/- reg shop imm
 585 //
 586 def ldst_so_reg : Operand<i32>,
 587                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 588   let EncoderMethod = "getLdStSORegOpValue";
 589   // FIXME: Simplify the printer
 590   let PrintMethod = "printAddrMode2Operand";
 591   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 592 }
 593
 594 // addrmode2 := reg +/- imm12
 595 //           := reg +/- reg shop imm
 596 //
 597 def MemMode2AsmOperand : AsmOperandClass {
 598   let Name = "MemMode2";
 599   let ParserMethod = "parseMemMode2Operand";
 600 }
 601 def addrmode2 : Operand<i32>,
 602                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 603   let EncoderMethod = "getAddrMode2OpValue";
 604   let PrintMethod = "printAddrMode2Operand";
 605   let ParserMatchClass = MemMode2AsmOperand;
 606   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 607 }
 608
 609 def am2offset : Operand<i32>,
 610                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 611                 [], [SDNPWantRoot]> {
 612   let EncoderMethod = "getAddrMode2OffsetOpValue";
 613   let PrintMethod = "printAddrMode2OffsetOperand";
 614   let MIOperandInfo = (ops GPR, i32imm);
 615 }
 616
 617 // addrmode3 := reg +/- reg
 618 // addrmode3 := reg +/- imm8
 619 //
 620 def MemMode3AsmOperand : AsmOperandClass {
 621   let Name = "MemMode3";
 622   let ParserMethod = "parseMemMode3Operand";
 623 }
 624 def addrmode3 : Operand<i32>,
 625                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 626   let EncoderMethod = "getAddrMode3OpValue";
 627   let PrintMethod = "printAddrMode3Operand";
 628   let ParserMatchClass = MemMode3AsmOperand;
 629   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 630 }
 631
 632 def am3offset : Operand<i32>,
 633                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 634                                [], [SDNPWantRoot]> {
 635   let EncoderMethod = "getAddrMode3OffsetOpValue";
 636   let PrintMethod = "printAddrMode3OffsetOperand";
 637   let MIOperandInfo = (ops GPR, i32imm);
 638 }
 639
 640 // ldstm_mode := {ia, ib, da, db}
 641 //
 642 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 643   let EncoderMethod = "getLdStmModeOpValue";
 644   let PrintMethod = "printLdStmModeOperand";
 645 }
 646
 647 // addrmode5 := reg +/- imm8*4
 648 //
 649 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 650 def addrmode5 : Operand<i32>,
 651                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 652   let PrintMethod = "printAddrMode5Operand";
 653   let MIOperandInfo = (ops GPR:$base, i32imm);
 654   let ParserMatchClass = MemMode5AsmOperand;
 655   let EncoderMethod = "getAddrMode5OpValue";
 656 }
 657
 658 // addrmode6 := reg with optional alignment
 659 //
 660 def addrmode6 : Operand<i32>,
 661                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 662   let PrintMethod = "printAddrMode6Operand";
 663   let MIOperandInfo = (ops GPR:$addr, i32imm);
 664   let EncoderMethod = "getAddrMode6AddressOpValue";
 665 }
 666
 667 def am6offset : Operand<i32>,
 668                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 669                                [], [SDNPWantRoot]> {
 670   let PrintMethod = "printAddrMode6OffsetOperand";
 671   let MIOperandInfo = (ops GPR);
 672   let EncoderMethod = "getAddrMode6OffsetOpValue";
 673 }
 674
 675 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 676 // (single element from one lane) for size 32.
 677 def addrmode6oneL32 : Operand<i32>,
 678                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 679   let PrintMethod = "printAddrMode6Operand";
 680   let MIOperandInfo = (ops GPR:$addr, i32imm);
 681   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 682 }
 683
 684 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 685 // instructions, specifically VLD4-dup.
 686 def addrmode6dup : Operand<i32>,
 687                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 688   let PrintMethod = "printAddrMode6Operand";
 689   let MIOperandInfo = (ops GPR:$addr, i32imm);
 690   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 691 }
 692
 693 // addrmodepc := pc + reg
 694 //
 695 def addrmodepc : Operand<i32>,
 696                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 697   let PrintMethod = "printAddrModePCOperand";
 698   let MIOperandInfo = (ops GPR, i32imm);
 699 }
 700
 701 // addrmode7 := reg
 702 // Used by load/store exclusive instructions. Useful to enable right assembly
 703 // parsing and printing. Not used for any codegen matching.
 704 //
 705 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 706 def addrmode7 : Operand<i32> {
 707   let PrintMethod = "printAddrMode7Operand";
 708   let MIOperandInfo = (ops GPR);
 709   let ParserMatchClass = MemMode7AsmOperand;
 710 }
 711
 712 def nohash_imm : Operand<i32> {
 713   let PrintMethod = "printNoHashImmediate";
 714 }
 715
 716 def CoprocNumAsmOperand : AsmOperandClass {
 717   let Name = "CoprocNum";
 718   let ParserMethod = "parseCoprocNumOperand";
 719 }
 720 def p_imm : Operand<i32> {
 721   let PrintMethod = "printPImmediate";
 722   let ParserMatchClass = CoprocNumAsmOperand;
 723 }
 724
 725 def CoprocRegAsmOperand : AsmOperandClass {
 726   let Name = "CoprocReg";
 727   let ParserMethod = "parseCoprocRegOperand";
 728 }
 729 def c_imm : Operand<i32> {
 730   let PrintMethod = "printCImmediate";
 731   let ParserMatchClass = CoprocRegAsmOperand;
 732 }
 733
 734 //===----------------------------------------------------------------------===//
 735
 736 include "ARMInstrFormats.td"
 737
 738 //===----------------------------------------------------------------------===//
 739 // Multiclass helpers...
 740 //
 741
 742 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 743 /// binop that produces a value.
 744 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 745                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 746                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 747   // The register-immediate version is re-materializable. This is useful
 748   // in particular for taking the address of a local.
 749   let isReMaterializable = 1 in {
 750   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 751                iii, opc, "\t$Rd, $Rn, $imm",
 752                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 753     bits<4> Rd;
 754     bits<4> Rn;
 755     bits<12> imm;
 756     let Inst{25} = 1;
 757     let Inst{19-16} = Rn;
 758     let Inst{15-12} = Rd;
 759     let Inst{11-0} = imm;
 760   }
 761   }
 762   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 763                iir, opc, "\t$Rd, $Rn, $Rm",
 764                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 765     bits<4> Rd;
 766     bits<4> Rn;
 767     bits<4> Rm;
 768     let Inst{25} = 0;
 769     let isCommutable = Commutable;
 770     let Inst{19-16} = Rn;
 771     let Inst{15-12} = Rd;
 772     let Inst{11-4} = 0b00000000;
 773     let Inst{3-0} = Rm;
 774   }
 775
 776   def rsi : AsI1<opcod, (outs GPR:$Rd),
 777                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 778                iis, opc, "\t$Rd, $Rn, $shift",
 779                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 780     bits<4> Rd;
 781     bits<4> Rn;
 782     bits<12> shift;
 783     let Inst{25} = 0;
 784     let Inst{19-16} = Rn;
 785     let Inst{15-12} = Rd;
 786     let Inst{11-5} = shift{11-5};
 787     let Inst{4} = 0;
 788     let Inst{3-0} = shift{3-0};
 789   }
 790
 791   def rsr : AsI1<opcod, (outs GPR:$Rd),
 792                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 793                iis, opc, "\t$Rd, $Rn, $shift",
 794                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 795     bits<4> Rd;
 796     bits<4> Rn;
 797     bits<12> shift;
 798     let Inst{25} = 0;
 799     let Inst{19-16} = Rn;
 800     let Inst{15-12} = Rd;
 801     let Inst{11-8} = shift{11-8};
 802     let Inst{7} = 0;
 803     let Inst{6-5} = shift{6-5};
 804     let Inst{4} = 1;
 805     let Inst{3-0} = shift{3-0};
 806   }
 807
 808   // Assembly aliases for optional destination operand when it's the same
 809   // as the source operand.
 810   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 811      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 812                                                     so_imm:$imm, pred:$p,
 813                                                     cc_out:$s)>,
 814      Requires<[IsARM]>;
 815   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 816      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 817                                                     GPR:$Rm, pred:$p,
 818                                                     cc_out:$s)>,
 819      Requires<[IsARM]>;
 820   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 821      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 822                                                     so_reg_imm:$shift, pred:$p,
 823                                                     cc_out:$s)>,
 824      Requires<[IsARM]>;
 825   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 826      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 827                                                     so_reg_reg:$shift, pred:$p,
 828                                                     cc_out:$s)>,
 829      Requires<[IsARM]>;
 830
 831 }
 832
 833 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 834 /// instruction modifies the CPSR register.
 835 let isCodeGenOnly = 1, Defs = [CPSR] in {
 836 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 837                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 838                          PatFrag opnode, bit Commutable = 0> {
 839   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 840                iii, opc, "\t$Rd, $Rn, $imm",
 841                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 842     bits<4> Rd;
 843     bits<4> Rn;
 844     bits<12> imm;
 845     let Inst{25} = 1;
 846     let Inst{20} = 1;
 847     let Inst{19-16} = Rn;
 848     let Inst{15-12} = Rd;
 849     let Inst{11-0} = imm;
 850   }
 851   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 852                iir, opc, "\t$Rd, $Rn, $Rm",
 853                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 854     bits<4> Rd;
 855     bits<4> Rn;
 856     bits<4> Rm;
 857     let isCommutable = Commutable;
 858     let Inst{25} = 0;
 859     let Inst{20} = 1;
 860     let Inst{19-16} = Rn;
 861     let Inst{15-12} = Rd;
 862     let Inst{11-4} = 0b00000000;
 863     let Inst{3-0} = Rm;
 864   }
 865   def rsi : AI1<opcod, (outs GPR:$Rd),
 866                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 867                iis, opc, "\t$Rd, $Rn, $shift",
 868                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 869     bits<4> Rd;
 870     bits<4> Rn;
 871     bits<12> shift;
 872     let Inst{25} = 0;
 873     let Inst{20} = 1;
 874     let Inst{19-16} = Rn;
 875     let Inst{15-12} = Rd;
 876     let Inst{11-5} = shift{11-5};
 877     let Inst{4} = 0;
 878     let Inst{3-0} = shift{3-0};
 879   }
 880
 881     def rsr : AI1<opcod, (outs GPR:$Rd),
 882                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 883                iis, opc, "\t$Rd, $Rn, $shift",
 884                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 885     bits<4> Rd;
 886     bits<4> Rn;
 887     bits<12> shift;
 888     let Inst{25} = 0;
 889     let Inst{20} = 1;
 890     let Inst{19-16} = Rn;
 891     let Inst{15-12} = Rd;
 892     let Inst{11-8} = shift{11-8};
 893     let Inst{7} = 0;
 894     let Inst{6-5} = shift{6-5};
 895     let Inst{4} = 1;
 896     let Inst{3-0} = shift{3-0};
 897   }
 898 }
 899 }
 900
 901 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 902 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 903 /// a explicit result, only implicitly set CPSR.
 904 let isCompare = 1, Defs = [CPSR] in {
 905 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 906                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 907                        PatFrag opnode, bit Commutable = 0> {
 908   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 909                opc, "\t$Rn, $imm",
 910                [(opnode GPR:$Rn, so_imm:$imm)]> {
 911     bits<4> Rn;
 912     bits<12> imm;
 913     let Inst{25} = 1;
 914     let Inst{20} = 1;
 915     let Inst{19-16} = Rn;
 916     let Inst{15-12} = 0b0000;
 917     let Inst{11-0} = imm;
 918   }
 919   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 920                opc, "\t$Rn, $Rm",
 921                [(opnode GPR:$Rn, GPR:$Rm)]> {
 922     bits<4> Rn;
 923     bits<4> Rm;
 924     let isCommutable = Commutable;
 925     let Inst{25} = 0;
 926     let Inst{20} = 1;
 927     let Inst{19-16} = Rn;
 928     let Inst{15-12} = 0b0000;
 929     let Inst{11-4} = 0b00000000;
 930     let Inst{3-0} = Rm;
 931   }
 932   def rsi : AI1<opcod, (outs),
 933                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 934                opc, "\t$Rn, $shift",
 935                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 936     bits<4> Rn;
 937     bits<12> shift;
 938     let Inst{25} = 0;
 939     let Inst{20} = 1;
 940     let Inst{19-16} = Rn;
 941     let Inst{15-12} = 0b0000;
 942     let Inst{11-5} = shift{11-5};
 943     let Inst{4} = 0;
 944     let Inst{3-0} = shift{3-0};
 945   }
 946   def rsr : AI1<opcod, (outs),
 947                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 948                opc, "\t$Rn, $shift",
 949                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 950     bits<4> Rn;
 951     bits<12> shift;
 952     let Inst{25} = 0;
 953     let Inst{20} = 1;
 954     let Inst{19-16} = Rn;
 955     let Inst{15-12} = 0b0000;
 956     let Inst{11-8} = shift{11-8};
 957     let Inst{7} = 0;
 958     let Inst{6-5} = shift{6-5};
 959     let Inst{4} = 1;
 960     let Inst{3-0} = shift{3-0};
 961   }
 962
 963 }
 964 }
 965
 966 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 967 /// register and one whose operand is a register rotated by 8/16/24.
 968 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 969 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 970   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 971                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 972                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 973               Requires<[IsARM, HasV6]> {
 974     bits<4> Rd;
 975     bits<4> Rm;
 976     let Inst{19-16} = 0b1111;
 977     let Inst{15-12} = Rd;
 978     let Inst{11-10} = 0b00;
 979     let Inst{3-0}   = Rm;
 980   }
 981   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 982                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 983                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 984               Requires<[IsARM, HasV6]> {
 985     bits<4> Rd;
 986     bits<4> Rm;
 987     bits<2> rot;
 988     let Inst{19-16} = 0b1111;
 989     let Inst{15-12} = Rd;
 990     let Inst{11-10} = rot;
 991     let Inst{3-0}   = Rm;
 992   }
 993 }
 994
 995 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 996   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 997                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 998                  [/* For disassembly only; pattern left blank */]>,
 999               Requires<[IsARM, HasV6]> {
1000     let Inst{19-16} = 0b1111;
1001     let Inst{11-10} = 0b00;
1002   }
1003   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1004                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
1005                  [/* For disassembly only; pattern left blank */]>,
1006               Requires<[IsARM, HasV6]> {
1007     bits<2> rot;
1008     let Inst{19-16} = 0b1111;
1009     let Inst{11-10} = rot;
1010   }
1011 }
1012
1013 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1014 /// register and one whose operand is a register rotated by 8/16/24.
1015 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
1016   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1017                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1018                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1019                Requires<[IsARM, HasV6]> {
1020     bits<4> Rd;
1021     bits<4> Rm;
1022     bits<4> Rn;
1023     let Inst{19-16} = Rn;
1024     let Inst{15-12} = Rd;
1025     let Inst{11-10} = 0b00;
1026     let Inst{9-4}   = 0b000111;
1027     let Inst{3-0}   = Rm;
1028   }
1029   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1030                                              rot_imm:$rot),
1031                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1032                   [(set GPR:$Rd, (opnode GPR:$Rn,
1033                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
1034                   Requires<[IsARM, HasV6]> {
1035     bits<4> Rd;
1036     bits<4> Rm;
1037     bits<4> Rn;
1038     bits<2> rot;
1039     let Inst{19-16} = Rn;
1040     let Inst{15-12} = Rd;
1041     let Inst{11-10} = rot;
1042     let Inst{9-4}   = 0b000111;
1043     let Inst{3-0}   = Rm;
1044   }
1045 }
1046
1047 // For disassembly only.
1048 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
1049   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1050                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1051                   [/* For disassembly only; pattern left blank */]>,
1052                Requires<[IsARM, HasV6]> {
1053     let Inst{11-10} = 0b00;
1054   }
1055   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1056                                              rot_imm:$rot),
1057                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1058                   [/* For disassembly only; pattern left blank */]>,
1059                   Requires<[IsARM, HasV6]> {
1060     bits<4> Rn;
1061     bits<2> rot;
1062     let Inst{19-16} = Rn;
1063     let Inst{11-10} = rot;
1064   }
1065 }
1066
1067 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1068 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1069                              string baseOpc, bit Commutable = 0> {
1070   let Uses = [CPSR] in {
1071   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1072                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1073                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1074                Requires<[IsARM]> {
1075     bits<4> Rd;
1076     bits<4> Rn;
1077     bits<12> imm;
1078     let Inst{25} = 1;
1079     let Inst{15-12} = Rd;
1080     let Inst{19-16} = Rn;
1081     let Inst{11-0} = imm;
1082   }
1083   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1084                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1085                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1086                Requires<[IsARM]> {
1087     bits<4> Rd;
1088     bits<4> Rn;
1089     bits<4> Rm;
1090     let Inst{11-4} = 0b00000000;
1091     let Inst{25} = 0;
1092     let isCommutable = Commutable;
1093     let Inst{3-0} = Rm;
1094     let Inst{15-12} = Rd;
1095     let Inst{19-16} = Rn;
1096   }
1097   def rsi : AsI1<opcod, (outs GPR:$Rd),
1098                 (ins GPR:$Rn, so_reg_imm:$shift),
1099                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1100                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1101                Requires<[IsARM]> {
1102     bits<4> Rd;
1103     bits<4> Rn;
1104     bits<12> shift;
1105     let Inst{25} = 0;
1106     let Inst{19-16} = Rn;
1107     let Inst{15-12} = Rd;
1108     let Inst{11-5} = shift{11-5};
1109     let Inst{4} = 0;
1110     let Inst{3-0} = shift{3-0};
1111   }
1112   def rsr : AsI1<opcod, (outs GPR:$Rd),
1113                 (ins GPR:$Rn, so_reg_reg:$shift),
1114                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1115                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1116                Requires<[IsARM]> {
1117     bits<4> Rd;
1118     bits<4> Rn;
1119     bits<12> shift;
1120     let Inst{25} = 0;
1121     let Inst{19-16} = Rn;
1122     let Inst{15-12} = Rd;
1123     let Inst{11-8} = shift{11-8};
1124     let Inst{7} = 0;
1125     let Inst{6-5} = shift{6-5};
1126     let Inst{4} = 1;
1127     let Inst{3-0} = shift{3-0};
1128   }
1129   }
1130   // Assembly aliases for optional destination operand when it's the same
1131   // as the source operand.
1132   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1133      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1134                                                     so_imm:$imm, pred:$p,
1135                                                     cc_out:$s)>,
1136      Requires<[IsARM]>;
1137   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1138      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1139                                                     GPR:$Rm, pred:$p,
1140                                                     cc_out:$s)>,
1141      Requires<[IsARM]>;
1142   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1143      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1144                                                     so_reg_imm:$shift, pred:$p,
1145                                                     cc_out:$s)>,
1146      Requires<[IsARM]>;
1147   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1148      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1149                                                     so_reg_reg:$shift, pred:$p,
1150                                                     cc_out:$s)>,
1151      Requires<[IsARM]>;
1152 }
1153
1154 // Carry setting variants
1155 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1156 let usesCustomInserter = 1 in {
1157 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1158   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1159                4, IIC_iALUi,
1160                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1161   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1162                4, IIC_iALUr,
1163                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1164     let isCommutable = Commutable;
1165   }
1166   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1167                4, IIC_iALUsr,
1168                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1169   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1170                4, IIC_iALUsr,
1171                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1172 }
1173 }
1174
1175 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1176 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1177            InstrItinClass iir, PatFrag opnode> {
1178   // Note: We use the complex addrmode_imm12 rather than just an input
1179   // GPR and a constrained immediate so that we can use this to match
1180   // frame index references and avoid matching constant pool references.
1181   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1182                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1183                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1184     bits<4>  Rt;
1185     bits<17> addr;
1186     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1187     let Inst{19-16} = addr{16-13};  // Rn
1188     let Inst{15-12} = Rt;
1189     let Inst{11-0}  = addr{11-0};   // imm12
1190   }
1191   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1192                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1193                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1194     bits<4>  Rt;
1195     bits<17> shift;
1196     let shift{4}    = 0;            // Inst{4} = 0
1197     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1198     let Inst{19-16} = shift{16-13}; // Rn
1199     let Inst{15-12} = Rt;
1200     let Inst{11-0}  = shift{11-0};
1201   }
1202 }
1203 }
1204
1205 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1206            InstrItinClass iir, PatFrag opnode> {
1207   // Note: We use the complex addrmode_imm12 rather than just an input
1208   // GPR and a constrained immediate so that we can use this to match
1209   // frame index references and avoid matching constant pool references.
1210   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1211                    (ins GPR:$Rt, addrmode_imm12:$addr),
1212                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1213                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1214     bits<4> Rt;
1215     bits<17> addr;
1216     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1217     let Inst{19-16} = addr{16-13};  // Rn
1218     let Inst{15-12} = Rt;
1219     let Inst{11-0}  = addr{11-0};   // imm12
1220   }
1221   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1222                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1223                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1224     bits<4> Rt;
1225     bits<17> shift;
1226     let shift{4}    = 0;            // Inst{4} = 0
1227     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1228     let Inst{19-16} = shift{16-13}; // Rn
1229     let Inst{15-12} = Rt;
1230     let Inst{11-0}  = shift{11-0};
1231   }
1232 }
1233 //===----------------------------------------------------------------------===//
1234 // Instructions
1235 //===----------------------------------------------------------------------===//
1236
1237 //===----------------------------------------------------------------------===//
1238 //  Miscellaneous Instructions.
1239 //
1240
1241 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1242 /// the function.  The first operand is the ID# for this instruction, the second
1243 /// is the index into the MachineConstantPool that this is, the third is the
1244 /// size in bytes of this constant pool entry.
1245 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1246 def CONSTPOOL_ENTRY :
1247 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1248                     i32imm:$size), NoItinerary, []>;
1249
1250 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1251 // from removing one half of the matched pairs. That breaks PEI, which assumes
1252 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1253 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1254 def ADJCALLSTACKUP :
1255 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1256            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1257
1258 def ADJCALLSTACKDOWN :
1259 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1260            [(ARMcallseq_start timm:$amt)]>;
1261 }
1262
1263 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1264              [/* For disassembly only; pattern left blank */]>,
1265           Requires<[IsARM, HasV6T2]> {
1266   let Inst{27-16} = 0b001100100000;
1267   let Inst{15-8} = 0b11110000;
1268   let Inst{7-0} = 0b00000000;
1269 }
1270
1271 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1272              [/* For disassembly only; pattern left blank */]>,
1273           Requires<[IsARM, HasV6T2]> {
1274   let Inst{27-16} = 0b001100100000;
1275   let Inst{15-8} = 0b11110000;
1276   let Inst{7-0} = 0b00000001;
1277 }
1278
1279 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1280              [/* For disassembly only; pattern left blank */]>,
1281           Requires<[IsARM, HasV6T2]> {
1282   let Inst{27-16} = 0b001100100000;
1283   let Inst{15-8} = 0b11110000;
1284   let Inst{7-0} = 0b00000010;
1285 }
1286
1287 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1288              [/* For disassembly only; pattern left blank */]>,
1289           Requires<[IsARM, HasV6T2]> {
1290   let Inst{27-16} = 0b001100100000;
1291   let Inst{15-8} = 0b11110000;
1292   let Inst{7-0} = 0b00000011;
1293 }
1294
1295 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1296              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1297   bits<4> Rd;
1298   bits<4> Rn;
1299   bits<4> Rm;
1300   let Inst{3-0} = Rm;
1301   let Inst{15-12} = Rd;
1302   let Inst{19-16} = Rn;
1303   let Inst{27-20} = 0b01101000;
1304   let Inst{7-4} = 0b1011;
1305   let Inst{11-8} = 0b1111;
1306 }
1307
1308 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1309              []>, Requires<[IsARM, HasV6T2]> {
1310   let Inst{27-16} = 0b001100100000;
1311   let Inst{15-8} = 0b11110000;
1312   let Inst{7-0} = 0b00000100;
1313 }
1314
1315 // The i32imm operand $val can be used by a debugger to store more information
1316 // about the breakpoint.
1317 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1318               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1319   bits<16> val;
1320   let Inst{3-0} = val{3-0};
1321   let Inst{19-8} = val{15-4};
1322   let Inst{27-20} = 0b00010010;
1323   let Inst{7-4} = 0b0111;
1324 }
1325
1326 // Change Processor State is a system instruction -- for disassembly and
1327 // parsing only.
1328 // FIXME: Since the asm parser has currently no clean way to handle optional
1329 // operands, create 3 versions of the same instruction. Once there's a clean
1330 // framework to represent optional operands, change this behavior.
1331 class CPS<dag iops, string asm_ops>
1332   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1333         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1334   bits<2> imod;
1335   bits<3> iflags;
1336   bits<5> mode;
1337   bit M;
1338
1339   let Inst{31-28} = 0b1111;
1340   let Inst{27-20} = 0b00010000;
1341   let Inst{19-18} = imod;
1342   let Inst{17}    = M; // Enabled if mode is set;
1343   let Inst{16}    = 0;
1344   let Inst{8-6}   = iflags;
1345   let Inst{5}     = 0;
1346   let Inst{4-0}   = mode;
1347 }
1348
1349 let M = 1 in
1350   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1351                   "$imod\t$iflags, $mode">;
1352 let mode = 0, M = 0 in
1353   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1354
1355 let imod = 0, iflags = 0, M = 1 in
1356   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1357
1358 // Preload signals the memory system of possible future data/instruction access.
1359 // These are for disassembly only.
1360 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1361
1362   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1363                 !strconcat(opc, "\t$addr"),
1364                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1365     bits<4> Rt;
1366     bits<17> addr;
1367     let Inst{31-26} = 0b111101;
1368     let Inst{25} = 0; // 0 for immediate form
1369     let Inst{24} = data;
1370     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1371     let Inst{22} = read;
1372     let Inst{21-20} = 0b01;
1373     let Inst{19-16} = addr{16-13};  // Rn
1374     let Inst{15-12} = 0b1111;
1375     let Inst{11-0}  = addr{11-0};   // imm12
1376   }
1377
1378   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1379                !strconcat(opc, "\t$shift"),
1380                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1381     bits<17> shift;
1382     let Inst{31-26} = 0b111101;
1383     let Inst{25} = 1; // 1 for register form
1384     let Inst{24} = data;
1385     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1386     let Inst{22} = read;
1387     let Inst{21-20} = 0b01;
1388     let Inst{19-16} = shift{16-13}; // Rn
1389     let Inst{15-12} = 0b1111;
1390     let Inst{11-0}  = shift{11-0};
1391   }
1392 }
1393
1394 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1395 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1396 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1397
1398 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1399                  "setend\t$end", []>, Requires<[IsARM]> {
1400   bits<1> end;
1401   let Inst{31-10} = 0b1111000100000001000000;
1402   let Inst{9} = end;
1403   let Inst{8-0} = 0;
1404 }
1405
1406 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1407              []>, Requires<[IsARM, HasV7]> {
1408   bits<4> opt;
1409   let Inst{27-4} = 0b001100100000111100001111;
1410   let Inst{3-0} = opt;
1411 }
1412
1413 // A5.4 Permanently UNDEFINED instructions.
1414 let isBarrier = 1, isTerminator = 1 in
1415 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1416                "trap", [(trap)]>,
1417            Requires<[IsARM]> {
1418   let Inst = 0xe7ffdefe;
1419 }
1420
1421 // Address computation and loads and stores in PIC mode.
1422 let isNotDuplicable = 1 in {
1423 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1424                             4, IIC_iALUr,
1425                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1426
1427 let AddedComplexity = 10 in {
1428 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1429                             4, IIC_iLoad_r,
1430                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1431
1432 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1433                             4, IIC_iLoad_bh_r,
1434                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1435
1436 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1437                             4, IIC_iLoad_bh_r,
1438                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1439
1440 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1441                             4, IIC_iLoad_bh_r,
1442                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1443
1444 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1445                             4, IIC_iLoad_bh_r,
1446                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1447 }
1448 let AddedComplexity = 10 in {
1449 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1450       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1451
1452 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1453       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1454                                                    addrmodepc:$addr)]>;
1455
1456 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1457       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1458 }
1459 } // isNotDuplicable = 1
1460
1461
1462 // LEApcrel - Load a pc-relative address into a register without offending the
1463 // assembler.
1464 let neverHasSideEffects = 1, isReMaterializable = 1 in
1465 // The 'adr' mnemonic encodes differently if the label is before or after
1466 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1467 // know until then which form of the instruction will be used.
1468 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1469                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1470   bits<4> Rd;
1471   bits<12> label;
1472   let Inst{27-25} = 0b001;
1473   let Inst{20} = 0;
1474   let Inst{19-16} = 0b1111;
1475   let Inst{15-12} = Rd;
1476   let Inst{11-0} = label;
1477 }
1478 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1479                     4, IIC_iALUi, []>;
1480
1481 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1482                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1483                       4, IIC_iALUi, []>;
1484
1485 //===----------------------------------------------------------------------===//
1486 //  Control Flow Instructions.
1487 //
1488
1489 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1490   // ARMV4T and above
1491   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1492                   "bx", "\tlr", [(ARMretflag)]>,
1493                Requires<[IsARM, HasV4T]> {
1494     let Inst{27-0}  = 0b0001001011111111111100011110;
1495   }
1496
1497   // ARMV4 only
1498   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1499                   "mov", "\tpc, lr", [(ARMretflag)]>,
1500                Requires<[IsARM, NoV4T]> {
1501     let Inst{27-0} = 0b0001101000001111000000001110;
1502   }
1503 }
1504
1505 // Indirect branches
1506 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1507   // ARMV4T and above
1508   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1509                   [(brind GPR:$dst)]>,
1510               Requires<[IsARM, HasV4T]> {
1511     bits<4> dst;
1512     let Inst{31-4} = 0b1110000100101111111111110001;
1513     let Inst{3-0}  = dst;
1514   }
1515
1516   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1517                   "bx", "\t$dst", [/* pattern left blank */]>,
1518               Requires<[IsARM, HasV4T]> {
1519     bits<4> dst;
1520     let Inst{27-4} = 0b000100101111111111110001;
1521     let Inst{3-0}  = dst;
1522   }
1523 }
1524
1525 // All calls clobber the non-callee saved registers. SP is marked as
1526 // a use to prevent stack-pointer assignments that appear immediately
1527 // before calls from potentially appearing dead.
1528 let isCall = 1,
1529   // On non-Darwin platforms R9 is callee-saved.
1530   // FIXME:  Do we really need a non-predicated version? If so, it should
1531   // at least be a pseudo instruction expanding to the predicated version
1532   // at MC lowering time.
1533   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1534   Uses = [SP] in {
1535   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1536                 IIC_Br, "bl\t$func",
1537                 [(ARMcall tglobaladdr:$func)]>,
1538             Requires<[IsARM, IsNotDarwin]> {
1539     let Inst{31-28} = 0b1110;
1540     bits<24> func;
1541     let Inst{23-0} = func;
1542   }
1543
1544   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1545                    IIC_Br, "bl", "\t$func",
1546                    [(ARMcall_pred tglobaladdr:$func)]>,
1547                 Requires<[IsARM, IsNotDarwin]> {
1548     bits<24> func;
1549     let Inst{23-0} = func;
1550   }
1551
1552   // ARMv5T and above
1553   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1554                 IIC_Br, "blx\t$func",
1555                 [(ARMcall GPR:$func)]>,
1556             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1557     bits<4> func;
1558     let Inst{31-4} = 0b1110000100101111111111110011;
1559     let Inst{3-0}  = func;
1560   }
1561
1562   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1563                     IIC_Br, "blx", "\t$func",
1564                     [(ARMcall_pred GPR:$func)]>,
1565                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1566     bits<4> func;
1567     let Inst{27-4} = 0b000100101111111111110011;
1568     let Inst{3-0}  = func;
1569   }
1570
1571   // ARMv4T
1572   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1573   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1574                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1575                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1576
1577   // ARMv4
1578   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1579                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1580                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1581 }
1582
1583 let isCall = 1,
1584   // On Darwin R9 is call-clobbered.
1585   // R7 is marked as a use to prevent frame-pointer assignments from being
1586   // moved above / below calls.
1587   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1588   Uses = [R7, SP] in {
1589   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1590                 4, IIC_Br,
1591                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1592               Requires<[IsARM, IsDarwin]>;
1593
1594   def BLr9_pred : ARMPseudoExpand<(outs),
1595                    (ins bl_target:$func, pred:$p, variable_ops),
1596                    4, IIC_Br,
1597                    [(ARMcall_pred tglobaladdr:$func)],
1598                    (BL_pred bl_target:$func, pred:$p)>,
1599                   Requires<[IsARM, IsDarwin]>;
1600
1601   // ARMv5T and above
1602   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1603                 4, IIC_Br,
1604                 [(ARMcall GPR:$func)],
1605                 (BLX GPR:$func)>,
1606                Requires<[IsARM, HasV5T, IsDarwin]>;
1607
1608   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1609                 4, IIC_Br,
1610                 [(ARMcall_pred GPR:$func)],
1611                 (BLX_pred GPR:$func, pred:$p)>,
1612                    Requires<[IsARM, HasV5T, IsDarwin]>;
1613
1614   // ARMv4T
1615   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1616   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1617                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1618                   Requires<[IsARM, HasV4T, IsDarwin]>;
1619
1620   // ARMv4
1621   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1622                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1623                   Requires<[IsARM, NoV4T, IsDarwin]>;
1624 }
1625
1626 let isBranch = 1, isTerminator = 1 in {
1627   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1628   // a two-value operand where a dag node expects two operands. :(
1629   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1630                IIC_Br, "b", "\t$target",
1631                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1632     bits<24> target;
1633     let Inst{23-0} = target;
1634   }
1635
1636   let isBarrier = 1 in {
1637     // B is "predicable" since it's just a Bcc with an 'always' condition.
1638     let isPredicable = 1 in
1639     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1640     // should be sufficient.
1641     // FIXME: Is B really a Barrier? That doesn't seem right.
1642     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1643                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1644
1645     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1646     def BR_JTr : ARMPseudoInst<(outs),
1647                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1648                       0, IIC_Br,
1649                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1650     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1651     // into i12 and rs suffixed versions.
1652     def BR_JTm : ARMPseudoInst<(outs),
1653                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1654                      0, IIC_Br,
1655                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1656                        imm:$id)]>;
1657     def BR_JTadd : ARMPseudoInst<(outs),
1658                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1659                    0, IIC_Br,
1660                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1661                      imm:$id)]>;
1662     } // isNotDuplicable = 1, isIndirectBranch = 1
1663   } // isBarrier = 1
1664
1665 }
1666
1667 // BLX (immediate) -- for disassembly only
1668 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1669                "blx\t$target", [/* pattern left blank */]>,
1670            Requires<[IsARM, HasV5T]> {
1671   let Inst{31-25} = 0b1111101;
1672   bits<25> target;
1673   let Inst{23-0} = target{24-1};
1674   let Inst{24} = target{0};
1675 }
1676
1677 // Branch and Exchange Jazelle
1678 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1679               [/* pattern left blank */]> {
1680   bits<4> func;
1681   let Inst{23-20} = 0b0010;
1682   let Inst{19-8} = 0xfff;
1683   let Inst{7-4} = 0b0010;
1684   let Inst{3-0} = func;
1685 }
1686
1687 // Tail calls.
1688
1689 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1690   // Darwin versions.
1691   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1692       Uses = [SP] in {
1693     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1694                        IIC_Br, []>, Requires<[IsDarwin]>;
1695
1696     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1697                        IIC_Br, []>, Requires<[IsDarwin]>;
1698
1699     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1700                    4, IIC_Br, [],
1701                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1702                    Requires<[IsARM, IsDarwin]>;
1703
1704     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1705                    4, IIC_Br, [],
1706                    (BX GPR:$dst)>,
1707                    Requires<[IsARM, IsDarwin]>;
1708
1709   }
1710
1711   // Non-Darwin versions (the difference is R9).
1712   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1713       Uses = [SP] in {
1714     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1715                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1716
1717     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1718                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1719
1720     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1721                    4, IIC_Br, [],
1722                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1723                    Requires<[IsARM, IsNotDarwin]>;
1724
1725     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1726                      4, IIC_Br, [],
1727                      (BX GPR:$dst)>,
1728                      Requires<[IsARM, IsNotDarwin]>;
1729   }
1730 }
1731
1732
1733
1734
1735
1736 // Secure Monitor Call is a system instruction -- for disassembly only
1737 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1738               []> {
1739   bits<4> opt;
1740   let Inst{23-4} = 0b01100000000000000111;
1741   let Inst{3-0} = opt;
1742 }
1743
1744 // Supervisor Call (Software Interrupt)
1745 let isCall = 1, Uses = [SP] in {
1746 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1747   bits<24> svc;
1748   let Inst{23-0} = svc;
1749 }
1750 }
1751
1752 // Store Return State is a system instruction -- for disassembly only
1753 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1754 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1755                 NoItinerary, "srs${amode}\tsp!, $mode",
1756                 [/* For disassembly only; pattern left blank */]> {
1757   let Inst{31-28} = 0b1111;
1758   let Inst{22-20} = 0b110; // W = 1
1759   let Inst{19-8} = 0xd05;
1760   let Inst{7-5} = 0b000;
1761 }
1762
1763 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1764                 NoItinerary, "srs${amode}\tsp, $mode",
1765                 [/* For disassembly only; pattern left blank */]> {
1766   let Inst{31-28} = 0b1111;
1767   let Inst{22-20} = 0b100; // W = 0
1768   let Inst{19-8} = 0xd05;
1769   let Inst{7-5} = 0b000;
1770 }
1771
1772 // Return From Exception is a system instruction -- for disassembly only
1773 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1774                 NoItinerary, "rfe${amode}\t$base!",
1775                 [/* For disassembly only; pattern left blank */]> {
1776   let Inst{31-28} = 0b1111;
1777   let Inst{22-20} = 0b011; // W = 1
1778   let Inst{15-0} = 0x0a00;
1779 }
1780
1781 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1782                 NoItinerary, "rfe${amode}\t$base",
1783                 [/* For disassembly only; pattern left blank */]> {
1784   let Inst{31-28} = 0b1111;
1785   let Inst{22-20} = 0b001; // W = 0
1786   let Inst{15-0} = 0x0a00;
1787 }
1788 } // isCodeGenOnly = 1
1789
1790 //===----------------------------------------------------------------------===//
1791 //  Load / store Instructions.
1792 //
1793
1794 // Load
1795
1796
1797 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1798                     UnOpFrag<(load node:$Src)>>;
1799 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1800                     UnOpFrag<(zextloadi8 node:$Src)>>;
1801 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1802                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1803 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1804                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1805
1806 // Special LDR for loads from non-pc-relative constpools.
1807 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1808     isReMaterializable = 1 in
1809 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1810                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1811                  []> {
1812   bits<4> Rt;
1813   bits<17> addr;
1814   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1815   let Inst{19-16} = 0b1111;
1816   let Inst{15-12} = Rt;
1817   let Inst{11-0}  = addr{11-0};   // imm12
1818 }
1819
1820 // Loads with zero extension
1821 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1822                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1823                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1824
1825 // Loads with sign extension
1826 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1827                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1828                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1829
1830 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1831                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1832                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1833
1834 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1835 // Load doubleword
1836 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1837                  (ins addrmode3:$addr), LdMiscFrm,
1838                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1839                  []>, Requires<[IsARM, HasV5TE]>;
1840 }
1841
1842 // Indexed loads
1843 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1844   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1845                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1846                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1847     // {17-14}  Rn
1848     // {13}     1 == Rm, 0 == imm12
1849     // {12}     isAdd
1850     // {11-0}   imm12/Rm
1851     bits<18> addr;
1852     let Inst{25} = addr{13};
1853     let Inst{23} = addr{12};
1854     let Inst{19-16} = addr{17-14};
1855     let Inst{11-0} = addr{11-0};
1856     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1857   }
1858   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1859                       (ins GPR:$Rn, am2offset:$offset),
1860                       IndexModePost, LdFrm, itin,
1861                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1862     // {13}     1 == Rm, 0 == imm12
1863     // {12}     isAdd
1864     // {11-0}   imm12/Rm
1865     bits<14> offset;
1866     bits<4> Rn;
1867     let Inst{25} = offset{13};
1868     let Inst{23} = offset{12};
1869     let Inst{19-16} = Rn;
1870     let Inst{11-0} = offset{11-0};
1871   }
1872 }
1873
1874 let mayLoad = 1, neverHasSideEffects = 1 in {
1875 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1876 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1877 }
1878
1879 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1880   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1881                         (ins addrmode3:$addr), IndexModePre,
1882                         LdMiscFrm, itin,
1883                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1884     bits<14> addr;
1885     let Inst{23}    = addr{8};      // U bit
1886     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1887     let Inst{19-16} = addr{12-9};   // Rn
1888     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1889     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1890   }
1891   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1892                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1893                         LdMiscFrm, itin,
1894                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1895     bits<10> offset;
1896     bits<4> Rn;
1897     let Inst{23}    = offset{8};      // U bit
1898     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1899     let Inst{19-16} = Rn;
1900     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1901     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1902   }
1903 }
1904
1905 let mayLoad = 1, neverHasSideEffects = 1 in {
1906 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1907 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1908 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1909 let hasExtraDefRegAllocReq = 1 in {
1910 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1911                           (ins addrmode3:$addr), IndexModePre,
1912                           LdMiscFrm, IIC_iLoad_d_ru,
1913                           "ldrd", "\t$Rt, $Rt2, $addr!",
1914                           "$addr.base = $Rn_wb", []> {
1915   bits<14> addr;
1916   let Inst{23}    = addr{8};      // U bit
1917   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1918   let Inst{19-16} = addr{12-9};   // Rn
1919   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1920   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1921 }
1922 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1923                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1924                           LdMiscFrm, IIC_iLoad_d_ru,
1925                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1926                           "$Rn = $Rn_wb", []> {
1927   bits<10> offset;
1928   bits<4> Rn;
1929   let Inst{23}    = offset{8};      // U bit
1930   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1931   let Inst{19-16} = Rn;
1932   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1933   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1934 }
1935 } // hasExtraDefRegAllocReq = 1
1936 } // mayLoad = 1, neverHasSideEffects = 1
1937
1938 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1939 let mayLoad = 1, neverHasSideEffects = 1 in {
1940 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1941                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1942                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1943   // {17-14}  Rn
1944   // {13}     1 == Rm, 0 == imm12
1945   // {12}     isAdd
1946   // {11-0}   imm12/Rm
1947   bits<18> addr;
1948   let Inst{25} = addr{13};
1949   let Inst{23} = addr{12};
1950   let Inst{21} = 1; // overwrite
1951   let Inst{19-16} = addr{17-14};
1952   let Inst{11-0} = addr{11-0};
1953   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1954 }
1955 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1956                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1957                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1958   // {17-14}  Rn
1959   // {13}     1 == Rm, 0 == imm12
1960   // {12}     isAdd
1961   // {11-0}   imm12/Rm
1962   bits<18> addr;
1963   let Inst{25} = addr{13};
1964   let Inst{23} = addr{12};
1965   let Inst{21} = 1; // overwrite
1966   let Inst{19-16} = addr{17-14};
1967   let Inst{11-0} = addr{11-0};
1968   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1969 }
1970 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1971              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1972              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1973   let Inst{21} = 1; // overwrite
1974 }
1975 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1976              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1977              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1978   let Inst{21} = 1; // overwrite
1979 }
1980 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1981              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1982              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1983   let Inst{21} = 1; // overwrite
1984 }
1985 }
1986
1987 // Store
1988
1989 // Stores with truncate
1990 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1991                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1992                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1993
1994 // Store doubleword
1995 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1996 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1997                StMiscFrm, IIC_iStore_d_r,
1998                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1999
2000 // Indexed stores
2001 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
2002                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2003                      IndexModePre, StFrm, IIC_iStore_ru,
2004                      "str", "\t$Rt, [$Rn, $offset]!",
2005                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2006                      [(set GPR:$Rn_wb,
2007                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
2008
2009 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
2010                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2011                      IndexModePost, StFrm, IIC_iStore_ru,
2012                      "str", "\t$Rt, [$Rn], $offset",
2013                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2014                      [(set GPR:$Rn_wb,
2015                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
2016
2017 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
2018                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2019                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2020                      "strb", "\t$Rt, [$Rn, $offset]!",
2021                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2022                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2023                                         GPR:$Rn, am2offset:$offset))]>;
2024 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
2025                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2026                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2027                      "strb", "\t$Rt, [$Rn], $offset",
2028                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2029                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2030                                         GPR:$Rn, am2offset:$offset))]>;
2031
2032 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2033                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2034                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2035                      "strh", "\t$Rt, [$Rn, $offset]!",
2036                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2037                      [(set GPR:$Rn_wb,
2038                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2039
2040 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2041                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2042                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2043                      "strh", "\t$Rt, [$Rn], $offset",
2044                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2045                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2046                                         GPR:$Rn, am3offset:$offset))]>;
2047
2048 // For disassembly only
2049 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2050 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2051                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2052                      StMiscFrm, IIC_iStore_d_ru,
2053                      "strd", "\t$src1, $src2, [$base, $offset]!",
2054                      "$base = $base_wb", []>;
2055
2056 // For disassembly only
2057 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2058                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2059                      StMiscFrm, IIC_iStore_d_ru,
2060                      "strd", "\t$src1, $src2, [$base], $offset",
2061                      "$base = $base_wb", []>;
2062 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2063
2064 // STRT, STRBT, and STRHT are for disassembly only.
2065
2066 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2067                      IndexModePost, StFrm, IIC_iStore_ru,
2068                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2069                      [/* For disassembly only; pattern left blank */]> {
2070   let Inst{21} = 1; // overwrite
2071   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2072 }
2073
2074 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2075                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2076                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2077                       [/* For disassembly only; pattern left blank */]> {
2078   let Inst{21} = 1; // overwrite
2079   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2080 }
2081
2082 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2083                     StMiscFrm, IIC_iStore_bh_ru,
2084                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2085                     [/* For disassembly only; pattern left blank */]> {
2086   let Inst{21} = 1; // overwrite
2087   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2088 }
2089
2090 //===----------------------------------------------------------------------===//
2091 //  Load / store multiple Instructions.
2092 //
2093
2094 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2095                          InstrItinClass itin, InstrItinClass itin_upd> {
2096   // IA is the default, so no need for an explicit suffix on the
2097   // mnemonic here. Without it is the cannonical spelling.
2098   def IA :
2099     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2100          IndexModeNone, f, itin,
2101          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2102     let Inst{24-23} = 0b01;       // Increment After
2103     let Inst{21}    = 0;          // No writeback
2104     let Inst{20}    = L_bit;
2105   }
2106   def IA_UPD :
2107     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2108          IndexModeUpd, f, itin_upd,
2109          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2110     let Inst{24-23} = 0b01;       // Increment After
2111     let Inst{21}    = 1;          // Writeback
2112     let Inst{20}    = L_bit;
2113   }
2114   def DA :
2115     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2116          IndexModeNone, f, itin,
2117          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2118     let Inst{24-23} = 0b00;       // Decrement After
2119     let Inst{21}    = 0;          // No writeback
2120     let Inst{20}    = L_bit;
2121   }
2122   def DA_UPD :
2123     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2124          IndexModeUpd, f, itin_upd,
2125          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2126     let Inst{24-23} = 0b00;       // Decrement After
2127     let Inst{21}    = 1;          // Writeback
2128     let Inst{20}    = L_bit;
2129   }
2130   def DB :
2131     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2132          IndexModeNone, f, itin,
2133          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2134     let Inst{24-23} = 0b10;       // Decrement Before
2135     let Inst{21}    = 0;          // No writeback
2136     let Inst{20}    = L_bit;
2137   }
2138   def DB_UPD :
2139     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2140          IndexModeUpd, f, itin_upd,
2141          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2142     let Inst{24-23} = 0b10;       // Decrement Before
2143     let Inst{21}    = 1;          // Writeback
2144     let Inst{20}    = L_bit;
2145   }
2146   def IB :
2147     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2148          IndexModeNone, f, itin,
2149          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2150     let Inst{24-23} = 0b11;       // Increment Before
2151     let Inst{21}    = 0;          // No writeback
2152     let Inst{20}    = L_bit;
2153   }
2154   def IB_UPD :
2155     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2156          IndexModeUpd, f, itin_upd,
2157          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2158     let Inst{24-23} = 0b11;       // Increment Before
2159     let Inst{21}    = 1;          // Writeback
2160     let Inst{20}    = L_bit;
2161   }
2162 }
2163
2164 let neverHasSideEffects = 1 in {
2165
2166 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2167 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2168
2169 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2170 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2171
2172 } // neverHasSideEffects
2173
2174 // FIXME: remove when we have a way to marking a MI with these properties.
2175 // FIXME: Should pc be an implicit operand like PICADD, etc?
2176 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2177     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2178 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2179                                                  reglist:$regs, variable_ops),
2180                      4, IIC_iLoad_mBr, [],
2181                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2182       RegConstraint<"$Rn = $wb">;
2183
2184 //===----------------------------------------------------------------------===//
2185 //  Move Instructions.
2186 //
2187
2188 let neverHasSideEffects = 1 in
2189 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2190                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2191   bits<4> Rd;
2192   bits<4> Rm;
2193
2194   let Inst{19-16} = 0b0000;
2195   let Inst{11-4} = 0b00000000;
2196   let Inst{25} = 0;
2197   let Inst{3-0} = Rm;
2198   let Inst{15-12} = Rd;
2199 }
2200
2201 // A version for the smaller set of tail call registers.
2202 let neverHasSideEffects = 1 in
2203 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2204                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2205   bits<4> Rd;
2206   bits<4> Rm;
2207
2208   let Inst{11-4} = 0b00000000;
2209   let Inst{25} = 0;
2210   let Inst{3-0} = Rm;
2211   let Inst{15-12} = Rd;
2212 }
2213
2214 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2215                 DPSoRegRegFrm, IIC_iMOVsr,
2216                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2217                 UnaryDP {
2218   bits<4> Rd;
2219   bits<12> src;
2220   let Inst{15-12} = Rd;
2221   let Inst{19-16} = 0b0000;
2222   let Inst{11-8} = src{11-8};
2223   let Inst{7} = 0;
2224   let Inst{6-5} = src{6-5};
2225   let Inst{4} = 1;
2226   let Inst{3-0} = src{3-0};
2227   let Inst{25} = 0;
2228 }
2229
2230 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2231                 DPSoRegImmFrm, IIC_iMOVsr,
2232                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2233                 UnaryDP {
2234   bits<4> Rd;
2235   bits<12> src;
2236   let Inst{15-12} = Rd;
2237   let Inst{19-16} = 0b0000;
2238   let Inst{11-5} = src{11-5};
2239   let Inst{4} = 0;
2240   let Inst{3-0} = src{3-0};
2241   let Inst{25} = 0;
2242 }
2243
2244
2245
2246 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2247 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2248                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2249   bits<4> Rd;
2250   bits<12> imm;
2251   let Inst{25} = 1;
2252   let Inst{15-12} = Rd;
2253   let Inst{19-16} = 0b0000;
2254   let Inst{11-0} = imm;
2255 }
2256
2257 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2258 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2259                  DPFrm, IIC_iMOVi,
2260                  "movw", "\t$Rd, $imm",
2261                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2262                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2263   bits<4> Rd;
2264   bits<16> imm;
2265   let Inst{15-12} = Rd;
2266   let Inst{11-0}  = imm{11-0};
2267   let Inst{19-16} = imm{15-12};
2268   let Inst{20} = 0;
2269   let Inst{25} = 1;
2270 }
2271
2272 def : InstAlias<"mov${p} $Rd, $imm",
2273                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2274         Requires<[IsARM]>;
2275
2276 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2277                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2278
2279 let Constraints = "$src = $Rd" in {
2280 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2281                   DPFrm, IIC_iMOVi,
2282                   "movt", "\t$Rd, $imm",
2283                   [(set GPR:$Rd,
2284                         (or (and GPR:$src, 0xffff),
2285                             lo16AllZero:$imm))]>, UnaryDP,
2286                   Requires<[IsARM, HasV6T2]> {
2287   bits<4> Rd;
2288   bits<16> imm;
2289   let Inst{15-12} = Rd;
2290   let Inst{11-0}  = imm{11-0};
2291   let Inst{19-16} = imm{15-12};
2292   let Inst{20} = 0;
2293   let Inst{25} = 1;
2294 }
2295
2296 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2297                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2298
2299 } // Constraints
2300
2301 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2302       Requires<[IsARM, HasV6T2]>;
2303
2304 let Uses = [CPSR] in
2305 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2306                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2307                     Requires<[IsARM]>;
2308
2309 // These aren't really mov instructions, but we have to define them this way
2310 // due to flag operands.
2311
2312 let Defs = [CPSR] in {
2313 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2314                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2315                       Requires<[IsARM]>;
2316 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2317                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2318                       Requires<[IsARM]>;
2319 }
2320
2321 //===----------------------------------------------------------------------===//
2322 //  Extend Instructions.
2323 //
2324
2325 // Sign extenders
2326
2327 defm SXTB  : AI_ext_rrot<0b01101010,
2328                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2329 defm SXTH  : AI_ext_rrot<0b01101011,
2330                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2331
2332 defm SXTAB : AI_exta_rrot<0b01101010,
2333                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2334 defm SXTAH : AI_exta_rrot<0b01101011,
2335                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2336
2337 // For disassembly only
2338 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2339
2340 // For disassembly only
2341 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2342
2343 // Zero extenders
2344
2345 let AddedComplexity = 16 in {
2346 defm UXTB   : AI_ext_rrot<0b01101110,
2347                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2348 defm UXTH   : AI_ext_rrot<0b01101111,
2349                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2350 defm UXTB16 : AI_ext_rrot<0b01101100,
2351                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2352
2353 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2354 //        The transformation should probably be done as a combiner action
2355 //        instead so we can include a check for masking back in the upper
2356 //        eight bits of the source into the lower eight bits of the result.
2357 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2358 //               (UXTB16r_rot GPR:$Src, 24)>;
2359 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2360                (UXTB16r_rot GPR:$Src, 8)>;
2361
2362 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2363                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2364 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2365                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2366 }
2367
2368 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2369 // For disassembly only
2370 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2371
2372
2373 def SBFX  : I<(outs GPR:$Rd),
2374               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2375                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2376                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2377                Requires<[IsARM, HasV6T2]> {
2378   bits<4> Rd;
2379   bits<4> Rn;
2380   bits<5> lsb;
2381   bits<5> width;
2382   let Inst{27-21} = 0b0111101;
2383   let Inst{6-4}   = 0b101;
2384   let Inst{20-16} = width;
2385   let Inst{15-12} = Rd;
2386   let Inst{11-7}  = lsb;
2387   let Inst{3-0}   = Rn;
2388 }
2389
2390 def UBFX  : I<(outs GPR:$Rd),
2391               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2392                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2393                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2394                Requires<[IsARM, HasV6T2]> {
2395   bits<4> Rd;
2396   bits<4> Rn;
2397   bits<5> lsb;
2398   bits<5> width;
2399   let Inst{27-21} = 0b0111111;
2400   let Inst{6-4}   = 0b101;
2401   let Inst{20-16} = width;
2402   let Inst{15-12} = Rd;
2403   let Inst{11-7}  = lsb;
2404   let Inst{3-0}   = Rn;
2405 }
2406
2407 //===----------------------------------------------------------------------===//
2408 //  Arithmetic Instructions.
2409 //
2410
2411 defm ADD  : AsI1_bin_irs<0b0100, "add",
2412                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2413                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2414 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2415                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2416                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2417
2418 // ADD and SUB with 's' bit set.
2419 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2420                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2421                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2422 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2423                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2424                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2425
2426 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2427                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2428                           "ADC", 1>;
2429 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2430                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2431                           "SBC">;
2432
2433 // ADC and SUBC with 's' bit set.
2434 let usesCustomInserter = 1 in {
2435 defm ADCS : AI1_adde_sube_s_irs<
2436               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2437 defm SBCS : AI1_adde_sube_s_irs<
2438               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2439 }
2440
2441 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2442                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2443                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2444   bits<4> Rd;
2445   bits<4> Rn;
2446   bits<12> imm;
2447   let Inst{25} = 1;
2448   let Inst{15-12} = Rd;
2449   let Inst{19-16} = Rn;
2450   let Inst{11-0} = imm;
2451 }
2452
2453 // The reg/reg form is only defined for the disassembler; for codegen it is
2454 // equivalent to SUBrr.
2455 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2456                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2457                  [/* For disassembly only; pattern left blank */]> {
2458   bits<4> Rd;
2459   bits<4> Rn;
2460   bits<4> Rm;
2461   let Inst{11-4} = 0b00000000;
2462   let Inst{25} = 0;
2463   let Inst{3-0} = Rm;
2464   let Inst{15-12} = Rd;
2465   let Inst{19-16} = Rn;
2466 }
2467
2468 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2469                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2470                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2471   bits<4> Rd;
2472   bits<4> Rn;
2473   bits<12> shift;
2474   let Inst{25} = 0;
2475   let Inst{19-16} = Rn;
2476   let Inst{15-12} = Rd;
2477   let Inst{11-5} = shift{11-5};
2478   let Inst{4} = 0;
2479   let Inst{3-0} = shift{3-0};
2480 }
2481
2482 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2483                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2484                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2485   bits<4> Rd;
2486   bits<4> Rn;
2487   bits<12> shift;
2488   let Inst{25} = 0;
2489   let Inst{19-16} = Rn;
2490   let Inst{15-12} = Rd;
2491   let Inst{11-8} = shift{11-8};
2492   let Inst{7} = 0;
2493   let Inst{6-5} = shift{6-5};
2494   let Inst{4} = 1;
2495   let Inst{3-0} = shift{3-0};
2496 }
2497
2498 // RSB with 's' bit set.
2499 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2500 let usesCustomInserter = 1 in {
2501 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2502                  4, IIC_iALUi,
2503                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2504 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2505                  4, IIC_iALUr,
2506                  [/* For disassembly only; pattern left blank */]>;
2507 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2508                  4, IIC_iALUsr,
2509                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2510 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2511                  4, IIC_iALUsr,
2512                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2513 }
2514
2515 let Uses = [CPSR] in {
2516 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2517                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2518                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2519                  Requires<[IsARM]> {
2520   bits<4> Rd;
2521   bits<4> Rn;
2522   bits<12> imm;
2523   let Inst{25} = 1;
2524   let Inst{15-12} = Rd;
2525   let Inst{19-16} = Rn;
2526   let Inst{11-0} = imm;
2527 }
2528 // The reg/reg form is only defined for the disassembler; for codegen it is
2529 // equivalent to SUBrr.
2530 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2531                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2532                  [/* For disassembly only; pattern left blank */]> {
2533   bits<4> Rd;
2534   bits<4> Rn;
2535   bits<4> Rm;
2536   let Inst{11-4} = 0b00000000;
2537   let Inst{25} = 0;
2538   let Inst{3-0} = Rm;
2539   let Inst{15-12} = Rd;
2540   let Inst{19-16} = Rn;
2541 }
2542 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2543                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2544                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2545                  Requires<[IsARM]> {
2546   bits<4> Rd;
2547   bits<4> Rn;
2548   bits<12> shift;
2549   let Inst{25} = 0;
2550   let Inst{19-16} = Rn;
2551   let Inst{15-12} = Rd;
2552   let Inst{11-5} = shift{11-5};
2553   let Inst{4} = 0;
2554   let Inst{3-0} = shift{3-0};
2555 }
2556 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2557                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2558                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2559                  Requires<[IsARM]> {
2560   bits<4> Rd;
2561   bits<4> Rn;
2562   bits<12> shift;
2563   let Inst{25} = 0;
2564   let Inst{19-16} = Rn;
2565   let Inst{15-12} = Rd;
2566   let Inst{11-8} = shift{11-8};
2567   let Inst{7} = 0;
2568   let Inst{6-5} = shift{6-5};
2569   let Inst{4} = 1;
2570   let Inst{3-0} = shift{3-0};
2571 }
2572 }
2573
2574
2575 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2576 let usesCustomInserter = 1, Uses = [CPSR] in {
2577 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2578                   4, IIC_iALUi,
2579                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2580 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2581                   4, IIC_iALUsr,
2582                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2583 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2584                   4, IIC_iALUsr,
2585                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2586 }
2587
2588 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2589 // The assume-no-carry-in form uses the negation of the input since add/sub
2590 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2591 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2592 // details.
2593 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2594              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2595 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2596              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2597 // The with-carry-in form matches bitwise not instead of the negation.
2598 // Effectively, the inverse interpretation of the carry flag already accounts
2599 // for part of the negation.
2600 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2601              (SBCri  GPR:$src, so_imm_not:$imm)>;
2602 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2603              (SBCSri GPR:$src, so_imm_not:$imm)>;
2604
2605 // Note: These are implemented in C++ code, because they have to generate
2606 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2607 // cannot produce.
2608 // (mul X, 2^n+1) -> (add (X << n), X)
2609 // (mul X, 2^n-1) -> (rsb X, (X << n))
2610
2611 // ARM Arithmetic Instruction
2612 // GPR:$dst = GPR:$a op GPR:$b
2613 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2614           list<dag> pattern = [],
2615           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2616   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2617   bits<4> Rn;
2618   bits<4> Rd;
2619   bits<4> Rm;
2620   let Inst{27-20} = op27_20;
2621   let Inst{11-4} = op11_4;
2622   let Inst{19-16} = Rn;
2623   let Inst{15-12} = Rd;
2624   let Inst{3-0}   = Rm;
2625 }
2626
2627 // Saturating add/subtract
2628
2629 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2630                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2631                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2632 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2633                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2634                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2635 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2636                   "\t$Rd, $Rm, $Rn">;
2637 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2638                   "\t$Rd, $Rm, $Rn">;
2639
2640 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2641 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2642 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2643 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2644 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2645 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2646 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2647 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2648 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2649 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2650 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2651 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2652
2653 // Signed/Unsigned add/subtract
2654
2655 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2656 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2657 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2658 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2659 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2660 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2661 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2662 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2663 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2664 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2665 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2666 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2667
2668 // Signed/Unsigned halving add/subtract
2669
2670 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2671 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2672 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2673 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2674 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2675 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2676 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2677 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2678 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2679 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2680 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2681 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2682
2683 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2684
2685 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2686                 MulFrm /* for convenience */, NoItinerary, "usad8",
2687                 "\t$Rd, $Rn, $Rm", []>,
2688              Requires<[IsARM, HasV6]> {
2689   bits<4> Rd;
2690   bits<4> Rn;
2691   bits<4> Rm;
2692   let Inst{27-20} = 0b01111000;
2693   let Inst{15-12} = 0b1111;
2694   let Inst{7-4} = 0b0001;
2695   let Inst{19-16} = Rd;
2696   let Inst{11-8} = Rm;
2697   let Inst{3-0} = Rn;
2698 }
2699 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2700                 MulFrm /* for convenience */, NoItinerary, "usada8",
2701                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2702              Requires<[IsARM, HasV6]> {
2703   bits<4> Rd;
2704   bits<4> Rn;
2705   bits<4> Rm;
2706   bits<4> Ra;
2707   let Inst{27-20} = 0b01111000;
2708   let Inst{7-4} = 0b0001;
2709   let Inst{19-16} = Rd;
2710   let Inst{15-12} = Ra;
2711   let Inst{11-8} = Rm;
2712   let Inst{3-0} = Rn;
2713 }
2714
2715 // Signed/Unsigned saturate -- for disassembly only
2716
2717 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2718               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2719   bits<4> Rd;
2720   bits<5> sat_imm;
2721   bits<4> Rn;
2722   bits<8> sh;
2723   let Inst{27-21} = 0b0110101;
2724   let Inst{5-4} = 0b01;
2725   let Inst{20-16} = sat_imm;
2726   let Inst{15-12} = Rd;
2727   let Inst{11-7} = sh{4-0};
2728   let Inst{6} = sh{5};
2729   let Inst{3-0} = Rn;
2730 }
2731
2732 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2733                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2734   bits<4> Rd;
2735   bits<4> sat_imm;
2736   bits<4> Rn;
2737   let Inst{27-20} = 0b01101010;
2738   let Inst{11-4} = 0b11110011;
2739   let Inst{15-12} = Rd;
2740   let Inst{19-16} = sat_imm;
2741   let Inst{3-0} = Rn;
2742 }
2743
2744 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn, shift_imm:$sh),
2745               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2746   bits<4> Rd;
2747   bits<5> sat_imm;
2748   bits<4> Rn;
2749   bits<8> sh;
2750   let Inst{27-21} = 0b0110111;
2751   let Inst{5-4} = 0b01;
2752   let Inst{15-12} = Rd;
2753   let Inst{11-7} = sh{4-0};
2754   let Inst{6} = sh{5};
2755   let Inst{20-16} = sat_imm;
2756   let Inst{3-0} = Rn;
2757 }
2758
2759 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2760                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2761                 [/* For disassembly only; pattern left blank */]> {
2762   bits<4> Rd;
2763   bits<4> sat_imm;
2764   bits<4> Rn;
2765   let Inst{27-20} = 0b01101110;
2766   let Inst{11-4} = 0b11110011;
2767   let Inst{15-12} = Rd;
2768   let Inst{19-16} = sat_imm;
2769   let Inst{3-0} = Rn;
2770 }
2771
2772 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2773 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2774
2775 //===----------------------------------------------------------------------===//
2776 //  Bitwise Instructions.
2777 //
2778
2779 defm AND   : AsI1_bin_irs<0b0000, "and",
2780                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2781                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2782 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2783                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2784                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2785 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2786                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2787                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2788 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2789                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2790                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2791
2792 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2793                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2794                "bfc", "\t$Rd, $imm", "$src = $Rd",
2795                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2796                Requires<[IsARM, HasV6T2]> {
2797   bits<4> Rd;
2798   bits<10> imm;
2799   let Inst{27-21} = 0b0111110;
2800   let Inst{6-0}   = 0b0011111;
2801   let Inst{15-12} = Rd;
2802   let Inst{11-7}  = imm{4-0}; // lsb
2803   let Inst{20-16} = imm{9-5}; // width
2804 }
2805
2806 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2807 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2808                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2809                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2810                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2811                                 bf_inv_mask_imm:$imm))]>,
2812                Requires<[IsARM, HasV6T2]> {
2813   bits<4> Rd;
2814   bits<4> Rn;
2815   bits<10> imm;
2816   let Inst{27-21} = 0b0111110;
2817   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2818   let Inst{15-12} = Rd;
2819   let Inst{11-7}  = imm{4-0}; // lsb
2820   let Inst{20-16} = imm{9-5}; // width
2821   let Inst{3-0}   = Rn;
2822 }
2823
2824 // GNU as only supports this form of bfi (w/ 4 arguments)
2825 let isAsmParserOnly = 1 in
2826 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2827                                    lsb_pos_imm:$lsb, width_imm:$width),
2828                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2829                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2830                []>, Requires<[IsARM, HasV6T2]> {
2831   bits<4> Rd;
2832   bits<4> Rn;
2833   bits<5> lsb;
2834   bits<5> width;
2835   let Inst{27-21} = 0b0111110;
2836   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2837   let Inst{15-12} = Rd;
2838   let Inst{11-7}  = lsb;
2839   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2840   let Inst{3-0}   = Rn;
2841 }
2842
2843 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2844                   "mvn", "\t$Rd, $Rm",
2845                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2846   bits<4> Rd;
2847   bits<4> Rm;
2848   let Inst{25} = 0;
2849   let Inst{19-16} = 0b0000;
2850   let Inst{11-4} = 0b00000000;
2851   let Inst{15-12} = Rd;
2852   let Inst{3-0} = Rm;
2853 }
2854 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2855                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2856                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2857   bits<4> Rd;
2858   bits<12> shift;
2859   let Inst{25} = 0;
2860   let Inst{19-16} = 0b0000;
2861   let Inst{15-12} = Rd;
2862   let Inst{11-5} = shift{11-5};
2863   let Inst{4} = 0;
2864   let Inst{3-0} = shift{3-0};
2865 }
2866 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2867                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2868                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2869   bits<4> Rd;
2870   bits<12> shift;
2871   let Inst{25} = 0;
2872   let Inst{19-16} = 0b0000;
2873   let Inst{15-12} = Rd;
2874   let Inst{11-8} = shift{11-8};
2875   let Inst{7} = 0;
2876   let Inst{6-5} = shift{6-5};
2877   let Inst{4} = 1;
2878   let Inst{3-0} = shift{3-0};
2879 }
2880 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2881 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2882                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2883                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2884   bits<4> Rd;
2885   bits<12> imm;
2886   let Inst{25} = 1;
2887   let Inst{19-16} = 0b0000;
2888   let Inst{15-12} = Rd;
2889   let Inst{11-0} = imm;
2890 }
2891
2892 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2893              (BICri GPR:$src, so_imm_not:$imm)>;
2894
2895 //===----------------------------------------------------------------------===//
2896 //  Multiply Instructions.
2897 //
2898 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2899              string opc, string asm, list<dag> pattern>
2900   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2901   bits<4> Rd;
2902   bits<4> Rm;
2903   bits<4> Rn;
2904   let Inst{19-16} = Rd;
2905   let Inst{11-8}  = Rm;
2906   let Inst{3-0}   = Rn;
2907 }
2908 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2909              string opc, string asm, list<dag> pattern>
2910   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2911   bits<4> RdLo;
2912   bits<4> RdHi;
2913   bits<4> Rm;
2914   bits<4> Rn;
2915   let Inst{19-16} = RdHi;
2916   let Inst{15-12} = RdLo;
2917   let Inst{11-8}  = Rm;
2918   let Inst{3-0}   = Rn;
2919 }
2920
2921 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2922 //        property. Remove them when it's possible to add those properties
2923 //        on an individual MachineInstr, not just an instuction description.
2924 let isCommutable = 1 in {
2925 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2926                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2927                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2928                    Requires<[IsARM, HasV6]> {
2929   let Inst{15-12} = 0b0000;
2930 }
2931
2932 let Constraints = "@earlyclobber $Rd" in
2933 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2934                                             pred:$p, cc_out:$s),
2935                           4, IIC_iMUL32,
2936                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2937                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2938                         Requires<[IsARM, NoV6]>;
2939 }
2940
2941 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2942                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2943                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2944                    Requires<[IsARM, HasV6]> {
2945   bits<4> Ra;
2946   let Inst{15-12} = Ra;
2947 }
2948
2949 let Constraints = "@earlyclobber $Rd" in
2950 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2951                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2952                           4, IIC_iMAC32,
2953                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2954                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2955                         Requires<[IsARM, NoV6]>;
2956
2957 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2958                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2959                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2960                    Requires<[IsARM, HasV6T2]> {
2961   bits<4> Rd;
2962   bits<4> Rm;
2963   bits<4> Rn;
2964   bits<4> Ra;
2965   let Inst{19-16} = Rd;
2966   let Inst{15-12} = Ra;
2967   let Inst{11-8}  = Rm;
2968   let Inst{3-0}   = Rn;
2969 }
2970
2971 // Extra precision multiplies with low / high results
2972 let neverHasSideEffects = 1 in {
2973 let isCommutable = 1 in {
2974 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2975                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2976                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2977                     Requires<[IsARM, HasV6]>;
2978
2979 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2980                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2981                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2982                     Requires<[IsARM, HasV6]>;
2983
2984 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2985 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2986                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2987                             4, IIC_iMUL64, [],
2988           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2989                            Requires<[IsARM, NoV6]>;
2990
2991 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2992                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2993                             4, IIC_iMUL64, [],
2994           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2995                            Requires<[IsARM, NoV6]>;
2996 }
2997 }
2998
2999 // Multiply + accumulate
3000 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3001                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3002                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3003                     Requires<[IsARM, HasV6]>;
3004 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3005                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3006                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3007                     Requires<[IsARM, HasV6]>;
3008
3009 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3010                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3011                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3012                     Requires<[IsARM, HasV6]> {
3013   bits<4> RdLo;
3014   bits<4> RdHi;
3015   bits<4> Rm;
3016   bits<4> Rn;
3017   let Inst{19-16} = RdLo;
3018   let Inst{15-12} = RdHi;
3019   let Inst{11-8}  = Rm;
3020   let Inst{3-0}   = Rn;
3021 }
3022
3023 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3024 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3025                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3026                               4, IIC_iMAC64, [],
3027           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3028                            Requires<[IsARM, NoV6]>;
3029 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3030                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3031                               4, IIC_iMAC64, [],
3032           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3033                            Requires<[IsARM, NoV6]>;
3034 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3035                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3036                               4, IIC_iMAC64, [],
3037           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3038                            Requires<[IsARM, NoV6]>;
3039 }
3040
3041 } // neverHasSideEffects
3042
3043 // Most significant word multiply
3044 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3045                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3046                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3047             Requires<[IsARM, HasV6]> {
3048   let Inst{15-12} = 0b1111;
3049 }
3050
3051 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3052                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3053                [/* For disassembly only; pattern left blank */]>,
3054             Requires<[IsARM, HasV6]> {
3055   let Inst{15-12} = 0b1111;
3056 }
3057
3058 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3059                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3060                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3061                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3062             Requires<[IsARM, HasV6]>;
3063
3064 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3065                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3066                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3067                [/* For disassembly only; pattern left blank */]>,
3068             Requires<[IsARM, HasV6]>;
3069
3070 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3071                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3072                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3073                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3074             Requires<[IsARM, HasV6]>;
3075
3076 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3077                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3078                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3079                [/* For disassembly only; pattern left blank */]>,
3080             Requires<[IsARM, HasV6]>;
3081
3082 multiclass AI_smul<string opc, PatFrag opnode> {
3083   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3084               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3085               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3086                                       (sext_inreg GPR:$Rm, i16)))]>,
3087            Requires<[IsARM, HasV5TE]>;
3088
3089   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3090               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3091               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3092                                       (sra GPR:$Rm, (i32 16))))]>,
3093            Requires<[IsARM, HasV5TE]>;
3094
3095   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3096               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3097               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3098                                       (sext_inreg GPR:$Rm, i16)))]>,
3099            Requires<[IsARM, HasV5TE]>;
3100
3101   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3102               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3103               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3104                                       (sra GPR:$Rm, (i32 16))))]>,
3105             Requires<[IsARM, HasV5TE]>;
3106
3107   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3108               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3109               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3110                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3111            Requires<[IsARM, HasV5TE]>;
3112
3113   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3114               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3115               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3116                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3117             Requires<[IsARM, HasV5TE]>;
3118 }
3119
3120
3121 multiclass AI_smla<string opc, PatFrag opnode> {
3122   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3123               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3124               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3125               [(set GPR:$Rd, (add GPR:$Ra,
3126                                (opnode (sext_inreg GPR:$Rn, i16),
3127                                        (sext_inreg GPR:$Rm, i16))))]>,
3128            Requires<[IsARM, HasV5TE]>;
3129
3130   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3131               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3132               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3133               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3134                                                    (sra GPR:$Rm, (i32 16)))))]>,
3135            Requires<[IsARM, HasV5TE]>;
3136
3137   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3138               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3139               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3140               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3141                                                 (sext_inreg GPR:$Rm, i16))))]>,
3142            Requires<[IsARM, HasV5TE]>;
3143
3144   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3145               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3146               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3147              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3148                                                    (sra GPR:$Rm, (i32 16)))))]>,
3149             Requires<[IsARM, HasV5TE]>;
3150
3151   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3152               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3153               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3154               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3155                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3156            Requires<[IsARM, HasV5TE]>;
3157
3158   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3159               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3160               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3161               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3162                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3163             Requires<[IsARM, HasV5TE]>;
3164 }
3165
3166 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3167 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3168
3169 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3170 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3171                       (ins GPR:$Rn, GPR:$Rm),
3172                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3173                       [/* For disassembly only; pattern left blank */]>,
3174               Requires<[IsARM, HasV5TE]>;
3175
3176 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3177                       (ins GPR:$Rn, GPR:$Rm),
3178                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3179                       [/* For disassembly only; pattern left blank */]>,
3180               Requires<[IsARM, HasV5TE]>;
3181
3182 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3183                       (ins GPR:$Rn, GPR:$Rm),
3184                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3185                       [/* For disassembly only; pattern left blank */]>,
3186               Requires<[IsARM, HasV5TE]>;
3187
3188 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3189                       (ins GPR:$Rn, GPR:$Rm),
3190                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3191                       [/* For disassembly only; pattern left blank */]>,
3192               Requires<[IsARM, HasV5TE]>;
3193
3194 // Helper class for AI_smld -- for disassembly only
3195 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3196                     InstrItinClass itin, string opc, string asm>
3197   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3198   bits<4> Rn;
3199   bits<4> Rm;
3200   let Inst{27-23} = 0b01110;
3201   let Inst{22}    = long;
3202   let Inst{21-20} = 0b00;
3203   let Inst{11-8}  = Rm;
3204   let Inst{7}     = 0;
3205   let Inst{6}     = sub;
3206   let Inst{5}     = swap;
3207   let Inst{4}     = 1;
3208   let Inst{3-0}   = Rn;
3209 }
3210 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3211                 InstrItinClass itin, string opc, string asm>
3212   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3213   bits<4> Rd;
3214   let Inst{15-12} = 0b1111;
3215   let Inst{19-16} = Rd;
3216 }
3217 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3218                 InstrItinClass itin, string opc, string asm>
3219   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3220   bits<4> Ra;
3221   bits<4> Rd;
3222   let Inst{19-16} = Rd;
3223   let Inst{15-12} = Ra;
3224 }
3225 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3226                   InstrItinClass itin, string opc, string asm>
3227   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3228   bits<4> RdLo;
3229   bits<4> RdHi;
3230   let Inst{19-16} = RdHi;
3231   let Inst{15-12} = RdLo;
3232 }
3233
3234 multiclass AI_smld<bit sub, string opc> {
3235
3236   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3237                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3238
3239   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3240                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3241
3242   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3243                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3244                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3245
3246   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3247                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3248                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3249
3250 }
3251
3252 defm SMLA : AI_smld<0, "smla">;
3253 defm SMLS : AI_smld<1, "smls">;
3254
3255 multiclass AI_sdml<bit sub, string opc> {
3256
3257   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3258                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3259   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3260                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3261 }
3262
3263 defm SMUA : AI_sdml<0, "smua">;
3264 defm SMUS : AI_sdml<1, "smus">;
3265
3266 //===----------------------------------------------------------------------===//
3267 //  Misc. Arithmetic Instructions.
3268 //
3269
3270 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3271               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3272               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3273
3274 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3275               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3276               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3277            Requires<[IsARM, HasV6T2]>;
3278
3279 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3280               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3281               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3282
3283 let AddedComplexity = 5 in
3284 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3285                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3286                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3287                Requires<[IsARM, HasV6]>;
3288
3289 let AddedComplexity = 5 in
3290 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3291                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3292                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3293                Requires<[IsARM, HasV6]>;
3294
3295 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3296                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3297                (REVSH GPR:$Rm)>;
3298
3299 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3300                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3301                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3302                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3303                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3304                                        0xFFFF0000)))]>,
3305                Requires<[IsARM, HasV6]>;
3306
3307 // Alternate cases for PKHBT where identities eliminate some nodes.
3308 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3309                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3310 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3311                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3312
3313 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3314 // will match the pattern below.
3315 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3316                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3317                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3318                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3319                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3320                                        0xFFFF)))]>,
3321                Requires<[IsARM, HasV6]>;
3322
3323 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3324 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3325 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3326                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3327 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3328                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3329                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3330
3331 //===----------------------------------------------------------------------===//
3332 //  Comparison Instructions...
3333 //
3334
3335 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3336                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3337                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3338
3339 // ARMcmpZ can re-use the above instruction definitions.
3340 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3341              (CMPri   GPR:$src, so_imm:$imm)>;
3342 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3343              (CMPrr   GPR:$src, GPR:$rhs)>;
3344 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3345              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3346 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3347              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3348
3349 // FIXME: We have to be careful when using the CMN instruction and comparison
3350 // with 0. One would expect these two pieces of code should give identical
3351 // results:
3352 //
3353 //   rsbs r1, r1, 0
3354 //   cmp  r0, r1
3355 //   mov  r0, #0
3356 //   it   ls
3357 //   mov  r0, #1
3358 //
3359 // and:
3360 //
3361 //   cmn  r0, r1
3362 //   mov  r0, #0
3363 //   it   ls
3364 //   mov  r0, #1
3365 //
3366 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3367 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3368 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3369 // value of r0 and the carry bit (because the "carry bit" parameter to
3370 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3371 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3372 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3373 // parameter to AddWithCarry is defined as 0).
3374 //
3375 // When x is 0 and unsigned:
3376 //
3377 //    x = 0
3378 //   ~x = 0xFFFF FFFF
3379 //   ~x + 1 = 0x1 0000 0000
3380 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3381 //
3382 // Therefore, we should disable CMN when comparing against zero, until we can
3383 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3384 // when it's a comparison which doesn't look at the 'carry' flag).
3385 //
3386 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3387 //
3388 // This is related to <rdar://problem/7569620>.
3389 //
3390 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3391 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3392
3393 // Note that TST/TEQ don't set all the same flags that CMP does!
3394 defm TST  : AI1_cmp_irs<0b1000, "tst",
3395                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3396                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3397 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3398                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3399                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3400
3401 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3402                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3403                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3404
3405 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3406 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3407
3408 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3409              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3410
3411 // Pseudo i64 compares for some floating point compares.
3412 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3413     Defs = [CPSR] in {
3414 def BCCi64 : PseudoInst<(outs),
3415     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3416      IIC_Br,
3417     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3418
3419 def BCCZi64 : PseudoInst<(outs),
3420      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3421     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3422 } // usesCustomInserter
3423
3424
3425 // Conditional moves
3426 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3427 // a two-value operand where a dag node expects two operands. :(
3428 let neverHasSideEffects = 1 in {
3429 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3430                            4, IIC_iCMOVr,
3431   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3432       RegConstraint<"$false = $Rd">;
3433 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3434                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3435                            4, IIC_iCMOVsr,
3436   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3437       RegConstraint<"$false = $Rd">;
3438 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3439                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3440                            4, IIC_iCMOVsr,
3441   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3442       RegConstraint<"$false = $Rd">;
3443
3444
3445 let isMoveImm = 1 in
3446 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3447                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3448                              4, IIC_iMOVi,
3449                              []>,
3450       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3451
3452 let isMoveImm = 1 in
3453 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3454                            (ins GPR:$false, so_imm:$imm, pred:$p),
3455                            4, IIC_iCMOVi,
3456    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3457       RegConstraint<"$false = $Rd">;
3458
3459 // Two instruction predicate mov immediate.
3460 let isMoveImm = 1 in
3461 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3462                                 (ins GPR:$false, i32imm:$src, pred:$p),
3463                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3464
3465 let isMoveImm = 1 in
3466 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3467                            (ins GPR:$false, so_imm:$imm, pred:$p),
3468                            4, IIC_iCMOVi,
3469  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3470                 RegConstraint<"$false = $Rd">;
3471 } // neverHasSideEffects
3472
3473 //===----------------------------------------------------------------------===//
3474 // Atomic operations intrinsics
3475 //
3476
3477 def MemBarrierOptOperand : AsmOperandClass {
3478   let Name = "MemBarrierOpt";
3479   let ParserMethod = "parseMemBarrierOptOperand";
3480 }
3481 def memb_opt : Operand<i32> {
3482   let PrintMethod = "printMemBOption";
3483   let ParserMatchClass = MemBarrierOptOperand;
3484 }
3485
3486 // memory barriers protect the atomic sequences
3487 let hasSideEffects = 1 in {
3488 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3489                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3490                 Requires<[IsARM, HasDB]> {
3491   bits<4> opt;
3492   let Inst{31-4} = 0xf57ff05;
3493   let Inst{3-0} = opt;
3494 }
3495 }
3496
3497 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3498                 "dsb", "\t$opt", []>,
3499                 Requires<[IsARM, HasDB]> {
3500   bits<4> opt;
3501   let Inst{31-4} = 0xf57ff04;
3502   let Inst{3-0} = opt;
3503 }
3504
3505 // ISB has only full system option
3506 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3507                 "isb", "\t$opt", []>,
3508                 Requires<[IsARM, HasDB]> {
3509   bits<4> opt;
3510   let Inst{31-4} = 0xf57ff06;
3511   let Inst{3-0} = opt;
3512 }
3513
3514 let usesCustomInserter = 1 in {
3515   let Uses = [CPSR] in {
3516     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3517       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3518       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3519     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3520       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3521       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3522     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3523       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3524       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3525     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3526       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3527       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3528     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3529       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3530       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3531     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3532       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3533       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3534     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3535       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3536       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3537     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3538       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3539       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3540     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3541       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3542       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3543     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3544       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3545       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3546     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3547       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3548       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3549     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3550       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3551       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3552     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3553       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3554       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3555     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3556       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3557       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3558     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3559       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3560       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3561     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3562       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3563       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3564     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3565       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3566       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3567     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3568       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3569       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3570     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3571       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3572       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3573     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3574       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3575       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3576     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3577       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3578       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3579     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3580       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3581       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3582     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3583       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3584       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3585     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3586       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3587       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3588     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3589       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3590       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3591     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3592       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3593       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3594     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3595       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3596       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3597     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3598       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3599       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3600     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3601       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3602       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3603     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3604       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3605       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3606
3607     def ATOMIC_SWAP_I8 : PseudoInst<
3608       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3609       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3610     def ATOMIC_SWAP_I16 : PseudoInst<
3611       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3612       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3613     def ATOMIC_SWAP_I32 : PseudoInst<
3614       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3615       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3616
3617     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3618       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3619       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3620     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3621       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3622       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3623     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3624       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3625       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3626 }
3627 }
3628
3629 let mayLoad = 1 in {
3630 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3631                     "ldrexb", "\t$Rt, $addr", []>;
3632 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3633                     "ldrexh", "\t$Rt, $addr", []>;
3634 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3635                     "ldrex", "\t$Rt, $addr", []>;
3636 let hasExtraDefRegAllocReq = 1 in
3637   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3638                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3639 }
3640
3641 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3642 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3643                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3644 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3645                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3646 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3647                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3648 }
3649
3650 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3651 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3652                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3653                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3654
3655 // Clear-Exclusive is for disassembly only.
3656 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3657                 [/* For disassembly only; pattern left blank */]>,
3658             Requires<[IsARM, HasV7]>  {
3659   let Inst{31-0} = 0b11110101011111111111000000011111;
3660 }
3661
3662 // SWP/SWPB are deprecated in V6/V7.
3663 let mayLoad = 1, mayStore = 1 in {
3664 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swp", []>;
3665 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swpb", []>;
3666 }
3667
3668 //===----------------------------------------------------------------------===//
3669 // Coprocessor Instructions.
3670 //
3671
3672 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3673             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3674             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3675             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3676                           imm:$CRm, imm:$opc2)]> {
3677   bits<4> opc1;
3678   bits<4> CRn;
3679   bits<4> CRd;
3680   bits<4> cop;
3681   bits<3> opc2;
3682   bits<4> CRm;
3683
3684   let Inst{3-0}   = CRm;
3685   let Inst{4}     = 0;
3686   let Inst{7-5}   = opc2;
3687   let Inst{11-8}  = cop;
3688   let Inst{15-12} = CRd;
3689   let Inst{19-16} = CRn;
3690   let Inst{23-20} = opc1;
3691 }
3692
3693 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3694                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3695                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3696                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3697                               imm:$CRm, imm:$opc2)]> {
3698   let Inst{31-28} = 0b1111;
3699   bits<4> opc1;
3700   bits<4> CRn;
3701   bits<4> CRd;
3702   bits<4> cop;
3703   bits<3> opc2;
3704   bits<4> CRm;
3705
3706   let Inst{3-0}   = CRm;
3707   let Inst{4}     = 0;
3708   let Inst{7-5}   = opc2;
3709   let Inst{11-8}  = cop;
3710   let Inst{15-12} = CRd;
3711   let Inst{19-16} = CRn;
3712   let Inst{23-20} = opc1;
3713 }
3714
3715 class ACI<dag oops, dag iops, string opc, string asm,
3716           IndexMode im = IndexModeNone>
3717   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3718          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3719   let Inst{27-25} = 0b110;
3720 }
3721
3722 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3723
3724   def _OFFSET : ACI<(outs),
3725       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3726       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3727     let Inst{31-28} = op31_28;
3728     let Inst{24} = 1; // P = 1
3729     let Inst{21} = 0; // W = 0
3730     let Inst{22} = 0; // D = 0
3731     let Inst{20} = load;
3732   }
3733
3734   def _PRE : ACI<(outs),
3735       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3736       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3737     let Inst{31-28} = op31_28;
3738     let Inst{24} = 1; // P = 1
3739     let Inst{21} = 1; // W = 1
3740     let Inst{22} = 0; // D = 0
3741     let Inst{20} = load;
3742   }
3743
3744   def _POST : ACI<(outs),
3745       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3746       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3747     let Inst{31-28} = op31_28;
3748     let Inst{24} = 0; // P = 0
3749     let Inst{21} = 1; // W = 1
3750     let Inst{22} = 0; // D = 0
3751     let Inst{20} = load;
3752   }
3753
3754   def _OPTION : ACI<(outs),
3755       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3756             ops),
3757       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3758     let Inst{31-28} = op31_28;
3759     let Inst{24} = 0; // P = 0
3760     let Inst{23} = 1; // U = 1
3761     let Inst{21} = 0; // W = 0
3762     let Inst{22} = 0; // D = 0
3763     let Inst{20} = load;
3764   }
3765
3766   def L_OFFSET : ACI<(outs),
3767       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3768       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3769     let Inst{31-28} = op31_28;
3770     let Inst{24} = 1; // P = 1
3771     let Inst{21} = 0; // W = 0
3772     let Inst{22} = 1; // D = 1
3773     let Inst{20} = load;
3774   }
3775
3776   def L_PRE : ACI<(outs),
3777       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3778       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3779       IndexModePre> {
3780     let Inst{31-28} = op31_28;
3781     let Inst{24} = 1; // P = 1
3782     let Inst{21} = 1; // W = 1
3783     let Inst{22} = 1; // D = 1
3784     let Inst{20} = load;
3785   }
3786
3787   def L_POST : ACI<(outs),
3788       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3789       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3790       IndexModePost> {
3791     let Inst{31-28} = op31_28;
3792     let Inst{24} = 0; // P = 0
3793     let Inst{21} = 1; // W = 1
3794     let Inst{22} = 1; // D = 1
3795     let Inst{20} = load;
3796   }
3797
3798   def L_OPTION : ACI<(outs),
3799       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3800             ops),
3801       !strconcat(!strconcat(opc, "l"), cond),
3802       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3803     let Inst{31-28} = op31_28;
3804     let Inst{24} = 0; // P = 0
3805     let Inst{23} = 1; // U = 1
3806     let Inst{21} = 0; // W = 0
3807     let Inst{22} = 1; // D = 1
3808     let Inst{20} = load;
3809   }
3810 }
3811
3812 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3813 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3814 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3815 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3816
3817 //===----------------------------------------------------------------------===//
3818 // Move between coprocessor and ARM core register -- for disassembly only
3819 //
3820
3821 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3822                 list<dag> pattern>
3823   : ABI<0b1110, oops, iops, NoItinerary, opc,
3824         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3825   let Inst{20} = direction;
3826   let Inst{4} = 1;
3827
3828   bits<4> Rt;
3829   bits<4> cop;
3830   bits<3> opc1;
3831   bits<3> opc2;
3832   bits<4> CRm;
3833   bits<4> CRn;
3834
3835   let Inst{15-12} = Rt;
3836   let Inst{11-8}  = cop;
3837   let Inst{23-21} = opc1;
3838   let Inst{7-5}   = opc2;
3839   let Inst{3-0}   = CRm;
3840   let Inst{19-16} = CRn;
3841 }
3842
3843 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3844                     (outs),
3845                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3846                          c_imm:$CRm, imm0_7:$opc2),
3847                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3848                                   imm:$CRm, imm:$opc2)]>;
3849 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3850                     (outs GPR:$Rt),
3851                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3852                          imm0_7:$opc2), []>;
3853
3854 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3855              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3856
3857 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3858                  list<dag> pattern>
3859   : ABXI<0b1110, oops, iops, NoItinerary,
3860          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3861   let Inst{31-28} = 0b1111;
3862   let Inst{20} = direction;
3863   let Inst{4} = 1;
3864
3865   bits<4> Rt;
3866   bits<4> cop;
3867   bits<3> opc1;
3868   bits<3> opc2;
3869   bits<4> CRm;
3870   bits<4> CRn;
3871
3872   let Inst{15-12} = Rt;
3873   let Inst{11-8}  = cop;
3874   let Inst{23-21} = opc1;
3875   let Inst{7-5}   = opc2;
3876   let Inst{3-0}   = CRm;
3877   let Inst{19-16} = CRn;
3878 }
3879
3880 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3881                       (outs),
3882                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3883                            c_imm:$CRm, imm0_7:$opc2),
3884                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3885                                      imm:$CRm, imm:$opc2)]>;
3886 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3887                       (outs GPR:$Rt),
3888                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3889                            imm0_7:$opc2), []>;
3890
3891 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3892                               imm:$CRm, imm:$opc2),
3893                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3894
3895 class MovRRCopro<string opc, bit direction,
3896                  list<dag> pattern = [/* For disassembly only */]>
3897   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3898         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3899         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3900   let Inst{23-21} = 0b010;
3901   let Inst{20} = direction;
3902
3903   bits<4> Rt;
3904   bits<4> Rt2;
3905   bits<4> cop;
3906   bits<4> opc1;
3907   bits<4> CRm;
3908
3909   let Inst{15-12} = Rt;
3910   let Inst{19-16} = Rt2;
3911   let Inst{11-8}  = cop;
3912   let Inst{7-4}   = opc1;
3913   let Inst{3-0}   = CRm;
3914 }
3915
3916 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3917                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3918                                      imm:$CRm)]>;
3919 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3920
3921 class MovRRCopro2<string opc, bit direction,
3922                   list<dag> pattern = [/* For disassembly only */]>
3923   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3924          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3925          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3926   let Inst{31-28} = 0b1111;
3927   let Inst{23-21} = 0b010;
3928   let Inst{20} = direction;
3929
3930   bits<4> Rt;
3931   bits<4> Rt2;
3932   bits<4> cop;
3933   bits<4> opc1;
3934   bits<4> CRm;
3935
3936   let Inst{15-12} = Rt;
3937   let Inst{19-16} = Rt2;
3938   let Inst{11-8}  = cop;
3939   let Inst{7-4}   = opc1;
3940   let Inst{3-0}   = CRm;
3941 }
3942
3943 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3944                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3945                                         imm:$CRm)]>;
3946 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3947
3948 //===----------------------------------------------------------------------===//
3949 // Move between special register and ARM core register
3950 //
3951
3952 // Move to ARM core register from Special Register
3953 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3954               "mrs", "\t$Rd, apsr", []> {
3955   bits<4> Rd;
3956   let Inst{23-16} = 0b00001111;
3957   let Inst{15-12} = Rd;
3958   let Inst{7-4} = 0b0000;
3959 }
3960
3961 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
3962
3963 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3964                  "mrs", "\t$Rd, spsr", []> {
3965   bits<4> Rd;
3966   let Inst{23-16} = 0b01001111;
3967   let Inst{15-12} = Rd;
3968   let Inst{7-4} = 0b0000;
3969 }
3970
3971 // Move from ARM core register to Special Register
3972 //
3973 // No need to have both system and application versions, the encodings are the
3974 // same and the assembly parser has no way to distinguish between them. The mask
3975 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3976 // the mask with the fields to be accessed in the special register.
3977 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3978               "msr", "\t$mask, $Rn", []> {
3979   bits<5> mask;
3980   bits<4> Rn;
3981
3982   let Inst{23} = 0;
3983   let Inst{22} = mask{4}; // R bit
3984   let Inst{21-20} = 0b10;
3985   let Inst{19-16} = mask{3-0};
3986   let Inst{15-12} = 0b1111;
3987   let Inst{11-4} = 0b00000000;
3988   let Inst{3-0} = Rn;
3989 }
3990
3991 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3992                "msr", "\t$mask, $a", []> {
3993   bits<5> mask;
3994   bits<12> a;
3995
3996   let Inst{23} = 0;
3997   let Inst{22} = mask{4}; // R bit
3998   let Inst{21-20} = 0b10;
3999   let Inst{19-16} = mask{3-0};
4000   let Inst{15-12} = 0b1111;
4001   let Inst{11-0} = a;
4002 }
4003
4004 //===----------------------------------------------------------------------===//
4005 // TLS Instructions
4006 //
4007
4008 // __aeabi_read_tp preserves the registers r1-r3.
4009 // This is a pseudo inst so that we can get the encoding right,
4010 // complete with fixup for the aeabi_read_tp function.
4011 let isCall = 1,
4012   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4013   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4014                [(set R0, ARMthread_pointer)]>;
4015 }
4016
4017 //===----------------------------------------------------------------------===//
4018 // SJLJ Exception handling intrinsics
4019 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4020 //   address and save #0 in R0 for the non-longjmp case.
4021 //   Since by its nature we may be coming from some other function to get
4022 //   here, and we're using the stack frame for the containing function to
4023 //   save/restore registers, we can't keep anything live in regs across
4024 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4025 //   when we get here from a longjmp(). We force everything out of registers
4026 //   except for our own input by listing the relevant registers in Defs. By
4027 //   doing so, we also cause the prologue/epilogue code to actively preserve
4028 //   all of the callee-saved resgisters, which is exactly what we want.
4029 //   A constant value is passed in $val, and we use the location as a scratch.
4030 //
4031 // These are pseudo-instructions and are lowered to individual MC-insts, so
4032 // no encoding information is necessary.
4033 let Defs =
4034   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4035     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4036   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4037                                NoItinerary,
4038                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4039                            Requires<[IsARM, HasVFP2]>;
4040 }
4041
4042 let Defs =
4043   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4044   hasSideEffects = 1, isBarrier = 1 in {
4045   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4046                                    NoItinerary,
4047                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4048                                 Requires<[IsARM, NoVFP]>;
4049 }
4050
4051 // FIXME: Non-Darwin version(s)
4052 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4053     Defs = [ R7, LR, SP ] in {
4054 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4055                              NoItinerary,
4056                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4057                                 Requires<[IsARM, IsDarwin]>;
4058 }
4059
4060 // eh.sjlj.dispatchsetup pseudo-instruction.
4061 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4062 // handled when the pseudo is expanded (which happens before any passes
4063 // that need the instruction size).
4064 let isBarrier = 1, hasSideEffects = 1 in
4065 def Int_eh_sjlj_dispatchsetup :
4066  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4067             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4068               Requires<[IsDarwin]>;
4069
4070 //===----------------------------------------------------------------------===//
4071 // Non-Instruction Patterns
4072 //
4073
4074 // ARMv4 indirect branch using (MOVr PC, dst)
4075 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4076   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4077                     4, IIC_Br, [(brind GPR:$dst)],
4078                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4079                   Requires<[IsARM, NoV4T]>;
4080
4081 // Large immediate handling.
4082
4083 // 32-bit immediate using two piece so_imms or movw + movt.
4084 // This is a single pseudo instruction, the benefit is that it can be remat'd
4085 // as a single unit instead of having to handle reg inputs.
4086 // FIXME: Remove this when we can do generalized remat.
4087 let isReMaterializable = 1, isMoveImm = 1 in
4088 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4089                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4090                            Requires<[IsARM]>;
4091
4092 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4093 // It also makes it possible to rematerialize the instructions.
4094 // FIXME: Remove this when we can do generalized remat and when machine licm
4095 // can properly the instructions.
4096 let isReMaterializable = 1 in {
4097 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4098                               IIC_iMOVix2addpc,
4099                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4100                         Requires<[IsARM, UseMovt]>;
4101
4102 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4103                              IIC_iMOVix2,
4104                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4105                         Requires<[IsARM, UseMovt]>;
4106
4107 let AddedComplexity = 10 in
4108 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4109                                 IIC_iMOVix2ld,
4110                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4111                     Requires<[IsARM, UseMovt]>;
4112 } // isReMaterializable
4113
4114 // ConstantPool, GlobalAddress, and JumpTable
4115 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4116             Requires<[IsARM, DontUseMovt]>;
4117 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4118 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4119             Requires<[IsARM, UseMovt]>;
4120 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4121              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4122
4123 // TODO: add,sub,and, 3-instr forms?
4124
4125 // Tail calls
4126 def : ARMPat<(ARMtcret tcGPR:$dst),
4127           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4128
4129 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4130           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4131
4132 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4133           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4134
4135 def : ARMPat<(ARMtcret tcGPR:$dst),
4136           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4137
4138 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4139           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4140
4141 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4142           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4143
4144 // Direct calls
4145 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4146       Requires<[IsARM, IsNotDarwin]>;
4147 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4148       Requires<[IsARM, IsDarwin]>;
4149
4150 // zextload i1 -> zextload i8
4151 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4152 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4153
4154 // extload -> zextload
4155 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4156 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4157 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4158 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4159
4160 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4161
4162 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4163 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4164
4165 // smul* and smla*
4166 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4167                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4168                  (SMULBB GPR:$a, GPR:$b)>;
4169 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4170                  (SMULBB GPR:$a, GPR:$b)>;
4171 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4172                       (sra GPR:$b, (i32 16))),
4173                  (SMULBT GPR:$a, GPR:$b)>;
4174 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4175                  (SMULBT GPR:$a, GPR:$b)>;
4176 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4177                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4178                  (SMULTB GPR:$a, GPR:$b)>;
4179 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4180                 (SMULTB GPR:$a, GPR:$b)>;
4181 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4182                       (i32 16)),
4183                  (SMULWB GPR:$a, GPR:$b)>;
4184 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4185                  (SMULWB GPR:$a, GPR:$b)>;
4186
4187 def : ARMV5TEPat<(add GPR:$acc,
4188                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4189                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4190                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4191 def : ARMV5TEPat<(add GPR:$acc,
4192                       (mul sext_16_node:$a, sext_16_node:$b)),
4193                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4194 def : ARMV5TEPat<(add GPR:$acc,
4195                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4196                            (sra GPR:$b, (i32 16)))),
4197                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4198 def : ARMV5TEPat<(add GPR:$acc,
4199                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4200                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4201 def : ARMV5TEPat<(add GPR:$acc,
4202                       (mul (sra GPR:$a, (i32 16)),
4203                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4204                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4205 def : ARMV5TEPat<(add GPR:$acc,
4206                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4207                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4208 def : ARMV5TEPat<(add GPR:$acc,
4209                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4210                            (i32 16))),
4211                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4212 def : ARMV5TEPat<(add GPR:$acc,
4213                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4214                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4215
4216
4217 // Pre-v7 uses MCR for synchronization barriers.
4218 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4219          Requires<[IsARM, HasV6]>;
4220
4221
4222 //===----------------------------------------------------------------------===//
4223 // Thumb Support
4224 //
4225
4226 include "ARMInstrThumb.td"
4227
4228 //===----------------------------------------------------------------------===//
4229 // Thumb2 Support
4230 //
4231
4232 include "ARMInstrThumb2.td"
4233
4234 //===----------------------------------------------------------------------===//
4235 // Floating Point Support
4236 //
4237
4238 include "ARMInstrVFP.td"
4239
4240 //===----------------------------------------------------------------------===//
4241 // Advanced SIMD (NEON) Support
4242 //
4243
4244 include "ARMInstrNEON.td"
4245
4246 //===----------------------------------------------------------------------===//
4247 // Assembler aliases
4248 //
4249
4250 // Memory barriers
4251 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4252 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4253 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4254
4255 // System instructions
4256 def : MnemonicAlias<"swi", "svc">;
4257
4258 // Load / Store Multiple
4259 def : MnemonicAlias<"ldmfd", "ldm">;
4260 def : MnemonicAlias<"ldmia", "ldm">;
4261 def : MnemonicAlias<"stmfd", "stmdb">;
4262 def : MnemonicAlias<"stmia", "stm">;
4263 def : MnemonicAlias<"stmea", "stm">;
4264
4265 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4266 // shift amount is zero (i.e., unspecified).
4267 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4268                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4269 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4270                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4271
4272 // PUSH/POP aliases for STM/LDM
4273 def : InstAlias<"push${p} $regs",
4274                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4275 def : InstAlias<"pop${p} $regs",
4276                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4277
4278 // RSB two-operand forms (optional explicit destination operand)
4279 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4280                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4281          Requires<[IsARM]>;
4282 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4283                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4284          Requires<[IsARM]>;
4285 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4286                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4287                         cc_out:$s)>, Requires<[IsARM]>;
4288 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4289                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4290                         cc_out:$s)>, Requires<[IsARM]>;
4291 // RSC two-operand forms (optional explicit destination operand)
4292 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4293                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4294          Requires<[IsARM]>;
4295 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4296                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4297          Requires<[IsARM]>;
4298 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4299                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4300                         cc_out:$s)>, Requires<[IsARM]>;
4301 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4302                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4303                         cc_out:$s)>, Requires<[IsARM]>;
4304
4305 // SSAT optional shift operand.
4306 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4307                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;