lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutGlue]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInGlue]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInGlue]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInGlue]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutGlue]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutGlue, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 153 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 154 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 155 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 156 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 157 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 158 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 159 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 160 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 161 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 162 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 163                                  AssemblerPredicate;
 164 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 165                                  AssemblerPredicate;
 166 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 167                                  AssemblerPredicate;
 168 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 169 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 170 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 171 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 172 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 173 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 174 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 175 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 176
 177 // FIXME: Eventually this will be just "hasV6T2Ops".
 178 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 179 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 180 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 181
 182 //===----------------------------------------------------------------------===//
 183 // ARM Flag Definitions.
 184
 185 class RegConstraint<string C> {
 186   string Constraints = C;
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 //  ARM specific transformation functions and pattern fragments.
 191 //
 192
 193 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_neg def below.
 195 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 200 // so_imm_not def below.
 201 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 202   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 203 }]>;
 204
 205 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 206 def imm1_15 : PatLeaf<(i32 imm), [{
 207   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 208 }]>;
 209
 210 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 211 def imm16_31 : PatLeaf<(i32 imm), [{
 212   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 213 }]>;
 214
 215 def so_imm_neg :
 216   PatLeaf<(imm), [{
 217     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 218   }], so_imm_neg_XFORM>;
 219
 220 def so_imm_not :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_not_XFORM>;
 224
 225 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 226 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 227   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 228 }]>;
 229
 230 /// Split a 32-bit immediate into two 16 bit parts.
 231 def hi16 : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 233 }]>;
 234
 235 def lo16AllZero : PatLeaf<(i32 imm), [{
 236   // Returns true if all low 16-bits are 0.
 237   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 238 }], hi16>;
 239
 240 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 241 /// [0.65535].
 242 def imm0_65535 : PatLeaf<(i32 imm), [{
 243   return (uint32_t)N->getZExtValue() < 65536;
 244 }]>;
 245
 246 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 247 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 248
 249 /// adde and sube predicates - True based on whether the carry flag output
 250 /// will be needed or not.
 251 def adde_dead_carry :
 252   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 253   [{return !N->hasAnyUseOfValue(1);}]>;
 254 def sube_dead_carry :
 255   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 256   [{return !N->hasAnyUseOfValue(1);}]>;
 257 def adde_live_carry :
 258   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 259   [{return N->hasAnyUseOfValue(1);}]>;
 260 def sube_live_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 262   [{return N->hasAnyUseOfValue(1);}]>;
 263
 264 // An 'and' node with a single use.
 265 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 266   return N->hasOneUse();
 267 }]>;
 268
 269 // An 'xor' node with a single use.
 270 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'fmul' node with a single use.
 275 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fadd' node which checks for single non-hazardous use.
 280 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 281   return hasNoVMLxHazardUse(N);
 282 }]>;
 283
 284 // An 'fsub' node which checks for single non-hazardous use.
 285 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // Operand Definitions.
 291 //
 292
 293 // Branch target.
 294 def brtarget : Operand<OtherVT> {
 295   let EncoderMethod = "getBranchTargetOpValue";
 296 }
 297
 298 def uncondbrtarget : Operand<OtherVT> {
 299   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 300 }
 301
 302 // Call target.
 303 def bltarget : Operand<i32> {
 304   // Encoded the same as branch targets.
 305   let EncoderMethod = "getBranchTargetOpValue";
 306 }
 307
 308 // A list of registers separated by comma. Used by load/store multiple.
 309 def RegListAsmOperand : AsmOperandClass {
 310   let Name = "RegList";
 311   let SuperClasses = [];
 312 }
 313
 314 def DPRRegListAsmOperand : AsmOperandClass {
 315   let Name = "DPRRegList";
 316   let SuperClasses = [];
 317 }
 318
 319 def SPRRegListAsmOperand : AsmOperandClass {
 320   let Name = "SPRRegList";
 321   let SuperClasses = [];
 322 }
 323
 324 def reglist : Operand<i32> {
 325   let EncoderMethod = "getRegisterListOpValue";
 326   let ParserMatchClass = RegListAsmOperand;
 327   let PrintMethod = "printRegisterList";
 328 }
 329
 330 def dpr_reglist : Operand<i32> {
 331   let EncoderMethod = "getRegisterListOpValue";
 332   let ParserMatchClass = DPRRegListAsmOperand;
 333   let PrintMethod = "printRegisterList";
 334 }
 335
 336 def spr_reglist : Operand<i32> {
 337   let EncoderMethod = "getRegisterListOpValue";
 338   let ParserMatchClass = SPRRegListAsmOperand;
 339   let PrintMethod = "printRegisterList";
 340 }
 341
 342 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 343 def cpinst_operand : Operand<i32> {
 344   let PrintMethod = "printCPInstOperand";
 345 }
 346
 347 // Local PC labels.
 348 def pclabel : Operand<i32> {
 349   let PrintMethod = "printPCLabel";
 350 }
 351
 352 // ADR instruction labels.
 353 def adrlabel : Operand<i32> {
 354   let EncoderMethod = "getAdrLabelOpValue";
 355 }
 356
 357 def neon_vcvt_imm32 : Operand<i32> {
 358   let EncoderMethod = "getNEONVcvtImm32OpValue";
 359 }
 360
 361 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 362 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 363     int32_t v = (int32_t)N->getZExtValue();
 364     return v == 8 || v == 16 || v == 24; }]> {
 365   let EncoderMethod = "getRotImmOpValue";
 366 }
 367
 368 // shift_imm: An integer that encodes a shift amount and the type of shift
 369 // (currently either asr or lsl) using the same encoding used for the
 370 // immediates in so_reg operands.
 371 def shift_imm : Operand<i32> {
 372   let PrintMethod = "printShiftImmOperand";
 373 }
 374
 375 // shifter_operand operands: so_reg and so_imm.
 376 def so_reg : Operand<i32>,    // reg reg imm
 377              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 378                             [shl,srl,sra,rotr]> {
 379   let EncoderMethod = "getSORegOpValue";
 380   let PrintMethod = "printSORegOperand";
 381   let MIOperandInfo = (ops GPR, GPR, i32imm);
 382 }
 383 def shift_so_reg : Operand<i32>,    // reg reg imm
 384                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 385                                   [shl,srl,sra,rotr]> {
 386   let EncoderMethod = "getSORegOpValue";
 387   let PrintMethod = "printSORegOperand";
 388   let MIOperandInfo = (ops GPR, GPR, i32imm);
 389 }
 390
 391 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 392 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 393 // represented in the imm field in the same 12-bit form that they are encoded
 394 // into so_imm instructions: the 8-bit immediate is the least significant bits
 395 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 396 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 397   let EncoderMethod = "getSOImmOpValue";
 398   let PrintMethod = "printSOImmOperand";
 399 }
 400
 401 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 402 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 403 // get the first/second pieces.
 404 def so_imm2part : PatLeaf<(imm), [{
 405       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 406 }]>;
 407
 408 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 409 ///
 410 def arm_i32imm : PatLeaf<(imm), [{
 411   if (Subtarget->hasV6T2Ops())
 412     return true;
 413   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 414 }]>;
 415
 416 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 417 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 418   return (int32_t)N->getZExtValue() < 32;
 419 }]>;
 420
 421 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 422 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 423   return (int32_t)N->getZExtValue() < 32;
 424 }]> {
 425   let EncoderMethod = "getImmMinusOneOpValue";
 426 }
 427
 428 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 429 // The imm is split into imm{15-12}, imm{11-0}
 430 //
 431 def i32imm_hilo16 : Operand<i32> {
 432   let EncoderMethod = "getHiLo16ImmOpValue";
 433 }
 434
 435 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 436 /// e.g., 0xf000ffff
 437 def bf_inv_mask_imm : Operand<i32>,
 438                       PatLeaf<(imm), [{
 439   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 440 }] > {
 441   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 442   let PrintMethod = "printBitfieldInvMaskImmOperand";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   let EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   let EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 544 // instructions, specifically VLD4-dup.
 545 def addrmode6dup : Operand<i32>,
 546                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 547   let PrintMethod = "printAddrMode6Operand";
 548   let MIOperandInfo = (ops GPR:$addr, i32imm);
 549   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 550 }
 551
 552 // addrmodepc := pc + reg
 553 //
 554 def addrmodepc : Operand<i32>,
 555                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 556   let PrintMethod = "printAddrModePCOperand";
 557   let MIOperandInfo = (ops GPR, i32imm);
 558 }
 559
 560 def nohash_imm : Operand<i32> {
 561   let PrintMethod = "printNoHashImmediate";
 562 }
 563
 564 //===----------------------------------------------------------------------===//
 565
 566 include "ARMInstrFormats.td"
 567
 568 //===----------------------------------------------------------------------===//
 569 // Multiclass helpers...
 570 //
 571
 572 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 573 /// binop that produces a value.
 574 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 575                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 576                         PatFrag opnode, bit Commutable = 0> {
 577   // The register-immediate version is re-materializable. This is useful
 578   // in particular for taking the address of a local.
 579   let isReMaterializable = 1 in {
 580   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 581                iii, opc, "\t$Rd, $Rn, $imm",
 582                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 583     bits<4> Rd;
 584     bits<4> Rn;
 585     bits<12> imm;
 586     let Inst{25} = 1;
 587     let Inst{19-16} = Rn;
 588     let Inst{15-12} = Rd;
 589     let Inst{11-0} = imm;
 590   }
 591   }
 592   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 593                iir, opc, "\t$Rd, $Rn, $Rm",
 594                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 595     bits<4> Rd;
 596     bits<4> Rn;
 597     bits<4> Rm;
 598     let Inst{25} = 0;
 599     let isCommutable = Commutable;
 600     let Inst{19-16} = Rn;
 601     let Inst{15-12} = Rd;
 602     let Inst{11-4} = 0b00000000;
 603     let Inst{3-0} = Rm;
 604   }
 605   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 606                iis, opc, "\t$Rd, $Rn, $shift",
 607                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 608     bits<4> Rd;
 609     bits<4> Rn;
 610     bits<12> shift;
 611     let Inst{25} = 0;
 612     let Inst{19-16} = Rn;
 613     let Inst{15-12} = Rd;
 614     let Inst{11-0} = shift;
 615   }
 616 }
 617
 618 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 619 /// instruction modifies the CPSR register.
 620 let isCodeGenOnly = 1, Defs = [CPSR] in {
 621 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 622                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 623                          PatFrag opnode, bit Commutable = 0> {
 624   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 625                iii, opc, "\t$Rd, $Rn, $imm",
 626                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 627     bits<4> Rd;
 628     bits<4> Rn;
 629     bits<12> imm;
 630     let Inst{25} = 1;
 631     let Inst{20} = 1;
 632     let Inst{19-16} = Rn;
 633     let Inst{15-12} = Rd;
 634     let Inst{11-0} = imm;
 635   }
 636   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 637                iir, opc, "\t$Rd, $Rn, $Rm",
 638                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 639     bits<4> Rd;
 640     bits<4> Rn;
 641     bits<4> Rm;
 642     let isCommutable = Commutable;
 643     let Inst{25} = 0;
 644     let Inst{20} = 1;
 645     let Inst{19-16} = Rn;
 646     let Inst{15-12} = Rd;
 647     let Inst{11-4} = 0b00000000;
 648     let Inst{3-0} = Rm;
 649   }
 650   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 651                iis, opc, "\t$Rd, $Rn, $shift",
 652                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 653     bits<4> Rd;
 654     bits<4> Rn;
 655     bits<12> shift;
 656     let Inst{25} = 0;
 657     let Inst{20} = 1;
 658     let Inst{19-16} = Rn;
 659     let Inst{15-12} = Rd;
 660     let Inst{11-0} = shift;
 661   }
 662 }
 663 }
 664
 665 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 666 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 667 /// a explicit result, only implicitly set CPSR.
 668 let isCompare = 1, Defs = [CPSR] in {
 669 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 670                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 671                        PatFrag opnode, bit Commutable = 0> {
 672   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 673                opc, "\t$Rn, $imm",
 674                [(opnode GPR:$Rn, so_imm:$imm)]> {
 675     bits<4> Rn;
 676     bits<12> imm;
 677     let Inst{25} = 1;
 678     let Inst{20} = 1;
 679     let Inst{19-16} = Rn;
 680     let Inst{15-12} = 0b0000;
 681     let Inst{11-0} = imm;
 682   }
 683   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 684                opc, "\t$Rn, $Rm",
 685                [(opnode GPR:$Rn, GPR:$Rm)]> {
 686     bits<4> Rn;
 687     bits<4> Rm;
 688     let isCommutable = Commutable;
 689     let Inst{25} = 0;
 690     let Inst{20} = 1;
 691     let Inst{19-16} = Rn;
 692     let Inst{15-12} = 0b0000;
 693     let Inst{11-4} = 0b00000000;
 694     let Inst{3-0} = Rm;
 695   }
 696   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 697                opc, "\t$Rn, $shift",
 698                [(opnode GPR:$Rn, so_reg:$shift)]> {
 699     bits<4> Rn;
 700     bits<12> shift;
 701     let Inst{25} = 0;
 702     let Inst{20} = 1;
 703     let Inst{19-16} = Rn;
 704     let Inst{15-12} = 0b0000;
 705     let Inst{11-0} = shift;
 706   }
 707 }
 708 }
 709
 710 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 711 /// register and one whose operand is a register rotated by 8/16/24.
 712 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 713 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 714   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 715                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 716                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 717               Requires<[IsARM, HasV6]> {
 718     bits<4> Rd;
 719     bits<4> Rm;
 720     let Inst{19-16} = 0b1111;
 721     let Inst{15-12} = Rd;
 722     let Inst{11-10} = 0b00;
 723     let Inst{3-0}   = Rm;
 724   }
 725   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 726                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 727                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 728               Requires<[IsARM, HasV6]> {
 729     bits<4> Rd;
 730     bits<4> Rm;
 731     bits<2> rot;
 732     let Inst{19-16} = 0b1111;
 733     let Inst{15-12} = Rd;
 734     let Inst{11-10} = rot;
 735     let Inst{3-0}   = Rm;
 736   }
 737 }
 738
 739 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 740   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 741                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 742                  [/* For disassembly only; pattern left blank */]>,
 743               Requires<[IsARM, HasV6]> {
 744     let Inst{19-16} = 0b1111;
 745     let Inst{11-10} = 0b00;
 746   }
 747   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 748                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 749                  [/* For disassembly only; pattern left blank */]>,
 750               Requires<[IsARM, HasV6]> {
 751     bits<2> rot;
 752     let Inst{19-16} = 0b1111;
 753     let Inst{11-10} = rot;
 754   }
 755 }
 756
 757 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 758 /// register and one whose operand is a register rotated by 8/16/24.
 759 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 760   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 761                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 762                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 763                Requires<[IsARM, HasV6]> {
 764     bits<4> Rd;
 765     bits<4> Rm;
 766     bits<4> Rn;
 767     let Inst{19-16} = Rn;
 768     let Inst{15-12} = Rd;
 769     let Inst{11-10} = 0b00;
 770     let Inst{9-4}   = 0b000111;
 771     let Inst{3-0}   = Rm;
 772   }
 773   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 774                                              rot_imm:$rot),
 775                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 776                   [(set GPR:$Rd, (opnode GPR:$Rn,
 777                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 778                   Requires<[IsARM, HasV6]> {
 779     bits<4> Rd;
 780     bits<4> Rm;
 781     bits<4> Rn;
 782     bits<2> rot;
 783     let Inst{19-16} = Rn;
 784     let Inst{15-12} = Rd;
 785     let Inst{11-10} = rot;
 786     let Inst{9-4}   = 0b000111;
 787     let Inst{3-0}   = Rm;
 788   }
 789 }
 790
 791 // For disassembly only.
 792 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 793   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 794                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 795                   [/* For disassembly only; pattern left blank */]>,
 796                Requires<[IsARM, HasV6]> {
 797     let Inst{11-10} = 0b00;
 798   }
 799   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 800                                              rot_imm:$rot),
 801                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 802                   [/* For disassembly only; pattern left blank */]>,
 803                   Requires<[IsARM, HasV6]> {
 804     bits<4> Rn;
 805     bits<2> rot;
 806     let Inst{19-16} = Rn;
 807     let Inst{11-10} = rot;
 808   }
 809 }
 810
 811 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 812 let Uses = [CPSR] in {
 813 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 814                              bit Commutable = 0> {
 815   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 816                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 817                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 818                Requires<[IsARM]> {
 819     bits<4> Rd;
 820     bits<4> Rn;
 821     bits<12> imm;
 822     let Inst{25} = 1;
 823     let Inst{15-12} = Rd;
 824     let Inst{19-16} = Rn;
 825     let Inst{11-0} = imm;
 826   }
 827   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 828                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 829                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 830                Requires<[IsARM]> {
 831     bits<4> Rd;
 832     bits<4> Rn;
 833     bits<4> Rm;
 834     let Inst{11-4} = 0b00000000;
 835     let Inst{25} = 0;
 836     let isCommutable = Commutable;
 837     let Inst{3-0} = Rm;
 838     let Inst{15-12} = Rd;
 839     let Inst{19-16} = Rn;
 840   }
 841   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 842                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 843                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 844                Requires<[IsARM]> {
 845     bits<4> Rd;
 846     bits<4> Rn;
 847     bits<12> shift;
 848     let Inst{25} = 0;
 849     let Inst{11-0} = shift;
 850     let Inst{15-12} = Rd;
 851     let Inst{19-16} = Rn;
 852   }
 853 }
 854 // Carry setting variants
 855 let isCodeGenOnly = 1, Defs = [CPSR] in {
 856 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 857                              bit Commutable = 0> {
 858   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 859                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 860                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 861                Requires<[IsARM]> {
 862     bits<4> Rd;
 863     bits<4> Rn;
 864     bits<12> imm;
 865     let Inst{15-12} = Rd;
 866     let Inst{19-16} = Rn;
 867     let Inst{11-0} = imm;
 868     let Inst{20} = 1;
 869     let Inst{25} = 1;
 870   }
 871   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 872                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 873                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 874                Requires<[IsARM]> {
 875     bits<4> Rd;
 876     bits<4> Rn;
 877     bits<4> Rm;
 878     let Inst{11-4} = 0b00000000;
 879     let isCommutable = Commutable;
 880     let Inst{3-0} = Rm;
 881     let Inst{15-12} = Rd;
 882     let Inst{19-16} = Rn;
 883     let Inst{20} = 1;
 884     let Inst{25} = 0;
 885   }
 886   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 887                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 888                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 889                Requires<[IsARM]> {
 890     bits<4> Rd;
 891     bits<4> Rn;
 892     bits<12> shift;
 893     let Inst{11-0} = shift;
 894     let Inst{15-12} = Rd;
 895     let Inst{19-16} = Rn;
 896     let Inst{20} = 1;
 897     let Inst{25} = 0;
 898   }
 899 }
 900 }
 901 }
 902
 903 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 904 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 905            InstrItinClass iir, PatFrag opnode> {
 906   // Note: We use the complex addrmode_imm12 rather than just an input
 907   // GPR and a constrained immediate so that we can use this to match
 908   // frame index references and avoid matching constant pool references.
 909   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 910                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 911                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 912     bits<4>  Rt;
 913     bits<17> addr;
 914     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 915     let Inst{19-16} = addr{16-13};  // Rn
 916     let Inst{15-12} = Rt;
 917     let Inst{11-0}  = addr{11-0};   // imm12
 918   }
 919   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 920                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 921                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 922     bits<4>  Rt;
 923     bits<17> shift;
 924     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 925     let Inst{19-16} = shift{16-13}; // Rn
 926     let Inst{15-12} = Rt;
 927     let Inst{11-0}  = shift{11-0};
 928   }
 929 }
 930 }
 931
 932 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 933            InstrItinClass iir, PatFrag opnode> {
 934   // Note: We use the complex addrmode_imm12 rather than just an input
 935   // GPR and a constrained immediate so that we can use this to match
 936   // frame index references and avoid matching constant pool references.
 937   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 938                    (ins GPR:$Rt, addrmode_imm12:$addr),
 939                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 940                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 941     bits<4> Rt;
 942     bits<17> addr;
 943     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 944     let Inst{19-16} = addr{16-13};  // Rn
 945     let Inst{15-12} = Rt;
 946     let Inst{11-0}  = addr{11-0};   // imm12
 947   }
 948   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 949                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 950                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 951     bits<4> Rt;
 952     bits<17> shift;
 953     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 954     let Inst{19-16} = shift{16-13}; // Rn
 955     let Inst{15-12} = Rt;
 956     let Inst{11-0}  = shift{11-0};
 957   }
 958 }
 959 //===----------------------------------------------------------------------===//
 960 // Instructions
 961 //===----------------------------------------------------------------------===//
 962
 963 //===----------------------------------------------------------------------===//
 964 //  Miscellaneous Instructions.
 965 //
 966
 967 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 968 /// the function.  The first operand is the ID# for this instruction, the second
 969 /// is the index into the MachineConstantPool that this is, the third is the
 970 /// size in bytes of this constant pool entry.
 971 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 972 def CONSTPOOL_ENTRY :
 973 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 974                     i32imm:$size), NoItinerary, []>;
 975
 976 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 977 // from removing one half of the matched pairs. That breaks PEI, which assumes
 978 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 979 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 980 def ADJCALLSTACKUP :
 981 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 982            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 983
 984 def ADJCALLSTACKDOWN :
 985 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 986            [(ARMcallseq_start timm:$amt)]>;
 987 }
 988
 989 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 990              [/* For disassembly only; pattern left blank */]>,
 991           Requires<[IsARM, HasV6T2]> {
 992   let Inst{27-16} = 0b001100100000;
 993   let Inst{15-8} = 0b11110000;
 994   let Inst{7-0} = 0b00000000;
 995 }
 996
 997 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 998              [/* For disassembly only; pattern left blank */]>,
 999           Requires<[IsARM, HasV6T2]> {
1000   let Inst{27-16} = 0b001100100000;
1001   let Inst{15-8} = 0b11110000;
1002   let Inst{7-0} = 0b00000001;
1003 }
1004
1005 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1006              [/* For disassembly only; pattern left blank */]>,
1007           Requires<[IsARM, HasV6T2]> {
1008   let Inst{27-16} = 0b001100100000;
1009   let Inst{15-8} = 0b11110000;
1010   let Inst{7-0} = 0b00000010;
1011 }
1012
1013 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1014              [/* For disassembly only; pattern left blank */]>,
1015           Requires<[IsARM, HasV6T2]> {
1016   let Inst{27-16} = 0b001100100000;
1017   let Inst{15-8} = 0b11110000;
1018   let Inst{7-0} = 0b00000011;
1019 }
1020
1021 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1022              "\t$dst, $a, $b",
1023              [/* For disassembly only; pattern left blank */]>,
1024           Requires<[IsARM, HasV6]> {
1025   bits<4> Rd;
1026   bits<4> Rn;
1027   bits<4> Rm;
1028   let Inst{3-0} = Rm;
1029   let Inst{15-12} = Rd;
1030   let Inst{19-16} = Rn;
1031   let Inst{27-20} = 0b01101000;
1032   let Inst{7-4} = 0b1011;
1033   let Inst{11-8} = 0b1111;
1034 }
1035
1036 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1037              [/* For disassembly only; pattern left blank */]>,
1038           Requires<[IsARM, HasV6T2]> {
1039   let Inst{27-16} = 0b001100100000;
1040   let Inst{15-8} = 0b11110000;
1041   let Inst{7-0} = 0b00000100;
1042 }
1043
1044 // The i32imm operand $val can be used by a debugger to store more information
1045 // about the breakpoint.
1046 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1047               [/* For disassembly only; pattern left blank */]>,
1048            Requires<[IsARM]> {
1049   bits<16> val;
1050   let Inst{3-0} = val{3-0};
1051   let Inst{19-8} = val{15-4};
1052   let Inst{27-20} = 0b00010010;
1053   let Inst{7-4} = 0b0111;
1054 }
1055
1056 // Change Processor State is a system instruction -- for disassembly only.
1057 // The singleton $opt operand contains the following information:
1058 // opt{4-0} = mode from Inst{4-0}
1059 // opt{5} = changemode from Inst{17}
1060 // opt{8-6} = AIF from Inst{8-6}
1061 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1062 // FIXME: Integrated assembler will need these split out.
1063 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1064               [/* For disassembly only; pattern left blank */]>,
1065           Requires<[IsARM]> {
1066   let Inst{31-28} = 0b1111;
1067   let Inst{27-20} = 0b00010000;
1068   let Inst{16} = 0;
1069   let Inst{5} = 0;
1070 }
1071
1072 // Preload signals the memory system of possible future data/instruction access.
1073 // These are for disassembly only.
1074 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1075
1076   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1077                 !strconcat(opc, "\t$addr"),
1078                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1079     bits<4> Rt;
1080     bits<17> addr;
1081     let Inst{31-26} = 0b111101;
1082     let Inst{25} = 0; // 0 for immediate form
1083     let Inst{24} = data;
1084     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1085     let Inst{22} = read;
1086     let Inst{21-20} = 0b01;
1087     let Inst{19-16} = addr{16-13};  // Rn
1088     let Inst{15-12} = Rt;
1089     let Inst{11-0}  = addr{11-0};   // imm12
1090   }
1091
1092   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1093                !strconcat(opc, "\t$shift"),
1094                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1095     bits<4> Rt;
1096     bits<17> shift;
1097     let Inst{31-26} = 0b111101;
1098     let Inst{25} = 1; // 1 for register form
1099     let Inst{24} = data;
1100     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1101     let Inst{22} = read;
1102     let Inst{21-20} = 0b01;
1103     let Inst{19-16} = shift{16-13}; // Rn
1104     let Inst{11-0}  = shift{11-0};
1105   }
1106 }
1107
1108 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1109 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1110 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1111
1112 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1113                  "setend\t$end",
1114                  [/* For disassembly only; pattern left blank */]>,
1115                Requires<[IsARM]> {
1116   bits<1> end;
1117   let Inst{31-10} = 0b1111000100000001000000;
1118   let Inst{9} = end;
1119   let Inst{8-0} = 0;
1120 }
1121
1122 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1123              [/* For disassembly only; pattern left blank */]>,
1124           Requires<[IsARM, HasV7]> {
1125   bits<4> opt;
1126   let Inst{27-4} = 0b001100100000111100001111;
1127   let Inst{3-0} = opt;
1128 }
1129
1130 // A5.4 Permanently UNDEFINED instructions.
1131 let isBarrier = 1, isTerminator = 1 in
1132 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1133                "trap", [(trap)]>,
1134            Requires<[IsARM]> {
1135   let Inst = 0xe7ffdefe;
1136 }
1137
1138 // Address computation and loads and stores in PIC mode.
1139 let isNotDuplicable = 1 in {
1140 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1141                             Size4Bytes, IIC_iALUr,
1142                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1143
1144 let AddedComplexity = 10 in {
1145 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1146                             Size4Bytes, IIC_iLoad_r,
1147                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1148
1149 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1150                             Size4Bytes, IIC_iLoad_bh_r,
1151                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1152
1153 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1154                             Size4Bytes, IIC_iLoad_bh_r,
1155                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1156
1157 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1158                             Size4Bytes, IIC_iLoad_bh_r,
1159                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1160
1161 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1162                             Size4Bytes, IIC_iLoad_bh_r,
1163                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1164 }
1165 let AddedComplexity = 10 in {
1166 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1167       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1168
1169 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1170       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1171
1172 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1173       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1174 }
1175 } // isNotDuplicable = 1
1176
1177
1178 // LEApcrel - Load a pc-relative address into a register without offending the
1179 // assembler.
1180 let neverHasSideEffects = 1, isReMaterializable = 1 in
1181 // The 'adr' mnemonic encodes differently if the label is before or after
1182 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1183 // know until then which form of the instruction will be used.
1184 def ADR : AI1<0, (outs GPR:$Rd), (ins adrlabel:$label),
1185                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1186   bits<4> Rd;
1187   bits<12> label;
1188   let Inst{27-25} = 0b001;
1189   let Inst{20} = 0;
1190   let Inst{19-16} = 0b1111;
1191   let Inst{15-12} = Rd;
1192   let Inst{11-0} = label;
1193 }
1194 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1195                     Size4Bytes, IIC_iALUi, []>;
1196
1197 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1198                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1199                       Size4Bytes, IIC_iALUi, []>;
1200
1201 //===----------------------------------------------------------------------===//
1202 //  Control Flow Instructions.
1203 //
1204
1205 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1206   // ARMV4T and above
1207   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1208                   "bx", "\tlr", [(ARMretflag)]>,
1209                Requires<[IsARM, HasV4T]> {
1210     let Inst{27-0}  = 0b0001001011111111111100011110;
1211   }
1212
1213   // ARMV4 only
1214   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1215                   "mov", "\tpc, lr", [(ARMretflag)]>,
1216                Requires<[IsARM, NoV4T]> {
1217     let Inst{27-0} = 0b0001101000001111000000001110;
1218   }
1219 }
1220
1221 // Indirect branches
1222 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1223   // ARMV4T and above
1224   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1225                   [(brind GPR:$dst)]>,
1226               Requires<[IsARM, HasV4T]> {
1227     bits<4> dst;
1228     let Inst{31-4} = 0b1110000100101111111111110001;
1229     let Inst{3-0}  = dst;
1230   }
1231
1232   // ARMV4 only
1233   // FIXME: We would really like to define this as a vanilla ARMPat like:
1234   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1235   // With that, however, we can't set isBranch, isTerminator, etc..
1236   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1237                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1238                     Requires<[IsARM, NoV4T]>;
1239 }
1240
1241 // All calls clobber the non-callee saved registers. SP is marked as
1242 // a use to prevent stack-pointer assignments that appear immediately
1243 // before calls from potentially appearing dead.
1244 let isCall = 1,
1245   // On non-Darwin platforms R9 is callee-saved.
1246   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1247           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1248           D16, D17, D18, D19, D20, D21, D22, D23,
1249           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1250   Uses = [SP] in {
1251   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1252                 IIC_Br, "bl\t$func",
1253                 [(ARMcall tglobaladdr:$func)]>,
1254             Requires<[IsARM, IsNotDarwin]> {
1255     let Inst{31-28} = 0b1110;
1256     bits<24> func;
1257     let Inst{23-0} = func;
1258   }
1259
1260   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1261                    IIC_Br, "bl", "\t$func",
1262                    [(ARMcall_pred tglobaladdr:$func)]>,
1263                 Requires<[IsARM, IsNotDarwin]> {
1264     bits<24> func;
1265     let Inst{23-0} = func;
1266   }
1267
1268   // ARMv5T and above
1269   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1270                 IIC_Br, "blx\t$func",
1271                 [(ARMcall GPR:$func)]>,
1272             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1273     bits<4> func;
1274     let Inst{31-4} = 0b1110000100101111111111110011;
1275     let Inst{3-0}   = func;
1276   }
1277
1278   // ARMv4T
1279   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1280   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1281                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1282                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1283
1284   // ARMv4
1285   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1286                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1287                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1288 }
1289
1290 let isCall = 1,
1291   // On Darwin R9 is call-clobbered.
1292   // R7 is marked as a use to prevent frame-pointer assignments from being
1293   // moved above / below calls.
1294   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1295           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1296           D16, D17, D18, D19, D20, D21, D22, D23,
1297           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1298   Uses = [R7, SP] in {
1299   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1300                 IIC_Br, "bl\t$func",
1301                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1302     let Inst{31-28} = 0b1110;
1303     bits<24> func;
1304     let Inst{23-0} = func;
1305   }
1306
1307   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1308                    IIC_Br, "bl", "\t$func",
1309                    [(ARMcall_pred tglobaladdr:$func)]>,
1310                   Requires<[IsARM, IsDarwin]> {
1311     bits<24> func;
1312     let Inst{23-0} = func;
1313   }
1314
1315   // ARMv5T and above
1316   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1317                 IIC_Br, "blx\t$func",
1318                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1319     bits<4> func;
1320     let Inst{31-4} = 0b1110000100101111111111110011;
1321     let Inst{3-0}   = func;
1322   }
1323
1324   // ARMv4T
1325   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1326   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1327                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1328                   Requires<[IsARM, HasV4T, IsDarwin]>;
1329
1330   // ARMv4
1331   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1332                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1333                   Requires<[IsARM, NoV4T, IsDarwin]>;
1334 }
1335
1336 // Tail calls.
1337
1338 // FIXME: These should probably be xformed into the non-TC versions of the
1339 // instructions as part of MC lowering.
1340 // FIXME: These seem to be used for both Thumb and ARM instruction selection.
1341 // Thumb should have its own version since the instruction is actually
1342 // different, even though the mnemonic is the same.
1343 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1344   // Darwin versions.
1345   let Defs = [R0, R1, R2, R3, R9, R12,
1346               D0, D1, D2, D3, D4, D5, D6, D7,
1347               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1348               D27, D28, D29, D30, D31, PC],
1349       Uses = [SP] in {
1350     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1351                        IIC_Br, []>, Requires<[IsDarwin]>;
1352
1353     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1354                        IIC_Br, []>, Requires<[IsDarwin]>;
1355
1356     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1357                    IIC_Br, "b\t$dst  @ TAILCALL",
1358                    []>, Requires<[IsARM, IsDarwin]>;
1359
1360     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1361                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1362                    []>, Requires<[IsThumb, IsDarwin]>;
1363
1364     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1365                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1366                    []>, Requires<[IsDarwin]> {
1367       bits<4> dst;
1368       let Inst{31-4} = 0b1110000100101111111111110001;
1369       let Inst{3-0}  = dst;
1370     }
1371   }
1372
1373   // Non-Darwin versions (the difference is R9).
1374   let Defs = [R0, R1, R2, R3, R12,
1375               D0, D1, D2, D3, D4, D5, D6, D7,
1376               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1377               D27, D28, D29, D30, D31, PC],
1378       Uses = [SP] in {
1379     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1380                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1381
1382     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1383                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1384
1385     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1386                    IIC_Br, "b\t$dst  @ TAILCALL",
1387                    []>, Requires<[IsARM, IsNotDarwin]>;
1388
1389     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1390                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1391                    []>, Requires<[IsThumb, IsNotDarwin]>;
1392
1393     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1394                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1395                    []>, Requires<[IsNotDarwin]> {
1396       bits<4> dst;
1397       let Inst{31-4} = 0b1110000100101111111111110001;
1398       let Inst{3-0}  = dst;
1399     }
1400   }
1401 }
1402
1403 let isBranch = 1, isTerminator = 1 in {
1404   // B is "predicable" since it can be xformed into a Bcc.
1405   let isBarrier = 1 in {
1406     let isPredicable = 1 in
1407     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1408                 "b\t$target", [(br bb:$target)]> {
1409       bits<24> target;
1410       let Inst{31-28} = 0b1110;
1411       let Inst{23-0} = target;
1412     }
1413
1414     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1415     def BR_JTr : ARMPseudoInst<(outs),
1416                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1417                       SizeSpecial, IIC_Br,
1418                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1419     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1420     // into i12 and rs suffixed versions.
1421     def BR_JTm : ARMPseudoInst<(outs),
1422                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1423                      SizeSpecial, IIC_Br,
1424                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1425                        imm:$id)]>;
1426     def BR_JTadd : ARMPseudoInst<(outs),
1427                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1428                    SizeSpecial, IIC_Br,
1429                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1430                      imm:$id)]>;
1431     } // isNotDuplicable = 1, isIndirectBranch = 1
1432   } // isBarrier = 1
1433
1434   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1435   // a two-value operand where a dag node expects two operands. :(
1436   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1437                IIC_Br, "b", "\t$target",
1438                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1439     bits<24> target;
1440     let Inst{23-0} = target;
1441   }
1442 }
1443
1444 // Branch and Exchange Jazelle -- for disassembly only
1445 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1446               [/* For disassembly only; pattern left blank */]> {
1447   let Inst{23-20} = 0b0010;
1448   //let Inst{19-8} = 0xfff;
1449   let Inst{7-4} = 0b0010;
1450 }
1451
1452 // Secure Monitor Call is a system instruction -- for disassembly only
1453 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1454               [/* For disassembly only; pattern left blank */]> {
1455   bits<4> opt;
1456   let Inst{23-4} = 0b01100000000000000111;
1457   let Inst{3-0} = opt;
1458 }
1459
1460 // Supervisor Call (Software Interrupt) -- for disassembly only
1461 let isCall = 1, Uses = [SP] in {
1462 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1463               [/* For disassembly only; pattern left blank */]> {
1464   bits<24> svc;
1465   let Inst{23-0} = svc;
1466 }
1467 }
1468
1469 // Store Return State is a system instruction -- for disassembly only
1470 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1471 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1472                 NoItinerary, "srs${amode}\tsp!, $mode",
1473                 [/* For disassembly only; pattern left blank */]> {
1474   let Inst{31-28} = 0b1111;
1475   let Inst{22-20} = 0b110; // W = 1
1476 }
1477
1478 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1479                 NoItinerary, "srs${amode}\tsp, $mode",
1480                 [/* For disassembly only; pattern left blank */]> {
1481   let Inst{31-28} = 0b1111;
1482   let Inst{22-20} = 0b100; // W = 0
1483 }
1484
1485 // Return From Exception is a system instruction -- for disassembly only
1486 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1487                 NoItinerary, "rfe${amode}\t$base!",
1488                 [/* For disassembly only; pattern left blank */]> {
1489   let Inst{31-28} = 0b1111;
1490   let Inst{22-20} = 0b011; // W = 1
1491 }
1492
1493 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1494                 NoItinerary, "rfe${amode}\t$base",
1495                 [/* For disassembly only; pattern left blank */]> {
1496   let Inst{31-28} = 0b1111;
1497   let Inst{22-20} = 0b001; // W = 0
1498 }
1499 } // isCodeGenOnly = 1
1500
1501 //===----------------------------------------------------------------------===//
1502 //  Load / store Instructions.
1503 //
1504
1505 // Load
1506
1507
1508 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1509                     UnOpFrag<(load node:$Src)>>;
1510 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1511                     UnOpFrag<(zextloadi8 node:$Src)>>;
1512 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1513                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1514 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1515                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1516
1517 // Special LDR for loads from non-pc-relative constpools.
1518 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1519     isReMaterializable = 1 in
1520 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1521                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1522                  []> {
1523   bits<4> Rt;
1524   bits<17> addr;
1525   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1526   let Inst{19-16} = 0b1111;
1527   let Inst{15-12} = Rt;
1528   let Inst{11-0}  = addr{11-0};   // imm12
1529 }
1530
1531 // Loads with zero extension
1532 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1533                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1534                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1535
1536 // Loads with sign extension
1537 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1538                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1539                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1540
1541 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1542                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1543                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1544
1545 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1546     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1547 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1548 //        how to represent that such that tblgen is happy and we don't
1549 //        mark this codegen only?
1550 // Load doubleword
1551 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1552                  (ins addrmode3:$addr), LdMiscFrm,
1553                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1554                  []>, Requires<[IsARM, HasV5TE]>;
1555 }
1556
1557 // Indexed loads
1558 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1559   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1560                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1561                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1562     // {17-14}  Rn
1563     // {13}     1 == Rm, 0 == imm12
1564     // {12}     isAdd
1565     // {11-0}   imm12/Rm
1566     bits<18> addr;
1567     let Inst{25} = addr{13};
1568     let Inst{23} = addr{12};
1569     let Inst{19-16} = addr{17-14};
1570     let Inst{11-0} = addr{11-0};
1571   }
1572   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1573                       (ins GPR:$Rn, am2offset:$offset),
1574                       IndexModePost, LdFrm, itin,
1575                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1576     // {13}     1 == Rm, 0 == imm12
1577     // {12}     isAdd
1578     // {11-0}   imm12/Rm
1579     bits<14> offset;
1580     bits<4> Rn;
1581     let Inst{25} = offset{13};
1582     let Inst{23} = offset{12};
1583     let Inst{19-16} = Rn;
1584     let Inst{11-0} = offset{11-0};
1585   }
1586 }
1587
1588 let mayLoad = 1, neverHasSideEffects = 1 in {
1589 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1590 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1591 }
1592
1593 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1594   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1595                         (ins addrmode3:$addr), IndexModePre,
1596                         LdMiscFrm, itin,
1597                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1598     bits<14> addr;
1599     let Inst{23}    = addr{8};      // U bit
1600     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1601     let Inst{19-16} = addr{12-9};   // Rn
1602     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1603     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1604   }
1605   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1606                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1607                         LdMiscFrm, itin,
1608                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1609     bits<10> offset;
1610     bits<4> Rn;
1611     let Inst{23}    = offset{8};      // U bit
1612     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1613     let Inst{19-16} = Rn;
1614     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1615     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1616   }
1617 }
1618
1619 let mayLoad = 1, neverHasSideEffects = 1 in {
1620 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1621 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1622 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1623 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1624 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1625 } // mayLoad = 1, neverHasSideEffects = 1
1626
1627 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1628 let mayLoad = 1, neverHasSideEffects = 1 in {
1629 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1630                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1631                    LdFrm, IIC_iLoad_ru,
1632                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1633   let Inst{21} = 1; // overwrite
1634 }
1635 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1636                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1637                   LdFrm, IIC_iLoad_bh_ru,
1638                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1639   let Inst{21} = 1; // overwrite
1640 }
1641 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1642                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1643                  LdMiscFrm, IIC_iLoad_bh_ru,
1644                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1645   let Inst{21} = 1; // overwrite
1646 }
1647 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1648                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1649                  LdMiscFrm, IIC_iLoad_bh_ru,
1650                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1651   let Inst{21} = 1; // overwrite
1652 }
1653 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1654                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1655                  LdMiscFrm, IIC_iLoad_bh_ru,
1656                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1657   let Inst{21} = 1; // overwrite
1658 }
1659 }
1660
1661 // Store
1662
1663 // Stores with truncate
1664 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1665                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1666                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1667
1668 // Store doubleword
1669 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1670     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1671 def STRD : AI3str<0b1111, (outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1672                StMiscFrm, IIC_iStore_d_r,
1673                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1674
1675 // Indexed stores
1676 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1677                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1678                      IndexModePre, StFrm, IIC_iStore_ru,
1679                      "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1680                      [(set GPR:$Rn_wb,
1681                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1682
1683 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1684                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1685                      IndexModePost, StFrm, IIC_iStore_ru,
1686                      "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1687                      [(set GPR:$Rn_wb,
1688                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1689
1690 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1691                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1692                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1693                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1694                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1695                                         GPR:$Rn, am2offset:$offset))]>;
1696 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1697                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1698                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1699                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1700                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1701                                         GPR:$Rn, am2offset:$offset))]>;
1702
1703 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1704                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1705                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1706                      "strh", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1707                      [(set GPR:$Rn_wb,
1708                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1709
1710 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1711                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1712                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1713                      "strh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1714                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1715                                         GPR:$Rn, am3offset:$offset))]>;
1716
1717 // For disassembly only
1718 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1719                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1720                      StMiscFrm, IIC_iStore_d_ru,
1721                      "strd", "\t$src1, $src2, [$base, $offset]!",
1722                      "$base = $base_wb", []>;
1723
1724 // For disassembly only
1725 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1726                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1727                      StMiscFrm, IIC_iStore_d_ru,
1728                      "strd", "\t$src1, $src2, [$base], $offset",
1729                      "$base = $base_wb", []>;
1730
1731 // STRT, STRBT, and STRHT are for disassembly only.
1732
1733 def STRT : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1734                     (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1735                     IndexModeNone, StFrm, IIC_iStore_ru,
1736                     "strt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1737                     [/* For disassembly only; pattern left blank */]> {
1738   let Inst{21} = 1; // overwrite
1739 }
1740
1741 def STRBT : AI2stridx<1, 0, (outs GPR:$Rn_wb),
1742                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1743                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1744                      "strbt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1745                      [/* For disassembly only; pattern left blank */]> {
1746   let Inst{21} = 1; // overwrite
1747 }
1748
1749 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1750                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1751                     StMiscFrm, IIC_iStore_bh_ru,
1752                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1753                     [/* For disassembly only; pattern left blank */]> {
1754   let Inst{21} = 1; // overwrite
1755 }
1756
1757 //===----------------------------------------------------------------------===//
1758 //  Load / store multiple Instructions.
1759 //
1760
1761 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1762                          InstrItinClass itin, InstrItinClass itin_upd> {
1763   def IA :
1764     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1765          IndexModeNone, f, itin,
1766          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1767     let Inst{24-23} = 0b01;       // Increment After
1768     let Inst{21}    = 0;          // No writeback
1769     let Inst{20}    = L_bit;
1770   }
1771   def IA_UPD :
1772     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1773          IndexModeUpd, f, itin_upd,
1774          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1775     let Inst{24-23} = 0b01;       // Increment After
1776     let Inst{21}    = 1;          // Writeback
1777     let Inst{20}    = L_bit;
1778   }
1779   def DA :
1780     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1781          IndexModeNone, f, itin,
1782          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1783     let Inst{24-23} = 0b00;       // Decrement After
1784     let Inst{21}    = 0;          // No writeback
1785     let Inst{20}    = L_bit;
1786   }
1787   def DA_UPD :
1788     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1789          IndexModeUpd, f, itin_upd,
1790          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1791     let Inst{24-23} = 0b00;       // Decrement After
1792     let Inst{21}    = 1;          // Writeback
1793     let Inst{20}    = L_bit;
1794   }
1795   def DB :
1796     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1797          IndexModeNone, f, itin,
1798          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1799     let Inst{24-23} = 0b10;       // Decrement Before
1800     let Inst{21}    = 0;          // No writeback
1801     let Inst{20}    = L_bit;
1802   }
1803   def DB_UPD :
1804     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1805          IndexModeUpd, f, itin_upd,
1806          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1807     let Inst{24-23} = 0b10;       // Decrement Before
1808     let Inst{21}    = 1;          // Writeback
1809     let Inst{20}    = L_bit;
1810   }
1811   def IB :
1812     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1813          IndexModeNone, f, itin,
1814          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1815     let Inst{24-23} = 0b11;       // Increment Before
1816     let Inst{21}    = 0;          // No writeback
1817     let Inst{20}    = L_bit;
1818   }
1819   def IB_UPD :
1820     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1821          IndexModeUpd, f, itin_upd,
1822          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1823     let Inst{24-23} = 0b11;       // Increment Before
1824     let Inst{21}    = 1;          // Writeback
1825     let Inst{20}    = L_bit;
1826   }
1827 }
1828
1829 let neverHasSideEffects = 1 in {
1830
1831 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1832 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1833
1834 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1835 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1836
1837 } // neverHasSideEffects
1838
1839 // Load / Store Multiple Mnemonic Aliases
1840 def : MnemonicAlias<"ldm", "ldmia">;
1841 def : MnemonicAlias<"stm", "stmia">;
1842
1843 // FIXME: remove when we have a way to marking a MI with these properties.
1844 // FIXME: Should pc be an implicit operand like PICADD, etc?
1845 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1846     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1847 // FIXME: Should be a pseudo-instruction.
1848 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1849                                       reglist:$regs, variable_ops),
1850                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1851                      "ldmia${p}\t$Rn!, $regs",
1852                      "$Rn = $wb", []> {
1853   let Inst{24-23} = 0b01;       // Increment After
1854   let Inst{21}    = 1;          // Writeback
1855   let Inst{20}    = 1;          // Load
1856 }
1857
1858 //===----------------------------------------------------------------------===//
1859 //  Move Instructions.
1860 //
1861
1862 let neverHasSideEffects = 1 in
1863 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1864                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1865   bits<4> Rd;
1866   bits<4> Rm;
1867
1868   let Inst{11-4} = 0b00000000;
1869   let Inst{25} = 0;
1870   let Inst{3-0} = Rm;
1871   let Inst{15-12} = Rd;
1872 }
1873
1874 // A version for the smaller set of tail call registers.
1875 let neverHasSideEffects = 1 in
1876 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1877                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1878   bits<4> Rd;
1879   bits<4> Rm;
1880
1881   let Inst{11-4} = 0b00000000;
1882   let Inst{25} = 0;
1883   let Inst{3-0} = Rm;
1884   let Inst{15-12} = Rd;
1885 }
1886
1887 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1888                 DPSoRegFrm, IIC_iMOVsr,
1889                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1890                 UnaryDP {
1891   bits<4> Rd;
1892   bits<12> src;
1893   let Inst{15-12} = Rd;
1894   let Inst{11-0} = src;
1895   let Inst{25} = 0;
1896 }
1897
1898 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1899 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1900                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1901   bits<4> Rd;
1902   bits<12> imm;
1903   let Inst{25} = 1;
1904   let Inst{15-12} = Rd;
1905   let Inst{19-16} = 0b0000;
1906   let Inst{11-0} = imm;
1907 }
1908
1909 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1910 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
1911                  DPFrm, IIC_iMOVi,
1912                  "movw", "\t$Rd, $imm",
1913                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1914                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1915   bits<4> Rd;
1916   bits<16> imm;
1917   let Inst{15-12} = Rd;
1918   let Inst{11-0}  = imm{11-0};
1919   let Inst{19-16} = imm{15-12};
1920   let Inst{20} = 0;
1921   let Inst{25} = 1;
1922 }
1923
1924 let Constraints = "$src = $Rd" in
1925 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
1926                   DPFrm, IIC_iMOVi,
1927                   "movt", "\t$Rd, $imm",
1928                   [(set GPR:$Rd,
1929                         (or (and GPR:$src, 0xffff),
1930                             lo16AllZero:$imm))]>, UnaryDP,
1931                   Requires<[IsARM, HasV6T2]> {
1932   bits<4> Rd;
1933   bits<16> imm;
1934   let Inst{15-12} = Rd;
1935   let Inst{11-0}  = imm{11-0};
1936   let Inst{19-16} = imm{15-12};
1937   let Inst{20} = 0;
1938   let Inst{25} = 1;
1939 }
1940
1941 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1942       Requires<[IsARM, HasV6T2]>;
1943
1944 let Uses = [CPSR] in
1945 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
1946                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1947                     Requires<[IsARM]>;
1948
1949 // These aren't really mov instructions, but we have to define them this way
1950 // due to flag operands.
1951
1952 let Defs = [CPSR] in {
1953 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1954                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1955                       Requires<[IsARM]>;
1956 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1957                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1958                       Requires<[IsARM]>;
1959 }
1960
1961 //===----------------------------------------------------------------------===//
1962 //  Extend Instructions.
1963 //
1964
1965 // Sign extenders
1966
1967 defm SXTB  : AI_ext_rrot<0b01101010,
1968                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1969 defm SXTH  : AI_ext_rrot<0b01101011,
1970                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1971
1972 defm SXTAB : AI_exta_rrot<0b01101010,
1973                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1974 defm SXTAH : AI_exta_rrot<0b01101011,
1975                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1976
1977 // For disassembly only
1978 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1979
1980 // For disassembly only
1981 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1982
1983 // Zero extenders
1984
1985 let AddedComplexity = 16 in {
1986 defm UXTB   : AI_ext_rrot<0b01101110,
1987                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1988 defm UXTH   : AI_ext_rrot<0b01101111,
1989                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1990 defm UXTB16 : AI_ext_rrot<0b01101100,
1991                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1992
1993 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1994 //        The transformation should probably be done as a combiner action
1995 //        instead so we can include a check for masking back in the upper
1996 //        eight bits of the source into the lower eight bits of the result.
1997 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1998 //               (UXTB16r_rot GPR:$Src, 24)>;
1999 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2000                (UXTB16r_rot GPR:$Src, 8)>;
2001
2002 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2003                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2004 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2005                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2006 }
2007
2008 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2009 // For disassembly only
2010 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2011
2012
2013 def SBFX  : I<(outs GPR:$Rd),
2014               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2015                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2016                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2017                Requires<[IsARM, HasV6T2]> {
2018   bits<4> Rd;
2019   bits<4> Rn;
2020   bits<5> lsb;
2021   bits<5> width;
2022   let Inst{27-21} = 0b0111101;
2023   let Inst{6-4}   = 0b101;
2024   let Inst{20-16} = width;
2025   let Inst{15-12} = Rd;
2026   let Inst{11-7}  = lsb;
2027   let Inst{3-0}   = Rn;
2028 }
2029
2030 def UBFX  : I<(outs GPR:$Rd),
2031               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2032                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2033                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2034                Requires<[IsARM, HasV6T2]> {
2035   bits<4> Rd;
2036   bits<4> Rn;
2037   bits<5> lsb;
2038   bits<5> width;
2039   let Inst{27-21} = 0b0111111;
2040   let Inst{6-4}   = 0b101;
2041   let Inst{20-16} = width;
2042   let Inst{15-12} = Rd;
2043   let Inst{11-7}  = lsb;
2044   let Inst{3-0}   = Rn;
2045 }
2046
2047 //===----------------------------------------------------------------------===//
2048 //  Arithmetic Instructions.
2049 //
2050
2051 defm ADD  : AsI1_bin_irs<0b0100, "add",
2052                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2053                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2054 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2055                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2056                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2057
2058 // ADD and SUB with 's' bit set.
2059 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2060                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2061                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2062 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2063                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2064                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2065
2066 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2067                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2068 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2069                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2070
2071 // ADC and SUBC with 's' bit set.
2072 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2073                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2074 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2075                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2076
2077 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2078                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2079                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2080   bits<4> Rd;
2081   bits<4> Rn;
2082   bits<12> imm;
2083   let Inst{25} = 1;
2084   let Inst{15-12} = Rd;
2085   let Inst{19-16} = Rn;
2086   let Inst{11-0} = imm;
2087 }
2088
2089 // The reg/reg form is only defined for the disassembler; for codegen it is
2090 // equivalent to SUBrr.
2091 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2092                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2093                  [/* For disassembly only; pattern left blank */]> {
2094   bits<4> Rd;
2095   bits<4> Rn;
2096   bits<4> Rm;
2097   let Inst{11-4} = 0b00000000;
2098   let Inst{25} = 0;
2099   let Inst{3-0} = Rm;
2100   let Inst{15-12} = Rd;
2101   let Inst{19-16} = Rn;
2102 }
2103
2104 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2105                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2106                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2107   bits<4> Rd;
2108   bits<4> Rn;
2109   bits<12> shift;
2110   let Inst{25} = 0;
2111   let Inst{11-0} = shift;
2112   let Inst{15-12} = Rd;
2113   let Inst{19-16} = Rn;
2114 }
2115
2116 // RSB with 's' bit set.
2117 let isCodeGenOnly = 1, Defs = [CPSR] in {
2118 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2119                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2120                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2121   bits<4> Rd;
2122   bits<4> Rn;
2123   bits<12> imm;
2124   let Inst{25} = 1;
2125   let Inst{20} = 1;
2126   let Inst{15-12} = Rd;
2127   let Inst{19-16} = Rn;
2128   let Inst{11-0} = imm;
2129 }
2130 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2131                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2132                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2133   bits<4> Rd;
2134   bits<4> Rn;
2135   bits<12> shift;
2136   let Inst{25} = 0;
2137   let Inst{20} = 1;
2138   let Inst{11-0} = shift;
2139   let Inst{15-12} = Rd;
2140   let Inst{19-16} = Rn;
2141 }
2142 }
2143
2144 let Uses = [CPSR] in {
2145 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2146                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2147                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2148                  Requires<[IsARM]> {
2149   bits<4> Rd;
2150   bits<4> Rn;
2151   bits<12> imm;
2152   let Inst{25} = 1;
2153   let Inst{15-12} = Rd;
2154   let Inst{19-16} = Rn;
2155   let Inst{11-0} = imm;
2156 }
2157 // The reg/reg form is only defined for the disassembler; for codegen it is
2158 // equivalent to SUBrr.
2159 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2160                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2161                  [/* For disassembly only; pattern left blank */]> {
2162   bits<4> Rd;
2163   bits<4> Rn;
2164   bits<4> Rm;
2165   let Inst{11-4} = 0b00000000;
2166   let Inst{25} = 0;
2167   let Inst{3-0} = Rm;
2168   let Inst{15-12} = Rd;
2169   let Inst{19-16} = Rn;
2170 }
2171 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2172                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2173                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2174                  Requires<[IsARM]> {
2175   bits<4> Rd;
2176   bits<4> Rn;
2177   bits<12> shift;
2178   let Inst{25} = 0;
2179   let Inst{11-0} = shift;
2180   let Inst{15-12} = Rd;
2181   let Inst{19-16} = Rn;
2182 }
2183 }
2184
2185 // FIXME: Allow these to be predicated.
2186 let isCodeGenOnly = 1, Defs = [CPSR], Uses = [CPSR] in {
2187 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2188                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2189                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2190                   Requires<[IsARM]> {
2191   bits<4> Rd;
2192   bits<4> Rn;
2193   bits<12> imm;
2194   let Inst{25} = 1;
2195   let Inst{20} = 1;
2196   let Inst{15-12} = Rd;
2197   let Inst{19-16} = Rn;
2198   let Inst{11-0} = imm;
2199 }
2200 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2201                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2202                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2203                   Requires<[IsARM]> {
2204   bits<4> Rd;
2205   bits<4> Rn;
2206   bits<12> shift;
2207   let Inst{25} = 0;
2208   let Inst{20} = 1;
2209   let Inst{11-0} = shift;
2210   let Inst{15-12} = Rd;
2211   let Inst{19-16} = Rn;
2212 }
2213 }
2214
2215 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2216 // The assume-no-carry-in form uses the negation of the input since add/sub
2217 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2218 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2219 // details.
2220 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2221              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2222 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2223              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2224 // The with-carry-in form matches bitwise not instead of the negation.
2225 // Effectively, the inverse interpretation of the carry flag already accounts
2226 // for part of the negation.
2227 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2228              (SBCri  GPR:$src, so_imm_not:$imm)>;
2229
2230 // Note: These are implemented in C++ code, because they have to generate
2231 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2232 // cannot produce.
2233 // (mul X, 2^n+1) -> (add (X << n), X)
2234 // (mul X, 2^n-1) -> (rsb X, (X << n))
2235
2236 // ARM Arithmetic Instruction -- for disassembly only
2237 // GPR:$dst = GPR:$a op GPR:$b
2238 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2239           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2240   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2241        opc, "\t$Rd, $Rn, $Rm", pattern> {
2242   bits<4> Rd;
2243   bits<4> Rn;
2244   bits<4> Rm;
2245   let Inst{27-20} = op27_20;
2246   let Inst{11-4} = op11_4;
2247   let Inst{19-16} = Rn;
2248   let Inst{15-12} = Rd;
2249   let Inst{3-0}   = Rm;
2250 }
2251
2252 // Saturating add/subtract -- for disassembly only
2253
2254 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2255                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2256 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2257                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2258 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2259 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2260
2261 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2262 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2263 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2264 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2265 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2266 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2267 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2268 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2269 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2270 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2271 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2272 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2273
2274 // Signed/Unsigned add/subtract -- for disassembly only
2275
2276 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2277 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2278 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2279 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2280 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2281 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2282 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2283 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2284 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2285 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2286 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2287 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2288
2289 // Signed/Unsigned halving add/subtract -- for disassembly only
2290
2291 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2292 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2293 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2294 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2295 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2296 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2297 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2298 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2299 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2300 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2301 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2302 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2303
2304 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2305
2306 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2307                 MulFrm /* for convenience */, NoItinerary, "usad8",
2308                 "\t$Rd, $Rn, $Rm", []>,
2309              Requires<[IsARM, HasV6]> {
2310   bits<4> Rd;
2311   bits<4> Rn;
2312   bits<4> Rm;
2313   let Inst{27-20} = 0b01111000;
2314   let Inst{15-12} = 0b1111;
2315   let Inst{7-4} = 0b0001;
2316   let Inst{19-16} = Rd;
2317   let Inst{11-8} = Rm;
2318   let Inst{3-0} = Rn;
2319 }
2320 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2321                 MulFrm /* for convenience */, NoItinerary, "usada8",
2322                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2323              Requires<[IsARM, HasV6]> {
2324   bits<4> Rd;
2325   bits<4> Rn;
2326   bits<4> Rm;
2327   bits<4> Ra;
2328   let Inst{27-20} = 0b01111000;
2329   let Inst{7-4} = 0b0001;
2330   let Inst{19-16} = Rd;
2331   let Inst{15-12} = Ra;
2332   let Inst{11-8} = Rm;
2333   let Inst{3-0} = Rn;
2334 }
2335
2336 // Signed/Unsigned saturate -- for disassembly only
2337
2338 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2339               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2340               [/* For disassembly only; pattern left blank */]> {
2341   bits<4> Rd;
2342   bits<5> sat_imm;
2343   bits<4> Rn;
2344   bits<8> sh;
2345   let Inst{27-21} = 0b0110101;
2346   let Inst{5-4} = 0b01;
2347   let Inst{20-16} = sat_imm;
2348   let Inst{15-12} = Rd;
2349   let Inst{11-7} = sh{7-3};
2350   let Inst{6} = sh{0};
2351   let Inst{3-0} = Rn;
2352 }
2353
2354 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2355                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2356                 [/* For disassembly only; pattern left blank */]> {
2357   bits<4> Rd;
2358   bits<4> sat_imm;
2359   bits<4> Rn;
2360   let Inst{27-20} = 0b01101010;
2361   let Inst{11-4} = 0b11110011;
2362   let Inst{15-12} = Rd;
2363   let Inst{19-16} = sat_imm;
2364   let Inst{3-0} = Rn;
2365 }
2366
2367 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2368               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2369               [/* For disassembly only; pattern left blank */]> {
2370   bits<4> Rd;
2371   bits<5> sat_imm;
2372   bits<4> Rn;
2373   bits<8> sh;
2374   let Inst{27-21} = 0b0110111;
2375   let Inst{5-4} = 0b01;
2376   let Inst{15-12} = Rd;
2377   let Inst{11-7} = sh{7-3};
2378   let Inst{6} = sh{0};
2379   let Inst{20-16} = sat_imm;
2380   let Inst{3-0} = Rn;
2381 }
2382
2383 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2384                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2385                 [/* For disassembly only; pattern left blank */]> {
2386   bits<4> Rd;
2387   bits<4> sat_imm;
2388   bits<4> Rn;
2389   let Inst{27-20} = 0b01101110;
2390   let Inst{11-4} = 0b11110011;
2391   let Inst{15-12} = Rd;
2392   let Inst{19-16} = sat_imm;
2393   let Inst{3-0} = Rn;
2394 }
2395
2396 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2397 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2398
2399 //===----------------------------------------------------------------------===//
2400 //  Bitwise Instructions.
2401 //
2402
2403 defm AND   : AsI1_bin_irs<0b0000, "and",
2404                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2405                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2406 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2407                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2408                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2409 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2410                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2411                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2412 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2413                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2414                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2415
2416 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2417                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2418                "bfc", "\t$Rd, $imm", "$src = $Rd",
2419                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2420                Requires<[IsARM, HasV6T2]> {
2421   bits<4> Rd;
2422   bits<10> imm;
2423   let Inst{27-21} = 0b0111110;
2424   let Inst{6-0}   = 0b0011111;
2425   let Inst{15-12} = Rd;
2426   let Inst{11-7}  = imm{4-0}; // lsb
2427   let Inst{20-16} = imm{9-5}; // width
2428 }
2429
2430 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2431 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2432                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2433                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2434                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2435                                 bf_inv_mask_imm:$imm))]>,
2436                Requires<[IsARM, HasV6T2]> {
2437   bits<4> Rd;
2438   bits<4> Rn;
2439   bits<10> imm;
2440   let Inst{27-21} = 0b0111110;
2441   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2442   let Inst{15-12} = Rd;
2443   let Inst{11-7}  = imm{4-0}; // lsb
2444   let Inst{20-16} = imm{9-5}; // width
2445   let Inst{3-0}   = Rn;
2446 }
2447
2448 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2449                   "mvn", "\t$Rd, $Rm",
2450                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2451   bits<4> Rd;
2452   bits<4> Rm;
2453   let Inst{25} = 0;
2454   let Inst{19-16} = 0b0000;
2455   let Inst{11-4} = 0b00000000;
2456   let Inst{15-12} = Rd;
2457   let Inst{3-0} = Rm;
2458 }
2459 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2460                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2461                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2462   bits<4> Rd;
2463   bits<12> shift;
2464   let Inst{25} = 0;
2465   let Inst{19-16} = 0b0000;
2466   let Inst{15-12} = Rd;
2467   let Inst{11-0} = shift;
2468 }
2469 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2470 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2471                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2472                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2473   bits<4> Rd;
2474   bits<12> imm;
2475   let Inst{25} = 1;
2476   let Inst{19-16} = 0b0000;
2477   let Inst{15-12} = Rd;
2478   let Inst{11-0} = imm;
2479 }
2480
2481 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2482              (BICri GPR:$src, so_imm_not:$imm)>;
2483
2484 //===----------------------------------------------------------------------===//
2485 //  Multiply Instructions.
2486 //
2487 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2488              string opc, string asm, list<dag> pattern>
2489   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2490   bits<4> Rd;
2491   bits<4> Rm;
2492   bits<4> Rn;
2493   let Inst{19-16} = Rd;
2494   let Inst{11-8}  = Rm;
2495   let Inst{3-0}   = Rn;
2496 }
2497 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2498              string opc, string asm, list<dag> pattern>
2499   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2500   bits<4> RdLo;
2501   bits<4> RdHi;
2502   bits<4> Rm;
2503   bits<4> Rn;
2504   let Inst{19-16} = RdHi;
2505   let Inst{15-12} = RdLo;
2506   let Inst{11-8}  = Rm;
2507   let Inst{3-0}   = Rn;
2508 }
2509
2510 let isCommutable = 1 in {
2511 let Constraints = "@earlyclobber $Rd" in
2512 def MULv5: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2513                       IIC_iMUL32, [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2514                       Requires<[IsARM, NoV6]>;
2515
2516 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2517                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2518                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2519                    Requires<[IsARM, HasV6]>;
2520 }
2521
2522 let Constraints = "@earlyclobber $Rd" in
2523 def MLAv5: PseudoInst<(outs GPR:$Rd),
2524                       (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2525                       IIC_iMAC32, [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm),
2526                                                       GPR:$Ra))]>,
2527                       Requires<[IsARM, NoV6]> {
2528   bits<4> Ra;
2529   let Inst{15-12} = Ra;
2530 }
2531 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2532                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2533                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2534                    Requires<[IsARM, HasV6]> {
2535   bits<4> Ra;
2536   let Inst{15-12} = Ra;
2537 }
2538
2539 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2540                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2541                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2542                    Requires<[IsARM, HasV6T2]> {
2543   bits<4> Rd;
2544   bits<4> Rm;
2545   bits<4> Rn;
2546   bits<4> Ra;
2547   let Inst{19-16} = Rd;
2548   let Inst{15-12} = Ra;
2549   let Inst{11-8}  = Rm;
2550   let Inst{3-0}   = Rn;
2551 }
2552
2553 // Extra precision multiplies with low / high results
2554
2555 let neverHasSideEffects = 1 in {
2556 let isCommutable = 1 in {
2557 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2558 def SMULLv5 : PseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2559                          (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2560                          IIC_iMUL64, []>,
2561                          Requires<[IsARM, NoV6]>;
2562
2563 def UMULLv5 : PseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2564                          (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2565                          IIC_iMUL64, []>,
2566                          Requires<[IsARM, NoV6]>;
2567 }
2568
2569 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2570                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2571                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2572                     Requires<[IsARM, HasV6]>;
2573
2574 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2575                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2576                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2577                     Requires<[IsARM, HasV6]>;
2578 }
2579
2580 // Multiply + accumulate
2581 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2582 def SMLALv5 : PseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2583                          (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2584                          IIC_iMAC64, []>,
2585                          Requires<[IsARM, NoV6]>;
2586 def UMLALv5 : PseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2587                          (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2588                          IIC_iMAC64, []>,
2589                          Requires<[IsARM, NoV6]>;
2590 def UMAALv5 : PseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2591                          (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2592                          IIC_iMAC64, []>,
2593                          Requires<[IsARM, NoV6]>;
2594
2595 }
2596
2597 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2598                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2599                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2600                     Requires<[IsARM, HasV6]>;
2601 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2602                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2603                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2604                     Requires<[IsARM, HasV6]>;
2605
2606 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2607                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2608                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2609                     Requires<[IsARM, HasV6]> {
2610   bits<4> RdLo;
2611   bits<4> RdHi;
2612   bits<4> Rm;
2613   bits<4> Rn;
2614   let Inst{19-16} = RdLo;
2615   let Inst{15-12} = RdHi;
2616   let Inst{11-8}  = Rm;
2617   let Inst{3-0}   = Rn;
2618 }
2619 } // neverHasSideEffects
2620
2621 // Most significant word multiply
2622 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2623                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2624                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2625             Requires<[IsARM, HasV6]> {
2626   let Inst{15-12} = 0b1111;
2627 }
2628
2629 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2630                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2631                [/* For disassembly only; pattern left blank */]>,
2632             Requires<[IsARM, HasV6]> {
2633   let Inst{15-12} = 0b1111;
2634 }
2635
2636 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2637                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2638                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2639                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2640             Requires<[IsARM, HasV6]>;
2641
2642 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2643                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2644                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2645                [/* For disassembly only; pattern left blank */]>,
2646             Requires<[IsARM, HasV6]>;
2647
2648 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2649                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2650                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2651                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2652             Requires<[IsARM, HasV6]>;
2653
2654 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2655                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2656                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2657                [/* For disassembly only; pattern left blank */]>,
2658             Requires<[IsARM, HasV6]>;
2659
2660 multiclass AI_smul<string opc, PatFrag opnode> {
2661   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2662               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2663               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2664                                       (sext_inreg GPR:$Rm, i16)))]>,
2665            Requires<[IsARM, HasV5TE]>;
2666
2667   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2668               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2669               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2670                                       (sra GPR:$Rm, (i32 16))))]>,
2671            Requires<[IsARM, HasV5TE]>;
2672
2673   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2674               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2675               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2676                                       (sext_inreg GPR:$Rm, i16)))]>,
2677            Requires<[IsARM, HasV5TE]>;
2678
2679   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2680               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2681               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2682                                       (sra GPR:$Rm, (i32 16))))]>,
2683             Requires<[IsARM, HasV5TE]>;
2684
2685   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2686               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2687               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2688                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2689            Requires<[IsARM, HasV5TE]>;
2690
2691   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2692               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2693               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2694                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2695             Requires<[IsARM, HasV5TE]>;
2696 }
2697
2698
2699 multiclass AI_smla<string opc, PatFrag opnode> {
2700   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2701               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2702               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2703               [(set GPR:$Rd, (add GPR:$Ra,
2704                                (opnode (sext_inreg GPR:$Rn, i16),
2705                                        (sext_inreg GPR:$Rm, i16))))]>,
2706            Requires<[IsARM, HasV5TE]>;
2707
2708   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2709               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2710               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2711               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2712                                                    (sra GPR:$Rm, (i32 16)))))]>,
2713            Requires<[IsARM, HasV5TE]>;
2714
2715   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2716               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2717               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2718               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2719                                                 (sext_inreg GPR:$Rm, i16))))]>,
2720            Requires<[IsARM, HasV5TE]>;
2721
2722   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2723               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2724               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2725              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2726                                                    (sra GPR:$Rm, (i32 16)))))]>,
2727             Requires<[IsARM, HasV5TE]>;
2728
2729   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2730               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2731               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2732               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2733                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2734            Requires<[IsARM, HasV5TE]>;
2735
2736   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2737               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2738               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2739               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2740                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2741             Requires<[IsARM, HasV5TE]>;
2742 }
2743
2744 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2745 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2746
2747 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2748 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2749                       (ins GPR:$Rn, GPR:$Rm),
2750                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2751                       [/* For disassembly only; pattern left blank */]>,
2752               Requires<[IsARM, HasV5TE]>;
2753
2754 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2755                       (ins GPR:$Rn, GPR:$Rm),
2756                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2757                       [/* For disassembly only; pattern left blank */]>,
2758               Requires<[IsARM, HasV5TE]>;
2759
2760 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2761                       (ins GPR:$Rn, GPR:$Rm),
2762                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2763                       [/* For disassembly only; pattern left blank */]>,
2764               Requires<[IsARM, HasV5TE]>;
2765
2766 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2767                       (ins GPR:$Rn, GPR:$Rm),
2768                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2769                       [/* For disassembly only; pattern left blank */]>,
2770               Requires<[IsARM, HasV5TE]>;
2771
2772 // Helper class for AI_smld -- for disassembly only
2773 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2774                     InstrItinClass itin, string opc, string asm>
2775   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2776   bits<4> Rn;
2777   bits<4> Rm;
2778   let Inst{4}     = 1;
2779   let Inst{5}     = swap;
2780   let Inst{6}     = sub;
2781   let Inst{7}     = 0;
2782   let Inst{21-20} = 0b00;
2783   let Inst{22}    = long;
2784   let Inst{27-23} = 0b01110;
2785   let Inst{11-8}  = Rm;
2786   let Inst{3-0}   = Rn;
2787 }
2788 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2789                 InstrItinClass itin, string opc, string asm>
2790   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2791   bits<4> Rd;
2792   let Inst{15-12} = 0b1111;
2793   let Inst{19-16} = Rd;
2794 }
2795 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2796                 InstrItinClass itin, string opc, string asm>
2797   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2798   bits<4> Ra;
2799   let Inst{15-12} = Ra;
2800 }
2801 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2802                   InstrItinClass itin, string opc, string asm>
2803   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2804   bits<4> RdLo;
2805   bits<4> RdHi;
2806   let Inst{19-16} = RdHi;
2807   let Inst{15-12} = RdLo;
2808 }
2809
2810 multiclass AI_smld<bit sub, string opc> {
2811
2812   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2813                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2814
2815   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2816                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2817
2818   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2819                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2820                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2821
2822   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2823                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2824                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2825
2826 }
2827
2828 defm SMLA : AI_smld<0, "smla">;
2829 defm SMLS : AI_smld<1, "smls">;
2830
2831 multiclass AI_sdml<bit sub, string opc> {
2832
2833   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2834                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2835   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2836                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2837 }
2838
2839 defm SMUA : AI_sdml<0, "smua">;
2840 defm SMUS : AI_sdml<1, "smus">;
2841
2842 //===----------------------------------------------------------------------===//
2843 //  Misc. Arithmetic Instructions.
2844 //
2845
2846 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2847               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2848               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2849
2850 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2851               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2852               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2853            Requires<[IsARM, HasV6T2]>;
2854
2855 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2856               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2857               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2858
2859 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2860                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2861                [(set GPR:$Rd,
2862                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2863                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2864                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2865                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2866                Requires<[IsARM, HasV6]>;
2867
2868 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2869                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2870                [(set GPR:$Rd,
2871                   (sext_inreg
2872                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2873                         (shl GPR:$Rm, (i32 8))), i16))]>,
2874                Requires<[IsARM, HasV6]>;
2875
2876 def lsl_shift_imm : SDNodeXForm<imm, [{
2877   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2878   return CurDAG->getTargetConstant(Sh, MVT::i32);
2879 }]>;
2880
2881 def lsl_amt : PatLeaf<(i32 imm), [{
2882   return (N->getZExtValue() < 32);
2883 }], lsl_shift_imm>;
2884
2885 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2886                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2887                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2888                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2889                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2890                                        0xFFFF0000)))]>,
2891                Requires<[IsARM, HasV6]>;
2892
2893 // Alternate cases for PKHBT where identities eliminate some nodes.
2894 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2895                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2896 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2897                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2898
2899 def asr_shift_imm : SDNodeXForm<imm, [{
2900   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2901   return CurDAG->getTargetConstant(Sh, MVT::i32);
2902 }]>;
2903
2904 def asr_amt : PatLeaf<(i32 imm), [{
2905   return (N->getZExtValue() <= 32);
2906 }], asr_shift_imm>;
2907
2908 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2909 // will match the pattern below.
2910 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2911                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2912                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2913                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2914                                   (and (sra GPR:$Rm, asr_amt:$sh),
2915                                        0xFFFF)))]>,
2916                Requires<[IsARM, HasV6]>;
2917
2918 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2919 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2920 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2921                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2922 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2923                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2924                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2925
2926 //===----------------------------------------------------------------------===//
2927 //  Comparison Instructions...
2928 //
2929
2930 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2931                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2932                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2933
2934 // ARMcmpZ can re-use the above instruction definitions.
2935 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
2936              (CMPri   GPR:$src, so_imm:$imm)>;
2937 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
2938              (CMPrr   GPR:$src, GPR:$rhs)>;
2939 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
2940              (CMPrs   GPR:$src, so_reg:$rhs)>;
2941
2942 // FIXME: We have to be careful when using the CMN instruction and comparison
2943 // with 0. One would expect these two pieces of code should give identical
2944 // results:
2945 //
2946 //   rsbs r1, r1, 0
2947 //   cmp  r0, r1
2948 //   mov  r0, #0
2949 //   it   ls
2950 //   mov  r0, #1
2951 //
2952 // and:
2953 //
2954 //   cmn  r0, r1
2955 //   mov  r0, #0
2956 //   it   ls
2957 //   mov  r0, #1
2958 //
2959 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2960 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2961 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2962 // value of r0 and the carry bit (because the "carry bit" parameter to
2963 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2964 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2965 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2966 // parameter to AddWithCarry is defined as 0).
2967 //
2968 // When x is 0 and unsigned:
2969 //
2970 //    x = 0
2971 //   ~x = 0xFFFF FFFF
2972 //   ~x + 1 = 0x1 0000 0000
2973 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2974 //
2975 // Therefore, we should disable CMN when comparing against zero, until we can
2976 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2977 // when it's a comparison which doesn't look at the 'carry' flag).
2978 //
2979 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2980 //
2981 // This is related to <rdar://problem/7569620>.
2982 //
2983 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2984 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2985
2986 // Note that TST/TEQ don't set all the same flags that CMP does!
2987 defm TST  : AI1_cmp_irs<0b1000, "tst",
2988                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2989                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2990 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2991                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2992                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2993
2994 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2995                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2996                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2997
2998 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2999 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3000
3001 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3002              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3003
3004 // Pseudo i64 compares for some floating point compares.
3005 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3006     Defs = [CPSR] in {
3007 def BCCi64 : PseudoInst<(outs),
3008     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3009      IIC_Br,
3010     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3011
3012 def BCCZi64 : PseudoInst<(outs),
3013      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3014     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3015 } // usesCustomInserter
3016
3017
3018 // Conditional moves
3019 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3020 // a two-value operand where a dag node expects two operands. :(
3021 // FIXME: These should all be pseudo-instructions that get expanded to
3022 //        the normal MOV instructions. That would fix the dependency on
3023 //        special casing them in tblgen.
3024 let neverHasSideEffects = 1 in {
3025 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3026                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3027       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3028                 RegConstraint<"$false = $Rd">, UnaryDP {
3029   bits<4> Rd;
3030   bits<4> Rm;
3031   let Inst{25} = 0;
3032   let Inst{20} = 0;
3033   let Inst{15-12} = Rd;
3034   let Inst{11-4} = 0b00000000;
3035   let Inst{3-0} = Rm;
3036 }
3037
3038 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3039                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3040                 "mov", "\t$Rd, $shift",
3041    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3042                 RegConstraint<"$false = $Rd">, UnaryDP {
3043   bits<4> Rd;
3044   bits<12> shift;
3045   let Inst{25} = 0;
3046   let Inst{20} = 0;
3047   let Inst{19-16} = 0;
3048   let Inst{15-12} = Rd;
3049   let Inst{11-0} = shift;
3050 }
3051
3052 let isMoveImm = 1 in
3053 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm_hilo16:$imm),
3054                  DPFrm, IIC_iMOVi,
3055                  "movw", "\t$Rd, $imm",
3056                  []>,
3057                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3058                  UnaryDP {
3059   bits<4> Rd;
3060   bits<16> imm;
3061   let Inst{25} = 1;
3062   let Inst{20} = 0;
3063   let Inst{19-16} = imm{15-12};
3064   let Inst{15-12} = Rd;
3065   let Inst{11-0}  = imm{11-0};
3066 }
3067
3068 let isMoveImm = 1 in
3069 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3070                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3071                 "mov", "\t$Rd, $imm",
3072    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3073                 RegConstraint<"$false = $Rd">, UnaryDP {
3074   bits<4> Rd;
3075   bits<12> imm;
3076   let Inst{25} = 1;
3077   let Inst{20} = 0;
3078   let Inst{19-16} = 0b0000;
3079   let Inst{15-12} = Rd;
3080   let Inst{11-0} = imm;
3081 }
3082
3083 // Two instruction predicate mov immediate.
3084 let isMoveImm = 1 in
3085 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3086                              (ins GPR:$false, i32imm:$src, pred:$p),
3087                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3088
3089 let isMoveImm = 1 in
3090 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3091                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3092                 "mvn", "\t$Rd, $imm",
3093  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3094                 RegConstraint<"$false = $Rd">, UnaryDP {
3095   bits<4> Rd;
3096   bits<12> imm;
3097   let Inst{25} = 1;
3098   let Inst{20} = 0;
3099   let Inst{19-16} = 0b0000;
3100   let Inst{15-12} = Rd;
3101   let Inst{11-0} = imm;
3102 }
3103 } // neverHasSideEffects
3104
3105 //===----------------------------------------------------------------------===//
3106 // Atomic operations intrinsics
3107 //
3108
3109 def memb_opt : Operand<i32> {
3110   let PrintMethod = "printMemBOption";
3111 }
3112
3113 // memory barriers protect the atomic sequences
3114 let hasSideEffects = 1 in {
3115 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3116                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3117                 Requires<[IsARM, HasDB]> {
3118   bits<4> opt;
3119   let Inst{31-4} = 0xf57ff05;
3120   let Inst{3-0} = opt;
3121 }
3122
3123 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3124                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3125                        [(ARMMemBarrierMCR GPR:$zero)]>,
3126                        Requires<[IsARM, HasV6]> {
3127   // FIXME: add encoding
3128 }
3129 }
3130
3131 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3132                 "dsb", "\t$opt",
3133                 [/* For disassembly only; pattern left blank */]>,
3134                 Requires<[IsARM, HasDB]> {
3135   bits<4> opt;
3136   let Inst{31-4} = 0xf57ff04;
3137   let Inst{3-0} = opt;
3138 }
3139
3140 // ISB has only full system option -- for disassembly only
3141 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3142                 Requires<[IsARM, HasDB]> {
3143   let Inst{31-4} = 0xf57ff06;
3144   let Inst{3-0} = 0b1111;
3145 }
3146
3147 let usesCustomInserter = 1 in {
3148   let Uses = [CPSR] in {
3149     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3150       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3151       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3152     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3153       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3154       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3155     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3156       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3157       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3158     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3159       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3160       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3161     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3162       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3163       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3164     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3165       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3166       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3167     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3168       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3169       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3170     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3171       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3172       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3173     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3174       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3175       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3176     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3177       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3178       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3179     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3180       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3181       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3182     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3183       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3184       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3185     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3186       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3187       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3188     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3189       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3190       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3191     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3192       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3193       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3194     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3196       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3197     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3199       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3200     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3202       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3203
3204     def ATOMIC_SWAP_I8 : PseudoInst<
3205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3206       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3207     def ATOMIC_SWAP_I16 : PseudoInst<
3208       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3209       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3210     def ATOMIC_SWAP_I32 : PseudoInst<
3211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3212       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3213
3214     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3215       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3216       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3217     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3218       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3219       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3220     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3221       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3222       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3223 }
3224 }
3225
3226 let mayLoad = 1 in {
3227 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3228                     "ldrexb", "\t$Rt, [$Rn]",
3229                     []>;
3230 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3231                     "ldrexh", "\t$Rt, [$Rn]",
3232                     []>;
3233 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3234                     "ldrex", "\t$Rt, [$Rn]",
3235                     []>;
3236 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3237                     NoItinerary,
3238                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3239                     []>;
3240 }
3241
3242 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3243 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3244                     NoItinerary,
3245                     "strexb", "\t$Rd, $src, [$Rn]",
3246                     []>;
3247 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3248                     NoItinerary,
3249                     "strexh", "\t$Rd, $Rt, [$Rn]",
3250                     []>;
3251 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3252                     NoItinerary,
3253                     "strex", "\t$Rd, $Rt, [$Rn]",
3254                     []>;
3255 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3256                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3257                     NoItinerary,
3258                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3259                     []>;
3260 }
3261
3262 // Clear-Exclusive is for disassembly only.
3263 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3264                 [/* For disassembly only; pattern left blank */]>,
3265             Requires<[IsARM, HasV7]>  {
3266   let Inst{31-0} = 0b11110101011111111111000000011111;
3267 }
3268
3269 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3270 let mayLoad = 1 in {
3271 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3272              [/* For disassembly only; pattern left blank */]>;
3273 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3274              [/* For disassembly only; pattern left blank */]>;
3275 }
3276
3277 //===----------------------------------------------------------------------===//
3278 // TLS Instructions
3279 //
3280
3281 // __aeabi_read_tp preserves the registers r1-r3.
3282 // This is a pseudo inst so that we can get the encoding right,
3283 // complete with fixup for the aeabi_read_tp function.
3284 let isCall = 1,
3285   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3286   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3287                [(set R0, ARMthread_pointer)]>;
3288 }
3289
3290 //===----------------------------------------------------------------------===//
3291 // SJLJ Exception handling intrinsics
3292 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3293 //   address and save #0 in R0 for the non-longjmp case.
3294 //   Since by its nature we may be coming from some other function to get
3295 //   here, and we're using the stack frame for the containing function to
3296 //   save/restore registers, we can't keep anything live in regs across
3297 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3298 //   when we get here from a longjmp(). We force everthing out of registers
3299 //   except for our own input by listing the relevant registers in Defs. By
3300 //   doing so, we also cause the prologue/epilogue code to actively preserve
3301 //   all of the callee-saved resgisters, which is exactly what we want.
3302 //   A constant value is passed in $val, and we use the location as a scratch.
3303 //
3304 // These are pseudo-instructions and are lowered to individual MC-insts, so
3305 // no encoding information is necessary.
3306 let Defs =
3307   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3308     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3309     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3310     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3311   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3312                                NoItinerary,
3313                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3314                            Requires<[IsARM, HasVFP2]>;
3315 }
3316
3317 let Defs =
3318   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3319   hasSideEffects = 1, isBarrier = 1 in {
3320   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3321                                    NoItinerary,
3322                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3323                                 Requires<[IsARM, NoVFP]>;
3324 }
3325
3326 // FIXME: Non-Darwin version(s)
3327 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3328     Defs = [ R7, LR, SP ] in {
3329 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3330                              NoItinerary,
3331                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3332                                 Requires<[IsARM, IsDarwin]>;
3333 }
3334
3335 // eh.sjlj.dispatchsetup pseudo-instruction.
3336 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3337 // handled when the pseudo is expanded (which happens before any passes
3338 // that need the instruction size).
3339 let isBarrier = 1, hasSideEffects = 1 in
3340 def Int_eh_sjlj_dispatchsetup :
3341  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3342             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3343               Requires<[IsDarwin]>;
3344
3345 //===----------------------------------------------------------------------===//
3346 // Non-Instruction Patterns
3347 //
3348
3349 // Large immediate handling.
3350
3351 // 32-bit immediate using two piece so_imms or movw + movt.
3352 // This is a single pseudo instruction, the benefit is that it can be remat'd
3353 // as a single unit instead of having to handle reg inputs.
3354 // FIXME: Remove this when we can do generalized remat.
3355 let isReMaterializable = 1, isMoveImm = 1 in
3356 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3357                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3358                            Requires<[IsARM]>;
3359
3360 // ConstantPool, GlobalAddress, and JumpTable
3361 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3362             Requires<[IsARM, DontUseMovt]>;
3363 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3364 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3365             Requires<[IsARM, UseMovt]>;
3366 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3367              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3368
3369 // TODO: add,sub,and, 3-instr forms?
3370
3371 // Tail calls
3372 def : ARMPat<(ARMtcret tcGPR:$dst),
3373           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3374
3375 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3376           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3377
3378 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3379           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3380
3381 def : ARMPat<(ARMtcret tcGPR:$dst),
3382           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3383
3384 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3385           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3386
3387 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3388           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3389
3390 // Direct calls
3391 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3392       Requires<[IsARM, IsNotDarwin]>;
3393 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3394       Requires<[IsARM, IsDarwin]>;
3395
3396 // zextload i1 -> zextload i8
3397 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3398 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3399
3400 // extload -> zextload
3401 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3402 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3403 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3404 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3405
3406 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3407
3408 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3409 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3410
3411 // smul* and smla*
3412 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3413                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3414                  (SMULBB GPR:$a, GPR:$b)>;
3415 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3416                  (SMULBB GPR:$a, GPR:$b)>;
3417 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3418                       (sra GPR:$b, (i32 16))),
3419                  (SMULBT GPR:$a, GPR:$b)>;
3420 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3421                  (SMULBT GPR:$a, GPR:$b)>;
3422 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3423                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3424                  (SMULTB GPR:$a, GPR:$b)>;
3425 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3426                 (SMULTB GPR:$a, GPR:$b)>;
3427 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3428                       (i32 16)),
3429                  (SMULWB GPR:$a, GPR:$b)>;
3430 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3431                  (SMULWB GPR:$a, GPR:$b)>;
3432
3433 def : ARMV5TEPat<(add GPR:$acc,
3434                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3435                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3436                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3437 def : ARMV5TEPat<(add GPR:$acc,
3438                       (mul sext_16_node:$a, sext_16_node:$b)),
3439                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3440 def : ARMV5TEPat<(add GPR:$acc,
3441                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3442                            (sra GPR:$b, (i32 16)))),
3443                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3444 def : ARMV5TEPat<(add GPR:$acc,
3445                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3446                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3447 def : ARMV5TEPat<(add GPR:$acc,
3448                       (mul (sra GPR:$a, (i32 16)),
3449                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3450                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3451 def : ARMV5TEPat<(add GPR:$acc,
3452                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3453                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3454 def : ARMV5TEPat<(add GPR:$acc,
3455                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3456                            (i32 16))),
3457                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3458 def : ARMV5TEPat<(add GPR:$acc,
3459                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3460                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3461
3462 //===----------------------------------------------------------------------===//
3463 // Thumb Support
3464 //
3465
3466 include "ARMInstrThumb.td"
3467
3468 //===----------------------------------------------------------------------===//
3469 // Thumb2 Support
3470 //
3471
3472 include "ARMInstrThumb2.td"
3473
3474 //===----------------------------------------------------------------------===//
3475 // Floating Point Support
3476 //
3477
3478 include "ARMInstrVFP.td"
3479
3480 //===----------------------------------------------------------------------===//
3481 // Advanced SIMD (NEON) Support
3482 //
3483
3484 include "ARMInstrNEON.td"
3485
3486 //===----------------------------------------------------------------------===//
3487 // Coprocessor Instructions.  For disassembly only.
3488 //
3489
3490 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3491             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3492             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3493               [/* For disassembly only; pattern left blank */]> {
3494   let Inst{4} = 0;
3495 }
3496
3497 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3498                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3499                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3500                [/* For disassembly only; pattern left blank */]> {
3501   let Inst{31-28} = 0b1111;
3502   let Inst{4} = 0;
3503 }
3504
3505 class ACI<dag oops, dag iops, string opc, string asm>
3506   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3507       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3508   let Inst{27-25} = 0b110;
3509 }
3510
3511 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3512
3513   def _OFFSET : ACI<(outs),
3514       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3515       opc, "\tp$cop, cr$CRd, $addr"> {
3516     let Inst{31-28} = op31_28;
3517     let Inst{24} = 1; // P = 1
3518     let Inst{21} = 0; // W = 0
3519     let Inst{22} = 0; // D = 0
3520     let Inst{20} = load;
3521   }
3522
3523   def _PRE : ACI<(outs),
3524       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3525       opc, "\tp$cop, cr$CRd, $addr!"> {
3526     let Inst{31-28} = op31_28;
3527     let Inst{24} = 1; // P = 1
3528     let Inst{21} = 1; // W = 1
3529     let Inst{22} = 0; // D = 0
3530     let Inst{20} = load;
3531   }
3532
3533   def _POST : ACI<(outs),
3534       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3535       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3536     let Inst{31-28} = op31_28;
3537     let Inst{24} = 0; // P = 0
3538     let Inst{21} = 1; // W = 1
3539     let Inst{22} = 0; // D = 0
3540     let Inst{20} = load;
3541   }
3542
3543   def _OPTION : ACI<(outs),
3544       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3545       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3546     let Inst{31-28} = op31_28;
3547     let Inst{24} = 0; // P = 0
3548     let Inst{23} = 1; // U = 1
3549     let Inst{21} = 0; // W = 0
3550     let Inst{22} = 0; // D = 0
3551     let Inst{20} = load;
3552   }
3553
3554   def L_OFFSET : ACI<(outs),
3555       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3556       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3557     let Inst{31-28} = op31_28;
3558     let Inst{24} = 1; // P = 1
3559     let Inst{21} = 0; // W = 0
3560     let Inst{22} = 1; // D = 1
3561     let Inst{20} = load;
3562   }
3563
3564   def L_PRE : ACI<(outs),
3565       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3566       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3567     let Inst{31-28} = op31_28;
3568     let Inst{24} = 1; // P = 1
3569     let Inst{21} = 1; // W = 1
3570     let Inst{22} = 1; // D = 1
3571     let Inst{20} = load;
3572   }
3573
3574   def L_POST : ACI<(outs),
3575       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3576       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3577     let Inst{31-28} = op31_28;
3578     let Inst{24} = 0; // P = 0
3579     let Inst{21} = 1; // W = 1
3580     let Inst{22} = 1; // D = 1
3581     let Inst{20} = load;
3582   }
3583
3584   def L_OPTION : ACI<(outs),
3585       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3586       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3587     let Inst{31-28} = op31_28;
3588     let Inst{24} = 0; // P = 0
3589     let Inst{23} = 1; // U = 1
3590     let Inst{21} = 0; // W = 0
3591     let Inst{22} = 1; // D = 1
3592     let Inst{20} = load;
3593   }
3594 }
3595
3596 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3597 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3598 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3599 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3600
3601 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3602               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3603               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3604               [/* For disassembly only; pattern left blank */]> {
3605   let Inst{20} = 0;
3606   let Inst{4} = 1;
3607 }
3608
3609 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3610                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3611                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3612                 [/* For disassembly only; pattern left blank */]> {
3613   let Inst{31-28} = 0b1111;
3614   let Inst{20} = 0;
3615   let Inst{4} = 1;
3616 }
3617
3618 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3619               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3620               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3621               [/* For disassembly only; pattern left blank */]> {
3622   let Inst{20} = 1;
3623   let Inst{4} = 1;
3624 }
3625
3626 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3627                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3628                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3629                 [/* For disassembly only; pattern left blank */]> {
3630   let Inst{31-28} = 0b1111;
3631   let Inst{20} = 1;
3632   let Inst{4} = 1;
3633 }
3634
3635 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3636                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3637                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3638                [/* For disassembly only; pattern left blank */]> {
3639   let Inst{23-20} = 0b0100;
3640 }
3641
3642 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3643                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3644                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3645                  [/* For disassembly only; pattern left blank */]> {
3646   let Inst{31-28} = 0b1111;
3647   let Inst{23-20} = 0b0100;
3648 }
3649
3650 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3651                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3652                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3653                [/* For disassembly only; pattern left blank */]> {
3654   let Inst{23-20} = 0b0101;
3655 }
3656
3657 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3658                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3659                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3660                  [/* For disassembly only; pattern left blank */]> {
3661   let Inst{31-28} = 0b1111;
3662   let Inst{23-20} = 0b0101;
3663 }
3664
3665 //===----------------------------------------------------------------------===//
3666 // Move between special register and ARM core register -- for disassembly only
3667 //
3668
3669 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3670               [/* For disassembly only; pattern left blank */]> {
3671   let Inst{23-20} = 0b0000;
3672   let Inst{7-4} = 0b0000;
3673 }
3674
3675 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3676               [/* For disassembly only; pattern left blank */]> {
3677   let Inst{23-20} = 0b0100;
3678   let Inst{7-4} = 0b0000;
3679 }
3680
3681 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3682               "msr", "\tcpsr$mask, $src",
3683               [/* For disassembly only; pattern left blank */]> {
3684   let Inst{23-20} = 0b0010;
3685   let Inst{7-4} = 0b0000;
3686 }
3687
3688 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3689               "msr", "\tcpsr$mask, $a",
3690               [/* For disassembly only; pattern left blank */]> {
3691   let Inst{23-20} = 0b0010;
3692   let Inst{7-4} = 0b0000;
3693 }
3694
3695 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3696               "msr", "\tspsr$mask, $src",
3697               [/* For disassembly only; pattern left blank */]> {
3698   let Inst{23-20} = 0b0110;
3699   let Inst{7-4} = 0b0000;
3700 }
3701
3702 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3703               "msr", "\tspsr$mask, $a",
3704               [/* For disassembly only; pattern left blank */]> {
3705   let Inst{23-20} = 0b0110;
3706   let Inst{7-4} = 0b0000;
3707 }