lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 225 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 226 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 227                                  AssemblerPredicate<"ModeThumb", "thumb">;
 228 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 229 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 230                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 231                                                     "thumb2">;
 232 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 233                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 234 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 235                                  AssemblerPredicate<"!FeatureMClass",
 236                                                     "armv7a/r">;
 237 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 238                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 239 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 240 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 241 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 242 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 243                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 244 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 245
 246 // FIXME: Eventually this will be just "hasV6T2Ops".
 247 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 248 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 249 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 250 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 251
 252 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 253 // But only select them if more precision in FP computation is allowed.
 254 // Do not use them for Darwin platforms.
 255 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 256                                  " FPOpFusion::Fast) && "
 257                                  "!Subtarget->isTargetDarwin()">;
 258 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 259                                  "Subtarget->isTargetDarwin()">;
 260
 261 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 262 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 263 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 264
 265 // VDUP.32 is microcoded on Swift - prefer VMOV.
 266 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 267 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 268
 269 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 270 // this allows more effective execution domain optimization. See
 271 // setExecutionDomain().
 272 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 273 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 274
 275 def IsLE             : Predicate<"TLI.isLittleEndian()">;
 276 def IsBE             : Predicate<"TLI.isBigEndian()">;
 277
 278 //===----------------------------------------------------------------------===//
 279 // ARM Flag Definitions.
 280
 281 class RegConstraint<string C> {
 282   string Constraints = C;
 283 }
 284
 285 //===----------------------------------------------------------------------===//
 286 //  ARM specific transformation functions and pattern fragments.
 287 //
 288
 289 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 290 def imm_neg_XFORM : SDNodeXForm<imm, [{
 291   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 292 }]>;
 293
 294 // imm_not_XFORM - Return the complement of a i32 immediate value.
 295 def imm_not_XFORM : SDNodeXForm<imm, [{
 296   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 297 }]>;
 298
 299 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 300 def imm16_31 : ImmLeaf<i32, [{
 301   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 302 }]>;
 303
 304 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 305 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 306     unsigned Value = -(unsigned)N->getZExtValue();
 307     return Value && ARM_AM::getSOImmVal(Value) != -1;
 308   }], imm_neg_XFORM> {
 309   let ParserMatchClass = so_imm_neg_asmoperand;
 310 }
 311
 312 // Note: this pattern doesn't require an encoder method and such, as it's
 313 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 314 // is handled by the destination instructions, which use so_imm.
 315 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 316 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 317     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 318   }], imm_not_XFORM> {
 319   let ParserMatchClass = so_imm_not_asmoperand;
 320 }
 321
 322 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 323 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 324   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 325 }]>;
 326
 327 /// Split a 32-bit immediate into two 16 bit parts.
 328 def hi16 : SDNodeXForm<imm, [{
 329   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 330 }]>;
 331
 332 def lo16AllZero : PatLeaf<(i32 imm), [{
 333   // Returns true if all low 16-bits are 0.
 334   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 335 }], hi16>;
 336
 337 class BinOpWithFlagFrag<dag res> :
 338       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 339 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 340 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 341
 342 // An 'and' node with a single use.
 343 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 344   return N->hasOneUse();
 345 }]>;
 346
 347 // An 'xor' node with a single use.
 348 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 349   return N->hasOneUse();
 350 }]>;
 351
 352 // An 'fmul' node with a single use.
 353 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 354   return N->hasOneUse();
 355 }]>;
 356
 357 // An 'fadd' node which checks for single non-hazardous use.
 358 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 359   return hasNoVMLxHazardUse(N);
 360 }]>;
 361
 362 // An 'fsub' node which checks for single non-hazardous use.
 363 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 364   return hasNoVMLxHazardUse(N);
 365 }]>;
 366
 367 //===----------------------------------------------------------------------===//
 368 // Operand Definitions.
 369 //
 370
 371 // Immediate operands with a shared generic asm render method.
 372 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 373
 374 // Branch target.
 375 // FIXME: rename brtarget to t2_brtarget
 376 def brtarget : Operand<OtherVT> {
 377   let EncoderMethod = "getBranchTargetOpValue";
 378   let OperandType = "OPERAND_PCREL";
 379   let DecoderMethod = "DecodeT2BROperand";
 380 }
 381
 382 // FIXME: get rid of this one?
 383 def uncondbrtarget : Operand<OtherVT> {
 384   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 385   let OperandType = "OPERAND_PCREL";
 386 }
 387
 388 // Branch target for ARM. Handles conditional/unconditional
 389 def br_target : Operand<OtherVT> {
 390   let EncoderMethod = "getARMBranchTargetOpValue";
 391   let OperandType = "OPERAND_PCREL";
 392 }
 393
 394 // Call target.
 395 // FIXME: rename bltarget to t2_bl_target?
 396 def bltarget : Operand<i32> {
 397   // Encoded the same as branch targets.
 398   let EncoderMethod = "getBranchTargetOpValue";
 399   let OperandType = "OPERAND_PCREL";
 400 }
 401
 402 // Call target for ARM. Handles conditional/unconditional
 403 // FIXME: rename bl_target to t2_bltarget?
 404 def bl_target : Operand<i32> {
 405   let EncoderMethod = "getARMBLTargetOpValue";
 406   let OperandType = "OPERAND_PCREL";
 407 }
 408
 409 def blx_target : Operand<i32> {
 410   let EncoderMethod = "getARMBLXTargetOpValue";
 411   let OperandType = "OPERAND_PCREL";
 412 }
 413
 414 // A list of registers separated by comma. Used by load/store multiple.
 415 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 416 def reglist : Operand<i32> {
 417   let EncoderMethod = "getRegisterListOpValue";
 418   let ParserMatchClass = RegListAsmOperand;
 419   let PrintMethod = "printRegisterList";
 420   let DecoderMethod = "DecodeRegListOperand";
 421 }
 422
 423 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 424
 425 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 426 def dpr_reglist : Operand<i32> {
 427   let EncoderMethod = "getRegisterListOpValue";
 428   let ParserMatchClass = DPRRegListAsmOperand;
 429   let PrintMethod = "printRegisterList";
 430   let DecoderMethod = "DecodeDPRRegListOperand";
 431 }
 432
 433 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 434 def spr_reglist : Operand<i32> {
 435   let EncoderMethod = "getRegisterListOpValue";
 436   let ParserMatchClass = SPRRegListAsmOperand;
 437   let PrintMethod = "printRegisterList";
 438   let DecoderMethod = "DecodeSPRRegListOperand";
 439 }
 440
 441 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 442 def cpinst_operand : Operand<i32> {
 443   let PrintMethod = "printCPInstOperand";
 444 }
 445
 446 // Local PC labels.
 447 def pclabel : Operand<i32> {
 448   let PrintMethod = "printPCLabel";
 449 }
 450
 451 // ADR instruction labels.
 452 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 453 def adrlabel : Operand<i32> {
 454   let EncoderMethod = "getAdrLabelOpValue";
 455   let ParserMatchClass = AdrLabelAsmOperand;
 456   let PrintMethod = "printAdrLabelOperand";
 457 }
 458
 459 def neon_vcvt_imm32 : Operand<i32> {
 460   let EncoderMethod = "getNEONVcvtImm32OpValue";
 461   let DecoderMethod = "DecodeVCVTImmOperand";
 462 }
 463
 464 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 465 def rot_imm_XFORM: SDNodeXForm<imm, [{
 466   switch (N->getZExtValue()){
 467   default: assert(0);
 468   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 469   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 470   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 471   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 472   }
 473 }]>;
 474 def RotImmAsmOperand : AsmOperandClass {
 475   let Name = "RotImm";
 476   let ParserMethod = "parseRotImm";
 477 }
 478 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 479     int32_t v = N->getZExtValue();
 480     return v == 8 || v == 16 || v == 24; }],
 481     rot_imm_XFORM> {
 482   let PrintMethod = "printRotImmOperand";
 483   let ParserMatchClass = RotImmAsmOperand;
 484 }
 485
 486 // shift_imm: An integer that encodes a shift amount and the type of shift
 487 // (asr or lsl). The 6-bit immediate encodes as:
 488 //    {5}     0 ==> lsl
 489 //            1     asr
 490 //    {4-0}   imm5 shift amount.
 491 //            asr #32 encoded as imm5 == 0.
 492 def ShifterImmAsmOperand : AsmOperandClass {
 493   let Name = "ShifterImm";
 494   let ParserMethod = "parseShifterImm";
 495 }
 496 def shift_imm : Operand<i32> {
 497   let PrintMethod = "printShiftImmOperand";
 498   let ParserMatchClass = ShifterImmAsmOperand;
 499 }
 500
 501 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 502 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 503 def so_reg_reg : Operand<i32>,  // reg reg imm
 504                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 505                                 [shl, srl, sra, rotr]> {
 506   let EncoderMethod = "getSORegRegOpValue";
 507   let PrintMethod = "printSORegRegOperand";
 508   let DecoderMethod = "DecodeSORegRegOperand";
 509   let ParserMatchClass = ShiftedRegAsmOperand;
 510   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 511 }
 512
 513 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 514 def so_reg_imm : Operand<i32>, // reg imm
 515                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 516                                 [shl, srl, sra, rotr]> {
 517   let EncoderMethod = "getSORegImmOpValue";
 518   let PrintMethod = "printSORegImmOperand";
 519   let DecoderMethod = "DecodeSORegImmOperand";
 520   let ParserMatchClass = ShiftedImmAsmOperand;
 521   let MIOperandInfo = (ops GPR, i32imm);
 522 }
 523
 524 // FIXME: Does this need to be distinct from so_reg?
 525 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 526                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 527                                   [shl,srl,sra,rotr]> {
 528   let EncoderMethod = "getSORegRegOpValue";
 529   let PrintMethod = "printSORegRegOperand";
 530   let DecoderMethod = "DecodeSORegRegOperand";
 531   let ParserMatchClass = ShiftedRegAsmOperand;
 532   let MIOperandInfo = (ops GPR, GPR, i32imm);
 533 }
 534
 535 // FIXME: Does this need to be distinct from so_reg?
 536 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 537                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 538                                   [shl,srl,sra,rotr]> {
 539   let EncoderMethod = "getSORegImmOpValue";
 540   let PrintMethod = "printSORegImmOperand";
 541   let DecoderMethod = "DecodeSORegImmOperand";
 542   let ParserMatchClass = ShiftedImmAsmOperand;
 543   let MIOperandInfo = (ops GPR, i32imm);
 544 }
 545
 546
 547 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 548 // 8-bit immediate rotated by an arbitrary number of bits.
 549 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 550 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 551     return ARM_AM::getSOImmVal(Imm) != -1;
 552   }]> {
 553   let EncoderMethod = "getSOImmOpValue";
 554   let ParserMatchClass = SOImmAsmOperand;
 555   let DecoderMethod = "DecodeSOImmOperand";
 556 }
 557
 558 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 559 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 560 // get the first/second pieces.
 561 def so_imm2part : PatLeaf<(imm), [{
 562       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 563 }]>;
 564
 565 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 566 ///
 567 def arm_i32imm : PatLeaf<(imm), [{
 568   if (Subtarget->hasV6T2Ops())
 569     return true;
 570   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 571 }]>;
 572
 573 /// imm0_1 predicate - Immediate in the range [0,1].
 574 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 575 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 576
 577 /// imm0_3 predicate - Immediate in the range [0,3].
 578 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 579 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 580
 581 /// imm0_7 predicate - Immediate in the range [0,7].
 582 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 583 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 584   return Imm >= 0 && Imm < 8;
 585 }]> {
 586   let ParserMatchClass = Imm0_7AsmOperand;
 587 }
 588
 589 /// imm8 predicate - Immediate is exactly 8.
 590 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 591 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 592   let ParserMatchClass = Imm8AsmOperand;
 593 }
 594
 595 /// imm16 predicate - Immediate is exactly 16.
 596 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 597 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 598   let ParserMatchClass = Imm16AsmOperand;
 599 }
 600
 601 /// imm32 predicate - Immediate is exactly 32.
 602 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 603 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 604   let ParserMatchClass = Imm32AsmOperand;
 605 }
 606
 607 /// imm1_7 predicate - Immediate in the range [1,7].
 608 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 609 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 610   let ParserMatchClass = Imm1_7AsmOperand;
 611 }
 612
 613 /// imm1_15 predicate - Immediate in the range [1,15].
 614 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 615 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 616   let ParserMatchClass = Imm1_15AsmOperand;
 617 }
 618
 619 /// imm1_31 predicate - Immediate in the range [1,31].
 620 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 621 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 622   let ParserMatchClass = Imm1_31AsmOperand;
 623 }
 624
 625 /// imm0_15 predicate - Immediate in the range [0,15].
 626 def Imm0_15AsmOperand: ImmAsmOperand {
 627   let Name = "Imm0_15";
 628   let DiagnosticType = "ImmRange0_15";
 629 }
 630 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 631   return Imm >= 0 && Imm < 16;
 632 }]> {
 633   let ParserMatchClass = Imm0_15AsmOperand;
 634 }
 635
 636 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 637 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 638 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 639   return Imm >= 0 && Imm < 32;
 640 }]> {
 641   let ParserMatchClass = Imm0_31AsmOperand;
 642 }
 643
 644 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 645 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 646 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 647   return Imm >= 0 && Imm < 32;
 648 }]> {
 649   let ParserMatchClass = Imm0_32AsmOperand;
 650 }
 651
 652 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 653 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 654 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 655   return Imm >= 0 && Imm < 64;
 656 }]> {
 657   let ParserMatchClass = Imm0_63AsmOperand;
 658 }
 659
 660 /// imm0_255 predicate - Immediate in the range [0,255].
 661 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 662 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 663   let ParserMatchClass = Imm0_255AsmOperand;
 664 }
 665
 666 /// imm0_65535 - An immediate is in the range [0.65535].
 667 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 668 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 65536;
 670 }]> {
 671   let ParserMatchClass = Imm0_65535AsmOperand;
 672 }
 673
 674 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 675 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 676   return -Imm >= 0 && -Imm < 65536;
 677 }]>;
 678
 679 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 680 // a relocatable expression.
 681 //
 682 // FIXME: This really needs a Thumb version separate from the ARM version.
 683 // While the range is the same, and can thus use the same match class,
 684 // the encoding is different so it should have a different encoder method.
 685 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 686 def imm0_65535_expr : Operand<i32> {
 687   let EncoderMethod = "getHiLo16ImmOpValue";
 688   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 689 }
 690
 691 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 692 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 693 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 694   return Imm >= 0 && Imm <= 0xffffff;
 695 }]> {
 696   let ParserMatchClass = Imm24bitAsmOperand;
 697 }
 698
 699
 700 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 701 /// e.g., 0xf000ffff
 702 def BitfieldAsmOperand : AsmOperandClass {
 703   let Name = "Bitfield";
 704   let ParserMethod = "parseBitfield";
 705 }
 706
 707 def bf_inv_mask_imm : Operand<i32>,
 708                       PatLeaf<(imm), [{
 709   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 710 }] > {
 711   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 712   let PrintMethod = "printBitfieldInvMaskImmOperand";
 713   let DecoderMethod = "DecodeBitfieldMaskOperand";
 714   let ParserMatchClass = BitfieldAsmOperand;
 715 }
 716
 717 def imm1_32_XFORM: SDNodeXForm<imm, [{
 718   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 719 }]>;
 720 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 721 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 722    uint64_t Imm = N->getZExtValue();
 723    return Imm > 0 && Imm <= 32;
 724  }],
 725     imm1_32_XFORM> {
 726   let PrintMethod = "printImmPlusOneOperand";
 727   let ParserMatchClass = Imm1_32AsmOperand;
 728 }
 729
 730 def imm1_16_XFORM: SDNodeXForm<imm, [{
 731   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 732 }]>;
 733 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 734 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 735     imm1_16_XFORM> {
 736   let PrintMethod = "printImmPlusOneOperand";
 737   let ParserMatchClass = Imm1_16AsmOperand;
 738 }
 739
 740 // Define ARM specific addressing modes.
 741 // addrmode_imm12 := reg +/- imm12
 742 //
 743 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 744 def addrmode_imm12 : Operand<i32>,
 745                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 746   // 12-bit immediate operand. Note that instructions using this encode
 747   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 748   // immediate values are as normal.
 749
 750   let EncoderMethod = "getAddrModeImm12OpValue";
 751   let PrintMethod = "printAddrModeImm12Operand";
 752   let DecoderMethod = "DecodeAddrModeImm12Operand";
 753   let ParserMatchClass = MemImm12OffsetAsmOperand;
 754   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 755 }
 756 // ldst_so_reg := reg +/- reg shop imm
 757 //
 758 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 759 def ldst_so_reg : Operand<i32>,
 760                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 761   let EncoderMethod = "getLdStSORegOpValue";
 762   // FIXME: Simplify the printer
 763   let PrintMethod = "printAddrMode2Operand";
 764   let DecoderMethod = "DecodeSORegMemOperand";
 765   let ParserMatchClass = MemRegOffsetAsmOperand;
 766   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 767 }
 768
 769 // postidx_imm8 := +/- [0,255]
 770 //
 771 // 9 bit value:
 772 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 773 //  {7-0}     [0,255] imm8 value.
 774 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 775 def postidx_imm8 : Operand<i32> {
 776   let PrintMethod = "printPostIdxImm8Operand";
 777   let ParserMatchClass = PostIdxImm8AsmOperand;
 778   let MIOperandInfo = (ops i32imm);
 779 }
 780
 781 // postidx_imm8s4 := +/- [0,1020]
 782 //
 783 // 9 bit value:
 784 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 785 //  {7-0}     [0,255] imm8 value, scaled by 4.
 786 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 787 def postidx_imm8s4 : Operand<i32> {
 788   let PrintMethod = "printPostIdxImm8s4Operand";
 789   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 790   let MIOperandInfo = (ops i32imm);
 791 }
 792
 793
 794 // postidx_reg := +/- reg
 795 //
 796 def PostIdxRegAsmOperand : AsmOperandClass {
 797   let Name = "PostIdxReg";
 798   let ParserMethod = "parsePostIdxReg";
 799 }
 800 def postidx_reg : Operand<i32> {
 801   let EncoderMethod = "getPostIdxRegOpValue";
 802   let DecoderMethod = "DecodePostIdxReg";
 803   let PrintMethod = "printPostIdxRegOperand";
 804   let ParserMatchClass = PostIdxRegAsmOperand;
 805   let MIOperandInfo = (ops GPRnopc, i32imm);
 806 }
 807
 808
 809 // addrmode2 := reg +/- imm12
 810 //           := reg +/- reg shop imm
 811 //
 812 // FIXME: addrmode2 should be refactored the rest of the way to always
 813 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 814 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 815 def addrmode2 : Operand<i32>,
 816                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 817   let EncoderMethod = "getAddrMode2OpValue";
 818   let PrintMethod = "printAddrMode2Operand";
 819   let ParserMatchClass = AddrMode2AsmOperand;
 820   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 821 }
 822
 823 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 824   let Name = "PostIdxRegShifted";
 825   let ParserMethod = "parsePostIdxReg";
 826 }
 827 def am2offset_reg : Operand<i32>,
 828                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 829                 [], [SDNPWantRoot]> {
 830   let EncoderMethod = "getAddrMode2OffsetOpValue";
 831   let PrintMethod = "printAddrMode2OffsetOperand";
 832   // When using this for assembly, it's always as a post-index offset.
 833   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 834   let MIOperandInfo = (ops GPRnopc, i32imm);
 835 }
 836
 837 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 838 // the GPR is purely vestigal at this point.
 839 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 840 def am2offset_imm : Operand<i32>,
 841                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 842                 [], [SDNPWantRoot]> {
 843   let EncoderMethod = "getAddrMode2OffsetOpValue";
 844   let PrintMethod = "printAddrMode2OffsetOperand";
 845   let ParserMatchClass = AM2OffsetImmAsmOperand;
 846   let MIOperandInfo = (ops GPRnopc, i32imm);
 847 }
 848
 849
 850 // addrmode3 := reg +/- reg
 851 // addrmode3 := reg +/- imm8
 852 //
 853 // FIXME: split into imm vs. reg versions.
 854 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 855 def addrmode3 : Operand<i32>,
 856                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 857   let EncoderMethod = "getAddrMode3OpValue";
 858   let PrintMethod = "printAddrMode3Operand";
 859   let ParserMatchClass = AddrMode3AsmOperand;
 860   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 861 }
 862
 863 // FIXME: split into imm vs. reg versions.
 864 // FIXME: parser method to handle +/- register.
 865 def AM3OffsetAsmOperand : AsmOperandClass {
 866   let Name = "AM3Offset";
 867   let ParserMethod = "parseAM3Offset";
 868 }
 869 def am3offset : Operand<i32>,
 870                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 871                                [], [SDNPWantRoot]> {
 872   let EncoderMethod = "getAddrMode3OffsetOpValue";
 873   let PrintMethod = "printAddrMode3OffsetOperand";
 874   let ParserMatchClass = AM3OffsetAsmOperand;
 875   let MIOperandInfo = (ops GPR, i32imm);
 876 }
 877
 878 // ldstm_mode := {ia, ib, da, db}
 879 //
 880 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 881   let EncoderMethod = "getLdStmModeOpValue";
 882   let PrintMethod = "printLdStmModeOperand";
 883 }
 884
 885 // addrmode5 := reg +/- imm8*4
 886 //
 887 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 888 def addrmode5 : Operand<i32>,
 889                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 890   let PrintMethod = "printAddrMode5Operand";
 891   let EncoderMethod = "getAddrMode5OpValue";
 892   let DecoderMethod = "DecodeAddrMode5Operand";
 893   let ParserMatchClass = AddrMode5AsmOperand;
 894   let MIOperandInfo = (ops GPR:$base, i32imm);
 895 }
 896
 897 // addrmode6 := reg with optional alignment
 898 //
 899 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 900 def addrmode6 : Operand<i32>,
 901                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 902   let PrintMethod = "printAddrMode6Operand";
 903   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 904   let EncoderMethod = "getAddrMode6AddressOpValue";
 905   let DecoderMethod = "DecodeAddrMode6Operand";
 906   let ParserMatchClass = AddrMode6AsmOperand;
 907 }
 908
 909 def am6offset : Operand<i32>,
 910                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 911                                [], [SDNPWantRoot]> {
 912   let PrintMethod = "printAddrMode6OffsetOperand";
 913   let MIOperandInfo = (ops GPR);
 914   let EncoderMethod = "getAddrMode6OffsetOpValue";
 915   let DecoderMethod = "DecodeGPRRegisterClass";
 916 }
 917
 918 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 919 // (single element from one lane) for size 32.
 920 def addrmode6oneL32 : Operand<i32>,
 921                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 922   let PrintMethod = "printAddrMode6Operand";
 923   let MIOperandInfo = (ops GPR:$addr, i32imm);
 924   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 925 }
 926
 927 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 928 // instructions, specifically VLD4-dup.
 929 def addrmode6dup : Operand<i32>,
 930                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 931   let PrintMethod = "printAddrMode6Operand";
 932   let MIOperandInfo = (ops GPR:$addr, i32imm);
 933   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 934   // FIXME: This is close, but not quite right. The alignment specifier is
 935   // different.
 936   let ParserMatchClass = AddrMode6AsmOperand;
 937 }
 938
 939 // addrmodepc := pc + reg
 940 //
 941 def addrmodepc : Operand<i32>,
 942                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 943   let PrintMethod = "printAddrModePCOperand";
 944   let MIOperandInfo = (ops GPR, i32imm);
 945 }
 946
 947 // addr_offset_none := reg
 948 //
 949 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 950 def addr_offset_none : Operand<i32>,
 951                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 952   let PrintMethod = "printAddrMode7Operand";
 953   let DecoderMethod = "DecodeAddrMode7Operand";
 954   let ParserMatchClass = MemNoOffsetAsmOperand;
 955   let MIOperandInfo = (ops GPR:$base);
 956 }
 957
 958 def nohash_imm : Operand<i32> {
 959   let PrintMethod = "printNoHashImmediate";
 960 }
 961
 962 def CoprocNumAsmOperand : AsmOperandClass {
 963   let Name = "CoprocNum";
 964   let ParserMethod = "parseCoprocNumOperand";
 965 }
 966 def p_imm : Operand<i32> {
 967   let PrintMethod = "printPImmediate";
 968   let ParserMatchClass = CoprocNumAsmOperand;
 969   let DecoderMethod = "DecodeCoprocessor";
 970 }
 971
 972 def pf_imm : Operand<i32> {
 973   let PrintMethod = "printPImmediate";
 974   let ParserMatchClass = CoprocNumAsmOperand;
 975 }
 976
 977 def CoprocRegAsmOperand : AsmOperandClass {
 978   let Name = "CoprocReg";
 979   let ParserMethod = "parseCoprocRegOperand";
 980 }
 981 def c_imm : Operand<i32> {
 982   let PrintMethod = "printCImmediate";
 983   let ParserMatchClass = CoprocRegAsmOperand;
 984 }
 985 def CoprocOptionAsmOperand : AsmOperandClass {
 986   let Name = "CoprocOption";
 987   let ParserMethod = "parseCoprocOptionOperand";
 988 }
 989 def coproc_option_imm : Operand<i32> {
 990   let PrintMethod = "printCoprocOptionImm";
 991   let ParserMatchClass = CoprocOptionAsmOperand;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995
 996 include "ARMInstrFormats.td"
 997
 998 //===----------------------------------------------------------------------===//
 999 // Multiclass helpers...
1000 //
1001
1002 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1003 /// binop that produces a value.
1004 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1005 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1006                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1007                         PatFrag opnode, bit Commutable = 0> {
1008   // The register-immediate version is re-materializable. This is useful
1009   // in particular for taking the address of a local.
1010   let isReMaterializable = 1 in {
1011   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1012                iii, opc, "\t$Rd, $Rn, $imm",
1013                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
1014     bits<4> Rd;
1015     bits<4> Rn;
1016     bits<12> imm;
1017     let Inst{25} = 1;
1018     let Inst{19-16} = Rn;
1019     let Inst{15-12} = Rd;
1020     let Inst{11-0} = imm;
1021   }
1022   }
1023   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1024                iir, opc, "\t$Rd, $Rn, $Rm",
1025                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1026     bits<4> Rd;
1027     bits<4> Rn;
1028     bits<4> Rm;
1029     let Inst{25} = 0;
1030     let isCommutable = Commutable;
1031     let Inst{19-16} = Rn;
1032     let Inst{15-12} = Rd;
1033     let Inst{11-4} = 0b00000000;
1034     let Inst{3-0} = Rm;
1035   }
1036
1037   def rsi : AsI1<opcod, (outs GPR:$Rd),
1038                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1039                iis, opc, "\t$Rd, $Rn, $shift",
1040                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
1041     bits<4> Rd;
1042     bits<4> Rn;
1043     bits<12> shift;
1044     let Inst{25} = 0;
1045     let Inst{19-16} = Rn;
1046     let Inst{15-12} = Rd;
1047     let Inst{11-5} = shift{11-5};
1048     let Inst{4} = 0;
1049     let Inst{3-0} = shift{3-0};
1050   }
1051
1052   def rsr : AsI1<opcod, (outs GPR:$Rd),
1053                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1054                iis, opc, "\t$Rd, $Rn, $shift",
1055                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1056     bits<4> Rd;
1057     bits<4> Rn;
1058     bits<12> shift;
1059     let Inst{25} = 0;
1060     let Inst{19-16} = Rn;
1061     let Inst{15-12} = Rd;
1062     let Inst{11-8} = shift{11-8};
1063     let Inst{7} = 0;
1064     let Inst{6-5} = shift{6-5};
1065     let Inst{4} = 1;
1066     let Inst{3-0} = shift{3-0};
1067   }
1068 }
1069
1070 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1071 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1072 /// it is equivalent to the AsI1_bin_irs counterpart.
1073 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1074 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1075                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1076                         PatFrag opnode, bit Commutable = 0> {
1077   // The register-immediate version is re-materializable. This is useful
1078   // in particular for taking the address of a local.
1079   let isReMaterializable = 1 in {
1080   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1081                iii, opc, "\t$Rd, $Rn, $imm",
1082                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1083     bits<4> Rd;
1084     bits<4> Rn;
1085     bits<12> imm;
1086     let Inst{25} = 1;
1087     let Inst{19-16} = Rn;
1088     let Inst{15-12} = Rd;
1089     let Inst{11-0} = imm;
1090   }
1091   }
1092   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1093                iir, opc, "\t$Rd, $Rn, $Rm",
1094                [/* pattern left blank */]> {
1095     bits<4> Rd;
1096     bits<4> Rn;
1097     bits<4> Rm;
1098     let Inst{11-4} = 0b00000000;
1099     let Inst{25} = 0;
1100     let Inst{3-0} = Rm;
1101     let Inst{15-12} = Rd;
1102     let Inst{19-16} = Rn;
1103   }
1104
1105   def rsi : AsI1<opcod, (outs GPR:$Rd),
1106                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1107                iis, opc, "\t$Rd, $Rn, $shift",
1108                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1109     bits<4> Rd;
1110     bits<4> Rn;
1111     bits<12> shift;
1112     let Inst{25} = 0;
1113     let Inst{19-16} = Rn;
1114     let Inst{15-12} = Rd;
1115     let Inst{11-5} = shift{11-5};
1116     let Inst{4} = 0;
1117     let Inst{3-0} = shift{3-0};
1118   }
1119
1120   def rsr : AsI1<opcod, (outs GPR:$Rd),
1121                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1122                iis, opc, "\t$Rd, $Rn, $shift",
1123                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1124     bits<4> Rd;
1125     bits<4> Rn;
1126     bits<12> shift;
1127     let Inst{25} = 0;
1128     let Inst{19-16} = Rn;
1129     let Inst{15-12} = Rd;
1130     let Inst{11-8} = shift{11-8};
1131     let Inst{7} = 0;
1132     let Inst{6-5} = shift{6-5};
1133     let Inst{4} = 1;
1134     let Inst{3-0} = shift{3-0};
1135   }
1136 }
1137
1138 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1139 ///
1140 /// These opcodes will be converted to the real non-S opcodes by
1141 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1142 let hasPostISelHook = 1, Defs = [CPSR] in {
1143 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1144                           InstrItinClass iis, PatFrag opnode,
1145                           bit Commutable = 0> {
1146   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1147                          4, iii,
1148                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1149
1150   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1151                          4, iir,
1152                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1153     let isCommutable = Commutable;
1154   }
1155   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1156                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1157                           4, iis,
1158                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1159                                                 so_reg_imm:$shift))]>;
1160
1161   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1162                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1163                           4, iis,
1164                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1165                                                 so_reg_reg:$shift))]>;
1166 }
1167 }
1168
1169 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1170 /// operands are reversed.
1171 let hasPostISelHook = 1, Defs = [CPSR] in {
1172 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1173                           InstrItinClass iis, PatFrag opnode,
1174                           bit Commutable = 0> {
1175   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1176                          4, iii,
1177                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1178
1179   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1180                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1181                           4, iis,
1182                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1183                                              GPR:$Rn))]>;
1184
1185   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1186                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1187                           4, iis,
1188                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1189                                              GPR:$Rn))]>;
1190 }
1191 }
1192
1193 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1194 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1195 /// a explicit result, only implicitly set CPSR.
1196 let isCompare = 1, Defs = [CPSR] in {
1197 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1198                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1199                        PatFrag opnode, bit Commutable = 0> {
1200   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1201                opc, "\t$Rn, $imm",
1202                [(opnode GPR:$Rn, so_imm:$imm)]> {
1203     bits<4> Rn;
1204     bits<12> imm;
1205     let Inst{25} = 1;
1206     let Inst{20} = 1;
1207     let Inst{19-16} = Rn;
1208     let Inst{15-12} = 0b0000;
1209     let Inst{11-0} = imm;
1210
1211     let Unpredictable{15-12} = 0b1111;
1212   }
1213   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1214                opc, "\t$Rn, $Rm",
1215                [(opnode GPR:$Rn, GPR:$Rm)]> {
1216     bits<4> Rn;
1217     bits<4> Rm;
1218     let isCommutable = Commutable;
1219     let Inst{25} = 0;
1220     let Inst{20} = 1;
1221     let Inst{19-16} = Rn;
1222     let Inst{15-12} = 0b0000;
1223     let Inst{11-4} = 0b00000000;
1224     let Inst{3-0} = Rm;
1225
1226     let Unpredictable{15-12} = 0b1111;
1227   }
1228   def rsi : AI1<opcod, (outs),
1229                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1230                opc, "\t$Rn, $shift",
1231                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1232     bits<4> Rn;
1233     bits<12> shift;
1234     let Inst{25} = 0;
1235     let Inst{20} = 1;
1236     let Inst{19-16} = Rn;
1237     let Inst{15-12} = 0b0000;
1238     let Inst{11-5} = shift{11-5};
1239     let Inst{4} = 0;
1240     let Inst{3-0} = shift{3-0};
1241
1242     let Unpredictable{15-12} = 0b1111;
1243   }
1244   def rsr : AI1<opcod, (outs),
1245                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1246                opc, "\t$Rn, $shift",
1247                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1248     bits<4> Rn;
1249     bits<12> shift;
1250     let Inst{25} = 0;
1251     let Inst{20} = 1;
1252     let Inst{19-16} = Rn;
1253     let Inst{15-12} = 0b0000;
1254     let Inst{11-8} = shift{11-8};
1255     let Inst{7} = 0;
1256     let Inst{6-5} = shift{6-5};
1257     let Inst{4} = 1;
1258     let Inst{3-0} = shift{3-0};
1259
1260     let Unpredictable{15-12} = 0b1111;
1261   }
1262
1263 }
1264 }
1265
1266 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1267 /// register and one whose operand is a register rotated by 8/16/24.
1268 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1269 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1270   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1271           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1272           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1273        Requires<[IsARM, HasV6]> {
1274   bits<4> Rd;
1275   bits<4> Rm;
1276   bits<2> rot;
1277   let Inst{19-16} = 0b1111;
1278   let Inst{15-12} = Rd;
1279   let Inst{11-10} = rot;
1280   let Inst{3-0}   = Rm;
1281 }
1282
1283 class AI_ext_rrot_np<bits<8> opcod, string opc>
1284   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1285           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1286        Requires<[IsARM, HasV6]> {
1287   bits<2> rot;
1288   let Inst{19-16} = 0b1111;
1289   let Inst{11-10} = rot;
1290 }
1291
1292 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1293 /// register and one whose operand is a register rotated by 8/16/24.
1294 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1295   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1296           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1297           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1298                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1299         Requires<[IsARM, HasV6]> {
1300   bits<4> Rd;
1301   bits<4> Rm;
1302   bits<4> Rn;
1303   bits<2> rot;
1304   let Inst{19-16} = Rn;
1305   let Inst{15-12} = Rd;
1306   let Inst{11-10} = rot;
1307   let Inst{9-4}   = 0b000111;
1308   let Inst{3-0}   = Rm;
1309 }
1310
1311 class AI_exta_rrot_np<bits<8> opcod, string opc>
1312   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1313           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1314        Requires<[IsARM, HasV6]> {
1315   bits<4> Rn;
1316   bits<2> rot;
1317   let Inst{19-16} = Rn;
1318   let Inst{11-10} = rot;
1319 }
1320
1321 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1322 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1323 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1324                              bit Commutable = 0> {
1325   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1326   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1327                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1328                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1329                Requires<[IsARM]> {
1330     bits<4> Rd;
1331     bits<4> Rn;
1332     bits<12> imm;
1333     let Inst{25} = 1;
1334     let Inst{15-12} = Rd;
1335     let Inst{19-16} = Rn;
1336     let Inst{11-0} = imm;
1337   }
1338   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1339                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1340                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1341                Requires<[IsARM]> {
1342     bits<4> Rd;
1343     bits<4> Rn;
1344     bits<4> Rm;
1345     let Inst{11-4} = 0b00000000;
1346     let Inst{25} = 0;
1347     let isCommutable = Commutable;
1348     let Inst{3-0} = Rm;
1349     let Inst{15-12} = Rd;
1350     let Inst{19-16} = Rn;
1351   }
1352   def rsi : AsI1<opcod, (outs GPR:$Rd),
1353                 (ins GPR:$Rn, so_reg_imm:$shift),
1354                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1355               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1356                Requires<[IsARM]> {
1357     bits<4> Rd;
1358     bits<4> Rn;
1359     bits<12> shift;
1360     let Inst{25} = 0;
1361     let Inst{19-16} = Rn;
1362     let Inst{15-12} = Rd;
1363     let Inst{11-5} = shift{11-5};
1364     let Inst{4} = 0;
1365     let Inst{3-0} = shift{3-0};
1366   }
1367   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1368                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1369                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1370               [(set GPRnopc:$Rd, CPSR,
1371                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1372                Requires<[IsARM]> {
1373     bits<4> Rd;
1374     bits<4> Rn;
1375     bits<12> shift;
1376     let Inst{25} = 0;
1377     let Inst{19-16} = Rn;
1378     let Inst{15-12} = Rd;
1379     let Inst{11-8} = shift{11-8};
1380     let Inst{7} = 0;
1381     let Inst{6-5} = shift{6-5};
1382     let Inst{4} = 1;
1383     let Inst{3-0} = shift{3-0};
1384   }
1385   }
1386 }
1387
1388 /// AI1_rsc_irs - Define instructions and patterns for rsc
1389 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1390 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1391   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1392   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1393                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1394                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1395                Requires<[IsARM]> {
1396     bits<4> Rd;
1397     bits<4> Rn;
1398     bits<12> imm;
1399     let Inst{25} = 1;
1400     let Inst{15-12} = Rd;
1401     let Inst{19-16} = Rn;
1402     let Inst{11-0} = imm;
1403   }
1404   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1405                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1406                [/* pattern left blank */]> {
1407     bits<4> Rd;
1408     bits<4> Rn;
1409     bits<4> Rm;
1410     let Inst{11-4} = 0b00000000;
1411     let Inst{25} = 0;
1412     let Inst{3-0} = Rm;
1413     let Inst{15-12} = Rd;
1414     let Inst{19-16} = Rn;
1415   }
1416   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1417                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1418               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1419                Requires<[IsARM]> {
1420     bits<4> Rd;
1421     bits<4> Rn;
1422     bits<12> shift;
1423     let Inst{25} = 0;
1424     let Inst{19-16} = Rn;
1425     let Inst{15-12} = Rd;
1426     let Inst{11-5} = shift{11-5};
1427     let Inst{4} = 0;
1428     let Inst{3-0} = shift{3-0};
1429   }
1430   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1431                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1432               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1433                Requires<[IsARM]> {
1434     bits<4> Rd;
1435     bits<4> Rn;
1436     bits<12> shift;
1437     let Inst{25} = 0;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = Rd;
1440     let Inst{11-8} = shift{11-8};
1441     let Inst{7} = 0;
1442     let Inst{6-5} = shift{6-5};
1443     let Inst{4} = 1;
1444     let Inst{3-0} = shift{3-0};
1445   }
1446   }
1447 }
1448
1449 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1450 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1451            InstrItinClass iir, PatFrag opnode> {
1452   // Note: We use the complex addrmode_imm12 rather than just an input
1453   // GPR and a constrained immediate so that we can use this to match
1454   // frame index references and avoid matching constant pool references.
1455   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1456                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1457                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1458     bits<4>  Rt;
1459     bits<17> addr;
1460     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1461     let Inst{19-16} = addr{16-13};  // Rn
1462     let Inst{15-12} = Rt;
1463     let Inst{11-0}  = addr{11-0};   // imm12
1464   }
1465   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1466                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1467                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1468     bits<4>  Rt;
1469     bits<17> shift;
1470     let shift{4}    = 0;            // Inst{4} = 0
1471     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1472     let Inst{19-16} = shift{16-13}; // Rn
1473     let Inst{15-12} = Rt;
1474     let Inst{11-0}  = shift{11-0};
1475   }
1476 }
1477 }
1478
1479 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1480 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1481            InstrItinClass iir, PatFrag opnode> {
1482   // Note: We use the complex addrmode_imm12 rather than just an input
1483   // GPR and a constrained immediate so that we can use this to match
1484   // frame index references and avoid matching constant pool references.
1485   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1486                    (ins addrmode_imm12:$addr),
1487                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1488                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1489     bits<4>  Rt;
1490     bits<17> addr;
1491     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1492     let Inst{19-16} = addr{16-13};  // Rn
1493     let Inst{15-12} = Rt;
1494     let Inst{11-0}  = addr{11-0};   // imm12
1495   }
1496   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1497                    (ins ldst_so_reg:$shift),
1498                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1499                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1500     bits<4>  Rt;
1501     bits<17> shift;
1502     let shift{4}    = 0;            // Inst{4} = 0
1503     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1504     let Inst{19-16} = shift{16-13}; // Rn
1505     let Inst{15-12} = Rt;
1506     let Inst{11-0}  = shift{11-0};
1507   }
1508 }
1509 }
1510
1511
1512 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1513            InstrItinClass iir, PatFrag opnode> {
1514   // Note: We use the complex addrmode_imm12 rather than just an input
1515   // GPR and a constrained immediate so that we can use this to match
1516   // frame index references and avoid matching constant pool references.
1517   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1518                    (ins GPR:$Rt, addrmode_imm12:$addr),
1519                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1520                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1521     bits<4> Rt;
1522     bits<17> addr;
1523     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1524     let Inst{19-16} = addr{16-13};  // Rn
1525     let Inst{15-12} = Rt;
1526     let Inst{11-0}  = addr{11-0};   // imm12
1527   }
1528   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1529                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1530                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1531     bits<4> Rt;
1532     bits<17> shift;
1533     let shift{4}    = 0;            // Inst{4} = 0
1534     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1535     let Inst{19-16} = shift{16-13}; // Rn
1536     let Inst{15-12} = Rt;
1537     let Inst{11-0}  = shift{11-0};
1538   }
1539 }
1540
1541 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1542            InstrItinClass iir, PatFrag opnode> {
1543   // Note: We use the complex addrmode_imm12 rather than just an input
1544   // GPR and a constrained immediate so that we can use this to match
1545   // frame index references and avoid matching constant pool references.
1546   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1547                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1548                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1549                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1550     bits<4> Rt;
1551     bits<17> addr;
1552     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1553     let Inst{19-16} = addr{16-13};  // Rn
1554     let Inst{15-12} = Rt;
1555     let Inst{11-0}  = addr{11-0};   // imm12
1556   }
1557   def rs : AI2ldst<0b011, 0, isByte, (outs),
1558                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1559                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1560                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1561     bits<4> Rt;
1562     bits<17> shift;
1563     let shift{4}    = 0;            // Inst{4} = 0
1564     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1565     let Inst{19-16} = shift{16-13}; // Rn
1566     let Inst{15-12} = Rt;
1567     let Inst{11-0}  = shift{11-0};
1568   }
1569 }
1570
1571
1572 //===----------------------------------------------------------------------===//
1573 // Instructions
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 //  Miscellaneous Instructions.
1578 //
1579
1580 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1581 /// the function.  The first operand is the ID# for this instruction, the second
1582 /// is the index into the MachineConstantPool that this is, the third is the
1583 /// size in bytes of this constant pool entry.
1584 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1585 def CONSTPOOL_ENTRY :
1586 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1587                     i32imm:$size), NoItinerary, []>;
1588
1589 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1590 // from removing one half of the matched pairs. That breaks PEI, which assumes
1591 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1592 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1593 def ADJCALLSTACKUP :
1594 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1595            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1596
1597 def ADJCALLSTACKDOWN :
1598 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1599            [(ARMcallseq_start timm:$amt)]>;
1600 }
1601
1602 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1603 // (These pseudos use a hand-written selection code).
1604 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1605 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1606                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1607                               NoItinerary, []>;
1608 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1609                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1610                               NoItinerary, []>;
1611 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1612                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1613                               NoItinerary, []>;
1614 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1615                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1616                               NoItinerary, []>;
1617 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1618                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1619                               NoItinerary, []>;
1620 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1621                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1622                               NoItinerary, []>;
1623 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1624                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1625                               NoItinerary, []>;
1626 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1627                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1628                                       GPR:$set1, GPR:$set2),
1629                                  NoItinerary, []>;
1630 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1631                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1632                               NoItinerary, []>;
1633 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1634                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1635                               NoItinerary, []>;
1636 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1637                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1638                               NoItinerary, []>;
1639 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1640                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1641                               NoItinerary, []>;
1642 }
1643
1644 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1645               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1646   bits<8> imm;
1647   let Inst{27-8} = 0b00110010000011110000;
1648   let Inst{7-0} = imm;
1649 }
1650
1651 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1652 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1653 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1654 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1655 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1656
1657 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1658              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1659   bits<4> Rd;
1660   bits<4> Rn;
1661   bits<4> Rm;
1662   let Inst{3-0} = Rm;
1663   let Inst{15-12} = Rd;
1664   let Inst{19-16} = Rn;
1665   let Inst{27-20} = 0b01101000;
1666   let Inst{7-4} = 0b1011;
1667   let Inst{11-8} = 0b1111;
1668   let Unpredictable{11-8} = 0b1111;
1669 }
1670
1671 // The 16-bit operand $val can be used by a debugger to store more information
1672 // about the breakpoint.
1673 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1674               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1675   bits<16> val;
1676   let Inst{3-0} = val{3-0};
1677   let Inst{19-8} = val{15-4};
1678   let Inst{27-20} = 0b00010010;
1679   let Inst{7-4} = 0b0111;
1680 }
1681
1682 // Change Processor State
1683 // FIXME: We should use InstAlias to handle the optional operands.
1684 class CPS<dag iops, string asm_ops>
1685   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1686         []>, Requires<[IsARM]> {
1687   bits<2> imod;
1688   bits<3> iflags;
1689   bits<5> mode;
1690   bit M;
1691
1692   let Inst{31-28} = 0b1111;
1693   let Inst{27-20} = 0b00010000;
1694   let Inst{19-18} = imod;
1695   let Inst{17}    = M; // Enabled if mode is set;
1696   let Inst{16-9}  = 0b00000000;
1697   let Inst{8-6}   = iflags;
1698   let Inst{5}     = 0;
1699   let Inst{4-0}   = mode;
1700 }
1701
1702 let DecoderMethod = "DecodeCPSInstruction" in {
1703 let M = 1 in
1704   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1705                   "$imod\t$iflags, $mode">;
1706 let mode = 0, M = 0 in
1707   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1708
1709 let imod = 0, iflags = 0, M = 1 in
1710   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1711 }
1712
1713 // Preload signals the memory system of possible future data/instruction access.
1714 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1715
1716   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1717                 !strconcat(opc, "\t$addr"),
1718                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1719     bits<4> Rt;
1720     bits<17> addr;
1721     let Inst{31-26} = 0b111101;
1722     let Inst{25} = 0; // 0 for immediate form
1723     let Inst{24} = data;
1724     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1725     let Inst{22} = read;
1726     let Inst{21-20} = 0b01;
1727     let Inst{19-16} = addr{16-13};  // Rn
1728     let Inst{15-12} = 0b1111;
1729     let Inst{11-0}  = addr{11-0};   // imm12
1730   }
1731
1732   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1733                !strconcat(opc, "\t$shift"),
1734                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1735     bits<17> shift;
1736     let Inst{31-26} = 0b111101;
1737     let Inst{25} = 1; // 1 for register form
1738     let Inst{24} = data;
1739     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1740     let Inst{22} = read;
1741     let Inst{21-20} = 0b01;
1742     let Inst{19-16} = shift{16-13}; // Rn
1743     let Inst{15-12} = 0b1111;
1744     let Inst{11-0}  = shift{11-0};
1745     let Inst{4} = 0;
1746   }
1747 }
1748
1749 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1750 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1751 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1752
1753 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1754                  "setend\t$end", []>, Requires<[IsARM]> {
1755   bits<1> end;
1756   let Inst{31-10} = 0b1111000100000001000000;
1757   let Inst{9} = end;
1758   let Inst{8-0} = 0;
1759 }
1760
1761 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1762              []>, Requires<[IsARM, HasV7]> {
1763   bits<4> opt;
1764   let Inst{27-4} = 0b001100100000111100001111;
1765   let Inst{3-0} = opt;
1766 }
1767
1768 /*
1769  * A5.4 Permanently UNDEFINED instructions.
1770  *
1771  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1772  * Other UDF encodings generate SIGILL.
1773  *
1774  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1775  * Encoding A1:
1776  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1777  * Encoding T1:
1778  *  1101 1110 iiii iiii
1779  * It uses the following encoding:
1780  *  1110 0111 1111 1110 1101 1110 1111 0000
1781  *  - In ARM: UDF #60896;
1782  *  - In Thumb: UDF #254 followed by a branch-to-self.
1783  */
1784 let isBarrier = 1, isTerminator = 1 in
1785 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1786                "trap", [(trap)]>,
1787            Requires<[IsARM,UseNaClTrap]> {
1788   let Inst = 0xe7fedef0;
1789 }
1790 let isBarrier = 1, isTerminator = 1 in
1791 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1792                "trap", [(trap)]>,
1793            Requires<[IsARM,DontUseNaClTrap]> {
1794   let Inst = 0xe7ffdefe;
1795 }
1796
1797 // Address computation and loads and stores in PIC mode.
1798 let isNotDuplicable = 1 in {
1799 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1800                             4, IIC_iALUr,
1801                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1802
1803 let AddedComplexity = 10 in {
1804 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1805                             4, IIC_iLoad_r,
1806                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1807
1808 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1809                             4, IIC_iLoad_bh_r,
1810                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1811
1812 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1813                             4, IIC_iLoad_bh_r,
1814                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1815
1816 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1817                             4, IIC_iLoad_bh_r,
1818                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1819
1820 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1821                             4, IIC_iLoad_bh_r,
1822                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1823 }
1824 let AddedComplexity = 10 in {
1825 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1826       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1827
1828 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1829       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1830                                                    addrmodepc:$addr)]>;
1831
1832 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1833       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1834 }
1835 } // isNotDuplicable = 1
1836
1837
1838 // LEApcrel - Load a pc-relative address into a register without offending the
1839 // assembler.
1840 let neverHasSideEffects = 1, isReMaterializable = 1 in
1841 // The 'adr' mnemonic encodes differently if the label is before or after
1842 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1843 // know until then which form of the instruction will be used.
1844 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1845                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1846   bits<4> Rd;
1847   bits<14> label;
1848   let Inst{27-25} = 0b001;
1849   let Inst{24} = 0;
1850   let Inst{23-22} = label{13-12};
1851   let Inst{21} = 0;
1852   let Inst{20} = 0;
1853   let Inst{19-16} = 0b1111;
1854   let Inst{15-12} = Rd;
1855   let Inst{11-0} = label{11-0};
1856 }
1857
1858 let hasSideEffects = 1 in {
1859 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1860                     4, IIC_iALUi, []>;
1861
1862 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1863                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1864                       4, IIC_iALUi, []>;
1865 }
1866
1867 //===----------------------------------------------------------------------===//
1868 //  Control Flow Instructions.
1869 //
1870
1871 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1872   // ARMV4T and above
1873   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1874                   "bx", "\tlr", [(ARMretflag)]>,
1875                Requires<[IsARM, HasV4T]> {
1876     let Inst{27-0}  = 0b0001001011111111111100011110;
1877   }
1878
1879   // ARMV4 only
1880   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1881                   "mov", "\tpc, lr", [(ARMretflag)]>,
1882                Requires<[IsARM, NoV4T]> {
1883     let Inst{27-0} = 0b0001101000001111000000001110;
1884   }
1885 }
1886
1887 // Indirect branches
1888 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1889   // ARMV4T and above
1890   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1891                   [(brind GPR:$dst)]>,
1892               Requires<[IsARM, HasV4T]> {
1893     bits<4> dst;
1894     let Inst{31-4} = 0b1110000100101111111111110001;
1895     let Inst{3-0}  = dst;
1896   }
1897
1898   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1899                   "bx", "\t$dst", [/* pattern left blank */]>,
1900               Requires<[IsARM, HasV4T]> {
1901     bits<4> dst;
1902     let Inst{27-4} = 0b000100101111111111110001;
1903     let Inst{3-0}  = dst;
1904   }
1905 }
1906
1907 // SP is marked as a use to prevent stack-pointer assignments that appear
1908 // immediately before calls from potentially appearing dead.
1909 let isCall = 1,
1910   // FIXME:  Do we really need a non-predicated version? If so, it should
1911   // at least be a pseudo instruction expanding to the predicated version
1912   // at MC lowering time.
1913   Defs = [LR], Uses = [SP] in {
1914   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1915                 IIC_Br, "bl\t$func",
1916                 [(ARMcall tglobaladdr:$func)]>,
1917             Requires<[IsARM]> {
1918     let Inst{31-28} = 0b1110;
1919     bits<24> func;
1920     let Inst{23-0} = func;
1921     let DecoderMethod = "DecodeBranchImmInstruction";
1922   }
1923
1924   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1925                    IIC_Br, "bl", "\t$func",
1926                    [(ARMcall_pred tglobaladdr:$func)]>,
1927                 Requires<[IsARM]> {
1928     bits<24> func;
1929     let Inst{23-0} = func;
1930     let DecoderMethod = "DecodeBranchImmInstruction";
1931   }
1932
1933   // ARMv5T and above
1934   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1935                 IIC_Br, "blx\t$func",
1936                 [(ARMcall GPR:$func)]>,
1937             Requires<[IsARM, HasV5T]> {
1938     bits<4> func;
1939     let Inst{31-4} = 0b1110000100101111111111110011;
1940     let Inst{3-0}  = func;
1941   }
1942
1943   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1944                     IIC_Br, "blx", "\t$func",
1945                     [(ARMcall_pred GPR:$func)]>,
1946                  Requires<[IsARM, HasV5T]> {
1947     bits<4> func;
1948     let Inst{27-4} = 0b000100101111111111110011;
1949     let Inst{3-0}  = func;
1950   }
1951
1952   // ARMv4T
1953   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1954   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1955                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1956                    Requires<[IsARM, HasV4T]>;
1957
1958   // ARMv4
1959   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1960                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1961                    Requires<[IsARM, NoV4T]>;
1962
1963   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1964   // return stack predictor.
1965   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1966                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1967                       Requires<[IsARM]>;
1968 }
1969
1970 let isBranch = 1, isTerminator = 1 in {
1971   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1972   // a two-value operand where a dag node expects two operands. :(
1973   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1974                IIC_Br, "b", "\t$target",
1975                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1976     bits<24> target;
1977     let Inst{23-0} = target;
1978     let DecoderMethod = "DecodeBranchImmInstruction";
1979   }
1980
1981   let isBarrier = 1 in {
1982     // B is "predicable" since it's just a Bcc with an 'always' condition.
1983     let isPredicable = 1 in
1984     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1985     // should be sufficient.
1986     // FIXME: Is B really a Barrier? That doesn't seem right.
1987     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1988                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1989
1990     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1991     def BR_JTr : ARMPseudoInst<(outs),
1992                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1993                       0, IIC_Br,
1994                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1995     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1996     // into i12 and rs suffixed versions.
1997     def BR_JTm : ARMPseudoInst<(outs),
1998                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1999                      0, IIC_Br,
2000                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2001                        imm:$id)]>;
2002     def BR_JTadd : ARMPseudoInst<(outs),
2003                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2004                    0, IIC_Br,
2005                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2006                      imm:$id)]>;
2007     } // isNotDuplicable = 1, isIndirectBranch = 1
2008   } // isBarrier = 1
2009
2010 }
2011
2012 // BLX (immediate)
2013 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2014                "blx\t$target", []>,
2015            Requires<[IsARM, HasV5T]> {
2016   let Inst{31-25} = 0b1111101;
2017   bits<25> target;
2018   let Inst{23-0} = target{24-1};
2019   let Inst{24} = target{0};
2020 }
2021
2022 // Branch and Exchange Jazelle
2023 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2024               [/* pattern left blank */]> {
2025   bits<4> func;
2026   let Inst{23-20} = 0b0010;
2027   let Inst{19-8} = 0xfff;
2028   let Inst{7-4} = 0b0010;
2029   let Inst{3-0} = func;
2030 }
2031
2032 // Tail calls.
2033
2034 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2035   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
2036
2037   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
2038
2039   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2040                                  4, IIC_Br, [],
2041                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2042                                  Requires<[IsARM]>;
2043
2044   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2045                                  4, IIC_Br, [],
2046                                  (BX GPR:$dst)>,
2047                                  Requires<[IsARM]>;
2048 }
2049
2050 // Secure Monitor Call is a system instruction.
2051 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2052               []> {
2053   bits<4> opt;
2054   let Inst{23-4} = 0b01100000000000000111;
2055   let Inst{3-0} = opt;
2056 }
2057
2058 // Supervisor Call (Software Interrupt)
2059 let isCall = 1, Uses = [SP] in {
2060 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2061   bits<24> svc;
2062   let Inst{23-0} = svc;
2063 }
2064 }
2065
2066 // Store Return State
2067 class SRSI<bit wb, string asm>
2068   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2069        NoItinerary, asm, "", []> {
2070   bits<5> mode;
2071   let Inst{31-28} = 0b1111;
2072   let Inst{27-25} = 0b100;
2073   let Inst{22} = 1;
2074   let Inst{21} = wb;
2075   let Inst{20} = 0;
2076   let Inst{19-16} = 0b1101;  // SP
2077   let Inst{15-5} = 0b00000101000;
2078   let Inst{4-0} = mode;
2079 }
2080
2081 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2082   let Inst{24-23} = 0;
2083 }
2084 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2085   let Inst{24-23} = 0;
2086 }
2087 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2088   let Inst{24-23} = 0b10;
2089 }
2090 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2091   let Inst{24-23} = 0b10;
2092 }
2093 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2094   let Inst{24-23} = 0b01;
2095 }
2096 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2097   let Inst{24-23} = 0b01;
2098 }
2099 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2100   let Inst{24-23} = 0b11;
2101 }
2102 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2103   let Inst{24-23} = 0b11;
2104 }
2105
2106 // Return From Exception
2107 class RFEI<bit wb, string asm>
2108   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2109        NoItinerary, asm, "", []> {
2110   bits<4> Rn;
2111   let Inst{31-28} = 0b1111;
2112   let Inst{27-25} = 0b100;
2113   let Inst{22} = 0;
2114   let Inst{21} = wb;
2115   let Inst{20} = 1;
2116   let Inst{19-16} = Rn;
2117   let Inst{15-0} = 0xa00;
2118 }
2119
2120 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2121   let Inst{24-23} = 0;
2122 }
2123 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2124   let Inst{24-23} = 0;
2125 }
2126 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2127   let Inst{24-23} = 0b10;
2128 }
2129 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2130   let Inst{24-23} = 0b10;
2131 }
2132 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2133   let Inst{24-23} = 0b01;
2134 }
2135 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2136   let Inst{24-23} = 0b01;
2137 }
2138 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2139   let Inst{24-23} = 0b11;
2140 }
2141 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2142   let Inst{24-23} = 0b11;
2143 }
2144
2145 //===----------------------------------------------------------------------===//
2146 //  Load / Store Instructions.
2147 //
2148
2149 // Load
2150
2151
2152 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2153                     UnOpFrag<(load node:$Src)>>;
2154 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2155                     UnOpFrag<(zextloadi8 node:$Src)>>;
2156 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2157                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2158 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2159                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2160
2161 // Special LDR for loads from non-pc-relative constpools.
2162 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2163     isReMaterializable = 1, isCodeGenOnly = 1 in
2164 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2165                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2166                  []> {
2167   bits<4> Rt;
2168   bits<17> addr;
2169   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2170   let Inst{19-16} = 0b1111;
2171   let Inst{15-12} = Rt;
2172   let Inst{11-0}  = addr{11-0};   // imm12
2173 }
2174
2175 // Loads with zero extension
2176 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2177                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2178                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2179
2180 // Loads with sign extension
2181 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2182                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2183                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2184
2185 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2186                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2187                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2188
2189 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2190 // Load doubleword
2191 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2192                  (ins addrmode3:$addr), LdMiscFrm,
2193                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2194                  []>, Requires<[IsARM, HasV5TE]>;
2195 }
2196
2197 // Indexed loads
2198 multiclass AI2_ldridx<bit isByte, string opc,
2199                       InstrItinClass iii, InstrItinClass iir> {
2200   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2201                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2202                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2203     bits<17> addr;
2204     let Inst{25} = 0;
2205     let Inst{23} = addr{12};
2206     let Inst{19-16} = addr{16-13};
2207     let Inst{11-0} = addr{11-0};
2208     let DecoderMethod = "DecodeLDRPreImm";
2209     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2210   }
2211
2212   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2213                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2214                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2215     bits<17> addr;
2216     let Inst{25} = 1;
2217     let Inst{23} = addr{12};
2218     let Inst{19-16} = addr{16-13};
2219     let Inst{11-0} = addr{11-0};
2220     let Inst{4} = 0;
2221     let DecoderMethod = "DecodeLDRPreReg";
2222     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2223   }
2224
2225   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2226                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2227                        IndexModePost, LdFrm, iir,
2228                        opc, "\t$Rt, $addr, $offset",
2229                        "$addr.base = $Rn_wb", []> {
2230      // {12}     isAdd
2231      // {11-0}   imm12/Rm
2232      bits<14> offset;
2233      bits<4> addr;
2234      let Inst{25} = 1;
2235      let Inst{23} = offset{12};
2236      let Inst{19-16} = addr;
2237      let Inst{11-0} = offset{11-0};
2238
2239     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2240    }
2241
2242    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2243                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2244                       IndexModePost, LdFrm, iii,
2245                       opc, "\t$Rt, $addr, $offset",
2246                       "$addr.base = $Rn_wb", []> {
2247     // {12}     isAdd
2248     // {11-0}   imm12/Rm
2249     bits<14> offset;
2250     bits<4> addr;
2251     let Inst{25} = 0;
2252     let Inst{23} = offset{12};
2253     let Inst{19-16} = addr;
2254     let Inst{11-0} = offset{11-0};
2255
2256     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2257   }
2258
2259 }
2260
2261 let mayLoad = 1, neverHasSideEffects = 1 in {
2262 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2263 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2264 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2265 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2266 }
2267
2268 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2269   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2270                         (ins addrmode3:$addr), IndexModePre,
2271                         LdMiscFrm, itin,
2272                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2273     bits<14> addr;
2274     let Inst{23}    = addr{8};      // U bit
2275     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2276     let Inst{19-16} = addr{12-9};   // Rn
2277     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2278     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2279     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2280     let DecoderMethod = "DecodeAddrMode3Instruction";
2281   }
2282   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2283                         (ins addr_offset_none:$addr, am3offset:$offset),
2284                         IndexModePost, LdMiscFrm, itin,
2285                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2286                         []> {
2287     bits<10> offset;
2288     bits<4> addr;
2289     let Inst{23}    = offset{8};      // U bit
2290     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2291     let Inst{19-16} = addr;
2292     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2293     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2294     let DecoderMethod = "DecodeAddrMode3Instruction";
2295   }
2296 }
2297
2298 let mayLoad = 1, neverHasSideEffects = 1 in {
2299 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2300 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2301 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2302 let hasExtraDefRegAllocReq = 1 in {
2303 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2304                           (ins addrmode3:$addr), IndexModePre,
2305                           LdMiscFrm, IIC_iLoad_d_ru,
2306                           "ldrd", "\t$Rt, $Rt2, $addr!",
2307                           "$addr.base = $Rn_wb", []> {
2308   bits<14> addr;
2309   let Inst{23}    = addr{8};      // U bit
2310   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2311   let Inst{19-16} = addr{12-9};   // Rn
2312   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2313   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2314   let DecoderMethod = "DecodeAddrMode3Instruction";
2315   let AsmMatchConverter = "cvtLdrdPre";
2316 }
2317 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2318                           (ins addr_offset_none:$addr, am3offset:$offset),
2319                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2320                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2321                           "$addr.base = $Rn_wb", []> {
2322   bits<10> offset;
2323   bits<4> addr;
2324   let Inst{23}    = offset{8};      // U bit
2325   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2326   let Inst{19-16} = addr;
2327   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2328   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2329   let DecoderMethod = "DecodeAddrMode3Instruction";
2330 }
2331 } // hasExtraDefRegAllocReq = 1
2332 } // mayLoad = 1, neverHasSideEffects = 1
2333
2334 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2335 let mayLoad = 1, neverHasSideEffects = 1 in {
2336 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2337                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2338                     IndexModePost, LdFrm, IIC_iLoad_ru,
2339                     "ldrt", "\t$Rt, $addr, $offset",
2340                     "$addr.base = $Rn_wb", []> {
2341   // {12}     isAdd
2342   // {11-0}   imm12/Rm
2343   bits<14> offset;
2344   bits<4> addr;
2345   let Inst{25} = 1;
2346   let Inst{23} = offset{12};
2347   let Inst{21} = 1; // overwrite
2348   let Inst{19-16} = addr;
2349   let Inst{11-5} = offset{11-5};
2350   let Inst{4} = 0;
2351   let Inst{3-0} = offset{3-0};
2352   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2353 }
2354
2355 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2356                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2357                    IndexModePost, LdFrm, IIC_iLoad_ru,
2358                    "ldrt", "\t$Rt, $addr, $offset",
2359                    "$addr.base = $Rn_wb", []> {
2360   // {12}     isAdd
2361   // {11-0}   imm12/Rm
2362   bits<14> offset;
2363   bits<4> addr;
2364   let Inst{25} = 0;
2365   let Inst{23} = offset{12};
2366   let Inst{21} = 1; // overwrite
2367   let Inst{19-16} = addr;
2368   let Inst{11-0} = offset{11-0};
2369   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2370 }
2371
2372 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2373                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2374                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2375                      "ldrbt", "\t$Rt, $addr, $offset",
2376                      "$addr.base = $Rn_wb", []> {
2377   // {12}     isAdd
2378   // {11-0}   imm12/Rm
2379   bits<14> offset;
2380   bits<4> addr;
2381   let Inst{25} = 1;
2382   let Inst{23} = offset{12};
2383   let Inst{21} = 1; // overwrite
2384   let Inst{19-16} = addr;
2385   let Inst{11-5} = offset{11-5};
2386   let Inst{4} = 0;
2387   let Inst{3-0} = offset{3-0};
2388   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2389 }
2390
2391 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2392                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2393                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2394                     "ldrbt", "\t$Rt, $addr, $offset",
2395                     "$addr.base = $Rn_wb", []> {
2396   // {12}     isAdd
2397   // {11-0}   imm12/Rm
2398   bits<14> offset;
2399   bits<4> addr;
2400   let Inst{25} = 0;
2401   let Inst{23} = offset{12};
2402   let Inst{21} = 1; // overwrite
2403   let Inst{19-16} = addr;
2404   let Inst{11-0} = offset{11-0};
2405   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2406 }
2407
2408 multiclass AI3ldrT<bits<4> op, string opc> {
2409   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2410                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2411                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2412                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2413     bits<9> offset;
2414     let Inst{23} = offset{8};
2415     let Inst{22} = 1;
2416     let Inst{11-8} = offset{7-4};
2417     let Inst{3-0} = offset{3-0};
2418     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2419   }
2420   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2421                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2422                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2423                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2424     bits<5> Rm;
2425     let Inst{23} = Rm{4};
2426     let Inst{22} = 0;
2427     let Inst{11-8} = 0;
2428     let Unpredictable{11-8} = 0b1111;
2429     let Inst{3-0} = Rm{3-0};
2430     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2431     let DecoderMethod = "DecodeLDR";
2432   }
2433 }
2434
2435 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2436 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2437 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2438 }
2439
2440 // Store
2441
2442 // Stores with truncate
2443 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2444                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2445                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2446
2447 // Store doubleword
2448 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2449 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2450                StMiscFrm, IIC_iStore_d_r,
2451                "strd", "\t$Rt, $src2, $addr", []>,
2452            Requires<[IsARM, HasV5TE]> {
2453   let Inst{21} = 0;
2454 }
2455
2456 // Indexed stores
2457 multiclass AI2_stridx<bit isByte, string opc,
2458                       InstrItinClass iii, InstrItinClass iir> {
2459   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2460                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2461                             StFrm, iii,
2462                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2463     bits<17> addr;
2464     let Inst{25} = 0;
2465     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2466     let Inst{19-16} = addr{16-13};  // Rn
2467     let Inst{11-0}  = addr{11-0};   // imm12
2468     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2469     let DecoderMethod = "DecodeSTRPreImm";
2470   }
2471
2472   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2473                       (ins GPR:$Rt, ldst_so_reg:$addr),
2474                       IndexModePre, StFrm, iir,
2475                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2476     bits<17> addr;
2477     let Inst{25} = 1;
2478     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2479     let Inst{19-16} = addr{16-13}; // Rn
2480     let Inst{11-0}  = addr{11-0};
2481     let Inst{4}     = 0;           // Inst{4} = 0
2482     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2483     let DecoderMethod = "DecodeSTRPreReg";
2484   }
2485   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2486                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2487                 IndexModePost, StFrm, iir,
2488                 opc, "\t$Rt, $addr, $offset",
2489                 "$addr.base = $Rn_wb", []> {
2490      // {12}     isAdd
2491      // {11-0}   imm12/Rm
2492      bits<14> offset;
2493      bits<4> addr;
2494      let Inst{25} = 1;
2495      let Inst{23} = offset{12};
2496      let Inst{19-16} = addr;
2497      let Inst{11-0} = offset{11-0};
2498      let Inst{4} = 0;
2499
2500     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2501    }
2502
2503    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2504                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2505                 IndexModePost, StFrm, iii,
2506                 opc, "\t$Rt, $addr, $offset",
2507                 "$addr.base = $Rn_wb", []> {
2508     // {12}     isAdd
2509     // {11-0}   imm12/Rm
2510     bits<14> offset;
2511     bits<4> addr;
2512     let Inst{25} = 0;
2513     let Inst{23} = offset{12};
2514     let Inst{19-16} = addr;
2515     let Inst{11-0} = offset{11-0};
2516
2517     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2518   }
2519 }
2520
2521 let mayStore = 1, neverHasSideEffects = 1 in {
2522 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2523 // IIC_iStore_siu depending on whether it the offset register is shifted.
2524 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2525 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2526 }
2527
2528 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2529                          am2offset_reg:$offset),
2530              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2531                            am2offset_reg:$offset)>;
2532 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2533                          am2offset_imm:$offset),
2534              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2535                            am2offset_imm:$offset)>;
2536 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2537                              am2offset_reg:$offset),
2538              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2539                             am2offset_reg:$offset)>;
2540 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2541                              am2offset_imm:$offset),
2542              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2543                             am2offset_imm:$offset)>;
2544
2545 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2546 // put the patterns on the instruction definitions directly as ISel wants
2547 // the address base and offset to be separate operands, not a single
2548 // complex operand like we represent the instructions themselves. The
2549 // pseudos map between the two.
2550 let usesCustomInserter = 1,
2551     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2552 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2553                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2554                4, IIC_iStore_ru,
2555             [(set GPR:$Rn_wb,
2556                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2557 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2558                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2559                4, IIC_iStore_ru,
2560             [(set GPR:$Rn_wb,
2561                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2562 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2563                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2564                4, IIC_iStore_ru,
2565             [(set GPR:$Rn_wb,
2566                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2567 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2568                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2569                4, IIC_iStore_ru,
2570             [(set GPR:$Rn_wb,
2571                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2572 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2573                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2574                4, IIC_iStore_ru,
2575             [(set GPR:$Rn_wb,
2576                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2577 }
2578
2579
2580
2581 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2582                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2583                            StMiscFrm, IIC_iStore_bh_ru,
2584                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2585   bits<14> addr;
2586   let Inst{23}    = addr{8};      // U bit
2587   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2588   let Inst{19-16} = addr{12-9};   // Rn
2589   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2590   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2591   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2592   let DecoderMethod = "DecodeAddrMode3Instruction";
2593 }
2594
2595 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2596                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2597                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2598                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2599                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2600                                                       addr_offset_none:$addr,
2601                                                       am3offset:$offset))]> {
2602   bits<10> offset;
2603   bits<4> addr;
2604   let Inst{23}    = offset{8};      // U bit
2605   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2606   let Inst{19-16} = addr;
2607   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2608   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2609   let DecoderMethod = "DecodeAddrMode3Instruction";
2610 }
2611
2612 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2613 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2614                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2615                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2616                           "strd", "\t$Rt, $Rt2, $addr!",
2617                           "$addr.base = $Rn_wb", []> {
2618   bits<14> addr;
2619   let Inst{23}    = addr{8};      // U bit
2620   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2621   let Inst{19-16} = addr{12-9};   // Rn
2622   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2623   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2624   let DecoderMethod = "DecodeAddrMode3Instruction";
2625   let AsmMatchConverter = "cvtStrdPre";
2626 }
2627
2628 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2629                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2630                                am3offset:$offset),
2631                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2632                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2633                           "$addr.base = $Rn_wb", []> {
2634   bits<10> offset;
2635   bits<4> addr;
2636   let Inst{23}    = offset{8};      // U bit
2637   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2638   let Inst{19-16} = addr;
2639   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2640   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2641   let DecoderMethod = "DecodeAddrMode3Instruction";
2642 }
2643 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2644
2645 // STRT, STRBT, and STRHT
2646
2647 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2648                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2649                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2650                    "strbt", "\t$Rt, $addr, $offset",
2651                    "$addr.base = $Rn_wb", []> {
2652   // {12}     isAdd
2653   // {11-0}   imm12/Rm
2654   bits<14> offset;
2655   bits<4> addr;
2656   let Inst{25} = 1;
2657   let Inst{23} = offset{12};
2658   let Inst{21} = 1; // overwrite
2659   let Inst{19-16} = addr;
2660   let Inst{11-5} = offset{11-5};
2661   let Inst{4} = 0;
2662   let Inst{3-0} = offset{3-0};
2663   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2664 }
2665
2666 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2667                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2668                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2669                    "strbt", "\t$Rt, $addr, $offset",
2670                    "$addr.base = $Rn_wb", []> {
2671   // {12}     isAdd
2672   // {11-0}   imm12/Rm
2673   bits<14> offset;
2674   bits<4> addr;
2675   let Inst{25} = 0;
2676   let Inst{23} = offset{12};
2677   let Inst{21} = 1; // overwrite
2678   let Inst{19-16} = addr;
2679   let Inst{11-0} = offset{11-0};
2680   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2681 }
2682
2683 let mayStore = 1, neverHasSideEffects = 1 in {
2684 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2685                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2686                    IndexModePost, StFrm, IIC_iStore_ru,
2687                    "strt", "\t$Rt, $addr, $offset",
2688                    "$addr.base = $Rn_wb", []> {
2689   // {12}     isAdd
2690   // {11-0}   imm12/Rm
2691   bits<14> offset;
2692   bits<4> addr;
2693   let Inst{25} = 1;
2694   let Inst{23} = offset{12};
2695   let Inst{21} = 1; // overwrite
2696   let Inst{19-16} = addr;
2697   let Inst{11-5} = offset{11-5};
2698   let Inst{4} = 0;
2699   let Inst{3-0} = offset{3-0};
2700   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2701 }
2702
2703 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2704                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2705                    IndexModePost, StFrm, IIC_iStore_ru,
2706                    "strt", "\t$Rt, $addr, $offset",
2707                    "$addr.base = $Rn_wb", []> {
2708   // {12}     isAdd
2709   // {11-0}   imm12/Rm
2710   bits<14> offset;
2711   bits<4> addr;
2712   let Inst{25} = 0;
2713   let Inst{23} = offset{12};
2714   let Inst{21} = 1; // overwrite
2715   let Inst{19-16} = addr;
2716   let Inst{11-0} = offset{11-0};
2717   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2718 }
2719 }
2720
2721
2722 multiclass AI3strT<bits<4> op, string opc> {
2723   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2724                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2725                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2726                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2727     bits<9> offset;
2728     let Inst{23} = offset{8};
2729     let Inst{22} = 1;
2730     let Inst{11-8} = offset{7-4};
2731     let Inst{3-0} = offset{3-0};
2732     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2733   }
2734   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2735                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2736                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2737                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2738     bits<5> Rm;
2739     let Inst{23} = Rm{4};
2740     let Inst{22} = 0;
2741     let Inst{11-8} = 0;
2742     let Inst{3-0} = Rm{3-0};
2743     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2744   }
2745 }
2746
2747
2748 defm STRHT : AI3strT<0b1011, "strht">;
2749
2750
2751 //===----------------------------------------------------------------------===//
2752 //  Load / store multiple Instructions.
2753 //
2754
2755 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2756                          InstrItinClass itin, InstrItinClass itin_upd> {
2757   // IA is the default, so no need for an explicit suffix on the
2758   // mnemonic here. Without it is the canonical spelling.
2759   def IA :
2760     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2761          IndexModeNone, f, itin,
2762          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2763     let Inst{24-23} = 0b01;       // Increment After
2764     let Inst{22}    = P_bit;
2765     let Inst{21}    = 0;          // No writeback
2766     let Inst{20}    = L_bit;
2767   }
2768   def IA_UPD :
2769     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2770          IndexModeUpd, f, itin_upd,
2771          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2772     let Inst{24-23} = 0b01;       // Increment After
2773     let Inst{22}    = P_bit;
2774     let Inst{21}    = 1;          // Writeback
2775     let Inst{20}    = L_bit;
2776
2777     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2778   }
2779   def DA :
2780     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2781          IndexModeNone, f, itin,
2782          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2783     let Inst{24-23} = 0b00;       // Decrement After
2784     let Inst{22}    = P_bit;
2785     let Inst{21}    = 0;          // No writeback
2786     let Inst{20}    = L_bit;
2787   }
2788   def DA_UPD :
2789     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2790          IndexModeUpd, f, itin_upd,
2791          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2792     let Inst{24-23} = 0b00;       // Decrement After
2793     let Inst{22}    = P_bit;
2794     let Inst{21}    = 1;          // Writeback
2795     let Inst{20}    = L_bit;
2796
2797     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2798   }
2799   def DB :
2800     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2801          IndexModeNone, f, itin,
2802          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2803     let Inst{24-23} = 0b10;       // Decrement Before
2804     let Inst{22}    = P_bit;
2805     let Inst{21}    = 0;          // No writeback
2806     let Inst{20}    = L_bit;
2807   }
2808   def DB_UPD :
2809     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2810          IndexModeUpd, f, itin_upd,
2811          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2812     let Inst{24-23} = 0b10;       // Decrement Before
2813     let Inst{22}    = P_bit;
2814     let Inst{21}    = 1;          // Writeback
2815     let Inst{20}    = L_bit;
2816
2817     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2818   }
2819   def IB :
2820     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2821          IndexModeNone, f, itin,
2822          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2823     let Inst{24-23} = 0b11;       // Increment Before
2824     let Inst{22}    = P_bit;
2825     let Inst{21}    = 0;          // No writeback
2826     let Inst{20}    = L_bit;
2827   }
2828   def IB_UPD :
2829     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2830          IndexModeUpd, f, itin_upd,
2831          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2832     let Inst{24-23} = 0b11;       // Increment Before
2833     let Inst{22}    = P_bit;
2834     let Inst{21}    = 1;          // Writeback
2835     let Inst{20}    = L_bit;
2836
2837     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2838   }
2839 }
2840
2841 let neverHasSideEffects = 1 in {
2842
2843 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2844 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2845                          IIC_iLoad_mu>;
2846
2847 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2848 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2849                          IIC_iStore_mu>;
2850
2851 } // neverHasSideEffects
2852
2853 // FIXME: remove when we have a way to marking a MI with these properties.
2854 // FIXME: Should pc be an implicit operand like PICADD, etc?
2855 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2856     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2857 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2858                                                  reglist:$regs, variable_ops),
2859                      4, IIC_iLoad_mBr, [],
2860                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2861       RegConstraint<"$Rn = $wb">;
2862
2863 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2864 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2865                                IIC_iLoad_mu>;
2866
2867 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2868 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2869                                IIC_iStore_mu>;
2870
2871
2872
2873 //===----------------------------------------------------------------------===//
2874 //  Move Instructions.
2875 //
2876
2877 let neverHasSideEffects = 1 in
2878 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2879                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2880   bits<4> Rd;
2881   bits<4> Rm;
2882
2883   let Inst{19-16} = 0b0000;
2884   let Inst{11-4} = 0b00000000;
2885   let Inst{25} = 0;
2886   let Inst{3-0} = Rm;
2887   let Inst{15-12} = Rd;
2888 }
2889
2890 // A version for the smaller set of tail call registers.
2891 let neverHasSideEffects = 1 in
2892 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2893                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2894   bits<4> Rd;
2895   bits<4> Rm;
2896
2897   let Inst{11-4} = 0b00000000;
2898   let Inst{25} = 0;
2899   let Inst{3-0} = Rm;
2900   let Inst{15-12} = Rd;
2901 }
2902
2903 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2904                 DPSoRegRegFrm, IIC_iMOVsr,
2905                 "mov", "\t$Rd, $src",
2906                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2907   bits<4> Rd;
2908   bits<12> src;
2909   let Inst{15-12} = Rd;
2910   let Inst{19-16} = 0b0000;
2911   let Inst{11-8} = src{11-8};
2912   let Inst{7} = 0;
2913   let Inst{6-5} = src{6-5};
2914   let Inst{4} = 1;
2915   let Inst{3-0} = src{3-0};
2916   let Inst{25} = 0;
2917 }
2918
2919 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2920                 DPSoRegImmFrm, IIC_iMOVsr,
2921                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2922                 UnaryDP {
2923   bits<4> Rd;
2924   bits<12> src;
2925   let Inst{15-12} = Rd;
2926   let Inst{19-16} = 0b0000;
2927   let Inst{11-5} = src{11-5};
2928   let Inst{4} = 0;
2929   let Inst{3-0} = src{3-0};
2930   let Inst{25} = 0;
2931 }
2932
2933 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2934 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2935                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2936   bits<4> Rd;
2937   bits<12> imm;
2938   let Inst{25} = 1;
2939   let Inst{15-12} = Rd;
2940   let Inst{19-16} = 0b0000;
2941   let Inst{11-0} = imm;
2942 }
2943
2944 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2945 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2946                  DPFrm, IIC_iMOVi,
2947                  "movw", "\t$Rd, $imm",
2948                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2949                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2950   bits<4> Rd;
2951   bits<16> imm;
2952   let Inst{15-12} = Rd;
2953   let Inst{11-0}  = imm{11-0};
2954   let Inst{19-16} = imm{15-12};
2955   let Inst{20} = 0;
2956   let Inst{25} = 1;
2957   let DecoderMethod = "DecodeArmMOVTWInstruction";
2958 }
2959
2960 def : InstAlias<"mov${p} $Rd, $imm",
2961                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2962         Requires<[IsARM]>;
2963
2964 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2965                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2966
2967 let Constraints = "$src = $Rd" in {
2968 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2969                   (ins GPR:$src, imm0_65535_expr:$imm),
2970                   DPFrm, IIC_iMOVi,
2971                   "movt", "\t$Rd, $imm",
2972                   [(set GPRnopc:$Rd,
2973                         (or (and GPR:$src, 0xffff),
2974                             lo16AllZero:$imm))]>, UnaryDP,
2975                   Requires<[IsARM, HasV6T2]> {
2976   bits<4> Rd;
2977   bits<16> imm;
2978   let Inst{15-12} = Rd;
2979   let Inst{11-0}  = imm{11-0};
2980   let Inst{19-16} = imm{15-12};
2981   let Inst{20} = 0;
2982   let Inst{25} = 1;
2983   let DecoderMethod = "DecodeArmMOVTWInstruction";
2984 }
2985
2986 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2987                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2988
2989 } // Constraints
2990
2991 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2992       Requires<[IsARM, HasV6T2]>;
2993
2994 let Uses = [CPSR] in
2995 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2996                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2997                     Requires<[IsARM]>;
2998
2999 // These aren't really mov instructions, but we have to define them this way
3000 // due to flag operands.
3001
3002 let Defs = [CPSR] in {
3003 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3004                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3005                       Requires<[IsARM]>;
3006 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3007                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3008                       Requires<[IsARM]>;
3009 }
3010
3011 //===----------------------------------------------------------------------===//
3012 //  Extend Instructions.
3013 //
3014
3015 // Sign extenders
3016
3017 def SXTB  : AI_ext_rrot<0b01101010,
3018                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3019 def SXTH  : AI_ext_rrot<0b01101011,
3020                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3021
3022 def SXTAB : AI_exta_rrot<0b01101010,
3023                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3024 def SXTAH : AI_exta_rrot<0b01101011,
3025                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3026
3027 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3028
3029 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3030
3031 // Zero extenders
3032
3033 let AddedComplexity = 16 in {
3034 def UXTB   : AI_ext_rrot<0b01101110,
3035                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3036 def UXTH   : AI_ext_rrot<0b01101111,
3037                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3038 def UXTB16 : AI_ext_rrot<0b01101100,
3039                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3040
3041 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3042 //        The transformation should probably be done as a combiner action
3043 //        instead so we can include a check for masking back in the upper
3044 //        eight bits of the source into the lower eight bits of the result.
3045 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3046 //               (UXTB16r_rot GPR:$Src, 3)>;
3047 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3048                (UXTB16 GPR:$Src, 1)>;
3049
3050 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3051                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3052 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3053                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3054 }
3055
3056 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3057 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3058
3059
3060 def SBFX  : I<(outs GPRnopc:$Rd),
3061               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3062                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3063                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3064                Requires<[IsARM, HasV6T2]> {
3065   bits<4> Rd;
3066   bits<4> Rn;
3067   bits<5> lsb;
3068   bits<5> width;
3069   let Inst{27-21} = 0b0111101;
3070   let Inst{6-4}   = 0b101;
3071   let Inst{20-16} = width;
3072   let Inst{15-12} = Rd;
3073   let Inst{11-7}  = lsb;
3074   let Inst{3-0}   = Rn;
3075 }
3076
3077 def UBFX  : I<(outs GPR:$Rd),
3078               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3079                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3080                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3081                Requires<[IsARM, HasV6T2]> {
3082   bits<4> Rd;
3083   bits<4> Rn;
3084   bits<5> lsb;
3085   bits<5> width;
3086   let Inst{27-21} = 0b0111111;
3087   let Inst{6-4}   = 0b101;
3088   let Inst{20-16} = width;
3089   let Inst{15-12} = Rd;
3090   let Inst{11-7}  = lsb;
3091   let Inst{3-0}   = Rn;
3092 }
3093
3094 //===----------------------------------------------------------------------===//
3095 //  Arithmetic Instructions.
3096 //
3097
3098 defm ADD  : AsI1_bin_irs<0b0100, "add",
3099                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3100                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3101 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3102                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3103                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3104
3105 // ADD and SUB with 's' bit set.
3106 //
3107 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3108 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3109 // AdjustInstrPostInstrSelection where we determine whether or not to
3110 // set the "s" bit based on CPSR liveness.
3111 //
3112 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3113 // support for an optional CPSR definition that corresponds to the DAG
3114 // node's second value. We can then eliminate the implicit def of CPSR.
3115 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3116                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3117 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3118                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3119
3120 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3121               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3122 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3123               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3124
3125 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3126                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3127                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3128
3129 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3130 // CPSR and the implicit def of CPSR is not needed.
3131 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3132                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3133
3134 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3135                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3136
3137 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3138 // The assume-no-carry-in form uses the negation of the input since add/sub
3139 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3140 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3141 // details.
3142 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3143              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3144 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3145              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3146
3147 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3148              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3149              Requires<[IsARM, HasV6T2]>;
3150 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3151              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3152              Requires<[IsARM, HasV6T2]>;
3153
3154 // The with-carry-in form matches bitwise not instead of the negation.
3155 // Effectively, the inverse interpretation of the carry flag already accounts
3156 // for part of the negation.
3157 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3158              (SBCri   GPR:$src, so_imm_not:$imm)>;
3159 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3160              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3161
3162 // Note: These are implemented in C++ code, because they have to generate
3163 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3164 // cannot produce.
3165 // (mul X, 2^n+1) -> (add (X << n), X)
3166 // (mul X, 2^n-1) -> (rsb X, (X << n))
3167
3168 // ARM Arithmetic Instruction
3169 // GPR:$dst = GPR:$a op GPR:$b
3170 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3171           list<dag> pattern = [],
3172           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3173           string asm = "\t$Rd, $Rn, $Rm">
3174   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3175   bits<4> Rn;
3176   bits<4> Rd;
3177   bits<4> Rm;
3178   let Inst{27-20} = op27_20;
3179   let Inst{11-4} = op11_4;
3180   let Inst{19-16} = Rn;
3181   let Inst{15-12} = Rd;
3182   let Inst{3-0}   = Rm;
3183
3184   let Unpredictable{11-8} = 0b1111;
3185 }
3186
3187 // Saturating add/subtract
3188
3189 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3190                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3191                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3192 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3193                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3194                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3195 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3196                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3197                   "\t$Rd, $Rm, $Rn">;
3198 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3199                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3200                   "\t$Rd, $Rm, $Rn">;
3201
3202 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3203 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3204 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3205 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3206 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3207 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3208 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3209 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3210 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3211 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3212 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3213 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3214
3215 // Signed/Unsigned add/subtract
3216
3217 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3218 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3219 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3220 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3221 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3222 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3223 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3224 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3225 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3226 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3227 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3228 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3229
3230 // Signed/Unsigned halving add/subtract
3231
3232 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3233 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3234 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3235 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3236 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3237 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3238 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3239 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3240 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3241 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3242 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3243 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3244
3245 // Unsigned Sum of Absolute Differences [and Accumulate].
3246
3247 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3248                 MulFrm /* for convenience */, NoItinerary, "usad8",
3249                 "\t$Rd, $Rn, $Rm", []>,
3250              Requires<[IsARM, HasV6]> {
3251   bits<4> Rd;
3252   bits<4> Rn;
3253   bits<4> Rm;
3254   let Inst{27-20} = 0b01111000;
3255   let Inst{15-12} = 0b1111;
3256   let Inst{7-4} = 0b0001;
3257   let Inst{19-16} = Rd;
3258   let Inst{11-8} = Rm;
3259   let Inst{3-0} = Rn;
3260 }
3261 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3262                 MulFrm /* for convenience */, NoItinerary, "usada8",
3263                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3264              Requires<[IsARM, HasV6]> {
3265   bits<4> Rd;
3266   bits<4> Rn;
3267   bits<4> Rm;
3268   bits<4> Ra;
3269   let Inst{27-20} = 0b01111000;
3270   let Inst{7-4} = 0b0001;
3271   let Inst{19-16} = Rd;
3272   let Inst{15-12} = Ra;
3273   let Inst{11-8} = Rm;
3274   let Inst{3-0} = Rn;
3275 }
3276
3277 // Signed/Unsigned saturate
3278
3279 def SSAT : AI<(outs GPRnopc:$Rd),
3280               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3281               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3282   bits<4> Rd;
3283   bits<5> sat_imm;
3284   bits<4> Rn;
3285   bits<8> sh;
3286   let Inst{27-21} = 0b0110101;
3287   let Inst{5-4} = 0b01;
3288   let Inst{20-16} = sat_imm;
3289   let Inst{15-12} = Rd;
3290   let Inst{11-7} = sh{4-0};
3291   let Inst{6} = sh{5};
3292   let Inst{3-0} = Rn;
3293 }
3294
3295 def SSAT16 : AI<(outs GPRnopc:$Rd),
3296                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3297                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3298   bits<4> Rd;
3299   bits<4> sat_imm;
3300   bits<4> Rn;
3301   let Inst{27-20} = 0b01101010;
3302   let Inst{11-4} = 0b11110011;
3303   let Inst{15-12} = Rd;
3304   let Inst{19-16} = sat_imm;
3305   let Inst{3-0} = Rn;
3306 }
3307
3308 def USAT : AI<(outs GPRnopc:$Rd),
3309               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3310               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3311   bits<4> Rd;
3312   bits<5> sat_imm;
3313   bits<4> Rn;
3314   bits<8> sh;
3315   let Inst{27-21} = 0b0110111;
3316   let Inst{5-4} = 0b01;
3317   let Inst{15-12} = Rd;
3318   let Inst{11-7} = sh{4-0};
3319   let Inst{6} = sh{5};
3320   let Inst{20-16} = sat_imm;
3321   let Inst{3-0} = Rn;
3322 }
3323
3324 def USAT16 : AI<(outs GPRnopc:$Rd),
3325                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3326                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3327   bits<4> Rd;
3328   bits<4> sat_imm;
3329   bits<4> Rn;
3330   let Inst{27-20} = 0b01101110;
3331   let Inst{11-4} = 0b11110011;
3332   let Inst{15-12} = Rd;
3333   let Inst{19-16} = sat_imm;
3334   let Inst{3-0} = Rn;
3335 }
3336
3337 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3338                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3339 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3340                (USAT imm:$pos, GPRnopc:$a, 0)>;
3341
3342 //===----------------------------------------------------------------------===//
3343 //  Bitwise Instructions.
3344 //
3345
3346 defm AND   : AsI1_bin_irs<0b0000, "and",
3347                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3348                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3349 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3350                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3351                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3352 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3353                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3354                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3355 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3356                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3357                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3358
3359 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3360 // like in the actual instruction encoding. The complexity of mapping the mask
3361 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3362 // instruction description.
3363 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3364                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3365                "bfc", "\t$Rd, $imm", "$src = $Rd",
3366                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3367                Requires<[IsARM, HasV6T2]> {
3368   bits<4> Rd;
3369   bits<10> imm;
3370   let Inst{27-21} = 0b0111110;
3371   let Inst{6-0}   = 0b0011111;
3372   let Inst{15-12} = Rd;
3373   let Inst{11-7}  = imm{4-0}; // lsb
3374   let Inst{20-16} = imm{9-5}; // msb
3375 }
3376
3377 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3378 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3379           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3380           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3381           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3382                            bf_inv_mask_imm:$imm))]>,
3383           Requires<[IsARM, HasV6T2]> {
3384   bits<4> Rd;
3385   bits<4> Rn;
3386   bits<10> imm;
3387   let Inst{27-21} = 0b0111110;
3388   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3389   let Inst{15-12} = Rd;
3390   let Inst{11-7}  = imm{4-0}; // lsb
3391   let Inst{20-16} = imm{9-5}; // width
3392   let Inst{3-0}   = Rn;
3393 }
3394
3395 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3396                   "mvn", "\t$Rd, $Rm",
3397                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3398   bits<4> Rd;
3399   bits<4> Rm;
3400   let Inst{25} = 0;
3401   let Inst{19-16} = 0b0000;
3402   let Inst{11-4} = 0b00000000;
3403   let Inst{15-12} = Rd;
3404   let Inst{3-0} = Rm;
3405 }
3406 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3407                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3408                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3409   bits<4> Rd;
3410   bits<12> shift;
3411   let Inst{25} = 0;
3412   let Inst{19-16} = 0b0000;
3413   let Inst{15-12} = Rd;
3414   let Inst{11-5} = shift{11-5};
3415   let Inst{4} = 0;
3416   let Inst{3-0} = shift{3-0};
3417 }
3418 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3419                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3420                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3421   bits<4> Rd;
3422   bits<12> shift;
3423   let Inst{25} = 0;
3424   let Inst{19-16} = 0b0000;
3425   let Inst{15-12} = Rd;
3426   let Inst{11-8} = shift{11-8};
3427   let Inst{7} = 0;
3428   let Inst{6-5} = shift{6-5};
3429   let Inst{4} = 1;
3430   let Inst{3-0} = shift{3-0};
3431 }
3432 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3433 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3434                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3435                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3436   bits<4> Rd;
3437   bits<12> imm;
3438   let Inst{25} = 1;
3439   let Inst{19-16} = 0b0000;
3440   let Inst{15-12} = Rd;
3441   let Inst{11-0} = imm;
3442 }
3443
3444 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3445              (BICri GPR:$src, so_imm_not:$imm)>;
3446
3447 //===----------------------------------------------------------------------===//
3448 //  Multiply Instructions.
3449 //
3450 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3451              string opc, string asm, list<dag> pattern>
3452   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3453   bits<4> Rd;
3454   bits<4> Rm;
3455   bits<4> Rn;
3456   let Inst{19-16} = Rd;
3457   let Inst{11-8}  = Rm;
3458   let Inst{3-0}   = Rn;
3459 }
3460 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3461              string opc, string asm, list<dag> pattern>
3462   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3463   bits<4> RdLo;
3464   bits<4> RdHi;
3465   bits<4> Rm;
3466   bits<4> Rn;
3467   let Inst{19-16} = RdHi;
3468   let Inst{15-12} = RdLo;
3469   let Inst{11-8}  = Rm;
3470   let Inst{3-0}   = Rn;
3471 }
3472 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3473              string opc, string asm, list<dag> pattern>
3474   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3475   bits<4> RdLo;
3476   bits<4> RdHi;
3477   bits<4> Rm;
3478   bits<4> Rn;
3479   let Inst{19-16} = RdHi;
3480   let Inst{15-12} = RdLo;
3481   let Inst{11-8}  = Rm;
3482   let Inst{3-0}   = Rn;
3483 }
3484
3485 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3486 //        property. Remove them when it's possible to add those properties
3487 //        on an individual MachineInstr, not just an instruction description.
3488 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3489 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3490                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3491                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3492                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3493                   Requires<[IsARM, HasV6]> {
3494   let Inst{15-12} = 0b0000;
3495   let Unpredictable{15-12} = 0b1111;
3496 }
3497
3498 let Constraints = "@earlyclobber $Rd" in
3499 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3500                                                     pred:$p, cc_out:$s),
3501                            4, IIC_iMUL32,
3502                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3503                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3504                Requires<[IsARM, NoV6, UseMulOps]>;
3505 }
3506
3507 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3508                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3509                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3510                    Requires<[IsARM, HasV6, UseMulOps]> {
3511   bits<4> Ra;
3512   let Inst{15-12} = Ra;
3513 }
3514
3515 let Constraints = "@earlyclobber $Rd" in
3516 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3517                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3518                            4, IIC_iMAC32,
3519                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3520                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3521                         Requires<[IsARM, NoV6]>;
3522
3523 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3524                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3525                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3526                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3527   bits<4> Rd;
3528   bits<4> Rm;
3529   bits<4> Rn;
3530   bits<4> Ra;
3531   let Inst{19-16} = Rd;
3532   let Inst{15-12} = Ra;
3533   let Inst{11-8}  = Rm;
3534   let Inst{3-0}   = Rn;
3535 }
3536
3537 // Extra precision multiplies with low / high results
3538 let neverHasSideEffects = 1 in {
3539 let isCommutable = 1 in {
3540 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3541                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3542                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3543                     Requires<[IsARM, HasV6]>;
3544
3545 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3546                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3547                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3548                     Requires<[IsARM, HasV6]>;
3549
3550 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3551 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3552                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3553                             4, IIC_iMUL64, [],
3554           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3555                            Requires<[IsARM, NoV6]>;
3556
3557 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3558                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3559                             4, IIC_iMUL64, [],
3560           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3561                            Requires<[IsARM, NoV6]>;
3562 }
3563 }
3564
3565 // Multiply + accumulate
3566 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3567                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3568                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3569          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3570 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3571                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3572                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3573          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3574
3575 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3576                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3577                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3578                     Requires<[IsARM, HasV6]> {
3579   bits<4> RdLo;
3580   bits<4> RdHi;
3581   bits<4> Rm;
3582   bits<4> Rn;
3583   let Inst{19-16} = RdHi;
3584   let Inst{15-12} = RdLo;
3585   let Inst{11-8}  = Rm;
3586   let Inst{3-0}   = Rn;
3587 }
3588
3589 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3590 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3591                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3592                               4, IIC_iMAC64, [],
3593              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3594                            pred:$p, cc_out:$s)>,
3595                            Requires<[IsARM, NoV6]>;
3596 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3597                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3598                               4, IIC_iMAC64, [],
3599              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3600                            pred:$p, cc_out:$s)>,
3601                            Requires<[IsARM, NoV6]>;
3602 }
3603
3604 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3605 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3606                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3607                               4, IIC_iMAC64, [],
3608           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3609                            Requires<[IsARM, NoV6]>;
3610 }
3611
3612 } // neverHasSideEffects
3613
3614 // Most significant word multiply
3615 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3616                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3617                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3618             Requires<[IsARM, HasV6]> {
3619   let Inst{15-12} = 0b1111;
3620 }
3621
3622 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3623                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3624             Requires<[IsARM, HasV6]> {
3625   let Inst{15-12} = 0b1111;
3626 }
3627
3628 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3629                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3630                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3631                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3632             Requires<[IsARM, HasV6, UseMulOps]>;
3633
3634 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3635                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3636                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3637             Requires<[IsARM, HasV6]>;
3638
3639 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3640                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3641                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3642             Requires<[IsARM, HasV6, UseMulOps]>;
3643
3644 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3645                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3646                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3647             Requires<[IsARM, HasV6]>;
3648
3649 multiclass AI_smul<string opc, PatFrag opnode> {
3650   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3651               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3652               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3653                                       (sext_inreg GPR:$Rm, i16)))]>,
3654            Requires<[IsARM, HasV5TE]>;
3655
3656   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3657               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3658               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3659                                       (sra GPR:$Rm, (i32 16))))]>,
3660            Requires<[IsARM, HasV5TE]>;
3661
3662   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3663               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3664               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3665                                       (sext_inreg GPR:$Rm, i16)))]>,
3666            Requires<[IsARM, HasV5TE]>;
3667
3668   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3669               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3670               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3671                                       (sra GPR:$Rm, (i32 16))))]>,
3672             Requires<[IsARM, HasV5TE]>;
3673
3674   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3675               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3676               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3677                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3678            Requires<[IsARM, HasV5TE]>;
3679
3680   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3681               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3682               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3683                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3684             Requires<[IsARM, HasV5TE]>;
3685 }
3686
3687
3688 multiclass AI_smla<string opc, PatFrag opnode> {
3689   let DecoderMethod = "DecodeSMLAInstruction" in {
3690   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3691               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3692               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3693               [(set GPRnopc:$Rd, (add GPR:$Ra,
3694                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3695                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3696            Requires<[IsARM, HasV5TE, UseMulOps]>;
3697
3698   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3699               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3700               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3701               [(set GPRnopc:$Rd,
3702                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3703                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3704            Requires<[IsARM, HasV5TE, UseMulOps]>;
3705
3706   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3707               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3708               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3709               [(set GPRnopc:$Rd,
3710                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3711                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3712            Requires<[IsARM, HasV5TE, UseMulOps]>;
3713
3714   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3715               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3716               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3717              [(set GPRnopc:$Rd,
3718                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3719                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3720             Requires<[IsARM, HasV5TE, UseMulOps]>;
3721
3722   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3723               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3724               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3725               [(set GPRnopc:$Rd,
3726                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3727                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3728            Requires<[IsARM, HasV5TE, UseMulOps]>;
3729
3730   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3731               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3732               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3733               [(set GPRnopc:$Rd,
3734                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3735                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3736             Requires<[IsARM, HasV5TE, UseMulOps]>;
3737   }
3738 }
3739
3740 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3741 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3742
3743 // Halfword multiply accumulate long: SMLAL<x><y>.
3744 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3745                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3746                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3747               Requires<[IsARM, HasV5TE]>;
3748
3749 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3750                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3751                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3752               Requires<[IsARM, HasV5TE]>;
3753
3754 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3755                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3756                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3757               Requires<[IsARM, HasV5TE]>;
3758
3759 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3760                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3761                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3762               Requires<[IsARM, HasV5TE]>;
3763
3764 // Helper class for AI_smld.
3765 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3766                     InstrItinClass itin, string opc, string asm>
3767   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3768   bits<4> Rn;
3769   bits<4> Rm;
3770   let Inst{27-23} = 0b01110;
3771   let Inst{22}    = long;
3772   let Inst{21-20} = 0b00;
3773   let Inst{11-8}  = Rm;
3774   let Inst{7}     = 0;
3775   let Inst{6}     = sub;
3776   let Inst{5}     = swap;
3777   let Inst{4}     = 1;
3778   let Inst{3-0}   = Rn;
3779 }
3780 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3781                 InstrItinClass itin, string opc, string asm>
3782   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3783   bits<4> Rd;
3784   let Inst{15-12} = 0b1111;
3785   let Inst{19-16} = Rd;
3786 }
3787 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3788                 InstrItinClass itin, string opc, string asm>
3789   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3790   bits<4> Ra;
3791   bits<4> Rd;
3792   let Inst{19-16} = Rd;
3793   let Inst{15-12} = Ra;
3794 }
3795 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3796                   InstrItinClass itin, string opc, string asm>
3797   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3798   bits<4> RdLo;
3799   bits<4> RdHi;
3800   let Inst{19-16} = RdHi;
3801   let Inst{15-12} = RdLo;
3802 }
3803
3804 multiclass AI_smld<bit sub, string opc> {
3805
3806   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3807                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3808                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3809
3810   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3811                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3812                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3813
3814   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3815                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3816                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3817
3818   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3819                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3820                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3821
3822 }
3823
3824 defm SMLA : AI_smld<0, "smla">;
3825 defm SMLS : AI_smld<1, "smls">;
3826
3827 multiclass AI_sdml<bit sub, string opc> {
3828
3829   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3830                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3831   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3832                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3833 }
3834
3835 defm SMUA : AI_sdml<0, "smua">;
3836 defm SMUS : AI_sdml<1, "smus">;
3837
3838 //===----------------------------------------------------------------------===//
3839 //  Division Instructions (ARMv7-A with virtualization extension)
3840 //
3841 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3842                    "sdiv", "\t$Rd, $Rn, $Rm",
3843                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3844            Requires<[IsARM, HasDivideInARM]>;
3845
3846 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3847                    "udiv", "\t$Rd, $Rn, $Rm",
3848                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3849            Requires<[IsARM, HasDivideInARM]>;
3850
3851 //===----------------------------------------------------------------------===//
3852 //  Misc. Arithmetic Instructions.
3853 //
3854
3855 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3856               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3857               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3858
3859 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3860               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3861               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3862            Requires<[IsARM, HasV6T2]>;
3863
3864 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3865               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3866               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3867
3868 let AddedComplexity = 5 in
3869 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3870                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3871                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3872                Requires<[IsARM, HasV6]>;
3873
3874 let AddedComplexity = 5 in
3875 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3876                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3877                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3878                Requires<[IsARM, HasV6]>;
3879
3880 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3881                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3882                (REVSH GPR:$Rm)>;
3883
3884 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3885                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3886                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3887                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3888                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3889                                            0xFFFF0000)))]>,
3890                Requires<[IsARM, HasV6]>;
3891
3892 // Alternate cases for PKHBT where identities eliminate some nodes.
3893 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3894                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3895 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3896                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3897
3898 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3899 // will match the pattern below.
3900 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3901                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3902                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3903                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3904                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3905                                            0xFFFF)))]>,
3906                Requires<[IsARM, HasV6]>;
3907
3908 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3909 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3910 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3911                    (srl GPRnopc:$src2, imm16_31:$sh)),
3912                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3913 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3914                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3915                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3916
3917 //===----------------------------------------------------------------------===//
3918 //  Comparison Instructions...
3919 //
3920
3921 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3922                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3923                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3924
3925 // ARMcmpZ can re-use the above instruction definitions.
3926 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3927              (CMPri   GPR:$src, so_imm:$imm)>;
3928 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3929              (CMPrr   GPR:$src, GPR:$rhs)>;
3930 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3931              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3932 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3933              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3934
3935 // CMN register-integer
3936 let isCompare = 1, Defs = [CPSR] in {
3937 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3938                 "cmn", "\t$Rn, $imm",
3939                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3940   bits<4> Rn;
3941   bits<12> imm;
3942   let Inst{25} = 1;
3943   let Inst{20} = 1;
3944   let Inst{19-16} = Rn;
3945   let Inst{15-12} = 0b0000;
3946   let Inst{11-0} = imm;
3947
3948   let Unpredictable{15-12} = 0b1111;
3949 }
3950
3951 // CMN register-register/shift
3952 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
3953                  "cmn", "\t$Rn, $Rm",
3954                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3955                    GPR:$Rn, GPR:$Rm)]> {
3956   bits<4> Rn;
3957   bits<4> Rm;
3958   let isCommutable = 1;
3959   let Inst{25} = 0;
3960   let Inst{20} = 1;
3961   let Inst{19-16} = Rn;
3962   let Inst{15-12} = 0b0000;
3963   let Inst{11-4} = 0b00000000;
3964   let Inst{3-0} = Rm;
3965
3966   let Unpredictable{15-12} = 0b1111;
3967 }
3968
3969 def CMNzrsi : AI1<0b1011, (outs),
3970                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
3971                   "cmn", "\t$Rn, $shift",
3972                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3973                     GPR:$Rn, so_reg_imm:$shift)]> {
3974   bits<4> Rn;
3975   bits<12> shift;
3976   let Inst{25} = 0;
3977   let Inst{20} = 1;
3978   let Inst{19-16} = Rn;
3979   let Inst{15-12} = 0b0000;
3980   let Inst{11-5} = shift{11-5};
3981   let Inst{4} = 0;
3982   let Inst{3-0} = shift{3-0};
3983
3984   let Unpredictable{15-12} = 0b1111;
3985 }
3986
3987 def CMNzrsr : AI1<0b1011, (outs),
3988                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
3989                   "cmn", "\t$Rn, $shift",
3990                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3991                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
3992   bits<4> Rn;
3993   bits<12> shift;
3994   let Inst{25} = 0;
3995   let Inst{20} = 1;
3996   let Inst{19-16} = Rn;
3997   let Inst{15-12} = 0b0000;
3998   let Inst{11-8} = shift{11-8};
3999   let Inst{7} = 0;
4000   let Inst{6-5} = shift{6-5};
4001   let Inst{4} = 1;
4002   let Inst{3-0} = shift{3-0};
4003
4004   let Unpredictable{15-12} = 0b1111;
4005 }
4006
4007 }
4008
4009 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4010              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4011
4012 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4013              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4014
4015 // Note that TST/TEQ don't set all the same flags that CMP does!
4016 defm TST  : AI1_cmp_irs<0b1000, "tst",
4017                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4018                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4019 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4020                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4021                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4022
4023 // Pseudo i64 compares for some floating point compares.
4024 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4025     Defs = [CPSR] in {
4026 def BCCi64 : PseudoInst<(outs),
4027     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4028      IIC_Br,
4029     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4030
4031 def BCCZi64 : PseudoInst<(outs),
4032      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4033     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4034 } // usesCustomInserter
4035
4036
4037 // Conditional moves
4038 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4039 // a two-value operand where a dag node expects two operands. :(
4040 let neverHasSideEffects = 1 in {
4041
4042 let isCommutable = 1, isSelect = 1 in
4043 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4044                            4, IIC_iCMOVr,
4045   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4046       RegConstraint<"$false = $Rd">;
4047
4048 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4049                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4050                            4, IIC_iCMOVsr,
4051   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4052                             imm:$cc, CCR:$ccr))*/]>,
4053       RegConstraint<"$false = $Rd">;
4054 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4055                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4056                            4, IIC_iCMOVsr,
4057   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4058                             imm:$cc, CCR:$ccr))*/]>,
4059       RegConstraint<"$false = $Rd">;
4060
4061
4062 let isMoveImm = 1 in
4063 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4064                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4065                              4, IIC_iMOVi,
4066                              []>,
4067       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4068
4069 let isMoveImm = 1 in
4070 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4071                            (ins GPR:$false, so_imm:$imm, pred:$p),
4072                            4, IIC_iCMOVi,
4073    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4074       RegConstraint<"$false = $Rd">;
4075
4076 // Two instruction predicate mov immediate.
4077 let isMoveImm = 1 in
4078 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4079                                 (ins GPR:$false, i32imm:$src, pred:$p),
4080                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4081
4082 let isMoveImm = 1 in
4083 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4084                            (ins GPR:$false, so_imm:$imm, pred:$p),
4085                            4, IIC_iCMOVi,
4086  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4087                 RegConstraint<"$false = $Rd">;
4088
4089 } // neverHasSideEffects
4090
4091
4092 //===----------------------------------------------------------------------===//
4093 // Atomic operations intrinsics
4094 //
4095
4096 def MemBarrierOptOperand : AsmOperandClass {
4097   let Name = "MemBarrierOpt";
4098   let ParserMethod = "parseMemBarrierOptOperand";
4099 }
4100 def memb_opt : Operand<i32> {
4101   let PrintMethod = "printMemBOption";
4102   let ParserMatchClass = MemBarrierOptOperand;
4103   let DecoderMethod = "DecodeMemBarrierOption";
4104 }
4105
4106 // memory barriers protect the atomic sequences
4107 let hasSideEffects = 1 in {
4108 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4109                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4110                 Requires<[IsARM, HasDB]> {
4111   bits<4> opt;
4112   let Inst{31-4} = 0xf57ff05;
4113   let Inst{3-0} = opt;
4114 }
4115 }
4116
4117 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4118                 "dsb", "\t$opt", []>,
4119                 Requires<[IsARM, HasDB]> {
4120   bits<4> opt;
4121   let Inst{31-4} = 0xf57ff04;
4122   let Inst{3-0} = opt;
4123 }
4124
4125 // ISB has only full system option
4126 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4127                 "isb", "\t$opt", []>,
4128                 Requires<[IsARM, HasDB]> {
4129   bits<4> opt;
4130   let Inst{31-4} = 0xf57ff06;
4131   let Inst{3-0} = opt;
4132 }
4133
4134 // Pseudo instruction that combines movs + predicated rsbmi
4135 // to implement integer ABS
4136 let usesCustomInserter = 1, Defs = [CPSR] in
4137 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4138
4139 let usesCustomInserter = 1 in {
4140   let Defs = [CPSR] in {
4141     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4142       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4143       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4144     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4145       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4146       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4147     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4148       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4149       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4150     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4151       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4152       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4153     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4154       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4155       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4156     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4157       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4158       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4159     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4160       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4161       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4162     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4163       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4164       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4165     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4166       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4167       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4168     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4169       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4170       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4171     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4172       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4173       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4174     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4175       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4176       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4177     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4179       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4180     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4182       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4183     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4185       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4186     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4187       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4188       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4189     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4190       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4191       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4192     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4193       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4194       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4195     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4196       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4197       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4198     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4199       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4200       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4201     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4202       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4203       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4204     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4206       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4207     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4208       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4209       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4210     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4212       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4213     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4214       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4215       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4216     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4217       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4218       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4219     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4220       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4221       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4222     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4223       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4224       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4225     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4226       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4227       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4228     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4229       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4230       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4231
4232     def ATOMIC_SWAP_I8 : PseudoInst<
4233       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4234       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4235     def ATOMIC_SWAP_I16 : PseudoInst<
4236       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4237       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4238     def ATOMIC_SWAP_I32 : PseudoInst<
4239       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4240       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4241
4242     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4243       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4244       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4245     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4246       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4247       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4248     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4250       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4251 }
4252 }
4253
4254 let usesCustomInserter = 1 in {
4255     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4256       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4257       NoItinerary,
4258       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4259 }
4260
4261 let mayLoad = 1 in {
4262 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4263                      NoItinerary,
4264                     "ldrexb", "\t$Rt, $addr", []>;
4265 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4266                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4267 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4268                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4269 let hasExtraDefRegAllocReq = 1 in
4270 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4271                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4272   let DecoderMethod = "DecodeDoubleRegLoad";
4273 }
4274 }
4275
4276 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4277 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4278                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4279 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4280                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4281 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4282                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4283 let hasExtraSrcRegAllocReq = 1 in
4284 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4285                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4286                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4287   let DecoderMethod = "DecodeDoubleRegStore";
4288 }
4289 }
4290
4291
4292 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4293             Requires<[IsARM, HasV7]>  {
4294   let Inst{31-0} = 0b11110101011111111111000000011111;
4295 }
4296
4297 // SWP/SWPB are deprecated in V6/V7.
4298 let mayLoad = 1, mayStore = 1 in {
4299 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4300                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4301 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4302                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4303 }
4304
4305 //===----------------------------------------------------------------------===//
4306 // Coprocessor Instructions.
4307 //
4308
4309 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4310             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4311             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4312             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4313                           imm:$CRm, imm:$opc2)]> {
4314   bits<4> opc1;
4315   bits<4> CRn;
4316   bits<4> CRd;
4317   bits<4> cop;
4318   bits<3> opc2;
4319   bits<4> CRm;
4320
4321   let Inst{3-0}   = CRm;
4322   let Inst{4}     = 0;
4323   let Inst{7-5}   = opc2;
4324   let Inst{11-8}  = cop;
4325   let Inst{15-12} = CRd;
4326   let Inst{19-16} = CRn;
4327   let Inst{23-20} = opc1;
4328 }
4329
4330 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4331                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4332                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4333                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4334                               imm:$CRm, imm:$opc2)]> {
4335   let Inst{31-28} = 0b1111;
4336   bits<4> opc1;
4337   bits<4> CRn;
4338   bits<4> CRd;
4339   bits<4> cop;
4340   bits<3> opc2;
4341   bits<4> CRm;
4342
4343   let Inst{3-0}   = CRm;
4344   let Inst{4}     = 0;
4345   let Inst{7-5}   = opc2;
4346   let Inst{11-8}  = cop;
4347   let Inst{15-12} = CRd;
4348   let Inst{19-16} = CRn;
4349   let Inst{23-20} = opc1;
4350 }
4351
4352 class ACI<dag oops, dag iops, string opc, string asm,
4353           IndexMode im = IndexModeNone>
4354   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4355       opc, asm, "", []> {
4356   let Inst{27-25} = 0b110;
4357 }
4358 class ACInoP<dag oops, dag iops, string opc, string asm,
4359           IndexMode im = IndexModeNone>
4360   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4361          opc, asm, "", []> {
4362   let Inst{31-28} = 0b1111;
4363   let Inst{27-25} = 0b110;
4364 }
4365 multiclass LdStCop<bit load, bit Dbit, string asm> {
4366   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4367                     asm, "\t$cop, $CRd, $addr"> {
4368     bits<13> addr;
4369     bits<4> cop;
4370     bits<4> CRd;
4371     let Inst{24} = 1; // P = 1
4372     let Inst{23} = addr{8};
4373     let Inst{22} = Dbit;
4374     let Inst{21} = 0; // W = 0
4375     let Inst{20} = load;
4376     let Inst{19-16} = addr{12-9};
4377     let Inst{15-12} = CRd;
4378     let Inst{11-8} = cop;
4379     let Inst{7-0} = addr{7-0};
4380     let DecoderMethod = "DecodeCopMemInstruction";
4381   }
4382   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4383                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4384     bits<13> addr;
4385     bits<4> cop;
4386     bits<4> CRd;
4387     let Inst{24} = 1; // P = 1
4388     let Inst{23} = addr{8};
4389     let Inst{22} = Dbit;
4390     let Inst{21} = 1; // W = 1
4391     let Inst{20} = load;
4392     let Inst{19-16} = addr{12-9};
4393     let Inst{15-12} = CRd;
4394     let Inst{11-8} = cop;
4395     let Inst{7-0} = addr{7-0};
4396     let DecoderMethod = "DecodeCopMemInstruction";
4397   }
4398   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4399                               postidx_imm8s4:$offset),
4400                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4401     bits<9> offset;
4402     bits<4> addr;
4403     bits<4> cop;
4404     bits<4> CRd;
4405     let Inst{24} = 0; // P = 0
4406     let Inst{23} = offset{8};
4407     let Inst{22} = Dbit;
4408     let Inst{21} = 1; // W = 1
4409     let Inst{20} = load;
4410     let Inst{19-16} = addr;
4411     let Inst{15-12} = CRd;
4412     let Inst{11-8} = cop;
4413     let Inst{7-0} = offset{7-0};
4414     let DecoderMethod = "DecodeCopMemInstruction";
4415   }
4416   def _OPTION : ACI<(outs),
4417                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4418                          coproc_option_imm:$option),
4419       asm, "\t$cop, $CRd, $addr, $option"> {
4420     bits<8> option;
4421     bits<4> addr;
4422     bits<4> cop;
4423     bits<4> CRd;
4424     let Inst{24} = 0; // P = 0
4425     let Inst{23} = 1; // U = 1
4426     let Inst{22} = Dbit;
4427     let Inst{21} = 0; // W = 0
4428     let Inst{20} = load;
4429     let Inst{19-16} = addr;
4430     let Inst{15-12} = CRd;
4431     let Inst{11-8} = cop;
4432     let Inst{7-0} = option;
4433     let DecoderMethod = "DecodeCopMemInstruction";
4434   }
4435 }
4436 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4437   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4438                        asm, "\t$cop, $CRd, $addr"> {
4439     bits<13> addr;
4440     bits<4> cop;
4441     bits<4> CRd;
4442     let Inst{24} = 1; // P = 1
4443     let Inst{23} = addr{8};
4444     let Inst{22} = Dbit;
4445     let Inst{21} = 0; // W = 0
4446     let Inst{20} = load;
4447     let Inst{19-16} = addr{12-9};
4448     let Inst{15-12} = CRd;
4449     let Inst{11-8} = cop;
4450     let Inst{7-0} = addr{7-0};
4451     let DecoderMethod = "DecodeCopMemInstruction";
4452   }
4453   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4454                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4455     bits<13> addr;
4456     bits<4> cop;
4457     bits<4> CRd;
4458     let Inst{24} = 1; // P = 1
4459     let Inst{23} = addr{8};
4460     let Inst{22} = Dbit;
4461     let Inst{21} = 1; // W = 1
4462     let Inst{20} = load;
4463     let Inst{19-16} = addr{12-9};
4464     let Inst{15-12} = CRd;
4465     let Inst{11-8} = cop;
4466     let Inst{7-0} = addr{7-0};
4467     let DecoderMethod = "DecodeCopMemInstruction";
4468   }
4469   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4470                                  postidx_imm8s4:$offset),
4471                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4472     bits<9> offset;
4473     bits<4> addr;
4474     bits<4> cop;
4475     bits<4> CRd;
4476     let Inst{24} = 0; // P = 0
4477     let Inst{23} = offset{8};
4478     let Inst{22} = Dbit;
4479     let Inst{21} = 1; // W = 1
4480     let Inst{20} = load;
4481     let Inst{19-16} = addr;
4482     let Inst{15-12} = CRd;
4483     let Inst{11-8} = cop;
4484     let Inst{7-0} = offset{7-0};
4485     let DecoderMethod = "DecodeCopMemInstruction";
4486   }
4487   def _OPTION : ACInoP<(outs),
4488                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4489                             coproc_option_imm:$option),
4490       asm, "\t$cop, $CRd, $addr, $option"> {
4491     bits<8> option;
4492     bits<4> addr;
4493     bits<4> cop;
4494     bits<4> CRd;
4495     let Inst{24} = 0; // P = 0
4496     let Inst{23} = 1; // U = 1
4497     let Inst{22} = Dbit;
4498     let Inst{21} = 0; // W = 0
4499     let Inst{20} = load;
4500     let Inst{19-16} = addr;
4501     let Inst{15-12} = CRd;
4502     let Inst{11-8} = cop;
4503     let Inst{7-0} = option;
4504     let DecoderMethod = "DecodeCopMemInstruction";
4505   }
4506 }
4507
4508 defm LDC   : LdStCop <1, 0, "ldc">;
4509 defm LDCL  : LdStCop <1, 1, "ldcl">;
4510 defm STC   : LdStCop <0, 0, "stc">;
4511 defm STCL  : LdStCop <0, 1, "stcl">;
4512 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4513 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4514 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4515 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4516
4517 //===----------------------------------------------------------------------===//
4518 // Move between coprocessor and ARM core register.
4519 //
4520
4521 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4522                 list<dag> pattern>
4523   : ABI<0b1110, oops, iops, NoItinerary, opc,
4524         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4525   let Inst{20} = direction;
4526   let Inst{4} = 1;
4527
4528   bits<4> Rt;
4529   bits<4> cop;
4530   bits<3> opc1;
4531   bits<3> opc2;
4532   bits<4> CRm;
4533   bits<4> CRn;
4534
4535   let Inst{15-12} = Rt;
4536   let Inst{11-8}  = cop;
4537   let Inst{23-21} = opc1;
4538   let Inst{7-5}   = opc2;
4539   let Inst{3-0}   = CRm;
4540   let Inst{19-16} = CRn;
4541 }
4542
4543 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4544                     (outs),
4545                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4546                          c_imm:$CRm, imm0_7:$opc2),
4547                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4548                                   imm:$CRm, imm:$opc2)]>;
4549 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4550                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4551                         c_imm:$CRm, 0, pred:$p)>;
4552 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4553                     (outs GPR:$Rt),
4554                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4555                          imm0_7:$opc2), []>;
4556 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4557                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4558                         c_imm:$CRm, 0, pred:$p)>;
4559
4560 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4561              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4562
4563 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4564                  list<dag> pattern>
4565   : ABXI<0b1110, oops, iops, NoItinerary,
4566          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4567   let Inst{31-28} = 0b1111;
4568   let Inst{20} = direction;
4569   let Inst{4} = 1;
4570
4571   bits<4> Rt;
4572   bits<4> cop;
4573   bits<3> opc1;
4574   bits<3> opc2;
4575   bits<4> CRm;
4576   bits<4> CRn;
4577
4578   let Inst{15-12} = Rt;
4579   let Inst{11-8}  = cop;
4580   let Inst{23-21} = opc1;
4581   let Inst{7-5}   = opc2;
4582   let Inst{3-0}   = CRm;
4583   let Inst{19-16} = CRn;
4584 }
4585
4586 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4587                       (outs),
4588                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4589                            c_imm:$CRm, imm0_7:$opc2),
4590                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4591                                      imm:$CRm, imm:$opc2)]>;
4592 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4593                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4594                          c_imm:$CRm, 0)>;
4595 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4596                       (outs GPR:$Rt),
4597                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4598                            imm0_7:$opc2), []>;
4599 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4600                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4601                          c_imm:$CRm, 0)>;
4602
4603 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4604                               imm:$CRm, imm:$opc2),
4605                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4606
4607 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4608   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4609         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4610         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4611   let Inst{23-21} = 0b010;
4612   let Inst{20} = direction;
4613
4614   bits<4> Rt;
4615   bits<4> Rt2;
4616   bits<4> cop;
4617   bits<4> opc1;
4618   bits<4> CRm;
4619
4620   let Inst{15-12} = Rt;
4621   let Inst{19-16} = Rt2;
4622   let Inst{11-8}  = cop;
4623   let Inst{7-4}   = opc1;
4624   let Inst{3-0}   = CRm;
4625 }
4626
4627 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4628                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4629                                      GPRnopc:$Rt2, imm:$CRm)]>;
4630 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4631
4632 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4633   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4634          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4635          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4636   let Inst{31-28} = 0b1111;
4637   let Inst{23-21} = 0b010;
4638   let Inst{20} = direction;
4639
4640   bits<4> Rt;
4641   bits<4> Rt2;
4642   bits<4> cop;
4643   bits<4> opc1;
4644   bits<4> CRm;
4645
4646   let Inst{15-12} = Rt;
4647   let Inst{19-16} = Rt2;
4648   let Inst{11-8}  = cop;
4649   let Inst{7-4}   = opc1;
4650   let Inst{3-0}   = CRm;
4651
4652   let DecoderMethod = "DecodeMRRC2";
4653 }
4654
4655 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4656                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4657                                         GPRnopc:$Rt2, imm:$CRm)]>;
4658 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4659
4660 //===----------------------------------------------------------------------===//
4661 // Move between special register and ARM core register
4662 //
4663
4664 // Move to ARM core register from Special Register
4665 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4666               "mrs", "\t$Rd, apsr", []> {
4667   bits<4> Rd;
4668   let Inst{23-16} = 0b00001111;
4669   let Unpredictable{19-17} = 0b111;
4670
4671   let Inst{15-12} = Rd;
4672
4673   let Inst{11-0} = 0b000000000000;
4674   let Unpredictable{11-0} = 0b110100001111;
4675 }
4676
4677 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4678          Requires<[IsARM]>;
4679
4680 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4681 // section B9.3.9, with the R bit set to 1.
4682 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4683                  "mrs", "\t$Rd, spsr", []> {
4684   bits<4> Rd;
4685   let Inst{23-16} = 0b01001111;
4686   let Unpredictable{19-16} = 0b1111;
4687
4688   let Inst{15-12} = Rd;
4689
4690   let Inst{11-0} = 0b000000000000;
4691   let Unpredictable{11-0} = 0b110100001111;
4692 }
4693
4694 // Move from ARM core register to Special Register
4695 //
4696 // No need to have both system and application versions, the encodings are the
4697 // same and the assembly parser has no way to distinguish between them. The mask
4698 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4699 // the mask with the fields to be accessed in the special register.
4700 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4701               "msr", "\t$mask, $Rn", []> {
4702   bits<5> mask;
4703   bits<4> Rn;
4704
4705   let Inst{23} = 0;
4706   let Inst{22} = mask{4}; // R bit
4707   let Inst{21-20} = 0b10;
4708   let Inst{19-16} = mask{3-0};
4709   let Inst{15-12} = 0b1111;
4710   let Inst{11-4} = 0b00000000;
4711   let Inst{3-0} = Rn;
4712 }
4713
4714 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4715                "msr", "\t$mask, $a", []> {
4716   bits<5> mask;
4717   bits<12> a;
4718
4719   let Inst{23} = 0;
4720   let Inst{22} = mask{4}; // R bit
4721   let Inst{21-20} = 0b10;
4722   let Inst{19-16} = mask{3-0};
4723   let Inst{15-12} = 0b1111;
4724   let Inst{11-0} = a;
4725 }
4726
4727 //===----------------------------------------------------------------------===//
4728 // TLS Instructions
4729 //
4730
4731 // __aeabi_read_tp preserves the registers r1-r3.
4732 // This is a pseudo inst so that we can get the encoding right,
4733 // complete with fixup for the aeabi_read_tp function.
4734 let isCall = 1,
4735   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4736   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4737                [(set R0, ARMthread_pointer)]>;
4738 }
4739
4740 //===----------------------------------------------------------------------===//
4741 // SJLJ Exception handling intrinsics
4742 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4743 //   address and save #0 in R0 for the non-longjmp case.
4744 //   Since by its nature we may be coming from some other function to get
4745 //   here, and we're using the stack frame for the containing function to
4746 //   save/restore registers, we can't keep anything live in regs across
4747 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4748 //   when we get here from a longjmp(). We force everything out of registers
4749 //   except for our own input by listing the relevant registers in Defs. By
4750 //   doing so, we also cause the prologue/epilogue code to actively preserve
4751 //   all of the callee-saved resgisters, which is exactly what we want.
4752 //   A constant value is passed in $val, and we use the location as a scratch.
4753 //
4754 // These are pseudo-instructions and are lowered to individual MC-insts, so
4755 // no encoding information is necessary.
4756 let Defs =
4757   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4758     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4759   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4760   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4761                                NoItinerary,
4762                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4763                            Requires<[IsARM, HasVFP2]>;
4764 }
4765
4766 let Defs =
4767   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4768   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4769   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4770                                    NoItinerary,
4771                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4772                                 Requires<[IsARM, NoVFP]>;
4773 }
4774
4775 // FIXME: Non-IOS version(s)
4776 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4777     Defs = [ R7, LR, SP ] in {
4778 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4779                              NoItinerary,
4780                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4781                                 Requires<[IsARM, IsIOS]>;
4782 }
4783
4784 // eh.sjlj.dispatchsetup pseudo-instruction.
4785 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4786 // the pseudo is expanded (which happens before any passes that need the
4787 // instruction size).
4788 let isBarrier = 1 in
4789 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4790
4791
4792 //===----------------------------------------------------------------------===//
4793 // Non-Instruction Patterns
4794 //
4795
4796 // ARMv4 indirect branch using (MOVr PC, dst)
4797 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4798   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4799                     4, IIC_Br, [(brind GPR:$dst)],
4800                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4801                   Requires<[IsARM, NoV4T]>;
4802
4803 // Large immediate handling.
4804
4805 // 32-bit immediate using two piece so_imms or movw + movt.
4806 // This is a single pseudo instruction, the benefit is that it can be remat'd
4807 // as a single unit instead of having to handle reg inputs.
4808 // FIXME: Remove this when we can do generalized remat.
4809 let isReMaterializable = 1, isMoveImm = 1 in
4810 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4811                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4812                            Requires<[IsARM]>;
4813
4814 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4815 // It also makes it possible to rematerialize the instructions.
4816 // FIXME: Remove this when we can do generalized remat and when machine licm
4817 // can properly the instructions.
4818 let isReMaterializable = 1 in {
4819 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4820                               IIC_iMOVix2addpc,
4821                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4822                         Requires<[IsARM, UseMovt]>;
4823
4824 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4825                              IIC_iMOVix2,
4826                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4827                         Requires<[IsARM, UseMovt]>;
4828
4829 let AddedComplexity = 10 in
4830 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4831                                 IIC_iMOVix2ld,
4832                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4833                     Requires<[IsARM, UseMovt]>;
4834 } // isReMaterializable
4835
4836 // ConstantPool, GlobalAddress, and JumpTable
4837 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4838             Requires<[IsARM, DontUseMovt]>;
4839 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4840 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4841             Requires<[IsARM, UseMovt]>;
4842 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4843              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4844
4845 // TODO: add,sub,and, 3-instr forms?
4846
4847 // Tail calls. These patterns also apply to Thumb mode.
4848 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4849 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4850 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4851
4852 // Direct calls
4853 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4854 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4855              (BMOVPCB_CALL texternalsym:$func)>;
4856
4857 // zextload i1 -> zextload i8
4858 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4859 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4860
4861 // extload -> zextload
4862 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4863 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4864 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4865 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4866
4867 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4868
4869 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4870 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4871
4872 // smul* and smla*
4873 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4874                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4875                  (SMULBB GPR:$a, GPR:$b)>;
4876 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4877                  (SMULBB GPR:$a, GPR:$b)>;
4878 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4879                       (sra GPR:$b, (i32 16))),
4880                  (SMULBT GPR:$a, GPR:$b)>;
4881 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4882                  (SMULBT GPR:$a, GPR:$b)>;
4883 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4884                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4885                  (SMULTB GPR:$a, GPR:$b)>;
4886 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4887                 (SMULTB GPR:$a, GPR:$b)>;
4888 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4889                       (i32 16)),
4890                  (SMULWB GPR:$a, GPR:$b)>;
4891 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4892                  (SMULWB GPR:$a, GPR:$b)>;
4893
4894 def : ARMV5MOPat<(add GPR:$acc,
4895                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4896                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4897                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4898 def : ARMV5MOPat<(add GPR:$acc,
4899                       (mul sext_16_node:$a, sext_16_node:$b)),
4900                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4901 def : ARMV5MOPat<(add GPR:$acc,
4902                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4903                            (sra GPR:$b, (i32 16)))),
4904                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4905 def : ARMV5MOPat<(add GPR:$acc,
4906                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4907                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4908 def : ARMV5MOPat<(add GPR:$acc,
4909                       (mul (sra GPR:$a, (i32 16)),
4910                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4911                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4912 def : ARMV5MOPat<(add GPR:$acc,
4913                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4914                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4915 def : ARMV5MOPat<(add GPR:$acc,
4916                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4917                            (i32 16))),
4918                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4919 def : ARMV5MOPat<(add GPR:$acc,
4920                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4921                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4922
4923
4924 // Pre-v7 uses MCR for synchronization barriers.
4925 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4926          Requires<[IsARM, HasV6]>;
4927
4928 // SXT/UXT with no rotate
4929 let AddedComplexity = 16 in {
4930 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4931 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4932 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4933 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4934                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4935 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4936                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4937 }
4938
4939 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4940 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4941
4942 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4943                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4944 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4945                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4946
4947 // Atomic load/store patterns
4948 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4949              (LDRBrs ldst_so_reg:$src)>;
4950 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4951              (LDRBi12 addrmode_imm12:$src)>;
4952 def : ARMPat<(atomic_load_16 addrmode3:$src),
4953              (LDRH addrmode3:$src)>;
4954 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4955              (LDRrs ldst_so_reg:$src)>;
4956 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4957              (LDRi12 addrmode_imm12:$src)>;
4958 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4959              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4960 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4961              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4962 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4963              (STRH GPR:$val, addrmode3:$ptr)>;
4964 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4965              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4966 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4967              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4968
4969
4970 //===----------------------------------------------------------------------===//
4971 // Thumb Support
4972 //
4973
4974 include "ARMInstrThumb.td"
4975
4976 //===----------------------------------------------------------------------===//
4977 // Thumb2 Support
4978 //
4979
4980 include "ARMInstrThumb2.td"
4981
4982 //===----------------------------------------------------------------------===//
4983 // Floating Point Support
4984 //
4985
4986 include "ARMInstrVFP.td"
4987
4988 //===----------------------------------------------------------------------===//
4989 // Advanced SIMD (NEON) Support
4990 //
4991
4992 include "ARMInstrNEON.td"
4993
4994 //===----------------------------------------------------------------------===//
4995 // Assembler aliases
4996 //
4997
4998 // Memory barriers
4999 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5000 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5001 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5002
5003 // System instructions
5004 def : MnemonicAlias<"swi", "svc">;
5005
5006 // Load / Store Multiple
5007 def : MnemonicAlias<"ldmfd", "ldm">;
5008 def : MnemonicAlias<"ldmia", "ldm">;
5009 def : MnemonicAlias<"ldmea", "ldmdb">;
5010 def : MnemonicAlias<"stmfd", "stmdb">;
5011 def : MnemonicAlias<"stmia", "stm">;
5012 def : MnemonicAlias<"stmea", "stm">;
5013
5014 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5015 // shift amount is zero (i.e., unspecified).
5016 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5017                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5018         Requires<[IsARM, HasV6]>;
5019 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5020                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5021         Requires<[IsARM, HasV6]>;
5022
5023 // PUSH/POP aliases for STM/LDM
5024 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5025 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5026
5027 // SSAT/USAT optional shift operand.
5028 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5029                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5030 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5031                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5032
5033
5034 // Extend instruction optional rotate operand.
5035 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5036                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5037 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5038                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5039 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5040                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5041 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5042                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5043 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5044                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5045 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5046                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5047
5048 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5049                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5050 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5051                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5052 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5053                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5054 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5055                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5056 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5057                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5058 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5059                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5060
5061
5062 // RFE aliases
5063 def : MnemonicAlias<"rfefa", "rfeda">;
5064 def : MnemonicAlias<"rfeea", "rfedb">;
5065 def : MnemonicAlias<"rfefd", "rfeia">;
5066 def : MnemonicAlias<"rfeed", "rfeib">;
5067 def : MnemonicAlias<"rfe", "rfeia">;
5068
5069 // SRS aliases
5070 def : MnemonicAlias<"srsfa", "srsda">;
5071 def : MnemonicAlias<"srsea", "srsdb">;
5072 def : MnemonicAlias<"srsfd", "srsia">;
5073 def : MnemonicAlias<"srsed", "srsib">;
5074 def : MnemonicAlias<"srs", "srsia">;
5075
5076 // QSAX == QSUBADDX
5077 def : MnemonicAlias<"qsubaddx", "qsax">;
5078 // SASX == SADDSUBX
5079 def : MnemonicAlias<"saddsubx", "sasx">;
5080 // SHASX == SHADDSUBX
5081 def : MnemonicAlias<"shaddsubx", "shasx">;
5082 // SHSAX == SHSUBADDX
5083 def : MnemonicAlias<"shsubaddx", "shsax">;
5084 // SSAX == SSUBADDX
5085 def : MnemonicAlias<"ssubaddx", "ssax">;
5086 // UASX == UADDSUBX
5087 def : MnemonicAlias<"uaddsubx", "uasx">;
5088 // UHASX == UHADDSUBX
5089 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5090 // UHSAX == UHSUBADDX
5091 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5092 // UQASX == UQADDSUBX
5093 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5094 // UQSAX == UQSUBADDX
5095 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5096 // USAX == USUBADDX
5097 def : MnemonicAlias<"usubaddx", "usax">;
5098
5099 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5100 // for isel.
5101 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5102                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5103 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5104                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5105 // Same for AND <--> BIC
5106 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5107                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5108                           pred:$p, cc_out:$s)>;
5109 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5110                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5111                           pred:$p, cc_out:$s)>;
5112 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5113                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5114                           pred:$p, cc_out:$s)>;
5115 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5116                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5117                           pred:$p, cc_out:$s)>;
5118
5119 // Likewise, "add Rd, so_imm_neg" -> sub
5120 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5121                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5122 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5123                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5124 // Same for CMP <--> CMN via so_imm_neg
5125 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5126                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5127 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5128                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5129
5130 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5131 // LSR, ROR, and RRX instructions.
5132 // FIXME: We need C++ parser hooks to map the alias to the MOV
5133 //        encoding. It seems we should be able to do that sort of thing
5134 //        in tblgen, but it could get ugly.
5135 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5136 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5137                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5138                              cc_out:$s)>;
5139 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5140                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5141                              cc_out:$s)>;
5142 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5143                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5144                              cc_out:$s)>;
5145 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5146                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5147                              cc_out:$s)>;
5148 }
5149 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5150                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5151 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5152 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5153                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5154                              cc_out:$s)>;
5155 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5156                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5157                              cc_out:$s)>;
5158 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5159                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5160                              cc_out:$s)>;
5161 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5162                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5163                              cc_out:$s)>;
5164 }
5165
5166 // "neg" is and alias for "rsb rd, rn, #0"
5167 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5168                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5169
5170 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5171 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5172          Requires<[IsARM, NoV6]>;
5173
5174 // UMULL/SMULL are available on all arches, but the instruction definitions
5175 // need difference constraints pre-v6. Use these aliases for the assembly
5176 // parsing on pre-v6.
5177 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5178             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5179          Requires<[IsARM, NoV6]>;
5180 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5181             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5182          Requires<[IsARM, NoV6]>;
5183
5184 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5185 // is discarded.
5186 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;