lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                                  SDTCisInt<2>]>;
  49
  50 def SDT_ARMMEMBARRIERV7  : SDTypeProfile<0, 0, []>;
  51 def SDT_ARMSYNCBARRIERV7 : SDTypeProfile<0, 0, []>;
  52 def SDT_ARMMEMBARRIERV6  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  53 def SDT_ARMSYNCBARRIERV6 : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  54
  55 // Node definitions.
  56 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  57 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  58
  59 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  60                               [SDNPHasChain, SDNPOutFlag]>;
  61 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  62                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  63
  64 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  65                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  66                                SDNPVariadic]>;
  67 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  68                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  69                                SDNPVariadic]>;
  70 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  71                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  72                                SDNPVariadic]>;
  73
  74 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  75                               [SDNPHasChain, SDNPOptInFlag]>;
  76
  77 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  78                               [SDNPInFlag]>;
  79 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  80                               [SDNPInFlag]>;
  81
  82 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  83                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  84
  85 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  86                               [SDNPHasChain]>;
  87 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  88                               [SDNPHasChain]>;
  89
  90 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  91                               [SDNPOutFlag]>;
  92
  93 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  94                               [SDNPOutFlag,SDNPCommutative]>;
  95
  96 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  97
  98 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  99 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 100 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 101
 102 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 103 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
 104
 105 def ARMMemBarrierV7  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV7,
 106                               [SDNPHasChain]>;
 107 def ARMSyncBarrierV7 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV7,
 108                               [SDNPHasChain]>;
 109 def ARMMemBarrierV6  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV6,
 110                               [SDNPHasChain]>;
 111 def ARMSyncBarrierV6 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV6,
 112                               [SDNPHasChain]>;
 113
 114 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 115
 116 //===----------------------------------------------------------------------===//
 117 // ARM Instruction Predicate Definitions.
 118 //
 119 def HasV4T    : Predicate<"Subtarget->hasV4TOps()">;
 120 def NoV4T     : Predicate<"!Subtarget->hasV4TOps()">;
 121 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 122 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 123 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 124 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 125 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 126 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 127 def HasV7A    : Predicate<"Subtarget->hasV7AOps()">;
 128 def HasV7M    : Predicate<"Subtarget->hasV7MOps()">;
 129 def NoV7M     : Predicate<"!Subtarget->hasV7MOps()">;
 130 def NoVFP     : Predicate<"!Subtarget->hasVFP2()">;
 131 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 132 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 133 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 134 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 135 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 136 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 137 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 138 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 139 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 140 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 141 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 142
 143 // FIXME: Eventually this will be just "hasV6T2Ops".
 144 def UseMovt   : Predicate<"Subtarget->useMovt()">;
 145 def DontUseMovt : Predicate<"!Subtarget->useMovt()">;
 146
 147 def UseVMLx   : Predicate<"Subtarget->useVMLx()">;
 148
 149 //===----------------------------------------------------------------------===//
 150 // ARM Flag Definitions.
 151
 152 class RegConstraint<string C> {
 153   string Constraints = C;
 154 }
 155
 156 //===----------------------------------------------------------------------===//
 157 //  ARM specific transformation functions and pattern fragments.
 158 //
 159
 160 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 161 // so_imm_neg def below.
 162 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 163   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 164 }]>;
 165
 166 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 167 // so_imm_not def below.
 168 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 169   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 170 }]>;
 171
 172 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 173 def rot_imm : PatLeaf<(i32 imm), [{
 174   int32_t v = (int32_t)N->getZExtValue();
 175   return v == 8 || v == 16 || v == 24;
 176 }]>;
 177
 178 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 179 def imm1_15 : PatLeaf<(i32 imm), [{
 180   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 181 }]>;
 182
 183 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 184 def imm16_31 : PatLeaf<(i32 imm), [{
 185   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 186 }]>;
 187
 188 def so_imm_neg :
 189   PatLeaf<(imm), [{
 190     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 191   }], so_imm_neg_XFORM>;
 192
 193 def so_imm_not :
 194   PatLeaf<(imm), [{
 195     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 196   }], so_imm_not_XFORM>;
 197
 198 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 199 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 200   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 201 }]>;
 202
 203 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 204 /// e.g., 0xf000ffff
 205 def bf_inv_mask_imm : Operand<i32>,
 206                       PatLeaf<(imm), [{
 207   uint32_t v = (uint32_t)N->getZExtValue();
 208   if (v == 0xffffffff)
 209     return 0;
 210   // there can be 1's on either or both "outsides", all the "inside"
 211   // bits must be 0's
 212   unsigned int lsb = 0, msb = 31;
 213   while (v & (1 << msb)) --msb;
 214   while (v & (1 << lsb)) ++lsb;
 215   for (unsigned int i = lsb; i <= msb; ++i) {
 216     if (v & (1 << i))
 217       return 0;
 218   }
 219   return 1;
 220 }] > {
 221   let PrintMethod = "printBitfieldInvMaskImmOperand";
 222 }
 223
 224 /// Split a 32-bit immediate into two 16 bit parts.
 225 def lo16 : SDNodeXForm<imm, [{
 226   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 227                                    MVT::i32);
 228 }]>;
 229
 230 def hi16 : SDNodeXForm<imm, [{
 231   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 232 }]>;
 233
 234 def lo16AllZero : PatLeaf<(i32 imm), [{
 235   // Returns true if all low 16-bits are 0.
 236   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 237 }], hi16>;
 238
 239 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 240 /// [0.65535].
 241 def imm0_65535 : PatLeaf<(i32 imm), [{
 242   return (uint32_t)N->getZExtValue() < 65536;
 243 }]>;
 244
 245 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 246 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 247
 248 /// adde and sube predicates - True based on whether the carry flag output
 249 /// will be needed or not.
 250 def adde_dead_carry :
 251   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 252   [{return !N->hasAnyUseOfValue(1);}]>;
 253 def sube_dead_carry :
 254   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 255   [{return !N->hasAnyUseOfValue(1);}]>;
 256 def adde_live_carry :
 257   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 258   [{return N->hasAnyUseOfValue(1);}]>;
 259 def sube_live_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 261   [{return N->hasAnyUseOfValue(1);}]>;
 262
 263 //===----------------------------------------------------------------------===//
 264 // Operand Definitions.
 265 //
 266
 267 // Branch target.
 268 def brtarget : Operand<OtherVT>;
 269
 270 // A list of registers separated by comma. Used by load/store multiple.
 271 def reglist : Operand<i32> {
 272   let PrintMethod = "printRegisterList";
 273 }
 274
 275 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 276 def cpinst_operand : Operand<i32> {
 277   let PrintMethod = "printCPInstOperand";
 278 }
 279
 280 def jtblock_operand : Operand<i32> {
 281   let PrintMethod = "printJTBlockOperand";
 282 }
 283 def jt2block_operand : Operand<i32> {
 284   let PrintMethod = "printJT2BlockOperand";
 285 }
 286
 287 // Local PC labels.
 288 def pclabel : Operand<i32> {
 289   let PrintMethod = "printPCLabel";
 290 }
 291
 292 // shifter_operand operands: so_reg and so_imm.
 293 def so_reg : Operand<i32>,    // reg reg imm
 294              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 295                             [shl,srl,sra,rotr]> {
 296   let PrintMethod = "printSORegOperand";
 297   let MIOperandInfo = (ops GPR, GPR, i32imm);
 298 }
 299
 300 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 301 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 302 // represented in the imm field in the same 12-bit form that they are encoded
 303 // into so_imm instructions: the 8-bit immediate is the least significant bits
 304 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 305 def so_imm : Operand<i32>,
 306              PatLeaf<(imm), [{
 307       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 308     }]> {
 309   let PrintMethod = "printSOImmOperand";
 310 }
 311
 312 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 313 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 314 // get the first/second pieces.
 315 def so_imm2part : Operand<i32>,
 316                   PatLeaf<(imm), [{
 317       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 318     }]> {
 319   let PrintMethod = "printSOImm2PartOperand";
 320 }
 321
 322 def so_imm2part_1 : SDNodeXForm<imm, [{
 323   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 324   return CurDAG->getTargetConstant(V, MVT::i32);
 325 }]>;
 326
 327 def so_imm2part_2 : SDNodeXForm<imm, [{
 328   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 329   return CurDAG->getTargetConstant(V, MVT::i32);
 330 }]>;
 331
 332 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 333       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 334     }]> {
 335   let PrintMethod = "printSOImm2PartOperand";
 336 }
 337
 338 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 339   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 340   return CurDAG->getTargetConstant(V, MVT::i32);
 341 }]>;
 342
 343 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 344   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 345   return CurDAG->getTargetConstant(V, MVT::i32);
 346 }]>;
 347
 348 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 349 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 350   return (int32_t)N->getZExtValue() < 32;
 351 }]>;
 352
 353 // Define ARM specific addressing modes.
 354
 355 // addrmode2 := reg +/- reg shop imm
 356 // addrmode2 := reg +/- imm12
 357 //
 358 def addrmode2 : Operand<i32>,
 359                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 360   let PrintMethod = "printAddrMode2Operand";
 361   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 362 }
 363
 364 def am2offset : Operand<i32>,
 365                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 366   let PrintMethod = "printAddrMode2OffsetOperand";
 367   let MIOperandInfo = (ops GPR, i32imm);
 368 }
 369
 370 // addrmode3 := reg +/- reg
 371 // addrmode3 := reg +/- imm8
 372 //
 373 def addrmode3 : Operand<i32>,
 374                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 375   let PrintMethod = "printAddrMode3Operand";
 376   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 377 }
 378
 379 def am3offset : Operand<i32>,
 380                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 381   let PrintMethod = "printAddrMode3OffsetOperand";
 382   let MIOperandInfo = (ops GPR, i32imm);
 383 }
 384
 385 // addrmode4 := reg, <mode|W>
 386 //
 387 def addrmode4 : Operand<i32>,
 388                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 389   let PrintMethod = "printAddrMode4Operand";
 390   let MIOperandInfo = (ops GPR:$addr, i32imm);
 391 }
 392
 393 // addrmode5 := reg +/- imm8*4
 394 //
 395 def addrmode5 : Operand<i32>,
 396                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 397   let PrintMethod = "printAddrMode5Operand";
 398   let MIOperandInfo = (ops GPR:$base, i32imm);
 399 }
 400
 401 // addrmode6 := reg with optional writeback
 402 //
 403 def addrmode6 : Operand<i32>,
 404                 ComplexPattern<i32, 2, "SelectAddrMode6", []> {
 405   let PrintMethod = "printAddrMode6Operand";
 406   let MIOperandInfo = (ops GPR:$addr, i32imm);
 407 }
 408
 409 def am6offset : Operand<i32> {
 410   let PrintMethod = "printAddrMode6OffsetOperand";
 411   let MIOperandInfo = (ops GPR);
 412 }
 413
 414 // addrmodepc := pc + reg
 415 //
 416 def addrmodepc : Operand<i32>,
 417                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 418   let PrintMethod = "printAddrModePCOperand";
 419   let MIOperandInfo = (ops GPR, i32imm);
 420 }
 421
 422 def nohash_imm : Operand<i32> {
 423   let PrintMethod = "printNoHashImmediate";
 424 }
 425
 426 //===----------------------------------------------------------------------===//
 427
 428 include "ARMInstrFormats.td"
 429
 430 //===----------------------------------------------------------------------===//
 431 // Multiclass helpers...
 432 //
 433
 434 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 435 /// binop that produces a value.
 436 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 437                         bit Commutable = 0> {
 438   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 439                IIC_iALUi, opc, "\t$dst, $a, $b",
 440                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 441     let Inst{25} = 1;
 442   }
 443   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 444                IIC_iALUr, opc, "\t$dst, $a, $b",
 445                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 446     let Inst{11-4} = 0b00000000;
 447     let Inst{25} = 0;
 448     let isCommutable = Commutable;
 449   }
 450   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 451                IIC_iALUsr, opc, "\t$dst, $a, $b",
 452                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 453     let Inst{25} = 0;
 454   }
 455 }
 456
 457 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 458 /// instruction modifies the CPSR register.
 459 let Defs = [CPSR] in {
 460 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 461                          bit Commutable = 0> {
 462   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 463                IIC_iALUi, opc, "\t$dst, $a, $b",
 464                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 465     let Inst{20} = 1;
 466     let Inst{25} = 1;
 467   }
 468   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 469                IIC_iALUr, opc, "\t$dst, $a, $b",
 470                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 471     let isCommutable = Commutable;
 472     let Inst{11-4} = 0b00000000;
 473     let Inst{20} = 1;
 474     let Inst{25} = 0;
 475   }
 476   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 477                IIC_iALUsr, opc, "\t$dst, $a, $b",
 478                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 479     let Inst{20} = 1;
 480     let Inst{25} = 0;
 481   }
 482 }
 483 }
 484
 485 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 486 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 487 /// a explicit result, only implicitly set CPSR.
 488 let Defs = [CPSR] in {
 489 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 490                        bit Commutable = 0> {
 491   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 492                opc, "\t$a, $b",
 493                [(opnode GPR:$a, so_imm:$b)]> {
 494     let Inst{20} = 1;
 495     let Inst{25} = 1;
 496   }
 497   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 498                opc, "\t$a, $b",
 499                [(opnode GPR:$a, GPR:$b)]> {
 500     let Inst{11-4} = 0b00000000;
 501     let Inst{20} = 1;
 502     let Inst{25} = 0;
 503     let isCommutable = Commutable;
 504   }
 505   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 506                opc, "\t$a, $b",
 507                [(opnode GPR:$a, so_reg:$b)]> {
 508     let Inst{20} = 1;
 509     let Inst{25} = 0;
 510   }
 511 }
 512 }
 513
 514 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 515 /// register and one whose operand is a register rotated by 8/16/24.
 516 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 517 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 518   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 519                  IIC_iUNAr, opc, "\t$dst, $src",
 520                  [(set GPR:$dst, (opnode GPR:$src))]>,
 521               Requires<[IsARM, HasV6]> {
 522     let Inst{11-10} = 0b00;
 523     let Inst{19-16} = 0b1111;
 524   }
 525   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 526                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 527                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 528               Requires<[IsARM, HasV6]> {
 529     let Inst{19-16} = 0b1111;
 530   }
 531 }
 532
 533 multiclass AI_unary_rrot_np<bits<8> opcod, string opc> {
 534   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 535                  IIC_iUNAr, opc, "\t$dst, $src",
 536                  [/* For disassembly only; pattern left blank */]>,
 537               Requires<[IsARM, HasV6]> {
 538     let Inst{11-10} = 0b00;
 539     let Inst{19-16} = 0b1111;
 540   }
 541   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 542                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 543                  [/* For disassembly only; pattern left blank */]>,
 544               Requires<[IsARM, HasV6]> {
 545     let Inst{19-16} = 0b1111;
 546   }
 547 }
 548
 549 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 550 /// register and one whose operand is a register rotated by 8/16/24.
 551 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 552   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 553                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 554                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 555                Requires<[IsARM, HasV6]> {
 556     let Inst{11-10} = 0b00;
 557   }
 558   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 559                                               i32imm:$rot),
 560                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 561                   [(set GPR:$dst, (opnode GPR:$LHS,
 562                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 563                   Requires<[IsARM, HasV6]>;
 564 }
 565
 566 // For disassembly only.
 567 multiclass AI_bin_rrot_np<bits<8> opcod, string opc> {
 568   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 569                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 570                   [/* For disassembly only; pattern left blank */]>,
 571                Requires<[IsARM, HasV6]> {
 572     let Inst{11-10} = 0b00;
 573   }
 574   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 575                                               i32imm:$rot),
 576                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 577                   [/* For disassembly only; pattern left blank */]>,
 578                   Requires<[IsARM, HasV6]>;
 579 }
 580
 581 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 582 let Uses = [CPSR] in {
 583 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 584                              bit Commutable = 0> {
 585   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 586                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 587                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 588                Requires<[IsARM]> {
 589     let Inst{25} = 1;
 590   }
 591   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 592                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 593                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 594                Requires<[IsARM]> {
 595     let isCommutable = Commutable;
 596     let Inst{11-4} = 0b00000000;
 597     let Inst{25} = 0;
 598   }
 599   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 600                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 601                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 602                Requires<[IsARM]> {
 603     let Inst{25} = 0;
 604   }
 605 }
 606 // Carry setting variants
 607 let Defs = [CPSR] in {
 608 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 609                              bit Commutable = 0> {
 610   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 611                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 612                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 613                Requires<[IsARM]> {
 614     let Inst{20} = 1;
 615     let Inst{25} = 1;
 616   }
 617   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 618                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 619                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 620                Requires<[IsARM]> {
 621     let Inst{11-4} = 0b00000000;
 622     let Inst{20} = 1;
 623     let Inst{25} = 0;
 624   }
 625   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 626                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 627                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 628                Requires<[IsARM]> {
 629     let Inst{20} = 1;
 630     let Inst{25} = 0;
 631   }
 632 }
 633 }
 634 }
 635
 636 //===----------------------------------------------------------------------===//
 637 // Instructions
 638 //===----------------------------------------------------------------------===//
 639
 640 //===----------------------------------------------------------------------===//
 641 //  Miscellaneous Instructions.
 642 //
 643
 644 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 645 /// the function.  The first operand is the ID# for this instruction, the second
 646 /// is the index into the MachineConstantPool that this is, the third is the
 647 /// size in bytes of this constant pool entry.
 648 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 649 def CONSTPOOL_ENTRY :
 650 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 651                     i32imm:$size), NoItinerary,
 652            "${instid:label} ${cpidx:cpentry}", []>;
 653
 654 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 655 // from removing one half of the matched pairs. That breaks PEI, which assumes
 656 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 657 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 658 def ADJCALLSTACKUP :
 659 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 660            "@ ADJCALLSTACKUP $amt1",
 661            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 662
 663 def ADJCALLSTACKDOWN :
 664 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 665            "@ ADJCALLSTACKDOWN $amt",
 666            [(ARMcallseq_start timm:$amt)]>;
 667 }
 668
 669 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 670              [/* For disassembly only; pattern left blank */]>,
 671           Requires<[IsARM, HasV6T2]> {
 672   let Inst{27-16} = 0b001100100000;
 673   let Inst{7-0} = 0b00000000;
 674 }
 675
 676 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 677              [/* For disassembly only; pattern left blank */]>,
 678           Requires<[IsARM, HasV6T2]> {
 679   let Inst{27-16} = 0b001100100000;
 680   let Inst{7-0} = 0b00000001;
 681 }
 682
 683 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 684              [/* For disassembly only; pattern left blank */]>,
 685           Requires<[IsARM, HasV6T2]> {
 686   let Inst{27-16} = 0b001100100000;
 687   let Inst{7-0} = 0b00000010;
 688 }
 689
 690 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 691              [/* For disassembly only; pattern left blank */]>,
 692           Requires<[IsARM, HasV6T2]> {
 693   let Inst{27-16} = 0b001100100000;
 694   let Inst{7-0} = 0b00000011;
 695 }
 696
 697 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 698              "\t$dst, $a, $b",
 699              [/* For disassembly only; pattern left blank */]>,
 700           Requires<[IsARM, HasV6]> {
 701   let Inst{27-20} = 0b01101000;
 702   let Inst{7-4} = 0b1011;
 703 }
 704
 705 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 706              [/* For disassembly only; pattern left blank */]>,
 707           Requires<[IsARM, HasV6T2]> {
 708   let Inst{27-16} = 0b001100100000;
 709   let Inst{7-0} = 0b00000100;
 710 }
 711
 712 // The i32imm operand $val can be used by a debugger to store more information
 713 // about the breakpoint.
 714 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 715               [/* For disassembly only; pattern left blank */]>,
 716            Requires<[IsARM]> {
 717   let Inst{27-20} = 0b00010010;
 718   let Inst{7-4} = 0b0111;
 719 }
 720
 721 // Change Processor State is a system instruction -- for disassembly only.
 722 // The singleton $opt operand contains the following information:
 723 // opt{4-0} = mode from Inst{4-0}
 724 // opt{5} = changemode from Inst{17}
 725 // opt{8-6} = AIF from Inst{8-6}
 726 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 727 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 728               [/* For disassembly only; pattern left blank */]>,
 729           Requires<[IsARM]> {
 730   let Inst{31-28} = 0b1111;
 731   let Inst{27-20} = 0b00010000;
 732   let Inst{16} = 0;
 733   let Inst{5} = 0;
 734 }
 735
 736 // Preload signals the memory system of possible future data/instruction access.
 737 // These are for disassembly only.
 738 //
 739 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 740 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 741 multiclass APreLoad<bit data, bit read, string opc> {
 742
 743   def i : AXI<(outs), (ins GPR:$base, neg_zero:$imm), MiscFrm, NoItinerary,
 744                !strconcat(opc, "\t[$base, $imm]"), []> {
 745     let Inst{31-26} = 0b111101;
 746     let Inst{25} = 0; // 0 for immediate form
 747     let Inst{24} = data;
 748     let Inst{22} = read;
 749     let Inst{21-20} = 0b01;
 750   }
 751
 752   def r : AXI<(outs), (ins addrmode2:$addr), MiscFrm, NoItinerary,
 753                !strconcat(opc, "\t$addr"), []> {
 754     let Inst{31-26} = 0b111101;
 755     let Inst{25} = 1; // 1 for register form
 756     let Inst{24} = data;
 757     let Inst{22} = read;
 758     let Inst{21-20} = 0b01;
 759     let Inst{4} = 0;
 760   }
 761 }
 762
 763 defm PLD  : APreLoad<1, 1, "pld">;
 764 defm PLDW : APreLoad<1, 0, "pldw">;
 765 defm PLI  : APreLoad<0, 1, "pli">;
 766
 767 def SETENDBE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tbe",
 768                    [/* For disassembly only; pattern left blank */]>,
 769                Requires<[IsARM]> {
 770   let Inst{31-28} = 0b1111;
 771   let Inst{27-20} = 0b00010000;
 772   let Inst{16} = 1;
 773   let Inst{9} = 1;
 774   let Inst{7-4} = 0b0000;
 775 }
 776
 777 def SETENDLE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tle",
 778                    [/* For disassembly only; pattern left blank */]>,
 779                Requires<[IsARM]> {
 780   let Inst{31-28} = 0b1111;
 781   let Inst{27-20} = 0b00010000;
 782   let Inst{16} = 1;
 783   let Inst{9} = 0;
 784   let Inst{7-4} = 0b0000;
 785 }
 786
 787 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
 788              [/* For disassembly only; pattern left blank */]>,
 789           Requires<[IsARM, HasV7]> {
 790   let Inst{27-16} = 0b001100100000;
 791   let Inst{7-4} = 0b1111;
 792 }
 793
 794 // A5.4 Permanently UNDEFINED instructions.
 795 def TRAP : AI<(outs), (ins), MiscFrm, NoItinerary, "trap", "",
 796               [/* For disassembly only; pattern left blank */]>,
 797            Requires<[IsARM]> {
 798   let Inst{27-25} = 0b011;
 799   let Inst{24-20} = 0b11111;
 800   let Inst{7-5} = 0b111;
 801   let Inst{4} = 0b1;
 802 }
 803
 804 // Address computation and loads and stores in PIC mode.
 805 let isNotDuplicable = 1 in {
 806 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 807                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 808                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 809
 810 let AddedComplexity = 10 in {
 811 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 812                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 813                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 814
 815 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 816                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrh${p}\t$dst, $addr",
 817                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 818
 819 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 820                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrb${p}\t$dst, $addr",
 821                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 822
 823 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 824                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsh${p}\t$dst, $addr",
 825                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 826
 827 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 828                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsb${p}\t$dst, $addr",
 829                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 830 }
 831 let AddedComplexity = 10 in {
 832 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 833                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 834                [(store GPR:$src, addrmodepc:$addr)]>;
 835
 836 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 837                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrh${p}\t$src, $addr",
 838                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 839
 840 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 841                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrb${p}\t$src, $addr",
 842                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 843 }
 844 } // isNotDuplicable = 1
 845
 846
 847 // LEApcrel - Load a pc-relative address into a register without offending the
 848 // assembler.
 849 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 850                     Pseudo, IIC_iALUi,
 851            !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 852                                  "${:private}PCRELL${:uid}+8))\n"),
 853                       !strconcat("${:private}PCRELL${:uid}:\n\t",
 854                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 855                    []>;
 856
 857 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 858                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 859           Pseudo, IIC_iALUi,
 860    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 861                          "(${label}_${id}-(",
 862                                   "${:private}PCRELL${:uid}+8))\n"),
 863                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 864                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 865                    []> {
 866     let Inst{25} = 1;
 867 }
 868
 869 //===----------------------------------------------------------------------===//
 870 //  Control Flow Instructions.
 871 //
 872
 873 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 874   // ARMV4T and above
 875   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 876                   "bx", "\tlr", [(ARMretflag)]>,
 877                Requires<[IsARM, HasV4T]> {
 878     let Inst{3-0}   = 0b1110;
 879     let Inst{7-4}   = 0b0001;
 880     let Inst{19-8}  = 0b111111111111;
 881     let Inst{27-20} = 0b00010010;
 882   }
 883
 884   // ARMV4 only
 885   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 886                   "mov", "\tpc, lr", [(ARMretflag)]>,
 887                Requires<[IsARM, NoV4T]> {
 888     let Inst{11-0}  = 0b000000001110;
 889     let Inst{15-12} = 0b1111;
 890     let Inst{19-16} = 0b0000;
 891     let Inst{27-20} = 0b00011010;
 892   }
 893 }
 894
 895 // Indirect branches
 896 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 897   // ARMV4T and above
 898   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 899                   [(brind GPR:$dst)]>,
 900               Requires<[IsARM, HasV4T]> {
 901     let Inst{7-4}   = 0b0001;
 902     let Inst{19-8}  = 0b111111111111;
 903     let Inst{27-20} = 0b00010010;
 904     let Inst{31-28} = 0b1110;
 905   }
 906
 907   // ARMV4 only
 908   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
 909                   [(brind GPR:$dst)]>,
 910               Requires<[IsARM, NoV4T]> {
 911     let Inst{11-4}  = 0b00000000;
 912     let Inst{15-12} = 0b1111;
 913     let Inst{19-16} = 0b0000;
 914     let Inst{27-20} = 0b00011010;
 915     let Inst{31-28} = 0b1110;
 916   }
 917 }
 918
 919 // FIXME: remove when we have a way to marking a MI with these properties.
 920 // FIXME: Should pc be an implicit operand like PICADD, etc?
 921 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 922     hasExtraDefRegAllocReq = 1 in
 923   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 924                                         reglist:$dsts, variable_ops),
 925                        IndexModeUpd, LdStMulFrm, IIC_Br,
 926                        "ldm${addr:submode}${p}\t$addr!, $dsts",
 927                        "$addr.addr = $wb", []>;
 928
 929 // On non-Darwin platforms R9 is callee-saved.
 930 let isCall = 1,
 931   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 932           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 933           D16, D17, D18, D19, D20, D21, D22, D23,
 934           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 935   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 936                 IIC_Br, "bl\t${func:call}",
 937                 [(ARMcall tglobaladdr:$func)]>,
 938             Requires<[IsARM, IsNotDarwin]> {
 939     let Inst{31-28} = 0b1110;
 940   }
 941
 942   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 943                    IIC_Br, "bl", "\t${func:call}",
 944                    [(ARMcall_pred tglobaladdr:$func)]>,
 945                 Requires<[IsARM, IsNotDarwin]>;
 946
 947   // ARMv5T and above
 948   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 949                 IIC_Br, "blx\t$func",
 950                 [(ARMcall GPR:$func)]>,
 951             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 952     let Inst{7-4}   = 0b0011;
 953     let Inst{19-8}  = 0b111111111111;
 954     let Inst{27-20} = 0b00010010;
 955   }
 956
 957   // ARMv4T
 958   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
 959   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 960                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 961                   [(ARMcall_nolink tGPR:$func)]>,
 962            Requires<[IsARM, HasV4T, IsNotDarwin]> {
 963     let Inst{7-4}   = 0b0001;
 964     let Inst{19-8}  = 0b111111111111;
 965     let Inst{27-20} = 0b00010010;
 966   }
 967
 968   // ARMv4
 969   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 970                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
 971                  [(ARMcall_nolink tGPR:$func)]>,
 972            Requires<[IsARM, NoV4T, IsNotDarwin]> {
 973     let Inst{11-4}  = 0b00000000;
 974     let Inst{15-12} = 0b1111;
 975     let Inst{19-16} = 0b0000;
 976     let Inst{27-20} = 0b00011010;
 977   }
 978 }
 979
 980 // On Darwin R9 is call-clobbered.
 981 let isCall = 1,
 982   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 983           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 984           D16, D17, D18, D19, D20, D21, D22, D23,
 985           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 986   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 987                 IIC_Br, "bl\t${func:call}",
 988                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 989     let Inst{31-28} = 0b1110;
 990   }
 991
 992   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 993                    IIC_Br, "bl", "\t${func:call}",
 994                    [(ARMcall_pred tglobaladdr:$func)]>,
 995                   Requires<[IsARM, IsDarwin]>;
 996
 997   // ARMv5T and above
 998   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 999                 IIC_Br, "blx\t$func",
1000                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1001     let Inst{7-4}   = 0b0011;
1002     let Inst{19-8}  = 0b111111111111;
1003     let Inst{27-20} = 0b00010010;
1004   }
1005
1006   // ARMv4T
1007   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1008   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1009                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1010                   [(ARMcall_nolink tGPR:$func)]>,
1011              Requires<[IsARM, HasV4T, IsDarwin]> {
1012     let Inst{7-4}   = 0b0001;
1013     let Inst{19-8}  = 0b111111111111;
1014     let Inst{27-20} = 0b00010010;
1015   }
1016
1017   // ARMv4
1018   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1019                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1020                  [(ARMcall_nolink tGPR:$func)]>,
1021            Requires<[IsARM, NoV4T, IsDarwin]> {
1022     let Inst{11-4}  = 0b00000000;
1023     let Inst{15-12} = 0b1111;
1024     let Inst{19-16} = 0b0000;
1025     let Inst{27-20} = 0b00011010;
1026   }
1027 }
1028
1029 let isBranch = 1, isTerminator = 1 in {
1030   // B is "predicable" since it can be xformed into a Bcc.
1031   let isBarrier = 1 in {
1032     let isPredicable = 1 in
1033     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1034                 "b\t$target", [(br bb:$target)]>;
1035
1036   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1037   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1038                     IIC_Br, "mov\tpc, $target \n$jt",
1039                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1040     let Inst{11-4}  = 0b00000000;
1041     let Inst{15-12} = 0b1111;
1042     let Inst{20}    = 0; // S Bit
1043     let Inst{24-21} = 0b1101;
1044     let Inst{27-25} = 0b000;
1045   }
1046   def BR_JTm : JTI<(outs),
1047                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1048                    IIC_Br, "ldr\tpc, $target \n$jt",
1049                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1050                      imm:$id)]> {
1051     let Inst{15-12} = 0b1111;
1052     let Inst{20}    = 1; // L bit
1053     let Inst{21}    = 0; // W bit
1054     let Inst{22}    = 0; // B bit
1055     let Inst{24}    = 1; // P bit
1056     let Inst{27-25} = 0b011;
1057   }
1058   def BR_JTadd : JTI<(outs),
1059                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1060                     IIC_Br, "add\tpc, $target, $idx \n$jt",
1061                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1062                       imm:$id)]> {
1063     let Inst{15-12} = 0b1111;
1064     let Inst{20}    = 0; // S bit
1065     let Inst{24-21} = 0b0100;
1066     let Inst{27-25} = 0b000;
1067   }
1068   } // isNotDuplicable = 1, isIndirectBranch = 1
1069   } // isBarrier = 1
1070
1071   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1072   // a two-value operand where a dag node expects two operands. :(
1073   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1074                IIC_Br, "b", "\t$target",
1075                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1076 }
1077
1078 // Branch and Exchange Jazelle -- for disassembly only
1079 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1080               [/* For disassembly only; pattern left blank */]> {
1081   let Inst{23-20} = 0b0010;
1082   //let Inst{19-8} = 0xfff;
1083   let Inst{7-4} = 0b0010;
1084 }
1085
1086 // Secure Monitor Call is a system instruction -- for disassembly only
1087 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1088               [/* For disassembly only; pattern left blank */]> {
1089   let Inst{23-20} = 0b0110;
1090   let Inst{7-4} = 0b0111;
1091 }
1092
1093 // Supervisor Call (Software Interrupt) -- for disassembly only
1094 let isCall = 1 in {
1095 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1096               [/* For disassembly only; pattern left blank */]>;
1097 }
1098
1099 // Store Return State is a system instruction -- for disassembly only
1100 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1101                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1102                 [/* For disassembly only; pattern left blank */]> {
1103   let Inst{31-28} = 0b1111;
1104   let Inst{22-20} = 0b110; // W = 1
1105 }
1106
1107 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1108                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1109                 [/* For disassembly only; pattern left blank */]> {
1110   let Inst{31-28} = 0b1111;
1111   let Inst{22-20} = 0b100; // W = 0
1112 }
1113
1114 // Return From Exception is a system instruction -- for disassembly only
1115 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1116                 NoItinerary, "rfe${addr:submode}\t$base!",
1117                 [/* For disassembly only; pattern left blank */]> {
1118   let Inst{31-28} = 0b1111;
1119   let Inst{22-20} = 0b011; // W = 1
1120 }
1121
1122 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1123                 NoItinerary, "rfe${addr:submode}\t$base",
1124                 [/* For disassembly only; pattern left blank */]> {
1125   let Inst{31-28} = 0b1111;
1126   let Inst{22-20} = 0b001; // W = 0
1127 }
1128
1129 //===----------------------------------------------------------------------===//
1130 //  Load / store Instructions.
1131 //
1132
1133 // Load
1134 let canFoldAsLoad = 1, isReMaterializable = 1 in
1135 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1136                "ldr", "\t$dst, $addr",
1137                [(set GPR:$dst, (load addrmode2:$addr))]>;
1138
1139 // Special LDR for loads from non-pc-relative constpools.
1140 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
1141 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1142                  "ldr", "\t$dst, $addr", []>;
1143
1144 // Loads with zero extension
1145 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1146                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
1147                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1148
1149 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
1150                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
1151                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
1152
1153 // Loads with sign extension
1154 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1155                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
1156                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1157
1158 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1159                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
1160                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1161
1162 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
1163 // Load doubleword
1164 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1165                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
1166                  []>, Requires<[IsARM, HasV5TE]>;
1167
1168 // Indexed loads
1169 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1170                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1171                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1172
1173 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1174                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1175                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1176
1177 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1178                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1179                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1180
1181 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1182                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1183                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1184
1185 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1186                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1187                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1188
1189 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1190                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1191                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1192
1193 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1194                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1195                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1196
1197 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1198                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1199                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1200
1201 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1202                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1203                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1204
1205 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1206                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1207                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1208
1209 // For disassembly only
1210 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1211                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadr,
1212                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1213                 Requires<[IsARM, HasV5TE]>;
1214
1215 // For disassembly only
1216 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1217                        (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadr,
1218             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1219                 Requires<[IsARM, HasV5TE]>;
1220
1221 }
1222
1223 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1224
1225 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1226                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1227                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1228   let Inst{21} = 1; // overwrite
1229 }
1230
1231 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1232                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1233                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1234   let Inst{21} = 1; // overwrite
1235 }
1236
1237 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1238                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1239                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1240   let Inst{21} = 1; // overwrite
1241 }
1242
1243 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1244                   (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1245                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1246   let Inst{21} = 1; // overwrite
1247 }
1248
1249 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1250                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1251                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1252   let Inst{21} = 1; // overwrite
1253 }
1254
1255 // Store
1256 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1257                "str", "\t$src, $addr",
1258                [(store GPR:$src, addrmode2:$addr)]>;
1259
1260 // Stores with truncate
1261 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1262                IIC_iStorer, "strh", "\t$src, $addr",
1263                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1264
1265 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1266                "strb", "\t$src, $addr",
1267                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
1268
1269 // Store doubleword
1270 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1271 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1272                StMiscFrm, IIC_iStorer,
1273                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1274
1275 // Indexed stores
1276 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1277                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1278                      StFrm, IIC_iStoreru,
1279                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1280                     [(set GPR:$base_wb,
1281                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1282
1283 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1284                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1285                      StFrm, IIC_iStoreru,
1286                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1287                     [(set GPR:$base_wb,
1288                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1289
1290 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1291                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1292                      StMiscFrm, IIC_iStoreru,
1293                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1294                     [(set GPR:$base_wb,
1295                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1296
1297 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1298                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1299                      StMiscFrm, IIC_iStoreru,
1300                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1301                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1302                                          GPR:$base, am3offset:$offset))]>;
1303
1304 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1305                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1306                      StFrm, IIC_iStoreru,
1307                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1308                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1309                                          GPR:$base, am2offset:$offset))]>;
1310
1311 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1312                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1313                      StFrm, IIC_iStoreru,
1314                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1315                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1316                                          GPR:$base, am2offset:$offset))]>;
1317
1318 // For disassembly only
1319 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1320                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1321                      StMiscFrm, IIC_iStoreru,
1322                      "strd", "\t$src1, $src2, [$base, $offset]!",
1323                      "$base = $base_wb", []>;
1324
1325 // For disassembly only
1326 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1327                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1328                      StMiscFrm, IIC_iStoreru,
1329                      "strd", "\t$src1, $src2, [$base], $offset",
1330                      "$base = $base_wb", []>;
1331
1332 // STRT, STRBT, and STRHT are for disassembly only.
1333
1334 def STRT : AI2stwpo<(outs GPR:$base_wb),
1335                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1336                     StFrm, IIC_iStoreru,
1337                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1338                     [/* For disassembly only; pattern left blank */]> {
1339   let Inst{21} = 1; // overwrite
1340 }
1341
1342 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1343                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1344                      StFrm, IIC_iStoreru,
1345                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1346                      [/* For disassembly only; pattern left blank */]> {
1347   let Inst{21} = 1; // overwrite
1348 }
1349
1350 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1351                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1352                     StMiscFrm, IIC_iStoreru,
1353                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1354                     [/* For disassembly only; pattern left blank */]> {
1355   let Inst{21} = 1; // overwrite
1356 }
1357
1358 //===----------------------------------------------------------------------===//
1359 //  Load / store multiple Instructions.
1360 //
1361
1362 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
1363 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1364                           reglist:$dsts, variable_ops),
1365                  IndexModeNone, LdStMulFrm, IIC_iLoadm,
1366                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1367
1368 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1369                                       reglist:$dsts, variable_ops),
1370                      IndexModeUpd, LdStMulFrm, IIC_iLoadm,
1371                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1372                      "$addr.addr = $wb", []>;
1373 } // mayLoad, hasExtraDefRegAllocReq
1374
1375 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
1376 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1377                           reglist:$srcs, variable_ops),
1378                  IndexModeNone, LdStMulFrm, IIC_iStorem,
1379                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1380
1381 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1382                                       reglist:$srcs, variable_ops),
1383                      IndexModeUpd, LdStMulFrm, IIC_iStorem,
1384                      "stm${addr:submode}${p}\t$addr!, $srcs",
1385                      "$addr.addr = $wb", []>;
1386 } // mayStore, hasExtraSrcRegAllocReq
1387
1388 //===----------------------------------------------------------------------===//
1389 //  Move Instructions.
1390 //
1391
1392 let neverHasSideEffects = 1 in
1393 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1394                 "mov", "\t$dst, $src", []>, UnaryDP {
1395   let Inst{11-4} = 0b00000000;
1396   let Inst{25} = 0;
1397 }
1398
1399 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
1400                 DPSoRegFrm, IIC_iMOVsr,
1401                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
1402   let Inst{25} = 0;
1403 }
1404
1405 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1406 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
1407                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
1408   let Inst{25} = 1;
1409 }
1410
1411 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1412 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
1413                  DPFrm, IIC_iMOVi,
1414                  "movw", "\t$dst, $src",
1415                  [(set GPR:$dst, imm0_65535:$src)]>,
1416                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1417   let Inst{20} = 0;
1418   let Inst{25} = 1;
1419 }
1420
1421 let Constraints = "$src = $dst" in
1422 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
1423                   DPFrm, IIC_iMOVi,
1424                   "movt", "\t$dst, $imm",
1425                   [(set GPR:$dst,
1426                         (or (and GPR:$src, 0xffff),
1427                             lo16AllZero:$imm))]>, UnaryDP,
1428                   Requires<[IsARM, HasV6T2]> {
1429   let Inst{20} = 0;
1430   let Inst{25} = 1;
1431 }
1432
1433 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1434       Requires<[IsARM, HasV6T2]>;
1435
1436 let Uses = [CPSR] in
1437 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1438                  "mov", "\t$dst, $src, rrx",
1439                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1440
1441 // These aren't really mov instructions, but we have to define them this way
1442 // due to flag operands.
1443
1444 let Defs = [CPSR] in {
1445 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1446                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1447                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1448 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1449                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1450                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1451 }
1452
1453 //===----------------------------------------------------------------------===//
1454 //  Extend Instructions.
1455 //
1456
1457 // Sign extenders
1458
1459 defm SXTB  : AI_unary_rrot<0b01101010,
1460                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1461 defm SXTH  : AI_unary_rrot<0b01101011,
1462                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1463
1464 defm SXTAB : AI_bin_rrot<0b01101010,
1465                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1466 defm SXTAH : AI_bin_rrot<0b01101011,
1467                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1468
1469 // For disassembly only
1470 defm SXTB16  : AI_unary_rrot_np<0b01101000, "sxtb16">;
1471
1472 // For disassembly only
1473 defm SXTAB16 : AI_bin_rrot_np<0b01101000, "sxtab16">;
1474
1475 // Zero extenders
1476
1477 let AddedComplexity = 16 in {
1478 defm UXTB   : AI_unary_rrot<0b01101110,
1479                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1480 defm UXTH   : AI_unary_rrot<0b01101111,
1481                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1482 defm UXTB16 : AI_unary_rrot<0b01101100,
1483                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1484
1485 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1486                (UXTB16r_rot GPR:$Src, 24)>;
1487 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1488                (UXTB16r_rot GPR:$Src, 8)>;
1489
1490 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1491                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1492 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1493                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1494 }
1495
1496 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1497 // For disassembly only
1498 defm UXTAB16 : AI_bin_rrot_np<0b01101100, "uxtab16">;
1499
1500
1501 def SBFX  : I<(outs GPR:$dst),
1502               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1503                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1504                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1505                Requires<[IsARM, HasV6T2]> {
1506   let Inst{27-21} = 0b0111101;
1507   let Inst{6-4}   = 0b101;
1508 }
1509
1510 def UBFX  : I<(outs GPR:$dst),
1511               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1512                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1513                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1514                Requires<[IsARM, HasV6T2]> {
1515   let Inst{27-21} = 0b0111111;
1516   let Inst{6-4}   = 0b101;
1517 }
1518
1519 //===----------------------------------------------------------------------===//
1520 //  Arithmetic Instructions.
1521 //
1522
1523 defm ADD  : AsI1_bin_irs<0b0100, "add",
1524                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1525 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1526                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1527
1528 // ADD and SUB with 's' bit set.
1529 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1530                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1531 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1532                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1533
1534 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1535                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1536 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1537                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1538 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1539                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1540 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1541                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1542
1543 // These don't define reg/reg forms, because they are handled above.
1544 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1545                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1546                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1547     let Inst{25} = 1;
1548 }
1549
1550 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1551                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1552                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1553     let Inst{25} = 0;
1554 }
1555
1556 // RSB with 's' bit set.
1557 let Defs = [CPSR] in {
1558 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1559                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1560                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1561     let Inst{20} = 1;
1562     let Inst{25} = 1;
1563 }
1564 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1565                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1566                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1567     let Inst{20} = 1;
1568     let Inst{25} = 0;
1569 }
1570 }
1571
1572 let Uses = [CPSR] in {
1573 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1574                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1575                  [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1576                  Requires<[IsARM]> {
1577     let Inst{25} = 1;
1578 }
1579 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1580                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1581                  [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1582                  Requires<[IsARM]> {
1583     let Inst{25} = 0;
1584 }
1585 }
1586
1587 // FIXME: Allow these to be predicated.
1588 let Defs = [CPSR], Uses = [CPSR] in {
1589 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1590                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1591                   [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1592                   Requires<[IsARM]> {
1593     let Inst{20} = 1;
1594     let Inst{25} = 1;
1595 }
1596 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1597                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1598                   [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1599                   Requires<[IsARM]> {
1600     let Inst{20} = 1;
1601     let Inst{25} = 0;
1602 }
1603 }
1604
1605 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1606 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1607              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1608
1609 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1610 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1611 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1612 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1613
1614 // Note: These are implemented in C++ code, because they have to generate
1615 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1616 // cannot produce.
1617 // (mul X, 2^n+1) -> (add (X << n), X)
1618 // (mul X, 2^n-1) -> (rsb X, (X << n))
1619
1620 // ARM Arithmetic Instruction -- for disassembly only
1621 // GPR:$dst = GPR:$a op GPR:$b
1622 class AAI<bits<8> op27_20, bits<4> op7_4, string opc>
1623   : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, IIC_iALUr,
1624        opc, "\t$dst, $a, $b",
1625        [/* For disassembly only; pattern left blank */]> {
1626   let Inst{27-20} = op27_20;
1627   let Inst{7-4} = op7_4;
1628 }
1629
1630 // Saturating add/subtract -- for disassembly only
1631
1632 def QADD    : AAI<0b00010000, 0b0101, "qadd">;
1633 def QADD16  : AAI<0b01100010, 0b0001, "qadd16">;
1634 def QADD8   : AAI<0b01100010, 0b1001, "qadd8">;
1635 def QASX    : AAI<0b01100010, 0b0011, "qasx">;
1636 def QDADD   : AAI<0b00010100, 0b0101, "qdadd">;
1637 def QDSUB   : AAI<0b00010110, 0b0101, "qdsub">;
1638 def QSAX    : AAI<0b01100010, 0b0101, "qsax">;
1639 def QSUB    : AAI<0b00010010, 0b0101, "qsub">;
1640 def QSUB16  : AAI<0b01100010, 0b0111, "qsub16">;
1641 def QSUB8   : AAI<0b01100010, 0b1111, "qsub8">;
1642 def UQADD16 : AAI<0b01100110, 0b0001, "uqadd16">;
1643 def UQADD8  : AAI<0b01100110, 0b1001, "uqadd8">;
1644 def UQASX   : AAI<0b01100110, 0b0011, "uqasx">;
1645 def UQSAX   : AAI<0b01100110, 0b0101, "uqsax">;
1646 def UQSUB16 : AAI<0b01100110, 0b0111, "uqsub16">;
1647 def UQSUB8  : AAI<0b01100110, 0b1111, "uqsub8">;
1648
1649 // Signed/Unsigned add/subtract -- for disassembly only
1650
1651 def SASX   : AAI<0b01100001, 0b0011, "sasx">;
1652 def SADD16 : AAI<0b01100001, 0b0001, "sadd16">;
1653 def SADD8  : AAI<0b01100001, 0b1001, "sadd8">;
1654 def SSAX   : AAI<0b01100001, 0b0101, "ssax">;
1655 def SSUB16 : AAI<0b01100001, 0b0111, "ssub16">;
1656 def SSUB8  : AAI<0b01100001, 0b1111, "ssub8">;
1657 def UASX   : AAI<0b01100101, 0b0011, "uasx">;
1658 def UADD16 : AAI<0b01100101, 0b0001, "uadd16">;
1659 def UADD8  : AAI<0b01100101, 0b1001, "uadd8">;
1660 def USAX   : AAI<0b01100101, 0b0101, "usax">;
1661 def USUB16 : AAI<0b01100101, 0b0111, "usub16">;
1662 def USUB8  : AAI<0b01100101, 0b1111, "usub8">;
1663
1664 // Signed/Unsigned halving add/subtract -- for disassembly only
1665
1666 def SHASX   : AAI<0b01100011, 0b0011, "shasx">;
1667 def SHADD16 : AAI<0b01100011, 0b0001, "shadd16">;
1668 def SHADD8  : AAI<0b01100011, 0b1001, "shadd8">;
1669 def SHSAX   : AAI<0b01100011, 0b0101, "shsax">;
1670 def SHSUB16 : AAI<0b01100011, 0b0111, "shsub16">;
1671 def SHSUB8  : AAI<0b01100011, 0b1111, "shsub8">;
1672 def UHASX   : AAI<0b01100111, 0b0011, "uhasx">;
1673 def UHADD16 : AAI<0b01100111, 0b0001, "uhadd16">;
1674 def UHADD8  : AAI<0b01100111, 0b1001, "uhadd8">;
1675 def UHSAX   : AAI<0b01100111, 0b0101, "uhsax">;
1676 def UHSUB16 : AAI<0b01100111, 0b0111, "uhsub16">;
1677 def UHSUB8  : AAI<0b01100111, 0b1111, "uhsub8">;
1678
1679 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1680
1681 def USAD8  : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b),
1682                 MulFrm /* for convenience */, NoItinerary, "usad8",
1683                 "\t$dst, $a, $b", []>,
1684              Requires<[IsARM, HasV6]> {
1685   let Inst{27-20} = 0b01111000;
1686   let Inst{15-12} = 0b1111;
1687   let Inst{7-4} = 0b0001;
1688 }
1689 def USADA8 : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1690                 MulFrm /* for convenience */, NoItinerary, "usada8",
1691                 "\t$dst, $a, $b, $acc", []>,
1692              Requires<[IsARM, HasV6]> {
1693   let Inst{27-20} = 0b01111000;
1694   let Inst{7-4} = 0b0001;
1695 }
1696
1697 // Signed/Unsigned saturate -- for disassembly only
1698
1699 def SSATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1700                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, lsl $shamt",
1701                  [/* For disassembly only; pattern left blank */]> {
1702   let Inst{27-21} = 0b0110101;
1703   let Inst{6-4} = 0b001;
1704 }
1705
1706 def SSATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1707                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, asr $shamt",
1708                  [/* For disassembly only; pattern left blank */]> {
1709   let Inst{27-21} = 0b0110101;
1710   let Inst{6-4} = 0b101;
1711 }
1712
1713 def SSAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1714                 NoItinerary, "ssat16", "\t$dst, $bit_pos, $a",
1715                 [/* For disassembly only; pattern left blank */]> {
1716   let Inst{27-20} = 0b01101010;
1717   let Inst{7-4} = 0b0011;
1718 }
1719
1720 def USATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1721                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, lsl $shamt",
1722                  [/* For disassembly only; pattern left blank */]> {
1723   let Inst{27-21} = 0b0110111;
1724   let Inst{6-4} = 0b001;
1725 }
1726
1727 def USATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1728                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, asr $shamt",
1729                  [/* For disassembly only; pattern left blank */]> {
1730   let Inst{27-21} = 0b0110111;
1731   let Inst{6-4} = 0b101;
1732 }
1733
1734 def USAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1735                 NoItinerary, "usat16", "\t$dst, $bit_pos, $a",
1736                 [/* For disassembly only; pattern left blank */]> {
1737   let Inst{27-20} = 0b01101110;
1738   let Inst{7-4} = 0b0011;
1739 }
1740
1741 //===----------------------------------------------------------------------===//
1742 //  Bitwise Instructions.
1743 //
1744
1745 defm AND   : AsI1_bin_irs<0b0000, "and",
1746                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1747 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1748                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1749 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1750                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1751 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1752                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1753
1754 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1755                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1756                "bfc", "\t$dst, $imm", "$src = $dst",
1757                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1758                Requires<[IsARM, HasV6T2]> {
1759   let Inst{27-21} = 0b0111110;
1760   let Inst{6-0}   = 0b0011111;
1761 }
1762
1763 // A8.6.18  BFI - Bitfield insert (Encoding A1)
1764 // Added for disassembler with the pattern field purposely left blank.
1765 def BFI    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1766                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1767                "bfi", "\t$dst, $src, $imm", "",
1768                [/* For disassembly only; pattern left blank */]>,
1769                Requires<[IsARM, HasV6T2]> {
1770   let Inst{27-21} = 0b0111110;
1771   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
1772 }
1773
1774 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1775                   "mvn", "\t$dst, $src",
1776                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1777   let Inst{25} = 0;
1778   let Inst{11-4} = 0b00000000;
1779 }
1780 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1781                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1782                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP {
1783   let Inst{25} = 0;
1784 }
1785 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1786 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1787                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1788                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1789     let Inst{25} = 1;
1790 }
1791
1792 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1793              (BICri GPR:$src, so_imm_not:$imm)>;
1794
1795 //===----------------------------------------------------------------------===//
1796 //  Multiply Instructions.
1797 //
1798
1799 let isCommutable = 1 in
1800 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1801                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1802                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1803
1804 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1805                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1806                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1807
1808 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1809                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1810                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1811                    Requires<[IsARM, HasV6T2]>;
1812
1813 // Extra precision multiplies with low / high results
1814 let neverHasSideEffects = 1 in {
1815 let isCommutable = 1 in {
1816 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1817                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1818                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1819
1820 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1821                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1822                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1823 }
1824
1825 // Multiply + accumulate
1826 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1827                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1828                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1829
1830 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1831                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1832                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1833
1834 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1835                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1836                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1837                     Requires<[IsARM, HasV6]>;
1838 } // neverHasSideEffects
1839
1840 // Most significant word multiply
1841 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1842                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1843                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1844             Requires<[IsARM, HasV6]> {
1845   let Inst{7-4}   = 0b0001;
1846   let Inst{15-12} = 0b1111;
1847 }
1848
1849 def SMMULR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1850                IIC_iMUL32, "smmulr", "\t$dst, $a, $b",
1851                [/* For disassembly only; pattern left blank */]>,
1852             Requires<[IsARM, HasV6]> {
1853   let Inst{7-4}   = 0b0011; // R = 1
1854   let Inst{15-12} = 0b1111;
1855 }
1856
1857 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1858                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1859                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1860             Requires<[IsARM, HasV6]> {
1861   let Inst{7-4}   = 0b0001;
1862 }
1863
1864 def SMMLAR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1865                IIC_iMAC32, "smmlar", "\t$dst, $a, $b, $c",
1866                [/* For disassembly only; pattern left blank */]>,
1867             Requires<[IsARM, HasV6]> {
1868   let Inst{7-4}   = 0b0011; // R = 1
1869 }
1870
1871 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1872                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1873                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1874             Requires<[IsARM, HasV6]> {
1875   let Inst{7-4}   = 0b1101;
1876 }
1877
1878 def SMMLSR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1879                IIC_iMAC32, "smmlsr", "\t$dst, $a, $b, $c",
1880                [/* For disassembly only; pattern left blank */]>,
1881             Requires<[IsARM, HasV6]> {
1882   let Inst{7-4}   = 0b1111; // R = 1
1883 }
1884
1885 multiclass AI_smul<string opc, PatFrag opnode> {
1886   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1887               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1888               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1889                                       (sext_inreg GPR:$b, i16)))]>,
1890            Requires<[IsARM, HasV5TE]> {
1891              let Inst{5} = 0;
1892              let Inst{6} = 0;
1893            }
1894
1895   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1896               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1897               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1898                                       (sra GPR:$b, (i32 16))))]>,
1899            Requires<[IsARM, HasV5TE]> {
1900              let Inst{5} = 0;
1901              let Inst{6} = 1;
1902            }
1903
1904   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1905               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1906               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1907                                       (sext_inreg GPR:$b, i16)))]>,
1908            Requires<[IsARM, HasV5TE]> {
1909              let Inst{5} = 1;
1910              let Inst{6} = 0;
1911            }
1912
1913   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1914               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1915               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1916                                       (sra GPR:$b, (i32 16))))]>,
1917             Requires<[IsARM, HasV5TE]> {
1918              let Inst{5} = 1;
1919              let Inst{6} = 1;
1920            }
1921
1922   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1923               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1924               [(set GPR:$dst, (sra (opnode GPR:$a,
1925                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1926            Requires<[IsARM, HasV5TE]> {
1927              let Inst{5} = 1;
1928              let Inst{6} = 0;
1929            }
1930
1931   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1932               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1933               [(set GPR:$dst, (sra (opnode GPR:$a,
1934                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1935             Requires<[IsARM, HasV5TE]> {
1936              let Inst{5} = 1;
1937              let Inst{6} = 1;
1938            }
1939 }
1940
1941
1942 multiclass AI_smla<string opc, PatFrag opnode> {
1943   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1944               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1945               [(set GPR:$dst, (add GPR:$acc,
1946                                (opnode (sext_inreg GPR:$a, i16),
1947                                        (sext_inreg GPR:$b, i16))))]>,
1948            Requires<[IsARM, HasV5TE]> {
1949              let Inst{5} = 0;
1950              let Inst{6} = 0;
1951            }
1952
1953   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1954               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1955               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1956                                                     (sra GPR:$b, (i32 16)))))]>,
1957            Requires<[IsARM, HasV5TE]> {
1958              let Inst{5} = 0;
1959              let Inst{6} = 1;
1960            }
1961
1962   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1963               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1964               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1965                                                  (sext_inreg GPR:$b, i16))))]>,
1966            Requires<[IsARM, HasV5TE]> {
1967              let Inst{5} = 1;
1968              let Inst{6} = 0;
1969            }
1970
1971   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1972               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1973              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1974                                                     (sra GPR:$b, (i32 16)))))]>,
1975             Requires<[IsARM, HasV5TE]> {
1976              let Inst{5} = 1;
1977              let Inst{6} = 1;
1978            }
1979
1980   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1981               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1982               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1983                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1984            Requires<[IsARM, HasV5TE]> {
1985              let Inst{5} = 0;
1986              let Inst{6} = 0;
1987            }
1988
1989   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1990               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1991               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1992                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1993             Requires<[IsARM, HasV5TE]> {
1994              let Inst{5} = 0;
1995              let Inst{6} = 1;
1996            }
1997 }
1998
1999 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2000 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2001
2002 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2003 def SMLALBB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2004                       IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
2005                       [/* For disassembly only; pattern left blank */]>,
2006               Requires<[IsARM, HasV5TE]> {
2007   let Inst{5} = 0;
2008   let Inst{6} = 0;
2009 }
2010
2011 def SMLALBT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2012                       IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
2013                       [/* For disassembly only; pattern left blank */]>,
2014               Requires<[IsARM, HasV5TE]> {
2015   let Inst{5} = 0;
2016   let Inst{6} = 1;
2017 }
2018
2019 def SMLALTB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2020                       IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
2021                       [/* For disassembly only; pattern left blank */]>,
2022               Requires<[IsARM, HasV5TE]> {
2023   let Inst{5} = 1;
2024   let Inst{6} = 0;
2025 }
2026
2027 def SMLALTT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2028                       IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
2029                       [/* For disassembly only; pattern left blank */]>,
2030               Requires<[IsARM, HasV5TE]> {
2031   let Inst{5} = 1;
2032   let Inst{6} = 1;
2033 }
2034
2035 // Helper class for AI_smld -- for disassembly only
2036 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2037                 InstrItinClass itin, string opc, string asm>
2038   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2039   let Inst{4}     = 1;
2040   let Inst{5}     = swap;
2041   let Inst{6}     = sub;
2042   let Inst{7}     = 0;
2043   let Inst{21-20} = 0b00;
2044   let Inst{22}    = long;
2045   let Inst{27-23} = 0b01110;
2046 }
2047
2048 multiclass AI_smld<bit sub, string opc> {
2049
2050   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
2051                   NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b, $acc">;
2052
2053   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
2054                   NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b, $acc">;
2055
2056   def LD : AMulDualI<1, sub, 0, (outs GPR:$ldst,GPR:$hdst), (ins GPR:$a,GPR:$b),
2057                   NoItinerary, !strconcat(opc, "ld"), "\t$ldst, $hdst, $a, $b">;
2058
2059   def LDX : AMulDualI<1, sub, 1, (outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2060                   NoItinerary, !strconcat(opc, "ldx"),"\t$ldst, $hdst, $a, $b">;
2061
2062 }
2063
2064 defm SMLA : AI_smld<0, "smla">;
2065 defm SMLS : AI_smld<1, "smls">;
2066
2067 multiclass AI_sdml<bit sub, string opc> {
2068
2069   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
2070                     NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b"> {
2071     let Inst{15-12} = 0b1111;
2072   }
2073
2074   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
2075                     NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b"> {
2076     let Inst{15-12} = 0b1111;
2077   }
2078
2079 }
2080
2081 defm SMUA : AI_sdml<0, "smua">;
2082 defm SMUS : AI_sdml<1, "smus">;
2083
2084 //===----------------------------------------------------------------------===//
2085 //  Misc. Arithmetic Instructions.
2086 //
2087
2088 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2089               "clz", "\t$dst, $src",
2090               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
2091   let Inst{7-4}   = 0b0001;
2092   let Inst{11-8}  = 0b1111;
2093   let Inst{19-16} = 0b1111;
2094 }
2095
2096 def RBIT : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2097               "rbit", "\t$dst, $src",
2098               [(set GPR:$dst, (ARMrbit GPR:$src))]>,
2099            Requires<[IsARM, HasV6T2]> {
2100   let Inst{7-4}   = 0b0011;
2101   let Inst{11-8}  = 0b1111;
2102   let Inst{19-16} = 0b1111;
2103 }
2104
2105 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2106               "rev", "\t$dst, $src",
2107               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
2108   let Inst{7-4}   = 0b0011;
2109   let Inst{11-8}  = 0b1111;
2110   let Inst{19-16} = 0b1111;
2111 }
2112
2113 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2114                "rev16", "\t$dst, $src",
2115                [(set GPR:$dst,
2116                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
2117                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
2118                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
2119                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
2120                Requires<[IsARM, HasV6]> {
2121   let Inst{7-4}   = 0b1011;
2122   let Inst{11-8}  = 0b1111;
2123   let Inst{19-16} = 0b1111;
2124 }
2125
2126 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2127                "revsh", "\t$dst, $src",
2128                [(set GPR:$dst,
2129                   (sext_inreg
2130                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
2131                         (shl GPR:$src, (i32 8))), i16))]>,
2132                Requires<[IsARM, HasV6]> {
2133   let Inst{7-4}   = 0b1011;
2134   let Inst{11-8}  = 0b1111;
2135   let Inst{19-16} = 0b1111;
2136 }
2137
2138 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
2139                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2140                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, lsl $shamt",
2141                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
2142                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
2143                                         0xFFFF0000)))]>,
2144                Requires<[IsARM, HasV6]> {
2145   let Inst{6-4} = 0b001;
2146 }
2147
2148 // Alternate cases for PKHBT where identities eliminate some nodes.
2149 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
2150                (PKHBT GPR:$src1, GPR:$src2, 0)>;
2151 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
2152                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
2153
2154
2155 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
2156                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2157                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, asr $shamt",
2158                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
2159                                    (and (sra GPR:$src2, imm16_31:$shamt),
2160                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
2161   let Inst{6-4} = 0b101;
2162 }
2163
2164 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2165 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2166 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
2167                (PKHTB GPR:$src1, GPR:$src2, 16)>;
2168 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2169                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
2170                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
2171
2172 //===----------------------------------------------------------------------===//
2173 //  Comparison Instructions...
2174 //
2175
2176 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2177                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2178 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2179 //       Compare-to-zero still works out, just not the relationals
2180 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2181 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2182
2183 // Note that TST/TEQ don't set all the same flags that CMP does!
2184 defm TST  : AI1_cmp_irs<0b1000, "tst",
2185                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2186 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2187                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2188
2189 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2190                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2191 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2192                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2193
2194 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2195 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2196
2197 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2198              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2199
2200
2201 // Conditional moves
2202 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2203 // a two-value operand where a dag node expects two operands. :(
2204 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
2205                 IIC_iCMOVr, "mov", "\t$dst, $true",
2206       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
2207                 RegConstraint<"$false = $dst">, UnaryDP {
2208   let Inst{11-4} = 0b00000000;
2209   let Inst{25} = 0;
2210 }
2211
2212 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
2213                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
2214                 "mov", "\t$dst, $true",
2215    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
2216                 RegConstraint<"$false = $dst">, UnaryDP {
2217   let Inst{25} = 0;
2218 }
2219
2220 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
2221                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
2222                 "mov", "\t$dst, $true",
2223    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2224                 RegConstraint<"$false = $dst">, UnaryDP {
2225   let Inst{25} = 1;
2226 }
2227
2228 //===----------------------------------------------------------------------===//
2229 // Atomic operations intrinsics
2230 //
2231
2232 // memory barriers protect the atomic sequences
2233 let hasSideEffects = 1 in {
2234 def Int_MemBarrierV7 : AInoP<(outs), (ins),
2235                         Pseudo, NoItinerary,
2236                         "dmb", "",
2237                         [(ARMMemBarrierV7)]>,
2238                         Requires<[IsARM, HasV7]> {
2239   let Inst{31-4} = 0xf57ff05;
2240   // FIXME: add support for options other than a full system DMB
2241   // See DMB disassembly-only variants below.
2242   let Inst{3-0} = 0b1111;
2243 }
2244
2245 def Int_SyncBarrierV7 : AInoP<(outs), (ins),
2246                         Pseudo, NoItinerary,
2247                         "dsb", "",
2248                         [(ARMSyncBarrierV7)]>,
2249                         Requires<[IsARM, HasV7]> {
2250   let Inst{31-4} = 0xf57ff04;
2251   // FIXME: add support for options other than a full system DSB
2252   // See DSB disassembly-only variants below.
2253   let Inst{3-0} = 0b1111;
2254 }
2255
2256 def Int_MemBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2257                        Pseudo, NoItinerary,
2258                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2259                        [(ARMMemBarrierV6 GPR:$zero)]>,
2260                        Requires<[IsARM, HasV6]> {
2261   // FIXME: add support for options other than a full system DMB
2262   // FIXME: add encoding
2263 }
2264
2265 def Int_SyncBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2266                         Pseudo, NoItinerary,
2267                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2268                         [(ARMSyncBarrierV6 GPR:$zero)]>,
2269                         Requires<[IsARM, HasV6]> {
2270   // FIXME: add support for options other than a full system DSB
2271   // FIXME: add encoding
2272 }
2273 }
2274
2275 // Helper class for multiclass MemB -- for disassembly only
2276 class AMBI<string opc, string asm>
2277   : AInoP<(outs), (ins), MiscFrm, NoItinerary, opc, asm,
2278           [/* For disassembly only; pattern left blank */]>,
2279     Requires<[IsARM, HasV7]> {
2280   let Inst{31-20} = 0xf57;
2281 }
2282
2283 multiclass MemB<bits<4> op7_4, string opc> {
2284
2285   def st : AMBI<opc, "\tst"> {
2286     let Inst{7-4} = op7_4;
2287     let Inst{3-0} = 0b1110;
2288   }
2289
2290   def ish : AMBI<opc, "\tish"> {
2291     let Inst{7-4} = op7_4;
2292     let Inst{3-0} = 0b1011;
2293   }
2294
2295   def ishst : AMBI<opc, "\tishst"> {
2296     let Inst{7-4} = op7_4;
2297     let Inst{3-0} = 0b1010;
2298   }
2299
2300   def nsh : AMBI<opc, "\tnsh"> {
2301     let Inst{7-4} = op7_4;
2302     let Inst{3-0} = 0b0111;
2303   }
2304
2305   def nshst : AMBI<opc, "\tnshst"> {
2306     let Inst{7-4} = op7_4;
2307     let Inst{3-0} = 0b0110;
2308   }
2309
2310   def osh : AMBI<opc, "\tosh"> {
2311     let Inst{7-4} = op7_4;
2312     let Inst{3-0} = 0b0011;
2313   }
2314
2315   def oshst : AMBI<opc, "\toshst"> {
2316     let Inst{7-4} = op7_4;
2317     let Inst{3-0} = 0b0010;
2318   }
2319 }
2320
2321 // These DMB variants are for disassembly only.
2322 defm DMB : MemB<0b0101, "dmb">;
2323
2324 // These DSB variants are for disassembly only.
2325 defm DSB : MemB<0b0100, "dsb">;
2326
2327 // ISB has only full system option -- for disassembly only
2328 def ISBsy : AMBI<"isb", ""> {
2329   let Inst{7-4} = 0b0110;
2330   let Inst{3-0} = 0b1111;
2331 }
2332
2333 let usesCustomInserter = 1 in {
2334   let Uses = [CPSR] in {
2335     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2337       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
2338       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2339     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2340       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2341       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
2342       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2343     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2345       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
2346       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2347     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2349       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
2350       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2351     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2352       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2353       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
2354       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2355     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2356       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2357       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
2358       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2359     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2361       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
2362       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2363     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2364       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2365       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
2366       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2367     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2368       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2369       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
2370       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2371     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2372       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2373       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
2374       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2375     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2376       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2377       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
2378       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2379     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2380       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2381       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
2382       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2383     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2384       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2385       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
2386       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2387     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2388       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2389       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
2390       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2391     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2392       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2393       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
2394       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2395     def ATOMIC_LOAD_OR_I32 : PseudoInst<
2396       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2397       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
2398       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
2399     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
2400       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2401       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
2402       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
2403     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
2404       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2405       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
2406       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
2407
2408     def ATOMIC_SWAP_I8 : PseudoInst<
2409       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2410       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
2411       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
2412     def ATOMIC_SWAP_I16 : PseudoInst<
2413       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2414       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
2415       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
2416     def ATOMIC_SWAP_I32 : PseudoInst<
2417       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2418       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
2419       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
2420
2421     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
2422       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2423       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
2424       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
2425     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
2426       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2427       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
2428       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
2429     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
2430       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2431       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
2432       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
2433 }
2434 }
2435
2436 let mayLoad = 1 in {
2437 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2438                     "ldrexb", "\t$dest, [$ptr]",
2439                     []>;
2440 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2441                     "ldrexh", "\t$dest, [$ptr]",
2442                     []>;
2443 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2444                     "ldrex", "\t$dest, [$ptr]",
2445                     []>;
2446 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
2447                     NoItinerary,
2448                     "ldrexd", "\t$dest, $dest2, [$ptr]",
2449                     []>;
2450 }
2451
2452 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2453 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2454                     NoItinerary,
2455                     "strexb", "\t$success, $src, [$ptr]",
2456                     []>;
2457 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2458                     NoItinerary,
2459                     "strexh", "\t$success, $src, [$ptr]",
2460                     []>;
2461 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2462                     NoItinerary,
2463                     "strex", "\t$success, $src, [$ptr]",
2464                     []>;
2465 def STREXD : AIstrex<0b01, (outs GPR:$success),
2466                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
2467                     NoItinerary,
2468                     "strexd", "\t$success, $src, $src2, [$ptr]",
2469                     []>;
2470 }
2471
2472 // Clear-Exclusive is for disassembly only.
2473 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
2474                 [/* For disassembly only; pattern left blank */]>,
2475             Requires<[IsARM, HasV7]>  {
2476   let Inst{31-20} = 0xf57;
2477   let Inst{7-4} = 0b0001;
2478 }
2479
2480 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
2481 let mayLoad = 1 in {
2482 def SWP : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2483              "swp", "\t$dst, $src, [$ptr]",
2484              [/* For disassembly only; pattern left blank */]> {
2485   let Inst{27-23} = 0b00010;
2486   let Inst{22} = 0; // B = 0
2487   let Inst{21-20} = 0b00;
2488   let Inst{7-4} = 0b1001;
2489 }
2490
2491 def SWPB : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2492              "swpb", "\t$dst, $src, [$ptr]",
2493              [/* For disassembly only; pattern left blank */]> {
2494   let Inst{27-23} = 0b00010;
2495   let Inst{22} = 1; // B = 1
2496   let Inst{21-20} = 0b00;
2497   let Inst{7-4} = 0b1001;
2498 }
2499 }
2500
2501 //===----------------------------------------------------------------------===//
2502 // TLS Instructions
2503 //
2504
2505 // __aeabi_read_tp preserves the registers r1-r3.
2506 let isCall = 1,
2507   Defs = [R0, R12, LR, CPSR] in {
2508   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
2509                "bl\t__aeabi_read_tp",
2510                [(set R0, ARMthread_pointer)]>;
2511 }
2512
2513 //===----------------------------------------------------------------------===//
2514 // SJLJ Exception handling intrinsics
2515 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2516 //   address and save #0 in R0 for the non-longjmp case.
2517 //   Since by its nature we may be coming from some other function to get
2518 //   here, and we're using the stack frame for the containing function to
2519 //   save/restore registers, we can't keep anything live in regs across
2520 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2521 //   when we get here from a longjmp(). We force everthing out of registers
2522 //   except for our own input by listing the relevant registers in Defs. By
2523 //   doing so, we also cause the prologue/epilogue code to actively preserve
2524 //   all of the callee-saved resgisters, which is exactly what we want.
2525 //   A constant value is passed in $val, and we use the location as a scratch.
2526 let Defs =
2527   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2528     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2529     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2530     D31 ] in {
2531   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
2532                                AddrModeNone, SizeSpecial, IndexModeNone,
2533                                Pseudo, NoItinerary,
2534                                "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
2535                                "add\t$val, pc, #8\n\t"
2536                                "str\t$val, [$src, #+4]\n\t"
2537                                "mov\tr0, #0\n\t"
2538                                "add\tpc, pc, #0\n\t"
2539                                "mov\tr0, #1 @ eh_setjmp end", "",
2540                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
2541                            Requires<[IsARM, HasVFP2]>;
2542 }
2543
2544 let Defs =
2545   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ] in {
2546   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
2547                                    AddrModeNone, SizeSpecial, IndexModeNone,
2548                                    Pseudo, NoItinerary,
2549                                    "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
2550                                    "add\t$val, pc, #8\n\t"
2551                                    "str\t$val, [$src, #+4]\n\t"
2552                                    "mov\tr0, #0\n\t"
2553                                    "add\tpc, pc, #0\n\t"
2554                                    "mov\tr0, #1 @ eh_setjmp end", "",
2555                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
2556                                 Requires<[IsARM, NoVFP]>;
2557 }
2558
2559 //===----------------------------------------------------------------------===//
2560 // Non-Instruction Patterns
2561 //
2562
2563 // Large immediate handling.
2564
2565 // Two piece so_imms.
2566 let isReMaterializable = 1 in
2567 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
2568                          Pseudo, IIC_iMOVi,
2569                          "mov", "\t$dst, $src",
2570                          [(set GPR:$dst, so_imm2part:$src)]>,
2571                   Requires<[IsARM, NoV6T2]>;
2572
2573 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
2574              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2575                     (so_imm2part_2 imm:$RHS))>;
2576 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
2577              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2578                     (so_imm2part_2 imm:$RHS))>;
2579 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
2580              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2581                     (so_imm2part_2 imm:$RHS))>;
2582 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
2583              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
2584                     (so_neg_imm2part_2 imm:$RHS))>;
2585
2586 // 32-bit immediate using movw + movt.
2587 // This is a single pseudo instruction, the benefit is that it can be remat'd
2588 // as a single unit instead of having to handle reg inputs.
2589 // FIXME: Remove this when we can do generalized remat.
2590 let isReMaterializable = 1 in
2591 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
2592                    "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
2593                      [(set GPR:$dst, (i32 imm:$src))]>,
2594                Requires<[IsARM, HasV6T2]>;
2595
2596 // ConstantPool, GlobalAddress, and JumpTable
2597 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
2598             Requires<[IsARM, DontUseMovt]>;
2599 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
2600 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
2601             Requires<[IsARM, UseMovt]>;
2602 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2603              (LEApcrelJT tjumptable:$dst, imm:$id)>;
2604
2605 // TODO: add,sub,and, 3-instr forms?
2606
2607
2608 // Direct calls
2609 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
2610       Requires<[IsARM, IsNotDarwin]>;
2611 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
2612       Requires<[IsARM, IsDarwin]>;
2613
2614 // zextload i1 -> zextload i8
2615 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2616
2617 // extload -> zextload
2618 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2619 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2620 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
2621
2622 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
2623 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
2624
2625 // smul* and smla*
2626 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2627                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2628                  (SMULBB GPR:$a, GPR:$b)>;
2629 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
2630                  (SMULBB GPR:$a, GPR:$b)>;
2631 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2632                       (sra GPR:$b, (i32 16))),
2633                  (SMULBT GPR:$a, GPR:$b)>;
2634 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
2635                  (SMULBT GPR:$a, GPR:$b)>;
2636 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
2637                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2638                  (SMULTB GPR:$a, GPR:$b)>;
2639 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
2640                 (SMULTB GPR:$a, GPR:$b)>;
2641 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2642                       (i32 16)),
2643                  (SMULWB GPR:$a, GPR:$b)>;
2644 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
2645                  (SMULWB GPR:$a, GPR:$b)>;
2646
2647 def : ARMV5TEPat<(add GPR:$acc,
2648                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2649                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2650                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2651 def : ARMV5TEPat<(add GPR:$acc,
2652                       (mul sext_16_node:$a, sext_16_node:$b)),
2653                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2654 def : ARMV5TEPat<(add GPR:$acc,
2655                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2656                            (sra GPR:$b, (i32 16)))),
2657                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2658 def : ARMV5TEPat<(add GPR:$acc,
2659                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
2660                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2661 def : ARMV5TEPat<(add GPR:$acc,
2662                       (mul (sra GPR:$a, (i32 16)),
2663                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2664                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2665 def : ARMV5TEPat<(add GPR:$acc,
2666                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
2667                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2668 def : ARMV5TEPat<(add GPR:$acc,
2669                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2670                            (i32 16))),
2671                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2672 def : ARMV5TEPat<(add GPR:$acc,
2673                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
2674                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2675
2676 //===----------------------------------------------------------------------===//
2677 // Thumb Support
2678 //
2679
2680 include "ARMInstrThumb.td"
2681
2682 //===----------------------------------------------------------------------===//
2683 // Thumb2 Support
2684 //
2685
2686 include "ARMInstrThumb2.td"
2687
2688 //===----------------------------------------------------------------------===//
2689 // Floating Point Support
2690 //
2691
2692 include "ARMInstrVFP.td"
2693
2694 //===----------------------------------------------------------------------===//
2695 // Advanced SIMD (NEON) Support
2696 //
2697
2698 include "ARMInstrNEON.td"
2699
2700 //===----------------------------------------------------------------------===//
2701 // Coprocessor Instructions.  For disassembly only.
2702 //
2703
2704 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2705             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2706             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2707               [/* For disassembly only; pattern left blank */]> {
2708   let Inst{4} = 0;
2709 }
2710
2711 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2712                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2713                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2714                [/* For disassembly only; pattern left blank */]> {
2715   let Inst{31-28} = 0b1111;
2716   let Inst{4} = 0;
2717 }
2718
2719 class ACI<dag oops, dag iops, string opc, string asm>
2720   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
2721       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
2722   let Inst{27-25} = 0b110;
2723 }
2724
2725 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
2726
2727   def _OFFSET : ACI<(outs),
2728       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2729       opc, "\tp$cop, cr$CRd, $addr"> {
2730     let Inst{31-28} = op31_28;
2731     let Inst{24} = 1; // P = 1
2732     let Inst{21} = 0; // W = 0
2733     let Inst{22} = 0; // D = 0
2734     let Inst{20} = load;
2735   }
2736
2737   def _PRE : ACI<(outs),
2738       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2739       opc, "\tp$cop, cr$CRd, $addr!"> {
2740     let Inst{31-28} = op31_28;
2741     let Inst{24} = 1; // P = 1
2742     let Inst{21} = 1; // W = 1
2743     let Inst{22} = 0; // D = 0
2744     let Inst{20} = load;
2745   }
2746
2747   def _POST : ACI<(outs),
2748       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2749       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
2750     let Inst{31-28} = op31_28;
2751     let Inst{24} = 0; // P = 0
2752     let Inst{21} = 1; // W = 1
2753     let Inst{22} = 0; // D = 0
2754     let Inst{20} = load;
2755   }
2756
2757   def _OPTION : ACI<(outs),
2758       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
2759       opc, "\tp$cop, cr$CRd, [$base], $option"> {
2760     let Inst{31-28} = op31_28;
2761     let Inst{24} = 0; // P = 0
2762     let Inst{23} = 1; // U = 1
2763     let Inst{21} = 0; // W = 0
2764     let Inst{22} = 0; // D = 0
2765     let Inst{20} = load;
2766   }
2767
2768   def L_OFFSET : ACI<(outs),
2769       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2770       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
2771     let Inst{31-28} = op31_28;
2772     let Inst{24} = 1; // P = 1
2773     let Inst{21} = 0; // W = 0
2774     let Inst{22} = 1; // D = 1
2775     let Inst{20} = load;
2776   }
2777
2778   def L_PRE : ACI<(outs),
2779       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2780       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
2781     let Inst{31-28} = op31_28;
2782     let Inst{24} = 1; // P = 1
2783     let Inst{21} = 1; // W = 1
2784     let Inst{22} = 1; // D = 1
2785     let Inst{20} = load;
2786   }
2787
2788   def L_POST : ACI<(outs),
2789       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2790       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
2791     let Inst{31-28} = op31_28;
2792     let Inst{24} = 0; // P = 0
2793     let Inst{21} = 1; // W = 1
2794     let Inst{22} = 1; // D = 1
2795     let Inst{20} = load;
2796   }
2797
2798   def L_OPTION : ACI<(outs),
2799       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
2800       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
2801     let Inst{31-28} = op31_28;
2802     let Inst{24} = 0; // P = 0
2803     let Inst{23} = 1; // U = 1
2804     let Inst{21} = 0; // W = 0
2805     let Inst{22} = 1; // D = 1
2806     let Inst{20} = load;
2807   }
2808 }
2809
2810 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
2811 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
2812 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
2813 defm STC2 : LdStCop<0b1111,    0, "stc2">;
2814
2815 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2816               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2817               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2818               [/* For disassembly only; pattern left blank */]> {
2819   let Inst{20} = 0;
2820   let Inst{4} = 1;
2821 }
2822
2823 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2824                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2825                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2826                 [/* For disassembly only; pattern left blank */]> {
2827   let Inst{31-28} = 0b1111;
2828   let Inst{20} = 0;
2829   let Inst{4} = 1;
2830 }
2831
2832 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2833               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2834               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2835               [/* For disassembly only; pattern left blank */]> {
2836   let Inst{20} = 1;
2837   let Inst{4} = 1;
2838 }
2839
2840 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2841                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2842                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2843                 [/* For disassembly only; pattern left blank */]> {
2844   let Inst{31-28} = 0b1111;
2845   let Inst{20} = 1;
2846   let Inst{4} = 1;
2847 }
2848
2849 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2850                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2851                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2852                [/* For disassembly only; pattern left blank */]> {
2853   let Inst{23-20} = 0b0100;
2854 }
2855
2856 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2857                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2858                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2859                  [/* For disassembly only; pattern left blank */]> {
2860   let Inst{31-28} = 0b1111;
2861   let Inst{23-20} = 0b0100;
2862 }
2863
2864 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2865                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2866                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2867                [/* For disassembly only; pattern left blank */]> {
2868   let Inst{23-20} = 0b0101;
2869 }
2870
2871 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2872                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2873                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2874                  [/* For disassembly only; pattern left blank */]> {
2875   let Inst{31-28} = 0b1111;
2876   let Inst{23-20} = 0b0101;
2877 }
2878
2879 //===----------------------------------------------------------------------===//
2880 // Move between special register and ARM core register -- for disassembly only
2881 //
2882
2883 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
2884               [/* For disassembly only; pattern left blank */]> {
2885   let Inst{23-20} = 0b0000;
2886   let Inst{7-4} = 0b0000;
2887 }
2888
2889 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
2890               [/* For disassembly only; pattern left blank */]> {
2891   let Inst{23-20} = 0b0100;
2892   let Inst{7-4} = 0b0000;
2893 }
2894
2895 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
2896               "msr", "\tcpsr$mask, $src",
2897               [/* For disassembly only; pattern left blank */]> {
2898   let Inst{23-20} = 0b0010;
2899   let Inst{7-4} = 0b0000;
2900 }
2901
2902 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
2903               "msr", "\tcpsr$mask, $a",
2904               [/* For disassembly only; pattern left blank */]> {
2905   let Inst{23-20} = 0b0010;
2906   let Inst{7-4} = 0b0000;
2907 }
2908
2909 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
2910               "msr", "\tspsr$mask, $src",
2911               [/* For disassembly only; pattern left blank */]> {
2912   let Inst{23-20} = 0b0110;
2913   let Inst{7-4} = 0b0000;
2914 }
2915
2916 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
2917               "msr", "\tspsr$mask, $a",
2918               [/* For disassembly only; pattern left blank */]> {
2919   let Inst{23-20} = 0b0110;
2920   let Inst{7-4} = 0b0000;
2921 }