lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,31].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,31].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 517 // a relocatable expression.
 518 //
 519 // FIXME: This really needs a Thumb version separate from the ARM version.
 520 // While the range is the same, and can thus use the same match class,
 521 // the encoding is different so it should have a different encoder method.
 522 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 523 def imm0_65535_expr : Operand<i32> {
 524   let EncoderMethod = "getHiLo16ImmOpValue";
 525   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 526 }
 527
 528 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 529 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 530 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 531   return Imm >= 0 && Imm <= 0xffffff;
 532 }]> {
 533   let ParserMatchClass = Imm24bitAsmOperand;
 534 }
 535
 536
 537 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 538 /// e.g., 0xf000ffff
 539 def BitfieldAsmOperand : AsmOperandClass {
 540   let Name = "Bitfield";
 541   let ParserMethod = "parseBitfield";
 542 }
 543 def bf_inv_mask_imm : Operand<i32>,
 544                       PatLeaf<(imm), [{
 545   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 546 }] > {
 547   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 548   let PrintMethod = "printBitfieldInvMaskImmOperand";
 549   let ParserMatchClass = BitfieldAsmOperand;
 550 }
 551
 552 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 553 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 554   return isInt<5>(Imm);
 555 }]>;
 556
 557 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 558 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 559   return Imm > 0 &&  Imm <= 32;
 560 }] > {
 561   let EncoderMethod = "getMsbOpValue";
 562 }
 563
 564 def imm1_32_XFORM: SDNodeXForm<imm, [{
 565   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 566 }]>;
 567 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 568 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 569     imm1_32_XFORM> {
 570   let PrintMethod = "printImmPlusOneOperand";
 571   let ParserMatchClass = Imm1_32AsmOperand;
 572 }
 573
 574 def imm1_16_XFORM: SDNodeXForm<imm, [{
 575   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 576 }]>;
 577 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 578 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 579     imm1_16_XFORM> {
 580   let PrintMethod = "printImmPlusOneOperand";
 581   let ParserMatchClass = Imm1_16AsmOperand;
 582 }
 583
 584 // Define ARM specific addressing modes.
 585 // addrmode_imm12 := reg +/- imm12
 586 //
 587 def addrmode_imm12 : Operand<i32>,
 588                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 589   // 12-bit immediate operand. Note that instructions using this encode
 590   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 591   // immediate values are as normal.
 592
 593   let EncoderMethod = "getAddrModeImm12OpValue";
 594   let PrintMethod = "printAddrModeImm12Operand";
 595   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 596 }
 597 // ldst_so_reg := reg +/- reg shop imm
 598 //
 599 def ldst_so_reg : Operand<i32>,
 600                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 601   let EncoderMethod = "getLdStSORegOpValue";
 602   // FIXME: Simplify the printer
 603   let PrintMethod = "printAddrMode2Operand";
 604   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 605 }
 606
 607 // addrmode2 := reg +/- imm12
 608 //           := reg +/- reg shop imm
 609 //
 610 def MemMode2AsmOperand : AsmOperandClass {
 611   let Name = "MemMode2";
 612   let ParserMethod = "parseMemMode2Operand";
 613 }
 614 def addrmode2 : Operand<i32>,
 615                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 616   let EncoderMethod = "getAddrMode2OpValue";
 617   let PrintMethod = "printAddrMode2Operand";
 618   let ParserMatchClass = MemMode2AsmOperand;
 619   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 620 }
 621
 622 def am2offset_reg : Operand<i32>,
 623                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 624                 [], [SDNPWantRoot]> {
 625   let EncoderMethod = "getAddrMode2OffsetOpValue";
 626   let PrintMethod = "printAddrMode2OffsetOperand";
 627   let MIOperandInfo = (ops GPR, i32imm);
 628 }
 629
 630 def am2offset_imm : Operand<i32>,
 631                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 632                 [], [SDNPWantRoot]> {
 633   let EncoderMethod = "getAddrMode2OffsetOpValue";
 634   let PrintMethod = "printAddrMode2OffsetOperand";
 635   let MIOperandInfo = (ops GPR, i32imm);
 636 }
 637
 638
 639 // addrmode3 := reg +/- reg
 640 // addrmode3 := reg +/- imm8
 641 //
 642 def MemMode3AsmOperand : AsmOperandClass {
 643   let Name = "MemMode3";
 644   let ParserMethod = "parseMemMode3Operand";
 645 }
 646 def addrmode3 : Operand<i32>,
 647                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 648   let EncoderMethod = "getAddrMode3OpValue";
 649   let PrintMethod = "printAddrMode3Operand";
 650   let ParserMatchClass = MemMode3AsmOperand;
 651   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 652 }
 653
 654 def am3offset : Operand<i32>,
 655                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 656                                [], [SDNPWantRoot]> {
 657   let EncoderMethod = "getAddrMode3OffsetOpValue";
 658   let PrintMethod = "printAddrMode3OffsetOperand";
 659   let MIOperandInfo = (ops GPR, i32imm);
 660 }
 661
 662 // ldstm_mode := {ia, ib, da, db}
 663 //
 664 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 665   let EncoderMethod = "getLdStmModeOpValue";
 666   let PrintMethod = "printLdStmModeOperand";
 667 }
 668
 669 // addrmode5 := reg +/- imm8*4
 670 //
 671 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 672 def addrmode5 : Operand<i32>,
 673                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 674   let PrintMethod = "printAddrMode5Operand";
 675   let MIOperandInfo = (ops GPR:$base, i32imm);
 676   let ParserMatchClass = MemMode5AsmOperand;
 677   let EncoderMethod = "getAddrMode5OpValue";
 678 }
 679
 680 // addrmode6 := reg with optional alignment
 681 //
 682 def addrmode6 : Operand<i32>,
 683                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 684   let PrintMethod = "printAddrMode6Operand";
 685   let MIOperandInfo = (ops GPR:$addr, i32imm);
 686   let EncoderMethod = "getAddrMode6AddressOpValue";
 687 }
 688
 689 def am6offset : Operand<i32>,
 690                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 691                                [], [SDNPWantRoot]> {
 692   let PrintMethod = "printAddrMode6OffsetOperand";
 693   let MIOperandInfo = (ops GPR);
 694   let EncoderMethod = "getAddrMode6OffsetOpValue";
 695 }
 696
 697 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 698 // (single element from one lane) for size 32.
 699 def addrmode6oneL32 : Operand<i32>,
 700                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 701   let PrintMethod = "printAddrMode6Operand";
 702   let MIOperandInfo = (ops GPR:$addr, i32imm);
 703   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 704 }
 705
 706 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 707 // instructions, specifically VLD4-dup.
 708 def addrmode6dup : Operand<i32>,
 709                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 710   let PrintMethod = "printAddrMode6Operand";
 711   let MIOperandInfo = (ops GPR:$addr, i32imm);
 712   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 713 }
 714
 715 // addrmodepc := pc + reg
 716 //
 717 def addrmodepc : Operand<i32>,
 718                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 719   let PrintMethod = "printAddrModePCOperand";
 720   let MIOperandInfo = (ops GPR, i32imm);
 721 }
 722
 723 // addrmode7 := reg
 724 // Used by load/store exclusive instructions. Useful to enable right assembly
 725 // parsing and printing. Not used for any codegen matching.
 726 //
 727 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 728 def addrmode7 : Operand<i32> {
 729   let PrintMethod = "printAddrMode7Operand";
 730   let MIOperandInfo = (ops GPR);
 731   let ParserMatchClass = MemMode7AsmOperand;
 732 }
 733
 734 def nohash_imm : Operand<i32> {
 735   let PrintMethod = "printNoHashImmediate";
 736 }
 737
 738 def CoprocNumAsmOperand : AsmOperandClass {
 739   let Name = "CoprocNum";
 740   let ParserMethod = "parseCoprocNumOperand";
 741 }
 742 def p_imm : Operand<i32> {
 743   let PrintMethod = "printPImmediate";
 744   let ParserMatchClass = CoprocNumAsmOperand;
 745 }
 746
 747 def CoprocRegAsmOperand : AsmOperandClass {
 748   let Name = "CoprocReg";
 749   let ParserMethod = "parseCoprocRegOperand";
 750 }
 751 def c_imm : Operand<i32> {
 752   let PrintMethod = "printCImmediate";
 753   let ParserMatchClass = CoprocRegAsmOperand;
 754 }
 755
 756 //===----------------------------------------------------------------------===//
 757
 758 include "ARMInstrFormats.td"
 759
 760 //===----------------------------------------------------------------------===//
 761 // Multiclass helpers...
 762 //
 763
 764 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 765 /// binop that produces a value.
 766 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 767                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 768                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 769   // The register-immediate version is re-materializable. This is useful
 770   // in particular for taking the address of a local.
 771   let isReMaterializable = 1 in {
 772   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 773                iii, opc, "\t$Rd, $Rn, $imm",
 774                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 775     bits<4> Rd;
 776     bits<4> Rn;
 777     bits<12> imm;
 778     let Inst{25} = 1;
 779     let Inst{19-16} = Rn;
 780     let Inst{15-12} = Rd;
 781     let Inst{11-0} = imm;
 782   }
 783   }
 784   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 785                iir, opc, "\t$Rd, $Rn, $Rm",
 786                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 787     bits<4> Rd;
 788     bits<4> Rn;
 789     bits<4> Rm;
 790     let Inst{25} = 0;
 791     let isCommutable = Commutable;
 792     let Inst{19-16} = Rn;
 793     let Inst{15-12} = Rd;
 794     let Inst{11-4} = 0b00000000;
 795     let Inst{3-0} = Rm;
 796   }
 797
 798   def rsi : AsI1<opcod, (outs GPR:$Rd),
 799                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 800                iis, opc, "\t$Rd, $Rn, $shift",
 801                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 802     bits<4> Rd;
 803     bits<4> Rn;
 804     bits<12> shift;
 805     let Inst{25} = 0;
 806     let Inst{19-16} = Rn;
 807     let Inst{15-12} = Rd;
 808     let Inst{11-5} = shift{11-5};
 809     let Inst{4} = 0;
 810     let Inst{3-0} = shift{3-0};
 811   }
 812
 813   def rsr : AsI1<opcod, (outs GPR:$Rd),
 814                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 815                iis, opc, "\t$Rd, $Rn, $shift",
 816                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> shift;
 820     let Inst{25} = 0;
 821     let Inst{19-16} = Rn;
 822     let Inst{15-12} = Rd;
 823     let Inst{11-8} = shift{11-8};
 824     let Inst{7} = 0;
 825     let Inst{6-5} = shift{6-5};
 826     let Inst{4} = 1;
 827     let Inst{3-0} = shift{3-0};
 828   }
 829
 830   // Assembly aliases for optional destination operand when it's the same
 831   // as the source operand.
 832   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 833      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 834                                                     so_imm:$imm, pred:$p,
 835                                                     cc_out:$s)>,
 836      Requires<[IsARM]>;
 837   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 839                                                     GPR:$Rm, pred:$p,
 840                                                     cc_out:$s)>,
 841      Requires<[IsARM]>;
 842   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 843      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 844                                                     so_reg_imm:$shift, pred:$p,
 845                                                     cc_out:$s)>,
 846      Requires<[IsARM]>;
 847   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 848      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 849                                                     so_reg_reg:$shift, pred:$p,
 850                                                     cc_out:$s)>,
 851      Requires<[IsARM]>;
 852
 853 }
 854
 855 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 856 /// instruction modifies the CPSR register.
 857 let isCodeGenOnly = 1, Defs = [CPSR] in {
 858 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 859                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 860                          PatFrag opnode, bit Commutable = 0> {
 861   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 862                iii, opc, "\t$Rd, $Rn, $imm",
 863                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 864     bits<4> Rd;
 865     bits<4> Rn;
 866     bits<12> imm;
 867     let Inst{25} = 1;
 868     let Inst{20} = 1;
 869     let Inst{19-16} = Rn;
 870     let Inst{15-12} = Rd;
 871     let Inst{11-0} = imm;
 872   }
 873   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 874                iir, opc, "\t$Rd, $Rn, $Rm",
 875                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 876     bits<4> Rd;
 877     bits<4> Rn;
 878     bits<4> Rm;
 879     let isCommutable = Commutable;
 880     let Inst{25} = 0;
 881     let Inst{20} = 1;
 882     let Inst{19-16} = Rn;
 883     let Inst{15-12} = Rd;
 884     let Inst{11-4} = 0b00000000;
 885     let Inst{3-0} = Rm;
 886   }
 887   def rsi : AI1<opcod, (outs GPR:$Rd),
 888                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 889                iis, opc, "\t$Rd, $Rn, $shift",
 890                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 891     bits<4> Rd;
 892     bits<4> Rn;
 893     bits<12> shift;
 894     let Inst{25} = 0;
 895     let Inst{20} = 1;
 896     let Inst{19-16} = Rn;
 897     let Inst{15-12} = Rd;
 898     let Inst{11-5} = shift{11-5};
 899     let Inst{4} = 0;
 900     let Inst{3-0} = shift{3-0};
 901   }
 902
 903     def rsr : AI1<opcod, (outs GPR:$Rd),
 904                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 905                iis, opc, "\t$Rd, $Rn, $shift",
 906                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 907     bits<4> Rd;
 908     bits<4> Rn;
 909     bits<12> shift;
 910     let Inst{25} = 0;
 911     let Inst{20} = 1;
 912     let Inst{19-16} = Rn;
 913     let Inst{15-12} = Rd;
 914     let Inst{11-8} = shift{11-8};
 915     let Inst{7} = 0;
 916     let Inst{6-5} = shift{6-5};
 917     let Inst{4} = 1;
 918     let Inst{3-0} = shift{3-0};
 919   }
 920 }
 921 }
 922
 923 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 924 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 925 /// a explicit result, only implicitly set CPSR.
 926 let isCompare = 1, Defs = [CPSR] in {
 927 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 928                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 929                        PatFrag opnode, bit Commutable = 0> {
 930   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 931                opc, "\t$Rn, $imm",
 932                [(opnode GPR:$Rn, so_imm:$imm)]> {
 933     bits<4> Rn;
 934     bits<12> imm;
 935     let Inst{25} = 1;
 936     let Inst{20} = 1;
 937     let Inst{19-16} = Rn;
 938     let Inst{15-12} = 0b0000;
 939     let Inst{11-0} = imm;
 940   }
 941   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 942                opc, "\t$Rn, $Rm",
 943                [(opnode GPR:$Rn, GPR:$Rm)]> {
 944     bits<4> Rn;
 945     bits<4> Rm;
 946     let isCommutable = Commutable;
 947     let Inst{25} = 0;
 948     let Inst{20} = 1;
 949     let Inst{19-16} = Rn;
 950     let Inst{15-12} = 0b0000;
 951     let Inst{11-4} = 0b00000000;
 952     let Inst{3-0} = Rm;
 953   }
 954   def rsi : AI1<opcod, (outs),
 955                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 956                opc, "\t$Rn, $shift",
 957                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 958     bits<4> Rn;
 959     bits<12> shift;
 960     let Inst{25} = 0;
 961     let Inst{20} = 1;
 962     let Inst{19-16} = Rn;
 963     let Inst{15-12} = 0b0000;
 964     let Inst{11-5} = shift{11-5};
 965     let Inst{4} = 0;
 966     let Inst{3-0} = shift{3-0};
 967   }
 968   def rsr : AI1<opcod, (outs),
 969                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 970                opc, "\t$Rn, $shift",
 971                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 972     bits<4> Rn;
 973     bits<12> shift;
 974     let Inst{25} = 0;
 975     let Inst{20} = 1;
 976     let Inst{19-16} = Rn;
 977     let Inst{15-12} = 0b0000;
 978     let Inst{11-8} = shift{11-8};
 979     let Inst{7} = 0;
 980     let Inst{6-5} = shift{6-5};
 981     let Inst{4} = 1;
 982     let Inst{3-0} = shift{3-0};
 983   }
 984
 985 }
 986 }
 987
 988 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 989 /// register and one whose operand is a register rotated by 8/16/24.
 990 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 991 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
 992   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 993           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
 994           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 995        Requires<[IsARM, HasV6]> {
 996   bits<4> Rd;
 997   bits<4> Rm;
 998   bits<2> rot;
 999   let Inst{19-16} = 0b1111;
1000   let Inst{15-12} = Rd;
1001   let Inst{11-10} = rot;
1002   let Inst{3-0}   = Rm;
1003 }
1004
1005 class AI_ext_rrot_np<bits<8> opcod, string opc>
1006   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1007           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1008        Requires<[IsARM, HasV6]> {
1009   bits<2> rot;
1010   let Inst{19-16} = 0b1111;
1011   let Inst{11-10} = rot;
1012 }
1013
1014 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1015 /// register and one whose operand is a register rotated by 8/16/24.
1016 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1017   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1018           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1019           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1020         Requires<[IsARM, HasV6]> {
1021   bits<4> Rd;
1022   bits<4> Rm;
1023   bits<4> Rn;
1024   bits<2> rot;
1025   let Inst{19-16} = Rn;
1026   let Inst{15-12} = Rd;
1027   let Inst{11-10} = rot;
1028   let Inst{9-4}   = 0b000111;
1029   let Inst{3-0}   = Rm;
1030 }
1031
1032 class AI_exta_rrot_np<bits<8> opcod, string opc>
1033   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1034           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1035        Requires<[IsARM, HasV6]> {
1036   bits<4> Rn;
1037   bits<2> rot;
1038   let Inst{19-16} = Rn;
1039   let Inst{11-10} = rot;
1040 }
1041
1042 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1043 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1044                              string baseOpc, bit Commutable = 0> {
1045   let Uses = [CPSR] in {
1046   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1047                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1048                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1049                Requires<[IsARM]> {
1050     bits<4> Rd;
1051     bits<4> Rn;
1052     bits<12> imm;
1053     let Inst{25} = 1;
1054     let Inst{15-12} = Rd;
1055     let Inst{19-16} = Rn;
1056     let Inst{11-0} = imm;
1057   }
1058   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1059                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1060                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1061                Requires<[IsARM]> {
1062     bits<4> Rd;
1063     bits<4> Rn;
1064     bits<4> Rm;
1065     let Inst{11-4} = 0b00000000;
1066     let Inst{25} = 0;
1067     let isCommutable = Commutable;
1068     let Inst{3-0} = Rm;
1069     let Inst{15-12} = Rd;
1070     let Inst{19-16} = Rn;
1071   }
1072   def rsi : AsI1<opcod, (outs GPR:$Rd),
1073                 (ins GPR:$Rn, so_reg_imm:$shift),
1074                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1076                Requires<[IsARM]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<12> shift;
1080     let Inst{25} = 0;
1081     let Inst{19-16} = Rn;
1082     let Inst{15-12} = Rd;
1083     let Inst{11-5} = shift{11-5};
1084     let Inst{4} = 0;
1085     let Inst{3-0} = shift{3-0};
1086   }
1087   def rsr : AsI1<opcod, (outs GPR:$Rd),
1088                 (ins GPR:$Rn, so_reg_reg:$shift),
1089                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1090                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1091                Requires<[IsARM]> {
1092     bits<4> Rd;
1093     bits<4> Rn;
1094     bits<12> shift;
1095     let Inst{25} = 0;
1096     let Inst{19-16} = Rn;
1097     let Inst{15-12} = Rd;
1098     let Inst{11-8} = shift{11-8};
1099     let Inst{7} = 0;
1100     let Inst{6-5} = shift{6-5};
1101     let Inst{4} = 1;
1102     let Inst{3-0} = shift{3-0};
1103   }
1104   }
1105   // Assembly aliases for optional destination operand when it's the same
1106   // as the source operand.
1107   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1108      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1109                                                     so_imm:$imm, pred:$p,
1110                                                     cc_out:$s)>,
1111      Requires<[IsARM]>;
1112   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1113      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1114                                                     GPR:$Rm, pred:$p,
1115                                                     cc_out:$s)>,
1116      Requires<[IsARM]>;
1117   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1118      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1119                                                     so_reg_imm:$shift, pred:$p,
1120                                                     cc_out:$s)>,
1121      Requires<[IsARM]>;
1122   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1123      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1124                                                     so_reg_reg:$shift, pred:$p,
1125                                                     cc_out:$s)>,
1126      Requires<[IsARM]>;
1127 }
1128
1129 // Carry setting variants
1130 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1131 let usesCustomInserter = 1 in {
1132 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1133   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1134                4, IIC_iALUi,
1135                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1136   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1137                4, IIC_iALUr,
1138                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1139     let isCommutable = Commutable;
1140   }
1141   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1142                4, IIC_iALUsr,
1143                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1144   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1145                4, IIC_iALUsr,
1146                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1147 }
1148 }
1149
1150 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1151 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1152            InstrItinClass iir, PatFrag opnode> {
1153   // Note: We use the complex addrmode_imm12 rather than just an input
1154   // GPR and a constrained immediate so that we can use this to match
1155   // frame index references and avoid matching constant pool references.
1156   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1157                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1158                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1159     bits<4>  Rt;
1160     bits<17> addr;
1161     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1162     let Inst{19-16} = addr{16-13};  // Rn
1163     let Inst{15-12} = Rt;
1164     let Inst{11-0}  = addr{11-0};   // imm12
1165   }
1166   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1167                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1168                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1169     bits<4>  Rt;
1170     bits<17> shift;
1171     let shift{4}    = 0;            // Inst{4} = 0
1172     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1173     let Inst{19-16} = shift{16-13}; // Rn
1174     let Inst{15-12} = Rt;
1175     let Inst{11-0}  = shift{11-0};
1176   }
1177 }
1178 }
1179
1180 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1181            InstrItinClass iir, PatFrag opnode> {
1182   // Note: We use the complex addrmode_imm12 rather than just an input
1183   // GPR and a constrained immediate so that we can use this to match
1184   // frame index references and avoid matching constant pool references.
1185   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1186                    (ins GPR:$Rt, addrmode_imm12:$addr),
1187                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1188                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1189     bits<4> Rt;
1190     bits<17> addr;
1191     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1192     let Inst{19-16} = addr{16-13};  // Rn
1193     let Inst{15-12} = Rt;
1194     let Inst{11-0}  = addr{11-0};   // imm12
1195   }
1196   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1197                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1198                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1199     bits<4> Rt;
1200     bits<17> shift;
1201     let shift{4}    = 0;            // Inst{4} = 0
1202     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1203     let Inst{19-16} = shift{16-13}; // Rn
1204     let Inst{15-12} = Rt;
1205     let Inst{11-0}  = shift{11-0};
1206   }
1207 }
1208 //===----------------------------------------------------------------------===//
1209 // Instructions
1210 //===----------------------------------------------------------------------===//
1211
1212 //===----------------------------------------------------------------------===//
1213 //  Miscellaneous Instructions.
1214 //
1215
1216 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1217 /// the function.  The first operand is the ID# for this instruction, the second
1218 /// is the index into the MachineConstantPool that this is, the third is the
1219 /// size in bytes of this constant pool entry.
1220 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1221 def CONSTPOOL_ENTRY :
1222 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1223                     i32imm:$size), NoItinerary, []>;
1224
1225 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1226 // from removing one half of the matched pairs. That breaks PEI, which assumes
1227 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1228 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1229 def ADJCALLSTACKUP :
1230 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1231            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1232
1233 def ADJCALLSTACKDOWN :
1234 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1235            [(ARMcallseq_start timm:$amt)]>;
1236 }
1237
1238 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1239              [/* For disassembly only; pattern left blank */]>,
1240           Requires<[IsARM, HasV6T2]> {
1241   let Inst{27-16} = 0b001100100000;
1242   let Inst{15-8} = 0b11110000;
1243   let Inst{7-0} = 0b00000000;
1244 }
1245
1246 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1247              [/* For disassembly only; pattern left blank */]>,
1248           Requires<[IsARM, HasV6T2]> {
1249   let Inst{27-16} = 0b001100100000;
1250   let Inst{15-8} = 0b11110000;
1251   let Inst{7-0} = 0b00000001;
1252 }
1253
1254 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1255              [/* For disassembly only; pattern left blank */]>,
1256           Requires<[IsARM, HasV6T2]> {
1257   let Inst{27-16} = 0b001100100000;
1258   let Inst{15-8} = 0b11110000;
1259   let Inst{7-0} = 0b00000010;
1260 }
1261
1262 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1263              [/* For disassembly only; pattern left blank */]>,
1264           Requires<[IsARM, HasV6T2]> {
1265   let Inst{27-16} = 0b001100100000;
1266   let Inst{15-8} = 0b11110000;
1267   let Inst{7-0} = 0b00000011;
1268 }
1269
1270 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1271              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1272   bits<4> Rd;
1273   bits<4> Rn;
1274   bits<4> Rm;
1275   let Inst{3-0} = Rm;
1276   let Inst{15-12} = Rd;
1277   let Inst{19-16} = Rn;
1278   let Inst{27-20} = 0b01101000;
1279   let Inst{7-4} = 0b1011;
1280   let Inst{11-8} = 0b1111;
1281 }
1282
1283 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1284              []>, Requires<[IsARM, HasV6T2]> {
1285   let Inst{27-16} = 0b001100100000;
1286   let Inst{15-8} = 0b11110000;
1287   let Inst{7-0} = 0b00000100;
1288 }
1289
1290 // The i32imm operand $val can be used by a debugger to store more information
1291 // about the breakpoint.
1292 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1293               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1294   bits<16> val;
1295   let Inst{3-0} = val{3-0};
1296   let Inst{19-8} = val{15-4};
1297   let Inst{27-20} = 0b00010010;
1298   let Inst{7-4} = 0b0111;
1299 }
1300
1301 // Change Processor State is a system instruction -- for disassembly and
1302 // parsing only.
1303 // FIXME: Since the asm parser has currently no clean way to handle optional
1304 // operands, create 3 versions of the same instruction. Once there's a clean
1305 // framework to represent optional operands, change this behavior.
1306 class CPS<dag iops, string asm_ops>
1307   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1308         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1309   bits<2> imod;
1310   bits<3> iflags;
1311   bits<5> mode;
1312   bit M;
1313
1314   let Inst{31-28} = 0b1111;
1315   let Inst{27-20} = 0b00010000;
1316   let Inst{19-18} = imod;
1317   let Inst{17}    = M; // Enabled if mode is set;
1318   let Inst{16}    = 0;
1319   let Inst{8-6}   = iflags;
1320   let Inst{5}     = 0;
1321   let Inst{4-0}   = mode;
1322 }
1323
1324 let M = 1 in
1325   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1326                   "$imod\t$iflags, $mode">;
1327 let mode = 0, M = 0 in
1328   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1329
1330 let imod = 0, iflags = 0, M = 1 in
1331   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1332
1333 // Preload signals the memory system of possible future data/instruction access.
1334 // These are for disassembly only.
1335 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1336
1337   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1338                 !strconcat(opc, "\t$addr"),
1339                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1340     bits<4> Rt;
1341     bits<17> addr;
1342     let Inst{31-26} = 0b111101;
1343     let Inst{25} = 0; // 0 for immediate form
1344     let Inst{24} = data;
1345     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1346     let Inst{22} = read;
1347     let Inst{21-20} = 0b01;
1348     let Inst{19-16} = addr{16-13};  // Rn
1349     let Inst{15-12} = 0b1111;
1350     let Inst{11-0}  = addr{11-0};   // imm12
1351   }
1352
1353   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1354                !strconcat(opc, "\t$shift"),
1355                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1356     bits<17> shift;
1357     let Inst{31-26} = 0b111101;
1358     let Inst{25} = 1; // 1 for register form
1359     let Inst{24} = data;
1360     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1361     let Inst{22} = read;
1362     let Inst{21-20} = 0b01;
1363     let Inst{19-16} = shift{16-13}; // Rn
1364     let Inst{15-12} = 0b1111;
1365     let Inst{11-0}  = shift{11-0};
1366   }
1367 }
1368
1369 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1370 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1371 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1372
1373 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1374                  "setend\t$end", []>, Requires<[IsARM]> {
1375   bits<1> end;
1376   let Inst{31-10} = 0b1111000100000001000000;
1377   let Inst{9} = end;
1378   let Inst{8-0} = 0;
1379 }
1380
1381 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1382              []>, Requires<[IsARM, HasV7]> {
1383   bits<4> opt;
1384   let Inst{27-4} = 0b001100100000111100001111;
1385   let Inst{3-0} = opt;
1386 }
1387
1388 // A5.4 Permanently UNDEFINED instructions.
1389 let isBarrier = 1, isTerminator = 1 in
1390 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1391                "trap", [(trap)]>,
1392            Requires<[IsARM]> {
1393   let Inst = 0xe7ffdefe;
1394 }
1395
1396 // Address computation and loads and stores in PIC mode.
1397 let isNotDuplicable = 1 in {
1398 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1399                             4, IIC_iALUr,
1400                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1401
1402 let AddedComplexity = 10 in {
1403 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1404                             4, IIC_iLoad_r,
1405                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1406
1407 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1408                             4, IIC_iLoad_bh_r,
1409                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1410
1411 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1412                             4, IIC_iLoad_bh_r,
1413                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1414
1415 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1416                             4, IIC_iLoad_bh_r,
1417                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1418
1419 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1420                             4, IIC_iLoad_bh_r,
1421                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1422 }
1423 let AddedComplexity = 10 in {
1424 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1425       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1426
1427 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1428       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1429                                                    addrmodepc:$addr)]>;
1430
1431 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1432       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1433 }
1434 } // isNotDuplicable = 1
1435
1436
1437 // LEApcrel - Load a pc-relative address into a register without offending the
1438 // assembler.
1439 let neverHasSideEffects = 1, isReMaterializable = 1 in
1440 // The 'adr' mnemonic encodes differently if the label is before or after
1441 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1442 // know until then which form of the instruction will be used.
1443 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1444                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1445   bits<4> Rd;
1446   bits<12> label;
1447   let Inst{27-25} = 0b001;
1448   let Inst{20} = 0;
1449   let Inst{19-16} = 0b1111;
1450   let Inst{15-12} = Rd;
1451   let Inst{11-0} = label;
1452 }
1453 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1454                     4, IIC_iALUi, []>;
1455
1456 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1457                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1458                       4, IIC_iALUi, []>;
1459
1460 //===----------------------------------------------------------------------===//
1461 //  Control Flow Instructions.
1462 //
1463
1464 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1465   // ARMV4T and above
1466   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1467                   "bx", "\tlr", [(ARMretflag)]>,
1468                Requires<[IsARM, HasV4T]> {
1469     let Inst{27-0}  = 0b0001001011111111111100011110;
1470   }
1471
1472   // ARMV4 only
1473   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1474                   "mov", "\tpc, lr", [(ARMretflag)]>,
1475                Requires<[IsARM, NoV4T]> {
1476     let Inst{27-0} = 0b0001101000001111000000001110;
1477   }
1478 }
1479
1480 // Indirect branches
1481 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1482   // ARMV4T and above
1483   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1484                   [(brind GPR:$dst)]>,
1485               Requires<[IsARM, HasV4T]> {
1486     bits<4> dst;
1487     let Inst{31-4} = 0b1110000100101111111111110001;
1488     let Inst{3-0}  = dst;
1489   }
1490
1491   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1492                   "bx", "\t$dst", [/* pattern left blank */]>,
1493               Requires<[IsARM, HasV4T]> {
1494     bits<4> dst;
1495     let Inst{27-4} = 0b000100101111111111110001;
1496     let Inst{3-0}  = dst;
1497   }
1498 }
1499
1500 // All calls clobber the non-callee saved registers. SP is marked as
1501 // a use to prevent stack-pointer assignments that appear immediately
1502 // before calls from potentially appearing dead.
1503 let isCall = 1,
1504   // On non-Darwin platforms R9 is callee-saved.
1505   // FIXME:  Do we really need a non-predicated version? If so, it should
1506   // at least be a pseudo instruction expanding to the predicated version
1507   // at MC lowering time.
1508   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1509   Uses = [SP] in {
1510   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1511                 IIC_Br, "bl\t$func",
1512                 [(ARMcall tglobaladdr:$func)]>,
1513             Requires<[IsARM, IsNotDarwin]> {
1514     let Inst{31-28} = 0b1110;
1515     bits<24> func;
1516     let Inst{23-0} = func;
1517   }
1518
1519   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1520                    IIC_Br, "bl", "\t$func",
1521                    [(ARMcall_pred tglobaladdr:$func)]>,
1522                 Requires<[IsARM, IsNotDarwin]> {
1523     bits<24> func;
1524     let Inst{23-0} = func;
1525   }
1526
1527   // ARMv5T and above
1528   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1529                 IIC_Br, "blx\t$func",
1530                 [(ARMcall GPR:$func)]>,
1531             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1532     bits<4> func;
1533     let Inst{31-4} = 0b1110000100101111111111110011;
1534     let Inst{3-0}  = func;
1535   }
1536
1537   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1538                     IIC_Br, "blx", "\t$func",
1539                     [(ARMcall_pred GPR:$func)]>,
1540                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1541     bits<4> func;
1542     let Inst{27-4} = 0b000100101111111111110011;
1543     let Inst{3-0}  = func;
1544   }
1545
1546   // ARMv4T
1547   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1548   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1549                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1550                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1551
1552   // ARMv4
1553   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1554                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1555                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1556 }
1557
1558 let isCall = 1,
1559   // On Darwin R9 is call-clobbered.
1560   // R7 is marked as a use to prevent frame-pointer assignments from being
1561   // moved above / below calls.
1562   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1563   Uses = [R7, SP] in {
1564   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1565                 4, IIC_Br,
1566                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1567               Requires<[IsARM, IsDarwin]>;
1568
1569   def BLr9_pred : ARMPseudoExpand<(outs),
1570                    (ins bl_target:$func, pred:$p, variable_ops),
1571                    4, IIC_Br,
1572                    [(ARMcall_pred tglobaladdr:$func)],
1573                    (BL_pred bl_target:$func, pred:$p)>,
1574                   Requires<[IsARM, IsDarwin]>;
1575
1576   // ARMv5T and above
1577   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1578                 4, IIC_Br,
1579                 [(ARMcall GPR:$func)],
1580                 (BLX GPR:$func)>,
1581                Requires<[IsARM, HasV5T, IsDarwin]>;
1582
1583   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1584                 4, IIC_Br,
1585                 [(ARMcall_pred GPR:$func)],
1586                 (BLX_pred GPR:$func, pred:$p)>,
1587                    Requires<[IsARM, HasV5T, IsDarwin]>;
1588
1589   // ARMv4T
1590   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1591   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1592                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1593                   Requires<[IsARM, HasV4T, IsDarwin]>;
1594
1595   // ARMv4
1596   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1597                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1598                   Requires<[IsARM, NoV4T, IsDarwin]>;
1599 }
1600
1601 let isBranch = 1, isTerminator = 1 in {
1602   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1603   // a two-value operand where a dag node expects two operands. :(
1604   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1605                IIC_Br, "b", "\t$target",
1606                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1607     bits<24> target;
1608     let Inst{23-0} = target;
1609   }
1610
1611   let isBarrier = 1 in {
1612     // B is "predicable" since it's just a Bcc with an 'always' condition.
1613     let isPredicable = 1 in
1614     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1615     // should be sufficient.
1616     // FIXME: Is B really a Barrier? That doesn't seem right.
1617     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1618                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1619
1620     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1621     def BR_JTr : ARMPseudoInst<(outs),
1622                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1623                       0, IIC_Br,
1624                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1625     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1626     // into i12 and rs suffixed versions.
1627     def BR_JTm : ARMPseudoInst<(outs),
1628                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1629                      0, IIC_Br,
1630                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1631                        imm:$id)]>;
1632     def BR_JTadd : ARMPseudoInst<(outs),
1633                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1634                    0, IIC_Br,
1635                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1636                      imm:$id)]>;
1637     } // isNotDuplicable = 1, isIndirectBranch = 1
1638   } // isBarrier = 1
1639
1640 }
1641
1642 // BLX (immediate) -- for disassembly only
1643 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1644                "blx\t$target", [/* pattern left blank */]>,
1645            Requires<[IsARM, HasV5T]> {
1646   let Inst{31-25} = 0b1111101;
1647   bits<25> target;
1648   let Inst{23-0} = target{24-1};
1649   let Inst{24} = target{0};
1650 }
1651
1652 // Branch and Exchange Jazelle
1653 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1654               [/* pattern left blank */]> {
1655   bits<4> func;
1656   let Inst{23-20} = 0b0010;
1657   let Inst{19-8} = 0xfff;
1658   let Inst{7-4} = 0b0010;
1659   let Inst{3-0} = func;
1660 }
1661
1662 // Tail calls.
1663
1664 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1665   // Darwin versions.
1666   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1667       Uses = [SP] in {
1668     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1669                        IIC_Br, []>, Requires<[IsDarwin]>;
1670
1671     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1672                        IIC_Br, []>, Requires<[IsDarwin]>;
1673
1674     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1675                    4, IIC_Br, [],
1676                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1677                    Requires<[IsARM, IsDarwin]>;
1678
1679     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1680                    4, IIC_Br, [],
1681                    (BX GPR:$dst)>,
1682                    Requires<[IsARM, IsDarwin]>;
1683
1684   }
1685
1686   // Non-Darwin versions (the difference is R9).
1687   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1688       Uses = [SP] in {
1689     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1690                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1691
1692     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1693                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1694
1695     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1696                    4, IIC_Br, [],
1697                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1698                    Requires<[IsARM, IsNotDarwin]>;
1699
1700     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1701                      4, IIC_Br, [],
1702                      (BX GPR:$dst)>,
1703                      Requires<[IsARM, IsNotDarwin]>;
1704   }
1705 }
1706
1707
1708
1709
1710
1711 // Secure Monitor Call is a system instruction -- for disassembly only
1712 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1713               []> {
1714   bits<4> opt;
1715   let Inst{23-4} = 0b01100000000000000111;
1716   let Inst{3-0} = opt;
1717 }
1718
1719 // Supervisor Call (Software Interrupt)
1720 let isCall = 1, Uses = [SP] in {
1721 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1722   bits<24> svc;
1723   let Inst{23-0} = svc;
1724 }
1725 }
1726
1727 // Store Return State is a system instruction -- for disassembly only
1728 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1729 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1730                 NoItinerary, "srs${amode}\tsp!, $mode",
1731                 [/* For disassembly only; pattern left blank */]> {
1732   let Inst{31-28} = 0b1111;
1733   let Inst{22-20} = 0b110; // W = 1
1734   let Inst{19-8} = 0xd05;
1735   let Inst{7-5} = 0b000;
1736 }
1737
1738 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1739                 NoItinerary, "srs${amode}\tsp, $mode",
1740                 [/* For disassembly only; pattern left blank */]> {
1741   let Inst{31-28} = 0b1111;
1742   let Inst{22-20} = 0b100; // W = 0
1743   let Inst{19-8} = 0xd05;
1744   let Inst{7-5} = 0b000;
1745 }
1746
1747 // Return From Exception is a system instruction -- for disassembly only
1748 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1749                 NoItinerary, "rfe${amode}\t$base!",
1750                 [/* For disassembly only; pattern left blank */]> {
1751   let Inst{31-28} = 0b1111;
1752   let Inst{22-20} = 0b011; // W = 1
1753   let Inst{15-0} = 0x0a00;
1754 }
1755
1756 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1757                 NoItinerary, "rfe${amode}\t$base",
1758                 [/* For disassembly only; pattern left blank */]> {
1759   let Inst{31-28} = 0b1111;
1760   let Inst{22-20} = 0b001; // W = 0
1761   let Inst{15-0} = 0x0a00;
1762 }
1763 } // isCodeGenOnly = 1
1764
1765 //===----------------------------------------------------------------------===//
1766 //  Load / store Instructions.
1767 //
1768
1769 // Load
1770
1771
1772 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1773                     UnOpFrag<(load node:$Src)>>;
1774 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1775                     UnOpFrag<(zextloadi8 node:$Src)>>;
1776 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1777                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1778 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1779                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1780
1781 // Special LDR for loads from non-pc-relative constpools.
1782 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1783     isReMaterializable = 1 in
1784 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1785                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1786                  []> {
1787   bits<4> Rt;
1788   bits<17> addr;
1789   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1790   let Inst{19-16} = 0b1111;
1791   let Inst{15-12} = Rt;
1792   let Inst{11-0}  = addr{11-0};   // imm12
1793 }
1794
1795 // Loads with zero extension
1796 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1797                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1798                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1799
1800 // Loads with sign extension
1801 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1802                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1803                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1804
1805 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1806                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1807                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1808
1809 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1810 // Load doubleword
1811 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1812                  (ins addrmode3:$addr), LdMiscFrm,
1813                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1814                  []>, Requires<[IsARM, HasV5TE]>;
1815 }
1816
1817 // Indexed loads
1818 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1819   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1820                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1821                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1822     // {17-14}  Rn
1823     // {13}     reg vs. imm
1824     // {12}     isAdd
1825     // {11-0}   imm12/Rm
1826     bits<18> addr;
1827     let Inst{25} = addr{13};
1828     let Inst{23} = addr{12};
1829     let Inst{19-16} = addr{17-14};
1830     let Inst{11-0} = addr{11-0};
1831     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1832   }
1833
1834   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1835                        (ins GPR:$Rn, am2offset_reg:$offset),
1836                        IndexModePost, LdFrm, itin,
1837                        opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1838      // {12}     isAdd
1839      // {11-0}   imm12/Rm
1840      bits<14> offset;
1841      bits<4> Rn;
1842      let Inst{25} = 1;
1843      let Inst{23} = offset{12};
1844      let Inst{19-16} = Rn;
1845      let Inst{11-0} = offset{11-0};
1846      let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1847    }
1848
1849    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1850                        (ins GPR:$Rn, am2offset_imm:$offset),
1851                       IndexModePost, LdFrm, itin,
1852                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1853     // {12}     isAdd
1854     // {11-0}   imm12/Rm
1855     bits<14> offset;
1856     bits<4> Rn;
1857     let Inst{25} = 0;
1858     let Inst{23} = offset{12};
1859     let Inst{19-16} = Rn;
1860     let Inst{11-0} = offset{11-0};
1861     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1862   }
1863 }
1864
1865 let mayLoad = 1, neverHasSideEffects = 1 in {
1866 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1867 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1868 }
1869
1870 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1871   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1872                         (ins addrmode3:$addr), IndexModePre,
1873                         LdMiscFrm, itin,
1874                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1875     bits<14> addr;
1876     let Inst{23}    = addr{8};      // U bit
1877     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1878     let Inst{19-16} = addr{12-9};   // Rn
1879     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1880     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1881   }
1882   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1883                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1884                         LdMiscFrm, itin,
1885                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1886     bits<10> offset;
1887     bits<4> Rn;
1888     let Inst{23}    = offset{8};      // U bit
1889     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1890     let Inst{19-16} = Rn;
1891     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1892     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1893   }
1894 }
1895
1896 let mayLoad = 1, neverHasSideEffects = 1 in {
1897 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1898 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1899 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1900 let hasExtraDefRegAllocReq = 1 in {
1901 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1902                           (ins addrmode3:$addr), IndexModePre,
1903                           LdMiscFrm, IIC_iLoad_d_ru,
1904                           "ldrd", "\t$Rt, $Rt2, $addr!",
1905                           "$addr.base = $Rn_wb", []> {
1906   bits<14> addr;
1907   let Inst{23}    = addr{8};      // U bit
1908   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1909   let Inst{19-16} = addr{12-9};   // Rn
1910   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1911   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1912   let DecoderMethod = "DecodeAddrMode3Instruction";
1913 }
1914 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1915                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1916                           LdMiscFrm, IIC_iLoad_d_ru,
1917                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1918                           "$Rn = $Rn_wb", []> {
1919   bits<10> offset;
1920   bits<4> Rn;
1921   let Inst{23}    = offset{8};      // U bit
1922   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1923   let Inst{19-16} = Rn;
1924   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1925   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1926   let DecoderMethod = "DecodeAddrMode3Instruction";
1927 }
1928 } // hasExtraDefRegAllocReq = 1
1929 } // mayLoad = 1, neverHasSideEffects = 1
1930
1931 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1932 let mayLoad = 1, neverHasSideEffects = 1 in {
1933 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1934                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1935                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1936   // {17-14}  Rn
1937   // {13}     1 == Rm, 0 == imm12
1938   // {12}     isAdd
1939   // {11-0}   imm12/Rm
1940   bits<18> addr;
1941   let Inst{25} = addr{13};
1942   let Inst{23} = addr{12};
1943   let Inst{21} = 1; // overwrite
1944   let Inst{19-16} = addr{17-14};
1945   let Inst{11-0} = addr{11-0};
1946   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1947 }
1948 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1949                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1950                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1951   // {17-14}  Rn
1952   // {13}     1 == Rm, 0 == imm12
1953   // {12}     isAdd
1954   // {11-0}   imm12/Rm
1955   bits<18> addr;
1956   let Inst{25} = addr{13};
1957   let Inst{23} = addr{12};
1958   let Inst{21} = 1; // overwrite
1959   let Inst{19-16} = addr{17-14};
1960   let Inst{11-0} = addr{11-0};
1961   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1962 }
1963 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1964              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1965              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1966   let Inst{21} = 1; // overwrite
1967 }
1968 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1969              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1970              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1971   let Inst{21} = 1; // overwrite
1972 }
1973 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1974              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1975              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1976   let Inst{21} = 1; // overwrite
1977 }
1978 }
1979
1980 // Store
1981
1982 // Stores with truncate
1983 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1984                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1985                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1986
1987 // Store doubleword
1988 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1989 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1990                StMiscFrm, IIC_iStore_d_r,
1991                "strd", "\t$Rt, $src2, $addr", []>,
1992            Requires<[IsARM, HasV5TE]> {
1993   let Inst{21} = 0;
1994 }
1995
1996 // Indexed stores
1997 def STR_PRE_REG  : AI2stridx_reg<0, 1, (outs GPR:$Rn_wb),
1998                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
1999                      IndexModePre, StFrm, IIC_iStore_ru,
2000                      "str", "\t$Rt, [$Rn, $offset]!",
2001                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2002                      [(set GPR:$Rn_wb,
2003                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2004 def STR_PRE_IMM  : AI2stridx_imm<0, 1, (outs GPR:$Rn_wb),
2005                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2006                      IndexModePre, StFrm, IIC_iStore_ru,
2007                      "str", "\t$Rt, [$Rn, $offset]!",
2008                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2009                      [(set GPR:$Rn_wb,
2010                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2011
2012
2013
2014 def STR_POST_REG : AI2stridx_reg<0, 0, (outs GPR:$Rn_wb),
2015                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2016                      IndexModePost, StFrm, IIC_iStore_ru,
2017                      "str", "\t$Rt, [$Rn], $offset",
2018                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2019                      [(set GPR:$Rn_wb,
2020                       (post_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2021 def STR_POST_IMM : AI2stridx_imm<0, 0, (outs GPR:$Rn_wb),
2022                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2023                      IndexModePost, StFrm, IIC_iStore_ru,
2024                      "str", "\t$Rt, [$Rn], $offset",
2025                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2026                      [(set GPR:$Rn_wb,
2027                       (post_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2028
2029
2030 def STRB_PRE_REG : AI2stridx_reg<1, 1, (outs GPR:$Rn_wb),
2031                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2032                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2033                      "strb", "\t$Rt, [$Rn, $offset]!",
2034                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2035                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2036                                         GPR:$Rn, am2offset_reg:$offset))]>;
2037 def STRB_PRE_IMM : AI2stridx_imm<1, 1, (outs GPR:$Rn_wb),
2038                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2039                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2040                      "strb", "\t$Rt, [$Rn, $offset]!",
2041                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2042                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2043                                         GPR:$Rn, am2offset_imm:$offset))]>;
2044
2045 def STRB_POST_REG: AI2stridx_reg<1, 0, (outs GPR:$Rn_wb),
2046                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2047                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2048                      "strb", "\t$Rt, [$Rn], $offset",
2049                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2050                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2051                                         GPR:$Rn, am2offset_reg:$offset))]>;
2052 def STRB_POST_IMM: AI2stridx_imm<1, 0, (outs GPR:$Rn_wb),
2053                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2054                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2055                      "strb", "\t$Rt, [$Rn], $offset",
2056                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2057                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2058                                         GPR:$Rn, am2offset_imm:$offset))]>;
2059
2060
2061 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2062                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2063                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2064                      "strh", "\t$Rt, [$Rn, $offset]!",
2065                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2066                      [(set GPR:$Rn_wb,
2067                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2068
2069 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2070                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2071                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2072                      "strh", "\t$Rt, [$Rn], $offset",
2073                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2074                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2075                                         GPR:$Rn, am3offset:$offset))]>;
2076
2077 // For disassembly only
2078 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2079 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2080                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2081                      StMiscFrm, IIC_iStore_d_ru,
2082                      "strd", "\t$src1, $src2, [$base, $offset]!",
2083                      "$base = $base_wb", []> {
2084   bits<4> src1;
2085   bits<4> base;
2086   bits<10> offset;
2087   let Inst{23} = offset{8}; // U bit
2088   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2089   let Inst{19-16} = base;
2090   let Inst{15-12} = src1;
2091   let Inst{11-8}  = offset{7-4};
2092   let Inst{3-0}   = offset{3-0};
2093
2094   let DecoderMethod = "DecodeAddrMode3Instruction";
2095 }
2096
2097 // For disassembly only
2098 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2099                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2100                      StMiscFrm, IIC_iStore_d_ru,
2101                      "strd", "\t$src1, $src2, [$base], $offset",
2102                      "$base = $base_wb", []> {
2103   bits<4> src1;
2104   bits<4> base;
2105   bits<10> offset;
2106   let Inst{23} = offset{8}; // U bit
2107   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2108   let Inst{19-16} = base;
2109   let Inst{15-12} = src1;
2110   let Inst{11-8}  = offset{7-4};
2111   let Inst{3-0}   = offset{3-0};
2112
2113   let DecoderMethod = "DecodeAddrMode3Instruction";
2114 }
2115 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2116
2117 // STRT, STRBT, and STRHT are for disassembly only.
2118
2119 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2120                      (ins GPR:$Rt, ldst_so_reg:$addr),
2121                      IndexModePost, StFrm, IIC_iStore_ru,
2122                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2123                      [/* For disassembly only; pattern left blank */]> {
2124   let Inst{25} = 1;
2125   let Inst{21} = 1; // overwrite
2126   let Inst{4} = 0;
2127   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2128 }
2129
2130 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2131                      (ins GPR:$Rt, addrmode_imm12:$addr),
2132                      IndexModePost, StFrm, IIC_iStore_ru,
2133                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2134                      [/* For disassembly only; pattern left blank */]> {
2135   let Inst{25} = 0;
2136   let Inst{21} = 1; // overwrite
2137   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2138 }
2139
2140
2141 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2142                       (ins GPR:$Rt, ldst_so_reg:$addr),
2143                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2144                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2145                       [/* For disassembly only; pattern left blank */]> {
2146   let Inst{25} = 1;
2147   let Inst{21} = 1; // overwrite
2148   let Inst{4} = 0;
2149   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2150 }
2151
2152 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2153                       (ins GPR:$Rt, addrmode_imm12:$addr),
2154                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2155                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2156                       [/* For disassembly only; pattern left blank */]> {
2157   let Inst{25} = 0;
2158   let Inst{21} = 1; // overwrite
2159   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2160 }
2161
2162
2163 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2164                     StMiscFrm, IIC_iStore_bh_ru,
2165                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2166                     [/* For disassembly only; pattern left blank */]> {
2167   let Inst{21} = 1; // overwrite
2168   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2169 }
2170
2171 //===----------------------------------------------------------------------===//
2172 //  Load / store multiple Instructions.
2173 //
2174
2175 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2176                          InstrItinClass itin, InstrItinClass itin_upd> {
2177   // IA is the default, so no need for an explicit suffix on the
2178   // mnemonic here. Without it is the cannonical spelling.
2179   def IA :
2180     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2181          IndexModeNone, f, itin,
2182          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2183     let Inst{24-23} = 0b01;       // Increment After
2184     let Inst{21}    = 0;          // No writeback
2185     let Inst{20}    = L_bit;
2186   }
2187   def IA_UPD :
2188     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2189          IndexModeUpd, f, itin_upd,
2190          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2191     let Inst{24-23} = 0b01;       // Increment After
2192     let Inst{21}    = 1;          // Writeback
2193     let Inst{20}    = L_bit;
2194   }
2195   def DA :
2196     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2197          IndexModeNone, f, itin,
2198          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2199     let Inst{24-23} = 0b00;       // Decrement After
2200     let Inst{21}    = 0;          // No writeback
2201     let Inst{20}    = L_bit;
2202   }
2203   def DA_UPD :
2204     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2205          IndexModeUpd, f, itin_upd,
2206          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2207     let Inst{24-23} = 0b00;       // Decrement After
2208     let Inst{21}    = 1;          // Writeback
2209     let Inst{20}    = L_bit;
2210   }
2211   def DB :
2212     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2213          IndexModeNone, f, itin,
2214          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2215     let Inst{24-23} = 0b10;       // Decrement Before
2216     let Inst{21}    = 0;          // No writeback
2217     let Inst{20}    = L_bit;
2218   }
2219   def DB_UPD :
2220     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2221          IndexModeUpd, f, itin_upd,
2222          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2223     let Inst{24-23} = 0b10;       // Decrement Before
2224     let Inst{21}    = 1;          // Writeback
2225     let Inst{20}    = L_bit;
2226   }
2227   def IB :
2228     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2229          IndexModeNone, f, itin,
2230          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2231     let Inst{24-23} = 0b11;       // Increment Before
2232     let Inst{21}    = 0;          // No writeback
2233     let Inst{20}    = L_bit;
2234   }
2235   def IB_UPD :
2236     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2237          IndexModeUpd, f, itin_upd,
2238          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2239     let Inst{24-23} = 0b11;       // Increment Before
2240     let Inst{21}    = 1;          // Writeback
2241     let Inst{20}    = L_bit;
2242   }
2243 }
2244
2245 let neverHasSideEffects = 1 in {
2246
2247 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2248 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2249
2250 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2251 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2252
2253 } // neverHasSideEffects
2254
2255 // FIXME: remove when we have a way to marking a MI with these properties.
2256 // FIXME: Should pc be an implicit operand like PICADD, etc?
2257 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2258     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2259 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2260                                                  reglist:$regs, variable_ops),
2261                      4, IIC_iLoad_mBr, [],
2262                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2263       RegConstraint<"$Rn = $wb">;
2264
2265 //===----------------------------------------------------------------------===//
2266 //  Move Instructions.
2267 //
2268
2269 let neverHasSideEffects = 1 in
2270 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2271                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2272   bits<4> Rd;
2273   bits<4> Rm;
2274
2275   let Inst{19-16} = 0b0000;
2276   let Inst{11-4} = 0b00000000;
2277   let Inst{25} = 0;
2278   let Inst{3-0} = Rm;
2279   let Inst{15-12} = Rd;
2280 }
2281
2282 // A version for the smaller set of tail call registers.
2283 let neverHasSideEffects = 1 in
2284 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2285                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2286   bits<4> Rd;
2287   bits<4> Rm;
2288
2289   let Inst{11-4} = 0b00000000;
2290   let Inst{25} = 0;
2291   let Inst{3-0} = Rm;
2292   let Inst{15-12} = Rd;
2293 }
2294
2295 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2296                 DPSoRegRegFrm, IIC_iMOVsr,
2297                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2298                 UnaryDP {
2299   bits<4> Rd;
2300   bits<12> src;
2301   let Inst{15-12} = Rd;
2302   let Inst{19-16} = 0b0000;
2303   let Inst{11-8} = src{11-8};
2304   let Inst{7} = 0;
2305   let Inst{6-5} = src{6-5};
2306   let Inst{4} = 1;
2307   let Inst{3-0} = src{3-0};
2308   let Inst{25} = 0;
2309 }
2310
2311 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2312                 DPSoRegImmFrm, IIC_iMOVsr,
2313                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2314                 UnaryDP {
2315   bits<4> Rd;
2316   bits<12> src;
2317   let Inst{15-12} = Rd;
2318   let Inst{19-16} = 0b0000;
2319   let Inst{11-5} = src{11-5};
2320   let Inst{4} = 0;
2321   let Inst{3-0} = src{3-0};
2322   let Inst{25} = 0;
2323 }
2324
2325
2326
2327 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2328 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2329                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2330   bits<4> Rd;
2331   bits<12> imm;
2332   let Inst{25} = 1;
2333   let Inst{15-12} = Rd;
2334   let Inst{19-16} = 0b0000;
2335   let Inst{11-0} = imm;
2336 }
2337
2338 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2339 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2340                  DPFrm, IIC_iMOVi,
2341                  "movw", "\t$Rd, $imm",
2342                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2343                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2344   bits<4> Rd;
2345   bits<16> imm;
2346   let Inst{15-12} = Rd;
2347   let Inst{11-0}  = imm{11-0};
2348   let Inst{19-16} = imm{15-12};
2349   let Inst{20} = 0;
2350   let Inst{25} = 1;
2351 }
2352
2353 def : InstAlias<"mov${p} $Rd, $imm",
2354                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2355         Requires<[IsARM]>;
2356
2357 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2358                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2359
2360 let Constraints = "$src = $Rd" in {
2361 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2362                   DPFrm, IIC_iMOVi,
2363                   "movt", "\t$Rd, $imm",
2364                   [(set GPR:$Rd,
2365                         (or (and GPR:$src, 0xffff),
2366                             lo16AllZero:$imm))]>, UnaryDP,
2367                   Requires<[IsARM, HasV6T2]> {
2368   bits<4> Rd;
2369   bits<16> imm;
2370   let Inst{15-12} = Rd;
2371   let Inst{11-0}  = imm{11-0};
2372   let Inst{19-16} = imm{15-12};
2373   let Inst{20} = 0;
2374   let Inst{25} = 1;
2375 }
2376
2377 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2378                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2379
2380 } // Constraints
2381
2382 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2383       Requires<[IsARM, HasV6T2]>;
2384
2385 let Uses = [CPSR] in
2386 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2387                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2388                     Requires<[IsARM]>;
2389
2390 // These aren't really mov instructions, but we have to define them this way
2391 // due to flag operands.
2392
2393 let Defs = [CPSR] in {
2394 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2395                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2396                       Requires<[IsARM]>;
2397 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2398                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2399                       Requires<[IsARM]>;
2400 }
2401
2402 //===----------------------------------------------------------------------===//
2403 //  Extend Instructions.
2404 //
2405
2406 // Sign extenders
2407
2408 def SXTB  : AI_ext_rrot<0b01101010,
2409                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2410 def SXTH  : AI_ext_rrot<0b01101011,
2411                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2412
2413 def SXTAB : AI_exta_rrot<0b01101010,
2414                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2415 def SXTAH : AI_exta_rrot<0b01101011,
2416                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2417
2418 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2419
2420 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2421
2422 // Zero extenders
2423
2424 let AddedComplexity = 16 in {
2425 def UXTB   : AI_ext_rrot<0b01101110,
2426                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2427 def UXTH   : AI_ext_rrot<0b01101111,
2428                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2429 def UXTB16 : AI_ext_rrot<0b01101100,
2430                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2431
2432 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2433 //        The transformation should probably be done as a combiner action
2434 //        instead so we can include a check for masking back in the upper
2435 //        eight bits of the source into the lower eight bits of the result.
2436 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2437 //               (UXTB16r_rot GPR:$Src, 3)>;
2438 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2439                (UXTB16 GPR:$Src, 1)>;
2440
2441 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2442                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2443 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2444                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2445 }
2446
2447 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2448 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2449
2450
2451 def SBFX  : I<(outs GPR:$Rd),
2452               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2453                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2454                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2455                Requires<[IsARM, HasV6T2]> {
2456   bits<4> Rd;
2457   bits<4> Rn;
2458   bits<5> lsb;
2459   bits<5> width;
2460   let Inst{27-21} = 0b0111101;
2461   let Inst{6-4}   = 0b101;
2462   let Inst{20-16} = width;
2463   let Inst{15-12} = Rd;
2464   let Inst{11-7}  = lsb;
2465   let Inst{3-0}   = Rn;
2466 }
2467
2468 def UBFX  : I<(outs GPR:$Rd),
2469               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2470                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2471                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2472                Requires<[IsARM, HasV6T2]> {
2473   bits<4> Rd;
2474   bits<4> Rn;
2475   bits<5> lsb;
2476   bits<5> width;
2477   let Inst{27-21} = 0b0111111;
2478   let Inst{6-4}   = 0b101;
2479   let Inst{20-16} = width;
2480   let Inst{15-12} = Rd;
2481   let Inst{11-7}  = lsb;
2482   let Inst{3-0}   = Rn;
2483 }
2484
2485 //===----------------------------------------------------------------------===//
2486 //  Arithmetic Instructions.
2487 //
2488
2489 defm ADD  : AsI1_bin_irs<0b0100, "add",
2490                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2491                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2492 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2493                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2494                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2495
2496 // ADD and SUB with 's' bit set.
2497 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2498                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2499                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2500 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2501                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2502                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2503
2504 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2505                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2506                           "ADC", 1>;
2507 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2508                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2509                           "SBC">;
2510
2511 // ADC and SUBC with 's' bit set.
2512 let usesCustomInserter = 1 in {
2513 defm ADCS : AI1_adde_sube_s_irs<
2514               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2515 defm SBCS : AI1_adde_sube_s_irs<
2516               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2517 }
2518
2519 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2520                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2521                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2522   bits<4> Rd;
2523   bits<4> Rn;
2524   bits<12> imm;
2525   let Inst{25} = 1;
2526   let Inst{15-12} = Rd;
2527   let Inst{19-16} = Rn;
2528   let Inst{11-0} = imm;
2529 }
2530
2531 // The reg/reg form is only defined for the disassembler; for codegen it is
2532 // equivalent to SUBrr.
2533 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2534                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2535                  [/* For disassembly only; pattern left blank */]> {
2536   bits<4> Rd;
2537   bits<4> Rn;
2538   bits<4> Rm;
2539   let Inst{11-4} = 0b00000000;
2540   let Inst{25} = 0;
2541   let Inst{3-0} = Rm;
2542   let Inst{15-12} = Rd;
2543   let Inst{19-16} = Rn;
2544 }
2545
2546 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2547                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2548                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2549   bits<4> Rd;
2550   bits<4> Rn;
2551   bits<12> shift;
2552   let Inst{25} = 0;
2553   let Inst{19-16} = Rn;
2554   let Inst{15-12} = Rd;
2555   let Inst{11-5} = shift{11-5};
2556   let Inst{4} = 0;
2557   let Inst{3-0} = shift{3-0};
2558 }
2559
2560 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2561                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2562                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2563   bits<4> Rd;
2564   bits<4> Rn;
2565   bits<12> shift;
2566   let Inst{25} = 0;
2567   let Inst{19-16} = Rn;
2568   let Inst{15-12} = Rd;
2569   let Inst{11-8} = shift{11-8};
2570   let Inst{7} = 0;
2571   let Inst{6-5} = shift{6-5};
2572   let Inst{4} = 1;
2573   let Inst{3-0} = shift{3-0};
2574 }
2575
2576 // RSB with 's' bit set.
2577 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2578 let usesCustomInserter = 1 in {
2579 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2580                  4, IIC_iALUi,
2581                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2582 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2583                  4, IIC_iALUr,
2584                  [/* For disassembly only; pattern left blank */]>;
2585 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2586                  4, IIC_iALUsr,
2587                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2588 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2589                  4, IIC_iALUsr,
2590                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2591 }
2592
2593 let Uses = [CPSR] in {
2594 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2595                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2596                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2597                  Requires<[IsARM]> {
2598   bits<4> Rd;
2599   bits<4> Rn;
2600   bits<12> imm;
2601   let Inst{25} = 1;
2602   let Inst{15-12} = Rd;
2603   let Inst{19-16} = Rn;
2604   let Inst{11-0} = imm;
2605 }
2606 // The reg/reg form is only defined for the disassembler; for codegen it is
2607 // equivalent to SUBrr.
2608 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2609                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2610                  [/* For disassembly only; pattern left blank */]> {
2611   bits<4> Rd;
2612   bits<4> Rn;
2613   bits<4> Rm;
2614   let Inst{11-4} = 0b00000000;
2615   let Inst{25} = 0;
2616   let Inst{3-0} = Rm;
2617   let Inst{15-12} = Rd;
2618   let Inst{19-16} = Rn;
2619 }
2620 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2621                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2622                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2623                  Requires<[IsARM]> {
2624   bits<4> Rd;
2625   bits<4> Rn;
2626   bits<12> shift;
2627   let Inst{25} = 0;
2628   let Inst{19-16} = Rn;
2629   let Inst{15-12} = Rd;
2630   let Inst{11-5} = shift{11-5};
2631   let Inst{4} = 0;
2632   let Inst{3-0} = shift{3-0};
2633 }
2634 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2635                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2636                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2637                  Requires<[IsARM]> {
2638   bits<4> Rd;
2639   bits<4> Rn;
2640   bits<12> shift;
2641   let Inst{25} = 0;
2642   let Inst{19-16} = Rn;
2643   let Inst{15-12} = Rd;
2644   let Inst{11-8} = shift{11-8};
2645   let Inst{7} = 0;
2646   let Inst{6-5} = shift{6-5};
2647   let Inst{4} = 1;
2648   let Inst{3-0} = shift{3-0};
2649 }
2650 }
2651
2652
2653 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2654 let usesCustomInserter = 1, Uses = [CPSR] in {
2655 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2656                   4, IIC_iALUi,
2657                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2658 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2659                   4, IIC_iALUsr,
2660                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2661 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2662                   4, IIC_iALUsr,
2663                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2664 }
2665
2666 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2667 // The assume-no-carry-in form uses the negation of the input since add/sub
2668 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2669 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2670 // details.
2671 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2672              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2673 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2674              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2675 // The with-carry-in form matches bitwise not instead of the negation.
2676 // Effectively, the inverse interpretation of the carry flag already accounts
2677 // for part of the negation.
2678 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2679              (SBCri  GPR:$src, so_imm_not:$imm)>;
2680 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2681              (SBCSri GPR:$src, so_imm_not:$imm)>;
2682
2683 // Note: These are implemented in C++ code, because they have to generate
2684 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2685 // cannot produce.
2686 // (mul X, 2^n+1) -> (add (X << n), X)
2687 // (mul X, 2^n-1) -> (rsb X, (X << n))
2688
2689 // ARM Arithmetic Instruction
2690 // GPR:$dst = GPR:$a op GPR:$b
2691 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2692           list<dag> pattern = [],
2693           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2694   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2695   bits<4> Rn;
2696   bits<4> Rd;
2697   bits<4> Rm;
2698   let Inst{27-20} = op27_20;
2699   let Inst{11-4} = op11_4;
2700   let Inst{19-16} = Rn;
2701   let Inst{15-12} = Rd;
2702   let Inst{3-0}   = Rm;
2703 }
2704
2705 // Saturating add/subtract
2706
2707 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2708                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2709                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2710 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2711                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2712                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2713 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2714                   "\t$Rd, $Rm, $Rn">;
2715 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2716                   "\t$Rd, $Rm, $Rn">;
2717
2718 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2719 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2720 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2721 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2722 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2723 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2724 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2725 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2726 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2727 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2728 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2729 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2730
2731 // Signed/Unsigned add/subtract
2732
2733 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2734 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2735 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2736 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2737 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2738 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2739 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2740 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2741 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2742 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2743 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2744 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2745
2746 // Signed/Unsigned halving add/subtract
2747
2748 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2749 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2750 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2751 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2752 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2753 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2754 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2755 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2756 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2757 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2758 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2759 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2760
2761 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2762
2763 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2764                 MulFrm /* for convenience */, NoItinerary, "usad8",
2765                 "\t$Rd, $Rn, $Rm", []>,
2766              Requires<[IsARM, HasV6]> {
2767   bits<4> Rd;
2768   bits<4> Rn;
2769   bits<4> Rm;
2770   let Inst{27-20} = 0b01111000;
2771   let Inst{15-12} = 0b1111;
2772   let Inst{7-4} = 0b0001;
2773   let Inst{19-16} = Rd;
2774   let Inst{11-8} = Rm;
2775   let Inst{3-0} = Rn;
2776 }
2777 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2778                 MulFrm /* for convenience */, NoItinerary, "usada8",
2779                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2780              Requires<[IsARM, HasV6]> {
2781   bits<4> Rd;
2782   bits<4> Rn;
2783   bits<4> Rm;
2784   bits<4> Ra;
2785   let Inst{27-20} = 0b01111000;
2786   let Inst{7-4} = 0b0001;
2787   let Inst{19-16} = Rd;
2788   let Inst{15-12} = Ra;
2789   let Inst{11-8} = Rm;
2790   let Inst{3-0} = Rn;
2791 }
2792
2793 // Signed/Unsigned saturate -- for disassembly only
2794
2795 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2796               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2797   bits<4> Rd;
2798   bits<5> sat_imm;
2799   bits<4> Rn;
2800   bits<8> sh;
2801   let Inst{27-21} = 0b0110101;
2802   let Inst{5-4} = 0b01;
2803   let Inst{20-16} = sat_imm;
2804   let Inst{15-12} = Rd;
2805   let Inst{11-7} = sh{4-0};
2806   let Inst{6} = sh{5};
2807   let Inst{3-0} = Rn;
2808 }
2809
2810 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2811                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2812   bits<4> Rd;
2813   bits<4> sat_imm;
2814   bits<4> Rn;
2815   let Inst{27-20} = 0b01101010;
2816   let Inst{11-4} = 0b11110011;
2817   let Inst{15-12} = Rd;
2818   let Inst{19-16} = sat_imm;
2819   let Inst{3-0} = Rn;
2820 }
2821
2822 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
2823               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2824   bits<4> Rd;
2825   bits<5> sat_imm;
2826   bits<4> Rn;
2827   bits<8> sh;
2828   let Inst{27-21} = 0b0110111;
2829   let Inst{5-4} = 0b01;
2830   let Inst{15-12} = Rd;
2831   let Inst{11-7} = sh{4-0};
2832   let Inst{6} = sh{5};
2833   let Inst{20-16} = sat_imm;
2834   let Inst{3-0} = Rn;
2835 }
2836
2837 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
2838                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2839                 [/* For disassembly only; pattern left blank */]> {
2840   bits<4> Rd;
2841   bits<4> sat_imm;
2842   bits<4> Rn;
2843   let Inst{27-20} = 0b01101110;
2844   let Inst{11-4} = 0b11110011;
2845   let Inst{15-12} = Rd;
2846   let Inst{19-16} = sat_imm;
2847   let Inst{3-0} = Rn;
2848 }
2849
2850 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2851 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2852
2853 //===----------------------------------------------------------------------===//
2854 //  Bitwise Instructions.
2855 //
2856
2857 defm AND   : AsI1_bin_irs<0b0000, "and",
2858                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2859                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2860 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2861                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2862                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2863 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2864                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2865                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2866 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2867                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2868                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2869
2870 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
2871 // like in the actual instruction encoding. The complexity of mapping the mask
2872 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
2873 // instruction description.
2874 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2875                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2876                "bfc", "\t$Rd, $imm", "$src = $Rd",
2877                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2878                Requires<[IsARM, HasV6T2]> {
2879   bits<4> Rd;
2880   bits<10> imm;
2881   let Inst{27-21} = 0b0111110;
2882   let Inst{6-0}   = 0b0011111;
2883   let Inst{15-12} = Rd;
2884   let Inst{11-7}  = imm{4-0}; // lsb
2885   let Inst{20-16} = imm{9-5}; // msb
2886 }
2887
2888 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2889 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2890                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2891                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2892                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2893                                 bf_inv_mask_imm:$imm))]>,
2894                Requires<[IsARM, HasV6T2]> {
2895   bits<4> Rd;
2896   bits<4> Rn;
2897   bits<10> imm;
2898   let Inst{27-21} = 0b0111110;
2899   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2900   let Inst{15-12} = Rd;
2901   let Inst{11-7}  = imm{4-0}; // lsb
2902   let Inst{20-16} = imm{9-5}; // width
2903   let Inst{3-0}   = Rn;
2904 }
2905
2906 // GNU as only supports this form of bfi (w/ 4 arguments)
2907 let isAsmParserOnly = 1 in
2908 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2909                                    lsb_pos_imm:$lsb, width_imm:$width),
2910                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2911                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2912                []>, Requires<[IsARM, HasV6T2]> {
2913   bits<4> Rd;
2914   bits<4> Rn;
2915   bits<5> lsb;
2916   bits<5> width;
2917   let Inst{27-21} = 0b0111110;
2918   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2919   let Inst{15-12} = Rd;
2920   let Inst{11-7}  = lsb;
2921   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2922   let Inst{3-0}   = Rn;
2923 }
2924
2925 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2926                   "mvn", "\t$Rd, $Rm",
2927                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2928   bits<4> Rd;
2929   bits<4> Rm;
2930   let Inst{25} = 0;
2931   let Inst{19-16} = 0b0000;
2932   let Inst{11-4} = 0b00000000;
2933   let Inst{15-12} = Rd;
2934   let Inst{3-0} = Rm;
2935 }
2936 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2937                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2938                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2939   bits<4> Rd;
2940   bits<12> shift;
2941   let Inst{25} = 0;
2942   let Inst{19-16} = 0b0000;
2943   let Inst{15-12} = Rd;
2944   let Inst{11-5} = shift{11-5};
2945   let Inst{4} = 0;
2946   let Inst{3-0} = shift{3-0};
2947 }
2948 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2949                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2950                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2951   bits<4> Rd;
2952   bits<12> shift;
2953   let Inst{25} = 0;
2954   let Inst{19-16} = 0b0000;
2955   let Inst{15-12} = Rd;
2956   let Inst{11-8} = shift{11-8};
2957   let Inst{7} = 0;
2958   let Inst{6-5} = shift{6-5};
2959   let Inst{4} = 1;
2960   let Inst{3-0} = shift{3-0};
2961 }
2962 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2963 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2964                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2965                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2966   bits<4> Rd;
2967   bits<12> imm;
2968   let Inst{25} = 1;
2969   let Inst{19-16} = 0b0000;
2970   let Inst{15-12} = Rd;
2971   let Inst{11-0} = imm;
2972 }
2973
2974 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2975              (BICri GPR:$src, so_imm_not:$imm)>;
2976
2977 //===----------------------------------------------------------------------===//
2978 //  Multiply Instructions.
2979 //
2980 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2981              string opc, string asm, list<dag> pattern>
2982   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2983   bits<4> Rd;
2984   bits<4> Rm;
2985   bits<4> Rn;
2986   let Inst{19-16} = Rd;
2987   let Inst{11-8}  = Rm;
2988   let Inst{3-0}   = Rn;
2989 }
2990 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2991              string opc, string asm, list<dag> pattern>
2992   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2993   bits<4> RdLo;
2994   bits<4> RdHi;
2995   bits<4> Rm;
2996   bits<4> Rn;
2997   let Inst{19-16} = RdHi;
2998   let Inst{15-12} = RdLo;
2999   let Inst{11-8}  = Rm;
3000   let Inst{3-0}   = Rn;
3001 }
3002
3003 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3004 //        property. Remove them when it's possible to add those properties
3005 //        on an individual MachineInstr, not just an instuction description.
3006 let isCommutable = 1 in {
3007 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3008                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3009                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3010                    Requires<[IsARM, HasV6]> {
3011   let Inst{15-12} = 0b0000;
3012 }
3013
3014 let Constraints = "@earlyclobber $Rd" in
3015 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3016                                             pred:$p, cc_out:$s),
3017                           4, IIC_iMUL32,
3018                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3019                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3020                         Requires<[IsARM, NoV6]>;
3021 }
3022
3023 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3024                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3025                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3026                    Requires<[IsARM, HasV6]> {
3027   bits<4> Ra;
3028   let Inst{15-12} = Ra;
3029 }
3030
3031 let Constraints = "@earlyclobber $Rd" in
3032 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3033                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3034                           4, IIC_iMAC32,
3035                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3036                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3037                         Requires<[IsARM, NoV6]>;
3038
3039 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3040                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3041                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3042                    Requires<[IsARM, HasV6T2]> {
3043   bits<4> Rd;
3044   bits<4> Rm;
3045   bits<4> Rn;
3046   bits<4> Ra;
3047   let Inst{19-16} = Rd;
3048   let Inst{15-12} = Ra;
3049   let Inst{11-8}  = Rm;
3050   let Inst{3-0}   = Rn;
3051 }
3052
3053 // Extra precision multiplies with low / high results
3054 let neverHasSideEffects = 1 in {
3055 let isCommutable = 1 in {
3056 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3057                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3058                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3059                     Requires<[IsARM, HasV6]>;
3060
3061 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3062                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3063                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3064                     Requires<[IsARM, HasV6]>;
3065
3066 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3067 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3068                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3069                             4, IIC_iMUL64, [],
3070           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3071                            Requires<[IsARM, NoV6]>;
3072
3073 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3074                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3075                             4, IIC_iMUL64, [],
3076           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3077                            Requires<[IsARM, NoV6]>;
3078 }
3079 }
3080
3081 // Multiply + accumulate
3082 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3083                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3084                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3085                     Requires<[IsARM, HasV6]>;
3086 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3087                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3088                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3089                     Requires<[IsARM, HasV6]>;
3090
3091 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3092                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3093                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3094                     Requires<[IsARM, HasV6]> {
3095   bits<4> RdLo;
3096   bits<4> RdHi;
3097   bits<4> Rm;
3098   bits<4> Rn;
3099   let Inst{19-16} = RdLo;
3100   let Inst{15-12} = RdHi;
3101   let Inst{11-8}  = Rm;
3102   let Inst{3-0}   = Rn;
3103 }
3104
3105 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3106 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3107                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3108                               4, IIC_iMAC64, [],
3109           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3110                            Requires<[IsARM, NoV6]>;
3111 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3112                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3113                               4, IIC_iMAC64, [],
3114           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3115                            Requires<[IsARM, NoV6]>;
3116 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3117                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3118                               4, IIC_iMAC64, [],
3119           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3120                            Requires<[IsARM, NoV6]>;
3121 }
3122
3123 } // neverHasSideEffects
3124
3125 // Most significant word multiply
3126 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3127                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3128                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3129             Requires<[IsARM, HasV6]> {
3130   let Inst{15-12} = 0b1111;
3131 }
3132
3133 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3134                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3135                [/* For disassembly only; pattern left blank */]>,
3136             Requires<[IsARM, HasV6]> {
3137   let Inst{15-12} = 0b1111;
3138 }
3139
3140 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3141                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3142                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3143                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3144             Requires<[IsARM, HasV6]>;
3145
3146 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3147                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3148                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3149                [/* For disassembly only; pattern left blank */]>,
3150             Requires<[IsARM, HasV6]>;
3151
3152 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3153                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3154                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3155                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3156             Requires<[IsARM, HasV6]>;
3157
3158 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3159                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3160                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3161                [/* For disassembly only; pattern left blank */]>,
3162             Requires<[IsARM, HasV6]>;
3163
3164 multiclass AI_smul<string opc, PatFrag opnode> {
3165   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3166               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3167               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3168                                       (sext_inreg GPR:$Rm, i16)))]>,
3169            Requires<[IsARM, HasV5TE]>;
3170
3171   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3172               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3173               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3174                                       (sra GPR:$Rm, (i32 16))))]>,
3175            Requires<[IsARM, HasV5TE]>;
3176
3177   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3178               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3179               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3180                                       (sext_inreg GPR:$Rm, i16)))]>,
3181            Requires<[IsARM, HasV5TE]>;
3182
3183   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3184               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3185               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3186                                       (sra GPR:$Rm, (i32 16))))]>,
3187             Requires<[IsARM, HasV5TE]>;
3188
3189   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3190               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3191               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3192                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3193            Requires<[IsARM, HasV5TE]>;
3194
3195   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3196               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3197               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3198                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3199             Requires<[IsARM, HasV5TE]>;
3200 }
3201
3202
3203 multiclass AI_smla<string opc, PatFrag opnode> {
3204   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3205               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3206               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3207               [(set GPR:$Rd, (add GPR:$Ra,
3208                                (opnode (sext_inreg GPR:$Rn, i16),
3209                                        (sext_inreg GPR:$Rm, i16))))]>,
3210            Requires<[IsARM, HasV5TE]>;
3211
3212   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3213               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3214               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3215               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3216                                                    (sra GPR:$Rm, (i32 16)))))]>,
3217            Requires<[IsARM, HasV5TE]>;
3218
3219   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3220               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3221               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3222               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3223                                                 (sext_inreg GPR:$Rm, i16))))]>,
3224            Requires<[IsARM, HasV5TE]>;
3225
3226   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3227               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3228               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3229              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3230                                                    (sra GPR:$Rm, (i32 16)))))]>,
3231             Requires<[IsARM, HasV5TE]>;
3232
3233   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3234               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3235               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3236               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3237                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3238            Requires<[IsARM, HasV5TE]>;
3239
3240   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3241               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3242               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3243               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3244                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3245             Requires<[IsARM, HasV5TE]>;
3246 }
3247
3248 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3249 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3250
3251 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3252 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3253                       (ins GPR:$Rn, GPR:$Rm),
3254                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3255                       [/* For disassembly only; pattern left blank */]>,
3256               Requires<[IsARM, HasV5TE]>;
3257
3258 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3259                       (ins GPR:$Rn, GPR:$Rm),
3260                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3261                       [/* For disassembly only; pattern left blank */]>,
3262               Requires<[IsARM, HasV5TE]>;
3263
3264 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3265                       (ins GPR:$Rn, GPR:$Rm),
3266                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3267                       [/* For disassembly only; pattern left blank */]>,
3268               Requires<[IsARM, HasV5TE]>;
3269
3270 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3271                       (ins GPR:$Rn, GPR:$Rm),
3272                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3273                       [/* For disassembly only; pattern left blank */]>,
3274               Requires<[IsARM, HasV5TE]>;
3275
3276 // Helper class for AI_smld -- for disassembly only
3277 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3278                     InstrItinClass itin, string opc, string asm>
3279   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3280   bits<4> Rn;
3281   bits<4> Rm;
3282   let Inst{27-23} = 0b01110;
3283   let Inst{22}    = long;
3284   let Inst{21-20} = 0b00;
3285   let Inst{11-8}  = Rm;
3286   let Inst{7}     = 0;
3287   let Inst{6}     = sub;
3288   let Inst{5}     = swap;
3289   let Inst{4}     = 1;
3290   let Inst{3-0}   = Rn;
3291 }
3292 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3293                 InstrItinClass itin, string opc, string asm>
3294   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3295   bits<4> Rd;
3296   let Inst{15-12} = 0b1111;
3297   let Inst{19-16} = Rd;
3298 }
3299 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3300                 InstrItinClass itin, string opc, string asm>
3301   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3302   bits<4> Ra;
3303   bits<4> Rd;
3304   let Inst{19-16} = Rd;
3305   let Inst{15-12} = Ra;
3306 }
3307 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3308                   InstrItinClass itin, string opc, string asm>
3309   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3310   bits<4> RdLo;
3311   bits<4> RdHi;
3312   let Inst{19-16} = RdHi;
3313   let Inst{15-12} = RdLo;
3314 }
3315
3316 multiclass AI_smld<bit sub, string opc> {
3317
3318   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3319                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3320
3321   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3322                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3323
3324   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3325                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3326                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3327
3328   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3329                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3330                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3331
3332 }
3333
3334 defm SMLA : AI_smld<0, "smla">;
3335 defm SMLS : AI_smld<1, "smls">;
3336
3337 multiclass AI_sdml<bit sub, string opc> {
3338
3339   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3340                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3341   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3342                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3343 }
3344
3345 defm SMUA : AI_sdml<0, "smua">;
3346 defm SMUS : AI_sdml<1, "smus">;
3347
3348 //===----------------------------------------------------------------------===//
3349 //  Misc. Arithmetic Instructions.
3350 //
3351
3352 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3353               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3354               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3355
3356 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3357               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3358               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3359            Requires<[IsARM, HasV6T2]>;
3360
3361 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3362               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3363               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3364
3365 let AddedComplexity = 5 in
3366 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3367                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3368                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3369                Requires<[IsARM, HasV6]>;
3370
3371 let AddedComplexity = 5 in
3372 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3373                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3374                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3375                Requires<[IsARM, HasV6]>;
3376
3377 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3378                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3379                (REVSH GPR:$Rm)>;
3380
3381 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3382                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3383                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3384                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3385                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3386                                        0xFFFF0000)))]>,
3387                Requires<[IsARM, HasV6]>;
3388
3389 // Alternate cases for PKHBT where identities eliminate some nodes.
3390 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3391                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3392 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3393                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3394
3395 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3396 // will match the pattern below.
3397 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3398                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3399                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3400                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3401                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3402                                        0xFFFF)))]>,
3403                Requires<[IsARM, HasV6]>;
3404
3405 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3406 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3407 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3408                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3409 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3410                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3411                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3412
3413 //===----------------------------------------------------------------------===//
3414 //  Comparison Instructions...
3415 //
3416
3417 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3418                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3419                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3420
3421 // ARMcmpZ can re-use the above instruction definitions.
3422 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3423              (CMPri   GPR:$src, so_imm:$imm)>;
3424 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3425              (CMPrr   GPR:$src, GPR:$rhs)>;
3426 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3427              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3428 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3429              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3430
3431 // FIXME: We have to be careful when using the CMN instruction and comparison
3432 // with 0. One would expect these two pieces of code should give identical
3433 // results:
3434 //
3435 //   rsbs r1, r1, 0
3436 //   cmp  r0, r1
3437 //   mov  r0, #0
3438 //   it   ls
3439 //   mov  r0, #1
3440 //
3441 // and:
3442 //
3443 //   cmn  r0, r1
3444 //   mov  r0, #0
3445 //   it   ls
3446 //   mov  r0, #1
3447 //
3448 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3449 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3450 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3451 // value of r0 and the carry bit (because the "carry bit" parameter to
3452 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3453 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3454 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3455 // parameter to AddWithCarry is defined as 0).
3456 //
3457 // When x is 0 and unsigned:
3458 //
3459 //    x = 0
3460 //   ~x = 0xFFFF FFFF
3461 //   ~x + 1 = 0x1 0000 0000
3462 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3463 //
3464 // Therefore, we should disable CMN when comparing against zero, until we can
3465 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3466 // when it's a comparison which doesn't look at the 'carry' flag).
3467 //
3468 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3469 //
3470 // This is related to <rdar://problem/7569620>.
3471 //
3472 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3473 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3474
3475 // Note that TST/TEQ don't set all the same flags that CMP does!
3476 defm TST  : AI1_cmp_irs<0b1000, "tst",
3477                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3478                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3479 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3480                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3481                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3482
3483 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3484                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3485                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3486
3487 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3488 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3489
3490 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3491              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3492
3493 // Pseudo i64 compares for some floating point compares.
3494 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3495     Defs = [CPSR] in {
3496 def BCCi64 : PseudoInst<(outs),
3497     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3498      IIC_Br,
3499     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3500
3501 def BCCZi64 : PseudoInst<(outs),
3502      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3503     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3504 } // usesCustomInserter
3505
3506
3507 // Conditional moves
3508 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3509 // a two-value operand where a dag node expects two operands. :(
3510 let neverHasSideEffects = 1 in {
3511 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3512                            4, IIC_iCMOVr,
3513   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3514       RegConstraint<"$false = $Rd">;
3515 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3516                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3517                            4, IIC_iCMOVsr,
3518   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3519       RegConstraint<"$false = $Rd">;
3520 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3521                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3522                            4, IIC_iCMOVsr,
3523   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3524       RegConstraint<"$false = $Rd">;
3525
3526
3527 let isMoveImm = 1 in
3528 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3529                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3530                              4, IIC_iMOVi,
3531                              []>,
3532       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3533
3534 let isMoveImm = 1 in
3535 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3536                            (ins GPR:$false, so_imm:$imm, pred:$p),
3537                            4, IIC_iCMOVi,
3538    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3539       RegConstraint<"$false = $Rd">;
3540
3541 // Two instruction predicate mov immediate.
3542 let isMoveImm = 1 in
3543 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3544                                 (ins GPR:$false, i32imm:$src, pred:$p),
3545                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3546
3547 let isMoveImm = 1 in
3548 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3549                            (ins GPR:$false, so_imm:$imm, pred:$p),
3550                            4, IIC_iCMOVi,
3551  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3552                 RegConstraint<"$false = $Rd">;
3553 } // neverHasSideEffects
3554
3555 //===----------------------------------------------------------------------===//
3556 // Atomic operations intrinsics
3557 //
3558
3559 def MemBarrierOptOperand : AsmOperandClass {
3560   let Name = "MemBarrierOpt";
3561   let ParserMethod = "parseMemBarrierOptOperand";
3562 }
3563 def memb_opt : Operand<i32> {
3564   let PrintMethod = "printMemBOption";
3565   let ParserMatchClass = MemBarrierOptOperand;
3566 }
3567
3568 // memory barriers protect the atomic sequences
3569 let hasSideEffects = 1 in {
3570 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3571                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3572                 Requires<[IsARM, HasDB]> {
3573   bits<4> opt;
3574   let Inst{31-4} = 0xf57ff05;
3575   let Inst{3-0} = opt;
3576 }
3577 }
3578
3579 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3580                 "dsb", "\t$opt", []>,
3581                 Requires<[IsARM, HasDB]> {
3582   bits<4> opt;
3583   let Inst{31-4} = 0xf57ff04;
3584   let Inst{3-0} = opt;
3585 }
3586
3587 // ISB has only full system option
3588 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3589                 "isb", "\t$opt", []>,
3590                 Requires<[IsARM, HasDB]> {
3591   bits<4> opt;
3592   let Inst{31-4} = 0xf57ff06;
3593   let Inst{3-0} = opt;
3594 }
3595
3596 let usesCustomInserter = 1 in {
3597   let Uses = [CPSR] in {
3598     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3599       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3600       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3601     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3602       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3603       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3604     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3605       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3606       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3607     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3608       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3609       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3610     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3611       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3612       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3613     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3614       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3615       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3616     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3617       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3618       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3619     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3620       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3621       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3622     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3623       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3624       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3625     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3626       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3627       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3628     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3629       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3630       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3631     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3632       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3633       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3634     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3635       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3636       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3637     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3638       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3639       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3640     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3641       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3642       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3643     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3644       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3645       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3646     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3647       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3648       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3649     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3650       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3651       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3652     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3653       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3654       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3655     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3656       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3657       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3658     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3659       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3660       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3661     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3662       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3663       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3664     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3665       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3666       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3667     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3668       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3669       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3670     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3671       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3672       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3673     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3674       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3675       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3676     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3677       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3678       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3679     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3680       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3681       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3682     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3683       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3684       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3685     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3686       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3687       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3688
3689     def ATOMIC_SWAP_I8 : PseudoInst<
3690       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3691       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3692     def ATOMIC_SWAP_I16 : PseudoInst<
3693       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3694       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3695     def ATOMIC_SWAP_I32 : PseudoInst<
3696       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3697       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3698
3699     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3700       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3701       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3702     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3703       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3704       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3705     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3706       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3707       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3708 }
3709 }
3710
3711 let mayLoad = 1 in {
3712 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3713                     "ldrexb", "\t$Rt, $addr", []>;
3714 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3715                     "ldrexh", "\t$Rt, $addr", []>;
3716 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3717                     "ldrex", "\t$Rt, $addr", []>;
3718 let hasExtraDefRegAllocReq = 1 in
3719   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3720                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3721 }
3722
3723 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3724 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3725                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3726 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3727                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3728 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3729                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3730 }
3731
3732 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3733 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3734                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3735                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3736
3737 // Clear-Exclusive is for disassembly only.
3738 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3739                 [/* For disassembly only; pattern left blank */]>,
3740             Requires<[IsARM, HasV7]>  {
3741   let Inst{31-0} = 0b11110101011111111111000000011111;
3742 }
3743
3744 // SWP/SWPB are deprecated in V6/V7.
3745 let mayLoad = 1, mayStore = 1 in {
3746 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swp", []>;
3747 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swpb", []>;
3748 }
3749
3750 //===----------------------------------------------------------------------===//
3751 // Coprocessor Instructions.
3752 //
3753
3754 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3755             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3756             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3757             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3758                           imm:$CRm, imm:$opc2)]> {
3759   bits<4> opc1;
3760   bits<4> CRn;
3761   bits<4> CRd;
3762   bits<4> cop;
3763   bits<3> opc2;
3764   bits<4> CRm;
3765
3766   let Inst{3-0}   = CRm;
3767   let Inst{4}     = 0;
3768   let Inst{7-5}   = opc2;
3769   let Inst{11-8}  = cop;
3770   let Inst{15-12} = CRd;
3771   let Inst{19-16} = CRn;
3772   let Inst{23-20} = opc1;
3773 }
3774
3775 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3776                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3777                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3778                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3779                               imm:$CRm, imm:$opc2)]> {
3780   let Inst{31-28} = 0b1111;
3781   bits<4> opc1;
3782   bits<4> CRn;
3783   bits<4> CRd;
3784   bits<4> cop;
3785   bits<3> opc2;
3786   bits<4> CRm;
3787
3788   let Inst{3-0}   = CRm;
3789   let Inst{4}     = 0;
3790   let Inst{7-5}   = opc2;
3791   let Inst{11-8}  = cop;
3792   let Inst{15-12} = CRd;
3793   let Inst{19-16} = CRn;
3794   let Inst{23-20} = opc1;
3795 }
3796
3797 class ACI<dag oops, dag iops, string opc, string asm,
3798           IndexMode im = IndexModeNone>
3799   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3800          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3801   let Inst{27-25} = 0b110;
3802 }
3803
3804 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3805
3806   def _OFFSET : ACI<(outs),
3807       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3808       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3809     let Inst{31-28} = op31_28;
3810     let Inst{24} = 1; // P = 1
3811     let Inst{21} = 0; // W = 0
3812     let Inst{22} = 0; // D = 0
3813     let Inst{20} = load;
3814   }
3815
3816   def _PRE : ACI<(outs),
3817       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3818       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3819     let Inst{31-28} = op31_28;
3820     let Inst{24} = 1; // P = 1
3821     let Inst{21} = 1; // W = 1
3822     let Inst{22} = 0; // D = 0
3823     let Inst{20} = load;
3824   }
3825
3826   def _POST : ACI<(outs),
3827       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3828       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3829     let Inst{31-28} = op31_28;
3830     let Inst{24} = 0; // P = 0
3831     let Inst{21} = 1; // W = 1
3832     let Inst{22} = 0; // D = 0
3833     let Inst{20} = load;
3834   }
3835
3836   def _OPTION : ACI<(outs),
3837       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3838             ops),
3839       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3840     let Inst{31-28} = op31_28;
3841     let Inst{24} = 0; // P = 0
3842     let Inst{23} = 1; // U = 1
3843     let Inst{21} = 0; // W = 0
3844     let Inst{22} = 0; // D = 0
3845     let Inst{20} = load;
3846   }
3847
3848   def L_OFFSET : ACI<(outs),
3849       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3850       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3851     let Inst{31-28} = op31_28;
3852     let Inst{24} = 1; // P = 1
3853     let Inst{21} = 0; // W = 0
3854     let Inst{22} = 1; // D = 1
3855     let Inst{20} = load;
3856   }
3857
3858   def L_PRE : ACI<(outs),
3859       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3860       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3861       IndexModePre> {
3862     let Inst{31-28} = op31_28;
3863     let Inst{24} = 1; // P = 1
3864     let Inst{21} = 1; // W = 1
3865     let Inst{22} = 1; // D = 1
3866     let Inst{20} = load;
3867   }
3868
3869   def L_POST : ACI<(outs),
3870       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3871       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3872       IndexModePost> {
3873     let Inst{31-28} = op31_28;
3874     let Inst{24} = 0; // P = 0
3875     let Inst{21} = 1; // W = 1
3876     let Inst{22} = 1; // D = 1
3877     let Inst{20} = load;
3878   }
3879
3880   def L_OPTION : ACI<(outs),
3881       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3882             ops),
3883       !strconcat(!strconcat(opc, "l"), cond),
3884       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3885     let Inst{31-28} = op31_28;
3886     let Inst{24} = 0; // P = 0
3887     let Inst{23} = 1; // U = 1
3888     let Inst{21} = 0; // W = 0
3889     let Inst{22} = 1; // D = 1
3890     let Inst{20} = load;
3891   }
3892 }
3893
3894 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3895 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3896 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3897 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3898
3899 //===----------------------------------------------------------------------===//
3900 // Move between coprocessor and ARM core register -- for disassembly only
3901 //
3902
3903 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3904                 list<dag> pattern>
3905   : ABI<0b1110, oops, iops, NoItinerary, opc,
3906         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3907   let Inst{20} = direction;
3908   let Inst{4} = 1;
3909
3910   bits<4> Rt;
3911   bits<4> cop;
3912   bits<3> opc1;
3913   bits<3> opc2;
3914   bits<4> CRm;
3915   bits<4> CRn;
3916
3917   let Inst{15-12} = Rt;
3918   let Inst{11-8}  = cop;
3919   let Inst{23-21} = opc1;
3920   let Inst{7-5}   = opc2;
3921   let Inst{3-0}   = CRm;
3922   let Inst{19-16} = CRn;
3923 }
3924
3925 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3926                     (outs),
3927                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3928                          c_imm:$CRm, imm0_7:$opc2),
3929                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3930                                   imm:$CRm, imm:$opc2)]>;
3931 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3932                     (outs GPR:$Rt),
3933                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3934                          imm0_7:$opc2), []>;
3935
3936 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3937              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3938
3939 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3940                  list<dag> pattern>
3941   : ABXI<0b1110, oops, iops, NoItinerary,
3942          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3943   let Inst{31-28} = 0b1111;
3944   let Inst{20} = direction;
3945   let Inst{4} = 1;
3946
3947   bits<4> Rt;
3948   bits<4> cop;
3949   bits<3> opc1;
3950   bits<3> opc2;
3951   bits<4> CRm;
3952   bits<4> CRn;
3953
3954   let Inst{15-12} = Rt;
3955   let Inst{11-8}  = cop;
3956   let Inst{23-21} = opc1;
3957   let Inst{7-5}   = opc2;
3958   let Inst{3-0}   = CRm;
3959   let Inst{19-16} = CRn;
3960 }
3961
3962 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3963                       (outs),
3964                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3965                            c_imm:$CRm, imm0_7:$opc2),
3966                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3967                                      imm:$CRm, imm:$opc2)]>;
3968 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3969                       (outs GPR:$Rt),
3970                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3971                            imm0_7:$opc2), []>;
3972
3973 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3974                               imm:$CRm, imm:$opc2),
3975                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3976
3977 class MovRRCopro<string opc, bit direction,
3978                  list<dag> pattern = [/* For disassembly only */]>
3979   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3980         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3981         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3982   let Inst{23-21} = 0b010;
3983   let Inst{20} = direction;
3984
3985   bits<4> Rt;
3986   bits<4> Rt2;
3987   bits<4> cop;
3988   bits<4> opc1;
3989   bits<4> CRm;
3990
3991   let Inst{15-12} = Rt;
3992   let Inst{19-16} = Rt2;
3993   let Inst{11-8}  = cop;
3994   let Inst{7-4}   = opc1;
3995   let Inst{3-0}   = CRm;
3996 }
3997
3998 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3999                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4000                                      imm:$CRm)]>;
4001 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4002
4003 class MovRRCopro2<string opc, bit direction,
4004                   list<dag> pattern = [/* For disassembly only */]>
4005   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4006          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4007          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4008   let Inst{31-28} = 0b1111;
4009   let Inst{23-21} = 0b010;
4010   let Inst{20} = direction;
4011
4012   bits<4> Rt;
4013   bits<4> Rt2;
4014   bits<4> cop;
4015   bits<4> opc1;
4016   bits<4> CRm;
4017
4018   let Inst{15-12} = Rt;
4019   let Inst{19-16} = Rt2;
4020   let Inst{11-8}  = cop;
4021   let Inst{7-4}   = opc1;
4022   let Inst{3-0}   = CRm;
4023 }
4024
4025 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4026                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4027                                         imm:$CRm)]>;
4028 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4029
4030 //===----------------------------------------------------------------------===//
4031 // Move between special register and ARM core register
4032 //
4033
4034 // Move to ARM core register from Special Register
4035 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4036               "mrs", "\t$Rd, apsr", []> {
4037   bits<4> Rd;
4038   let Inst{23-16} = 0b00001111;
4039   let Inst{15-12} = Rd;
4040   let Inst{7-4} = 0b0000;
4041 }
4042
4043 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4044
4045 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4046                  "mrs", "\t$Rd, spsr", []> {
4047   bits<4> Rd;
4048   let Inst{23-16} = 0b01001111;
4049   let Inst{15-12} = Rd;
4050   let Inst{7-4} = 0b0000;
4051 }
4052
4053 // Move from ARM core register to Special Register
4054 //
4055 // No need to have both system and application versions, the encodings are the
4056 // same and the assembly parser has no way to distinguish between them. The mask
4057 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4058 // the mask with the fields to be accessed in the special register.
4059 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4060               "msr", "\t$mask, $Rn", []> {
4061   bits<5> mask;
4062   bits<4> Rn;
4063
4064   let Inst{23} = 0;
4065   let Inst{22} = mask{4}; // R bit
4066   let Inst{21-20} = 0b10;
4067   let Inst{19-16} = mask{3-0};
4068   let Inst{15-12} = 0b1111;
4069   let Inst{11-4} = 0b00000000;
4070   let Inst{3-0} = Rn;
4071 }
4072
4073 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4074                "msr", "\t$mask, $a", []> {
4075   bits<5> mask;
4076   bits<12> a;
4077
4078   let Inst{23} = 0;
4079   let Inst{22} = mask{4}; // R bit
4080   let Inst{21-20} = 0b10;
4081   let Inst{19-16} = mask{3-0};
4082   let Inst{15-12} = 0b1111;
4083   let Inst{11-0} = a;
4084 }
4085
4086 //===----------------------------------------------------------------------===//
4087 // TLS Instructions
4088 //
4089
4090 // __aeabi_read_tp preserves the registers r1-r3.
4091 // This is a pseudo inst so that we can get the encoding right,
4092 // complete with fixup for the aeabi_read_tp function.
4093 let isCall = 1,
4094   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4095   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4096                [(set R0, ARMthread_pointer)]>;
4097 }
4098
4099 //===----------------------------------------------------------------------===//
4100 // SJLJ Exception handling intrinsics
4101 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4102 //   address and save #0 in R0 for the non-longjmp case.
4103 //   Since by its nature we may be coming from some other function to get
4104 //   here, and we're using the stack frame for the containing function to
4105 //   save/restore registers, we can't keep anything live in regs across
4106 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4107 //   when we get here from a longjmp(). We force everything out of registers
4108 //   except for our own input by listing the relevant registers in Defs. By
4109 //   doing so, we also cause the prologue/epilogue code to actively preserve
4110 //   all of the callee-saved resgisters, which is exactly what we want.
4111 //   A constant value is passed in $val, and we use the location as a scratch.
4112 //
4113 // These are pseudo-instructions and are lowered to individual MC-insts, so
4114 // no encoding information is necessary.
4115 let Defs =
4116   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4117     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4118   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4119                                NoItinerary,
4120                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4121                            Requires<[IsARM, HasVFP2]>;
4122 }
4123
4124 let Defs =
4125   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4126   hasSideEffects = 1, isBarrier = 1 in {
4127   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4128                                    NoItinerary,
4129                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4130                                 Requires<[IsARM, NoVFP]>;
4131 }
4132
4133 // FIXME: Non-Darwin version(s)
4134 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4135     Defs = [ R7, LR, SP ] in {
4136 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4137                              NoItinerary,
4138                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4139                                 Requires<[IsARM, IsDarwin]>;
4140 }
4141
4142 // eh.sjlj.dispatchsetup pseudo-instruction.
4143 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4144 // handled when the pseudo is expanded (which happens before any passes
4145 // that need the instruction size).
4146 let isBarrier = 1, hasSideEffects = 1 in
4147 def Int_eh_sjlj_dispatchsetup :
4148  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4149             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4150               Requires<[IsDarwin]>;
4151
4152 //===----------------------------------------------------------------------===//
4153 // Non-Instruction Patterns
4154 //
4155
4156 // ARMv4 indirect branch using (MOVr PC, dst)
4157 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4158   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4159                     4, IIC_Br, [(brind GPR:$dst)],
4160                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4161                   Requires<[IsARM, NoV4T]>;
4162
4163 // Large immediate handling.
4164
4165 // 32-bit immediate using two piece so_imms or movw + movt.
4166 // This is a single pseudo instruction, the benefit is that it can be remat'd
4167 // as a single unit instead of having to handle reg inputs.
4168 // FIXME: Remove this when we can do generalized remat.
4169 let isReMaterializable = 1, isMoveImm = 1 in
4170 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4171                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4172                            Requires<[IsARM]>;
4173
4174 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4175 // It also makes it possible to rematerialize the instructions.
4176 // FIXME: Remove this when we can do generalized remat and when machine licm
4177 // can properly the instructions.
4178 let isReMaterializable = 1 in {
4179 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4180                               IIC_iMOVix2addpc,
4181                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4182                         Requires<[IsARM, UseMovt]>;
4183
4184 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4185                              IIC_iMOVix2,
4186                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4187                         Requires<[IsARM, UseMovt]>;
4188
4189 let AddedComplexity = 10 in
4190 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4191                                 IIC_iMOVix2ld,
4192                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4193                     Requires<[IsARM, UseMovt]>;
4194 } // isReMaterializable
4195
4196 // ConstantPool, GlobalAddress, and JumpTable
4197 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4198             Requires<[IsARM, DontUseMovt]>;
4199 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4200 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4201             Requires<[IsARM, UseMovt]>;
4202 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4203              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4204
4205 // TODO: add,sub,and, 3-instr forms?
4206
4207 // Tail calls
4208 def : ARMPat<(ARMtcret tcGPR:$dst),
4209           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4210
4211 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4212           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4213
4214 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4215           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4216
4217 def : ARMPat<(ARMtcret tcGPR:$dst),
4218           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4219
4220 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4221           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4222
4223 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4224           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4225
4226 // Direct calls
4227 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4228       Requires<[IsARM, IsNotDarwin]>;
4229 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4230       Requires<[IsARM, IsDarwin]>;
4231
4232 // zextload i1 -> zextload i8
4233 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4234 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4235
4236 // extload -> zextload
4237 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4238 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4239 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4240 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4241
4242 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4243
4244 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4245 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4246
4247 // smul* and smla*
4248 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4249                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4250                  (SMULBB GPR:$a, GPR:$b)>;
4251 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4252                  (SMULBB GPR:$a, GPR:$b)>;
4253 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4254                       (sra GPR:$b, (i32 16))),
4255                  (SMULBT GPR:$a, GPR:$b)>;
4256 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4257                  (SMULBT GPR:$a, GPR:$b)>;
4258 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4259                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4260                  (SMULTB GPR:$a, GPR:$b)>;
4261 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4262                 (SMULTB GPR:$a, GPR:$b)>;
4263 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4264                       (i32 16)),
4265                  (SMULWB GPR:$a, GPR:$b)>;
4266 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4267                  (SMULWB GPR:$a, GPR:$b)>;
4268
4269 def : ARMV5TEPat<(add GPR:$acc,
4270                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4271                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4272                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4273 def : ARMV5TEPat<(add GPR:$acc,
4274                       (mul sext_16_node:$a, sext_16_node:$b)),
4275                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4276 def : ARMV5TEPat<(add GPR:$acc,
4277                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4278                            (sra GPR:$b, (i32 16)))),
4279                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4280 def : ARMV5TEPat<(add GPR:$acc,
4281                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4282                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4283 def : ARMV5TEPat<(add GPR:$acc,
4284                       (mul (sra GPR:$a, (i32 16)),
4285                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4286                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4287 def : ARMV5TEPat<(add GPR:$acc,
4288                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4289                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4290 def : ARMV5TEPat<(add GPR:$acc,
4291                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4292                            (i32 16))),
4293                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4294 def : ARMV5TEPat<(add GPR:$acc,
4295                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4296                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4297
4298
4299 // Pre-v7 uses MCR for synchronization barriers.
4300 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4301          Requires<[IsARM, HasV6]>;
4302
4303 // SXT/UXT with no rotate
4304 let AddedComplexity = 16 in {
4305 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4306 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4307 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4308 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4309                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4310 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4311                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4312 }
4313
4314 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4315 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4316
4317 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4318                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4319 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4320                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4321
4322 //===----------------------------------------------------------------------===//
4323 // Thumb Support
4324 //
4325
4326 include "ARMInstrThumb.td"
4327
4328 //===----------------------------------------------------------------------===//
4329 // Thumb2 Support
4330 //
4331
4332 include "ARMInstrThumb2.td"
4333
4334 //===----------------------------------------------------------------------===//
4335 // Floating Point Support
4336 //
4337
4338 include "ARMInstrVFP.td"
4339
4340 //===----------------------------------------------------------------------===//
4341 // Advanced SIMD (NEON) Support
4342 //
4343
4344 include "ARMInstrNEON.td"
4345
4346 //===----------------------------------------------------------------------===//
4347 // Assembler aliases
4348 //
4349
4350 // Memory barriers
4351 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4352 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4353 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4354
4355 // System instructions
4356 def : MnemonicAlias<"swi", "svc">;
4357
4358 // Load / Store Multiple
4359 def : MnemonicAlias<"ldmfd", "ldm">;
4360 def : MnemonicAlias<"ldmia", "ldm">;
4361 def : MnemonicAlias<"stmfd", "stmdb">;
4362 def : MnemonicAlias<"stmia", "stm">;
4363 def : MnemonicAlias<"stmea", "stm">;
4364
4365 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4366 // shift amount is zero (i.e., unspecified).
4367 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4368                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4369 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4370                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4371
4372 // PUSH/POP aliases for STM/LDM
4373 def : InstAlias<"push${p} $regs",
4374                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4375 def : InstAlias<"pop${p} $regs",
4376                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4377
4378 // RSB two-operand forms (optional explicit destination operand)
4379 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4380                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4381          Requires<[IsARM]>;
4382 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4383                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4384          Requires<[IsARM]>;
4385 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4386                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4387                         cc_out:$s)>, Requires<[IsARM]>;
4388 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4389                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4390                         cc_out:$s)>, Requires<[IsARM]>;
4391 // RSC two-operand forms (optional explicit destination operand)
4392 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4393                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4394          Requires<[IsARM]>;
4395 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4396                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4397          Requires<[IsARM]>;
4398 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4399                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4400                         cc_out:$s)>, Requires<[IsARM]>;
4401 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4402                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4403                         cc_out:$s)>, Requires<[IsARM]>;
4404
4405 // SSAT/USAT optional shift operand.
4406 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4407                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4408 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4409                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4410
4411
4412 // Extend instruction optional rotate operand.
4413 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4414                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4415 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4416                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4417 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4418                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4419 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4420 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4421 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4422
4423 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4424                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4425 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4426                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4427 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4428                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4429 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4430 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4431 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;