lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                                  SDTCisInt<2>]>;
  49
  50 def SDT_ARMMEMBARRIERV7  : SDTypeProfile<0, 0, []>;
  51 def SDT_ARMSYNCBARRIERV7 : SDTypeProfile<0, 0, []>;
  52 def SDT_ARMMEMBARRIERV6  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  53 def SDT_ARMSYNCBARRIERV6 : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  54
  55 // Node definitions.
  56 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  57 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  58
  59 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  60                               [SDNPHasChain, SDNPOutFlag]>;
  61 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  62                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  63
  64 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  65                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  66                                SDNPVariadic]>;
  67 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  68                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  69                                SDNPVariadic]>;
  70 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  71                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  72                                SDNPVariadic]>;
  73
  74 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  75                               [SDNPHasChain, SDNPOptInFlag]>;
  76
  77 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  78                               [SDNPInFlag]>;
  79 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  80                               [SDNPInFlag]>;
  81
  82 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  83                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  84
  85 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  86                               [SDNPHasChain]>;
  87 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  88                               [SDNPHasChain]>;
  89
  90 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  91                               [SDNPOutFlag]>;
  92
  93 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  94                               [SDNPOutFlag,SDNPCommutative]>;
  95
  96 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  97
  98 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  99 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 100 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 101
 102 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 103 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
 104
 105 def ARMMemBarrierV7  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV7,
 106                               [SDNPHasChain]>;
 107 def ARMSyncBarrierV7 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV7,
 108                               [SDNPHasChain]>;
 109 def ARMMemBarrierV6  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV6,
 110                               [SDNPHasChain]>;
 111 def ARMSyncBarrierV6 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV6,
 112                               [SDNPHasChain]>;
 113
 114 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 115
 116 //===----------------------------------------------------------------------===//
 117 // ARM Instruction Predicate Definitions.
 118 //
 119 def HasV4T    : Predicate<"Subtarget->hasV4TOps()">;
 120 def NoV4T     : Predicate<"!Subtarget->hasV4TOps()">;
 121 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 122 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 123 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 124 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 125 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 126 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 127 def NoVFP     : Predicate<"!Subtarget->hasVFP2()">;
 128 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 129 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 130 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 131 def HasDivide : Predicate<"Subtarget->hasDivide()">;
 132 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">;
 133 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 134 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 135 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 136 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 137 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 138 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 139 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 140 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 141
 142 // FIXME: Eventually this will be just "hasV6T2Ops".
 143 def UseMovt   : Predicate<"Subtarget->useMovt()">;
 144 def DontUseMovt : Predicate<"!Subtarget->useMovt()">;
 145
 146 def UseVMLx   : Predicate<"Subtarget->useVMLx()">;
 147
 148 //===----------------------------------------------------------------------===//
 149 // ARM Flag Definitions.
 150
 151 class RegConstraint<string C> {
 152   string Constraints = C;
 153 }
 154
 155 //===----------------------------------------------------------------------===//
 156 //  ARM specific transformation functions and pattern fragments.
 157 //
 158
 159 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 160 // so_imm_neg def below.
 161 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 162   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 163 }]>;
 164
 165 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 166 // so_imm_not def below.
 167 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 168   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 169 }]>;
 170
 171 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 172 def rot_imm : PatLeaf<(i32 imm), [{
 173   int32_t v = (int32_t)N->getZExtValue();
 174   return v == 8 || v == 16 || v == 24;
 175 }]>;
 176
 177 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 178 def imm1_15 : PatLeaf<(i32 imm), [{
 179   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 180 }]>;
 181
 182 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 183 def imm16_31 : PatLeaf<(i32 imm), [{
 184   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 185 }]>;
 186
 187 def so_imm_neg :
 188   PatLeaf<(imm), [{
 189     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 190   }], so_imm_neg_XFORM>;
 191
 192 def so_imm_not :
 193   PatLeaf<(imm), [{
 194     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 195   }], so_imm_not_XFORM>;
 196
 197 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 198 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 199   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 200 }]>;
 201
 202 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 203 /// e.g., 0xf000ffff
 204 def bf_inv_mask_imm : Operand<i32>,
 205                       PatLeaf<(imm), [{
 206   uint32_t v = (uint32_t)N->getZExtValue();
 207   if (v == 0xffffffff)
 208     return 0;
 209   // there can be 1's on either or both "outsides", all the "inside"
 210   // bits must be 0's
 211   unsigned int lsb = 0, msb = 31;
 212   while (v & (1 << msb)) --msb;
 213   while (v & (1 << lsb)) ++lsb;
 214   for (unsigned int i = lsb; i <= msb; ++i) {
 215     if (v & (1 << i))
 216       return 0;
 217   }
 218   return 1;
 219 }] > {
 220   let PrintMethod = "printBitfieldInvMaskImmOperand";
 221 }
 222
 223 /// Split a 32-bit immediate into two 16 bit parts.
 224 def lo16 : SDNodeXForm<imm, [{
 225   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 226                                    MVT::i32);
 227 }]>;
 228
 229 def hi16 : SDNodeXForm<imm, [{
 230   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 231 }]>;
 232
 233 def lo16AllZero : PatLeaf<(i32 imm), [{
 234   // Returns true if all low 16-bits are 0.
 235   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 236 }], hi16>;
 237
 238 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 239 /// [0.65535].
 240 def imm0_65535 : PatLeaf<(i32 imm), [{
 241   return (uint32_t)N->getZExtValue() < 65536;
 242 }]>;
 243
 244 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 245 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 246
 247 /// adde and sube predicates - True based on whether the carry flag output
 248 /// will be needed or not.
 249 def adde_dead_carry :
 250   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 251   [{return !N->hasAnyUseOfValue(1);}]>;
 252 def sube_dead_carry :
 253   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 254   [{return !N->hasAnyUseOfValue(1);}]>;
 255 def adde_live_carry :
 256   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 257   [{return N->hasAnyUseOfValue(1);}]>;
 258 def sube_live_carry :
 259   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 260   [{return N->hasAnyUseOfValue(1);}]>;
 261
 262 //===----------------------------------------------------------------------===//
 263 // Operand Definitions.
 264 //
 265
 266 // Branch target.
 267 def brtarget : Operand<OtherVT>;
 268
 269 // A list of registers separated by comma. Used by load/store multiple.
 270 def reglist : Operand<i32> {
 271   let PrintMethod = "printRegisterList";
 272 }
 273
 274 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 275 def cpinst_operand : Operand<i32> {
 276   let PrintMethod = "printCPInstOperand";
 277 }
 278
 279 def jtblock_operand : Operand<i32> {
 280   let PrintMethod = "printJTBlockOperand";
 281 }
 282 def jt2block_operand : Operand<i32> {
 283   let PrintMethod = "printJT2BlockOperand";
 284 }
 285
 286 // Local PC labels.
 287 def pclabel : Operand<i32> {
 288   let PrintMethod = "printPCLabel";
 289 }
 290
 291 // shifter_operand operands: so_reg and so_imm.
 292 def so_reg : Operand<i32>,    // reg reg imm
 293              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 294                             [shl,srl,sra,rotr]> {
 295   let PrintMethod = "printSORegOperand";
 296   let MIOperandInfo = (ops GPR, GPR, i32imm);
 297 }
 298
 299 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 300 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 301 // represented in the imm field in the same 12-bit form that they are encoded
 302 // into so_imm instructions: the 8-bit immediate is the least significant bits
 303 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 304 def so_imm : Operand<i32>,
 305              PatLeaf<(imm), [{
 306       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 307     }]> {
 308   let PrintMethod = "printSOImmOperand";
 309 }
 310
 311 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 312 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 313 // get the first/second pieces.
 314 def so_imm2part : Operand<i32>,
 315                   PatLeaf<(imm), [{
 316       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 317     }]> {
 318   let PrintMethod = "printSOImm2PartOperand";
 319 }
 320
 321 def so_imm2part_1 : SDNodeXForm<imm, [{
 322   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 323   return CurDAG->getTargetConstant(V, MVT::i32);
 324 }]>;
 325
 326 def so_imm2part_2 : SDNodeXForm<imm, [{
 327   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 328   return CurDAG->getTargetConstant(V, MVT::i32);
 329 }]>;
 330
 331 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 332       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 333     }]> {
 334   let PrintMethod = "printSOImm2PartOperand";
 335 }
 336
 337 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 338   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 339   return CurDAG->getTargetConstant(V, MVT::i32);
 340 }]>;
 341
 342 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 343   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 344   return CurDAG->getTargetConstant(V, MVT::i32);
 345 }]>;
 346
 347 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 348 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 349   return (int32_t)N->getZExtValue() < 32;
 350 }]>;
 351
 352 // Define ARM specific addressing modes.
 353
 354 // addrmode2 := reg +/- reg shop imm
 355 // addrmode2 := reg +/- imm12
 356 //
 357 def addrmode2 : Operand<i32>,
 358                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 359   let PrintMethod = "printAddrMode2Operand";
 360   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 361 }
 362
 363 def am2offset : Operand<i32>,
 364                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 365   let PrintMethod = "printAddrMode2OffsetOperand";
 366   let MIOperandInfo = (ops GPR, i32imm);
 367 }
 368
 369 // addrmode3 := reg +/- reg
 370 // addrmode3 := reg +/- imm8
 371 //
 372 def addrmode3 : Operand<i32>,
 373                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 374   let PrintMethod = "printAddrMode3Operand";
 375   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 376 }
 377
 378 def am3offset : Operand<i32>,
 379                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 380   let PrintMethod = "printAddrMode3OffsetOperand";
 381   let MIOperandInfo = (ops GPR, i32imm);
 382 }
 383
 384 // addrmode4 := reg, <mode|W>
 385 //
 386 def addrmode4 : Operand<i32>,
 387                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 388   let PrintMethod = "printAddrMode4Operand";
 389   let MIOperandInfo = (ops GPR:$addr, i32imm);
 390 }
 391
 392 // addrmode5 := reg +/- imm8*4
 393 //
 394 def addrmode5 : Operand<i32>,
 395                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 396   let PrintMethod = "printAddrMode5Operand";
 397   let MIOperandInfo = (ops GPR:$base, i32imm);
 398 }
 399
 400 // addrmode6 := reg with optional writeback
 401 //
 402 def addrmode6 : Operand<i32>,
 403                 ComplexPattern<i32, 2, "SelectAddrMode6", []> {
 404   let PrintMethod = "printAddrMode6Operand";
 405   let MIOperandInfo = (ops GPR:$addr, i32imm);
 406 }
 407
 408 def am6offset : Operand<i32> {
 409   let PrintMethod = "printAddrMode6OffsetOperand";
 410   let MIOperandInfo = (ops GPR);
 411 }
 412
 413 // addrmodepc := pc + reg
 414 //
 415 def addrmodepc : Operand<i32>,
 416                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 417   let PrintMethod = "printAddrModePCOperand";
 418   let MIOperandInfo = (ops GPR, i32imm);
 419 }
 420
 421 def nohash_imm : Operand<i32> {
 422   let PrintMethod = "printNoHashImmediate";
 423 }
 424
 425 //===----------------------------------------------------------------------===//
 426
 427 include "ARMInstrFormats.td"
 428
 429 //===----------------------------------------------------------------------===//
 430 // Multiclass helpers...
 431 //
 432
 433 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 434 /// binop that produces a value.
 435 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 436                         bit Commutable = 0> {
 437   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 438                IIC_iALUi, opc, "\t$dst, $a, $b",
 439                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 440     let Inst{25} = 1;
 441   }
 442   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 443                IIC_iALUr, opc, "\t$dst, $a, $b",
 444                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 445     let Inst{11-4} = 0b00000000;
 446     let Inst{25} = 0;
 447     let isCommutable = Commutable;
 448   }
 449   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 450                IIC_iALUsr, opc, "\t$dst, $a, $b",
 451                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 452     let Inst{25} = 0;
 453   }
 454 }
 455
 456 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 457 /// instruction modifies the CPSR register.
 458 let Defs = [CPSR] in {
 459 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 460                          bit Commutable = 0> {
 461   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 462                IIC_iALUi, opc, "\t$dst, $a, $b",
 463                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 464     let Inst{20} = 1;
 465     let Inst{25} = 1;
 466   }
 467   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 468                IIC_iALUr, opc, "\t$dst, $a, $b",
 469                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 470     let isCommutable = Commutable;
 471     let Inst{11-4} = 0b00000000;
 472     let Inst{20} = 1;
 473     let Inst{25} = 0;
 474   }
 475   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 476                IIC_iALUsr, opc, "\t$dst, $a, $b",
 477                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 478     let Inst{20} = 1;
 479     let Inst{25} = 0;
 480   }
 481 }
 482 }
 483
 484 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 485 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 486 /// a explicit result, only implicitly set CPSR.
 487 let Defs = [CPSR] in {
 488 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 489                        bit Commutable = 0> {
 490   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 491                opc, "\t$a, $b",
 492                [(opnode GPR:$a, so_imm:$b)]> {
 493     let Inst{20} = 1;
 494     let Inst{25} = 1;
 495   }
 496   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 497                opc, "\t$a, $b",
 498                [(opnode GPR:$a, GPR:$b)]> {
 499     let Inst{11-4} = 0b00000000;
 500     let Inst{20} = 1;
 501     let Inst{25} = 0;
 502     let isCommutable = Commutable;
 503   }
 504   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 505                opc, "\t$a, $b",
 506                [(opnode GPR:$a, so_reg:$b)]> {
 507     let Inst{20} = 1;
 508     let Inst{25} = 0;
 509   }
 510 }
 511 }
 512
 513 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 514 /// register and one whose operand is a register rotated by 8/16/24.
 515 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 516 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 517   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 518                  IIC_iUNAr, opc, "\t$dst, $src",
 519                  [(set GPR:$dst, (opnode GPR:$src))]>,
 520               Requires<[IsARM, HasV6]> {
 521     let Inst{11-10} = 0b00;
 522     let Inst{19-16} = 0b1111;
 523   }
 524   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 525                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 526                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 527               Requires<[IsARM, HasV6]> {
 528     let Inst{19-16} = 0b1111;
 529   }
 530 }
 531
 532 multiclass AI_unary_rrot_np<bits<8> opcod, string opc> {
 533   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 534                  IIC_iUNAr, opc, "\t$dst, $src",
 535                  [/* For disassembly only; pattern left blank */]>,
 536               Requires<[IsARM, HasV6]> {
 537     let Inst{11-10} = 0b00;
 538     let Inst{19-16} = 0b1111;
 539   }
 540   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 541                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 542                  [/* For disassembly only; pattern left blank */]>,
 543               Requires<[IsARM, HasV6]> {
 544     let Inst{19-16} = 0b1111;
 545   }
 546 }
 547
 548 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 549 /// register and one whose operand is a register rotated by 8/16/24.
 550 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 551   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 552                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 553                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 554                Requires<[IsARM, HasV6]> {
 555     let Inst{11-10} = 0b00;
 556   }
 557   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 558                                               i32imm:$rot),
 559                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 560                   [(set GPR:$dst, (opnode GPR:$LHS,
 561                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 562                   Requires<[IsARM, HasV6]>;
 563 }
 564
 565 // For disassembly only.
 566 multiclass AI_bin_rrot_np<bits<8> opcod, string opc> {
 567   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 568                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 569                   [/* For disassembly only; pattern left blank */]>,
 570                Requires<[IsARM, HasV6]> {
 571     let Inst{11-10} = 0b00;
 572   }
 573   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS,
 574                                               i32imm:$rot),
 575                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 576                   [/* For disassembly only; pattern left blank */]>,
 577                   Requires<[IsARM, HasV6]>;
 578 }
 579
 580 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 581 let Uses = [CPSR] in {
 582 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 583                              bit Commutable = 0> {
 584   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 585                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 586                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 587                Requires<[IsARM]> {
 588     let Inst{25} = 1;
 589   }
 590   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 591                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 592                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 593                Requires<[IsARM]> {
 594     let isCommutable = Commutable;
 595     let Inst{11-4} = 0b00000000;
 596     let Inst{25} = 0;
 597   }
 598   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 599                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 600                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 601                Requires<[IsARM]> {
 602     let Inst{25} = 0;
 603   }
 604 }
 605 // Carry setting variants
 606 let Defs = [CPSR] in {
 607 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 608                              bit Commutable = 0> {
 609   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 610                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 611                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 612                Requires<[IsARM]> {
 613     let Inst{20} = 1;
 614     let Inst{25} = 1;
 615   }
 616   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 617                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 618                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 619                Requires<[IsARM]> {
 620     let Inst{11-4} = 0b00000000;
 621     let Inst{20} = 1;
 622     let Inst{25} = 0;
 623   }
 624   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 625                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 626                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 627                Requires<[IsARM]> {
 628     let Inst{20} = 1;
 629     let Inst{25} = 0;
 630   }
 631 }
 632 }
 633 }
 634
 635 //===----------------------------------------------------------------------===//
 636 // Instructions
 637 //===----------------------------------------------------------------------===//
 638
 639 //===----------------------------------------------------------------------===//
 640 //  Miscellaneous Instructions.
 641 //
 642
 643 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 644 /// the function.  The first operand is the ID# for this instruction, the second
 645 /// is the index into the MachineConstantPool that this is, the third is the
 646 /// size in bytes of this constant pool entry.
 647 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 648 def CONSTPOOL_ENTRY :
 649 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 650                     i32imm:$size), NoItinerary,
 651            "${instid:label} ${cpidx:cpentry}", []>;
 652
 653 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 654 // from removing one half of the matched pairs. That breaks PEI, which assumes
 655 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 656 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 657 def ADJCALLSTACKUP :
 658 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 659            "${:comment} ADJCALLSTACKUP $amt1",
 660            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 661
 662 def ADJCALLSTACKDOWN :
 663 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 664            "${:comment} ADJCALLSTACKDOWN $amt",
 665            [(ARMcallseq_start timm:$amt)]>;
 666 }
 667
 668 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 669              [/* For disassembly only; pattern left blank */]>,
 670           Requires<[IsARM, HasV6T2]> {
 671   let Inst{27-16} = 0b001100100000;
 672   let Inst{7-0} = 0b00000000;
 673 }
 674
 675 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 676              [/* For disassembly only; pattern left blank */]>,
 677           Requires<[IsARM, HasV6T2]> {
 678   let Inst{27-16} = 0b001100100000;
 679   let Inst{7-0} = 0b00000001;
 680 }
 681
 682 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 683              [/* For disassembly only; pattern left blank */]>,
 684           Requires<[IsARM, HasV6T2]> {
 685   let Inst{27-16} = 0b001100100000;
 686   let Inst{7-0} = 0b00000010;
 687 }
 688
 689 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 690              [/* For disassembly only; pattern left blank */]>,
 691           Requires<[IsARM, HasV6T2]> {
 692   let Inst{27-16} = 0b001100100000;
 693   let Inst{7-0} = 0b00000011;
 694 }
 695
 696 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 697              "\t$dst, $a, $b",
 698              [/* For disassembly only; pattern left blank */]>,
 699           Requires<[IsARM, HasV6]> {
 700   let Inst{27-20} = 0b01101000;
 701   let Inst{7-4} = 0b1011;
 702 }
 703
 704 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 705              [/* For disassembly only; pattern left blank */]>,
 706           Requires<[IsARM, HasV6T2]> {
 707   let Inst{27-16} = 0b001100100000;
 708   let Inst{7-0} = 0b00000100;
 709 }
 710
 711 // The i32imm operand $val can be used by a debugger to store more information
 712 // about the breakpoint.
 713 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 714               [/* For disassembly only; pattern left blank */]>,
 715            Requires<[IsARM]> {
 716   let Inst{27-20} = 0b00010010;
 717   let Inst{7-4} = 0b0111;
 718 }
 719
 720 // Change Processor State is a system instruction -- for disassembly only.
 721 // The singleton $opt operand contains the following information:
 722 // opt{4-0} = mode from Inst{4-0}
 723 // opt{5} = changemode from Inst{17}
 724 // opt{8-6} = AIF from Inst{8-6}
 725 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 726 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 727               [/* For disassembly only; pattern left blank */]>,
 728           Requires<[IsARM]> {
 729   let Inst{31-28} = 0b1111;
 730   let Inst{27-20} = 0b00010000;
 731   let Inst{16} = 0;
 732   let Inst{5} = 0;
 733 }
 734
 735 // Preload signals the memory system of possible future data/instruction access.
 736 // These are for disassembly only.
 737 //
 738 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 739 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 740 multiclass APreLoad<bit data, bit read, string opc> {
 741
 742   def i : AXI<(outs), (ins GPR:$base, neg_zero:$imm), MiscFrm, NoItinerary,
 743                !strconcat(opc, "\t[$base, $imm]"), []> {
 744     let Inst{31-26} = 0b111101;
 745     let Inst{25} = 0; // 0 for immediate form
 746     let Inst{24} = data;
 747     let Inst{22} = read;
 748     let Inst{21-20} = 0b01;
 749   }
 750
 751   def r : AXI<(outs), (ins addrmode2:$addr), MiscFrm, NoItinerary,
 752                !strconcat(opc, "\t$addr"), []> {
 753     let Inst{31-26} = 0b111101;
 754     let Inst{25} = 1; // 1 for register form
 755     let Inst{24} = data;
 756     let Inst{22} = read;
 757     let Inst{21-20} = 0b01;
 758     let Inst{4} = 0;
 759   }
 760 }
 761
 762 defm PLD  : APreLoad<1, 1, "pld">;
 763 defm PLDW : APreLoad<1, 0, "pldw">;
 764 defm PLI  : APreLoad<0, 1, "pli">;
 765
 766 def SETENDBE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tbe",
 767                    [/* For disassembly only; pattern left blank */]>,
 768                Requires<[IsARM]> {
 769   let Inst{31-28} = 0b1111;
 770   let Inst{27-20} = 0b00010000;
 771   let Inst{16} = 1;
 772   let Inst{9} = 1;
 773   let Inst{7-4} = 0b0000;
 774 }
 775
 776 def SETENDLE : AXI<(outs),(ins), MiscFrm, NoItinerary, "setend\tle",
 777                    [/* For disassembly only; pattern left blank */]>,
 778                Requires<[IsARM]> {
 779   let Inst{31-28} = 0b1111;
 780   let Inst{27-20} = 0b00010000;
 781   let Inst{16} = 1;
 782   let Inst{9} = 0;
 783   let Inst{7-4} = 0b0000;
 784 }
 785
 786 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
 787              [/* For disassembly only; pattern left blank */]>,
 788           Requires<[IsARM, HasV7]> {
 789   let Inst{27-16} = 0b001100100000;
 790   let Inst{7-4} = 0b1111;
 791 }
 792
 793 // A5.4 Permanently UNDEFINED instructions.
 794 // FIXME: Temporary emitted as raw bytes until this pseudo-op will be added to
 795 // binutils
 796 let isBarrier = 1, isTerminator = 1 in
 797 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
 798                ".long 0xe7ffdefe ${:comment} trap", [(trap)]>,
 799            Requires<[IsARM]> {
 800   let Inst{27-25} = 0b011;
 801   let Inst{24-20} = 0b11111;
 802   let Inst{7-5} = 0b111;
 803   let Inst{4} = 0b1;
 804 }
 805
 806 // Address computation and loads and stores in PIC mode.
 807 let isNotDuplicable = 1 in {
 808 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 809                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 810                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 811
 812 let AddedComplexity = 10 in {
 813 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 814                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 815                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 816
 817 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 818                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrh${p}\t$dst, $addr",
 819                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 820
 821 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 822                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrb${p}\t$dst, $addr",
 823                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 824
 825 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 826                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsh${p}\t$dst, $addr",
 827                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 828
 829 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 830                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsb${p}\t$dst, $addr",
 831                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 832 }
 833 let AddedComplexity = 10 in {
 834 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 835                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 836                [(store GPR:$src, addrmodepc:$addr)]>;
 837
 838 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 839                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrh${p}\t$src, $addr",
 840                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 841
 842 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 843                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrb${p}\t$src, $addr",
 844                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 845 }
 846 } // isNotDuplicable = 1
 847
 848
 849 // LEApcrel - Load a pc-relative address into a register without offending the
 850 // assembler.
 851 let neverHasSideEffects = 1 in {
 852 let isReMaterializable = 1 in
 853 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 854                     Pseudo, IIC_iALUi,
 855                     "adr$p\t$dst, #$label", []>;
 856
 857 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 858                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 859                       Pseudo, IIC_iALUi,
 860                       "adr$p\t$dst, #${label}_${id}", []> {
 861     let Inst{25} = 1;
 862 }
 863 } // neverHasSideEffects
 864
 865 //===----------------------------------------------------------------------===//
 866 //  Control Flow Instructions.
 867 //
 868
 869 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 870   // ARMV4T and above
 871   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 872                   "bx", "\tlr", [(ARMretflag)]>,
 873                Requires<[IsARM, HasV4T]> {
 874     let Inst{3-0}   = 0b1110;
 875     let Inst{7-4}   = 0b0001;
 876     let Inst{19-8}  = 0b111111111111;
 877     let Inst{27-20} = 0b00010010;
 878   }
 879
 880   // ARMV4 only
 881   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 882                   "mov", "\tpc, lr", [(ARMretflag)]>,
 883                Requires<[IsARM, NoV4T]> {
 884     let Inst{11-0}  = 0b000000001110;
 885     let Inst{15-12} = 0b1111;
 886     let Inst{19-16} = 0b0000;
 887     let Inst{27-20} = 0b00011010;
 888   }
 889 }
 890
 891 // Indirect branches
 892 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 893   // ARMV4T and above
 894   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 895                   [(brind GPR:$dst)]>,
 896               Requires<[IsARM, HasV4T]> {
 897     let Inst{7-4}   = 0b0001;
 898     let Inst{19-8}  = 0b111111111111;
 899     let Inst{27-20} = 0b00010010;
 900     let Inst{31-28} = 0b1110;
 901   }
 902
 903   // ARMV4 only
 904   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
 905                   [(brind GPR:$dst)]>,
 906               Requires<[IsARM, NoV4T]> {
 907     let Inst{11-4}  = 0b00000000;
 908     let Inst{15-12} = 0b1111;
 909     let Inst{19-16} = 0b0000;
 910     let Inst{27-20} = 0b00011010;
 911     let Inst{31-28} = 0b1110;
 912   }
 913 }
 914
 915 // FIXME: remove when we have a way to marking a MI with these properties.
 916 // FIXME: Should pc be an implicit operand like PICADD, etc?
 917 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 918     hasExtraDefRegAllocReq = 1 in
 919   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
 920                                         reglist:$dsts, variable_ops),
 921                        IndexModeUpd, LdStMulFrm, IIC_Br,
 922                        "ldm${addr:submode}${p}\t$addr!, $dsts",
 923                        "$addr.addr = $wb", []>;
 924
 925 // On non-Darwin platforms R9 is callee-saved.
 926 let isCall = 1,
 927   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 928           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 929           D16, D17, D18, D19, D20, D21, D22, D23,
 930           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 931   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 932                 IIC_Br, "bl\t${func:call}",
 933                 [(ARMcall tglobaladdr:$func)]>,
 934             Requires<[IsARM, IsNotDarwin]> {
 935     let Inst{31-28} = 0b1110;
 936   }
 937
 938   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 939                    IIC_Br, "bl", "\t${func:call}",
 940                    [(ARMcall_pred tglobaladdr:$func)]>,
 941                 Requires<[IsARM, IsNotDarwin]>;
 942
 943   // ARMv5T and above
 944   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 945                 IIC_Br, "blx\t$func",
 946                 [(ARMcall GPR:$func)]>,
 947             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 948     let Inst{7-4}   = 0b0011;
 949     let Inst{19-8}  = 0b111111111111;
 950     let Inst{27-20} = 0b00010010;
 951   }
 952
 953   // ARMv4T
 954   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
 955   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 956                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 957                   [(ARMcall_nolink tGPR:$func)]>,
 958            Requires<[IsARM, HasV4T, IsNotDarwin]> {
 959     let Inst{7-4}   = 0b0001;
 960     let Inst{19-8}  = 0b111111111111;
 961     let Inst{27-20} = 0b00010010;
 962   }
 963
 964   // ARMv4
 965   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
 966                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
 967                  [(ARMcall_nolink tGPR:$func)]>,
 968            Requires<[IsARM, NoV4T, IsNotDarwin]> {
 969     let Inst{11-4}  = 0b00000000;
 970     let Inst{15-12} = 0b1111;
 971     let Inst{19-16} = 0b0000;
 972     let Inst{27-20} = 0b00011010;
 973   }
 974 }
 975
 976 // On Darwin R9 is call-clobbered.
 977 let isCall = 1,
 978   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 979           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 980           D16, D17, D18, D19, D20, D21, D22, D23,
 981           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 982   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 983                 IIC_Br, "bl\t${func:call}",
 984                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 985     let Inst{31-28} = 0b1110;
 986   }
 987
 988   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 989                    IIC_Br, "bl", "\t${func:call}",
 990                    [(ARMcall_pred tglobaladdr:$func)]>,
 991                   Requires<[IsARM, IsDarwin]>;
 992
 993   // ARMv5T and above
 994   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 995                 IIC_Br, "blx\t$func",
 996                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 997     let Inst{7-4}   = 0b0011;
 998     let Inst{19-8}  = 0b111111111111;
 999     let Inst{27-20} = 0b00010010;
1000   }
1001
1002   // ARMv4T
1003   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1004   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1005                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1006                   [(ARMcall_nolink tGPR:$func)]>,
1007              Requires<[IsARM, HasV4T, IsDarwin]> {
1008     let Inst{7-4}   = 0b0001;
1009     let Inst{19-8}  = 0b111111111111;
1010     let Inst{27-20} = 0b00010010;
1011   }
1012
1013   // ARMv4
1014   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1015                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1016                  [(ARMcall_nolink tGPR:$func)]>,
1017            Requires<[IsARM, NoV4T, IsDarwin]> {
1018     let Inst{11-4}  = 0b00000000;
1019     let Inst{15-12} = 0b1111;
1020     let Inst{19-16} = 0b0000;
1021     let Inst{27-20} = 0b00011010;
1022   }
1023 }
1024
1025 let isBranch = 1, isTerminator = 1 in {
1026   // B is "predicable" since it can be xformed into a Bcc.
1027   let isBarrier = 1 in {
1028     let isPredicable = 1 in
1029     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1030                 "b\t$target", [(br bb:$target)]>;
1031
1032   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1033   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1034                     IIC_Br, "mov\tpc, $target \n$jt",
1035                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1036     let Inst{11-4}  = 0b00000000;
1037     let Inst{15-12} = 0b1111;
1038     let Inst{20}    = 0; // S Bit
1039     let Inst{24-21} = 0b1101;
1040     let Inst{27-25} = 0b000;
1041   }
1042   def BR_JTm : JTI<(outs),
1043                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1044                    IIC_Br, "ldr\tpc, $target \n$jt",
1045                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1046                      imm:$id)]> {
1047     let Inst{15-12} = 0b1111;
1048     let Inst{20}    = 1; // L bit
1049     let Inst{21}    = 0; // W bit
1050     let Inst{22}    = 0; // B bit
1051     let Inst{24}    = 1; // P bit
1052     let Inst{27-25} = 0b011;
1053   }
1054   def BR_JTadd : JTI<(outs),
1055                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1056                     IIC_Br, "add\tpc, $target, $idx \n$jt",
1057                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1058                       imm:$id)]> {
1059     let Inst{15-12} = 0b1111;
1060     let Inst{20}    = 0; // S bit
1061     let Inst{24-21} = 0b0100;
1062     let Inst{27-25} = 0b000;
1063   }
1064   } // isNotDuplicable = 1, isIndirectBranch = 1
1065   } // isBarrier = 1
1066
1067   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1068   // a two-value operand where a dag node expects two operands. :(
1069   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1070                IIC_Br, "b", "\t$target",
1071                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1072 }
1073
1074 // Branch and Exchange Jazelle -- for disassembly only
1075 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1076               [/* For disassembly only; pattern left blank */]> {
1077   let Inst{23-20} = 0b0010;
1078   //let Inst{19-8} = 0xfff;
1079   let Inst{7-4} = 0b0010;
1080 }
1081
1082 // Secure Monitor Call is a system instruction -- for disassembly only
1083 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1084               [/* For disassembly only; pattern left blank */]> {
1085   let Inst{23-20} = 0b0110;
1086   let Inst{7-4} = 0b0111;
1087 }
1088
1089 // Supervisor Call (Software Interrupt) -- for disassembly only
1090 let isCall = 1 in {
1091 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1092               [/* For disassembly only; pattern left blank */]>;
1093 }
1094
1095 // Store Return State is a system instruction -- for disassembly only
1096 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1097                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1098                 [/* For disassembly only; pattern left blank */]> {
1099   let Inst{31-28} = 0b1111;
1100   let Inst{22-20} = 0b110; // W = 1
1101 }
1102
1103 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1104                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1105                 [/* For disassembly only; pattern left blank */]> {
1106   let Inst{31-28} = 0b1111;
1107   let Inst{22-20} = 0b100; // W = 0
1108 }
1109
1110 // Return From Exception is a system instruction -- for disassembly only
1111 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1112                 NoItinerary, "rfe${addr:submode}\t$base!",
1113                 [/* For disassembly only; pattern left blank */]> {
1114   let Inst{31-28} = 0b1111;
1115   let Inst{22-20} = 0b011; // W = 1
1116 }
1117
1118 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1119                 NoItinerary, "rfe${addr:submode}\t$base",
1120                 [/* For disassembly only; pattern left blank */]> {
1121   let Inst{31-28} = 0b1111;
1122   let Inst{22-20} = 0b001; // W = 0
1123 }
1124
1125 //===----------------------------------------------------------------------===//
1126 //  Load / store Instructions.
1127 //
1128
1129 // Load
1130 let canFoldAsLoad = 1, isReMaterializable = 1 in
1131 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1132                "ldr", "\t$dst, $addr",
1133                [(set GPR:$dst, (load addrmode2:$addr))]>;
1134
1135 // Special LDR for loads from non-pc-relative constpools.
1136 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1137     isReMaterializable = 1 in
1138 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
1139                  "ldr", "\t$dst, $addr", []>;
1140
1141 // Loads with zero extension
1142 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1143                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
1144                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1145
1146 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
1147                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
1148                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
1149
1150 // Loads with sign extension
1151 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1152                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
1153                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1154
1155 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1156                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
1157                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1158
1159 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1160 // Load doubleword
1161 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1162                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
1163                  []>, Requires<[IsARM, HasV5TE]>;
1164
1165 // Indexed loads
1166 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1167                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1168                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1169
1170 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1171                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1172                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1173
1174 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1175                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1176                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1177
1178 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1179                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1180                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1181
1182 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1183                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
1184                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1185
1186 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1187                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1188                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1189
1190 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1191                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1192                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1193
1194 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1195                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1196                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1197
1198 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1199                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
1200                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1201
1202 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1203                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1204                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1205
1206 // For disassembly only
1207 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1208                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadr,
1209                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1210                 Requires<[IsARM, HasV5TE]>;
1211
1212 // For disassembly only
1213 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1214                        (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadr,
1215             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1216                 Requires<[IsARM, HasV5TE]>;
1217
1218 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1219
1220 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1221
1222 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1223                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
1224                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1225   let Inst{21} = 1; // overwrite
1226 }
1227
1228 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1229                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1230                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1231   let Inst{21} = 1; // overwrite
1232 }
1233
1234 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1235                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1236                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1237   let Inst{21} = 1; // overwrite
1238 }
1239
1240 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1241                   (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1242                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1243   let Inst{21} = 1; // overwrite
1244 }
1245
1246 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1247                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
1248                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1249   let Inst{21} = 1; // overwrite
1250 }
1251
1252 // Store
1253 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1254                "str", "\t$src, $addr",
1255                [(store GPR:$src, addrmode2:$addr)]>;
1256
1257 // Stores with truncate
1258 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1259                IIC_iStorer, "strh", "\t$src, $addr",
1260                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1261
1262 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1263                "strb", "\t$src, $addr",
1264                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
1265
1266 // Store doubleword
1267 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1268 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1269                StMiscFrm, IIC_iStorer,
1270                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1271
1272 // Indexed stores
1273 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1274                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1275                      StFrm, IIC_iStoreru,
1276                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1277                     [(set GPR:$base_wb,
1278                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1279
1280 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1281                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1282                      StFrm, IIC_iStoreru,
1283                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1284                     [(set GPR:$base_wb,
1285                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1286
1287 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1288                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1289                      StMiscFrm, IIC_iStoreru,
1290                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1291                     [(set GPR:$base_wb,
1292                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1293
1294 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1295                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1296                      StMiscFrm, IIC_iStoreru,
1297                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1298                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1299                                          GPR:$base, am3offset:$offset))]>;
1300
1301 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1302                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1303                      StFrm, IIC_iStoreru,
1304                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1305                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1306                                          GPR:$base, am2offset:$offset))]>;
1307
1308 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1309                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1310                      StFrm, IIC_iStoreru,
1311                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1312                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1313                                          GPR:$base, am2offset:$offset))]>;
1314
1315 // For disassembly only
1316 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1317                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1318                      StMiscFrm, IIC_iStoreru,
1319                      "strd", "\t$src1, $src2, [$base, $offset]!",
1320                      "$base = $base_wb", []>;
1321
1322 // For disassembly only
1323 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1324                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1325                      StMiscFrm, IIC_iStoreru,
1326                      "strd", "\t$src1, $src2, [$base], $offset",
1327                      "$base = $base_wb", []>;
1328
1329 // STRT, STRBT, and STRHT are for disassembly only.
1330
1331 def STRT : AI2stwpo<(outs GPR:$base_wb),
1332                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1333                     StFrm, IIC_iStoreru,
1334                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1335                     [/* For disassembly only; pattern left blank */]> {
1336   let Inst{21} = 1; // overwrite
1337 }
1338
1339 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1340                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1341                      StFrm, IIC_iStoreru,
1342                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1343                      [/* For disassembly only; pattern left blank */]> {
1344   let Inst{21} = 1; // overwrite
1345 }
1346
1347 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1348                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1349                     StMiscFrm, IIC_iStoreru,
1350                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1351                     [/* For disassembly only; pattern left blank */]> {
1352   let Inst{21} = 1; // overwrite
1353 }
1354
1355 //===----------------------------------------------------------------------===//
1356 //  Load / store multiple Instructions.
1357 //
1358
1359 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1360 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1361                           reglist:$dsts, variable_ops),
1362                  IndexModeNone, LdStMulFrm, IIC_iLoadm,
1363                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1364
1365 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1366                                       reglist:$dsts, variable_ops),
1367                      IndexModeUpd, LdStMulFrm, IIC_iLoadm,
1368                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1369                      "$addr.addr = $wb", []>;
1370 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1371
1372 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1373 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1374                           reglist:$srcs, variable_ops),
1375                  IndexModeNone, LdStMulFrm, IIC_iStorem,
1376                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1377
1378 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1379                                       reglist:$srcs, variable_ops),
1380                      IndexModeUpd, LdStMulFrm, IIC_iStorem,
1381                      "stm${addr:submode}${p}\t$addr!, $srcs",
1382                      "$addr.addr = $wb", []>;
1383 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1384
1385 //===----------------------------------------------------------------------===//
1386 //  Move Instructions.
1387 //
1388
1389 let neverHasSideEffects = 1 in
1390 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1391                 "mov", "\t$dst, $src", []>, UnaryDP {
1392   let Inst{11-4} = 0b00000000;
1393   let Inst{25} = 0;
1394 }
1395
1396 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
1397                 DPSoRegFrm, IIC_iMOVsr,
1398                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
1399   let Inst{25} = 0;
1400 }
1401
1402 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1403 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
1404                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
1405   let Inst{25} = 1;
1406 }
1407
1408 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1409 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
1410                  DPFrm, IIC_iMOVi,
1411                  "movw", "\t$dst, $src",
1412                  [(set GPR:$dst, imm0_65535:$src)]>,
1413                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1414   let Inst{20} = 0;
1415   let Inst{25} = 1;
1416 }
1417
1418 let Constraints = "$src = $dst" in
1419 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
1420                   DPFrm, IIC_iMOVi,
1421                   "movt", "\t$dst, $imm",
1422                   [(set GPR:$dst,
1423                         (or (and GPR:$src, 0xffff),
1424                             lo16AllZero:$imm))]>, UnaryDP,
1425                   Requires<[IsARM, HasV6T2]> {
1426   let Inst{20} = 0;
1427   let Inst{25} = 1;
1428 }
1429
1430 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1431       Requires<[IsARM, HasV6T2]>;
1432
1433 let Uses = [CPSR] in
1434 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1435                  "mov", "\t$dst, $src, rrx",
1436                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1437
1438 // These aren't really mov instructions, but we have to define them this way
1439 // due to flag operands.
1440
1441 let Defs = [CPSR] in {
1442 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1443                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1444                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1445 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1446                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1447                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1448 }
1449
1450 //===----------------------------------------------------------------------===//
1451 //  Extend Instructions.
1452 //
1453
1454 // Sign extenders
1455
1456 defm SXTB  : AI_unary_rrot<0b01101010,
1457                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1458 defm SXTH  : AI_unary_rrot<0b01101011,
1459                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1460
1461 defm SXTAB : AI_bin_rrot<0b01101010,
1462                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1463 defm SXTAH : AI_bin_rrot<0b01101011,
1464                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1465
1466 // For disassembly only
1467 defm SXTB16  : AI_unary_rrot_np<0b01101000, "sxtb16">;
1468
1469 // For disassembly only
1470 defm SXTAB16 : AI_bin_rrot_np<0b01101000, "sxtab16">;
1471
1472 // Zero extenders
1473
1474 let AddedComplexity = 16 in {
1475 defm UXTB   : AI_unary_rrot<0b01101110,
1476                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1477 defm UXTH   : AI_unary_rrot<0b01101111,
1478                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1479 defm UXTB16 : AI_unary_rrot<0b01101100,
1480                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1481
1482 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1483                (UXTB16r_rot GPR:$Src, 24)>;
1484 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1485                (UXTB16r_rot GPR:$Src, 8)>;
1486
1487 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1488                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1489 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1490                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1491 }
1492
1493 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1494 // For disassembly only
1495 defm UXTAB16 : AI_bin_rrot_np<0b01101100, "uxtab16">;
1496
1497
1498 def SBFX  : I<(outs GPR:$dst),
1499               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1500                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1501                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1502                Requires<[IsARM, HasV6T2]> {
1503   let Inst{27-21} = 0b0111101;
1504   let Inst{6-4}   = 0b101;
1505 }
1506
1507 def UBFX  : I<(outs GPR:$dst),
1508               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1509                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1510                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1511                Requires<[IsARM, HasV6T2]> {
1512   let Inst{27-21} = 0b0111111;
1513   let Inst{6-4}   = 0b101;
1514 }
1515
1516 //===----------------------------------------------------------------------===//
1517 //  Arithmetic Instructions.
1518 //
1519
1520 defm ADD  : AsI1_bin_irs<0b0100, "add",
1521                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1522 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1523                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1524
1525 // ADD and SUB with 's' bit set.
1526 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1527                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1528 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1529                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1530
1531 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1532                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1533 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1534                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1535 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1536                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1537 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1538                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1539
1540 // These don't define reg/reg forms, because they are handled above.
1541 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1542                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1543                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1544     let Inst{25} = 1;
1545 }
1546
1547 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1548                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1549                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1550     let Inst{25} = 0;
1551 }
1552
1553 // RSB with 's' bit set.
1554 let Defs = [CPSR] in {
1555 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1556                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1557                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1558     let Inst{20} = 1;
1559     let Inst{25} = 1;
1560 }
1561 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1562                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1563                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1564     let Inst{20} = 1;
1565     let Inst{25} = 0;
1566 }
1567 }
1568
1569 let Uses = [CPSR] in {
1570 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1571                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1572                  [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1573                  Requires<[IsARM]> {
1574     let Inst{25} = 1;
1575 }
1576 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1577                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1578                  [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1579                  Requires<[IsARM]> {
1580     let Inst{25} = 0;
1581 }
1582 }
1583
1584 // FIXME: Allow these to be predicated.
1585 let Defs = [CPSR], Uses = [CPSR] in {
1586 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1587                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1588                   [(set GPR:$dst, (sube_dead_carry so_imm:$b, GPR:$a))]>,
1589                   Requires<[IsARM]> {
1590     let Inst{20} = 1;
1591     let Inst{25} = 1;
1592 }
1593 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1594                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1595                   [(set GPR:$dst, (sube_dead_carry so_reg:$b, GPR:$a))]>,
1596                   Requires<[IsARM]> {
1597     let Inst{20} = 1;
1598     let Inst{25} = 0;
1599 }
1600 }
1601
1602 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1603 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1604              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1605
1606 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1607 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1608 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1609 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1610
1611 // Note: These are implemented in C++ code, because they have to generate
1612 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1613 // cannot produce.
1614 // (mul X, 2^n+1) -> (add (X << n), X)
1615 // (mul X, 2^n-1) -> (rsb X, (X << n))
1616
1617 // ARM Arithmetic Instruction -- for disassembly only
1618 // GPR:$dst = GPR:$a op GPR:$b
1619 class AAI<bits<8> op27_20, bits<4> op7_4, string opc>
1620   : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, IIC_iALUr,
1621        opc, "\t$dst, $a, $b",
1622        [/* For disassembly only; pattern left blank */]> {
1623   let Inst{27-20} = op27_20;
1624   let Inst{7-4} = op7_4;
1625 }
1626
1627 // Saturating add/subtract -- for disassembly only
1628
1629 def QADD    : AAI<0b00010000, 0b0101, "qadd">;
1630 def QADD16  : AAI<0b01100010, 0b0001, "qadd16">;
1631 def QADD8   : AAI<0b01100010, 0b1001, "qadd8">;
1632 def QASX    : AAI<0b01100010, 0b0011, "qasx">;
1633 def QDADD   : AAI<0b00010100, 0b0101, "qdadd">;
1634 def QDSUB   : AAI<0b00010110, 0b0101, "qdsub">;
1635 def QSAX    : AAI<0b01100010, 0b0101, "qsax">;
1636 def QSUB    : AAI<0b00010010, 0b0101, "qsub">;
1637 def QSUB16  : AAI<0b01100010, 0b0111, "qsub16">;
1638 def QSUB8   : AAI<0b01100010, 0b1111, "qsub8">;
1639 def UQADD16 : AAI<0b01100110, 0b0001, "uqadd16">;
1640 def UQADD8  : AAI<0b01100110, 0b1001, "uqadd8">;
1641 def UQASX   : AAI<0b01100110, 0b0011, "uqasx">;
1642 def UQSAX   : AAI<0b01100110, 0b0101, "uqsax">;
1643 def UQSUB16 : AAI<0b01100110, 0b0111, "uqsub16">;
1644 def UQSUB8  : AAI<0b01100110, 0b1111, "uqsub8">;
1645
1646 // Signed/Unsigned add/subtract -- for disassembly only
1647
1648 def SASX   : AAI<0b01100001, 0b0011, "sasx">;
1649 def SADD16 : AAI<0b01100001, 0b0001, "sadd16">;
1650 def SADD8  : AAI<0b01100001, 0b1001, "sadd8">;
1651 def SSAX   : AAI<0b01100001, 0b0101, "ssax">;
1652 def SSUB16 : AAI<0b01100001, 0b0111, "ssub16">;
1653 def SSUB8  : AAI<0b01100001, 0b1111, "ssub8">;
1654 def UASX   : AAI<0b01100101, 0b0011, "uasx">;
1655 def UADD16 : AAI<0b01100101, 0b0001, "uadd16">;
1656 def UADD8  : AAI<0b01100101, 0b1001, "uadd8">;
1657 def USAX   : AAI<0b01100101, 0b0101, "usax">;
1658 def USUB16 : AAI<0b01100101, 0b0111, "usub16">;
1659 def USUB8  : AAI<0b01100101, 0b1111, "usub8">;
1660
1661 // Signed/Unsigned halving add/subtract -- for disassembly only
1662
1663 def SHASX   : AAI<0b01100011, 0b0011, "shasx">;
1664 def SHADD16 : AAI<0b01100011, 0b0001, "shadd16">;
1665 def SHADD8  : AAI<0b01100011, 0b1001, "shadd8">;
1666 def SHSAX   : AAI<0b01100011, 0b0101, "shsax">;
1667 def SHSUB16 : AAI<0b01100011, 0b0111, "shsub16">;
1668 def SHSUB8  : AAI<0b01100011, 0b1111, "shsub8">;
1669 def UHASX   : AAI<0b01100111, 0b0011, "uhasx">;
1670 def UHADD16 : AAI<0b01100111, 0b0001, "uhadd16">;
1671 def UHADD8  : AAI<0b01100111, 0b1001, "uhadd8">;
1672 def UHSAX   : AAI<0b01100111, 0b0101, "uhsax">;
1673 def UHSUB16 : AAI<0b01100111, 0b0111, "uhsub16">;
1674 def UHSUB8  : AAI<0b01100111, 0b1111, "uhsub8">;
1675
1676 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1677
1678 def USAD8  : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b),
1679                 MulFrm /* for convenience */, NoItinerary, "usad8",
1680                 "\t$dst, $a, $b", []>,
1681              Requires<[IsARM, HasV6]> {
1682   let Inst{27-20} = 0b01111000;
1683   let Inst{15-12} = 0b1111;
1684   let Inst{7-4} = 0b0001;
1685 }
1686 def USADA8 : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1687                 MulFrm /* for convenience */, NoItinerary, "usada8",
1688                 "\t$dst, $a, $b, $acc", []>,
1689              Requires<[IsARM, HasV6]> {
1690   let Inst{27-20} = 0b01111000;
1691   let Inst{7-4} = 0b0001;
1692 }
1693
1694 // Signed/Unsigned saturate -- for disassembly only
1695
1696 def SSATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1697                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, lsl $shamt",
1698                  [/* For disassembly only; pattern left blank */]> {
1699   let Inst{27-21} = 0b0110101;
1700   let Inst{6-4} = 0b001;
1701 }
1702
1703 def SSATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1704                  DPFrm, NoItinerary, "ssat", "\t$dst, $bit_pos, $a, asr $shamt",
1705                  [/* For disassembly only; pattern left blank */]> {
1706   let Inst{27-21} = 0b0110101;
1707   let Inst{6-4} = 0b101;
1708 }
1709
1710 def SSAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1711                 NoItinerary, "ssat16", "\t$dst, $bit_pos, $a",
1712                 [/* For disassembly only; pattern left blank */]> {
1713   let Inst{27-20} = 0b01101010;
1714   let Inst{7-4} = 0b0011;
1715 }
1716
1717 def USATlsl : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1718                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, lsl $shamt",
1719                  [/* For disassembly only; pattern left blank */]> {
1720   let Inst{27-21} = 0b0110111;
1721   let Inst{6-4} = 0b001;
1722 }
1723
1724 def USATasr : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a, i32imm:$shamt),
1725                  DPFrm, NoItinerary, "usat", "\t$dst, $bit_pos, $a, asr $shamt",
1726                  [/* For disassembly only; pattern left blank */]> {
1727   let Inst{27-21} = 0b0110111;
1728   let Inst{6-4} = 0b101;
1729 }
1730
1731 def USAT16 : AI<(outs GPR:$dst), (ins i32imm:$bit_pos, GPR:$a), DPFrm,
1732                 NoItinerary, "usat16", "\t$dst, $bit_pos, $a",
1733                 [/* For disassembly only; pattern left blank */]> {
1734   let Inst{27-20} = 0b01101110;
1735   let Inst{7-4} = 0b0011;
1736 }
1737
1738 //===----------------------------------------------------------------------===//
1739 //  Bitwise Instructions.
1740 //
1741
1742 defm AND   : AsI1_bin_irs<0b0000, "and",
1743                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1744 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1745                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1746 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1747                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1748 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1749                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1750
1751 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1752                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1753                "bfc", "\t$dst, $imm", "$src = $dst",
1754                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1755                Requires<[IsARM, HasV6T2]> {
1756   let Inst{27-21} = 0b0111110;
1757   let Inst{6-0}   = 0b0011111;
1758 }
1759
1760 // A8.6.18  BFI - Bitfield insert (Encoding A1)
1761 // Added for disassembler with the pattern field purposely left blank.
1762 def BFI    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1763                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1764                "bfi", "\t$dst, $src, $imm", "",
1765                [/* For disassembly only; pattern left blank */]>,
1766                Requires<[IsARM, HasV6T2]> {
1767   let Inst{27-21} = 0b0111110;
1768   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
1769 }
1770
1771 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1772                   "mvn", "\t$dst, $src",
1773                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1774   let Inst{25} = 0;
1775   let Inst{11-4} = 0b00000000;
1776 }
1777 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1778                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1779                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP {
1780   let Inst{25} = 0;
1781 }
1782 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1783 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1784                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1785                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1786     let Inst{25} = 1;
1787 }
1788
1789 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1790              (BICri GPR:$src, so_imm_not:$imm)>;
1791
1792 //===----------------------------------------------------------------------===//
1793 //  Multiply Instructions.
1794 //
1795
1796 let isCommutable = 1 in
1797 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1798                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1799                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1800
1801 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1802                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1803                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1804
1805 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1806                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1807                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1808                    Requires<[IsARM, HasV6T2]>;
1809
1810 // Extra precision multiplies with low / high results
1811 let neverHasSideEffects = 1 in {
1812 let isCommutable = 1 in {
1813 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1814                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1815                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1816
1817 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1818                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1819                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1820 }
1821
1822 // Multiply + accumulate
1823 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1824                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1825                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1826
1827 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1828                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1829                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1830
1831 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1832                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1833                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1834                     Requires<[IsARM, HasV6]>;
1835 } // neverHasSideEffects
1836
1837 // Most significant word multiply
1838 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1839                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1840                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1841             Requires<[IsARM, HasV6]> {
1842   let Inst{7-4}   = 0b0001;
1843   let Inst{15-12} = 0b1111;
1844 }
1845
1846 def SMMULR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1847                IIC_iMUL32, "smmulr", "\t$dst, $a, $b",
1848                [/* For disassembly only; pattern left blank */]>,
1849             Requires<[IsARM, HasV6]> {
1850   let Inst{7-4}   = 0b0011; // R = 1
1851   let Inst{15-12} = 0b1111;
1852 }
1853
1854 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1855                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1856                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1857             Requires<[IsARM, HasV6]> {
1858   let Inst{7-4}   = 0b0001;
1859 }
1860
1861 def SMMLAR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1862                IIC_iMAC32, "smmlar", "\t$dst, $a, $b, $c",
1863                [/* For disassembly only; pattern left blank */]>,
1864             Requires<[IsARM, HasV6]> {
1865   let Inst{7-4}   = 0b0011; // R = 1
1866 }
1867
1868 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1869                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1870                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1871             Requires<[IsARM, HasV6]> {
1872   let Inst{7-4}   = 0b1101;
1873 }
1874
1875 def SMMLSR : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1876                IIC_iMAC32, "smmlsr", "\t$dst, $a, $b, $c",
1877                [/* For disassembly only; pattern left blank */]>,
1878             Requires<[IsARM, HasV6]> {
1879   let Inst{7-4}   = 0b1111; // R = 1
1880 }
1881
1882 multiclass AI_smul<string opc, PatFrag opnode> {
1883   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1884               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1885               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1886                                       (sext_inreg GPR:$b, i16)))]>,
1887            Requires<[IsARM, HasV5TE]> {
1888              let Inst{5} = 0;
1889              let Inst{6} = 0;
1890            }
1891
1892   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1893               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1894               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1895                                       (sra GPR:$b, (i32 16))))]>,
1896            Requires<[IsARM, HasV5TE]> {
1897              let Inst{5} = 0;
1898              let Inst{6} = 1;
1899            }
1900
1901   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1902               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1903               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1904                                       (sext_inreg GPR:$b, i16)))]>,
1905            Requires<[IsARM, HasV5TE]> {
1906              let Inst{5} = 1;
1907              let Inst{6} = 0;
1908            }
1909
1910   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1911               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1912               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1913                                       (sra GPR:$b, (i32 16))))]>,
1914             Requires<[IsARM, HasV5TE]> {
1915              let Inst{5} = 1;
1916              let Inst{6} = 1;
1917            }
1918
1919   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1920               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1921               [(set GPR:$dst, (sra (opnode GPR:$a,
1922                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1923            Requires<[IsARM, HasV5TE]> {
1924              let Inst{5} = 1;
1925              let Inst{6} = 0;
1926            }
1927
1928   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1929               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1930               [(set GPR:$dst, (sra (opnode GPR:$a,
1931                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1932             Requires<[IsARM, HasV5TE]> {
1933              let Inst{5} = 1;
1934              let Inst{6} = 1;
1935            }
1936 }
1937
1938
1939 multiclass AI_smla<string opc, PatFrag opnode> {
1940   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1941               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1942               [(set GPR:$dst, (add GPR:$acc,
1943                                (opnode (sext_inreg GPR:$a, i16),
1944                                        (sext_inreg GPR:$b, i16))))]>,
1945            Requires<[IsARM, HasV5TE]> {
1946              let Inst{5} = 0;
1947              let Inst{6} = 0;
1948            }
1949
1950   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1951               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1952               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1953                                                     (sra GPR:$b, (i32 16)))))]>,
1954            Requires<[IsARM, HasV5TE]> {
1955              let Inst{5} = 0;
1956              let Inst{6} = 1;
1957            }
1958
1959   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1960               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1961               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1962                                                  (sext_inreg GPR:$b, i16))))]>,
1963            Requires<[IsARM, HasV5TE]> {
1964              let Inst{5} = 1;
1965              let Inst{6} = 0;
1966            }
1967
1968   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1969               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1970              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1971                                                     (sra GPR:$b, (i32 16)))))]>,
1972             Requires<[IsARM, HasV5TE]> {
1973              let Inst{5} = 1;
1974              let Inst{6} = 1;
1975            }
1976
1977   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1978               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1979               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1980                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1981            Requires<[IsARM, HasV5TE]> {
1982              let Inst{5} = 0;
1983              let Inst{6} = 0;
1984            }
1985
1986   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1987               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1988               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1989                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1990             Requires<[IsARM, HasV5TE]> {
1991              let Inst{5} = 0;
1992              let Inst{6} = 1;
1993            }
1994 }
1995
1996 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1997 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1998
1999 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2000 def SMLALBB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2001                       IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
2002                       [/* For disassembly only; pattern left blank */]>,
2003               Requires<[IsARM, HasV5TE]> {
2004   let Inst{5} = 0;
2005   let Inst{6} = 0;
2006 }
2007
2008 def SMLALBT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2009                       IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
2010                       [/* For disassembly only; pattern left blank */]>,
2011               Requires<[IsARM, HasV5TE]> {
2012   let Inst{5} = 0;
2013   let Inst{6} = 1;
2014 }
2015
2016 def SMLALTB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2017                       IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
2018                       [/* For disassembly only; pattern left blank */]>,
2019               Requires<[IsARM, HasV5TE]> {
2020   let Inst{5} = 1;
2021   let Inst{6} = 0;
2022 }
2023
2024 def SMLALTT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2025                       IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
2026                       [/* For disassembly only; pattern left blank */]>,
2027               Requires<[IsARM, HasV5TE]> {
2028   let Inst{5} = 1;
2029   let Inst{6} = 1;
2030 }
2031
2032 // Helper class for AI_smld -- for disassembly only
2033 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2034                 InstrItinClass itin, string opc, string asm>
2035   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2036   let Inst{4}     = 1;
2037   let Inst{5}     = swap;
2038   let Inst{6}     = sub;
2039   let Inst{7}     = 0;
2040   let Inst{21-20} = 0b00;
2041   let Inst{22}    = long;
2042   let Inst{27-23} = 0b01110;
2043 }
2044
2045 multiclass AI_smld<bit sub, string opc> {
2046
2047   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
2048                   NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b, $acc">;
2049
2050   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
2051                   NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b, $acc">;
2052
2053   def LD : AMulDualI<1, sub, 0, (outs GPR:$ldst,GPR:$hdst), (ins GPR:$a,GPR:$b),
2054                   NoItinerary, !strconcat(opc, "ld"), "\t$ldst, $hdst, $a, $b">;
2055
2056   def LDX : AMulDualI<1, sub, 1, (outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
2057                   NoItinerary, !strconcat(opc, "ldx"),"\t$ldst, $hdst, $a, $b">;
2058
2059 }
2060
2061 defm SMLA : AI_smld<0, "smla">;
2062 defm SMLS : AI_smld<1, "smls">;
2063
2064 multiclass AI_sdml<bit sub, string opc> {
2065
2066   def D : AMulDualI<0, sub, 0, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
2067                     NoItinerary, !strconcat(opc, "d"), "\t$dst, $a, $b"> {
2068     let Inst{15-12} = 0b1111;
2069   }
2070
2071   def DX : AMulDualI<0, sub, 1, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
2072                     NoItinerary, !strconcat(opc, "dx"), "\t$dst, $a, $b"> {
2073     let Inst{15-12} = 0b1111;
2074   }
2075
2076 }
2077
2078 defm SMUA : AI_sdml<0, "smua">;
2079 defm SMUS : AI_sdml<1, "smus">;
2080
2081 //===----------------------------------------------------------------------===//
2082 //  Misc. Arithmetic Instructions.
2083 //
2084
2085 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2086               "clz", "\t$dst, $src",
2087               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
2088   let Inst{7-4}   = 0b0001;
2089   let Inst{11-8}  = 0b1111;
2090   let Inst{19-16} = 0b1111;
2091 }
2092
2093 def RBIT : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2094               "rbit", "\t$dst, $src",
2095               [(set GPR:$dst, (ARMrbit GPR:$src))]>,
2096            Requires<[IsARM, HasV6T2]> {
2097   let Inst{7-4}   = 0b0011;
2098   let Inst{11-8}  = 0b1111;
2099   let Inst{19-16} = 0b1111;
2100 }
2101
2102 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2103               "rev", "\t$dst, $src",
2104               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
2105   let Inst{7-4}   = 0b0011;
2106   let Inst{11-8}  = 0b1111;
2107   let Inst{19-16} = 0b1111;
2108 }
2109
2110 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2111                "rev16", "\t$dst, $src",
2112                [(set GPR:$dst,
2113                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
2114                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
2115                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
2116                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
2117                Requires<[IsARM, HasV6]> {
2118   let Inst{7-4}   = 0b1011;
2119   let Inst{11-8}  = 0b1111;
2120   let Inst{19-16} = 0b1111;
2121 }
2122
2123 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
2124                "revsh", "\t$dst, $src",
2125                [(set GPR:$dst,
2126                   (sext_inreg
2127                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
2128                         (shl GPR:$src, (i32 8))), i16))]>,
2129                Requires<[IsARM, HasV6]> {
2130   let Inst{7-4}   = 0b1011;
2131   let Inst{11-8}  = 0b1111;
2132   let Inst{19-16} = 0b1111;
2133 }
2134
2135 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
2136                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2137                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, lsl $shamt",
2138                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
2139                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
2140                                         0xFFFF0000)))]>,
2141                Requires<[IsARM, HasV6]> {
2142   let Inst{6-4} = 0b001;
2143 }
2144
2145 // Alternate cases for PKHBT where identities eliminate some nodes.
2146 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
2147                (PKHBT GPR:$src1, GPR:$src2, 0)>;
2148 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
2149                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
2150
2151
2152 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
2153                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
2154                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, asr $shamt",
2155                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
2156                                    (and (sra GPR:$src2, imm16_31:$shamt),
2157                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
2158   let Inst{6-4} = 0b101;
2159 }
2160
2161 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2162 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2163 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
2164                (PKHTB GPR:$src1, GPR:$src2, 16)>;
2165 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2166                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
2167                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
2168
2169 //===----------------------------------------------------------------------===//
2170 //  Comparison Instructions...
2171 //
2172
2173 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2174                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2175 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2176 //       Compare-to-zero still works out, just not the relationals
2177 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2178 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2179
2180 // Note that TST/TEQ don't set all the same flags that CMP does!
2181 defm TST  : AI1_cmp_irs<0b1000, "tst",
2182                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2183 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2184                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2185
2186 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2187                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2188 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2189                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2190
2191 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2192 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2193
2194 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2195              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2196
2197
2198 // Conditional moves
2199 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2200 // a two-value operand where a dag node expects two operands. :(
2201 let neverHasSideEffects = 1 in {
2202 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
2203                 IIC_iCMOVr, "mov", "\t$dst, $true",
2204       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
2205                 RegConstraint<"$false = $dst">, UnaryDP {
2206   let Inst{11-4} = 0b00000000;
2207   let Inst{25} = 0;
2208 }
2209
2210 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
2211                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
2212                 "mov", "\t$dst, $true",
2213    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
2214                 RegConstraint<"$false = $dst">, UnaryDP {
2215   let Inst{25} = 0;
2216 }
2217
2218 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
2219                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
2220                 "mov", "\t$dst, $true",
2221    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
2222                 RegConstraint<"$false = $dst">, UnaryDP {
2223   let Inst{25} = 1;
2224 }
2225 } // neverHasSideEffects
2226
2227 //===----------------------------------------------------------------------===//
2228 // Atomic operations intrinsics
2229 //
2230
2231 // memory barriers protect the atomic sequences
2232 let hasSideEffects = 1 in {
2233 def Int_MemBarrierV7 : AInoP<(outs), (ins),
2234                         Pseudo, NoItinerary,
2235                         "dmb", "",
2236                         [(ARMMemBarrierV7)]>,
2237                         Requires<[IsARM, HasV7]> {
2238   let Inst{31-4} = 0xf57ff05;
2239   // FIXME: add support for options other than a full system DMB
2240   // See DMB disassembly-only variants below.
2241   let Inst{3-0} = 0b1111;
2242 }
2243
2244 def Int_SyncBarrierV7 : AInoP<(outs), (ins),
2245                         Pseudo, NoItinerary,
2246                         "dsb", "",
2247                         [(ARMSyncBarrierV7)]>,
2248                         Requires<[IsARM, HasV7]> {
2249   let Inst{31-4} = 0xf57ff04;
2250   // FIXME: add support for options other than a full system DSB
2251   // See DSB disassembly-only variants below.
2252   let Inst{3-0} = 0b1111;
2253 }
2254
2255 def Int_MemBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2256                        Pseudo, NoItinerary,
2257                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2258                        [(ARMMemBarrierV6 GPR:$zero)]>,
2259                        Requires<[IsARM, HasV6]> {
2260   // FIXME: add support for options other than a full system DMB
2261   // FIXME: add encoding
2262 }
2263
2264 def Int_SyncBarrierV6 : AInoP<(outs), (ins GPR:$zero),
2265                         Pseudo, NoItinerary,
2266                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2267                         [(ARMSyncBarrierV6 GPR:$zero)]>,
2268                         Requires<[IsARM, HasV6]> {
2269   // FIXME: add support for options other than a full system DSB
2270   // FIXME: add encoding
2271 }
2272 }
2273
2274 // Helper class for multiclass MemB -- for disassembly only
2275 class AMBI<string opc, string asm>
2276   : AInoP<(outs), (ins), MiscFrm, NoItinerary, opc, asm,
2277           [/* For disassembly only; pattern left blank */]>,
2278     Requires<[IsARM, HasV7]> {
2279   let Inst{31-20} = 0xf57;
2280 }
2281
2282 multiclass MemB<bits<4> op7_4, string opc> {
2283
2284   def st : AMBI<opc, "\tst"> {
2285     let Inst{7-4} = op7_4;
2286     let Inst{3-0} = 0b1110;
2287   }
2288
2289   def ish : AMBI<opc, "\tish"> {
2290     let Inst{7-4} = op7_4;
2291     let Inst{3-0} = 0b1011;
2292   }
2293
2294   def ishst : AMBI<opc, "\tishst"> {
2295     let Inst{7-4} = op7_4;
2296     let Inst{3-0} = 0b1010;
2297   }
2298
2299   def nsh : AMBI<opc, "\tnsh"> {
2300     let Inst{7-4} = op7_4;
2301     let Inst{3-0} = 0b0111;
2302   }
2303
2304   def nshst : AMBI<opc, "\tnshst"> {
2305     let Inst{7-4} = op7_4;
2306     let Inst{3-0} = 0b0110;
2307   }
2308
2309   def osh : AMBI<opc, "\tosh"> {
2310     let Inst{7-4} = op7_4;
2311     let Inst{3-0} = 0b0011;
2312   }
2313
2314   def oshst : AMBI<opc, "\toshst"> {
2315     let Inst{7-4} = op7_4;
2316     let Inst{3-0} = 0b0010;
2317   }
2318 }
2319
2320 // These DMB variants are for disassembly only.
2321 defm DMB : MemB<0b0101, "dmb">;
2322
2323 // These DSB variants are for disassembly only.
2324 defm DSB : MemB<0b0100, "dsb">;
2325
2326 // ISB has only full system option -- for disassembly only
2327 def ISBsy : AMBI<"isb", ""> {
2328   let Inst{7-4} = 0b0110;
2329   let Inst{3-0} = 0b1111;
2330 }
2331
2332 let usesCustomInserter = 1 in {
2333   let Uses = [CPSR] in {
2334     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2336       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
2337       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2338     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2340       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
2341       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2342     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2343       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2344       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
2345       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2346     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2348       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
2349       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2350     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2352       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
2353       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2354     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2355       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2356       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
2357       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2358     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2359       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2360       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
2361       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2362     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2364       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
2365       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2366     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2367       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2368       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
2369       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2370     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2371       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2372       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
2373       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2374     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2375       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2376       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
2377       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2378     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2379       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2380       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
2381       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2382     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2383       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2384       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
2385       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2386     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2387       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2388       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
2389       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2390     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2391       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2392       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
2393       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2394     def ATOMIC_LOAD_OR_I32 : PseudoInst<
2395       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2396       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
2397       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
2398     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
2399       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2400       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
2401       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
2402     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
2403       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
2404       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
2405       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
2406
2407     def ATOMIC_SWAP_I8 : PseudoInst<
2408       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2409       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
2410       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
2411     def ATOMIC_SWAP_I16 : PseudoInst<
2412       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2413       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
2414       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
2415     def ATOMIC_SWAP_I32 : PseudoInst<
2416       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
2417       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
2418       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
2419
2420     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
2421       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2422       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
2423       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
2424     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
2425       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2426       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
2427       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
2428     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
2429       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
2430       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
2431       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
2432 }
2433 }
2434
2435 let mayLoad = 1 in {
2436 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2437                     "ldrexb", "\t$dest, [$ptr]",
2438                     []>;
2439 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2440                     "ldrexh", "\t$dest, [$ptr]",
2441                     []>;
2442 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
2443                     "ldrex", "\t$dest, [$ptr]",
2444                     []>;
2445 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
2446                     NoItinerary,
2447                     "ldrexd", "\t$dest, $dest2, [$ptr]",
2448                     []>;
2449 }
2450
2451 let mayStore = 1, Constraints = "@earlyclobber $success" in {
2452 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2453                     NoItinerary,
2454                     "strexb", "\t$success, $src, [$ptr]",
2455                     []>;
2456 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2457                     NoItinerary,
2458                     "strexh", "\t$success, $src, [$ptr]",
2459                     []>;
2460 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
2461                     NoItinerary,
2462                     "strex", "\t$success, $src, [$ptr]",
2463                     []>;
2464 def STREXD : AIstrex<0b01, (outs GPR:$success),
2465                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
2466                     NoItinerary,
2467                     "strexd", "\t$success, $src, $src2, [$ptr]",
2468                     []>;
2469 }
2470
2471 // Clear-Exclusive is for disassembly only.
2472 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
2473                 [/* For disassembly only; pattern left blank */]>,
2474             Requires<[IsARM, HasV7]>  {
2475   let Inst{31-20} = 0xf57;
2476   let Inst{7-4} = 0b0001;
2477 }
2478
2479 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
2480 let mayLoad = 1 in {
2481 def SWP : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2482              "swp", "\t$dst, $src, [$ptr]",
2483              [/* For disassembly only; pattern left blank */]> {
2484   let Inst{27-23} = 0b00010;
2485   let Inst{22} = 0; // B = 0
2486   let Inst{21-20} = 0b00;
2487   let Inst{7-4} = 0b1001;
2488 }
2489
2490 def SWPB : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2491              "swpb", "\t$dst, $src, [$ptr]",
2492              [/* For disassembly only; pattern left blank */]> {
2493   let Inst{27-23} = 0b00010;
2494   let Inst{22} = 1; // B = 1
2495   let Inst{21-20} = 0b00;
2496   let Inst{7-4} = 0b1001;
2497 }
2498 }
2499
2500 //===----------------------------------------------------------------------===//
2501 // TLS Instructions
2502 //
2503
2504 // __aeabi_read_tp preserves the registers r1-r3.
2505 let isCall = 1,
2506   Defs = [R0, R12, LR, CPSR] in {
2507   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
2508                "bl\t__aeabi_read_tp",
2509                [(set R0, ARMthread_pointer)]>;
2510 }
2511
2512 //===----------------------------------------------------------------------===//
2513 // SJLJ Exception handling intrinsics
2514 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2515 //   address and save #0 in R0 for the non-longjmp case.
2516 //   Since by its nature we may be coming from some other function to get
2517 //   here, and we're using the stack frame for the containing function to
2518 //   save/restore registers, we can't keep anything live in regs across
2519 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2520 //   when we get here from a longjmp(). We force everthing out of registers
2521 //   except for our own input by listing the relevant registers in Defs. By
2522 //   doing so, we also cause the prologue/epilogue code to actively preserve
2523 //   all of the callee-saved resgisters, which is exactly what we want.
2524 //   A constant value is passed in $val, and we use the location as a scratch.
2525 let Defs =
2526   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2527     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2528     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2529     D31 ] in {
2530   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
2531                                AddrModeNone, SizeSpecial, IndexModeNone,
2532                                Pseudo, NoItinerary,
2533                                "str\tsp, [$src, #+8] ${:comment} eh_setjmp begin\n\t"
2534                                "add\t$val, pc, #8\n\t"
2535                                "str\t$val, [$src, #+4]\n\t"
2536                                "mov\tr0, #0\n\t"
2537                                "add\tpc, pc, #0\n\t"
2538                                "mov\tr0, #1 ${:comment} eh_setjmp end", "",
2539                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
2540                            Requires<[IsARM, HasVFP2]>;
2541 }
2542
2543 let Defs =
2544   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ] in {
2545   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
2546                                    AddrModeNone, SizeSpecial, IndexModeNone,
2547                                    Pseudo, NoItinerary,
2548                                    "str\tsp, [$src, #+8] ${:comment} eh_setjmp begin\n\t"
2549                                    "add\t$val, pc, #8\n\t"
2550                                    "str\t$val, [$src, #+4]\n\t"
2551                                    "mov\tr0, #0\n\t"
2552                                    "add\tpc, pc, #0\n\t"
2553                                    "mov\tr0, #1 ${:comment} eh_setjmp end", "",
2554                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
2555                                 Requires<[IsARM, NoVFP]>;
2556 }
2557
2558 //===----------------------------------------------------------------------===//
2559 // Non-Instruction Patterns
2560 //
2561
2562 // Large immediate handling.
2563
2564 // Two piece so_imms.
2565 let isReMaterializable = 1 in
2566 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
2567                          Pseudo, IIC_iMOVi,
2568                          "mov", "\t$dst, $src",
2569                          [(set GPR:$dst, so_imm2part:$src)]>,
2570                   Requires<[IsARM, NoV6T2]>;
2571
2572 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
2573              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2574                     (so_imm2part_2 imm:$RHS))>;
2575 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
2576              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2577                     (so_imm2part_2 imm:$RHS))>;
2578 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
2579              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2580                     (so_imm2part_2 imm:$RHS))>;
2581 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
2582              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
2583                     (so_neg_imm2part_2 imm:$RHS))>;
2584
2585 // 32-bit immediate using movw + movt.
2586 // This is a single pseudo instruction, the benefit is that it can be remat'd
2587 // as a single unit instead of having to handle reg inputs.
2588 // FIXME: Remove this when we can do generalized remat.
2589 let isReMaterializable = 1 in
2590 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
2591                    "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
2592                      [(set GPR:$dst, (i32 imm:$src))]>,
2593                Requires<[IsARM, HasV6T2]>;
2594
2595 // ConstantPool, GlobalAddress, and JumpTable
2596 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
2597             Requires<[IsARM, DontUseMovt]>;
2598 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
2599 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
2600             Requires<[IsARM, UseMovt]>;
2601 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2602              (LEApcrelJT tjumptable:$dst, imm:$id)>;
2603
2604 // TODO: add,sub,and, 3-instr forms?
2605
2606
2607 // Direct calls
2608 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
2609       Requires<[IsARM, IsNotDarwin]>;
2610 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
2611       Requires<[IsARM, IsDarwin]>;
2612
2613 // zextload i1 -> zextload i8
2614 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2615
2616 // extload -> zextload
2617 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2618 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2619 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
2620
2621 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
2622 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
2623
2624 // smul* and smla*
2625 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2626                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2627                  (SMULBB GPR:$a, GPR:$b)>;
2628 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
2629                  (SMULBB GPR:$a, GPR:$b)>;
2630 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2631                       (sra GPR:$b, (i32 16))),
2632                  (SMULBT GPR:$a, GPR:$b)>;
2633 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
2634                  (SMULBT GPR:$a, GPR:$b)>;
2635 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
2636                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2637                  (SMULTB GPR:$a, GPR:$b)>;
2638 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
2639                 (SMULTB GPR:$a, GPR:$b)>;
2640 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2641                       (i32 16)),
2642                  (SMULWB GPR:$a, GPR:$b)>;
2643 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
2644                  (SMULWB GPR:$a, GPR:$b)>;
2645
2646 def : ARMV5TEPat<(add GPR:$acc,
2647                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2648                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2649                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2650 def : ARMV5TEPat<(add GPR:$acc,
2651                       (mul sext_16_node:$a, sext_16_node:$b)),
2652                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2653 def : ARMV5TEPat<(add GPR:$acc,
2654                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2655                            (sra GPR:$b, (i32 16)))),
2656                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2657 def : ARMV5TEPat<(add GPR:$acc,
2658                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
2659                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2660 def : ARMV5TEPat<(add GPR:$acc,
2661                       (mul (sra GPR:$a, (i32 16)),
2662                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2663                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2664 def : ARMV5TEPat<(add GPR:$acc,
2665                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
2666                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2667 def : ARMV5TEPat<(add GPR:$acc,
2668                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2669                            (i32 16))),
2670                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2671 def : ARMV5TEPat<(add GPR:$acc,
2672                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
2673                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2674
2675 //===----------------------------------------------------------------------===//
2676 // Thumb Support
2677 //
2678
2679 include "ARMInstrThumb.td"
2680
2681 //===----------------------------------------------------------------------===//
2682 // Thumb2 Support
2683 //
2684
2685 include "ARMInstrThumb2.td"
2686
2687 //===----------------------------------------------------------------------===//
2688 // Floating Point Support
2689 //
2690
2691 include "ARMInstrVFP.td"
2692
2693 //===----------------------------------------------------------------------===//
2694 // Advanced SIMD (NEON) Support
2695 //
2696
2697 include "ARMInstrNEON.td"
2698
2699 //===----------------------------------------------------------------------===//
2700 // Coprocessor Instructions.  For disassembly only.
2701 //
2702
2703 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2704             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2705             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2706               [/* For disassembly only; pattern left blank */]> {
2707   let Inst{4} = 0;
2708 }
2709
2710 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2711                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2712                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2713                [/* For disassembly only; pattern left blank */]> {
2714   let Inst{31-28} = 0b1111;
2715   let Inst{4} = 0;
2716 }
2717
2718 class ACI<dag oops, dag iops, string opc, string asm>
2719   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
2720       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
2721   let Inst{27-25} = 0b110;
2722 }
2723
2724 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
2725
2726   def _OFFSET : ACI<(outs),
2727       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2728       opc, "\tp$cop, cr$CRd, $addr"> {
2729     let Inst{31-28} = op31_28;
2730     let Inst{24} = 1; // P = 1
2731     let Inst{21} = 0; // W = 0
2732     let Inst{22} = 0; // D = 0
2733     let Inst{20} = load;
2734   }
2735
2736   def _PRE : ACI<(outs),
2737       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2738       opc, "\tp$cop, cr$CRd, $addr!"> {
2739     let Inst{31-28} = op31_28;
2740     let Inst{24} = 1; // P = 1
2741     let Inst{21} = 1; // W = 1
2742     let Inst{22} = 0; // D = 0
2743     let Inst{20} = load;
2744   }
2745
2746   def _POST : ACI<(outs),
2747       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2748       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
2749     let Inst{31-28} = op31_28;
2750     let Inst{24} = 0; // P = 0
2751     let Inst{21} = 1; // W = 1
2752     let Inst{22} = 0; // D = 0
2753     let Inst{20} = load;
2754   }
2755
2756   def _OPTION : ACI<(outs),
2757       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
2758       opc, "\tp$cop, cr$CRd, [$base], $option"> {
2759     let Inst{31-28} = op31_28;
2760     let Inst{24} = 0; // P = 0
2761     let Inst{23} = 1; // U = 1
2762     let Inst{21} = 0; // W = 0
2763     let Inst{22} = 0; // D = 0
2764     let Inst{20} = load;
2765   }
2766
2767   def L_OFFSET : ACI<(outs),
2768       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2769       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
2770     let Inst{31-28} = op31_28;
2771     let Inst{24} = 1; // P = 1
2772     let Inst{21} = 0; // W = 0
2773     let Inst{22} = 1; // D = 1
2774     let Inst{20} = load;
2775   }
2776
2777   def L_PRE : ACI<(outs),
2778       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
2779       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
2780     let Inst{31-28} = op31_28;
2781     let Inst{24} = 1; // P = 1
2782     let Inst{21} = 1; // W = 1
2783     let Inst{22} = 1; // D = 1
2784     let Inst{20} = load;
2785   }
2786
2787   def L_POST : ACI<(outs),
2788       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
2789       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
2790     let Inst{31-28} = op31_28;
2791     let Inst{24} = 0; // P = 0
2792     let Inst{21} = 1; // W = 1
2793     let Inst{22} = 1; // D = 1
2794     let Inst{20} = load;
2795   }
2796
2797   def L_OPTION : ACI<(outs),
2798       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
2799       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
2800     let Inst{31-28} = op31_28;
2801     let Inst{24} = 0; // P = 0
2802     let Inst{23} = 1; // U = 1
2803     let Inst{21} = 0; // W = 0
2804     let Inst{22} = 1; // D = 1
2805     let Inst{20} = load;
2806   }
2807 }
2808
2809 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
2810 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
2811 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
2812 defm STC2 : LdStCop<0b1111,    0, "stc2">;
2813
2814 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2815               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2816               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2817               [/* For disassembly only; pattern left blank */]> {
2818   let Inst{20} = 0;
2819   let Inst{4} = 1;
2820 }
2821
2822 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2823                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2824                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2825                 [/* For disassembly only; pattern left blank */]> {
2826   let Inst{31-28} = 0b1111;
2827   let Inst{20} = 0;
2828   let Inst{4} = 1;
2829 }
2830
2831 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2832               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2833               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2834               [/* For disassembly only; pattern left blank */]> {
2835   let Inst{20} = 1;
2836   let Inst{4} = 1;
2837 }
2838
2839 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2840                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2841                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2842                 [/* For disassembly only; pattern left blank */]> {
2843   let Inst{31-28} = 0b1111;
2844   let Inst{20} = 1;
2845   let Inst{4} = 1;
2846 }
2847
2848 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2849                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2850                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2851                [/* For disassembly only; pattern left blank */]> {
2852   let Inst{23-20} = 0b0100;
2853 }
2854
2855 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2856                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2857                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2858                  [/* For disassembly only; pattern left blank */]> {
2859   let Inst{31-28} = 0b1111;
2860   let Inst{23-20} = 0b0100;
2861 }
2862
2863 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2864                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2865                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2866                [/* For disassembly only; pattern left blank */]> {
2867   let Inst{23-20} = 0b0101;
2868 }
2869
2870 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2871                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2872                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2873                  [/* For disassembly only; pattern left blank */]> {
2874   let Inst{31-28} = 0b1111;
2875   let Inst{23-20} = 0b0101;
2876 }
2877
2878 //===----------------------------------------------------------------------===//
2879 // Move between special register and ARM core register -- for disassembly only
2880 //
2881
2882 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
2883               [/* For disassembly only; pattern left blank */]> {
2884   let Inst{23-20} = 0b0000;
2885   let Inst{7-4} = 0b0000;
2886 }
2887
2888 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
2889               [/* For disassembly only; pattern left blank */]> {
2890   let Inst{23-20} = 0b0100;
2891   let Inst{7-4} = 0b0000;
2892 }
2893
2894 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
2895               "msr", "\tcpsr$mask, $src",
2896               [/* For disassembly only; pattern left blank */]> {
2897   let Inst{23-20} = 0b0010;
2898   let Inst{7-4} = 0b0000;
2899 }
2900
2901 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
2902               "msr", "\tcpsr$mask, $a",
2903               [/* For disassembly only; pattern left blank */]> {
2904   let Inst{23-20} = 0b0010;
2905   let Inst{7-4} = 0b0000;
2906 }
2907
2908 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
2909               "msr", "\tspsr$mask, $src",
2910               [/* For disassembly only; pattern left blank */]> {
2911   let Inst{23-20} = 0b0110;
2912   let Inst{7-4} = 0b0000;
2913 }
2914
2915 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
2916               "msr", "\tspsr$mask, $a",
2917               [/* For disassembly only; pattern left blank */]> {
2918   let Inst{23-20} = 0b0110;
2919   let Inst{7-4} = 0b0000;
2920 }