lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,31].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,31].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 517 // a relocatable expression.
 518 //
 519 // FIXME: This really needs a Thumb version separate from the ARM version.
 520 // While the range is the same, and can thus use the same match class,
 521 // the encoding is different so it should have a different encoder method.
 522 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 523 def imm0_65535_expr : Operand<i32> {
 524   let EncoderMethod = "getHiLo16ImmOpValue";
 525   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 526 }
 527
 528 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 529 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 530 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 531   return Imm >= 0 && Imm <= 0xffffff;
 532 }]> {
 533   let ParserMatchClass = Imm24bitAsmOperand;
 534 }
 535
 536
 537 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 538 /// e.g., 0xf000ffff
 539 def BitfieldAsmOperand : AsmOperandClass {
 540   let Name = "Bitfield";
 541   let ParserMethod = "parseBitfield";
 542 }
 543 def bf_inv_mask_imm : Operand<i32>,
 544                       PatLeaf<(imm), [{
 545   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 546 }] > {
 547   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 548   let PrintMethod = "printBitfieldInvMaskImmOperand";
 549   let ParserMatchClass = BitfieldAsmOperand;
 550 }
 551
 552 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 553 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 554   return isInt<5>(Imm);
 555 }]>;
 556
 557 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 558 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 559   return Imm > 0 &&  Imm <= 32;
 560 }] > {
 561   let EncoderMethod = "getMsbOpValue";
 562 }
 563
 564 def imm1_32_XFORM: SDNodeXForm<imm, [{
 565   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 566 }]>;
 567 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 568 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 569     imm1_32_XFORM> {
 570   let PrintMethod = "printImmPlusOneOperand";
 571   let ParserMatchClass = Imm1_32AsmOperand;
 572 }
 573
 574 def imm1_16_XFORM: SDNodeXForm<imm, [{
 575   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 576 }]>;
 577 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 578 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 579     imm1_16_XFORM> {
 580   let PrintMethod = "printImmPlusOneOperand";
 581   let ParserMatchClass = Imm1_16AsmOperand;
 582 }
 583
 584 // Define ARM specific addressing modes.
 585 // addrmode_imm12 := reg +/- imm12
 586 //
 587 def addrmode_imm12 : Operand<i32>,
 588                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 589   // 12-bit immediate operand. Note that instructions using this encode
 590   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 591   // immediate values are as normal.
 592
 593   let EncoderMethod = "getAddrModeImm12OpValue";
 594   let PrintMethod = "printAddrModeImm12Operand";
 595   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 596 }
 597 // ldst_so_reg := reg +/- reg shop imm
 598 //
 599 def ldst_so_reg : Operand<i32>,
 600                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 601   let EncoderMethod = "getLdStSORegOpValue";
 602   // FIXME: Simplify the printer
 603   let PrintMethod = "printAddrMode2Operand";
 604   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 605 }
 606
 607 // addrmode2 := reg +/- imm12
 608 //           := reg +/- reg shop imm
 609 //
 610 def MemMode2AsmOperand : AsmOperandClass {
 611   let Name = "MemMode2";
 612   let ParserMethod = "parseMemMode2Operand";
 613 }
 614 def addrmode2 : Operand<i32>,
 615                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 616   let EncoderMethod = "getAddrMode2OpValue";
 617   let PrintMethod = "printAddrMode2Operand";
 618   let ParserMatchClass = MemMode2AsmOperand;
 619   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 620 }
 621
 622 def am2offset_reg : Operand<i32>,
 623                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 624                 [], [SDNPWantRoot]> {
 625   let EncoderMethod = "getAddrMode2OffsetOpValue";
 626   let PrintMethod = "printAddrMode2OffsetOperand";
 627   let MIOperandInfo = (ops GPR, i32imm);
 628 }
 629
 630 def am2offset_imm : Operand<i32>,
 631                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 632                 [], [SDNPWantRoot]> {
 633   let EncoderMethod = "getAddrMode2OffsetOpValue";
 634   let PrintMethod = "printAddrMode2OffsetOperand";
 635   let MIOperandInfo = (ops GPR, i32imm);
 636 }
 637
 638
 639 // addrmode3 := reg +/- reg
 640 // addrmode3 := reg +/- imm8
 641 //
 642 def MemMode3AsmOperand : AsmOperandClass {
 643   let Name = "MemMode3";
 644   let ParserMethod = "parseMemMode3Operand";
 645 }
 646 def addrmode3 : Operand<i32>,
 647                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 648   let EncoderMethod = "getAddrMode3OpValue";
 649   let PrintMethod = "printAddrMode3Operand";
 650   let ParserMatchClass = MemMode3AsmOperand;
 651   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 652 }
 653
 654 def am3offset : Operand<i32>,
 655                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 656                                [], [SDNPWantRoot]> {
 657   let EncoderMethod = "getAddrMode3OffsetOpValue";
 658   let PrintMethod = "printAddrMode3OffsetOperand";
 659   let MIOperandInfo = (ops GPR, i32imm);
 660 }
 661
 662 // ldstm_mode := {ia, ib, da, db}
 663 //
 664 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 665   let EncoderMethod = "getLdStmModeOpValue";
 666   let PrintMethod = "printLdStmModeOperand";
 667 }
 668
 669 // addrmode5 := reg +/- imm8*4
 670 //
 671 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 672 def addrmode5 : Operand<i32>,
 673                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 674   let PrintMethod = "printAddrMode5Operand";
 675   let MIOperandInfo = (ops GPR:$base, i32imm);
 676   let ParserMatchClass = MemMode5AsmOperand;
 677   let EncoderMethod = "getAddrMode5OpValue";
 678 }
 679
 680 // addrmode6 := reg with optional alignment
 681 //
 682 def addrmode6 : Operand<i32>,
 683                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 684   let PrintMethod = "printAddrMode6Operand";
 685   let MIOperandInfo = (ops GPR:$addr, i32imm);
 686   let EncoderMethod = "getAddrMode6AddressOpValue";
 687 }
 688
 689 def am6offset : Operand<i32>,
 690                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 691                                [], [SDNPWantRoot]> {
 692   let PrintMethod = "printAddrMode6OffsetOperand";
 693   let MIOperandInfo = (ops GPR);
 694   let EncoderMethod = "getAddrMode6OffsetOpValue";
 695 }
 696
 697 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 698 // (single element from one lane) for size 32.
 699 def addrmode6oneL32 : Operand<i32>,
 700                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 701   let PrintMethod = "printAddrMode6Operand";
 702   let MIOperandInfo = (ops GPR:$addr, i32imm);
 703   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 704 }
 705
 706 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 707 // instructions, specifically VLD4-dup.
 708 def addrmode6dup : Operand<i32>,
 709                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 710   let PrintMethod = "printAddrMode6Operand";
 711   let MIOperandInfo = (ops GPR:$addr, i32imm);
 712   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 713 }
 714
 715 // addrmodepc := pc + reg
 716 //
 717 def addrmodepc : Operand<i32>,
 718                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 719   let PrintMethod = "printAddrModePCOperand";
 720   let MIOperandInfo = (ops GPR, i32imm);
 721 }
 722
 723 // addrmode7 := reg
 724 // Used by load/store exclusive instructions. Useful to enable right assembly
 725 // parsing and printing. Not used for any codegen matching.
 726 //
 727 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 728 def addrmode7 : Operand<i32> {
 729   let PrintMethod = "printAddrMode7Operand";
 730   let MIOperandInfo = (ops GPR);
 731   let ParserMatchClass = MemMode7AsmOperand;
 732 }
 733
 734 def nohash_imm : Operand<i32> {
 735   let PrintMethod = "printNoHashImmediate";
 736 }
 737
 738 def CoprocNumAsmOperand : AsmOperandClass {
 739   let Name = "CoprocNum";
 740   let ParserMethod = "parseCoprocNumOperand";
 741 }
 742 def p_imm : Operand<i32> {
 743   let PrintMethod = "printPImmediate";
 744   let ParserMatchClass = CoprocNumAsmOperand;
 745 }
 746
 747 def CoprocRegAsmOperand : AsmOperandClass {
 748   let Name = "CoprocReg";
 749   let ParserMethod = "parseCoprocRegOperand";
 750 }
 751 def c_imm : Operand<i32> {
 752   let PrintMethod = "printCImmediate";
 753   let ParserMatchClass = CoprocRegAsmOperand;
 754 }
 755
 756 //===----------------------------------------------------------------------===//
 757
 758 include "ARMInstrFormats.td"
 759
 760 //===----------------------------------------------------------------------===//
 761 // Multiclass helpers...
 762 //
 763
 764 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 765 /// binop that produces a value.
 766 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 767                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 768                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 769   // The register-immediate version is re-materializable. This is useful
 770   // in particular for taking the address of a local.
 771   let isReMaterializable = 1 in {
 772   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 773                iii, opc, "\t$Rd, $Rn, $imm",
 774                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 775     bits<4> Rd;
 776     bits<4> Rn;
 777     bits<12> imm;
 778     let Inst{25} = 1;
 779     let Inst{19-16} = Rn;
 780     let Inst{15-12} = Rd;
 781     let Inst{11-0} = imm;
 782   }
 783   }
 784   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 785                iir, opc, "\t$Rd, $Rn, $Rm",
 786                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 787     bits<4> Rd;
 788     bits<4> Rn;
 789     bits<4> Rm;
 790     let Inst{25} = 0;
 791     let isCommutable = Commutable;
 792     let Inst{19-16} = Rn;
 793     let Inst{15-12} = Rd;
 794     let Inst{11-4} = 0b00000000;
 795     let Inst{3-0} = Rm;
 796   }
 797
 798   def rsi : AsI1<opcod, (outs GPR:$Rd),
 799                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 800                iis, opc, "\t$Rd, $Rn, $shift",
 801                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 802     bits<4> Rd;
 803     bits<4> Rn;
 804     bits<12> shift;
 805     let Inst{25} = 0;
 806     let Inst{19-16} = Rn;
 807     let Inst{15-12} = Rd;
 808     let Inst{11-5} = shift{11-5};
 809     let Inst{4} = 0;
 810     let Inst{3-0} = shift{3-0};
 811   }
 812
 813   def rsr : AsI1<opcod, (outs GPR:$Rd),
 814                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 815                iis, opc, "\t$Rd, $Rn, $shift",
 816                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> shift;
 820     let Inst{25} = 0;
 821     let Inst{19-16} = Rn;
 822     let Inst{15-12} = Rd;
 823     let Inst{11-8} = shift{11-8};
 824     let Inst{7} = 0;
 825     let Inst{6-5} = shift{6-5};
 826     let Inst{4} = 1;
 827     let Inst{3-0} = shift{3-0};
 828   }
 829
 830   // Assembly aliases for optional destination operand when it's the same
 831   // as the source operand.
 832   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 833      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 834                                                     so_imm:$imm, pred:$p,
 835                                                     cc_out:$s)>,
 836      Requires<[IsARM]>;
 837   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 839                                                     GPR:$Rm, pred:$p,
 840                                                     cc_out:$s)>,
 841      Requires<[IsARM]>;
 842   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 843      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 844                                                     so_reg_imm:$shift, pred:$p,
 845                                                     cc_out:$s)>,
 846      Requires<[IsARM]>;
 847   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 848      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 849                                                     so_reg_reg:$shift, pred:$p,
 850                                                     cc_out:$s)>,
 851      Requires<[IsARM]>;
 852
 853 }
 854
 855 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 856 /// instruction modifies the CPSR register.
 857 let isCodeGenOnly = 1, Defs = [CPSR] in {
 858 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 859                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 860                          PatFrag opnode, bit Commutable = 0> {
 861   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 862                iii, opc, "\t$Rd, $Rn, $imm",
 863                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 864     bits<4> Rd;
 865     bits<4> Rn;
 866     bits<12> imm;
 867     let Inst{25} = 1;
 868     let Inst{20} = 1;
 869     let Inst{19-16} = Rn;
 870     let Inst{15-12} = Rd;
 871     let Inst{11-0} = imm;
 872   }
 873   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 874                iir, opc, "\t$Rd, $Rn, $Rm",
 875                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 876     bits<4> Rd;
 877     bits<4> Rn;
 878     bits<4> Rm;
 879     let isCommutable = Commutable;
 880     let Inst{25} = 0;
 881     let Inst{20} = 1;
 882     let Inst{19-16} = Rn;
 883     let Inst{15-12} = Rd;
 884     let Inst{11-4} = 0b00000000;
 885     let Inst{3-0} = Rm;
 886   }
 887   def rsi : AI1<opcod, (outs GPR:$Rd),
 888                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 889                iis, opc, "\t$Rd, $Rn, $shift",
 890                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 891     bits<4> Rd;
 892     bits<4> Rn;
 893     bits<12> shift;
 894     let Inst{25} = 0;
 895     let Inst{20} = 1;
 896     let Inst{19-16} = Rn;
 897     let Inst{15-12} = Rd;
 898     let Inst{11-5} = shift{11-5};
 899     let Inst{4} = 0;
 900     let Inst{3-0} = shift{3-0};
 901   }
 902
 903     def rsr : AI1<opcod, (outs GPR:$Rd),
 904                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 905                iis, opc, "\t$Rd, $Rn, $shift",
 906                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 907     bits<4> Rd;
 908     bits<4> Rn;
 909     bits<12> shift;
 910     let Inst{25} = 0;
 911     let Inst{20} = 1;
 912     let Inst{19-16} = Rn;
 913     let Inst{15-12} = Rd;
 914     let Inst{11-8} = shift{11-8};
 915     let Inst{7} = 0;
 916     let Inst{6-5} = shift{6-5};
 917     let Inst{4} = 1;
 918     let Inst{3-0} = shift{3-0};
 919   }
 920 }
 921 }
 922
 923 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 924 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 925 /// a explicit result, only implicitly set CPSR.
 926 let isCompare = 1, Defs = [CPSR] in {
 927 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 928                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 929                        PatFrag opnode, bit Commutable = 0> {
 930   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 931                opc, "\t$Rn, $imm",
 932                [(opnode GPR:$Rn, so_imm:$imm)]> {
 933     bits<4> Rn;
 934     bits<12> imm;
 935     let Inst{25} = 1;
 936     let Inst{20} = 1;
 937     let Inst{19-16} = Rn;
 938     let Inst{15-12} = 0b0000;
 939     let Inst{11-0} = imm;
 940   }
 941   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 942                opc, "\t$Rn, $Rm",
 943                [(opnode GPR:$Rn, GPR:$Rm)]> {
 944     bits<4> Rn;
 945     bits<4> Rm;
 946     let isCommutable = Commutable;
 947     let Inst{25} = 0;
 948     let Inst{20} = 1;
 949     let Inst{19-16} = Rn;
 950     let Inst{15-12} = 0b0000;
 951     let Inst{11-4} = 0b00000000;
 952     let Inst{3-0} = Rm;
 953   }
 954   def rsi : AI1<opcod, (outs),
 955                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 956                opc, "\t$Rn, $shift",
 957                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 958     bits<4> Rn;
 959     bits<12> shift;
 960     let Inst{25} = 0;
 961     let Inst{20} = 1;
 962     let Inst{19-16} = Rn;
 963     let Inst{15-12} = 0b0000;
 964     let Inst{11-5} = shift{11-5};
 965     let Inst{4} = 0;
 966     let Inst{3-0} = shift{3-0};
 967   }
 968   def rsr : AI1<opcod, (outs),
 969                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 970                opc, "\t$Rn, $shift",
 971                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 972     bits<4> Rn;
 973     bits<12> shift;
 974     let Inst{25} = 0;
 975     let Inst{20} = 1;
 976     let Inst{19-16} = Rn;
 977     let Inst{15-12} = 0b0000;
 978     let Inst{11-8} = shift{11-8};
 979     let Inst{7} = 0;
 980     let Inst{6-5} = shift{6-5};
 981     let Inst{4} = 1;
 982     let Inst{3-0} = shift{3-0};
 983   }
 984
 985 }
 986 }
 987
 988 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 989 /// register and one whose operand is a register rotated by 8/16/24.
 990 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 991 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
 992   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 993           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
 994           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 995        Requires<[IsARM, HasV6]> {
 996   bits<4> Rd;
 997   bits<4> Rm;
 998   bits<2> rot;
 999   let Inst{19-16} = 0b1111;
1000   let Inst{15-12} = Rd;
1001   let Inst{11-10} = rot;
1002   let Inst{3-0}   = Rm;
1003 }
1004
1005 class AI_ext_rrot_np<bits<8> opcod, string opc>
1006   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1007           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1008        Requires<[IsARM, HasV6]> {
1009   bits<2> rot;
1010   let Inst{19-16} = 0b1111;
1011   let Inst{11-10} = rot;
1012 }
1013
1014 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1015 /// register and one whose operand is a register rotated by 8/16/24.
1016 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1017   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1018           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1019           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1020         Requires<[IsARM, HasV6]> {
1021   bits<4> Rd;
1022   bits<4> Rm;
1023   bits<4> Rn;
1024   bits<2> rot;
1025   let Inst{19-16} = Rn;
1026   let Inst{15-12} = Rd;
1027   let Inst{11-10} = rot;
1028   let Inst{9-4}   = 0b000111;
1029   let Inst{3-0}   = Rm;
1030 }
1031
1032 class AI_exta_rrot_np<bits<8> opcod, string opc>
1033   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1034           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1035        Requires<[IsARM, HasV6]> {
1036   bits<4> Rn;
1037   bits<2> rot;
1038   let Inst{19-16} = Rn;
1039   let Inst{11-10} = rot;
1040 }
1041
1042 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1043 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1044                              string baseOpc, bit Commutable = 0> {
1045   let Uses = [CPSR] in {
1046   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1047                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1048                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1049                Requires<[IsARM]> {
1050     bits<4> Rd;
1051     bits<4> Rn;
1052     bits<12> imm;
1053     let Inst{25} = 1;
1054     let Inst{15-12} = Rd;
1055     let Inst{19-16} = Rn;
1056     let Inst{11-0} = imm;
1057   }
1058   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1059                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1060                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1061                Requires<[IsARM]> {
1062     bits<4> Rd;
1063     bits<4> Rn;
1064     bits<4> Rm;
1065     let Inst{11-4} = 0b00000000;
1066     let Inst{25} = 0;
1067     let isCommutable = Commutable;
1068     let Inst{3-0} = Rm;
1069     let Inst{15-12} = Rd;
1070     let Inst{19-16} = Rn;
1071   }
1072   def rsi : AsI1<opcod, (outs GPR:$Rd),
1073                 (ins GPR:$Rn, so_reg_imm:$shift),
1074                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1076                Requires<[IsARM]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<12> shift;
1080     let Inst{25} = 0;
1081     let Inst{19-16} = Rn;
1082     let Inst{15-12} = Rd;
1083     let Inst{11-5} = shift{11-5};
1084     let Inst{4} = 0;
1085     let Inst{3-0} = shift{3-0};
1086   }
1087   def rsr : AsI1<opcod, (outs GPR:$Rd),
1088                 (ins GPR:$Rn, so_reg_reg:$shift),
1089                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1090                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1091                Requires<[IsARM]> {
1092     bits<4> Rd;
1093     bits<4> Rn;
1094     bits<12> shift;
1095     let Inst{25} = 0;
1096     let Inst{19-16} = Rn;
1097     let Inst{15-12} = Rd;
1098     let Inst{11-8} = shift{11-8};
1099     let Inst{7} = 0;
1100     let Inst{6-5} = shift{6-5};
1101     let Inst{4} = 1;
1102     let Inst{3-0} = shift{3-0};
1103   }
1104   }
1105   // Assembly aliases for optional destination operand when it's the same
1106   // as the source operand.
1107   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1108      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1109                                                     so_imm:$imm, pred:$p,
1110                                                     cc_out:$s)>,
1111      Requires<[IsARM]>;
1112   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1113      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1114                                                     GPR:$Rm, pred:$p,
1115                                                     cc_out:$s)>,
1116      Requires<[IsARM]>;
1117   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1118      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1119                                                     so_reg_imm:$shift, pred:$p,
1120                                                     cc_out:$s)>,
1121      Requires<[IsARM]>;
1122   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1123      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1124                                                     so_reg_reg:$shift, pred:$p,
1125                                                     cc_out:$s)>,
1126      Requires<[IsARM]>;
1127 }
1128
1129 // Carry setting variants
1130 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1131 let usesCustomInserter = 1 in {
1132 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1133   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1134                4, IIC_iALUi,
1135                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1136   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1137                4, IIC_iALUr,
1138                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1139     let isCommutable = Commutable;
1140   }
1141   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1142                4, IIC_iALUsr,
1143                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1144   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1145                4, IIC_iALUsr,
1146                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1147 }
1148 }
1149
1150 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1151 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1152            InstrItinClass iir, PatFrag opnode> {
1153   // Note: We use the complex addrmode_imm12 rather than just an input
1154   // GPR and a constrained immediate so that we can use this to match
1155   // frame index references and avoid matching constant pool references.
1156   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1157                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1158                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1159     bits<4>  Rt;
1160     bits<17> addr;
1161     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1162     let Inst{19-16} = addr{16-13};  // Rn
1163     let Inst{15-12} = Rt;
1164     let Inst{11-0}  = addr{11-0};   // imm12
1165   }
1166   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1167                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1168                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1169     bits<4>  Rt;
1170     bits<17> shift;
1171     let shift{4}    = 0;            // Inst{4} = 0
1172     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1173     let Inst{19-16} = shift{16-13}; // Rn
1174     let Inst{15-12} = Rt;
1175     let Inst{11-0}  = shift{11-0};
1176   }
1177 }
1178 }
1179
1180 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1181            InstrItinClass iir, PatFrag opnode> {
1182   // Note: We use the complex addrmode_imm12 rather than just an input
1183   // GPR and a constrained immediate so that we can use this to match
1184   // frame index references and avoid matching constant pool references.
1185   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1186                    (ins GPR:$Rt, addrmode_imm12:$addr),
1187                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1188                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1189     bits<4> Rt;
1190     bits<17> addr;
1191     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1192     let Inst{19-16} = addr{16-13};  // Rn
1193     let Inst{15-12} = Rt;
1194     let Inst{11-0}  = addr{11-0};   // imm12
1195   }
1196   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1197                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1198                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1199     bits<4> Rt;
1200     bits<17> shift;
1201     let shift{4}    = 0;            // Inst{4} = 0
1202     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1203     let Inst{19-16} = shift{16-13}; // Rn
1204     let Inst{15-12} = Rt;
1205     let Inst{11-0}  = shift{11-0};
1206   }
1207 }
1208 //===----------------------------------------------------------------------===//
1209 // Instructions
1210 //===----------------------------------------------------------------------===//
1211
1212 //===----------------------------------------------------------------------===//
1213 //  Miscellaneous Instructions.
1214 //
1215
1216 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1217 /// the function.  The first operand is the ID# for this instruction, the second
1218 /// is the index into the MachineConstantPool that this is, the third is the
1219 /// size in bytes of this constant pool entry.
1220 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1221 def CONSTPOOL_ENTRY :
1222 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1223                     i32imm:$size), NoItinerary, []>;
1224
1225 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1226 // from removing one half of the matched pairs. That breaks PEI, which assumes
1227 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1228 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1229 def ADJCALLSTACKUP :
1230 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1231            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1232
1233 def ADJCALLSTACKDOWN :
1234 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1235            [(ARMcallseq_start timm:$amt)]>;
1236 }
1237
1238 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1239              [/* For disassembly only; pattern left blank */]>,
1240           Requires<[IsARM, HasV6T2]> {
1241   let Inst{27-16} = 0b001100100000;
1242   let Inst{15-8} = 0b11110000;
1243   let Inst{7-0} = 0b00000000;
1244 }
1245
1246 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1247              [/* For disassembly only; pattern left blank */]>,
1248           Requires<[IsARM, HasV6T2]> {
1249   let Inst{27-16} = 0b001100100000;
1250   let Inst{15-8} = 0b11110000;
1251   let Inst{7-0} = 0b00000001;
1252 }
1253
1254 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1255              [/* For disassembly only; pattern left blank */]>,
1256           Requires<[IsARM, HasV6T2]> {
1257   let Inst{27-16} = 0b001100100000;
1258   let Inst{15-8} = 0b11110000;
1259   let Inst{7-0} = 0b00000010;
1260 }
1261
1262 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1263              [/* For disassembly only; pattern left blank */]>,
1264           Requires<[IsARM, HasV6T2]> {
1265   let Inst{27-16} = 0b001100100000;
1266   let Inst{15-8} = 0b11110000;
1267   let Inst{7-0} = 0b00000011;
1268 }
1269
1270 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1271              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1272   bits<4> Rd;
1273   bits<4> Rn;
1274   bits<4> Rm;
1275   let Inst{3-0} = Rm;
1276   let Inst{15-12} = Rd;
1277   let Inst{19-16} = Rn;
1278   let Inst{27-20} = 0b01101000;
1279   let Inst{7-4} = 0b1011;
1280   let Inst{11-8} = 0b1111;
1281 }
1282
1283 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1284              []>, Requires<[IsARM, HasV6T2]> {
1285   let Inst{27-16} = 0b001100100000;
1286   let Inst{15-8} = 0b11110000;
1287   let Inst{7-0} = 0b00000100;
1288 }
1289
1290 // The i32imm operand $val can be used by a debugger to store more information
1291 // about the breakpoint.
1292 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1293               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1294   bits<16> val;
1295   let Inst{3-0} = val{3-0};
1296   let Inst{19-8} = val{15-4};
1297   let Inst{27-20} = 0b00010010;
1298   let Inst{7-4} = 0b0111;
1299 }
1300
1301 // Change Processor State
1302 // FIXME: We should use InstAlias to handle the optional operands.
1303 class CPS<dag iops, string asm_ops>
1304   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1305         []>, Requires<[IsARM]> {
1306   bits<2> imod;
1307   bits<3> iflags;
1308   bits<5> mode;
1309   bit M;
1310
1311   let Inst{31-28} = 0b1111;
1312   let Inst{27-20} = 0b00010000;
1313   let Inst{19-18} = imod;
1314   let Inst{17}    = M; // Enabled if mode is set;
1315   let Inst{16}    = 0;
1316   let Inst{8-6}   = iflags;
1317   let Inst{5}     = 0;
1318   let Inst{4-0}   = mode;
1319 }
1320
1321 let M = 1 in
1322   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_15:$mode),
1323                   "$imod\t$iflags, $mode">;
1324 let mode = 0, M = 0 in
1325   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1326
1327 let imod = 0, iflags = 0, M = 1 in
1328   def CPS1p : CPS<(ins imm0_15:$mode), "\t$mode">;
1329
1330 // Preload signals the memory system of possible future data/instruction access.
1331 // These are for disassembly only.
1332 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1333
1334   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1335                 !strconcat(opc, "\t$addr"),
1336                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1337     bits<4> Rt;
1338     bits<17> addr;
1339     let Inst{31-26} = 0b111101;
1340     let Inst{25} = 0; // 0 for immediate form
1341     let Inst{24} = data;
1342     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1343     let Inst{22} = read;
1344     let Inst{21-20} = 0b01;
1345     let Inst{19-16} = addr{16-13};  // Rn
1346     let Inst{15-12} = 0b1111;
1347     let Inst{11-0}  = addr{11-0};   // imm12
1348   }
1349
1350   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1351                !strconcat(opc, "\t$shift"),
1352                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1353     bits<17> shift;
1354     let Inst{31-26} = 0b111101;
1355     let Inst{25} = 1; // 1 for register form
1356     let Inst{24} = data;
1357     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1358     let Inst{22} = read;
1359     let Inst{21-20} = 0b01;
1360     let Inst{19-16} = shift{16-13}; // Rn
1361     let Inst{15-12} = 0b1111;
1362     let Inst{11-0}  = shift{11-0};
1363   }
1364 }
1365
1366 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1367 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1368 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1369
1370 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1371                  "setend\t$end", []>, Requires<[IsARM]> {
1372   bits<1> end;
1373   let Inst{31-10} = 0b1111000100000001000000;
1374   let Inst{9} = end;
1375   let Inst{8-0} = 0;
1376 }
1377
1378 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1379              []>, Requires<[IsARM, HasV7]> {
1380   bits<4> opt;
1381   let Inst{27-4} = 0b001100100000111100001111;
1382   let Inst{3-0} = opt;
1383 }
1384
1385 // A5.4 Permanently UNDEFINED instructions.
1386 let isBarrier = 1, isTerminator = 1 in
1387 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1388                "trap", [(trap)]>,
1389            Requires<[IsARM]> {
1390   let Inst = 0xe7ffdefe;
1391 }
1392
1393 // Address computation and loads and stores in PIC mode.
1394 let isNotDuplicable = 1 in {
1395 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1396                             4, IIC_iALUr,
1397                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1398
1399 let AddedComplexity = 10 in {
1400 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1401                             4, IIC_iLoad_r,
1402                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1403
1404 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1405                             4, IIC_iLoad_bh_r,
1406                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1407
1408 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1409                             4, IIC_iLoad_bh_r,
1410                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1411
1412 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1413                             4, IIC_iLoad_bh_r,
1414                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1415
1416 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1417                             4, IIC_iLoad_bh_r,
1418                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1419 }
1420 let AddedComplexity = 10 in {
1421 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1422       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1423
1424 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1425       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1426                                                    addrmodepc:$addr)]>;
1427
1428 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1429       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1430 }
1431 } // isNotDuplicable = 1
1432
1433
1434 // LEApcrel - Load a pc-relative address into a register without offending the
1435 // assembler.
1436 let neverHasSideEffects = 1, isReMaterializable = 1 in
1437 // The 'adr' mnemonic encodes differently if the label is before or after
1438 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1439 // know until then which form of the instruction will be used.
1440 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1441                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1442   bits<4> Rd;
1443   bits<12> label;
1444   let Inst{27-25} = 0b001;
1445   let Inst{20} = 0;
1446   let Inst{19-16} = 0b1111;
1447   let Inst{15-12} = Rd;
1448   let Inst{11-0} = label;
1449 }
1450 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1451                     4, IIC_iALUi, []>;
1452
1453 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1454                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1455                       4, IIC_iALUi, []>;
1456
1457 //===----------------------------------------------------------------------===//
1458 //  Control Flow Instructions.
1459 //
1460
1461 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1462   // ARMV4T and above
1463   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1464                   "bx", "\tlr", [(ARMretflag)]>,
1465                Requires<[IsARM, HasV4T]> {
1466     let Inst{27-0}  = 0b0001001011111111111100011110;
1467   }
1468
1469   // ARMV4 only
1470   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1471                   "mov", "\tpc, lr", [(ARMretflag)]>,
1472                Requires<[IsARM, NoV4T]> {
1473     let Inst{27-0} = 0b0001101000001111000000001110;
1474   }
1475 }
1476
1477 // Indirect branches
1478 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1479   // ARMV4T and above
1480   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1481                   [(brind GPR:$dst)]>,
1482               Requires<[IsARM, HasV4T]> {
1483     bits<4> dst;
1484     let Inst{31-4} = 0b1110000100101111111111110001;
1485     let Inst{3-0}  = dst;
1486   }
1487
1488   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1489                   "bx", "\t$dst", [/* pattern left blank */]>,
1490               Requires<[IsARM, HasV4T]> {
1491     bits<4> dst;
1492     let Inst{27-4} = 0b000100101111111111110001;
1493     let Inst{3-0}  = dst;
1494   }
1495 }
1496
1497 // All calls clobber the non-callee saved registers. SP is marked as
1498 // a use to prevent stack-pointer assignments that appear immediately
1499 // before calls from potentially appearing dead.
1500 let isCall = 1,
1501   // On non-Darwin platforms R9 is callee-saved.
1502   // FIXME:  Do we really need a non-predicated version? If so, it should
1503   // at least be a pseudo instruction expanding to the predicated version
1504   // at MC lowering time.
1505   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1506   Uses = [SP] in {
1507   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1508                 IIC_Br, "bl\t$func",
1509                 [(ARMcall tglobaladdr:$func)]>,
1510             Requires<[IsARM, IsNotDarwin]> {
1511     let Inst{31-28} = 0b1110;
1512     bits<24> func;
1513     let Inst{23-0} = func;
1514   }
1515
1516   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1517                    IIC_Br, "bl", "\t$func",
1518                    [(ARMcall_pred tglobaladdr:$func)]>,
1519                 Requires<[IsARM, IsNotDarwin]> {
1520     bits<24> func;
1521     let Inst{23-0} = func;
1522   }
1523
1524   // ARMv5T and above
1525   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1526                 IIC_Br, "blx\t$func",
1527                 [(ARMcall GPR:$func)]>,
1528             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1529     bits<4> func;
1530     let Inst{31-4} = 0b1110000100101111111111110011;
1531     let Inst{3-0}  = func;
1532   }
1533
1534   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1535                     IIC_Br, "blx", "\t$func",
1536                     [(ARMcall_pred GPR:$func)]>,
1537                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1538     bits<4> func;
1539     let Inst{27-4} = 0b000100101111111111110011;
1540     let Inst{3-0}  = func;
1541   }
1542
1543   // ARMv4T
1544   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1545   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1546                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1547                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1548
1549   // ARMv4
1550   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1551                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1552                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1553 }
1554
1555 let isCall = 1,
1556   // On Darwin R9 is call-clobbered.
1557   // R7 is marked as a use to prevent frame-pointer assignments from being
1558   // moved above / below calls.
1559   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1560   Uses = [R7, SP] in {
1561   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1562                 4, IIC_Br,
1563                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1564               Requires<[IsARM, IsDarwin]>;
1565
1566   def BLr9_pred : ARMPseudoExpand<(outs),
1567                    (ins bl_target:$func, pred:$p, variable_ops),
1568                    4, IIC_Br,
1569                    [(ARMcall_pred tglobaladdr:$func)],
1570                    (BL_pred bl_target:$func, pred:$p)>,
1571                   Requires<[IsARM, IsDarwin]>;
1572
1573   // ARMv5T and above
1574   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1575                 4, IIC_Br,
1576                 [(ARMcall GPR:$func)],
1577                 (BLX GPR:$func)>,
1578                Requires<[IsARM, HasV5T, IsDarwin]>;
1579
1580   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1581                 4, IIC_Br,
1582                 [(ARMcall_pred GPR:$func)],
1583                 (BLX_pred GPR:$func, pred:$p)>,
1584                    Requires<[IsARM, HasV5T, IsDarwin]>;
1585
1586   // ARMv4T
1587   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1588   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1589                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1590                   Requires<[IsARM, HasV4T, IsDarwin]>;
1591
1592   // ARMv4
1593   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1594                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1595                   Requires<[IsARM, NoV4T, IsDarwin]>;
1596 }
1597
1598 let isBranch = 1, isTerminator = 1 in {
1599   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1600   // a two-value operand where a dag node expects two operands. :(
1601   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1602                IIC_Br, "b", "\t$target",
1603                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1604     bits<24> target;
1605     let Inst{23-0} = target;
1606   }
1607
1608   let isBarrier = 1 in {
1609     // B is "predicable" since it's just a Bcc with an 'always' condition.
1610     let isPredicable = 1 in
1611     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1612     // should be sufficient.
1613     // FIXME: Is B really a Barrier? That doesn't seem right.
1614     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1615                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1616
1617     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1618     def BR_JTr : ARMPseudoInst<(outs),
1619                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1620                       0, IIC_Br,
1621                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1622     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1623     // into i12 and rs suffixed versions.
1624     def BR_JTm : ARMPseudoInst<(outs),
1625                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1626                      0, IIC_Br,
1627                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1628                        imm:$id)]>;
1629     def BR_JTadd : ARMPseudoInst<(outs),
1630                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1631                    0, IIC_Br,
1632                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1633                      imm:$id)]>;
1634     } // isNotDuplicable = 1, isIndirectBranch = 1
1635   } // isBarrier = 1
1636
1637 }
1638
1639 // BLX (immediate)
1640 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1641                "blx\t$target", []>,
1642            Requires<[IsARM, HasV5T]> {
1643   let Inst{31-25} = 0b1111101;
1644   bits<25> target;
1645   let Inst{23-0} = target{24-1};
1646   let Inst{24} = target{0};
1647 }
1648
1649 // Branch and Exchange Jazelle
1650 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1651               [/* pattern left blank */]> {
1652   bits<4> func;
1653   let Inst{23-20} = 0b0010;
1654   let Inst{19-8} = 0xfff;
1655   let Inst{7-4} = 0b0010;
1656   let Inst{3-0} = func;
1657 }
1658
1659 // Tail calls.
1660
1661 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1662   // Darwin versions.
1663   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1664       Uses = [SP] in {
1665     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1666                        IIC_Br, []>, Requires<[IsDarwin]>;
1667
1668     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1669                        IIC_Br, []>, Requires<[IsDarwin]>;
1670
1671     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1672                    4, IIC_Br, [],
1673                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1674                    Requires<[IsARM, IsDarwin]>;
1675
1676     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1677                    4, IIC_Br, [],
1678                    (BX GPR:$dst)>,
1679                    Requires<[IsARM, IsDarwin]>;
1680
1681   }
1682
1683   // Non-Darwin versions (the difference is R9).
1684   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1685       Uses = [SP] in {
1686     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1687                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1688
1689     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1690                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1691
1692     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1693                    4, IIC_Br, [],
1694                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1695                    Requires<[IsARM, IsNotDarwin]>;
1696
1697     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1698                      4, IIC_Br, [],
1699                      (BX GPR:$dst)>,
1700                      Requires<[IsARM, IsNotDarwin]>;
1701   }
1702 }
1703
1704
1705
1706
1707
1708 // Secure Monitor Call is a system instruction -- for disassembly only
1709 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1710               []> {
1711   bits<4> opt;
1712   let Inst{23-4} = 0b01100000000000000111;
1713   let Inst{3-0} = opt;
1714 }
1715
1716 // Supervisor Call (Software Interrupt)
1717 let isCall = 1, Uses = [SP] in {
1718 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1719   bits<24> svc;
1720   let Inst{23-0} = svc;
1721 }
1722 }
1723
1724 // Store Return State
1725 // FIXME: This should not use submode!
1726 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1727                 NoItinerary, "srs${amode}\tsp!, $mode", []> {
1728   let Inst{31-28} = 0b1111;
1729   let Inst{22-20} = 0b110; // W = 1
1730   let Inst{19-8} = 0xd05;
1731   let Inst{7-5} = 0b000;
1732 }
1733
1734 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1735                 NoItinerary, "srs${amode}\tsp, $mode", []> {
1736   let Inst{31-28} = 0b1111;
1737   let Inst{22-20} = 0b100; // W = 0
1738   let Inst{19-8} = 0xd05;
1739   let Inst{7-5} = 0b000;
1740 }
1741
1742
1743 // Return From Exception
1744 class RFEI<bit wb, string asm>
1745   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
1746        NoItinerary, asm, "", []> {
1747   bits<4> Rn;
1748   let Inst{31-28} = 0b1111;
1749   let Inst{27-25} = 0b100;
1750   let Inst{22} = 0;
1751   let Inst{21} = wb;
1752   let Inst{20} = 1;
1753   let Inst{19-16} = Rn;
1754   let Inst{15-0} = 0xa00;
1755 }
1756
1757 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
1758   let Inst{24-23} = 0;
1759 }
1760 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
1761   let Inst{24-23} = 0;
1762 }
1763 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
1764   let Inst{24-23} = 0b10;
1765 }
1766 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
1767   let Inst{24-23} = 0b10;
1768 }
1769 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
1770   let Inst{24-23} = 0b01;
1771 }
1772 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
1773   let Inst{24-23} = 0b01;
1774 }
1775 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
1776   let Inst{24-23} = 0b11;
1777 }
1778 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
1779   let Inst{24-23} = 0b11;
1780 }
1781
1782 //===----------------------------------------------------------------------===//
1783 //  Load / store Instructions.
1784 //
1785
1786 // Load
1787
1788
1789 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1790                     UnOpFrag<(load node:$Src)>>;
1791 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1792                     UnOpFrag<(zextloadi8 node:$Src)>>;
1793 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1794                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1795 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1796                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1797
1798 // Special LDR for loads from non-pc-relative constpools.
1799 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1800     isReMaterializable = 1 in
1801 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1802                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1803                  []> {
1804   bits<4> Rt;
1805   bits<17> addr;
1806   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1807   let Inst{19-16} = 0b1111;
1808   let Inst{15-12} = Rt;
1809   let Inst{11-0}  = addr{11-0};   // imm12
1810 }
1811
1812 // Loads with zero extension
1813 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1814                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1815                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1816
1817 // Loads with sign extension
1818 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1819                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1820                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1821
1822 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1823                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1824                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1825
1826 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1827 // Load doubleword
1828 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1829                  (ins addrmode3:$addr), LdMiscFrm,
1830                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1831                  []>, Requires<[IsARM, HasV5TE]>;
1832 }
1833
1834 // Indexed loads
1835 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1836   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1837                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1838                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1839     // {17-14}  Rn
1840     // {13}     reg vs. imm
1841     // {12}     isAdd
1842     // {11-0}   imm12/Rm
1843     bits<18> addr;
1844     let Inst{25} = addr{13};
1845     let Inst{23} = addr{12};
1846     let Inst{19-16} = addr{17-14};
1847     let Inst{11-0} = addr{11-0};
1848     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1849   }
1850
1851   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1852                        (ins GPR:$Rn, am2offset_reg:$offset),
1853                        IndexModePost, LdFrm, itin,
1854                        opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1855      // {12}     isAdd
1856      // {11-0}   imm12/Rm
1857      bits<14> offset;
1858      bits<4> Rn;
1859      let Inst{25} = 1;
1860      let Inst{23} = offset{12};
1861      let Inst{19-16} = Rn;
1862      let Inst{11-0} = offset{11-0};
1863      let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1864    }
1865
1866    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1867                        (ins GPR:$Rn, am2offset_imm:$offset),
1868                       IndexModePost, LdFrm, itin,
1869                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1870     // {12}     isAdd
1871     // {11-0}   imm12/Rm
1872     bits<14> offset;
1873     bits<4> Rn;
1874     let Inst{25} = 0;
1875     let Inst{23} = offset{12};
1876     let Inst{19-16} = Rn;
1877     let Inst{11-0} = offset{11-0};
1878     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1879   }
1880 }
1881
1882 let mayLoad = 1, neverHasSideEffects = 1 in {
1883 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1884 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1885 }
1886
1887 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1888   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1889                         (ins addrmode3:$addr), IndexModePre,
1890                         LdMiscFrm, itin,
1891                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1892     bits<14> addr;
1893     let Inst{23}    = addr{8};      // U bit
1894     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1895     let Inst{19-16} = addr{12-9};   // Rn
1896     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1897     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1898   }
1899   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1900                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1901                         LdMiscFrm, itin,
1902                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1903     bits<10> offset;
1904     bits<4> Rn;
1905     let Inst{23}    = offset{8};      // U bit
1906     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1907     let Inst{19-16} = Rn;
1908     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1909     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1910   }
1911 }
1912
1913 let mayLoad = 1, neverHasSideEffects = 1 in {
1914 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1915 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1916 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1917 let hasExtraDefRegAllocReq = 1 in {
1918 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1919                           (ins addrmode3:$addr), IndexModePre,
1920                           LdMiscFrm, IIC_iLoad_d_ru,
1921                           "ldrd", "\t$Rt, $Rt2, $addr!",
1922                           "$addr.base = $Rn_wb", []> {
1923   bits<14> addr;
1924   let Inst{23}    = addr{8};      // U bit
1925   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1926   let Inst{19-16} = addr{12-9};   // Rn
1927   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1928   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1929   let DecoderMethod = "DecodeAddrMode3Instruction";
1930 }
1931 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1932                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1933                           LdMiscFrm, IIC_iLoad_d_ru,
1934                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1935                           "$Rn = $Rn_wb", []> {
1936   bits<10> offset;
1937   bits<4> Rn;
1938   let Inst{23}    = offset{8};      // U bit
1939   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1940   let Inst{19-16} = Rn;
1941   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1942   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1943   let DecoderMethod = "DecodeAddrMode3Instruction";
1944 }
1945 } // hasExtraDefRegAllocReq = 1
1946 } // mayLoad = 1, neverHasSideEffects = 1
1947
1948 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1949 let mayLoad = 1, neverHasSideEffects = 1 in {
1950 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1951                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1952                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1953   // {17-14}  Rn
1954   // {13}     1 == Rm, 0 == imm12
1955   // {12}     isAdd
1956   // {11-0}   imm12/Rm
1957   bits<18> addr;
1958   let Inst{25} = addr{13};
1959   let Inst{23} = addr{12};
1960   let Inst{21} = 1; // overwrite
1961   let Inst{19-16} = addr{17-14};
1962   let Inst{11-0} = addr{11-0};
1963   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1964 }
1965 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1966                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1967                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1968   // {17-14}  Rn
1969   // {13}     1 == Rm, 0 == imm12
1970   // {12}     isAdd
1971   // {11-0}   imm12/Rm
1972   bits<18> addr;
1973   let Inst{25} = addr{13};
1974   let Inst{23} = addr{12};
1975   let Inst{21} = 1; // overwrite
1976   let Inst{19-16} = addr{17-14};
1977   let Inst{11-0} = addr{11-0};
1978   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1979 }
1980 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1981              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1982              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1983   let Inst{21} = 1; // overwrite
1984 }
1985 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1986              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1987              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1988   let Inst{21} = 1; // overwrite
1989 }
1990 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1991              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1992              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1993   let Inst{21} = 1; // overwrite
1994 }
1995 }
1996
1997 // Store
1998
1999 // Stores with truncate
2000 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2001                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2002                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2003
2004 // Store doubleword
2005 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2006 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2007                StMiscFrm, IIC_iStore_d_r,
2008                "strd", "\t$Rt, $src2, $addr", []>,
2009            Requires<[IsARM, HasV5TE]> {
2010   let Inst{21} = 0;
2011 }
2012
2013 // Indexed stores
2014 def STR_PRE_REG  : AI2stridx_reg<0, 1, (outs GPR:$Rn_wb),
2015                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2016                      IndexModePre, StFrm, IIC_iStore_ru,
2017                      "str", "\t$Rt, [$Rn, $offset]!",
2018                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2019                      [(set GPR:$Rn_wb,
2020                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2021 def STR_PRE_IMM  : AI2stridx_imm<0, 1, (outs GPR:$Rn_wb),
2022                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2023                      IndexModePre, StFrm, IIC_iStore_ru,
2024                      "str", "\t$Rt, [$Rn, $offset]!",
2025                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2026                      [(set GPR:$Rn_wb,
2027                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2028
2029
2030
2031 def STR_POST_REG : AI2stridx_reg<0, 0, (outs GPR:$Rn_wb),
2032                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2033                      IndexModePost, StFrm, IIC_iStore_ru,
2034                      "str", "\t$Rt, [$Rn], $offset",
2035                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2036                      [(set GPR:$Rn_wb,
2037                       (post_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2038 def STR_POST_IMM : AI2stridx_imm<0, 0, (outs GPR:$Rn_wb),
2039                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2040                      IndexModePost, StFrm, IIC_iStore_ru,
2041                      "str", "\t$Rt, [$Rn], $offset",
2042                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2043                      [(set GPR:$Rn_wb,
2044                       (post_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2045
2046
2047 def STRB_PRE_REG : AI2stridx_reg<1, 1, (outs GPR:$Rn_wb),
2048                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2049                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2050                      "strb", "\t$Rt, [$Rn, $offset]!",
2051                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2052                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2053                                         GPR:$Rn, am2offset_reg:$offset))]>;
2054 def STRB_PRE_IMM : AI2stridx_imm<1, 1, (outs GPR:$Rn_wb),
2055                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2056                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2057                      "strb", "\t$Rt, [$Rn, $offset]!",
2058                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2059                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2060                                         GPR:$Rn, am2offset_imm:$offset))]>;
2061
2062 def STRB_POST_REG: AI2stridx_reg<1, 0, (outs GPR:$Rn_wb),
2063                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2064                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2065                      "strb", "\t$Rt, [$Rn], $offset",
2066                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2067                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2068                                         GPR:$Rn, am2offset_reg:$offset))]>;
2069 def STRB_POST_IMM: AI2stridx_imm<1, 0, (outs GPR:$Rn_wb),
2070                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2071                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2072                      "strb", "\t$Rt, [$Rn], $offset",
2073                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2074                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2075                                         GPR:$Rn, am2offset_imm:$offset))]>;
2076
2077
2078 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2079                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2080                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2081                      "strh", "\t$Rt, [$Rn, $offset]!",
2082                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2083                      [(set GPR:$Rn_wb,
2084                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2085
2086 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2087                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2088                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2089                      "strh", "\t$Rt, [$Rn], $offset",
2090                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2091                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2092                                         GPR:$Rn, am3offset:$offset))]>;
2093
2094 // For disassembly only
2095 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2096 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2097                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2098                      StMiscFrm, IIC_iStore_d_ru,
2099                      "strd", "\t$src1, $src2, [$base, $offset]!",
2100                      "$base = $base_wb", []> {
2101   bits<4> src1;
2102   bits<4> base;
2103   bits<10> offset;
2104   let Inst{23} = offset{8}; // U bit
2105   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2106   let Inst{19-16} = base;
2107   let Inst{15-12} = src1;
2108   let Inst{11-8}  = offset{7-4};
2109   let Inst{3-0}   = offset{3-0};
2110
2111   let DecoderMethod = "DecodeAddrMode3Instruction";
2112 }
2113
2114 // For disassembly only
2115 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2116                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2117                      StMiscFrm, IIC_iStore_d_ru,
2118                      "strd", "\t$src1, $src2, [$base], $offset",
2119                      "$base = $base_wb", []> {
2120   bits<4> src1;
2121   bits<4> base;
2122   bits<10> offset;
2123   let Inst{23} = offset{8}; // U bit
2124   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2125   let Inst{19-16} = base;
2126   let Inst{15-12} = src1;
2127   let Inst{11-8}  = offset{7-4};
2128   let Inst{3-0}   = offset{3-0};
2129
2130   let DecoderMethod = "DecodeAddrMode3Instruction";
2131 }
2132 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2133
2134 // STRT, STRBT, and STRHT are for disassembly only.
2135
2136 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2137                      (ins GPR:$Rt, ldst_so_reg:$addr),
2138                      IndexModePost, StFrm, IIC_iStore_ru,
2139                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2140                      [/* For disassembly only; pattern left blank */]> {
2141   let Inst{25} = 1;
2142   let Inst{21} = 1; // overwrite
2143   let Inst{4} = 0;
2144   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2145 }
2146
2147 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2148                      (ins GPR:$Rt, addrmode_imm12:$addr),
2149                      IndexModePost, StFrm, IIC_iStore_ru,
2150                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2151                      [/* For disassembly only; pattern left blank */]> {
2152   let Inst{25} = 0;
2153   let Inst{21} = 1; // overwrite
2154   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2155 }
2156
2157
2158 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2159                       (ins GPR:$Rt, ldst_so_reg:$addr),
2160                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2161                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2162                       [/* For disassembly only; pattern left blank */]> {
2163   let Inst{25} = 1;
2164   let Inst{21} = 1; // overwrite
2165   let Inst{4} = 0;
2166   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2167 }
2168
2169 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2170                       (ins GPR:$Rt, addrmode_imm12:$addr),
2171                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2172                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2173                       [/* For disassembly only; pattern left blank */]> {
2174   let Inst{25} = 0;
2175   let Inst{21} = 1; // overwrite
2176   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2177 }
2178
2179
2180 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2181                     StMiscFrm, IIC_iStore_bh_ru,
2182                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2183                     [/* For disassembly only; pattern left blank */]> {
2184   let Inst{21} = 1; // overwrite
2185   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2186 }
2187
2188 //===----------------------------------------------------------------------===//
2189 //  Load / store multiple Instructions.
2190 //
2191
2192 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2193                          InstrItinClass itin, InstrItinClass itin_upd> {
2194   // IA is the default, so no need for an explicit suffix on the
2195   // mnemonic here. Without it is the cannonical spelling.
2196   def IA :
2197     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2198          IndexModeNone, f, itin,
2199          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2200     let Inst{24-23} = 0b01;       // Increment After
2201     let Inst{21}    = 0;          // No writeback
2202     let Inst{20}    = L_bit;
2203   }
2204   def IA_UPD :
2205     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2206          IndexModeUpd, f, itin_upd,
2207          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2208     let Inst{24-23} = 0b01;       // Increment After
2209     let Inst{21}    = 1;          // Writeback
2210     let Inst{20}    = L_bit;
2211   }
2212   def DA :
2213     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2214          IndexModeNone, f, itin,
2215          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2216     let Inst{24-23} = 0b00;       // Decrement After
2217     let Inst{21}    = 0;          // No writeback
2218     let Inst{20}    = L_bit;
2219   }
2220   def DA_UPD :
2221     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2222          IndexModeUpd, f, itin_upd,
2223          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2224     let Inst{24-23} = 0b00;       // Decrement After
2225     let Inst{21}    = 1;          // Writeback
2226     let Inst{20}    = L_bit;
2227   }
2228   def DB :
2229     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2230          IndexModeNone, f, itin,
2231          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2232     let Inst{24-23} = 0b10;       // Decrement Before
2233     let Inst{21}    = 0;          // No writeback
2234     let Inst{20}    = L_bit;
2235   }
2236   def DB_UPD :
2237     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2238          IndexModeUpd, f, itin_upd,
2239          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2240     let Inst{24-23} = 0b10;       // Decrement Before
2241     let Inst{21}    = 1;          // Writeback
2242     let Inst{20}    = L_bit;
2243   }
2244   def IB :
2245     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2246          IndexModeNone, f, itin,
2247          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2248     let Inst{24-23} = 0b11;       // Increment Before
2249     let Inst{21}    = 0;          // No writeback
2250     let Inst{20}    = L_bit;
2251   }
2252   def IB_UPD :
2253     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2254          IndexModeUpd, f, itin_upd,
2255          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2256     let Inst{24-23} = 0b11;       // Increment Before
2257     let Inst{21}    = 1;          // Writeback
2258     let Inst{20}    = L_bit;
2259   }
2260 }
2261
2262 let neverHasSideEffects = 1 in {
2263
2264 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2265 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2266
2267 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2268 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2269
2270 } // neverHasSideEffects
2271
2272 // FIXME: remove when we have a way to marking a MI with these properties.
2273 // FIXME: Should pc be an implicit operand like PICADD, etc?
2274 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2275     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2276 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2277                                                  reglist:$regs, variable_ops),
2278                      4, IIC_iLoad_mBr, [],
2279                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2280       RegConstraint<"$Rn = $wb">;
2281
2282 //===----------------------------------------------------------------------===//
2283 //  Move Instructions.
2284 //
2285
2286 let neverHasSideEffects = 1 in
2287 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2288                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2289   bits<4> Rd;
2290   bits<4> Rm;
2291
2292   let Inst{19-16} = 0b0000;
2293   let Inst{11-4} = 0b00000000;
2294   let Inst{25} = 0;
2295   let Inst{3-0} = Rm;
2296   let Inst{15-12} = Rd;
2297 }
2298
2299 // A version for the smaller set of tail call registers.
2300 let neverHasSideEffects = 1 in
2301 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2302                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2303   bits<4> Rd;
2304   bits<4> Rm;
2305
2306   let Inst{11-4} = 0b00000000;
2307   let Inst{25} = 0;
2308   let Inst{3-0} = Rm;
2309   let Inst{15-12} = Rd;
2310 }
2311
2312 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2313                 DPSoRegRegFrm, IIC_iMOVsr,
2314                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2315                 UnaryDP {
2316   bits<4> Rd;
2317   bits<12> src;
2318   let Inst{15-12} = Rd;
2319   let Inst{19-16} = 0b0000;
2320   let Inst{11-8} = src{11-8};
2321   let Inst{7} = 0;
2322   let Inst{6-5} = src{6-5};
2323   let Inst{4} = 1;
2324   let Inst{3-0} = src{3-0};
2325   let Inst{25} = 0;
2326 }
2327
2328 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2329                 DPSoRegImmFrm, IIC_iMOVsr,
2330                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2331                 UnaryDP {
2332   bits<4> Rd;
2333   bits<12> src;
2334   let Inst{15-12} = Rd;
2335   let Inst{19-16} = 0b0000;
2336   let Inst{11-5} = src{11-5};
2337   let Inst{4} = 0;
2338   let Inst{3-0} = src{3-0};
2339   let Inst{25} = 0;
2340 }
2341
2342
2343
2344 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2345 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2346                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2347   bits<4> Rd;
2348   bits<12> imm;
2349   let Inst{25} = 1;
2350   let Inst{15-12} = Rd;
2351   let Inst{19-16} = 0b0000;
2352   let Inst{11-0} = imm;
2353 }
2354
2355 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2356 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2357                  DPFrm, IIC_iMOVi,
2358                  "movw", "\t$Rd, $imm",
2359                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2360                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2361   bits<4> Rd;
2362   bits<16> imm;
2363   let Inst{15-12} = Rd;
2364   let Inst{11-0}  = imm{11-0};
2365   let Inst{19-16} = imm{15-12};
2366   let Inst{20} = 0;
2367   let Inst{25} = 1;
2368 }
2369
2370 def : InstAlias<"mov${p} $Rd, $imm",
2371                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2372         Requires<[IsARM]>;
2373
2374 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2375                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2376
2377 let Constraints = "$src = $Rd" in {
2378 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2379                   DPFrm, IIC_iMOVi,
2380                   "movt", "\t$Rd, $imm",
2381                   [(set GPR:$Rd,
2382                         (or (and GPR:$src, 0xffff),
2383                             lo16AllZero:$imm))]>, UnaryDP,
2384                   Requires<[IsARM, HasV6T2]> {
2385   bits<4> Rd;
2386   bits<16> imm;
2387   let Inst{15-12} = Rd;
2388   let Inst{11-0}  = imm{11-0};
2389   let Inst{19-16} = imm{15-12};
2390   let Inst{20} = 0;
2391   let Inst{25} = 1;
2392 }
2393
2394 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2395                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2396
2397 } // Constraints
2398
2399 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2400       Requires<[IsARM, HasV6T2]>;
2401
2402 let Uses = [CPSR] in
2403 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2404                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2405                     Requires<[IsARM]>;
2406
2407 // These aren't really mov instructions, but we have to define them this way
2408 // due to flag operands.
2409
2410 let Defs = [CPSR] in {
2411 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2412                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2413                       Requires<[IsARM]>;
2414 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2415                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2416                       Requires<[IsARM]>;
2417 }
2418
2419 //===----------------------------------------------------------------------===//
2420 //  Extend Instructions.
2421 //
2422
2423 // Sign extenders
2424
2425 def SXTB  : AI_ext_rrot<0b01101010,
2426                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2427 def SXTH  : AI_ext_rrot<0b01101011,
2428                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2429
2430 def SXTAB : AI_exta_rrot<0b01101010,
2431                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2432 def SXTAH : AI_exta_rrot<0b01101011,
2433                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2434
2435 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2436
2437 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2438
2439 // Zero extenders
2440
2441 let AddedComplexity = 16 in {
2442 def UXTB   : AI_ext_rrot<0b01101110,
2443                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2444 def UXTH   : AI_ext_rrot<0b01101111,
2445                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2446 def UXTB16 : AI_ext_rrot<0b01101100,
2447                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2448
2449 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2450 //        The transformation should probably be done as a combiner action
2451 //        instead so we can include a check for masking back in the upper
2452 //        eight bits of the source into the lower eight bits of the result.
2453 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2454 //               (UXTB16r_rot GPR:$Src, 3)>;
2455 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2456                (UXTB16 GPR:$Src, 1)>;
2457
2458 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2459                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2460 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2461                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2462 }
2463
2464 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2465 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2466
2467
2468 def SBFX  : I<(outs GPR:$Rd),
2469               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2470                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2471                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2472                Requires<[IsARM, HasV6T2]> {
2473   bits<4> Rd;
2474   bits<4> Rn;
2475   bits<5> lsb;
2476   bits<5> width;
2477   let Inst{27-21} = 0b0111101;
2478   let Inst{6-4}   = 0b101;
2479   let Inst{20-16} = width;
2480   let Inst{15-12} = Rd;
2481   let Inst{11-7}  = lsb;
2482   let Inst{3-0}   = Rn;
2483 }
2484
2485 def UBFX  : I<(outs GPR:$Rd),
2486               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2487                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2488                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2489                Requires<[IsARM, HasV6T2]> {
2490   bits<4> Rd;
2491   bits<4> Rn;
2492   bits<5> lsb;
2493   bits<5> width;
2494   let Inst{27-21} = 0b0111111;
2495   let Inst{6-4}   = 0b101;
2496   let Inst{20-16} = width;
2497   let Inst{15-12} = Rd;
2498   let Inst{11-7}  = lsb;
2499   let Inst{3-0}   = Rn;
2500 }
2501
2502 //===----------------------------------------------------------------------===//
2503 //  Arithmetic Instructions.
2504 //
2505
2506 defm ADD  : AsI1_bin_irs<0b0100, "add",
2507                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2508                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2509 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2510                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2511                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2512
2513 // ADD and SUB with 's' bit set.
2514 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2515                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2516                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2517 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2518                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2519                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2520
2521 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2522                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2523                           "ADC", 1>;
2524 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2525                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2526                           "SBC">;
2527
2528 // ADC and SUBC with 's' bit set.
2529 let usesCustomInserter = 1 in {
2530 defm ADCS : AI1_adde_sube_s_irs<
2531               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2532 defm SBCS : AI1_adde_sube_s_irs<
2533               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2534 }
2535
2536 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2537                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2538                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2539   bits<4> Rd;
2540   bits<4> Rn;
2541   bits<12> imm;
2542   let Inst{25} = 1;
2543   let Inst{15-12} = Rd;
2544   let Inst{19-16} = Rn;
2545   let Inst{11-0} = imm;
2546 }
2547
2548 // The reg/reg form is only defined for the disassembler; for codegen it is
2549 // equivalent to SUBrr.
2550 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2551                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2552                  [/* For disassembly only; pattern left blank */]> {
2553   bits<4> Rd;
2554   bits<4> Rn;
2555   bits<4> Rm;
2556   let Inst{11-4} = 0b00000000;
2557   let Inst{25} = 0;
2558   let Inst{3-0} = Rm;
2559   let Inst{15-12} = Rd;
2560   let Inst{19-16} = Rn;
2561 }
2562
2563 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2564                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2565                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2566   bits<4> Rd;
2567   bits<4> Rn;
2568   bits<12> shift;
2569   let Inst{25} = 0;
2570   let Inst{19-16} = Rn;
2571   let Inst{15-12} = Rd;
2572   let Inst{11-5} = shift{11-5};
2573   let Inst{4} = 0;
2574   let Inst{3-0} = shift{3-0};
2575 }
2576
2577 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2578                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2579                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2580   bits<4> Rd;
2581   bits<4> Rn;
2582   bits<12> shift;
2583   let Inst{25} = 0;
2584   let Inst{19-16} = Rn;
2585   let Inst{15-12} = Rd;
2586   let Inst{11-8} = shift{11-8};
2587   let Inst{7} = 0;
2588   let Inst{6-5} = shift{6-5};
2589   let Inst{4} = 1;
2590   let Inst{3-0} = shift{3-0};
2591 }
2592
2593 // RSB with 's' bit set.
2594 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2595 let usesCustomInserter = 1 in {
2596 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2597                  4, IIC_iALUi,
2598                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2599 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2600                  4, IIC_iALUr,
2601                  [/* For disassembly only; pattern left blank */]>;
2602 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2603                  4, IIC_iALUsr,
2604                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2605 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2606                  4, IIC_iALUsr,
2607                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2608 }
2609
2610 let Uses = [CPSR] in {
2611 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2612                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2613                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2614                  Requires<[IsARM]> {
2615   bits<4> Rd;
2616   bits<4> Rn;
2617   bits<12> imm;
2618   let Inst{25} = 1;
2619   let Inst{15-12} = Rd;
2620   let Inst{19-16} = Rn;
2621   let Inst{11-0} = imm;
2622 }
2623 // The reg/reg form is only defined for the disassembler; for codegen it is
2624 // equivalent to SUBrr.
2625 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2626                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2627                  [/* For disassembly only; pattern left blank */]> {
2628   bits<4> Rd;
2629   bits<4> Rn;
2630   bits<4> Rm;
2631   let Inst{11-4} = 0b00000000;
2632   let Inst{25} = 0;
2633   let Inst{3-0} = Rm;
2634   let Inst{15-12} = Rd;
2635   let Inst{19-16} = Rn;
2636 }
2637 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2638                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2639                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2640                  Requires<[IsARM]> {
2641   bits<4> Rd;
2642   bits<4> Rn;
2643   bits<12> shift;
2644   let Inst{25} = 0;
2645   let Inst{19-16} = Rn;
2646   let Inst{15-12} = Rd;
2647   let Inst{11-5} = shift{11-5};
2648   let Inst{4} = 0;
2649   let Inst{3-0} = shift{3-0};
2650 }
2651 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2652                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2653                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2654                  Requires<[IsARM]> {
2655   bits<4> Rd;
2656   bits<4> Rn;
2657   bits<12> shift;
2658   let Inst{25} = 0;
2659   let Inst{19-16} = Rn;
2660   let Inst{15-12} = Rd;
2661   let Inst{11-8} = shift{11-8};
2662   let Inst{7} = 0;
2663   let Inst{6-5} = shift{6-5};
2664   let Inst{4} = 1;
2665   let Inst{3-0} = shift{3-0};
2666 }
2667 }
2668
2669
2670 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2671 let usesCustomInserter = 1, Uses = [CPSR] in {
2672 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2673                   4, IIC_iALUi,
2674                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2675 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2676                   4, IIC_iALUsr,
2677                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2678 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2679                   4, IIC_iALUsr,
2680                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2681 }
2682
2683 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2684 // The assume-no-carry-in form uses the negation of the input since add/sub
2685 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2686 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2687 // details.
2688 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2689              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2690 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2691              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2692 // The with-carry-in form matches bitwise not instead of the negation.
2693 // Effectively, the inverse interpretation of the carry flag already accounts
2694 // for part of the negation.
2695 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2696              (SBCri  GPR:$src, so_imm_not:$imm)>;
2697 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2698              (SBCSri GPR:$src, so_imm_not:$imm)>;
2699
2700 // Note: These are implemented in C++ code, because they have to generate
2701 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2702 // cannot produce.
2703 // (mul X, 2^n+1) -> (add (X << n), X)
2704 // (mul X, 2^n-1) -> (rsb X, (X << n))
2705
2706 // ARM Arithmetic Instruction
2707 // GPR:$dst = GPR:$a op GPR:$b
2708 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2709           list<dag> pattern = [],
2710           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2711   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2712   bits<4> Rn;
2713   bits<4> Rd;
2714   bits<4> Rm;
2715   let Inst{27-20} = op27_20;
2716   let Inst{11-4} = op11_4;
2717   let Inst{19-16} = Rn;
2718   let Inst{15-12} = Rd;
2719   let Inst{3-0}   = Rm;
2720 }
2721
2722 // Saturating add/subtract
2723
2724 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2725                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2726                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2727 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2728                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2729                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2730 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2731                   "\t$Rd, $Rm, $Rn">;
2732 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2733                   "\t$Rd, $Rm, $Rn">;
2734
2735 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2736 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2737 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2738 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2739 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2740 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2741 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2742 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2743 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2744 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2745 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2746 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2747
2748 // Signed/Unsigned add/subtract
2749
2750 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2751 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2752 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2753 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2754 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2755 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2756 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2757 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2758 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2759 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2760 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2761 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2762
2763 // Signed/Unsigned halving add/subtract
2764
2765 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2766 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2767 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2768 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2769 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2770 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2771 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2772 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2773 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2774 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2775 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2776 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2777
2778 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2779
2780 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2781                 MulFrm /* for convenience */, NoItinerary, "usad8",
2782                 "\t$Rd, $Rn, $Rm", []>,
2783              Requires<[IsARM, HasV6]> {
2784   bits<4> Rd;
2785   bits<4> Rn;
2786   bits<4> Rm;
2787   let Inst{27-20} = 0b01111000;
2788   let Inst{15-12} = 0b1111;
2789   let Inst{7-4} = 0b0001;
2790   let Inst{19-16} = Rd;
2791   let Inst{11-8} = Rm;
2792   let Inst{3-0} = Rn;
2793 }
2794 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2795                 MulFrm /* for convenience */, NoItinerary, "usada8",
2796                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2797              Requires<[IsARM, HasV6]> {
2798   bits<4> Rd;
2799   bits<4> Rn;
2800   bits<4> Rm;
2801   bits<4> Ra;
2802   let Inst{27-20} = 0b01111000;
2803   let Inst{7-4} = 0b0001;
2804   let Inst{19-16} = Rd;
2805   let Inst{15-12} = Ra;
2806   let Inst{11-8} = Rm;
2807   let Inst{3-0} = Rn;
2808 }
2809
2810 // Signed/Unsigned saturate -- for disassembly only
2811
2812 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2813               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2814   bits<4> Rd;
2815   bits<5> sat_imm;
2816   bits<4> Rn;
2817   bits<8> sh;
2818   let Inst{27-21} = 0b0110101;
2819   let Inst{5-4} = 0b01;
2820   let Inst{20-16} = sat_imm;
2821   let Inst{15-12} = Rd;
2822   let Inst{11-7} = sh{4-0};
2823   let Inst{6} = sh{5};
2824   let Inst{3-0} = Rn;
2825 }
2826
2827 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2828                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2829   bits<4> Rd;
2830   bits<4> sat_imm;
2831   bits<4> Rn;
2832   let Inst{27-20} = 0b01101010;
2833   let Inst{11-4} = 0b11110011;
2834   let Inst{15-12} = Rd;
2835   let Inst{19-16} = sat_imm;
2836   let Inst{3-0} = Rn;
2837 }
2838
2839 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
2840               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2841   bits<4> Rd;
2842   bits<5> sat_imm;
2843   bits<4> Rn;
2844   bits<8> sh;
2845   let Inst{27-21} = 0b0110111;
2846   let Inst{5-4} = 0b01;
2847   let Inst{15-12} = Rd;
2848   let Inst{11-7} = sh{4-0};
2849   let Inst{6} = sh{5};
2850   let Inst{20-16} = sat_imm;
2851   let Inst{3-0} = Rn;
2852 }
2853
2854 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
2855                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2856                 [/* For disassembly only; pattern left blank */]> {
2857   bits<4> Rd;
2858   bits<4> sat_imm;
2859   bits<4> Rn;
2860   let Inst{27-20} = 0b01101110;
2861   let Inst{11-4} = 0b11110011;
2862   let Inst{15-12} = Rd;
2863   let Inst{19-16} = sat_imm;
2864   let Inst{3-0} = Rn;
2865 }
2866
2867 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2868 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2869
2870 //===----------------------------------------------------------------------===//
2871 //  Bitwise Instructions.
2872 //
2873
2874 defm AND   : AsI1_bin_irs<0b0000, "and",
2875                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2876                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2877 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2878                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2879                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2880 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2881                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2882                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2883 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2884                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2885                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2886
2887 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
2888 // like in the actual instruction encoding. The complexity of mapping the mask
2889 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
2890 // instruction description.
2891 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2892                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2893                "bfc", "\t$Rd, $imm", "$src = $Rd",
2894                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2895                Requires<[IsARM, HasV6T2]> {
2896   bits<4> Rd;
2897   bits<10> imm;
2898   let Inst{27-21} = 0b0111110;
2899   let Inst{6-0}   = 0b0011111;
2900   let Inst{15-12} = Rd;
2901   let Inst{11-7}  = imm{4-0}; // lsb
2902   let Inst{20-16} = imm{9-5}; // msb
2903 }
2904
2905 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2906 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2907                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2908                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2909                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2910                                 bf_inv_mask_imm:$imm))]>,
2911                Requires<[IsARM, HasV6T2]> {
2912   bits<4> Rd;
2913   bits<4> Rn;
2914   bits<10> imm;
2915   let Inst{27-21} = 0b0111110;
2916   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2917   let Inst{15-12} = Rd;
2918   let Inst{11-7}  = imm{4-0}; // lsb
2919   let Inst{20-16} = imm{9-5}; // width
2920   let Inst{3-0}   = Rn;
2921 }
2922
2923 // GNU as only supports this form of bfi (w/ 4 arguments)
2924 let isAsmParserOnly = 1 in
2925 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2926                                    lsb_pos_imm:$lsb, width_imm:$width),
2927                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2928                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2929                []>, Requires<[IsARM, HasV6T2]> {
2930   bits<4> Rd;
2931   bits<4> Rn;
2932   bits<5> lsb;
2933   bits<5> width;
2934   let Inst{27-21} = 0b0111110;
2935   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2936   let Inst{15-12} = Rd;
2937   let Inst{11-7}  = lsb;
2938   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2939   let Inst{3-0}   = Rn;
2940 }
2941
2942 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2943                   "mvn", "\t$Rd, $Rm",
2944                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2945   bits<4> Rd;
2946   bits<4> Rm;
2947   let Inst{25} = 0;
2948   let Inst{19-16} = 0b0000;
2949   let Inst{11-4} = 0b00000000;
2950   let Inst{15-12} = Rd;
2951   let Inst{3-0} = Rm;
2952 }
2953 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2954                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2955                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2956   bits<4> Rd;
2957   bits<12> shift;
2958   let Inst{25} = 0;
2959   let Inst{19-16} = 0b0000;
2960   let Inst{15-12} = Rd;
2961   let Inst{11-5} = shift{11-5};
2962   let Inst{4} = 0;
2963   let Inst{3-0} = shift{3-0};
2964 }
2965 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2966                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2967                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2968   bits<4> Rd;
2969   bits<12> shift;
2970   let Inst{25} = 0;
2971   let Inst{19-16} = 0b0000;
2972   let Inst{15-12} = Rd;
2973   let Inst{11-8} = shift{11-8};
2974   let Inst{7} = 0;
2975   let Inst{6-5} = shift{6-5};
2976   let Inst{4} = 1;
2977   let Inst{3-0} = shift{3-0};
2978 }
2979 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2980 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2981                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2982                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2983   bits<4> Rd;
2984   bits<12> imm;
2985   let Inst{25} = 1;
2986   let Inst{19-16} = 0b0000;
2987   let Inst{15-12} = Rd;
2988   let Inst{11-0} = imm;
2989 }
2990
2991 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2992              (BICri GPR:$src, so_imm_not:$imm)>;
2993
2994 //===----------------------------------------------------------------------===//
2995 //  Multiply Instructions.
2996 //
2997 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2998              string opc, string asm, list<dag> pattern>
2999   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3000   bits<4> Rd;
3001   bits<4> Rm;
3002   bits<4> Rn;
3003   let Inst{19-16} = Rd;
3004   let Inst{11-8}  = Rm;
3005   let Inst{3-0}   = Rn;
3006 }
3007 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3008              string opc, string asm, list<dag> pattern>
3009   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3010   bits<4> RdLo;
3011   bits<4> RdHi;
3012   bits<4> Rm;
3013   bits<4> Rn;
3014   let Inst{19-16} = RdHi;
3015   let Inst{15-12} = RdLo;
3016   let Inst{11-8}  = Rm;
3017   let Inst{3-0}   = Rn;
3018 }
3019
3020 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3021 //        property. Remove them when it's possible to add those properties
3022 //        on an individual MachineInstr, not just an instuction description.
3023 let isCommutable = 1 in {
3024 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3025                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3026                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3027                    Requires<[IsARM, HasV6]> {
3028   let Inst{15-12} = 0b0000;
3029 }
3030
3031 let Constraints = "@earlyclobber $Rd" in
3032 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3033                                             pred:$p, cc_out:$s),
3034                           4, IIC_iMUL32,
3035                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3036                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3037                         Requires<[IsARM, NoV6]>;
3038 }
3039
3040 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3041                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3042                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3043                    Requires<[IsARM, HasV6]> {
3044   bits<4> Ra;
3045   let Inst{15-12} = Ra;
3046 }
3047
3048 let Constraints = "@earlyclobber $Rd" in
3049 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3050                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3051                           4, IIC_iMAC32,
3052                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3053                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3054                         Requires<[IsARM, NoV6]>;
3055
3056 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3057                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3058                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3059                    Requires<[IsARM, HasV6T2]> {
3060   bits<4> Rd;
3061   bits<4> Rm;
3062   bits<4> Rn;
3063   bits<4> Ra;
3064   let Inst{19-16} = Rd;
3065   let Inst{15-12} = Ra;
3066   let Inst{11-8}  = Rm;
3067   let Inst{3-0}   = Rn;
3068 }
3069
3070 // Extra precision multiplies with low / high results
3071 let neverHasSideEffects = 1 in {
3072 let isCommutable = 1 in {
3073 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3074                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3075                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3076                     Requires<[IsARM, HasV6]>;
3077
3078 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3079                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3080                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3081                     Requires<[IsARM, HasV6]>;
3082
3083 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3084 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3085                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3086                             4, IIC_iMUL64, [],
3087           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3088                            Requires<[IsARM, NoV6]>;
3089
3090 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3091                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3092                             4, IIC_iMUL64, [],
3093           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3094                            Requires<[IsARM, NoV6]>;
3095 }
3096 }
3097
3098 // Multiply + accumulate
3099 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3100                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3101                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3102                     Requires<[IsARM, HasV6]>;
3103 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3104                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3105                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3106                     Requires<[IsARM, HasV6]>;
3107
3108 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3109                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3110                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3111                     Requires<[IsARM, HasV6]> {
3112   bits<4> RdLo;
3113   bits<4> RdHi;
3114   bits<4> Rm;
3115   bits<4> Rn;
3116   let Inst{19-16} = RdLo;
3117   let Inst{15-12} = RdHi;
3118   let Inst{11-8}  = Rm;
3119   let Inst{3-0}   = Rn;
3120 }
3121
3122 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3123 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3124                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3125                               4, IIC_iMAC64, [],
3126           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3127                            Requires<[IsARM, NoV6]>;
3128 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3129                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3130                               4, IIC_iMAC64, [],
3131           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3132                            Requires<[IsARM, NoV6]>;
3133 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3134                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3135                               4, IIC_iMAC64, [],
3136           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3137                            Requires<[IsARM, NoV6]>;
3138 }
3139
3140 } // neverHasSideEffects
3141
3142 // Most significant word multiply
3143 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3144                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3145                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3146             Requires<[IsARM, HasV6]> {
3147   let Inst{15-12} = 0b1111;
3148 }
3149
3150 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3151                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3152                [/* For disassembly only; pattern left blank */]>,
3153             Requires<[IsARM, HasV6]> {
3154   let Inst{15-12} = 0b1111;
3155 }
3156
3157 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3158                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3159                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3160                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3161             Requires<[IsARM, HasV6]>;
3162
3163 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3164                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3165                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3166                [/* For disassembly only; pattern left blank */]>,
3167             Requires<[IsARM, HasV6]>;
3168
3169 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3170                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3171                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3172                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3173             Requires<[IsARM, HasV6]>;
3174
3175 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3176                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3177                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3178                [/* For disassembly only; pattern left blank */]>,
3179             Requires<[IsARM, HasV6]>;
3180
3181 multiclass AI_smul<string opc, PatFrag opnode> {
3182   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3183               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3184               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3185                                       (sext_inreg GPR:$Rm, i16)))]>,
3186            Requires<[IsARM, HasV5TE]>;
3187
3188   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3189               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3190               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3191                                       (sra GPR:$Rm, (i32 16))))]>,
3192            Requires<[IsARM, HasV5TE]>;
3193
3194   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3195               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3196               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3197                                       (sext_inreg GPR:$Rm, i16)))]>,
3198            Requires<[IsARM, HasV5TE]>;
3199
3200   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3201               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3202               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3203                                       (sra GPR:$Rm, (i32 16))))]>,
3204             Requires<[IsARM, HasV5TE]>;
3205
3206   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3207               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3208               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3209                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3210            Requires<[IsARM, HasV5TE]>;
3211
3212   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3213               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3214               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3215                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3216             Requires<[IsARM, HasV5TE]>;
3217 }
3218
3219
3220 multiclass AI_smla<string opc, PatFrag opnode> {
3221   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3222               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3223               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3224               [(set GPR:$Rd, (add GPR:$Ra,
3225                                (opnode (sext_inreg GPR:$Rn, i16),
3226                                        (sext_inreg GPR:$Rm, i16))))]>,
3227            Requires<[IsARM, HasV5TE]>;
3228
3229   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3230               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3231               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3232               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3233                                                    (sra GPR:$Rm, (i32 16)))))]>,
3234            Requires<[IsARM, HasV5TE]>;
3235
3236   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3237               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3238               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3239               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3240                                                 (sext_inreg GPR:$Rm, i16))))]>,
3241            Requires<[IsARM, HasV5TE]>;
3242
3243   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3244               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3245               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3246              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3247                                                    (sra GPR:$Rm, (i32 16)))))]>,
3248             Requires<[IsARM, HasV5TE]>;
3249
3250   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3251               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3252               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3253               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3254                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3255            Requires<[IsARM, HasV5TE]>;
3256
3257   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3258               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3259               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3260               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3261                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3262             Requires<[IsARM, HasV5TE]>;
3263 }
3264
3265 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3266 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3267
3268 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3269 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3270                       (ins GPR:$Rn, GPR:$Rm),
3271                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3272                       [/* For disassembly only; pattern left blank */]>,
3273               Requires<[IsARM, HasV5TE]>;
3274
3275 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3276                       (ins GPR:$Rn, GPR:$Rm),
3277                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3278                       [/* For disassembly only; pattern left blank */]>,
3279               Requires<[IsARM, HasV5TE]>;
3280
3281 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3282                       (ins GPR:$Rn, GPR:$Rm),
3283                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3284                       [/* For disassembly only; pattern left blank */]>,
3285               Requires<[IsARM, HasV5TE]>;
3286
3287 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3288                       (ins GPR:$Rn, GPR:$Rm),
3289                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3290                       [/* For disassembly only; pattern left blank */]>,
3291               Requires<[IsARM, HasV5TE]>;
3292
3293 // Helper class for AI_smld -- for disassembly only
3294 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3295                     InstrItinClass itin, string opc, string asm>
3296   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3297   bits<4> Rn;
3298   bits<4> Rm;
3299   let Inst{27-23} = 0b01110;
3300   let Inst{22}    = long;
3301   let Inst{21-20} = 0b00;
3302   let Inst{11-8}  = Rm;
3303   let Inst{7}     = 0;
3304   let Inst{6}     = sub;
3305   let Inst{5}     = swap;
3306   let Inst{4}     = 1;
3307   let Inst{3-0}   = Rn;
3308 }
3309 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3310                 InstrItinClass itin, string opc, string asm>
3311   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3312   bits<4> Rd;
3313   let Inst{15-12} = 0b1111;
3314   let Inst{19-16} = Rd;
3315 }
3316 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3317                 InstrItinClass itin, string opc, string asm>
3318   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3319   bits<4> Ra;
3320   bits<4> Rd;
3321   let Inst{19-16} = Rd;
3322   let Inst{15-12} = Ra;
3323 }
3324 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3325                   InstrItinClass itin, string opc, string asm>
3326   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3327   bits<4> RdLo;
3328   bits<4> RdHi;
3329   let Inst{19-16} = RdHi;
3330   let Inst{15-12} = RdLo;
3331 }
3332
3333 multiclass AI_smld<bit sub, string opc> {
3334
3335   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3336                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3337
3338   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3339                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3340
3341   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3342                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3343                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3344
3345   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3346                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3347                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3348
3349 }
3350
3351 defm SMLA : AI_smld<0, "smla">;
3352 defm SMLS : AI_smld<1, "smls">;
3353
3354 multiclass AI_sdml<bit sub, string opc> {
3355
3356   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3357                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3358   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3359                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3360 }
3361
3362 defm SMUA : AI_sdml<0, "smua">;
3363 defm SMUS : AI_sdml<1, "smus">;
3364
3365 //===----------------------------------------------------------------------===//
3366 //  Misc. Arithmetic Instructions.
3367 //
3368
3369 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3370               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3371               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3372
3373 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3374               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3375               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3376            Requires<[IsARM, HasV6T2]>;
3377
3378 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3379               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3380               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3381
3382 let AddedComplexity = 5 in
3383 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3384                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3385                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3386                Requires<[IsARM, HasV6]>;
3387
3388 let AddedComplexity = 5 in
3389 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3390                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3391                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3392                Requires<[IsARM, HasV6]>;
3393
3394 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3395                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3396                (REVSH GPR:$Rm)>;
3397
3398 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3399                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3400                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3401                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3402                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3403                                        0xFFFF0000)))]>,
3404                Requires<[IsARM, HasV6]>;
3405
3406 // Alternate cases for PKHBT where identities eliminate some nodes.
3407 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3408                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3409 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3410                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3411
3412 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3413 // will match the pattern below.
3414 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3415                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3416                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3417                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3418                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3419                                        0xFFFF)))]>,
3420                Requires<[IsARM, HasV6]>;
3421
3422 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3423 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3424 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3425                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3426 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3427                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3428                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3429
3430 //===----------------------------------------------------------------------===//
3431 //  Comparison Instructions...
3432 //
3433
3434 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3435                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3436                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3437
3438 // ARMcmpZ can re-use the above instruction definitions.
3439 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3440              (CMPri   GPR:$src, so_imm:$imm)>;
3441 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3442              (CMPrr   GPR:$src, GPR:$rhs)>;
3443 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3444              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3445 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3446              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3447
3448 // FIXME: We have to be careful when using the CMN instruction and comparison
3449 // with 0. One would expect these two pieces of code should give identical
3450 // results:
3451 //
3452 //   rsbs r1, r1, 0
3453 //   cmp  r0, r1
3454 //   mov  r0, #0
3455 //   it   ls
3456 //   mov  r0, #1
3457 //
3458 // and:
3459 //
3460 //   cmn  r0, r1
3461 //   mov  r0, #0
3462 //   it   ls
3463 //   mov  r0, #1
3464 //
3465 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3466 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3467 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3468 // value of r0 and the carry bit (because the "carry bit" parameter to
3469 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3470 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3471 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3472 // parameter to AddWithCarry is defined as 0).
3473 //
3474 // When x is 0 and unsigned:
3475 //
3476 //    x = 0
3477 //   ~x = 0xFFFF FFFF
3478 //   ~x + 1 = 0x1 0000 0000
3479 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3480 //
3481 // Therefore, we should disable CMN when comparing against zero, until we can
3482 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3483 // when it's a comparison which doesn't look at the 'carry' flag).
3484 //
3485 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3486 //
3487 // This is related to <rdar://problem/7569620>.
3488 //
3489 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3490 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3491
3492 // Note that TST/TEQ don't set all the same flags that CMP does!
3493 defm TST  : AI1_cmp_irs<0b1000, "tst",
3494                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3495                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3496 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3497                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3498                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3499
3500 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3501                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3502                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3503
3504 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3505 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3506
3507 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3508              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3509
3510 // Pseudo i64 compares for some floating point compares.
3511 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3512     Defs = [CPSR] in {
3513 def BCCi64 : PseudoInst<(outs),
3514     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3515      IIC_Br,
3516     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3517
3518 def BCCZi64 : PseudoInst<(outs),
3519      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3520     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3521 } // usesCustomInserter
3522
3523
3524 // Conditional moves
3525 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3526 // a two-value operand where a dag node expects two operands. :(
3527 let neverHasSideEffects = 1 in {
3528 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3529                            4, IIC_iCMOVr,
3530   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3531       RegConstraint<"$false = $Rd">;
3532 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3533                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3534                            4, IIC_iCMOVsr,
3535   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3536       RegConstraint<"$false = $Rd">;
3537 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3538                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3539                            4, IIC_iCMOVsr,
3540   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3541       RegConstraint<"$false = $Rd">;
3542
3543
3544 let isMoveImm = 1 in
3545 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3546                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3547                              4, IIC_iMOVi,
3548                              []>,
3549       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3550
3551 let isMoveImm = 1 in
3552 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3553                            (ins GPR:$false, so_imm:$imm, pred:$p),
3554                            4, IIC_iCMOVi,
3555    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3556       RegConstraint<"$false = $Rd">;
3557
3558 // Two instruction predicate mov immediate.
3559 let isMoveImm = 1 in
3560 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3561                                 (ins GPR:$false, i32imm:$src, pred:$p),
3562                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3563
3564 let isMoveImm = 1 in
3565 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3566                            (ins GPR:$false, so_imm:$imm, pred:$p),
3567                            4, IIC_iCMOVi,
3568  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3569                 RegConstraint<"$false = $Rd">;
3570 } // neverHasSideEffects
3571
3572 //===----------------------------------------------------------------------===//
3573 // Atomic operations intrinsics
3574 //
3575
3576 def MemBarrierOptOperand : AsmOperandClass {
3577   let Name = "MemBarrierOpt";
3578   let ParserMethod = "parseMemBarrierOptOperand";
3579 }
3580 def memb_opt : Operand<i32> {
3581   let PrintMethod = "printMemBOption";
3582   let ParserMatchClass = MemBarrierOptOperand;
3583 }
3584
3585 // memory barriers protect the atomic sequences
3586 let hasSideEffects = 1 in {
3587 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3588                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3589                 Requires<[IsARM, HasDB]> {
3590   bits<4> opt;
3591   let Inst{31-4} = 0xf57ff05;
3592   let Inst{3-0} = opt;
3593 }
3594 }
3595
3596 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3597                 "dsb", "\t$opt", []>,
3598                 Requires<[IsARM, HasDB]> {
3599   bits<4> opt;
3600   let Inst{31-4} = 0xf57ff04;
3601   let Inst{3-0} = opt;
3602 }
3603
3604 // ISB has only full system option
3605 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3606                 "isb", "\t$opt", []>,
3607                 Requires<[IsARM, HasDB]> {
3608   bits<4> opt;
3609   let Inst{31-4} = 0xf57ff06;
3610   let Inst{3-0} = opt;
3611 }
3612
3613 let usesCustomInserter = 1 in {
3614   let Uses = [CPSR] in {
3615     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3616       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3617       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3618     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3619       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3620       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3621     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3622       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3623       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3624     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3625       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3626       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3627     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3628       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3629       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3630     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3631       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3632       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3633     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3634       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3635       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3636     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3637       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3638       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3639     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3640       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3641       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3642     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3643       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3644       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3645     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3646       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3647       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3648     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3649       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3650       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3651     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3652       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3653       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3654     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3655       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3656       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3657     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3658       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3659       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3660     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3661       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3662       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3663     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3664       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3665       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3666     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3667       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3668       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3669     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3670       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3671       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3672     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3673       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3674       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3675     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3676       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3677       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3678     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3679       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3680       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3681     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3682       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3683       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3684     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3685       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3686       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3687     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3688       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3689       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3690     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3691       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3692       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3693     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3694       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3695       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3696     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3697       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3698       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3699     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3700       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3701       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3702     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3703       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3704       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3705
3706     def ATOMIC_SWAP_I8 : PseudoInst<
3707       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3708       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3709     def ATOMIC_SWAP_I16 : PseudoInst<
3710       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3711       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3712     def ATOMIC_SWAP_I32 : PseudoInst<
3713       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3714       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3715
3716     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3717       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3718       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3719     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3720       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3721       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3722     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3723       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3724       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3725 }
3726 }
3727
3728 let mayLoad = 1 in {
3729 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3730                     "ldrexb", "\t$Rt, $addr", []>;
3731 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3732                     "ldrexh", "\t$Rt, $addr", []>;
3733 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3734                     "ldrex", "\t$Rt, $addr", []>;
3735 let hasExtraDefRegAllocReq = 1 in
3736   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3737                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3738 }
3739
3740 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3741 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3742                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3743 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3744                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3745 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3746                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3747 }
3748
3749 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3750 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3751                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3752                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3753
3754 // Clear-Exclusive is for disassembly only.
3755 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3756                 [/* For disassembly only; pattern left blank */]>,
3757             Requires<[IsARM, HasV7]>  {
3758   let Inst{31-0} = 0b11110101011111111111000000011111;
3759 }
3760
3761 // SWP/SWPB are deprecated in V6/V7.
3762 let mayLoad = 1, mayStore = 1 in {
3763 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swp", []>;
3764 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swpb", []>;
3765 }
3766
3767 //===----------------------------------------------------------------------===//
3768 // Coprocessor Instructions.
3769 //
3770
3771 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3772             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3773             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3774             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3775                           imm:$CRm, imm:$opc2)]> {
3776   bits<4> opc1;
3777   bits<4> CRn;
3778   bits<4> CRd;
3779   bits<4> cop;
3780   bits<3> opc2;
3781   bits<4> CRm;
3782
3783   let Inst{3-0}   = CRm;
3784   let Inst{4}     = 0;
3785   let Inst{7-5}   = opc2;
3786   let Inst{11-8}  = cop;
3787   let Inst{15-12} = CRd;
3788   let Inst{19-16} = CRn;
3789   let Inst{23-20} = opc1;
3790 }
3791
3792 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3793                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3794                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3795                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3796                               imm:$CRm, imm:$opc2)]> {
3797   let Inst{31-28} = 0b1111;
3798   bits<4> opc1;
3799   bits<4> CRn;
3800   bits<4> CRd;
3801   bits<4> cop;
3802   bits<3> opc2;
3803   bits<4> CRm;
3804
3805   let Inst{3-0}   = CRm;
3806   let Inst{4}     = 0;
3807   let Inst{7-5}   = opc2;
3808   let Inst{11-8}  = cop;
3809   let Inst{15-12} = CRd;
3810   let Inst{19-16} = CRn;
3811   let Inst{23-20} = opc1;
3812 }
3813
3814 class ACI<dag oops, dag iops, string opc, string asm,
3815           IndexMode im = IndexModeNone>
3816   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3817          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3818   let Inst{27-25} = 0b110;
3819 }
3820
3821 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3822
3823   def _OFFSET : ACI<(outs),
3824       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3825       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3826     let Inst{31-28} = op31_28;
3827     let Inst{24} = 1; // P = 1
3828     let Inst{21} = 0; // W = 0
3829     let Inst{22} = 0; // D = 0
3830     let Inst{20} = load;
3831   }
3832
3833   def _PRE : ACI<(outs),
3834       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3835       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3836     let Inst{31-28} = op31_28;
3837     let Inst{24} = 1; // P = 1
3838     let Inst{21} = 1; // W = 1
3839     let Inst{22} = 0; // D = 0
3840     let Inst{20} = load;
3841   }
3842
3843   def _POST : ACI<(outs),
3844       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3845       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3846     let Inst{31-28} = op31_28;
3847     let Inst{24} = 0; // P = 0
3848     let Inst{21} = 1; // W = 1
3849     let Inst{22} = 0; // D = 0
3850     let Inst{20} = load;
3851   }
3852
3853   def _OPTION : ACI<(outs),
3854       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3855             ops),
3856       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3857     let Inst{31-28} = op31_28;
3858     let Inst{24} = 0; // P = 0
3859     let Inst{23} = 1; // U = 1
3860     let Inst{21} = 0; // W = 0
3861     let Inst{22} = 0; // D = 0
3862     let Inst{20} = load;
3863   }
3864
3865   def L_OFFSET : ACI<(outs),
3866       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3867       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3868     let Inst{31-28} = op31_28;
3869     let Inst{24} = 1; // P = 1
3870     let Inst{21} = 0; // W = 0
3871     let Inst{22} = 1; // D = 1
3872     let Inst{20} = load;
3873   }
3874
3875   def L_PRE : ACI<(outs),
3876       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3877       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3878       IndexModePre> {
3879     let Inst{31-28} = op31_28;
3880     let Inst{24} = 1; // P = 1
3881     let Inst{21} = 1; // W = 1
3882     let Inst{22} = 1; // D = 1
3883     let Inst{20} = load;
3884   }
3885
3886   def L_POST : ACI<(outs),
3887       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3888       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3889       IndexModePost> {
3890     let Inst{31-28} = op31_28;
3891     let Inst{24} = 0; // P = 0
3892     let Inst{21} = 1; // W = 1
3893     let Inst{22} = 1; // D = 1
3894     let Inst{20} = load;
3895   }
3896
3897   def L_OPTION : ACI<(outs),
3898       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3899             ops),
3900       !strconcat(!strconcat(opc, "l"), cond),
3901       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3902     let Inst{31-28} = op31_28;
3903     let Inst{24} = 0; // P = 0
3904     let Inst{23} = 1; // U = 1
3905     let Inst{21} = 0; // W = 0
3906     let Inst{22} = 1; // D = 1
3907     let Inst{20} = load;
3908   }
3909 }
3910
3911 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3912 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3913 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3914 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3915
3916 //===----------------------------------------------------------------------===//
3917 // Move between coprocessor and ARM core register -- for disassembly only
3918 //
3919
3920 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3921                 list<dag> pattern>
3922   : ABI<0b1110, oops, iops, NoItinerary, opc,
3923         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3924   let Inst{20} = direction;
3925   let Inst{4} = 1;
3926
3927   bits<4> Rt;
3928   bits<4> cop;
3929   bits<3> opc1;
3930   bits<3> opc2;
3931   bits<4> CRm;
3932   bits<4> CRn;
3933
3934   let Inst{15-12} = Rt;
3935   let Inst{11-8}  = cop;
3936   let Inst{23-21} = opc1;
3937   let Inst{7-5}   = opc2;
3938   let Inst{3-0}   = CRm;
3939   let Inst{19-16} = CRn;
3940 }
3941
3942 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3943                     (outs),
3944                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3945                          c_imm:$CRm, imm0_7:$opc2),
3946                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3947                                   imm:$CRm, imm:$opc2)]>;
3948 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3949                     (outs GPR:$Rt),
3950                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3951                          imm0_7:$opc2), []>;
3952
3953 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3954              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3955
3956 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3957                  list<dag> pattern>
3958   : ABXI<0b1110, oops, iops, NoItinerary,
3959          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3960   let Inst{31-28} = 0b1111;
3961   let Inst{20} = direction;
3962   let Inst{4} = 1;
3963
3964   bits<4> Rt;
3965   bits<4> cop;
3966   bits<3> opc1;
3967   bits<3> opc2;
3968   bits<4> CRm;
3969   bits<4> CRn;
3970
3971   let Inst{15-12} = Rt;
3972   let Inst{11-8}  = cop;
3973   let Inst{23-21} = opc1;
3974   let Inst{7-5}   = opc2;
3975   let Inst{3-0}   = CRm;
3976   let Inst{19-16} = CRn;
3977 }
3978
3979 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3980                       (outs),
3981                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3982                            c_imm:$CRm, imm0_7:$opc2),
3983                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3984                                      imm:$CRm, imm:$opc2)]>;
3985 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3986                       (outs GPR:$Rt),
3987                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3988                            imm0_7:$opc2), []>;
3989
3990 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3991                               imm:$CRm, imm:$opc2),
3992                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3993
3994 class MovRRCopro<string opc, bit direction,
3995                  list<dag> pattern = [/* For disassembly only */]>
3996   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3997         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3998         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3999   let Inst{23-21} = 0b010;
4000   let Inst{20} = direction;
4001
4002   bits<4> Rt;
4003   bits<4> Rt2;
4004   bits<4> cop;
4005   bits<4> opc1;
4006   bits<4> CRm;
4007
4008   let Inst{15-12} = Rt;
4009   let Inst{19-16} = Rt2;
4010   let Inst{11-8}  = cop;
4011   let Inst{7-4}   = opc1;
4012   let Inst{3-0}   = CRm;
4013 }
4014
4015 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4016                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4017                                      imm:$CRm)]>;
4018 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4019
4020 class MovRRCopro2<string opc, bit direction,
4021                   list<dag> pattern = [/* For disassembly only */]>
4022   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4023          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4024          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4025   let Inst{31-28} = 0b1111;
4026   let Inst{23-21} = 0b010;
4027   let Inst{20} = direction;
4028
4029   bits<4> Rt;
4030   bits<4> Rt2;
4031   bits<4> cop;
4032   bits<4> opc1;
4033   bits<4> CRm;
4034
4035   let Inst{15-12} = Rt;
4036   let Inst{19-16} = Rt2;
4037   let Inst{11-8}  = cop;
4038   let Inst{7-4}   = opc1;
4039   let Inst{3-0}   = CRm;
4040 }
4041
4042 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4043                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4044                                         imm:$CRm)]>;
4045 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4046
4047 //===----------------------------------------------------------------------===//
4048 // Move between special register and ARM core register
4049 //
4050
4051 // Move to ARM core register from Special Register
4052 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4053               "mrs", "\t$Rd, apsr", []> {
4054   bits<4> Rd;
4055   let Inst{23-16} = 0b00001111;
4056   let Inst{15-12} = Rd;
4057   let Inst{7-4} = 0b0000;
4058 }
4059
4060 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4061
4062 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4063                  "mrs", "\t$Rd, spsr", []> {
4064   bits<4> Rd;
4065   let Inst{23-16} = 0b01001111;
4066   let Inst{15-12} = Rd;
4067   let Inst{7-4} = 0b0000;
4068 }
4069
4070 // Move from ARM core register to Special Register
4071 //
4072 // No need to have both system and application versions, the encodings are the
4073 // same and the assembly parser has no way to distinguish between them. The mask
4074 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4075 // the mask with the fields to be accessed in the special register.
4076 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4077               "msr", "\t$mask, $Rn", []> {
4078   bits<5> mask;
4079   bits<4> Rn;
4080
4081   let Inst{23} = 0;
4082   let Inst{22} = mask{4}; // R bit
4083   let Inst{21-20} = 0b10;
4084   let Inst{19-16} = mask{3-0};
4085   let Inst{15-12} = 0b1111;
4086   let Inst{11-4} = 0b00000000;
4087   let Inst{3-0} = Rn;
4088 }
4089
4090 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4091                "msr", "\t$mask, $a", []> {
4092   bits<5> mask;
4093   bits<12> a;
4094
4095   let Inst{23} = 0;
4096   let Inst{22} = mask{4}; // R bit
4097   let Inst{21-20} = 0b10;
4098   let Inst{19-16} = mask{3-0};
4099   let Inst{15-12} = 0b1111;
4100   let Inst{11-0} = a;
4101 }
4102
4103 //===----------------------------------------------------------------------===//
4104 // TLS Instructions
4105 //
4106
4107 // __aeabi_read_tp preserves the registers r1-r3.
4108 // This is a pseudo inst so that we can get the encoding right,
4109 // complete with fixup for the aeabi_read_tp function.
4110 let isCall = 1,
4111   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4112   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4113                [(set R0, ARMthread_pointer)]>;
4114 }
4115
4116 //===----------------------------------------------------------------------===//
4117 // SJLJ Exception handling intrinsics
4118 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4119 //   address and save #0 in R0 for the non-longjmp case.
4120 //   Since by its nature we may be coming from some other function to get
4121 //   here, and we're using the stack frame for the containing function to
4122 //   save/restore registers, we can't keep anything live in regs across
4123 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4124 //   when we get here from a longjmp(). We force everything out of registers
4125 //   except for our own input by listing the relevant registers in Defs. By
4126 //   doing so, we also cause the prologue/epilogue code to actively preserve
4127 //   all of the callee-saved resgisters, which is exactly what we want.
4128 //   A constant value is passed in $val, and we use the location as a scratch.
4129 //
4130 // These are pseudo-instructions and are lowered to individual MC-insts, so
4131 // no encoding information is necessary.
4132 let Defs =
4133   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4134     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4135   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4136                                NoItinerary,
4137                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4138                            Requires<[IsARM, HasVFP2]>;
4139 }
4140
4141 let Defs =
4142   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4143   hasSideEffects = 1, isBarrier = 1 in {
4144   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4145                                    NoItinerary,
4146                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4147                                 Requires<[IsARM, NoVFP]>;
4148 }
4149
4150 // FIXME: Non-Darwin version(s)
4151 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4152     Defs = [ R7, LR, SP ] in {
4153 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4154                              NoItinerary,
4155                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4156                                 Requires<[IsARM, IsDarwin]>;
4157 }
4158
4159 // eh.sjlj.dispatchsetup pseudo-instruction.
4160 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4161 // handled when the pseudo is expanded (which happens before any passes
4162 // that need the instruction size).
4163 let isBarrier = 1, hasSideEffects = 1 in
4164 def Int_eh_sjlj_dispatchsetup :
4165  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4166             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4167               Requires<[IsDarwin]>;
4168
4169 //===----------------------------------------------------------------------===//
4170 // Non-Instruction Patterns
4171 //
4172
4173 // ARMv4 indirect branch using (MOVr PC, dst)
4174 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4175   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4176                     4, IIC_Br, [(brind GPR:$dst)],
4177                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4178                   Requires<[IsARM, NoV4T]>;
4179
4180 // Large immediate handling.
4181
4182 // 32-bit immediate using two piece so_imms or movw + movt.
4183 // This is a single pseudo instruction, the benefit is that it can be remat'd
4184 // as a single unit instead of having to handle reg inputs.
4185 // FIXME: Remove this when we can do generalized remat.
4186 let isReMaterializable = 1, isMoveImm = 1 in
4187 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4188                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4189                            Requires<[IsARM]>;
4190
4191 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4192 // It also makes it possible to rematerialize the instructions.
4193 // FIXME: Remove this when we can do generalized remat and when machine licm
4194 // can properly the instructions.
4195 let isReMaterializable = 1 in {
4196 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4197                               IIC_iMOVix2addpc,
4198                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4199                         Requires<[IsARM, UseMovt]>;
4200
4201 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4202                              IIC_iMOVix2,
4203                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4204                         Requires<[IsARM, UseMovt]>;
4205
4206 let AddedComplexity = 10 in
4207 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4208                                 IIC_iMOVix2ld,
4209                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4210                     Requires<[IsARM, UseMovt]>;
4211 } // isReMaterializable
4212
4213 // ConstantPool, GlobalAddress, and JumpTable
4214 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4215             Requires<[IsARM, DontUseMovt]>;
4216 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4217 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4218             Requires<[IsARM, UseMovt]>;
4219 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4220              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4221
4222 // TODO: add,sub,and, 3-instr forms?
4223
4224 // Tail calls
4225 def : ARMPat<(ARMtcret tcGPR:$dst),
4226           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4227
4228 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4229           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4230
4231 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4232           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4233
4234 def : ARMPat<(ARMtcret tcGPR:$dst),
4235           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4236
4237 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4238           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4239
4240 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4241           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4242
4243 // Direct calls
4244 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4245       Requires<[IsARM, IsNotDarwin]>;
4246 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4247       Requires<[IsARM, IsDarwin]>;
4248
4249 // zextload i1 -> zextload i8
4250 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4251 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4252
4253 // extload -> zextload
4254 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4255 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4256 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4257 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4258
4259 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4260
4261 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4262 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4263
4264 // smul* and smla*
4265 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4266                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4267                  (SMULBB GPR:$a, GPR:$b)>;
4268 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4269                  (SMULBB GPR:$a, GPR:$b)>;
4270 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4271                       (sra GPR:$b, (i32 16))),
4272                  (SMULBT GPR:$a, GPR:$b)>;
4273 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4274                  (SMULBT GPR:$a, GPR:$b)>;
4275 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4276                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4277                  (SMULTB GPR:$a, GPR:$b)>;
4278 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4279                 (SMULTB GPR:$a, GPR:$b)>;
4280 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4281                       (i32 16)),
4282                  (SMULWB GPR:$a, GPR:$b)>;
4283 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4284                  (SMULWB GPR:$a, GPR:$b)>;
4285
4286 def : ARMV5TEPat<(add GPR:$acc,
4287                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4288                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4289                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4290 def : ARMV5TEPat<(add GPR:$acc,
4291                       (mul sext_16_node:$a, sext_16_node:$b)),
4292                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4293 def : ARMV5TEPat<(add GPR:$acc,
4294                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4295                            (sra GPR:$b, (i32 16)))),
4296                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4297 def : ARMV5TEPat<(add GPR:$acc,
4298                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4299                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4300 def : ARMV5TEPat<(add GPR:$acc,
4301                       (mul (sra GPR:$a, (i32 16)),
4302                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4303                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4304 def : ARMV5TEPat<(add GPR:$acc,
4305                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4306                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4307 def : ARMV5TEPat<(add GPR:$acc,
4308                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4309                            (i32 16))),
4310                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4311 def : ARMV5TEPat<(add GPR:$acc,
4312                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4313                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4314
4315
4316 // Pre-v7 uses MCR for synchronization barriers.
4317 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4318          Requires<[IsARM, HasV6]>;
4319
4320 // SXT/UXT with no rotate
4321 let AddedComplexity = 16 in {
4322 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4323 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4324 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4325 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4326                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4327 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4328                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4329 }
4330
4331 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4332 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4333
4334 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4335                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4336 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4337                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4338
4339 //===----------------------------------------------------------------------===//
4340 // Thumb Support
4341 //
4342
4343 include "ARMInstrThumb.td"
4344
4345 //===----------------------------------------------------------------------===//
4346 // Thumb2 Support
4347 //
4348
4349 include "ARMInstrThumb2.td"
4350
4351 //===----------------------------------------------------------------------===//
4352 // Floating Point Support
4353 //
4354
4355 include "ARMInstrVFP.td"
4356
4357 //===----------------------------------------------------------------------===//
4358 // Advanced SIMD (NEON) Support
4359 //
4360
4361 include "ARMInstrNEON.td"
4362
4363 //===----------------------------------------------------------------------===//
4364 // Assembler aliases
4365 //
4366
4367 // Memory barriers
4368 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4369 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4370 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4371
4372 // System instructions
4373 def : MnemonicAlias<"swi", "svc">;
4374
4375 // Load / Store Multiple
4376 def : MnemonicAlias<"ldmfd", "ldm">;
4377 def : MnemonicAlias<"ldmia", "ldm">;
4378 def : MnemonicAlias<"stmfd", "stmdb">;
4379 def : MnemonicAlias<"stmia", "stm">;
4380 def : MnemonicAlias<"stmea", "stm">;
4381
4382 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4383 // shift amount is zero (i.e., unspecified).
4384 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4385                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4386 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4387                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4388
4389 // PUSH/POP aliases for STM/LDM
4390 def : InstAlias<"push${p} $regs",
4391                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4392 def : InstAlias<"pop${p} $regs",
4393                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4394
4395 // RSB two-operand forms (optional explicit destination operand)
4396 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4397                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4398          Requires<[IsARM]>;
4399 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4400                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4401          Requires<[IsARM]>;
4402 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4403                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4404                         cc_out:$s)>, Requires<[IsARM]>;
4405 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4406                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4407                         cc_out:$s)>, Requires<[IsARM]>;
4408 // RSC two-operand forms (optional explicit destination operand)
4409 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4410                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4411          Requires<[IsARM]>;
4412 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4413                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4414          Requires<[IsARM]>;
4415 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4416                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4417                         cc_out:$s)>, Requires<[IsARM]>;
4418 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4419                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4420                         cc_out:$s)>, Requires<[IsARM]>;
4421
4422 // SSAT/USAT optional shift operand.
4423 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4424                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4425 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4426                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4427
4428
4429 // Extend instruction optional rotate operand.
4430 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4431                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4432 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4433                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4434 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4435                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4436 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4437 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4438 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4439
4440 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4441                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4442 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4443                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4444 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4445                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4446 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4447 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4448 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4449
4450
4451 // RFE aliases
4452 def : MnemonicAlias<"rfefa", "rfeda">;
4453 def : MnemonicAlias<"rfeea", "rfedb">;
4454 def : MnemonicAlias<"rfefd", "rfeia">;
4455 def : MnemonicAlias<"rfeed", "rfeib">;
4456 def : MnemonicAlias<"rfe", "rfeia">;