lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 392     int32_t v = (int32_t)Imm;
 393     return v == 8 || v == 16 || v == 24; }]> {
 394   let EncoderMethod = "getRotImmOpValue";
 395 }
 396
 397
 398 // shift_imm: An integer that encodes a shift amount and the type of shift
 399 // (currently either asr or lsl) using the same encoding used for the
 400 // immediates in so_reg operands.
 401 def ShifterAsmOperand : AsmOperandClass { let Name = "Shifter"; }
 402 def shift_imm : Operand<i32> {
 403   let PrintMethod = "printShiftImmOperand";
 404   let ParserMatchClass = ShifterAsmOperand;
 405 }
 406
 407 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 408 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "ShiftedReg"; }
 409 def so_reg_reg : Operand<i32>,  // reg reg imm
 410                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 411                                 [shl, srl, sra, rotr]> {
 412   let EncoderMethod = "getSORegRegOpValue";
 413   let PrintMethod = "printSORegRegOperand";
 414   let ParserMatchClass = ShiftedRegAsmOperand;
 415   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 416 }
 417
 418 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "ShiftedImm"; }
 419 def so_reg_imm : Operand<i32>, // reg imm
 420                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 421                                 [shl, srl, sra, rotr]> {
 422   let EncoderMethod = "getSORegImmOpValue";
 423   let PrintMethod = "printSORegImmOperand";
 424   let ParserMatchClass = ShiftedImmAsmOperand;
 425   let MIOperandInfo = (ops GPR, shift_imm);
 426 }
 427
 428 // FIXME: Does this need to be distinct from so_reg?
 429 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 430                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 431                                   [shl,srl,sra,rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 435 }
 436
 437 // FIXME: Does this need to be distinct from so_reg?
 438 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 439                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 440                                   [shl,srl,sra,rotr]> {
 441   let EncoderMethod = "getSORegImmOpValue";
 442   let PrintMethod = "printSORegImmOperand";
 443   let MIOperandInfo = (ops GPR, shift_imm);
 444 }
 445
 446
 447 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 448 // 8-bit immediate rotated by an arbitrary number of bits.
 449 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 450 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 451     return ARM_AM::getSOImmVal(Imm) != -1;
 452   }]> {
 453   let EncoderMethod = "getSOImmOpValue";
 454   let ParserMatchClass = SOImmAsmOperand;
 455 }
 456
 457 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 458 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 459 // get the first/second pieces.
 460 def so_imm2part : PatLeaf<(imm), [{
 461       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 462 }]>;
 463
 464 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 465 ///
 466 def arm_i32imm : PatLeaf<(imm), [{
 467   if (Subtarget->hasV6T2Ops())
 468     return true;
 469   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 470 }]>;
 471
 472 /// imm0_7 predicate - Immediate in the range [0,31].
 473 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 474 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 475   return Imm >= 0 && Imm < 8;
 476 }]> {
 477   let ParserMatchClass = Imm0_7AsmOperand;
 478 }
 479
 480 /// imm0_15 predicate - Immediate in the range [0,31].
 481 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 482 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 483   return Imm >= 0 && Imm < 16;
 484 }]> {
 485   let ParserMatchClass = Imm0_15AsmOperand;
 486 }
 487
 488 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 489 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 490 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 491   return Imm >= 0 && Imm < 32;
 492 }]>;
 493
 494 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 495 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 496   return Imm >= 0 && Imm < 32;
 497 }]> {
 498   let EncoderMethod = "getImmMinusOneOpValue";
 499 }
 500
 501 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 502 // a relocatable expression.
 503 //
 504 // FIXME: This really needs a Thumb version separate from the ARM version.
 505 // While the range is the same, and can thus use the same match class,
 506 // the encoding is different so it should have a different encoder method.
 507 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 508 def imm0_65535_expr : Operand<i32> {
 509   let EncoderMethod = "getHiLo16ImmOpValue";
 510   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 511 }
 512
 513 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 514 /// e.g., 0xf000ffff
 515 def bf_inv_mask_imm : Operand<i32>,
 516                       PatLeaf<(imm), [{
 517   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 518 }] > {
 519   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 520   let PrintMethod = "printBitfieldInvMaskImmOperand";
 521 }
 522
 523 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 524 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 525   return isInt<5>(Imm);
 526 }]>;
 527
 528 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 529 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 530   return Imm > 0 &&  Imm <= 32;
 531 }] > {
 532   let EncoderMethod = "getMsbOpValue";
 533 }
 534
 535 def imm1_32_XFORM: SDNodeXForm<imm, [{
 536   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 537 }]>;
 538 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 539 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 540     imm1_32_XFORM> {
 541   let PrintMethod = "printImm1_32Operand";
 542   let ParserMatchClass = Imm1_32AsmOperand;
 543 }
 544
 545 // Define ARM specific addressing modes.
 546 // addrmode_imm12 := reg +/- imm12
 547 //
 548 def addrmode_imm12 : Operand<i32>,
 549                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 550   // 12-bit immediate operand. Note that instructions using this encode
 551   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 552   // immediate values are as normal.
 553
 554   let EncoderMethod = "getAddrModeImm12OpValue";
 555   let PrintMethod = "printAddrModeImm12Operand";
 556   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 557 }
 558 // ldst_so_reg := reg +/- reg shop imm
 559 //
 560 def ldst_so_reg : Operand<i32>,
 561                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 562   let EncoderMethod = "getLdStSORegOpValue";
 563   // FIXME: Simplify the printer
 564   let PrintMethod = "printAddrMode2Operand";
 565   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 566 }
 567
 568 // addrmode2 := reg +/- imm12
 569 //           := reg +/- reg shop imm
 570 //
 571 def MemMode2AsmOperand : AsmOperandClass {
 572   let Name = "MemMode2";
 573   let ParserMethod = "parseMemMode2Operand";
 574 }
 575 def addrmode2 : Operand<i32>,
 576                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 577   let EncoderMethod = "getAddrMode2OpValue";
 578   let PrintMethod = "printAddrMode2Operand";
 579   let ParserMatchClass = MemMode2AsmOperand;
 580   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 581 }
 582
 583 def am2offset : Operand<i32>,
 584                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 585                 [], [SDNPWantRoot]> {
 586   let EncoderMethod = "getAddrMode2OffsetOpValue";
 587   let PrintMethod = "printAddrMode2OffsetOperand";
 588   let MIOperandInfo = (ops GPR, i32imm);
 589 }
 590
 591 // addrmode3 := reg +/- reg
 592 // addrmode3 := reg +/- imm8
 593 //
 594 def MemMode3AsmOperand : AsmOperandClass {
 595   let Name = "MemMode3";
 596   let ParserMethod = "parseMemMode3Operand";
 597 }
 598 def addrmode3 : Operand<i32>,
 599                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 600   let EncoderMethod = "getAddrMode3OpValue";
 601   let PrintMethod = "printAddrMode3Operand";
 602   let ParserMatchClass = MemMode3AsmOperand;
 603   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 604 }
 605
 606 def am3offset : Operand<i32>,
 607                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 608                                [], [SDNPWantRoot]> {
 609   let EncoderMethod = "getAddrMode3OffsetOpValue";
 610   let PrintMethod = "printAddrMode3OffsetOperand";
 611   let MIOperandInfo = (ops GPR, i32imm);
 612 }
 613
 614 // ldstm_mode := {ia, ib, da, db}
 615 //
 616 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 617   let EncoderMethod = "getLdStmModeOpValue";
 618   let PrintMethod = "printLdStmModeOperand";
 619 }
 620
 621 // addrmode5 := reg +/- imm8*4
 622 //
 623 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 624 def addrmode5 : Operand<i32>,
 625                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 626   let PrintMethod = "printAddrMode5Operand";
 627   let MIOperandInfo = (ops GPR:$base, i32imm);
 628   let ParserMatchClass = MemMode5AsmOperand;
 629   let EncoderMethod = "getAddrMode5OpValue";
 630 }
 631
 632 // addrmode6 := reg with optional alignment
 633 //
 634 def addrmode6 : Operand<i32>,
 635                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 636   let PrintMethod = "printAddrMode6Operand";
 637   let MIOperandInfo = (ops GPR:$addr, i32imm);
 638   let EncoderMethod = "getAddrMode6AddressOpValue";
 639 }
 640
 641 def am6offset : Operand<i32>,
 642                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 643                                [], [SDNPWantRoot]> {
 644   let PrintMethod = "printAddrMode6OffsetOperand";
 645   let MIOperandInfo = (ops GPR);
 646   let EncoderMethod = "getAddrMode6OffsetOpValue";
 647 }
 648
 649 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 650 // (single element from one lane) for size 32.
 651 def addrmode6oneL32 : Operand<i32>,
 652                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 653   let PrintMethod = "printAddrMode6Operand";
 654   let MIOperandInfo = (ops GPR:$addr, i32imm);
 655   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 656 }
 657
 658 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 659 // instructions, specifically VLD4-dup.
 660 def addrmode6dup : Operand<i32>,
 661                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 662   let PrintMethod = "printAddrMode6Operand";
 663   let MIOperandInfo = (ops GPR:$addr, i32imm);
 664   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 665 }
 666
 667 // addrmodepc := pc + reg
 668 //
 669 def addrmodepc : Operand<i32>,
 670                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 671   let PrintMethod = "printAddrModePCOperand";
 672   let MIOperandInfo = (ops GPR, i32imm);
 673 }
 674
 675 // addrmode7 := reg
 676 // Used by load/store exclusive instructions. Useful to enable right assembly
 677 // parsing and printing. Not used for any codegen matching.
 678 //
 679 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 680 def addrmode7 : Operand<i32> {
 681   let PrintMethod = "printAddrMode7Operand";
 682   let MIOperandInfo = (ops GPR);
 683   let ParserMatchClass = MemMode7AsmOperand;
 684 }
 685
 686 def nohash_imm : Operand<i32> {
 687   let PrintMethod = "printNoHashImmediate";
 688 }
 689
 690 def CoprocNumAsmOperand : AsmOperandClass {
 691   let Name = "CoprocNum";
 692   let ParserMethod = "parseCoprocNumOperand";
 693 }
 694 def p_imm : Operand<i32> {
 695   let PrintMethod = "printPImmediate";
 696   let ParserMatchClass = CoprocNumAsmOperand;
 697 }
 698
 699 def CoprocRegAsmOperand : AsmOperandClass {
 700   let Name = "CoprocReg";
 701   let ParserMethod = "parseCoprocRegOperand";
 702 }
 703 def c_imm : Operand<i32> {
 704   let PrintMethod = "printCImmediate";
 705   let ParserMatchClass = CoprocRegAsmOperand;
 706 }
 707
 708 //===----------------------------------------------------------------------===//
 709
 710 include "ARMInstrFormats.td"
 711
 712 //===----------------------------------------------------------------------===//
 713 // Multiclass helpers...
 714 //
 715
 716 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 717 /// binop that produces a value.
 718 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 719                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 720                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 721   // The register-immediate version is re-materializable. This is useful
 722   // in particular for taking the address of a local.
 723   let isReMaterializable = 1 in {
 724   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 725                iii, opc, "\t$Rd, $Rn, $imm",
 726                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 727     bits<4> Rd;
 728     bits<4> Rn;
 729     bits<12> imm;
 730     let Inst{25} = 1;
 731     let Inst{19-16} = Rn;
 732     let Inst{15-12} = Rd;
 733     let Inst{11-0} = imm;
 734   }
 735   }
 736   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 737                iir, opc, "\t$Rd, $Rn, $Rm",
 738                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 739     bits<4> Rd;
 740     bits<4> Rn;
 741     bits<4> Rm;
 742     let Inst{25} = 0;
 743     let isCommutable = Commutable;
 744     let Inst{19-16} = Rn;
 745     let Inst{15-12} = Rd;
 746     let Inst{11-4} = 0b00000000;
 747     let Inst{3-0} = Rm;
 748   }
 749
 750   def rsi : AsI1<opcod, (outs GPR:$Rd),
 751                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 752                iis, opc, "\t$Rd, $Rn, $shift",
 753                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 754     bits<4> Rd;
 755     bits<4> Rn;
 756     bits<12> shift;
 757     let Inst{25} = 0;
 758     let Inst{19-16} = Rn;
 759     let Inst{15-12} = Rd;
 760     let Inst{11-5} = shift{11-5};
 761     let Inst{4} = 0;
 762     let Inst{3-0} = shift{3-0};
 763   }
 764
 765   def rsr : AsI1<opcod, (outs GPR:$Rd),
 766                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 767                iis, opc, "\t$Rd, $Rn, $shift",
 768                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 769     bits<4> Rd;
 770     bits<4> Rn;
 771     bits<12> shift;
 772     let Inst{25} = 0;
 773     let Inst{19-16} = Rn;
 774     let Inst{15-12} = Rd;
 775     let Inst{11-8} = shift{11-8};
 776     let Inst{7} = 0;
 777     let Inst{6-5} = shift{6-5};
 778     let Inst{4} = 1;
 779     let Inst{3-0} = shift{3-0};
 780   }
 781
 782   // Assembly aliases for optional destination operand when it's the same
 783   // as the source operand.
 784   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 785      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 786                                                     so_imm:$imm, pred:$p,
 787                                                     cc_out:$s)>,
 788      Requires<[IsARM]>;
 789   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 790      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 791                                                     GPR:$Rm, pred:$p,
 792                                                     cc_out:$s)>,
 793      Requires<[IsARM]>;
 794   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 795      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 796                                                     so_reg_imm:$shift, pred:$p,
 797                                                     cc_out:$s)>,
 798      Requires<[IsARM]>;
 799   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 800      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 801                                                     so_reg_reg:$shift, pred:$p,
 802                                                     cc_out:$s)>,
 803      Requires<[IsARM]>;
 804
 805 }
 806
 807 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 808 /// instruction modifies the CPSR register.
 809 let isCodeGenOnly = 1, Defs = [CPSR] in {
 810 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 811                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 812                          PatFrag opnode, bit Commutable = 0> {
 813   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 814                iii, opc, "\t$Rd, $Rn, $imm",
 815                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 816     bits<4> Rd;
 817     bits<4> Rn;
 818     bits<12> imm;
 819     let Inst{25} = 1;
 820     let Inst{20} = 1;
 821     let Inst{19-16} = Rn;
 822     let Inst{15-12} = Rd;
 823     let Inst{11-0} = imm;
 824   }
 825   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 826                iir, opc, "\t$Rd, $Rn, $Rm",
 827                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 828     bits<4> Rd;
 829     bits<4> Rn;
 830     bits<4> Rm;
 831     let isCommutable = Commutable;
 832     let Inst{25} = 0;
 833     let Inst{20} = 1;
 834     let Inst{19-16} = Rn;
 835     let Inst{15-12} = Rd;
 836     let Inst{11-4} = 0b00000000;
 837     let Inst{3-0} = Rm;
 838   }
 839   def rsi : AI1<opcod, (outs GPR:$Rd),
 840                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 841                iis, opc, "\t$Rd, $Rn, $shift",
 842                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 843     bits<4> Rd;
 844     bits<4> Rn;
 845     bits<12> shift;
 846     let Inst{25} = 0;
 847     let Inst{20} = 1;
 848     let Inst{19-16} = Rn;
 849     let Inst{15-12} = Rd;
 850     let Inst{11-5} = shift{11-5};
 851     let Inst{4} = 0;
 852     let Inst{3-0} = shift{3-0};
 853   }
 854
 855     def rsr : AI1<opcod, (outs GPR:$Rd),
 856                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 857                iis, opc, "\t$Rd, $Rn, $shift",
 858                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 859     bits<4> Rd;
 860     bits<4> Rn;
 861     bits<12> shift;
 862     let Inst{25} = 0;
 863     let Inst{20} = 1;
 864     let Inst{19-16} = Rn;
 865     let Inst{15-12} = Rd;
 866     let Inst{11-8} = shift{11-8};
 867     let Inst{7} = 0;
 868     let Inst{6-5} = shift{6-5};
 869     let Inst{4} = 1;
 870     let Inst{3-0} = shift{3-0};
 871   }
 872 }
 873 }
 874
 875 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 876 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 877 /// a explicit result, only implicitly set CPSR.
 878 let isCompare = 1, Defs = [CPSR] in {
 879 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 880                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 881                        PatFrag opnode, bit Commutable = 0> {
 882   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 883                opc, "\t$Rn, $imm",
 884                [(opnode GPR:$Rn, so_imm:$imm)]> {
 885     bits<4> Rn;
 886     bits<12> imm;
 887     let Inst{25} = 1;
 888     let Inst{20} = 1;
 889     let Inst{19-16} = Rn;
 890     let Inst{15-12} = 0b0000;
 891     let Inst{11-0} = imm;
 892   }
 893   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 894                opc, "\t$Rn, $Rm",
 895                [(opnode GPR:$Rn, GPR:$Rm)]> {
 896     bits<4> Rn;
 897     bits<4> Rm;
 898     let isCommutable = Commutable;
 899     let Inst{25} = 0;
 900     let Inst{20} = 1;
 901     let Inst{19-16} = Rn;
 902     let Inst{15-12} = 0b0000;
 903     let Inst{11-4} = 0b00000000;
 904     let Inst{3-0} = Rm;
 905   }
 906   def rsi : AI1<opcod, (outs),
 907                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 908                opc, "\t$Rn, $shift",
 909                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 910     bits<4> Rn;
 911     bits<12> shift;
 912     let Inst{25} = 0;
 913     let Inst{20} = 1;
 914     let Inst{19-16} = Rn;
 915     let Inst{15-12} = 0b0000;
 916     let Inst{11-5} = shift{11-5};
 917     let Inst{4} = 0;
 918     let Inst{3-0} = shift{3-0};
 919   }
 920   def rsr : AI1<opcod, (outs),
 921                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 922                opc, "\t$Rn, $shift",
 923                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 924     bits<4> Rn;
 925     bits<12> shift;
 926     let Inst{25} = 0;
 927     let Inst{20} = 1;
 928     let Inst{19-16} = Rn;
 929     let Inst{15-12} = 0b0000;
 930     let Inst{11-8} = shift{11-8};
 931     let Inst{7} = 0;
 932     let Inst{6-5} = shift{6-5};
 933     let Inst{4} = 1;
 934     let Inst{3-0} = shift{3-0};
 935   }
 936
 937 }
 938 }
 939
 940 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 941 /// register and one whose operand is a register rotated by 8/16/24.
 942 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 943 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 944   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 945                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 946                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 947               Requires<[IsARM, HasV6]> {
 948     bits<4> Rd;
 949     bits<4> Rm;
 950     let Inst{19-16} = 0b1111;
 951     let Inst{15-12} = Rd;
 952     let Inst{11-10} = 0b00;
 953     let Inst{3-0}   = Rm;
 954   }
 955   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 956                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 957                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 958               Requires<[IsARM, HasV6]> {
 959     bits<4> Rd;
 960     bits<4> Rm;
 961     bits<2> rot;
 962     let Inst{19-16} = 0b1111;
 963     let Inst{15-12} = Rd;
 964     let Inst{11-10} = rot;
 965     let Inst{3-0}   = Rm;
 966   }
 967 }
 968
 969 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 970   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 971                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 972                  [/* For disassembly only; pattern left blank */]>,
 973               Requires<[IsARM, HasV6]> {
 974     let Inst{19-16} = 0b1111;
 975     let Inst{11-10} = 0b00;
 976   }
 977   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 978                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 979                  [/* For disassembly only; pattern left blank */]>,
 980               Requires<[IsARM, HasV6]> {
 981     bits<2> rot;
 982     let Inst{19-16} = 0b1111;
 983     let Inst{11-10} = rot;
 984   }
 985 }
 986
 987 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 988 /// register and one whose operand is a register rotated by 8/16/24.
 989 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 990   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 991                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 992                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 993                Requires<[IsARM, HasV6]> {
 994     bits<4> Rd;
 995     bits<4> Rm;
 996     bits<4> Rn;
 997     let Inst{19-16} = Rn;
 998     let Inst{15-12} = Rd;
 999     let Inst{11-10} = 0b00;
1000     let Inst{9-4}   = 0b000111;
1001     let Inst{3-0}   = Rm;
1002   }
1003   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1004                                              rot_imm:$rot),
1005                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1006                   [(set GPR:$Rd, (opnode GPR:$Rn,
1007                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
1008                   Requires<[IsARM, HasV6]> {
1009     bits<4> Rd;
1010     bits<4> Rm;
1011     bits<4> Rn;
1012     bits<2> rot;
1013     let Inst{19-16} = Rn;
1014     let Inst{15-12} = Rd;
1015     let Inst{11-10} = rot;
1016     let Inst{9-4}   = 0b000111;
1017     let Inst{3-0}   = Rm;
1018   }
1019 }
1020
1021 // For disassembly only.
1022 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
1023   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1024                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1025                   [/* For disassembly only; pattern left blank */]>,
1026                Requires<[IsARM, HasV6]> {
1027     let Inst{11-10} = 0b00;
1028   }
1029   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1030                                              rot_imm:$rot),
1031                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1032                   [/* For disassembly only; pattern left blank */]>,
1033                   Requires<[IsARM, HasV6]> {
1034     bits<4> Rn;
1035     bits<2> rot;
1036     let Inst{19-16} = Rn;
1037     let Inst{11-10} = rot;
1038   }
1039 }
1040
1041 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1042 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1043                              string baseOpc, bit Commutable = 0> {
1044   let Uses = [CPSR] in {
1045   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1046                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1047                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1048                Requires<[IsARM]> {
1049     bits<4> Rd;
1050     bits<4> Rn;
1051     bits<12> imm;
1052     let Inst{25} = 1;
1053     let Inst{15-12} = Rd;
1054     let Inst{19-16} = Rn;
1055     let Inst{11-0} = imm;
1056   }
1057   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1058                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1059                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1060                Requires<[IsARM]> {
1061     bits<4> Rd;
1062     bits<4> Rn;
1063     bits<4> Rm;
1064     let Inst{11-4} = 0b00000000;
1065     let Inst{25} = 0;
1066     let isCommutable = Commutable;
1067     let Inst{3-0} = Rm;
1068     let Inst{15-12} = Rd;
1069     let Inst{19-16} = Rn;
1070   }
1071   def rsi : AsI1<opcod, (outs GPR:$Rd),
1072                 (ins GPR:$Rn, so_reg_imm:$shift),
1073                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1074                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1075                Requires<[IsARM]> {
1076     bits<4> Rd;
1077     bits<4> Rn;
1078     bits<12> shift;
1079     let Inst{25} = 0;
1080     let Inst{19-16} = Rn;
1081     let Inst{15-12} = Rd;
1082     let Inst{11-5} = shift{11-5};
1083     let Inst{4} = 0;
1084     let Inst{3-0} = shift{3-0};
1085   }
1086   def rsr : AsI1<opcod, (outs GPR:$Rd),
1087                 (ins GPR:$Rn, so_reg_reg:$shift),
1088                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1089                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1090                Requires<[IsARM]> {
1091     bits<4> Rd;
1092     bits<4> Rn;
1093     bits<12> shift;
1094     let Inst{25} = 0;
1095     let Inst{19-16} = Rn;
1096     let Inst{15-12} = Rd;
1097     let Inst{11-8} = shift{11-8};
1098     let Inst{7} = 0;
1099     let Inst{6-5} = shift{6-5};
1100     let Inst{4} = 1;
1101     let Inst{3-0} = shift{3-0};
1102   }
1103   }
1104   // Assembly aliases for optional destination operand when it's the same
1105   // as the source operand.
1106   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1107      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1108                                                     so_imm:$imm, pred:$p,
1109                                                     cc_out:$s)>,
1110      Requires<[IsARM]>;
1111   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1112      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1113                                                     GPR:$Rm, pred:$p,
1114                                                     cc_out:$s)>,
1115      Requires<[IsARM]>;
1116   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1117      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1118                                                     so_reg_imm:$shift, pred:$p,
1119                                                     cc_out:$s)>,
1120      Requires<[IsARM]>;
1121   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1122      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1123                                                     so_reg_reg:$shift, pred:$p,
1124                                                     cc_out:$s)>,
1125      Requires<[IsARM]>;
1126 }
1127
1128 // Carry setting variants
1129 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1130 let usesCustomInserter = 1 in {
1131 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1132   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1133                4, IIC_iALUi,
1134                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1135   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1136                4, IIC_iALUr,
1137                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1138     let isCommutable = Commutable;
1139   }
1140   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1141                4, IIC_iALUsr,
1142                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1143   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1144                4, IIC_iALUsr,
1145                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1146 }
1147 }
1148
1149 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1150 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1151            InstrItinClass iir, PatFrag opnode> {
1152   // Note: We use the complex addrmode_imm12 rather than just an input
1153   // GPR and a constrained immediate so that we can use this to match
1154   // frame index references and avoid matching constant pool references.
1155   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1156                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1157                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1158     bits<4>  Rt;
1159     bits<17> addr;
1160     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1161     let Inst{19-16} = addr{16-13};  // Rn
1162     let Inst{15-12} = Rt;
1163     let Inst{11-0}  = addr{11-0};   // imm12
1164   }
1165   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1166                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1167                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1168     bits<4>  Rt;
1169     bits<17> shift;
1170     let shift{4}    = 0;            // Inst{4} = 0
1171     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1172     let Inst{19-16} = shift{16-13}; // Rn
1173     let Inst{15-12} = Rt;
1174     let Inst{11-0}  = shift{11-0};
1175   }
1176 }
1177 }
1178
1179 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1180            InstrItinClass iir, PatFrag opnode> {
1181   // Note: We use the complex addrmode_imm12 rather than just an input
1182   // GPR and a constrained immediate so that we can use this to match
1183   // frame index references and avoid matching constant pool references.
1184   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1185                    (ins GPR:$Rt, addrmode_imm12:$addr),
1186                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1187                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1188     bits<4> Rt;
1189     bits<17> addr;
1190     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1191     let Inst{19-16} = addr{16-13};  // Rn
1192     let Inst{15-12} = Rt;
1193     let Inst{11-0}  = addr{11-0};   // imm12
1194   }
1195   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1196                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1197                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1198     bits<4> Rt;
1199     bits<17> shift;
1200     let shift{4}    = 0;            // Inst{4} = 0
1201     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1202     let Inst{19-16} = shift{16-13}; // Rn
1203     let Inst{15-12} = Rt;
1204     let Inst{11-0}  = shift{11-0};
1205   }
1206 }
1207 //===----------------------------------------------------------------------===//
1208 // Instructions
1209 //===----------------------------------------------------------------------===//
1210
1211 //===----------------------------------------------------------------------===//
1212 //  Miscellaneous Instructions.
1213 //
1214
1215 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1216 /// the function.  The first operand is the ID# for this instruction, the second
1217 /// is the index into the MachineConstantPool that this is, the third is the
1218 /// size in bytes of this constant pool entry.
1219 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1220 def CONSTPOOL_ENTRY :
1221 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1222                     i32imm:$size), NoItinerary, []>;
1223
1224 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1225 // from removing one half of the matched pairs. That breaks PEI, which assumes
1226 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1227 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1228 def ADJCALLSTACKUP :
1229 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1230            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1231
1232 def ADJCALLSTACKDOWN :
1233 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1234            [(ARMcallseq_start timm:$amt)]>;
1235 }
1236
1237 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1238              [/* For disassembly only; pattern left blank */]>,
1239           Requires<[IsARM, HasV6T2]> {
1240   let Inst{27-16} = 0b001100100000;
1241   let Inst{15-8} = 0b11110000;
1242   let Inst{7-0} = 0b00000000;
1243 }
1244
1245 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1246              [/* For disassembly only; pattern left blank */]>,
1247           Requires<[IsARM, HasV6T2]> {
1248   let Inst{27-16} = 0b001100100000;
1249   let Inst{15-8} = 0b11110000;
1250   let Inst{7-0} = 0b00000001;
1251 }
1252
1253 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1254              [/* For disassembly only; pattern left blank */]>,
1255           Requires<[IsARM, HasV6T2]> {
1256   let Inst{27-16} = 0b001100100000;
1257   let Inst{15-8} = 0b11110000;
1258   let Inst{7-0} = 0b00000010;
1259 }
1260
1261 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1262              [/* For disassembly only; pattern left blank */]>,
1263           Requires<[IsARM, HasV6T2]> {
1264   let Inst{27-16} = 0b001100100000;
1265   let Inst{15-8} = 0b11110000;
1266   let Inst{7-0} = 0b00000011;
1267 }
1268
1269 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1270              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1271   bits<4> Rd;
1272   bits<4> Rn;
1273   bits<4> Rm;
1274   let Inst{3-0} = Rm;
1275   let Inst{15-12} = Rd;
1276   let Inst{19-16} = Rn;
1277   let Inst{27-20} = 0b01101000;
1278   let Inst{7-4} = 0b1011;
1279   let Inst{11-8} = 0b1111;
1280 }
1281
1282 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1283              []>, Requires<[IsARM, HasV6T2]> {
1284   let Inst{27-16} = 0b001100100000;
1285   let Inst{15-8} = 0b11110000;
1286   let Inst{7-0} = 0b00000100;
1287 }
1288
1289 // The i32imm operand $val can be used by a debugger to store more information
1290 // about the breakpoint.
1291 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1292               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1293   bits<16> val;
1294   let Inst{3-0} = val{3-0};
1295   let Inst{19-8} = val{15-4};
1296   let Inst{27-20} = 0b00010010;
1297   let Inst{7-4} = 0b0111;
1298 }
1299
1300 // Change Processor State is a system instruction -- for disassembly and
1301 // parsing only.
1302 // FIXME: Since the asm parser has currently no clean way to handle optional
1303 // operands, create 3 versions of the same instruction. Once there's a clean
1304 // framework to represent optional operands, change this behavior.
1305 class CPS<dag iops, string asm_ops>
1306   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1307         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1308   bits<2> imod;
1309   bits<3> iflags;
1310   bits<5> mode;
1311   bit M;
1312
1313   let Inst{31-28} = 0b1111;
1314   let Inst{27-20} = 0b00010000;
1315   let Inst{19-18} = imod;
1316   let Inst{17}    = M; // Enabled if mode is set;
1317   let Inst{16}    = 0;
1318   let Inst{8-6}   = iflags;
1319   let Inst{5}     = 0;
1320   let Inst{4-0}   = mode;
1321 }
1322
1323 let M = 1 in
1324   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1325                   "$imod\t$iflags, $mode">;
1326 let mode = 0, M = 0 in
1327   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1328
1329 let imod = 0, iflags = 0, M = 1 in
1330   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1331
1332 // Preload signals the memory system of possible future data/instruction access.
1333 // These are for disassembly only.
1334 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1335
1336   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1337                 !strconcat(opc, "\t$addr"),
1338                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1339     bits<4> Rt;
1340     bits<17> addr;
1341     let Inst{31-26} = 0b111101;
1342     let Inst{25} = 0; // 0 for immediate form
1343     let Inst{24} = data;
1344     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1345     let Inst{22} = read;
1346     let Inst{21-20} = 0b01;
1347     let Inst{19-16} = addr{16-13};  // Rn
1348     let Inst{15-12} = 0b1111;
1349     let Inst{11-0}  = addr{11-0};   // imm12
1350   }
1351
1352   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1353                !strconcat(opc, "\t$shift"),
1354                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1355     bits<17> shift;
1356     let Inst{31-26} = 0b111101;
1357     let Inst{25} = 1; // 1 for register form
1358     let Inst{24} = data;
1359     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1360     let Inst{22} = read;
1361     let Inst{21-20} = 0b01;
1362     let Inst{19-16} = shift{16-13}; // Rn
1363     let Inst{15-12} = 0b1111;
1364     let Inst{11-0}  = shift{11-0};
1365   }
1366 }
1367
1368 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1369 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1370 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1371
1372 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1373                  "setend\t$end", []>, Requires<[IsARM]> {
1374   bits<1> end;
1375   let Inst{31-10} = 0b1111000100000001000000;
1376   let Inst{9} = end;
1377   let Inst{8-0} = 0;
1378 }
1379
1380 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1381              []>, Requires<[IsARM, HasV7]> {
1382   bits<4> opt;
1383   let Inst{27-4} = 0b001100100000111100001111;
1384   let Inst{3-0} = opt;
1385 }
1386
1387 // A5.4 Permanently UNDEFINED instructions.
1388 let isBarrier = 1, isTerminator = 1 in
1389 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1390                "trap", [(trap)]>,
1391            Requires<[IsARM]> {
1392   let Inst = 0xe7ffdefe;
1393 }
1394
1395 // Address computation and loads and stores in PIC mode.
1396 let isNotDuplicable = 1 in {
1397 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1398                             4, IIC_iALUr,
1399                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1400
1401 let AddedComplexity = 10 in {
1402 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1403                             4, IIC_iLoad_r,
1404                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1405
1406 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1407                             4, IIC_iLoad_bh_r,
1408                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1409
1410 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1411                             4, IIC_iLoad_bh_r,
1412                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1413
1414 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1415                             4, IIC_iLoad_bh_r,
1416                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1417
1418 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1419                             4, IIC_iLoad_bh_r,
1420                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1421 }
1422 let AddedComplexity = 10 in {
1423 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1424       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1425
1426 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1427       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1428                                                    addrmodepc:$addr)]>;
1429
1430 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1431       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1432 }
1433 } // isNotDuplicable = 1
1434
1435
1436 // LEApcrel - Load a pc-relative address into a register without offending the
1437 // assembler.
1438 let neverHasSideEffects = 1, isReMaterializable = 1 in
1439 // The 'adr' mnemonic encodes differently if the label is before or after
1440 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1441 // know until then which form of the instruction will be used.
1442 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1443                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1444   bits<4> Rd;
1445   bits<12> label;
1446   let Inst{27-25} = 0b001;
1447   let Inst{20} = 0;
1448   let Inst{19-16} = 0b1111;
1449   let Inst{15-12} = Rd;
1450   let Inst{11-0} = label;
1451 }
1452 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1453                     4, IIC_iALUi, []>;
1454
1455 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1456                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1457                       4, IIC_iALUi, []>;
1458
1459 //===----------------------------------------------------------------------===//
1460 //  Control Flow Instructions.
1461 //
1462
1463 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1464   // ARMV4T and above
1465   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1466                   "bx", "\tlr", [(ARMretflag)]>,
1467                Requires<[IsARM, HasV4T]> {
1468     let Inst{27-0}  = 0b0001001011111111111100011110;
1469   }
1470
1471   // ARMV4 only
1472   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1473                   "mov", "\tpc, lr", [(ARMretflag)]>,
1474                Requires<[IsARM, NoV4T]> {
1475     let Inst{27-0} = 0b0001101000001111000000001110;
1476   }
1477 }
1478
1479 // Indirect branches
1480 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1481   // ARMV4T and above
1482   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1483                   [(brind GPR:$dst)]>,
1484               Requires<[IsARM, HasV4T]> {
1485     bits<4> dst;
1486     let Inst{31-4} = 0b1110000100101111111111110001;
1487     let Inst{3-0}  = dst;
1488   }
1489
1490   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1491                   "bx", "\t$dst", [/* pattern left blank */]>,
1492               Requires<[IsARM, HasV4T]> {
1493     bits<4> dst;
1494     let Inst{27-4} = 0b000100101111111111110001;
1495     let Inst{3-0}  = dst;
1496   }
1497 }
1498
1499 // All calls clobber the non-callee saved registers. SP is marked as
1500 // a use to prevent stack-pointer assignments that appear immediately
1501 // before calls from potentially appearing dead.
1502 let isCall = 1,
1503   // On non-Darwin platforms R9 is callee-saved.
1504   // FIXME:  Do we really need a non-predicated version? If so, it should
1505   // at least be a pseudo instruction expanding to the predicated version
1506   // at MC lowering time.
1507   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1508   Uses = [SP] in {
1509   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1510                 IIC_Br, "bl\t$func",
1511                 [(ARMcall tglobaladdr:$func)]>,
1512             Requires<[IsARM, IsNotDarwin]> {
1513     let Inst{31-28} = 0b1110;
1514     bits<24> func;
1515     let Inst{23-0} = func;
1516   }
1517
1518   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1519                    IIC_Br, "bl", "\t$func",
1520                    [(ARMcall_pred tglobaladdr:$func)]>,
1521                 Requires<[IsARM, IsNotDarwin]> {
1522     bits<24> func;
1523     let Inst{23-0} = func;
1524   }
1525
1526   // ARMv5T and above
1527   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1528                 IIC_Br, "blx\t$func",
1529                 [(ARMcall GPR:$func)]>,
1530             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1531     bits<4> func;
1532     let Inst{31-4} = 0b1110000100101111111111110011;
1533     let Inst{3-0}  = func;
1534   }
1535
1536   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1537                     IIC_Br, "blx", "\t$func",
1538                     [(ARMcall_pred GPR:$func)]>,
1539                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1540     bits<4> func;
1541     let Inst{27-4} = 0b000100101111111111110011;
1542     let Inst{3-0}  = func;
1543   }
1544
1545   // ARMv4T
1546   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1547   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1548                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1549                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1550
1551   // ARMv4
1552   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1553                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1554                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1555 }
1556
1557 let isCall = 1,
1558   // On Darwin R9 is call-clobbered.
1559   // R7 is marked as a use to prevent frame-pointer assignments from being
1560   // moved above / below calls.
1561   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1562   Uses = [R7, SP] in {
1563   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1564                 4, IIC_Br,
1565                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1566               Requires<[IsARM, IsDarwin]>;
1567
1568   def BLr9_pred : ARMPseudoExpand<(outs),
1569                    (ins bl_target:$func, pred:$p, variable_ops),
1570                    4, IIC_Br,
1571                    [(ARMcall_pred tglobaladdr:$func)],
1572                    (BL_pred bl_target:$func, pred:$p)>,
1573                   Requires<[IsARM, IsDarwin]>;
1574
1575   // ARMv5T and above
1576   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1577                 4, IIC_Br,
1578                 [(ARMcall GPR:$func)],
1579                 (BLX GPR:$func)>,
1580                Requires<[IsARM, HasV5T, IsDarwin]>;
1581
1582   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1583                 4, IIC_Br,
1584                 [(ARMcall_pred GPR:$func)],
1585                 (BLX_pred GPR:$func, pred:$p)>,
1586                    Requires<[IsARM, HasV5T, IsDarwin]>;
1587
1588   // ARMv4T
1589   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1590   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1591                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1592                   Requires<[IsARM, HasV4T, IsDarwin]>;
1593
1594   // ARMv4
1595   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1596                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1597                   Requires<[IsARM, NoV4T, IsDarwin]>;
1598 }
1599
1600 let isBranch = 1, isTerminator = 1 in {
1601   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1602   // a two-value operand where a dag node expects two operands. :(
1603   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1604                IIC_Br, "b", "\t$target",
1605                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1606     bits<24> target;
1607     let Inst{23-0} = target;
1608   }
1609
1610   let isBarrier = 1 in {
1611     // B is "predicable" since it's just a Bcc with an 'always' condition.
1612     let isPredicable = 1 in
1613     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1614     // should be sufficient.
1615     // FIXME: Is B really a Barrier? That doesn't seem right.
1616     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1617                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1618
1619     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1620     def BR_JTr : ARMPseudoInst<(outs),
1621                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1622                       0, IIC_Br,
1623                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1624     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1625     // into i12 and rs suffixed versions.
1626     def BR_JTm : ARMPseudoInst<(outs),
1627                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1628                      0, IIC_Br,
1629                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1630                        imm:$id)]>;
1631     def BR_JTadd : ARMPseudoInst<(outs),
1632                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1633                    0, IIC_Br,
1634                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1635                      imm:$id)]>;
1636     } // isNotDuplicable = 1, isIndirectBranch = 1
1637   } // isBarrier = 1
1638
1639 }
1640
1641 // BLX (immediate) -- for disassembly only
1642 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1643                "blx\t$target", [/* pattern left blank */]>,
1644            Requires<[IsARM, HasV5T]> {
1645   let Inst{31-25} = 0b1111101;
1646   bits<25> target;
1647   let Inst{23-0} = target{24-1};
1648   let Inst{24} = target{0};
1649 }
1650
1651 // Branch and Exchange Jazelle
1652 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1653               [/* pattern left blank */]> {
1654   bits<4> func;
1655   let Inst{23-20} = 0b0010;
1656   let Inst{19-8} = 0xfff;
1657   let Inst{7-4} = 0b0010;
1658   let Inst{3-0} = func;
1659 }
1660
1661 // Tail calls.
1662
1663 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1664   // Darwin versions.
1665   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1666       Uses = [SP] in {
1667     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1668                        IIC_Br, []>, Requires<[IsDarwin]>;
1669
1670     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1671                        IIC_Br, []>, Requires<[IsDarwin]>;
1672
1673     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1674                    4, IIC_Br, [],
1675                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1676                    Requires<[IsARM, IsDarwin]>;
1677
1678     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1679                    4, IIC_Br, [],
1680                    (BX GPR:$dst)>,
1681                    Requires<[IsARM, IsDarwin]>;
1682
1683   }
1684
1685   // Non-Darwin versions (the difference is R9).
1686   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1687       Uses = [SP] in {
1688     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1689                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1690
1691     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1692                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1693
1694     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1695                    4, IIC_Br, [],
1696                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1697                    Requires<[IsARM, IsNotDarwin]>;
1698
1699     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1700                      4, IIC_Br, [],
1701                      (BX GPR:$dst)>,
1702                      Requires<[IsARM, IsNotDarwin]>;
1703   }
1704 }
1705
1706
1707
1708
1709
1710 // Secure Monitor Call is a system instruction -- for disassembly only
1711 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1712               []> {
1713   bits<4> opt;
1714   let Inst{23-4} = 0b01100000000000000111;
1715   let Inst{3-0} = opt;
1716 }
1717
1718 // Supervisor Call (Software Interrupt) -- for disassembly only
1719 let isCall = 1, Uses = [SP] in {
1720 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1721               [/* For disassembly only; pattern left blank */]> {
1722   bits<24> svc;
1723   let Inst{23-0} = svc;
1724 }
1725 }
1726
1727 // Store Return State is a system instruction -- for disassembly only
1728 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1729 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1730                 NoItinerary, "srs${amode}\tsp!, $mode",
1731                 [/* For disassembly only; pattern left blank */]> {
1732   let Inst{31-28} = 0b1111;
1733   let Inst{22-20} = 0b110; // W = 1
1734   let Inst{19-8} = 0xd05;
1735   let Inst{7-5} = 0b000;
1736 }
1737
1738 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1739                 NoItinerary, "srs${amode}\tsp, $mode",
1740                 [/* For disassembly only; pattern left blank */]> {
1741   let Inst{31-28} = 0b1111;
1742   let Inst{22-20} = 0b100; // W = 0
1743   let Inst{19-8} = 0xd05;
1744   let Inst{7-5} = 0b000;
1745 }
1746
1747 // Return From Exception is a system instruction -- for disassembly only
1748 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1749                 NoItinerary, "rfe${amode}\t$base!",
1750                 [/* For disassembly only; pattern left blank */]> {
1751   let Inst{31-28} = 0b1111;
1752   let Inst{22-20} = 0b011; // W = 1
1753   let Inst{15-0} = 0x0a00;
1754 }
1755
1756 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1757                 NoItinerary, "rfe${amode}\t$base",
1758                 [/* For disassembly only; pattern left blank */]> {
1759   let Inst{31-28} = 0b1111;
1760   let Inst{22-20} = 0b001; // W = 0
1761   let Inst{15-0} = 0x0a00;
1762 }
1763 } // isCodeGenOnly = 1
1764
1765 //===----------------------------------------------------------------------===//
1766 //  Load / store Instructions.
1767 //
1768
1769 // Load
1770
1771
1772 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1773                     UnOpFrag<(load node:$Src)>>;
1774 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1775                     UnOpFrag<(zextloadi8 node:$Src)>>;
1776 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1777                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1778 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1779                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1780
1781 // Special LDR for loads from non-pc-relative constpools.
1782 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1783     isReMaterializable = 1 in
1784 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1785                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1786                  []> {
1787   bits<4> Rt;
1788   bits<17> addr;
1789   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1790   let Inst{19-16} = 0b1111;
1791   let Inst{15-12} = Rt;
1792   let Inst{11-0}  = addr{11-0};   // imm12
1793 }
1794
1795 // Loads with zero extension
1796 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1797                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1798                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1799
1800 // Loads with sign extension
1801 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1802                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1803                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1804
1805 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1806                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1807                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1808
1809 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1810 // Load doubleword
1811 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1812                  (ins addrmode3:$addr), LdMiscFrm,
1813                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1814                  []>, Requires<[IsARM, HasV5TE]>;
1815 }
1816
1817 // Indexed loads
1818 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1819   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1820                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1821                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1822     // {17-14}  Rn
1823     // {13}     1 == Rm, 0 == imm12
1824     // {12}     isAdd
1825     // {11-0}   imm12/Rm
1826     bits<18> addr;
1827     let Inst{25} = addr{13};
1828     let Inst{23} = addr{12};
1829     let Inst{19-16} = addr{17-14};
1830     let Inst{11-0} = addr{11-0};
1831     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1832   }
1833   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1834                       (ins GPR:$Rn, am2offset:$offset),
1835                       IndexModePost, LdFrm, itin,
1836                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1837     // {13}     1 == Rm, 0 == imm12
1838     // {12}     isAdd
1839     // {11-0}   imm12/Rm
1840     bits<14> offset;
1841     bits<4> Rn;
1842     let Inst{25} = offset{13};
1843     let Inst{23} = offset{12};
1844     let Inst{19-16} = Rn;
1845     let Inst{11-0} = offset{11-0};
1846   }
1847 }
1848
1849 let mayLoad = 1, neverHasSideEffects = 1 in {
1850 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1851 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1852 }
1853
1854 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1855   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1856                         (ins addrmode3:$addr), IndexModePre,
1857                         LdMiscFrm, itin,
1858                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1859     bits<14> addr;
1860     let Inst{23}    = addr{8};      // U bit
1861     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1862     let Inst{19-16} = addr{12-9};   // Rn
1863     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1864     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1865   }
1866   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1867                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1868                         LdMiscFrm, itin,
1869                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1870     bits<10> offset;
1871     bits<4> Rn;
1872     let Inst{23}    = offset{8};      // U bit
1873     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1874     let Inst{19-16} = Rn;
1875     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1876     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1877   }
1878 }
1879
1880 let mayLoad = 1, neverHasSideEffects = 1 in {
1881 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1882 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1883 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1884 let hasExtraDefRegAllocReq = 1 in {
1885 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1886                           (ins addrmode3:$addr), IndexModePre,
1887                           LdMiscFrm, IIC_iLoad_d_ru,
1888                           "ldrd", "\t$Rt, $Rt2, $addr!",
1889                           "$addr.base = $Rn_wb", []> {
1890   bits<14> addr;
1891   let Inst{23}    = addr{8};      // U bit
1892   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1893   let Inst{19-16} = addr{12-9};   // Rn
1894   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1895   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1896 }
1897 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1898                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1899                           LdMiscFrm, IIC_iLoad_d_ru,
1900                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1901                           "$Rn = $Rn_wb", []> {
1902   bits<10> offset;
1903   bits<4> Rn;
1904   let Inst{23}    = offset{8};      // U bit
1905   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1906   let Inst{19-16} = Rn;
1907   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1908   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1909 }
1910 } // hasExtraDefRegAllocReq = 1
1911 } // mayLoad = 1, neverHasSideEffects = 1
1912
1913 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1914 let mayLoad = 1, neverHasSideEffects = 1 in {
1915 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1916                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1917                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1918   // {17-14}  Rn
1919   // {13}     1 == Rm, 0 == imm12
1920   // {12}     isAdd
1921   // {11-0}   imm12/Rm
1922   bits<18> addr;
1923   let Inst{25} = addr{13};
1924   let Inst{23} = addr{12};
1925   let Inst{21} = 1; // overwrite
1926   let Inst{19-16} = addr{17-14};
1927   let Inst{11-0} = addr{11-0};
1928   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1929 }
1930 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1931                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1932                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1933   // {17-14}  Rn
1934   // {13}     1 == Rm, 0 == imm12
1935   // {12}     isAdd
1936   // {11-0}   imm12/Rm
1937   bits<18> addr;
1938   let Inst{25} = addr{13};
1939   let Inst{23} = addr{12};
1940   let Inst{21} = 1; // overwrite
1941   let Inst{19-16} = addr{17-14};
1942   let Inst{11-0} = addr{11-0};
1943   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1944 }
1945 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1946              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1947              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1948   let Inst{21} = 1; // overwrite
1949 }
1950 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1951              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1952              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1953   let Inst{21} = 1; // overwrite
1954 }
1955 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1956              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1957              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1958   let Inst{21} = 1; // overwrite
1959 }
1960 }
1961
1962 // Store
1963
1964 // Stores with truncate
1965 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1966                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1967                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1968
1969 // Store doubleword
1970 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1971 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1972                StMiscFrm, IIC_iStore_d_r,
1973                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1974
1975 // Indexed stores
1976 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1977                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1978                      IndexModePre, StFrm, IIC_iStore_ru,
1979                      "str", "\t$Rt, [$Rn, $offset]!",
1980                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1981                      [(set GPR:$Rn_wb,
1982                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1983
1984 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1985                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1986                      IndexModePost, StFrm, IIC_iStore_ru,
1987                      "str", "\t$Rt, [$Rn], $offset",
1988                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1989                      [(set GPR:$Rn_wb,
1990                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1991
1992 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1993                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1994                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1995                      "strb", "\t$Rt, [$Rn, $offset]!",
1996                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1997                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1998                                         GPR:$Rn, am2offset:$offset))]>;
1999 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
2000                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2001                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2002                      "strb", "\t$Rt, [$Rn], $offset",
2003                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2004                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2005                                         GPR:$Rn, am2offset:$offset))]>;
2006
2007 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2008                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2009                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2010                      "strh", "\t$Rt, [$Rn, $offset]!",
2011                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2012                      [(set GPR:$Rn_wb,
2013                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2014
2015 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2016                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2017                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2018                      "strh", "\t$Rt, [$Rn], $offset",
2019                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2020                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2021                                         GPR:$Rn, am3offset:$offset))]>;
2022
2023 // For disassembly only
2024 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2025 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2026                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2027                      StMiscFrm, IIC_iStore_d_ru,
2028                      "strd", "\t$src1, $src2, [$base, $offset]!",
2029                      "$base = $base_wb", []>;
2030
2031 // For disassembly only
2032 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2033                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2034                      StMiscFrm, IIC_iStore_d_ru,
2035                      "strd", "\t$src1, $src2, [$base], $offset",
2036                      "$base = $base_wb", []>;
2037 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2038
2039 // STRT, STRBT, and STRHT are for disassembly only.
2040
2041 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2042                      IndexModePost, StFrm, IIC_iStore_ru,
2043                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2044                      [/* For disassembly only; pattern left blank */]> {
2045   let Inst{21} = 1; // overwrite
2046   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2047 }
2048
2049 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2050                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2051                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2052                       [/* For disassembly only; pattern left blank */]> {
2053   let Inst{21} = 1; // overwrite
2054   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2055 }
2056
2057 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2058                     StMiscFrm, IIC_iStore_bh_ru,
2059                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2060                     [/* For disassembly only; pattern left blank */]> {
2061   let Inst{21} = 1; // overwrite
2062   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
2063 }
2064
2065 //===----------------------------------------------------------------------===//
2066 //  Load / store multiple Instructions.
2067 //
2068
2069 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2070                          InstrItinClass itin, InstrItinClass itin_upd> {
2071   // IA is the default, so no need for an explicit suffix on the
2072   // mnemonic here. Without it is the cannonical spelling.
2073   def IA :
2074     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2075          IndexModeNone, f, itin,
2076          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2077     let Inst{24-23} = 0b01;       // Increment After
2078     let Inst{21}    = 0;          // No writeback
2079     let Inst{20}    = L_bit;
2080   }
2081   def IA_UPD :
2082     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2083          IndexModeUpd, f, itin_upd,
2084          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2085     let Inst{24-23} = 0b01;       // Increment After
2086     let Inst{21}    = 1;          // Writeback
2087     let Inst{20}    = L_bit;
2088   }
2089   def DA :
2090     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2091          IndexModeNone, f, itin,
2092          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2093     let Inst{24-23} = 0b00;       // Decrement After
2094     let Inst{21}    = 0;          // No writeback
2095     let Inst{20}    = L_bit;
2096   }
2097   def DA_UPD :
2098     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2099          IndexModeUpd, f, itin_upd,
2100          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2101     let Inst{24-23} = 0b00;       // Decrement After
2102     let Inst{21}    = 1;          // Writeback
2103     let Inst{20}    = L_bit;
2104   }
2105   def DB :
2106     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2107          IndexModeNone, f, itin,
2108          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2109     let Inst{24-23} = 0b10;       // Decrement Before
2110     let Inst{21}    = 0;          // No writeback
2111     let Inst{20}    = L_bit;
2112   }
2113   def DB_UPD :
2114     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2115          IndexModeUpd, f, itin_upd,
2116          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2117     let Inst{24-23} = 0b10;       // Decrement Before
2118     let Inst{21}    = 1;          // Writeback
2119     let Inst{20}    = L_bit;
2120   }
2121   def IB :
2122     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2123          IndexModeNone, f, itin,
2124          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2125     let Inst{24-23} = 0b11;       // Increment Before
2126     let Inst{21}    = 0;          // No writeback
2127     let Inst{20}    = L_bit;
2128   }
2129   def IB_UPD :
2130     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2131          IndexModeUpd, f, itin_upd,
2132          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2133     let Inst{24-23} = 0b11;       // Increment Before
2134     let Inst{21}    = 1;          // Writeback
2135     let Inst{20}    = L_bit;
2136   }
2137 }
2138
2139 let neverHasSideEffects = 1 in {
2140
2141 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2142 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2143
2144 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2145 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2146
2147 } // neverHasSideEffects
2148
2149 // FIXME: remove when we have a way to marking a MI with these properties.
2150 // FIXME: Should pc be an implicit operand like PICADD, etc?
2151 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2152     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2153 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2154                                                  reglist:$regs, variable_ops),
2155                      4, IIC_iLoad_mBr, [],
2156                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2157       RegConstraint<"$Rn = $wb">;
2158
2159 //===----------------------------------------------------------------------===//
2160 //  Move Instructions.
2161 //
2162
2163 let neverHasSideEffects = 1 in
2164 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2165                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2166   bits<4> Rd;
2167   bits<4> Rm;
2168
2169   let Inst{19-16} = 0b0000;
2170   let Inst{11-4} = 0b00000000;
2171   let Inst{25} = 0;
2172   let Inst{3-0} = Rm;
2173   let Inst{15-12} = Rd;
2174 }
2175
2176 // A version for the smaller set of tail call registers.
2177 let neverHasSideEffects = 1 in
2178 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2179                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2180   bits<4> Rd;
2181   bits<4> Rm;
2182
2183   let Inst{11-4} = 0b00000000;
2184   let Inst{25} = 0;
2185   let Inst{3-0} = Rm;
2186   let Inst{15-12} = Rd;
2187 }
2188
2189 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2190                 DPSoRegRegFrm, IIC_iMOVsr,
2191                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2192                 UnaryDP {
2193   bits<4> Rd;
2194   bits<12> src;
2195   let Inst{15-12} = Rd;
2196   let Inst{19-16} = 0b0000;
2197   let Inst{11-8} = src{11-8};
2198   let Inst{7} = 0;
2199   let Inst{6-5} = src{6-5};
2200   let Inst{4} = 1;
2201   let Inst{3-0} = src{3-0};
2202   let Inst{25} = 0;
2203 }
2204
2205 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2206                 DPSoRegImmFrm, IIC_iMOVsr,
2207                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2208                 UnaryDP {
2209   bits<4> Rd;
2210   bits<12> src;
2211   let Inst{15-12} = Rd;
2212   let Inst{19-16} = 0b0000;
2213   let Inst{11-5} = src{11-5};
2214   let Inst{4} = 0;
2215   let Inst{3-0} = src{3-0};
2216   let Inst{25} = 0;
2217 }
2218
2219
2220
2221 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2222 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2223                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2224   bits<4> Rd;
2225   bits<12> imm;
2226   let Inst{25} = 1;
2227   let Inst{15-12} = Rd;
2228   let Inst{19-16} = 0b0000;
2229   let Inst{11-0} = imm;
2230 }
2231
2232 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2233 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2234                  DPFrm, IIC_iMOVi,
2235                  "movw", "\t$Rd, $imm",
2236                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2237                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2238   bits<4> Rd;
2239   bits<16> imm;
2240   let Inst{15-12} = Rd;
2241   let Inst{11-0}  = imm{11-0};
2242   let Inst{19-16} = imm{15-12};
2243   let Inst{20} = 0;
2244   let Inst{25} = 1;
2245 }
2246
2247 def : InstAlias<"mov${p} $Rd, $imm",
2248                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2249         Requires<[IsARM]>;
2250
2251 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2252                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2253
2254 let Constraints = "$src = $Rd" in {
2255 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2256                   DPFrm, IIC_iMOVi,
2257                   "movt", "\t$Rd, $imm",
2258                   [(set GPR:$Rd,
2259                         (or (and GPR:$src, 0xffff),
2260                             lo16AllZero:$imm))]>, UnaryDP,
2261                   Requires<[IsARM, HasV6T2]> {
2262   bits<4> Rd;
2263   bits<16> imm;
2264   let Inst{15-12} = Rd;
2265   let Inst{11-0}  = imm{11-0};
2266   let Inst{19-16} = imm{15-12};
2267   let Inst{20} = 0;
2268   let Inst{25} = 1;
2269 }
2270
2271 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2272                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2273
2274 } // Constraints
2275
2276 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2277       Requires<[IsARM, HasV6T2]>;
2278
2279 let Uses = [CPSR] in
2280 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2281                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2282                     Requires<[IsARM]>;
2283
2284 // These aren't really mov instructions, but we have to define them this way
2285 // due to flag operands.
2286
2287 let Defs = [CPSR] in {
2288 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2289                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2290                       Requires<[IsARM]>;
2291 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2292                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2293                       Requires<[IsARM]>;
2294 }
2295
2296 //===----------------------------------------------------------------------===//
2297 //  Extend Instructions.
2298 //
2299
2300 // Sign extenders
2301
2302 defm SXTB  : AI_ext_rrot<0b01101010,
2303                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2304 defm SXTH  : AI_ext_rrot<0b01101011,
2305                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2306
2307 defm SXTAB : AI_exta_rrot<0b01101010,
2308                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2309 defm SXTAH : AI_exta_rrot<0b01101011,
2310                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2311
2312 // For disassembly only
2313 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2314
2315 // For disassembly only
2316 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2317
2318 // Zero extenders
2319
2320 let AddedComplexity = 16 in {
2321 defm UXTB   : AI_ext_rrot<0b01101110,
2322                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2323 defm UXTH   : AI_ext_rrot<0b01101111,
2324                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2325 defm UXTB16 : AI_ext_rrot<0b01101100,
2326                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2327
2328 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2329 //        The transformation should probably be done as a combiner action
2330 //        instead so we can include a check for masking back in the upper
2331 //        eight bits of the source into the lower eight bits of the result.
2332 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2333 //               (UXTB16r_rot GPR:$Src, 24)>;
2334 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2335                (UXTB16r_rot GPR:$Src, 8)>;
2336
2337 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2338                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2339 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2340                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2341 }
2342
2343 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2344 // For disassembly only
2345 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2346
2347
2348 def SBFX  : I<(outs GPR:$Rd),
2349               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2350                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2351                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2352                Requires<[IsARM, HasV6T2]> {
2353   bits<4> Rd;
2354   bits<4> Rn;
2355   bits<5> lsb;
2356   bits<5> width;
2357   let Inst{27-21} = 0b0111101;
2358   let Inst{6-4}   = 0b101;
2359   let Inst{20-16} = width;
2360   let Inst{15-12} = Rd;
2361   let Inst{11-7}  = lsb;
2362   let Inst{3-0}   = Rn;
2363 }
2364
2365 def UBFX  : I<(outs GPR:$Rd),
2366               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2367                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2368                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2369                Requires<[IsARM, HasV6T2]> {
2370   bits<4> Rd;
2371   bits<4> Rn;
2372   bits<5> lsb;
2373   bits<5> width;
2374   let Inst{27-21} = 0b0111111;
2375   let Inst{6-4}   = 0b101;
2376   let Inst{20-16} = width;
2377   let Inst{15-12} = Rd;
2378   let Inst{11-7}  = lsb;
2379   let Inst{3-0}   = Rn;
2380 }
2381
2382 //===----------------------------------------------------------------------===//
2383 //  Arithmetic Instructions.
2384 //
2385
2386 defm ADD  : AsI1_bin_irs<0b0100, "add",
2387                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2388                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2389 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2390                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2391                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2392
2393 // ADD and SUB with 's' bit set.
2394 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2395                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2396                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2397 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2398                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2399                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2400
2401 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2402                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2403                           "ADC", 1>;
2404 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2405                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2406                           "SBC">;
2407
2408 // ADC and SUBC with 's' bit set.
2409 let usesCustomInserter = 1 in {
2410 defm ADCS : AI1_adde_sube_s_irs<
2411               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2412 defm SBCS : AI1_adde_sube_s_irs<
2413               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2414 }
2415
2416 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2417                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2418                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2419   bits<4> Rd;
2420   bits<4> Rn;
2421   bits<12> imm;
2422   let Inst{25} = 1;
2423   let Inst{15-12} = Rd;
2424   let Inst{19-16} = Rn;
2425   let Inst{11-0} = imm;
2426 }
2427
2428 // The reg/reg form is only defined for the disassembler; for codegen it is
2429 // equivalent to SUBrr.
2430 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2431                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2432                  [/* For disassembly only; pattern left blank */]> {
2433   bits<4> Rd;
2434   bits<4> Rn;
2435   bits<4> Rm;
2436   let Inst{11-4} = 0b00000000;
2437   let Inst{25} = 0;
2438   let Inst{3-0} = Rm;
2439   let Inst{15-12} = Rd;
2440   let Inst{19-16} = Rn;
2441 }
2442
2443 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2444                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2445                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2446   bits<4> Rd;
2447   bits<4> Rn;
2448   bits<12> shift;
2449   let Inst{25} = 0;
2450   let Inst{19-16} = Rn;
2451   let Inst{15-12} = Rd;
2452   let Inst{11-5} = shift{11-5};
2453   let Inst{4} = 0;
2454   let Inst{3-0} = shift{3-0};
2455 }
2456
2457 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2458                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2459                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2460   bits<4> Rd;
2461   bits<4> Rn;
2462   bits<12> shift;
2463   let Inst{25} = 0;
2464   let Inst{19-16} = Rn;
2465   let Inst{15-12} = Rd;
2466   let Inst{11-8} = shift{11-8};
2467   let Inst{7} = 0;
2468   let Inst{6-5} = shift{6-5};
2469   let Inst{4} = 1;
2470   let Inst{3-0} = shift{3-0};
2471 }
2472
2473 // RSB with 's' bit set.
2474 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2475 let usesCustomInserter = 1 in {
2476 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2477                  4, IIC_iALUi,
2478                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2479 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2480                  4, IIC_iALUr,
2481                  [/* For disassembly only; pattern left blank */]>;
2482 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2483                  4, IIC_iALUsr,
2484                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2485 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2486                  4, IIC_iALUsr,
2487                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2488 }
2489
2490 let Uses = [CPSR] in {
2491 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2492                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2493                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2494                  Requires<[IsARM]> {
2495   bits<4> Rd;
2496   bits<4> Rn;
2497   bits<12> imm;
2498   let Inst{25} = 1;
2499   let Inst{15-12} = Rd;
2500   let Inst{19-16} = Rn;
2501   let Inst{11-0} = imm;
2502 }
2503 // The reg/reg form is only defined for the disassembler; for codegen it is
2504 // equivalent to SUBrr.
2505 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2506                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2507                  [/* For disassembly only; pattern left blank */]> {
2508   bits<4> Rd;
2509   bits<4> Rn;
2510   bits<4> Rm;
2511   let Inst{11-4} = 0b00000000;
2512   let Inst{25} = 0;
2513   let Inst{3-0} = Rm;
2514   let Inst{15-12} = Rd;
2515   let Inst{19-16} = Rn;
2516 }
2517 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2518                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2519                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2520                  Requires<[IsARM]> {
2521   bits<4> Rd;
2522   bits<4> Rn;
2523   bits<12> shift;
2524   let Inst{25} = 0;
2525   let Inst{19-16} = Rn;
2526   let Inst{15-12} = Rd;
2527   let Inst{11-5} = shift{11-5};
2528   let Inst{4} = 0;
2529   let Inst{3-0} = shift{3-0};
2530 }
2531 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2532                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2533                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2534                  Requires<[IsARM]> {
2535   bits<4> Rd;
2536   bits<4> Rn;
2537   bits<12> shift;
2538   let Inst{25} = 0;
2539   let Inst{19-16} = Rn;
2540   let Inst{15-12} = Rd;
2541   let Inst{11-8} = shift{11-8};
2542   let Inst{7} = 0;
2543   let Inst{6-5} = shift{6-5};
2544   let Inst{4} = 1;
2545   let Inst{3-0} = shift{3-0};
2546 }
2547 }
2548
2549
2550 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2551 let usesCustomInserter = 1, Uses = [CPSR] in {
2552 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2553                   4, IIC_iALUi,
2554                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2555 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2556                   4, IIC_iALUsr,
2557                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2558 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2559                   4, IIC_iALUsr,
2560                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2561 }
2562
2563 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2564 // The assume-no-carry-in form uses the negation of the input since add/sub
2565 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2566 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2567 // details.
2568 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2569              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2570 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2571              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2572 // The with-carry-in form matches bitwise not instead of the negation.
2573 // Effectively, the inverse interpretation of the carry flag already accounts
2574 // for part of the negation.
2575 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2576              (SBCri  GPR:$src, so_imm_not:$imm)>;
2577 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2578              (SBCSri GPR:$src, so_imm_not:$imm)>;
2579
2580 // Note: These are implemented in C++ code, because they have to generate
2581 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2582 // cannot produce.
2583 // (mul X, 2^n+1) -> (add (X << n), X)
2584 // (mul X, 2^n-1) -> (rsb X, (X << n))
2585
2586 // ARM Arithmetic Instruction
2587 // GPR:$dst = GPR:$a op GPR:$b
2588 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2589           list<dag> pattern = [],
2590           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2591   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2592   bits<4> Rn;
2593   bits<4> Rd;
2594   bits<4> Rm;
2595   let Inst{27-20} = op27_20;
2596   let Inst{11-4} = op11_4;
2597   let Inst{19-16} = Rn;
2598   let Inst{15-12} = Rd;
2599   let Inst{3-0}   = Rm;
2600 }
2601
2602 // Saturating add/subtract
2603
2604 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2605                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2606                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2607 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2608                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2609                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2610 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2611                   "\t$Rd, $Rm, $Rn">;
2612 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2613                   "\t$Rd, $Rm, $Rn">;
2614
2615 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2616 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2617 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2618 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2619 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2620 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2621 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2622 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2623 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2624 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2625 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2626 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2627
2628 // Signed/Unsigned add/subtract
2629
2630 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2631 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2632 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2633 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2634 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2635 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2636 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2637 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2638 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2639 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2640 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2641 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2642
2643 // Signed/Unsigned halving add/subtract
2644
2645 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2646 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2647 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2648 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2649 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2650 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2651 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2652 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2653 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2654 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2655 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2656 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2657
2658 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2659
2660 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2661                 MulFrm /* for convenience */, NoItinerary, "usad8",
2662                 "\t$Rd, $Rn, $Rm", []>,
2663              Requires<[IsARM, HasV6]> {
2664   bits<4> Rd;
2665   bits<4> Rn;
2666   bits<4> Rm;
2667   let Inst{27-20} = 0b01111000;
2668   let Inst{15-12} = 0b1111;
2669   let Inst{7-4} = 0b0001;
2670   let Inst{19-16} = Rd;
2671   let Inst{11-8} = Rm;
2672   let Inst{3-0} = Rn;
2673 }
2674 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2675                 MulFrm /* for convenience */, NoItinerary, "usada8",
2676                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2677              Requires<[IsARM, HasV6]> {
2678   bits<4> Rd;
2679   bits<4> Rn;
2680   bits<4> Rm;
2681   bits<4> Ra;
2682   let Inst{27-20} = 0b01111000;
2683   let Inst{7-4} = 0b0001;
2684   let Inst{19-16} = Rd;
2685   let Inst{15-12} = Ra;
2686   let Inst{11-8} = Rm;
2687   let Inst{3-0} = Rn;
2688 }
2689
2690 // Signed/Unsigned saturate -- for disassembly only
2691
2692 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$a, shift_imm:$sh),
2693               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh", []> {
2694   bits<4> Rd;
2695   bits<5> sat_imm;
2696   bits<4> Rn;
2697   bits<8> sh;
2698   let Inst{27-21} = 0b0110101;
2699   let Inst{5-4} = 0b01;
2700   let Inst{20-16} = sat_imm;
2701   let Inst{15-12} = Rd;
2702   let Inst{11-7} = sh{7-3};
2703   let Inst{6} = sh{0};
2704   let Inst{3-0} = Rn;
2705 }
2706
2707 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn), SatFrm,
2708                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2709   bits<4> Rd;
2710   bits<4> sat_imm;
2711   bits<4> Rn;
2712   let Inst{27-20} = 0b01101010;
2713   let Inst{11-4} = 0b11110011;
2714   let Inst{15-12} = Rd;
2715   let Inst{19-16} = sat_imm;
2716   let Inst{3-0} = Rn;
2717 }
2718
2719 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2720               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2721               [/* For disassembly only; pattern left blank */]> {
2722   bits<4> Rd;
2723   bits<5> sat_imm;
2724   bits<4> Rn;
2725   bits<8> sh;
2726   let Inst{27-21} = 0b0110111;
2727   let Inst{5-4} = 0b01;
2728   let Inst{15-12} = Rd;
2729   let Inst{11-7} = sh{7-3};
2730   let Inst{6} = sh{0};
2731   let Inst{20-16} = sat_imm;
2732   let Inst{3-0} = Rn;
2733 }
2734
2735 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2736                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2737                 [/* For disassembly only; pattern left blank */]> {
2738   bits<4> Rd;
2739   bits<4> sat_imm;
2740   bits<4> Rn;
2741   let Inst{27-20} = 0b01101110;
2742   let Inst{11-4} = 0b11110011;
2743   let Inst{15-12} = Rd;
2744   let Inst{19-16} = sat_imm;
2745   let Inst{3-0} = Rn;
2746 }
2747
2748 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2749 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2750
2751 //===----------------------------------------------------------------------===//
2752 //  Bitwise Instructions.
2753 //
2754
2755 defm AND   : AsI1_bin_irs<0b0000, "and",
2756                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2757                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2758 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2759                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2760                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2761 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2762                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2763                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2764 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2765                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2766                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2767
2768 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2769                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2770                "bfc", "\t$Rd, $imm", "$src = $Rd",
2771                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2772                Requires<[IsARM, HasV6T2]> {
2773   bits<4> Rd;
2774   bits<10> imm;
2775   let Inst{27-21} = 0b0111110;
2776   let Inst{6-0}   = 0b0011111;
2777   let Inst{15-12} = Rd;
2778   let Inst{11-7}  = imm{4-0}; // lsb
2779   let Inst{20-16} = imm{9-5}; // width
2780 }
2781
2782 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2783 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2784                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2785                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2786                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2787                                 bf_inv_mask_imm:$imm))]>,
2788                Requires<[IsARM, HasV6T2]> {
2789   bits<4> Rd;
2790   bits<4> Rn;
2791   bits<10> imm;
2792   let Inst{27-21} = 0b0111110;
2793   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2794   let Inst{15-12} = Rd;
2795   let Inst{11-7}  = imm{4-0}; // lsb
2796   let Inst{20-16} = imm{9-5}; // width
2797   let Inst{3-0}   = Rn;
2798 }
2799
2800 // GNU as only supports this form of bfi (w/ 4 arguments)
2801 let isAsmParserOnly = 1 in
2802 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2803                                    lsb_pos_imm:$lsb, width_imm:$width),
2804                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2805                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2806                []>, Requires<[IsARM, HasV6T2]> {
2807   bits<4> Rd;
2808   bits<4> Rn;
2809   bits<5> lsb;
2810   bits<5> width;
2811   let Inst{27-21} = 0b0111110;
2812   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2813   let Inst{15-12} = Rd;
2814   let Inst{11-7}  = lsb;
2815   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2816   let Inst{3-0}   = Rn;
2817 }
2818
2819 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2820                   "mvn", "\t$Rd, $Rm",
2821                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2822   bits<4> Rd;
2823   bits<4> Rm;
2824   let Inst{25} = 0;
2825   let Inst{19-16} = 0b0000;
2826   let Inst{11-4} = 0b00000000;
2827   let Inst{15-12} = Rd;
2828   let Inst{3-0} = Rm;
2829 }
2830 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2831                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2832                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2833   bits<4> Rd;
2834   bits<12> shift;
2835   let Inst{25} = 0;
2836   let Inst{19-16} = 0b0000;
2837   let Inst{15-12} = Rd;
2838   let Inst{11-5} = shift{11-5};
2839   let Inst{4} = 0;
2840   let Inst{3-0} = shift{3-0};
2841 }
2842 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2843                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2844                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2845   bits<4> Rd;
2846   bits<12> shift;
2847   let Inst{25} = 0;
2848   let Inst{19-16} = 0b0000;
2849   let Inst{15-12} = Rd;
2850   let Inst{11-8} = shift{11-8};
2851   let Inst{7} = 0;
2852   let Inst{6-5} = shift{6-5};
2853   let Inst{4} = 1;
2854   let Inst{3-0} = shift{3-0};
2855 }
2856 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2857 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2858                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2859                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2860   bits<4> Rd;
2861   bits<12> imm;
2862   let Inst{25} = 1;
2863   let Inst{19-16} = 0b0000;
2864   let Inst{15-12} = Rd;
2865   let Inst{11-0} = imm;
2866 }
2867
2868 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2869              (BICri GPR:$src, so_imm_not:$imm)>;
2870
2871 //===----------------------------------------------------------------------===//
2872 //  Multiply Instructions.
2873 //
2874 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2875              string opc, string asm, list<dag> pattern>
2876   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2877   bits<4> Rd;
2878   bits<4> Rm;
2879   bits<4> Rn;
2880   let Inst{19-16} = Rd;
2881   let Inst{11-8}  = Rm;
2882   let Inst{3-0}   = Rn;
2883 }
2884 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2885              string opc, string asm, list<dag> pattern>
2886   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2887   bits<4> RdLo;
2888   bits<4> RdHi;
2889   bits<4> Rm;
2890   bits<4> Rn;
2891   let Inst{19-16} = RdHi;
2892   let Inst{15-12} = RdLo;
2893   let Inst{11-8}  = Rm;
2894   let Inst{3-0}   = Rn;
2895 }
2896
2897 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2898 //        property. Remove them when it's possible to add those properties
2899 //        on an individual MachineInstr, not just an instuction description.
2900 let isCommutable = 1 in {
2901 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2902                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2903                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2904                    Requires<[IsARM, HasV6]> {
2905   let Inst{15-12} = 0b0000;
2906 }
2907
2908 let Constraints = "@earlyclobber $Rd" in
2909 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2910                                             pred:$p, cc_out:$s),
2911                           4, IIC_iMUL32,
2912                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2913                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2914                         Requires<[IsARM, NoV6]>;
2915 }
2916
2917 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2918                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2919                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2920                    Requires<[IsARM, HasV6]> {
2921   bits<4> Ra;
2922   let Inst{15-12} = Ra;
2923 }
2924
2925 let Constraints = "@earlyclobber $Rd" in
2926 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2927                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2928                           4, IIC_iMAC32,
2929                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2930                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2931                         Requires<[IsARM, NoV6]>;
2932
2933 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2934                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2935                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2936                    Requires<[IsARM, HasV6T2]> {
2937   bits<4> Rd;
2938   bits<4> Rm;
2939   bits<4> Rn;
2940   bits<4> Ra;
2941   let Inst{19-16} = Rd;
2942   let Inst{15-12} = Ra;
2943   let Inst{11-8}  = Rm;
2944   let Inst{3-0}   = Rn;
2945 }
2946
2947 // Extra precision multiplies with low / high results
2948 let neverHasSideEffects = 1 in {
2949 let isCommutable = 1 in {
2950 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2951                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2952                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2953                     Requires<[IsARM, HasV6]>;
2954
2955 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2956                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2957                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2958                     Requires<[IsARM, HasV6]>;
2959
2960 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2961 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2962                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2963                             4, IIC_iMUL64, [],
2964           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2965                            Requires<[IsARM, NoV6]>;
2966
2967 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2968                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2969                             4, IIC_iMUL64, [],
2970           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2971                            Requires<[IsARM, NoV6]>;
2972 }
2973 }
2974
2975 // Multiply + accumulate
2976 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2977                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2978                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2979                     Requires<[IsARM, HasV6]>;
2980 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2981                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2982                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2983                     Requires<[IsARM, HasV6]>;
2984
2985 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2986                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2987                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2988                     Requires<[IsARM, HasV6]> {
2989   bits<4> RdLo;
2990   bits<4> RdHi;
2991   bits<4> Rm;
2992   bits<4> Rn;
2993   let Inst{19-16} = RdLo;
2994   let Inst{15-12} = RdHi;
2995   let Inst{11-8}  = Rm;
2996   let Inst{3-0}   = Rn;
2997 }
2998
2999 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3000 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3001                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3002                               4, IIC_iMAC64, [],
3003           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3004                            Requires<[IsARM, NoV6]>;
3005 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3006                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3007                               4, IIC_iMAC64, [],
3008           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3009                            Requires<[IsARM, NoV6]>;
3010 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3011                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3012                               4, IIC_iMAC64, [],
3013           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3014                            Requires<[IsARM, NoV6]>;
3015 }
3016
3017 } // neverHasSideEffects
3018
3019 // Most significant word multiply
3020 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3021                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3022                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3023             Requires<[IsARM, HasV6]> {
3024   let Inst{15-12} = 0b1111;
3025 }
3026
3027 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3028                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3029                [/* For disassembly only; pattern left blank */]>,
3030             Requires<[IsARM, HasV6]> {
3031   let Inst{15-12} = 0b1111;
3032 }
3033
3034 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3035                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3036                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3037                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3038             Requires<[IsARM, HasV6]>;
3039
3040 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3041                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3042                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3043                [/* For disassembly only; pattern left blank */]>,
3044             Requires<[IsARM, HasV6]>;
3045
3046 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3047                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3048                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3049                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3050             Requires<[IsARM, HasV6]>;
3051
3052 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3053                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3054                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3055                [/* For disassembly only; pattern left blank */]>,
3056             Requires<[IsARM, HasV6]>;
3057
3058 multiclass AI_smul<string opc, PatFrag opnode> {
3059   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3060               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3061               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3062                                       (sext_inreg GPR:$Rm, i16)))]>,
3063            Requires<[IsARM, HasV5TE]>;
3064
3065   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3066               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3067               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3068                                       (sra GPR:$Rm, (i32 16))))]>,
3069            Requires<[IsARM, HasV5TE]>;
3070
3071   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3072               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3073               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3074                                       (sext_inreg GPR:$Rm, i16)))]>,
3075            Requires<[IsARM, HasV5TE]>;
3076
3077   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3078               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3079               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3080                                       (sra GPR:$Rm, (i32 16))))]>,
3081             Requires<[IsARM, HasV5TE]>;
3082
3083   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3084               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3085               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3086                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3087            Requires<[IsARM, HasV5TE]>;
3088
3089   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3090               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3091               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3092                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3093             Requires<[IsARM, HasV5TE]>;
3094 }
3095
3096
3097 multiclass AI_smla<string opc, PatFrag opnode> {
3098   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3099               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3100               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3101               [(set GPR:$Rd, (add GPR:$Ra,
3102                                (opnode (sext_inreg GPR:$Rn, i16),
3103                                        (sext_inreg GPR:$Rm, i16))))]>,
3104            Requires<[IsARM, HasV5TE]>;
3105
3106   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3107               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3108               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3109               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3110                                                    (sra GPR:$Rm, (i32 16)))))]>,
3111            Requires<[IsARM, HasV5TE]>;
3112
3113   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3114               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3115               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3116               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3117                                                 (sext_inreg GPR:$Rm, i16))))]>,
3118            Requires<[IsARM, HasV5TE]>;
3119
3120   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3121               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3122               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3123              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3124                                                    (sra GPR:$Rm, (i32 16)))))]>,
3125             Requires<[IsARM, HasV5TE]>;
3126
3127   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3128               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3129               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3130               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3131                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3132            Requires<[IsARM, HasV5TE]>;
3133
3134   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3135               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3136               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3137               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3138                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3139             Requires<[IsARM, HasV5TE]>;
3140 }
3141
3142 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3143 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3144
3145 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3146 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3147                       (ins GPR:$Rn, GPR:$Rm),
3148                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3149                       [/* For disassembly only; pattern left blank */]>,
3150               Requires<[IsARM, HasV5TE]>;
3151
3152 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3153                       (ins GPR:$Rn, GPR:$Rm),
3154                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3155                       [/* For disassembly only; pattern left blank */]>,
3156               Requires<[IsARM, HasV5TE]>;
3157
3158 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3159                       (ins GPR:$Rn, GPR:$Rm),
3160                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3161                       [/* For disassembly only; pattern left blank */]>,
3162               Requires<[IsARM, HasV5TE]>;
3163
3164 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3165                       (ins GPR:$Rn, GPR:$Rm),
3166                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3167                       [/* For disassembly only; pattern left blank */]>,
3168               Requires<[IsARM, HasV5TE]>;
3169
3170 // Helper class for AI_smld -- for disassembly only
3171 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3172                     InstrItinClass itin, string opc, string asm>
3173   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3174   bits<4> Rn;
3175   bits<4> Rm;
3176   let Inst{27-23} = 0b01110;
3177   let Inst{22}    = long;
3178   let Inst{21-20} = 0b00;
3179   let Inst{11-8}  = Rm;
3180   let Inst{7}     = 0;
3181   let Inst{6}     = sub;
3182   let Inst{5}     = swap;
3183   let Inst{4}     = 1;
3184   let Inst{3-0}   = Rn;
3185 }
3186 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3187                 InstrItinClass itin, string opc, string asm>
3188   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3189   bits<4> Rd;
3190   let Inst{15-12} = 0b1111;
3191   let Inst{19-16} = Rd;
3192 }
3193 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3194                 InstrItinClass itin, string opc, string asm>
3195   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3196   bits<4> Ra;
3197   bits<4> Rd;
3198   let Inst{19-16} = Rd;
3199   let Inst{15-12} = Ra;
3200 }
3201 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3202                   InstrItinClass itin, string opc, string asm>
3203   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3204   bits<4> RdLo;
3205   bits<4> RdHi;
3206   let Inst{19-16} = RdHi;
3207   let Inst{15-12} = RdLo;
3208 }
3209
3210 multiclass AI_smld<bit sub, string opc> {
3211
3212   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3213                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3214
3215   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3216                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3217
3218   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3219                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3220                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3221
3222   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3223                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3224                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3225
3226 }
3227
3228 defm SMLA : AI_smld<0, "smla">;
3229 defm SMLS : AI_smld<1, "smls">;
3230
3231 multiclass AI_sdml<bit sub, string opc> {
3232
3233   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3234                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3235   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3236                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3237 }
3238
3239 defm SMUA : AI_sdml<0, "smua">;
3240 defm SMUS : AI_sdml<1, "smus">;
3241
3242 //===----------------------------------------------------------------------===//
3243 //  Misc. Arithmetic Instructions.
3244 //
3245
3246 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3247               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3248               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3249
3250 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3251               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3252               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3253            Requires<[IsARM, HasV6T2]>;
3254
3255 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3256               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3257               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3258
3259 let AddedComplexity = 5 in
3260 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3261                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3262                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3263                Requires<[IsARM, HasV6]>;
3264
3265 let AddedComplexity = 5 in
3266 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3267                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3268                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3269                Requires<[IsARM, HasV6]>;
3270
3271 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3272                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3273                (REVSH GPR:$Rm)>;
3274
3275 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3276                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3277                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3278                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3279                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3280                                        0xFFFF0000)))]>,
3281                Requires<[IsARM, HasV6]>;
3282
3283 // Alternate cases for PKHBT where identities eliminate some nodes.
3284 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3285                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3286 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3287                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3288
3289 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3290 // will match the pattern below.
3291 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3292                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3293                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3294                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3295                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3296                                        0xFFFF)))]>,
3297                Requires<[IsARM, HasV6]>;
3298
3299 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3300 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3301 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3302                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3303 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3304                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3305                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3306
3307 //===----------------------------------------------------------------------===//
3308 //  Comparison Instructions...
3309 //
3310
3311 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3312                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3313                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3314
3315 // ARMcmpZ can re-use the above instruction definitions.
3316 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3317              (CMPri   GPR:$src, so_imm:$imm)>;
3318 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3319              (CMPrr   GPR:$src, GPR:$rhs)>;
3320 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3321              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3322 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3323              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3324
3325 // FIXME: We have to be careful when using the CMN instruction and comparison
3326 // with 0. One would expect these two pieces of code should give identical
3327 // results:
3328 //
3329 //   rsbs r1, r1, 0
3330 //   cmp  r0, r1
3331 //   mov  r0, #0
3332 //   it   ls
3333 //   mov  r0, #1
3334 //
3335 // and:
3336 //
3337 //   cmn  r0, r1
3338 //   mov  r0, #0
3339 //   it   ls
3340 //   mov  r0, #1
3341 //
3342 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3343 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3344 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3345 // value of r0 and the carry bit (because the "carry bit" parameter to
3346 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3347 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3348 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3349 // parameter to AddWithCarry is defined as 0).
3350 //
3351 // When x is 0 and unsigned:
3352 //
3353 //    x = 0
3354 //   ~x = 0xFFFF FFFF
3355 //   ~x + 1 = 0x1 0000 0000
3356 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3357 //
3358 // Therefore, we should disable CMN when comparing against zero, until we can
3359 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3360 // when it's a comparison which doesn't look at the 'carry' flag).
3361 //
3362 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3363 //
3364 // This is related to <rdar://problem/7569620>.
3365 //
3366 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3367 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3368
3369 // Note that TST/TEQ don't set all the same flags that CMP does!
3370 defm TST  : AI1_cmp_irs<0b1000, "tst",
3371                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3372                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3373 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3374                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3375                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3376
3377 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3378                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3379                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3380
3381 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3382 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3383
3384 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3385              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3386
3387 // Pseudo i64 compares for some floating point compares.
3388 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3389     Defs = [CPSR] in {
3390 def BCCi64 : PseudoInst<(outs),
3391     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3392      IIC_Br,
3393     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3394
3395 def BCCZi64 : PseudoInst<(outs),
3396      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3397     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3398 } // usesCustomInserter
3399
3400
3401 // Conditional moves
3402 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3403 // a two-value operand where a dag node expects two operands. :(
3404 let neverHasSideEffects = 1 in {
3405 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3406                            4, IIC_iCMOVr,
3407   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3408       RegConstraint<"$false = $Rd">;
3409 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3410                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3411                            4, IIC_iCMOVsr,
3412   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3413       RegConstraint<"$false = $Rd">;
3414 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3415                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3416                            4, IIC_iCMOVsr,
3417   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3418       RegConstraint<"$false = $Rd">;
3419
3420
3421 let isMoveImm = 1 in
3422 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3423                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3424                              4, IIC_iMOVi,
3425                              []>,
3426       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3427
3428 let isMoveImm = 1 in
3429 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3430                            (ins GPR:$false, so_imm:$imm, pred:$p),
3431                            4, IIC_iCMOVi,
3432    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3433       RegConstraint<"$false = $Rd">;
3434
3435 // Two instruction predicate mov immediate.
3436 let isMoveImm = 1 in
3437 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3438                                 (ins GPR:$false, i32imm:$src, pred:$p),
3439                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3440
3441 let isMoveImm = 1 in
3442 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3443                            (ins GPR:$false, so_imm:$imm, pred:$p),
3444                            4, IIC_iCMOVi,
3445  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3446                 RegConstraint<"$false = $Rd">;
3447 } // neverHasSideEffects
3448
3449 //===----------------------------------------------------------------------===//
3450 // Atomic operations intrinsics
3451 //
3452
3453 def memb_opt : Operand<i32> {
3454   let PrintMethod = "printMemBOption";
3455   let ParserMatchClass = MemBarrierOptOperand;
3456 }
3457
3458 // memory barriers protect the atomic sequences
3459 let hasSideEffects = 1 in {
3460 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3461                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3462                 Requires<[IsARM, HasDB]> {
3463   bits<4> opt;
3464   let Inst{31-4} = 0xf57ff05;
3465   let Inst{3-0} = opt;
3466 }
3467 }
3468
3469 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3470                 "dsb", "\t$opt", []>,
3471                 Requires<[IsARM, HasDB]> {
3472   bits<4> opt;
3473   let Inst{31-4} = 0xf57ff04;
3474   let Inst{3-0} = opt;
3475 }
3476
3477 // ISB has only full system option
3478 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3479                 "isb", "\t$opt", []>,
3480                 Requires<[IsARM, HasDB]> {
3481   bits<4> opt;
3482   let Inst{31-4} = 0xf57ff06;
3483   let Inst{3-0} = opt;
3484 }
3485
3486 let usesCustomInserter = 1 in {
3487   let Uses = [CPSR] in {
3488     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3489       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3490       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3491     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3492       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3493       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3494     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3495       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3496       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3497     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3498       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3499       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3500     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3501       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3502       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3503     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3504       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3505       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3506     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3507       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3508       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3509     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3510       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3511       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3512     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3513       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3514       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3515     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3516       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3517       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3518     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3519       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3520       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3521     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3522       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3523       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3524     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3525       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3526       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3527     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3528       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3529       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3530     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3531       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3532       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3533     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3534       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3535       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3536     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3537       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3538       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3539     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3540       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3541       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3542     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3543       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3544       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3545     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3546       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3547       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3548     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3549       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3550       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3551     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3552       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3553       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3554     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3555       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3556       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3557     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3558       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3559       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3560     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3561       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3562       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3563     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3564       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3565       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3566     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3567       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3568       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3569     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3570       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3571       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3572     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3573       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3574       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3575     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3576       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3577       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3578
3579     def ATOMIC_SWAP_I8 : PseudoInst<
3580       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3581       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3582     def ATOMIC_SWAP_I16 : PseudoInst<
3583       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3584       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3585     def ATOMIC_SWAP_I32 : PseudoInst<
3586       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3587       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3588
3589     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3590       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3591       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3592     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3593       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3594       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3595     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3596       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3597       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3598 }
3599 }
3600
3601 let mayLoad = 1 in {
3602 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3603                     "ldrexb", "\t$Rt, $addr", []>;
3604 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3605                     "ldrexh", "\t$Rt, $addr", []>;
3606 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3607                     "ldrex", "\t$Rt, $addr", []>;
3608 let hasExtraDefRegAllocReq = 1 in
3609   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3610                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3611 }
3612
3613 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3614 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3615                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3616 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3617                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3618 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3619                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3620 }
3621
3622 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3623 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3624                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3625                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3626
3627 // Clear-Exclusive is for disassembly only.
3628 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3629                 [/* For disassembly only; pattern left blank */]>,
3630             Requires<[IsARM, HasV7]>  {
3631   let Inst{31-0} = 0b11110101011111111111000000011111;
3632 }
3633
3634 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3635 let mayLoad = 1 in {
3636 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3637              [/* For disassembly only; pattern left blank */]>;
3638 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3639              [/* For disassembly only; pattern left blank */]>;
3640 }
3641
3642 //===----------------------------------------------------------------------===//
3643 // Coprocessor Instructions.
3644 //
3645
3646 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3647             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3648             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3649             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3650                           imm:$CRm, imm:$opc2)]> {
3651   bits<4> opc1;
3652   bits<4> CRn;
3653   bits<4> CRd;
3654   bits<4> cop;
3655   bits<3> opc2;
3656   bits<4> CRm;
3657
3658   let Inst{3-0}   = CRm;
3659   let Inst{4}     = 0;
3660   let Inst{7-5}   = opc2;
3661   let Inst{11-8}  = cop;
3662   let Inst{15-12} = CRd;
3663   let Inst{19-16} = CRn;
3664   let Inst{23-20} = opc1;
3665 }
3666
3667 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3668                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3669                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3670                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3671                               imm:$CRm, imm:$opc2)]> {
3672   let Inst{31-28} = 0b1111;
3673   bits<4> opc1;
3674   bits<4> CRn;
3675   bits<4> CRd;
3676   bits<4> cop;
3677   bits<3> opc2;
3678   bits<4> CRm;
3679
3680   let Inst{3-0}   = CRm;
3681   let Inst{4}     = 0;
3682   let Inst{7-5}   = opc2;
3683   let Inst{11-8}  = cop;
3684   let Inst{15-12} = CRd;
3685   let Inst{19-16} = CRn;
3686   let Inst{23-20} = opc1;
3687 }
3688
3689 class ACI<dag oops, dag iops, string opc, string asm,
3690           IndexMode im = IndexModeNone>
3691   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3692          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3693   let Inst{27-25} = 0b110;
3694 }
3695
3696 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3697
3698   def _OFFSET : ACI<(outs),
3699       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3700       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3701     let Inst{31-28} = op31_28;
3702     let Inst{24} = 1; // P = 1
3703     let Inst{21} = 0; // W = 0
3704     let Inst{22} = 0; // D = 0
3705     let Inst{20} = load;
3706   }
3707
3708   def _PRE : ACI<(outs),
3709       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3710       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3711     let Inst{31-28} = op31_28;
3712     let Inst{24} = 1; // P = 1
3713     let Inst{21} = 1; // W = 1
3714     let Inst{22} = 0; // D = 0
3715     let Inst{20} = load;
3716   }
3717
3718   def _POST : ACI<(outs),
3719       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3720       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3721     let Inst{31-28} = op31_28;
3722     let Inst{24} = 0; // P = 0
3723     let Inst{21} = 1; // W = 1
3724     let Inst{22} = 0; // D = 0
3725     let Inst{20} = load;
3726   }
3727
3728   def _OPTION : ACI<(outs),
3729       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3730             ops),
3731       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3732     let Inst{31-28} = op31_28;
3733     let Inst{24} = 0; // P = 0
3734     let Inst{23} = 1; // U = 1
3735     let Inst{21} = 0; // W = 0
3736     let Inst{22} = 0; // D = 0
3737     let Inst{20} = load;
3738   }
3739
3740   def L_OFFSET : ACI<(outs),
3741       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3742       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3743     let Inst{31-28} = op31_28;
3744     let Inst{24} = 1; // P = 1
3745     let Inst{21} = 0; // W = 0
3746     let Inst{22} = 1; // D = 1
3747     let Inst{20} = load;
3748   }
3749
3750   def L_PRE : ACI<(outs),
3751       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3752       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3753       IndexModePre> {
3754     let Inst{31-28} = op31_28;
3755     let Inst{24} = 1; // P = 1
3756     let Inst{21} = 1; // W = 1
3757     let Inst{22} = 1; // D = 1
3758     let Inst{20} = load;
3759   }
3760
3761   def L_POST : ACI<(outs),
3762       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3763       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3764       IndexModePost> {
3765     let Inst{31-28} = op31_28;
3766     let Inst{24} = 0; // P = 0
3767     let Inst{21} = 1; // W = 1
3768     let Inst{22} = 1; // D = 1
3769     let Inst{20} = load;
3770   }
3771
3772   def L_OPTION : ACI<(outs),
3773       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3774             ops),
3775       !strconcat(!strconcat(opc, "l"), cond),
3776       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3777     let Inst{31-28} = op31_28;
3778     let Inst{24} = 0; // P = 0
3779     let Inst{23} = 1; // U = 1
3780     let Inst{21} = 0; // W = 0
3781     let Inst{22} = 1; // D = 1
3782     let Inst{20} = load;
3783   }
3784 }
3785
3786 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3787 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3788 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3789 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3790
3791 //===----------------------------------------------------------------------===//
3792 // Move between coprocessor and ARM core register -- for disassembly only
3793 //
3794
3795 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3796                 list<dag> pattern>
3797   : ABI<0b1110, oops, iops, NoItinerary, opc,
3798         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3799   let Inst{20} = direction;
3800   let Inst{4} = 1;
3801
3802   bits<4> Rt;
3803   bits<4> cop;
3804   bits<3> opc1;
3805   bits<3> opc2;
3806   bits<4> CRm;
3807   bits<4> CRn;
3808
3809   let Inst{15-12} = Rt;
3810   let Inst{11-8}  = cop;
3811   let Inst{23-21} = opc1;
3812   let Inst{7-5}   = opc2;
3813   let Inst{3-0}   = CRm;
3814   let Inst{19-16} = CRn;
3815 }
3816
3817 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3818                     (outs),
3819                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3820                          c_imm:$CRm, imm0_7:$opc2),
3821                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3822                                   imm:$CRm, imm:$opc2)]>;
3823 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3824                     (outs GPR:$Rt),
3825                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3826                          imm0_7:$opc2), []>;
3827
3828 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3829              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3830
3831 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3832                  list<dag> pattern>
3833   : ABXI<0b1110, oops, iops, NoItinerary,
3834          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3835   let Inst{31-28} = 0b1111;
3836   let Inst{20} = direction;
3837   let Inst{4} = 1;
3838
3839   bits<4> Rt;
3840   bits<4> cop;
3841   bits<3> opc1;
3842   bits<3> opc2;
3843   bits<4> CRm;
3844   bits<4> CRn;
3845
3846   let Inst{15-12} = Rt;
3847   let Inst{11-8}  = cop;
3848   let Inst{23-21} = opc1;
3849   let Inst{7-5}   = opc2;
3850   let Inst{3-0}   = CRm;
3851   let Inst{19-16} = CRn;
3852 }
3853
3854 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3855                       (outs),
3856                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3857                            c_imm:$CRm, imm0_7:$opc2),
3858                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3859                                      imm:$CRm, imm:$opc2)]>;
3860 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3861                       (outs GPR:$Rt),
3862                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3863                            imm0_7:$opc2), []>;
3864
3865 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3866                               imm:$CRm, imm:$opc2),
3867                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3868
3869 class MovRRCopro<string opc, bit direction,
3870                  list<dag> pattern = [/* For disassembly only */]>
3871   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3872         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3873         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3874   let Inst{23-21} = 0b010;
3875   let Inst{20} = direction;
3876
3877   bits<4> Rt;
3878   bits<4> Rt2;
3879   bits<4> cop;
3880   bits<4> opc1;
3881   bits<4> CRm;
3882
3883   let Inst{15-12} = Rt;
3884   let Inst{19-16} = Rt2;
3885   let Inst{11-8}  = cop;
3886   let Inst{7-4}   = opc1;
3887   let Inst{3-0}   = CRm;
3888 }
3889
3890 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3891                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3892                                      imm:$CRm)]>;
3893 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3894
3895 class MovRRCopro2<string opc, bit direction,
3896                   list<dag> pattern = [/* For disassembly only */]>
3897   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3898          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3899          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3900   let Inst{31-28} = 0b1111;
3901   let Inst{23-21} = 0b010;
3902   let Inst{20} = direction;
3903
3904   bits<4> Rt;
3905   bits<4> Rt2;
3906   bits<4> cop;
3907   bits<4> opc1;
3908   bits<4> CRm;
3909
3910   let Inst{15-12} = Rt;
3911   let Inst{19-16} = Rt2;
3912   let Inst{11-8}  = cop;
3913   let Inst{7-4}   = opc1;
3914   let Inst{3-0}   = CRm;
3915 }
3916
3917 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3918                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3919                                         imm:$CRm)]>;
3920 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3921
3922 //===----------------------------------------------------------------------===//
3923 // Move between special register and ARM core register
3924 //
3925
3926 // Move to ARM core register from Special Register
3927 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3928               "mrs", "\t$Rd, apsr", []> {
3929   bits<4> Rd;
3930   let Inst{23-16} = 0b00001111;
3931   let Inst{15-12} = Rd;
3932   let Inst{7-4} = 0b0000;
3933 }
3934
3935 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
3936
3937 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3938                  "mrs", "\t$Rd, spsr", []> {
3939   bits<4> Rd;
3940   let Inst{23-16} = 0b01001111;
3941   let Inst{15-12} = Rd;
3942   let Inst{7-4} = 0b0000;
3943 }
3944
3945 // Move from ARM core register to Special Register
3946 //
3947 // No need to have both system and application versions, the encodings are the
3948 // same and the assembly parser has no way to distinguish between them. The mask
3949 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3950 // the mask with the fields to be accessed in the special register.
3951 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3952               "msr", "\t$mask, $Rn", []> {
3953   bits<5> mask;
3954   bits<4> Rn;
3955
3956   let Inst{23} = 0;
3957   let Inst{22} = mask{4}; // R bit
3958   let Inst{21-20} = 0b10;
3959   let Inst{19-16} = mask{3-0};
3960   let Inst{15-12} = 0b1111;
3961   let Inst{11-4} = 0b00000000;
3962   let Inst{3-0} = Rn;
3963 }
3964
3965 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3966                "msr", "\t$mask, $a", []> {
3967   bits<5> mask;
3968   bits<12> a;
3969
3970   let Inst{23} = 0;
3971   let Inst{22} = mask{4}; // R bit
3972   let Inst{21-20} = 0b10;
3973   let Inst{19-16} = mask{3-0};
3974   let Inst{15-12} = 0b1111;
3975   let Inst{11-0} = a;
3976 }
3977
3978 //===----------------------------------------------------------------------===//
3979 // TLS Instructions
3980 //
3981
3982 // __aeabi_read_tp preserves the registers r1-r3.
3983 // This is a pseudo inst so that we can get the encoding right,
3984 // complete with fixup for the aeabi_read_tp function.
3985 let isCall = 1,
3986   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3987   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3988                [(set R0, ARMthread_pointer)]>;
3989 }
3990
3991 //===----------------------------------------------------------------------===//
3992 // SJLJ Exception handling intrinsics
3993 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3994 //   address and save #0 in R0 for the non-longjmp case.
3995 //   Since by its nature we may be coming from some other function to get
3996 //   here, and we're using the stack frame for the containing function to
3997 //   save/restore registers, we can't keep anything live in regs across
3998 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3999 //   when we get here from a longjmp(). We force everything out of registers
4000 //   except for our own input by listing the relevant registers in Defs. By
4001 //   doing so, we also cause the prologue/epilogue code to actively preserve
4002 //   all of the callee-saved resgisters, which is exactly what we want.
4003 //   A constant value is passed in $val, and we use the location as a scratch.
4004 //
4005 // These are pseudo-instructions and are lowered to individual MC-insts, so
4006 // no encoding information is necessary.
4007 let Defs =
4008   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4009     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4010   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4011                                NoItinerary,
4012                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4013                            Requires<[IsARM, HasVFP2]>;
4014 }
4015
4016 let Defs =
4017   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4018   hasSideEffects = 1, isBarrier = 1 in {
4019   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4020                                    NoItinerary,
4021                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4022                                 Requires<[IsARM, NoVFP]>;
4023 }
4024
4025 // FIXME: Non-Darwin version(s)
4026 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4027     Defs = [ R7, LR, SP ] in {
4028 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4029                              NoItinerary,
4030                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4031                                 Requires<[IsARM, IsDarwin]>;
4032 }
4033
4034 // eh.sjlj.dispatchsetup pseudo-instruction.
4035 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4036 // handled when the pseudo is expanded (which happens before any passes
4037 // that need the instruction size).
4038 let isBarrier = 1, hasSideEffects = 1 in
4039 def Int_eh_sjlj_dispatchsetup :
4040  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4041             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4042               Requires<[IsDarwin]>;
4043
4044 //===----------------------------------------------------------------------===//
4045 // Non-Instruction Patterns
4046 //
4047
4048 // ARMv4 indirect branch using (MOVr PC, dst)
4049 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4050   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4051                     4, IIC_Br, [(brind GPR:$dst)],
4052                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4053                   Requires<[IsARM, NoV4T]>;
4054
4055 // Large immediate handling.
4056
4057 // 32-bit immediate using two piece so_imms or movw + movt.
4058 // This is a single pseudo instruction, the benefit is that it can be remat'd
4059 // as a single unit instead of having to handle reg inputs.
4060 // FIXME: Remove this when we can do generalized remat.
4061 let isReMaterializable = 1, isMoveImm = 1 in
4062 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4063                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4064                            Requires<[IsARM]>;
4065
4066 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4067 // It also makes it possible to rematerialize the instructions.
4068 // FIXME: Remove this when we can do generalized remat and when machine licm
4069 // can properly the instructions.
4070 let isReMaterializable = 1 in {
4071 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4072                               IIC_iMOVix2addpc,
4073                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4074                         Requires<[IsARM, UseMovt]>;
4075
4076 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4077                              IIC_iMOVix2,
4078                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4079                         Requires<[IsARM, UseMovt]>;
4080
4081 let AddedComplexity = 10 in
4082 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4083                                 IIC_iMOVix2ld,
4084                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4085                     Requires<[IsARM, UseMovt]>;
4086 } // isReMaterializable
4087
4088 // ConstantPool, GlobalAddress, and JumpTable
4089 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4090             Requires<[IsARM, DontUseMovt]>;
4091 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4092 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4093             Requires<[IsARM, UseMovt]>;
4094 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4095              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4096
4097 // TODO: add,sub,and, 3-instr forms?
4098
4099 // Tail calls
4100 def : ARMPat<(ARMtcret tcGPR:$dst),
4101           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4102
4103 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4104           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4105
4106 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4107           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4108
4109 def : ARMPat<(ARMtcret tcGPR:$dst),
4110           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4111
4112 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4113           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4114
4115 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4116           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4117
4118 // Direct calls
4119 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4120       Requires<[IsARM, IsNotDarwin]>;
4121 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4122       Requires<[IsARM, IsDarwin]>;
4123
4124 // zextload i1 -> zextload i8
4125 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4126 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4127
4128 // extload -> zextload
4129 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4130 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4131 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4132 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4133
4134 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4135
4136 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4137 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4138
4139 // smul* and smla*
4140 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4141                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4142                  (SMULBB GPR:$a, GPR:$b)>;
4143 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4144                  (SMULBB GPR:$a, GPR:$b)>;
4145 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4146                       (sra GPR:$b, (i32 16))),
4147                  (SMULBT GPR:$a, GPR:$b)>;
4148 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4149                  (SMULBT GPR:$a, GPR:$b)>;
4150 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4151                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4152                  (SMULTB GPR:$a, GPR:$b)>;
4153 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4154                 (SMULTB GPR:$a, GPR:$b)>;
4155 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4156                       (i32 16)),
4157                  (SMULWB GPR:$a, GPR:$b)>;
4158 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4159                  (SMULWB GPR:$a, GPR:$b)>;
4160
4161 def : ARMV5TEPat<(add GPR:$acc,
4162                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4163                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4164                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4165 def : ARMV5TEPat<(add GPR:$acc,
4166                       (mul sext_16_node:$a, sext_16_node:$b)),
4167                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4168 def : ARMV5TEPat<(add GPR:$acc,
4169                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4170                            (sra GPR:$b, (i32 16)))),
4171                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4172 def : ARMV5TEPat<(add GPR:$acc,
4173                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4174                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4175 def : ARMV5TEPat<(add GPR:$acc,
4176                       (mul (sra GPR:$a, (i32 16)),
4177                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4178                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4179 def : ARMV5TEPat<(add GPR:$acc,
4180                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4181                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4182 def : ARMV5TEPat<(add GPR:$acc,
4183                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4184                            (i32 16))),
4185                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4186 def : ARMV5TEPat<(add GPR:$acc,
4187                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4188                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4189
4190
4191 // Pre-v7 uses MCR for synchronization barriers.
4192 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4193          Requires<[IsARM, HasV6]>;
4194
4195
4196 //===----------------------------------------------------------------------===//
4197 // Thumb Support
4198 //
4199
4200 include "ARMInstrThumb.td"
4201
4202 //===----------------------------------------------------------------------===//
4203 // Thumb2 Support
4204 //
4205
4206 include "ARMInstrThumb2.td"
4207
4208 //===----------------------------------------------------------------------===//
4209 // Floating Point Support
4210 //
4211
4212 include "ARMInstrVFP.td"
4213
4214 //===----------------------------------------------------------------------===//
4215 // Advanced SIMD (NEON) Support
4216 //
4217
4218 include "ARMInstrNEON.td"
4219
4220 //===----------------------------------------------------------------------===//
4221 // Assembler aliases
4222 //
4223
4224 // Memory barriers
4225 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4226 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4227 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4228
4229 // System instructions
4230 def : MnemonicAlias<"swi", "svc">;
4231
4232 // Load / Store Multiple
4233 def : MnemonicAlias<"ldmfd", "ldm">;
4234 def : MnemonicAlias<"ldmia", "ldm">;
4235 def : MnemonicAlias<"stmfd", "stmdb">;
4236 def : MnemonicAlias<"stmia", "stm">;
4237 def : MnemonicAlias<"stmea", "stm">;
4238
4239 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4240 // shift amount is zero (i.e., unspecified).
4241 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4242                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4243 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4244                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4245
4246 // PUSH/POP aliases for STM/LDM
4247 def : InstAlias<"push${p} $regs",
4248                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4249 def : InstAlias<"pop${p} $regs",
4250                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4251
4252 // RSB two-operand forms (optional explicit destination operand)
4253 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4254                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4255          Requires<[IsARM]>;
4256 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4257                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4258          Requires<[IsARM]>;
4259 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4260                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4261                         cc_out:$s)>, Requires<[IsARM]>;
4262 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4263                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4264                         cc_out:$s)>, Requires<[IsARM]>;
4265 // RSC two-operand forms (optional explicit destination operand)
4266 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4267                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4268          Requires<[IsARM]>;
4269 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4270                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4271          Requires<[IsARM]>;
4272 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4273                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4274                         cc_out:$s)>, Requires<[IsARM]>;
4275 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4276                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4277                         cc_out:$s)>, Requires<[IsARM]>;