lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 259 /// [0.65535].
 260 def imm0_65535 : ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]>;
 263
 264 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 265 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 266
 267 /// adde and sube predicates - True based on whether the carry flag output
 268 /// will be needed or not.
 269 def adde_dead_carry :
 270   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 271   [{return !N->hasAnyUseOfValue(1);}]>;
 272 def sube_dead_carry :
 273   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 274   [{return !N->hasAnyUseOfValue(1);}]>;
 275 def adde_live_carry :
 276   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 277   [{return N->hasAnyUseOfValue(1);}]>;
 278 def sube_live_carry :
 279   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 280   [{return N->hasAnyUseOfValue(1);}]>;
 281
 282 // An 'and' node with a single use.
 283 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 284   return N->hasOneUse();
 285 }]>;
 286
 287 // An 'xor' node with a single use.
 288 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 289   return N->hasOneUse();
 290 }]>;
 291
 292 // An 'fmul' node with a single use.
 293 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 294   return N->hasOneUse();
 295 }]>;
 296
 297 // An 'fadd' node which checks for single non-hazardous use.
 298 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 299   return hasNoVMLxHazardUse(N);
 300 }]>;
 301
 302 // An 'fsub' node which checks for single non-hazardous use.
 303 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 304   return hasNoVMLxHazardUse(N);
 305 }]>;
 306
 307 //===----------------------------------------------------------------------===//
 308 // Operand Definitions.
 309 //
 310
 311 // Branch target.
 312 // FIXME: rename brtarget to t2_brtarget
 313 def brtarget : Operand<OtherVT> {
 314   let EncoderMethod = "getBranchTargetOpValue";
 315 }
 316
 317 // FIXME: get rid of this one?
 318 def uncondbrtarget : Operand<OtherVT> {
 319   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 320 }
 321
 322 // Branch target for ARM. Handles conditional/unconditional
 323 def br_target : Operand<OtherVT> {
 324   let EncoderMethod = "getARMBranchTargetOpValue";
 325 }
 326
 327 // Call target.
 328 // FIXME: rename bltarget to t2_bl_target?
 329 def bltarget : Operand<i32> {
 330   // Encoded the same as branch targets.
 331   let EncoderMethod = "getBranchTargetOpValue";
 332 }
 333
 334 // Call target for ARM. Handles conditional/unconditional
 335 // FIXME: rename bl_target to t2_bltarget?
 336 def bl_target : Operand<i32> {
 337   // Encoded the same as branch targets.
 338   let EncoderMethod = "getARMBranchTargetOpValue";
 339 }
 340
 341
 342 // A list of registers separated by comma. Used by load/store multiple.
 343 def RegListAsmOperand : AsmOperandClass {
 344   let Name = "RegList";
 345   let SuperClasses = [];
 346 }
 347
 348 def DPRRegListAsmOperand : AsmOperandClass {
 349   let Name = "DPRRegList";
 350   let SuperClasses = [];
 351 }
 352
 353 def SPRRegListAsmOperand : AsmOperandClass {
 354   let Name = "SPRRegList";
 355   let SuperClasses = [];
 356 }
 357
 358 def reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = RegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def dpr_reglist : Operand<i32> {
 365   let EncoderMethod = "getRegisterListOpValue";
 366   let ParserMatchClass = DPRRegListAsmOperand;
 367   let PrintMethod = "printRegisterList";
 368 }
 369
 370 def spr_reglist : Operand<i32> {
 371   let EncoderMethod = "getRegisterListOpValue";
 372   let ParserMatchClass = SPRRegListAsmOperand;
 373   let PrintMethod = "printRegisterList";
 374 }
 375
 376 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 377 def cpinst_operand : Operand<i32> {
 378   let PrintMethod = "printCPInstOperand";
 379 }
 380
 381 // Local PC labels.
 382 def pclabel : Operand<i32> {
 383   let PrintMethod = "printPCLabel";
 384 }
 385
 386 // ADR instruction labels.
 387 def adrlabel : Operand<i32> {
 388   let EncoderMethod = "getAdrLabelOpValue";
 389 }
 390
 391 def neon_vcvt_imm32 : Operand<i32> {
 392   let EncoderMethod = "getNEONVcvtImm32OpValue";
 393 }
 394
 395 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 396 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 397     int32_t v = (int32_t)Imm;
 398     return v == 8 || v == 16 || v == 24; }]> {
 399   let EncoderMethod = "getRotImmOpValue";
 400 }
 401
 402 def ShifterAsmOperand : AsmOperandClass {
 403   let Name = "Shifter";
 404   let SuperClasses = [];
 405 }
 406
 407 // shift_imm: An integer that encodes a shift amount and the type of shift
 408 // (currently either asr or lsl) using the same encoding used for the
 409 // immediates in so_reg operands.
 410 def shift_imm : Operand<i32> {
 411   let PrintMethod = "printShiftImmOperand";
 412   let ParserMatchClass = ShifterAsmOperand;
 413 }
 414
 415 // shifter_operand operands: so_reg and so_imm.
 416 def so_reg : Operand<i32>,    // reg reg imm
 417              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 418                             [shl,srl,sra,rotr]> {
 419   let EncoderMethod = "getSORegOpValue";
 420   let PrintMethod = "printSORegOperand";
 421   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 422 }
 423 def shift_so_reg : Operand<i32>,    // reg reg imm
 424                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 425                                   [shl,srl,sra,rotr]> {
 426   let EncoderMethod = "getSORegOpValue";
 427   let PrintMethod = "printSORegOperand";
 428   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 429 }
 430
 431 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 432 // 8-bit immediate rotated by an arbitrary number of bits.
 433 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 434     return ARM_AM::getSOImmVal(Imm) != -1;
 435   }]> {
 436   let EncoderMethod = "getSOImmOpValue";
 437 }
 438
 439 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 440 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 441 // get the first/second pieces.
 442 def so_imm2part : PatLeaf<(imm), [{
 443       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 444 }]>;
 445
 446 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 447 ///
 448 def arm_i32imm : PatLeaf<(imm), [{
 449   if (Subtarget->hasV6T2Ops())
 450     return true;
 451   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 452 }]>;
 453
 454 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 455 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 456   return Imm >= 0 && Imm < 32;
 457 }]>;
 458
 459 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 460 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 461   return Imm >= 0 && Imm < 32;
 462 }]> {
 463   let EncoderMethod = "getImmMinusOneOpValue";
 464 }
 465
 466 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 467 // The imm is split into imm{15-12}, imm{11-0}
 468 //
 469 def i32imm_hilo16 : Operand<i32> {
 470   let EncoderMethod = "getHiLo16ImmOpValue";
 471 }
 472
 473 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 474 /// e.g., 0xf000ffff
 475 def bf_inv_mask_imm : Operand<i32>,
 476                       PatLeaf<(imm), [{
 477   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 478 }] > {
 479   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 480   let PrintMethod = "printBitfieldInvMaskImmOperand";
 481 }
 482
 483 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 484 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 485   return isInt<5>(Imm);
 486 }]>;
 487
 488 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 489 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 490   return Imm > 0 &&  Imm <= 32;
 491 }] > {
 492   let EncoderMethod = "getMsbOpValue";
 493 }
 494
 495 def ssat_imm : Operand<i32>, ImmLeaf<i32, [{
 496   return Imm > 0 && Imm <= 32;
 497 }]> {
 498   let EncoderMethod = "getSsatBitPosValue";
 499 }
 500
 501 // Define ARM specific addressing modes.
 502
 503 def MemMode2AsmOperand : AsmOperandClass {
 504   let Name = "MemMode2";
 505   let SuperClasses = [];
 506   let ParserMethod = "tryParseMemMode2Operand";
 507 }
 508
 509 def MemMode3AsmOperand : AsmOperandClass {
 510   let Name = "MemMode3";
 511   let SuperClasses = [];
 512   let ParserMethod = "tryParseMemMode3Operand";
 513 }
 514
 515 // addrmode_imm12 := reg +/- imm12
 516 //
 517 def addrmode_imm12 : Operand<i32>,
 518                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 519   // 12-bit immediate operand. Note that instructions using this encode
 520   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 521   // immediate values are as normal.
 522
 523   let EncoderMethod = "getAddrModeImm12OpValue";
 524   let PrintMethod = "printAddrModeImm12Operand";
 525   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 526 }
 527 // ldst_so_reg := reg +/- reg shop imm
 528 //
 529 def ldst_so_reg : Operand<i32>,
 530                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 531   let EncoderMethod = "getLdStSORegOpValue";
 532   // FIXME: Simplify the printer
 533   let PrintMethod = "printAddrMode2Operand";
 534   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 535 }
 536
 537 // addrmode2 := reg +/- imm12
 538 //           := reg +/- reg shop imm
 539 //
 540 def addrmode2 : Operand<i32>,
 541                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 542   let EncoderMethod = "getAddrMode2OpValue";
 543   let PrintMethod = "printAddrMode2Operand";
 544   let ParserMatchClass = MemMode2AsmOperand;
 545   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 546 }
 547
 548 def am2offset : Operand<i32>,
 549                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 550                 [], [SDNPWantRoot]> {
 551   let EncoderMethod = "getAddrMode2OffsetOpValue";
 552   let PrintMethod = "printAddrMode2OffsetOperand";
 553   let MIOperandInfo = (ops GPR, i32imm);
 554 }
 555
 556 // addrmode3 := reg +/- reg
 557 // addrmode3 := reg +/- imm8
 558 //
 559 def addrmode3 : Operand<i32>,
 560                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 561   let EncoderMethod = "getAddrMode3OpValue";
 562   let PrintMethod = "printAddrMode3Operand";
 563   let ParserMatchClass = MemMode3AsmOperand;
 564   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 565 }
 566
 567 def am3offset : Operand<i32>,
 568                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 569                                [], [SDNPWantRoot]> {
 570   let EncoderMethod = "getAddrMode3OffsetOpValue";
 571   let PrintMethod = "printAddrMode3OffsetOperand";
 572   let MIOperandInfo = (ops GPR, i32imm);
 573 }
 574
 575 // ldstm_mode := {ia, ib, da, db}
 576 //
 577 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 578   let EncoderMethod = "getLdStmModeOpValue";
 579   let PrintMethod = "printLdStmModeOperand";
 580 }
 581
 582 def MemMode5AsmOperand : AsmOperandClass {
 583   let Name = "MemMode5";
 584   let SuperClasses = [];
 585 }
 586
 587 // addrmode5 := reg +/- imm8*4
 588 //
 589 def addrmode5 : Operand<i32>,
 590                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 591   let PrintMethod = "printAddrMode5Operand";
 592   let MIOperandInfo = (ops GPR:$base, i32imm);
 593   let ParserMatchClass = MemMode5AsmOperand;
 594   let EncoderMethod = "getAddrMode5OpValue";
 595 }
 596
 597 // addrmode6 := reg with optional alignment
 598 //
 599 def addrmode6 : Operand<i32>,
 600                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 601   let PrintMethod = "printAddrMode6Operand";
 602   let MIOperandInfo = (ops GPR:$addr, i32imm);
 603   let EncoderMethod = "getAddrMode6AddressOpValue";
 604 }
 605
 606 def am6offset : Operand<i32>,
 607                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 608                                [], [SDNPWantRoot]> {
 609   let PrintMethod = "printAddrMode6OffsetOperand";
 610   let MIOperandInfo = (ops GPR);
 611   let EncoderMethod = "getAddrMode6OffsetOpValue";
 612 }
 613
 614 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 615 // (single element from one lane) for size 32.
 616 def addrmode6oneL32 : Operand<i32>,
 617                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 618   let PrintMethod = "printAddrMode6Operand";
 619   let MIOperandInfo = (ops GPR:$addr, i32imm);
 620   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 621 }
 622
 623 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 624 // instructions, specifically VLD4-dup.
 625 def addrmode6dup : Operand<i32>,
 626                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 627   let PrintMethod = "printAddrMode6Operand";
 628   let MIOperandInfo = (ops GPR:$addr, i32imm);
 629   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 630 }
 631
 632 // addrmodepc := pc + reg
 633 //
 634 def addrmodepc : Operand<i32>,
 635                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 636   let PrintMethod = "printAddrModePCOperand";
 637   let MIOperandInfo = (ops GPR, i32imm);
 638 }
 639
 640 def MemMode7AsmOperand : AsmOperandClass {
 641   let Name = "MemMode7";
 642   let SuperClasses = [];
 643 }
 644
 645 // addrmode7 := reg
 646 // Used by load/store exclusive instructions. Useful to enable right assembly
 647 // parsing and printing. Not used for any codegen matching.
 648 //
 649 def addrmode7 : Operand<i32> {
 650   let PrintMethod = "printAddrMode7Operand";
 651   let MIOperandInfo = (ops GPR);
 652   let ParserMatchClass = MemMode7AsmOperand;
 653 }
 654
 655 def nohash_imm : Operand<i32> {
 656   let PrintMethod = "printNoHashImmediate";
 657 }
 658
 659 def CoprocNumAsmOperand : AsmOperandClass {
 660   let Name = "CoprocNum";
 661   let SuperClasses = [];
 662   let ParserMethod = "tryParseCoprocNumOperand";
 663 }
 664
 665 def CoprocRegAsmOperand : AsmOperandClass {
 666   let Name = "CoprocReg";
 667   let SuperClasses = [];
 668   let ParserMethod = "tryParseCoprocRegOperand";
 669 }
 670
 671 def p_imm : Operand<i32> {
 672   let PrintMethod = "printPImmediate";
 673   let ParserMatchClass = CoprocNumAsmOperand;
 674 }
 675
 676 def c_imm : Operand<i32> {
 677   let PrintMethod = "printCImmediate";
 678   let ParserMatchClass = CoprocRegAsmOperand;
 679 }
 680
 681 //===----------------------------------------------------------------------===//
 682
 683 include "ARMInstrFormats.td"
 684
 685 //===----------------------------------------------------------------------===//
 686 // Multiclass helpers...
 687 //
 688
 689 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 690 /// binop that produces a value.
 691 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 692                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 693                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 694   // The register-immediate version is re-materializable. This is useful
 695   // in particular for taking the address of a local.
 696   let isReMaterializable = 1 in {
 697   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 698                iii, opc, "\t$Rd, $Rn, $imm",
 699                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 700     bits<4> Rd;
 701     bits<4> Rn;
 702     bits<12> imm;
 703     let Inst{25} = 1;
 704     let Inst{19-16} = Rn;
 705     let Inst{15-12} = Rd;
 706     let Inst{11-0} = imm;
 707   }
 708   }
 709   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 710                iir, opc, "\t$Rd, $Rn, $Rm",
 711                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 712     bits<4> Rd;
 713     bits<4> Rn;
 714     bits<4> Rm;
 715     let Inst{25} = 0;
 716     let isCommutable = Commutable;
 717     let Inst{19-16} = Rn;
 718     let Inst{15-12} = Rd;
 719     let Inst{11-4} = 0b00000000;
 720     let Inst{3-0} = Rm;
 721   }
 722   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 723                iis, opc, "\t$Rd, $Rn, $shift",
 724                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 725     bits<4> Rd;
 726     bits<4> Rn;
 727     bits<12> shift;
 728     let Inst{25} = 0;
 729     let Inst{19-16} = Rn;
 730     let Inst{15-12} = Rd;
 731     let Inst{11-0} = shift;
 732   }
 733
 734   // Assembly aliases for optional destination operand when it's the same
 735   // as the source operand.
 736   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 737      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 738                                                     so_imm:$imm, pred:$p,
 739                                                     cc_out:$s)>,
 740      Requires<[IsARM]>;
 741   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 742      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 743                                                     GPR:$Rm, pred:$p,
 744                                                     cc_out:$s)>,
 745      Requires<[IsARM]>;
 746   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 747      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
 748                                                     so_reg:$shift, pred:$p,
 749                                                     cc_out:$s)>,
 750      Requires<[IsARM]>;
 751 }
 752
 753 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 754 /// instruction modifies the CPSR register.
 755 let isCodeGenOnly = 1, Defs = [CPSR] in {
 756 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 757                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 758                          PatFrag opnode, bit Commutable = 0> {
 759   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 760                iii, opc, "\t$Rd, $Rn, $imm",
 761                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 762     bits<4> Rd;
 763     bits<4> Rn;
 764     bits<12> imm;
 765     let Inst{25} = 1;
 766     let Inst{20} = 1;
 767     let Inst{19-16} = Rn;
 768     let Inst{15-12} = Rd;
 769     let Inst{11-0} = imm;
 770   }
 771   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 772                iir, opc, "\t$Rd, $Rn, $Rm",
 773                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 774     bits<4> Rd;
 775     bits<4> Rn;
 776     bits<4> Rm;
 777     let isCommutable = Commutable;
 778     let Inst{25} = 0;
 779     let Inst{20} = 1;
 780     let Inst{19-16} = Rn;
 781     let Inst{15-12} = Rd;
 782     let Inst{11-4} = 0b00000000;
 783     let Inst{3-0} = Rm;
 784   }
 785   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 786                iis, opc, "\t$Rd, $Rn, $shift",
 787                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 788     bits<4> Rd;
 789     bits<4> Rn;
 790     bits<12> shift;
 791     let Inst{25} = 0;
 792     let Inst{20} = 1;
 793     let Inst{19-16} = Rn;
 794     let Inst{15-12} = Rd;
 795     let Inst{11-0} = shift;
 796   }
 797 }
 798 }
 799
 800 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 801 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 802 /// a explicit result, only implicitly set CPSR.
 803 let isCompare = 1, Defs = [CPSR] in {
 804 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 805                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 806                        PatFrag opnode, bit Commutable = 0> {
 807   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 808                opc, "\t$Rn, $imm",
 809                [(opnode GPR:$Rn, so_imm:$imm)]> {
 810     bits<4> Rn;
 811     bits<12> imm;
 812     let Inst{25} = 1;
 813     let Inst{20} = 1;
 814     let Inst{19-16} = Rn;
 815     let Inst{15-12} = 0b0000;
 816     let Inst{11-0} = imm;
 817   }
 818   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 819                opc, "\t$Rn, $Rm",
 820                [(opnode GPR:$Rn, GPR:$Rm)]> {
 821     bits<4> Rn;
 822     bits<4> Rm;
 823     let isCommutable = Commutable;
 824     let Inst{25} = 0;
 825     let Inst{20} = 1;
 826     let Inst{19-16} = Rn;
 827     let Inst{15-12} = 0b0000;
 828     let Inst{11-4} = 0b00000000;
 829     let Inst{3-0} = Rm;
 830   }
 831   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 832                opc, "\t$Rn, $shift",
 833                [(opnode GPR:$Rn, so_reg:$shift)]> {
 834     bits<4> Rn;
 835     bits<12> shift;
 836     let Inst{25} = 0;
 837     let Inst{20} = 1;
 838     let Inst{19-16} = Rn;
 839     let Inst{15-12} = 0b0000;
 840     let Inst{11-0} = shift;
 841   }
 842 }
 843 }
 844
 845 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 846 /// register and one whose operand is a register rotated by 8/16/24.
 847 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 848 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 849   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 850                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 851                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 852               Requires<[IsARM, HasV6]> {
 853     bits<4> Rd;
 854     bits<4> Rm;
 855     let Inst{19-16} = 0b1111;
 856     let Inst{15-12} = Rd;
 857     let Inst{11-10} = 0b00;
 858     let Inst{3-0}   = Rm;
 859   }
 860   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 861                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 862                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 863               Requires<[IsARM, HasV6]> {
 864     bits<4> Rd;
 865     bits<4> Rm;
 866     bits<2> rot;
 867     let Inst{19-16} = 0b1111;
 868     let Inst{15-12} = Rd;
 869     let Inst{11-10} = rot;
 870     let Inst{3-0}   = Rm;
 871   }
 872 }
 873
 874 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 875   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 876                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 877                  [/* For disassembly only; pattern left blank */]>,
 878               Requires<[IsARM, HasV6]> {
 879     let Inst{19-16} = 0b1111;
 880     let Inst{11-10} = 0b00;
 881   }
 882   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 883                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 884                  [/* For disassembly only; pattern left blank */]>,
 885               Requires<[IsARM, HasV6]> {
 886     bits<2> rot;
 887     let Inst{19-16} = 0b1111;
 888     let Inst{11-10} = rot;
 889   }
 890 }
 891
 892 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 893 /// register and one whose operand is a register rotated by 8/16/24.
 894 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 895   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 896                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 897                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 898                Requires<[IsARM, HasV6]> {
 899     bits<4> Rd;
 900     bits<4> Rm;
 901     bits<4> Rn;
 902     let Inst{19-16} = Rn;
 903     let Inst{15-12} = Rd;
 904     let Inst{11-10} = 0b00;
 905     let Inst{9-4}   = 0b000111;
 906     let Inst{3-0}   = Rm;
 907   }
 908   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 909                                              rot_imm:$rot),
 910                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 911                   [(set GPR:$Rd, (opnode GPR:$Rn,
 912                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 913                   Requires<[IsARM, HasV6]> {
 914     bits<4> Rd;
 915     bits<4> Rm;
 916     bits<4> Rn;
 917     bits<2> rot;
 918     let Inst{19-16} = Rn;
 919     let Inst{15-12} = Rd;
 920     let Inst{11-10} = rot;
 921     let Inst{9-4}   = 0b000111;
 922     let Inst{3-0}   = Rm;
 923   }
 924 }
 925
 926 // For disassembly only.
 927 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 928   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 929                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 930                   [/* For disassembly only; pattern left blank */]>,
 931                Requires<[IsARM, HasV6]> {
 932     let Inst{11-10} = 0b00;
 933   }
 934   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 935                                              rot_imm:$rot),
 936                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 937                   [/* For disassembly only; pattern left blank */]>,
 938                   Requires<[IsARM, HasV6]> {
 939     bits<4> Rn;
 940     bits<2> rot;
 941     let Inst{19-16} = Rn;
 942     let Inst{11-10} = rot;
 943   }
 944 }
 945
 946 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 947 let Uses = [CPSR] in {
 948 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 949                              bit Commutable = 0> {
 950   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 951                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 952                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 953                Requires<[IsARM]> {
 954     bits<4> Rd;
 955     bits<4> Rn;
 956     bits<12> imm;
 957     let Inst{25} = 1;
 958     let Inst{15-12} = Rd;
 959     let Inst{19-16} = Rn;
 960     let Inst{11-0} = imm;
 961   }
 962   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 963                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 964                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 965                Requires<[IsARM]> {
 966     bits<4> Rd;
 967     bits<4> Rn;
 968     bits<4> Rm;
 969     let Inst{11-4} = 0b00000000;
 970     let Inst{25} = 0;
 971     let isCommutable = Commutable;
 972     let Inst{3-0} = Rm;
 973     let Inst{15-12} = Rd;
 974     let Inst{19-16} = Rn;
 975   }
 976   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 977                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 978                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 979                Requires<[IsARM]> {
 980     bits<4> Rd;
 981     bits<4> Rn;
 982     bits<12> shift;
 983     let Inst{25} = 0;
 984     let Inst{11-0} = shift;
 985     let Inst{15-12} = Rd;
 986     let Inst{19-16} = Rn;
 987   }
 988 }
 989 }
 990
 991 // Carry setting variants
 992 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 993 let usesCustomInserter = 1 in {
 994 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 995   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 996                Size4Bytes, IIC_iALUi,
 997                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
 998   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 999                Size4Bytes, IIC_iALUr,
1000                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1001     let isCommutable = Commutable;
1002   }
1003   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1004                Size4Bytes, IIC_iALUsr,
1005                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
1006 }
1007 }
1008
1009 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1010 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1011            InstrItinClass iir, PatFrag opnode> {
1012   // Note: We use the complex addrmode_imm12 rather than just an input
1013   // GPR and a constrained immediate so that we can use this to match
1014   // frame index references and avoid matching constant pool references.
1015   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1016                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1017                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1018     bits<4>  Rt;
1019     bits<17> addr;
1020     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1021     let Inst{19-16} = addr{16-13};  // Rn
1022     let Inst{15-12} = Rt;
1023     let Inst{11-0}  = addr{11-0};   // imm12
1024   }
1025   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1026                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1027                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1028     bits<4>  Rt;
1029     bits<17> shift;
1030     let shift{4}    = 0;            // Inst{4} = 0
1031     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1032     let Inst{19-16} = shift{16-13}; // Rn
1033     let Inst{15-12} = Rt;
1034     let Inst{11-0}  = shift{11-0};
1035   }
1036 }
1037 }
1038
1039 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1040            InstrItinClass iir, PatFrag opnode> {
1041   // Note: We use the complex addrmode_imm12 rather than just an input
1042   // GPR and a constrained immediate so that we can use this to match
1043   // frame index references and avoid matching constant pool references.
1044   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1045                    (ins GPR:$Rt, addrmode_imm12:$addr),
1046                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1047                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1048     bits<4> Rt;
1049     bits<17> addr;
1050     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1051     let Inst{19-16} = addr{16-13};  // Rn
1052     let Inst{15-12} = Rt;
1053     let Inst{11-0}  = addr{11-0};   // imm12
1054   }
1055   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1056                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1057                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1058     bits<4> Rt;
1059     bits<17> shift;
1060     let shift{4}    = 0;            // Inst{4} = 0
1061     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1062     let Inst{19-16} = shift{16-13}; // Rn
1063     let Inst{15-12} = Rt;
1064     let Inst{11-0}  = shift{11-0};
1065   }
1066 }
1067 //===----------------------------------------------------------------------===//
1068 // Instructions
1069 //===----------------------------------------------------------------------===//
1070
1071 //===----------------------------------------------------------------------===//
1072 //  Miscellaneous Instructions.
1073 //
1074
1075 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1076 /// the function.  The first operand is the ID# for this instruction, the second
1077 /// is the index into the MachineConstantPool that this is, the third is the
1078 /// size in bytes of this constant pool entry.
1079 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1080 def CONSTPOOL_ENTRY :
1081 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1082                     i32imm:$size), NoItinerary, []>;
1083
1084 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1085 // from removing one half of the matched pairs. That breaks PEI, which assumes
1086 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1087 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1088 def ADJCALLSTACKUP :
1089 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1090            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1091
1092 def ADJCALLSTACKDOWN :
1093 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1094            [(ARMcallseq_start timm:$amt)]>;
1095 }
1096
1097 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1098              [/* For disassembly only; pattern left blank */]>,
1099           Requires<[IsARM, HasV6T2]> {
1100   let Inst{27-16} = 0b001100100000;
1101   let Inst{15-8} = 0b11110000;
1102   let Inst{7-0} = 0b00000000;
1103 }
1104
1105 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1106              [/* For disassembly only; pattern left blank */]>,
1107           Requires<[IsARM, HasV6T2]> {
1108   let Inst{27-16} = 0b001100100000;
1109   let Inst{15-8} = 0b11110000;
1110   let Inst{7-0} = 0b00000001;
1111 }
1112
1113 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1114              [/* For disassembly only; pattern left blank */]>,
1115           Requires<[IsARM, HasV6T2]> {
1116   let Inst{27-16} = 0b001100100000;
1117   let Inst{15-8} = 0b11110000;
1118   let Inst{7-0} = 0b00000010;
1119 }
1120
1121 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1122              [/* For disassembly only; pattern left blank */]>,
1123           Requires<[IsARM, HasV6T2]> {
1124   let Inst{27-16} = 0b001100100000;
1125   let Inst{15-8} = 0b11110000;
1126   let Inst{7-0} = 0b00000011;
1127 }
1128
1129 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1130              "\t$dst, $a, $b",
1131              [/* For disassembly only; pattern left blank */]>,
1132           Requires<[IsARM, HasV6]> {
1133   bits<4> Rd;
1134   bits<4> Rn;
1135   bits<4> Rm;
1136   let Inst{3-0} = Rm;
1137   let Inst{15-12} = Rd;
1138   let Inst{19-16} = Rn;
1139   let Inst{27-20} = 0b01101000;
1140   let Inst{7-4} = 0b1011;
1141   let Inst{11-8} = 0b1111;
1142 }
1143
1144 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1145              [/* For disassembly only; pattern left blank */]>,
1146           Requires<[IsARM, HasV6T2]> {
1147   let Inst{27-16} = 0b001100100000;
1148   let Inst{15-8} = 0b11110000;
1149   let Inst{7-0} = 0b00000100;
1150 }
1151
1152 // The i32imm operand $val can be used by a debugger to store more information
1153 // about the breakpoint.
1154 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1155               [/* For disassembly only; pattern left blank */]>,
1156            Requires<[IsARM]> {
1157   bits<16> val;
1158   let Inst{3-0} = val{3-0};
1159   let Inst{19-8} = val{15-4};
1160   let Inst{27-20} = 0b00010010;
1161   let Inst{7-4} = 0b0111;
1162 }
1163
1164 // Change Processor State is a system instruction -- for disassembly and
1165 // parsing only.
1166 // FIXME: Since the asm parser has currently no clean way to handle optional
1167 // operands, create 3 versions of the same instruction. Once there's a clean
1168 // framework to represent optional operands, change this behavior.
1169 class CPS<dag iops, string asm_ops>
1170   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1171         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1172   bits<2> imod;
1173   bits<3> iflags;
1174   bits<5> mode;
1175   bit M;
1176
1177   let Inst{31-28} = 0b1111;
1178   let Inst{27-20} = 0b00010000;
1179   let Inst{19-18} = imod;
1180   let Inst{17}    = M; // Enabled if mode is set;
1181   let Inst{16}    = 0;
1182   let Inst{8-6}   = iflags;
1183   let Inst{5}     = 0;
1184   let Inst{4-0}   = mode;
1185 }
1186
1187 let M = 1 in
1188   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1189                   "$imod\t$iflags, $mode">;
1190 let mode = 0, M = 0 in
1191   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1192
1193 let imod = 0, iflags = 0, M = 1 in
1194   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1195
1196 // Preload signals the memory system of possible future data/instruction access.
1197 // These are for disassembly only.
1198 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1199
1200   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1201                 !strconcat(opc, "\t$addr"),
1202                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1203     bits<4> Rt;
1204     bits<17> addr;
1205     let Inst{31-26} = 0b111101;
1206     let Inst{25} = 0; // 0 for immediate form
1207     let Inst{24} = data;
1208     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1209     let Inst{22} = read;
1210     let Inst{21-20} = 0b01;
1211     let Inst{19-16} = addr{16-13};  // Rn
1212     let Inst{15-12} = 0b1111;
1213     let Inst{11-0}  = addr{11-0};   // imm12
1214   }
1215
1216   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1217                !strconcat(opc, "\t$shift"),
1218                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1219     bits<17> shift;
1220     let Inst{31-26} = 0b111101;
1221     let Inst{25} = 1; // 1 for register form
1222     let Inst{24} = data;
1223     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1224     let Inst{22} = read;
1225     let Inst{21-20} = 0b01;
1226     let Inst{19-16} = shift{16-13}; // Rn
1227     let Inst{15-12} = 0b1111;
1228     let Inst{11-0}  = shift{11-0};
1229   }
1230 }
1231
1232 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1233 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1234 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1235
1236 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1237                  "setend\t$end",
1238                  [/* For disassembly only; pattern left blank */]>,
1239                Requires<[IsARM]> {
1240   bits<1> end;
1241   let Inst{31-10} = 0b1111000100000001000000;
1242   let Inst{9} = end;
1243   let Inst{8-0} = 0;
1244 }
1245
1246 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1247              [/* For disassembly only; pattern left blank */]>,
1248           Requires<[IsARM, HasV7]> {
1249   bits<4> opt;
1250   let Inst{27-4} = 0b001100100000111100001111;
1251   let Inst{3-0} = opt;
1252 }
1253
1254 // A5.4 Permanently UNDEFINED instructions.
1255 let isBarrier = 1, isTerminator = 1 in
1256 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1257                "trap", [(trap)]>,
1258            Requires<[IsARM]> {
1259   let Inst = 0xe7ffdefe;
1260 }
1261
1262 // Address computation and loads and stores in PIC mode.
1263 let isNotDuplicable = 1 in {
1264 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1265                             Size4Bytes, IIC_iALUr,
1266                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1267
1268 let AddedComplexity = 10 in {
1269 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1270                             Size4Bytes, IIC_iLoad_r,
1271                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1272
1273 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1274                             Size4Bytes, IIC_iLoad_bh_r,
1275                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1276
1277 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1278                             Size4Bytes, IIC_iLoad_bh_r,
1279                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1280
1281 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1282                             Size4Bytes, IIC_iLoad_bh_r,
1283                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1284
1285 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1286                             Size4Bytes, IIC_iLoad_bh_r,
1287                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1288 }
1289 let AddedComplexity = 10 in {
1290 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1291       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1292
1293 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1294       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1295                                                    addrmodepc:$addr)]>;
1296
1297 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1298       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1299 }
1300 } // isNotDuplicable = 1
1301
1302
1303 // LEApcrel - Load a pc-relative address into a register without offending the
1304 // assembler.
1305 let neverHasSideEffects = 1, isReMaterializable = 1 in
1306 // The 'adr' mnemonic encodes differently if the label is before or after
1307 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1308 // know until then which form of the instruction will be used.
1309 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1310                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1311   bits<4> Rd;
1312   bits<12> label;
1313   let Inst{27-25} = 0b001;
1314   let Inst{20} = 0;
1315   let Inst{19-16} = 0b1111;
1316   let Inst{15-12} = Rd;
1317   let Inst{11-0} = label;
1318 }
1319 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1320                     Size4Bytes, IIC_iALUi, []>;
1321
1322 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1323                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1324                       Size4Bytes, IIC_iALUi, []>;
1325
1326 //===----------------------------------------------------------------------===//
1327 //  Control Flow Instructions.
1328 //
1329
1330 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1331   // ARMV4T and above
1332   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1333                   "bx", "\tlr", [(ARMretflag)]>,
1334                Requires<[IsARM, HasV4T]> {
1335     let Inst{27-0}  = 0b0001001011111111111100011110;
1336   }
1337
1338   // ARMV4 only
1339   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1340                   "mov", "\tpc, lr", [(ARMretflag)]>,
1341                Requires<[IsARM, NoV4T]> {
1342     let Inst{27-0} = 0b0001101000001111000000001110;
1343   }
1344 }
1345
1346 // Indirect branches
1347 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1348   // ARMV4T and above
1349   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1350                   [(brind GPR:$dst)]>,
1351               Requires<[IsARM, HasV4T]> {
1352     bits<4> dst;
1353     let Inst{31-4} = 0b1110000100101111111111110001;
1354     let Inst{3-0}  = dst;
1355   }
1356
1357   // For disassembly only.
1358   def BX_pred : AXI<(outs), (ins GPR:$dst, pred:$p), BrMiscFrm, IIC_Br,
1359                   "bx$p\t$dst", [/* pattern left blank */]>,
1360               Requires<[IsARM, HasV4T]> {
1361     bits<4> dst;
1362     let Inst{27-4} = 0b000100101111111111110001;
1363     let Inst{3-0}  = dst;
1364   }
1365 }
1366
1367 // All calls clobber the non-callee saved registers. SP is marked as
1368 // a use to prevent stack-pointer assignments that appear immediately
1369 // before calls from potentially appearing dead.
1370 let isCall = 1,
1371   // On non-Darwin platforms R9 is callee-saved.
1372   // FIXME:  Do we really need a non-predicated version? If so, it should
1373   // at least be a pseudo instruction expanding to the predicated version
1374   // at MC lowering time.
1375   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1376   Uses = [SP] in {
1377   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1378                 IIC_Br, "bl\t$func",
1379                 [(ARMcall tglobaladdr:$func)]>,
1380             Requires<[IsARM, IsNotDarwin]> {
1381     let Inst{31-28} = 0b1110;
1382     bits<24> func;
1383     let Inst{23-0} = func;
1384   }
1385
1386   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1387                    IIC_Br, "bl", "\t$func",
1388                    [(ARMcall_pred tglobaladdr:$func)]>,
1389                 Requires<[IsARM, IsNotDarwin]> {
1390     bits<24> func;
1391     let Inst{23-0} = func;
1392   }
1393
1394   // ARMv5T and above
1395   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1396                 IIC_Br, "blx\t$func",
1397                 [(ARMcall GPR:$func)]>,
1398             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1399     bits<4> func;
1400     let Inst{31-4} = 0b1110000100101111111111110011;
1401     let Inst{3-0}  = func;
1402   }
1403
1404   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1405                     IIC_Br, "blx", "\t$func",
1406                     [(ARMcall_pred GPR:$func)]>,
1407                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1408     bits<4> func;
1409     let Inst{27-4} = 0b000100101111111111110011;
1410     let Inst{3-0}  = func;
1411   }
1412
1413   // ARMv4T
1414   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1415   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1416                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1417                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1418
1419   // ARMv4
1420   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1421                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1422                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1423 }
1424
1425 let isCall = 1,
1426   // On Darwin R9 is call-clobbered.
1427   // R7 is marked as a use to prevent frame-pointer assignments from being
1428   // moved above / below calls.
1429   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1430   Uses = [R7, SP] in {
1431   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1432                 Size4Bytes, IIC_Br,
1433                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1434               Requires<[IsARM, IsDarwin]>;
1435
1436   def BLr9_pred : ARMPseudoExpand<(outs),
1437                    (ins bl_target:$func, pred:$p, variable_ops),
1438                    Size4Bytes, IIC_Br,
1439                    [(ARMcall_pred tglobaladdr:$func)],
1440                    (BL_pred bl_target:$func, pred:$p)>,
1441                   Requires<[IsARM, IsDarwin]>;
1442
1443   // ARMv5T and above
1444   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1445                 Size4Bytes, IIC_Br,
1446                 [(ARMcall GPR:$func)],
1447                 (BLX GPR:$func)>,
1448                Requires<[IsARM, HasV5T, IsDarwin]>;
1449
1450   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1451                 Size4Bytes, IIC_Br,
1452                 [(ARMcall_pred GPR:$func)],
1453                 (BLX_pred GPR:$func, pred:$p)>,
1454                    Requires<[IsARM, HasV5T, IsDarwin]>;
1455
1456   // ARMv4T
1457   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1458   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1459                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1460                   Requires<[IsARM, HasV4T, IsDarwin]>;
1461
1462   // ARMv4
1463   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1464                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1465                   Requires<[IsARM, NoV4T, IsDarwin]>;
1466 }
1467
1468 let isBranch = 1, isTerminator = 1 in {
1469   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1470   // a two-value operand where a dag node expects two operands. :(
1471   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1472                IIC_Br, "b", "\t$target",
1473                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1474     bits<24> target;
1475     let Inst{23-0} = target;
1476   }
1477
1478   let isBarrier = 1 in {
1479     // B is "predicable" since it's just a Bcc with an 'always' condition.
1480     let isPredicable = 1 in
1481     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1482     // should be sufficient.
1483     // FIXME: Is B really a Barrier? That doesn't seem right.
1484     def B : ARMPseudoExpand<(outs), (ins br_target:$target), Size4Bytes, IIC_Br,
1485                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1486
1487     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1488     def BR_JTr : ARMPseudoInst<(outs),
1489                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1490                       SizeSpecial, IIC_Br,
1491                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1492     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1493     // into i12 and rs suffixed versions.
1494     def BR_JTm : ARMPseudoInst<(outs),
1495                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1496                      SizeSpecial, IIC_Br,
1497                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1498                        imm:$id)]>;
1499     def BR_JTadd : ARMPseudoInst<(outs),
1500                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1501                    SizeSpecial, IIC_Br,
1502                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1503                      imm:$id)]>;
1504     } // isNotDuplicable = 1, isIndirectBranch = 1
1505   } // isBarrier = 1
1506
1507 }
1508
1509 // BLX (immediate) -- for disassembly only
1510 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1511                "blx\t$target", [/* pattern left blank */]>,
1512            Requires<[IsARM, HasV5T]> {
1513   let Inst{31-25} = 0b1111101;
1514   bits<25> target;
1515   let Inst{23-0} = target{24-1};
1516   let Inst{24} = target{0};
1517 }
1518
1519 // Branch and Exchange Jazelle -- for disassembly only
1520 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1521               [/* For disassembly only; pattern left blank */]> {
1522   let Inst{23-20} = 0b0010;
1523   //let Inst{19-8} = 0xfff;
1524   let Inst{7-4} = 0b0010;
1525 }
1526
1527 // Tail calls.
1528
1529 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1530   // Darwin versions.
1531   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1532       Uses = [SP] in {
1533     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1534                        IIC_Br, []>, Requires<[IsDarwin]>;
1535
1536     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1537                        IIC_Br, []>, Requires<[IsDarwin]>;
1538
1539     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1540                    Size4Bytes, IIC_Br, [],
1541                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1542                    Requires<[IsARM, IsDarwin]>;
1543
1544     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1545                    Size4Bytes, IIC_Br, [],
1546                    (BX GPR:$dst)>,
1547                    Requires<[IsARM, IsDarwin]>;
1548
1549   }
1550
1551   // Non-Darwin versions (the difference is R9).
1552   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1553       Uses = [SP] in {
1554     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1555                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1556
1557     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1558                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1559
1560     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1561                    Size4Bytes, IIC_Br, [],
1562                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1563                    Requires<[IsARM, IsNotDarwin]>;
1564
1565     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1566                      Size4Bytes, IIC_Br, [],
1567                      (BX GPR:$dst)>,
1568                      Requires<[IsARM, IsNotDarwin]>;
1569   }
1570 }
1571
1572
1573
1574
1575
1576 // Secure Monitor Call is a system instruction -- for disassembly only
1577 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1578               [/* For disassembly only; pattern left blank */]> {
1579   bits<4> opt;
1580   let Inst{23-4} = 0b01100000000000000111;
1581   let Inst{3-0} = opt;
1582 }
1583
1584 // Supervisor Call (Software Interrupt) -- for disassembly only
1585 let isCall = 1, Uses = [SP] in {
1586 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1587               [/* For disassembly only; pattern left blank */]> {
1588   bits<24> svc;
1589   let Inst{23-0} = svc;
1590 }
1591 }
1592 def : MnemonicAlias<"swi", "svc">;
1593
1594 // Store Return State is a system instruction -- for disassembly only
1595 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1596 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1597                 NoItinerary, "srs${amode}\tsp!, $mode",
1598                 [/* For disassembly only; pattern left blank */]> {
1599   let Inst{31-28} = 0b1111;
1600   let Inst{22-20} = 0b110; // W = 1
1601   let Inst{19-8} = 0xd05;
1602   let Inst{7-5} = 0b000;
1603 }
1604
1605 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1606                 NoItinerary, "srs${amode}\tsp, $mode",
1607                 [/* For disassembly only; pattern left blank */]> {
1608   let Inst{31-28} = 0b1111;
1609   let Inst{22-20} = 0b100; // W = 0
1610   let Inst{19-8} = 0xd05;
1611   let Inst{7-5} = 0b000;
1612 }
1613
1614 // Return From Exception is a system instruction -- for disassembly only
1615 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1616                 NoItinerary, "rfe${amode}\t$base!",
1617                 [/* For disassembly only; pattern left blank */]> {
1618   let Inst{31-28} = 0b1111;
1619   let Inst{22-20} = 0b011; // W = 1
1620   let Inst{15-0} = 0x0a00;
1621 }
1622
1623 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1624                 NoItinerary, "rfe${amode}\t$base",
1625                 [/* For disassembly only; pattern left blank */]> {
1626   let Inst{31-28} = 0b1111;
1627   let Inst{22-20} = 0b001; // W = 0
1628   let Inst{15-0} = 0x0a00;
1629 }
1630 } // isCodeGenOnly = 1
1631
1632 //===----------------------------------------------------------------------===//
1633 //  Load / store Instructions.
1634 //
1635
1636 // Load
1637
1638
1639 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1640                     UnOpFrag<(load node:$Src)>>;
1641 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1642                     UnOpFrag<(zextloadi8 node:$Src)>>;
1643 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1644                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1645 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1646                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1647
1648 // Special LDR for loads from non-pc-relative constpools.
1649 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1650     isReMaterializable = 1 in
1651 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1652                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1653                  []> {
1654   bits<4> Rt;
1655   bits<17> addr;
1656   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1657   let Inst{19-16} = 0b1111;
1658   let Inst{15-12} = Rt;
1659   let Inst{11-0}  = addr{11-0};   // imm12
1660 }
1661
1662 // Loads with zero extension
1663 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1664                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1665                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1666
1667 // Loads with sign extension
1668 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1669                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1670                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1671
1672 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1673                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1674                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1675
1676 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1677 // Load doubleword
1678 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1679                  (ins addrmode3:$addr), LdMiscFrm,
1680                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1681                  []>, Requires<[IsARM, HasV5TE]>;
1682 }
1683
1684 // Indexed loads
1685 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1686   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1687                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1688                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1689     // {17-14}  Rn
1690     // {13}     1 == Rm, 0 == imm12
1691     // {12}     isAdd
1692     // {11-0}   imm12/Rm
1693     bits<18> addr;
1694     let Inst{25} = addr{13};
1695     let Inst{23} = addr{12};
1696     let Inst{19-16} = addr{17-14};
1697     let Inst{11-0} = addr{11-0};
1698     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1699   }
1700   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1701                       (ins GPR:$Rn, am2offset:$offset),
1702                       IndexModePost, LdFrm, itin,
1703                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1704     // {13}     1 == Rm, 0 == imm12
1705     // {12}     isAdd
1706     // {11-0}   imm12/Rm
1707     bits<14> offset;
1708     bits<4> Rn;
1709     let Inst{25} = offset{13};
1710     let Inst{23} = offset{12};
1711     let Inst{19-16} = Rn;
1712     let Inst{11-0} = offset{11-0};
1713   }
1714 }
1715
1716 let mayLoad = 1, neverHasSideEffects = 1 in {
1717 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1718 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1719 }
1720
1721 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1722   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1723                         (ins addrmode3:$addr), IndexModePre,
1724                         LdMiscFrm, itin,
1725                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1726     bits<14> addr;
1727     let Inst{23}    = addr{8};      // U bit
1728     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1729     let Inst{19-16} = addr{12-9};   // Rn
1730     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1731     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1732   }
1733   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1734                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1735                         LdMiscFrm, itin,
1736                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1737     bits<10> offset;
1738     bits<4> Rn;
1739     let Inst{23}    = offset{8};      // U bit
1740     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1741     let Inst{19-16} = Rn;
1742     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1743     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1744   }
1745 }
1746
1747 let mayLoad = 1, neverHasSideEffects = 1 in {
1748 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1749 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1750 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1751 let hasExtraDefRegAllocReq = 1 in {
1752 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1753                           (ins addrmode3:$addr), IndexModePre,
1754                           LdMiscFrm, IIC_iLoad_d_ru,
1755                           "ldrd", "\t$Rt, $Rt2, $addr!",
1756                           "$addr.base = $Rn_wb", []> {
1757   bits<14> addr;
1758   let Inst{23}    = addr{8};      // U bit
1759   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1760   let Inst{19-16} = addr{12-9};   // Rn
1761   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1762   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1763 }
1764 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1765                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1766                           LdMiscFrm, IIC_iLoad_d_ru,
1767                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1768                           "$Rn = $Rn_wb", []> {
1769   bits<10> offset;
1770   bits<4> Rn;
1771   let Inst{23}    = offset{8};      // U bit
1772   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1773   let Inst{19-16} = Rn;
1774   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1775   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1776 }
1777 } // hasExtraDefRegAllocReq = 1
1778 } // mayLoad = 1, neverHasSideEffects = 1
1779
1780 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1781 let mayLoad = 1, neverHasSideEffects = 1 in {
1782 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1783                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1784                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1785   // {17-14}  Rn
1786   // {13}     1 == Rm, 0 == imm12
1787   // {12}     isAdd
1788   // {11-0}   imm12/Rm
1789   bits<18> addr;
1790   let Inst{25} = addr{13};
1791   let Inst{23} = addr{12};
1792   let Inst{21} = 1; // overwrite
1793   let Inst{19-16} = addr{17-14};
1794   let Inst{11-0} = addr{11-0};
1795   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1796 }
1797 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1798                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1799                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1800   // {17-14}  Rn
1801   // {13}     1 == Rm, 0 == imm12
1802   // {12}     isAdd
1803   // {11-0}   imm12/Rm
1804   bits<18> addr;
1805   let Inst{25} = addr{13};
1806   let Inst{23} = addr{12};
1807   let Inst{21} = 1; // overwrite
1808   let Inst{19-16} = addr{17-14};
1809   let Inst{11-0} = addr{11-0};
1810   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1811 }
1812 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1813              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1814              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1815   let Inst{21} = 1; // overwrite
1816 }
1817 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1818              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1819              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1820   let Inst{21} = 1; // overwrite
1821 }
1822 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1823              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1824              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1825   let Inst{21} = 1; // overwrite
1826 }
1827 }
1828
1829 // Store
1830
1831 // Stores with truncate
1832 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1833                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1834                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1835
1836 // Store doubleword
1837 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1838 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1839                StMiscFrm, IIC_iStore_d_r,
1840                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1841
1842 // Indexed stores
1843 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1844                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1845                      IndexModePre, StFrm, IIC_iStore_ru,
1846                      "str", "\t$Rt, [$Rn, $offset]!",
1847                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1848                      [(set GPR:$Rn_wb,
1849                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1850
1851 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1852                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1853                      IndexModePost, StFrm, IIC_iStore_ru,
1854                      "str", "\t$Rt, [$Rn], $offset",
1855                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1856                      [(set GPR:$Rn_wb,
1857                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1858
1859 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1860                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1861                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1862                      "strb", "\t$Rt, [$Rn, $offset]!",
1863                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1864                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1865                                         GPR:$Rn, am2offset:$offset))]>;
1866 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1867                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1868                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1869                      "strb", "\t$Rt, [$Rn], $offset",
1870                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1871                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1872                                         GPR:$Rn, am2offset:$offset))]>;
1873
1874 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1875                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1876                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1877                      "strh", "\t$Rt, [$Rn, $offset]!",
1878                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1879                      [(set GPR:$Rn_wb,
1880                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1881
1882 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1883                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1884                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1885                      "strh", "\t$Rt, [$Rn], $offset",
1886                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1887                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1888                                         GPR:$Rn, am3offset:$offset))]>;
1889
1890 // For disassembly only
1891 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1892 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1893                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1894                      StMiscFrm, IIC_iStore_d_ru,
1895                      "strd", "\t$src1, $src2, [$base, $offset]!",
1896                      "$base = $base_wb", []>;
1897
1898 // For disassembly only
1899 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1900                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1901                      StMiscFrm, IIC_iStore_d_ru,
1902                      "strd", "\t$src1, $src2, [$base], $offset",
1903                      "$base = $base_wb", []>;
1904 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1905
1906 // STRT, STRBT, and STRHT are for disassembly only.
1907
1908 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1909                      IndexModePost, StFrm, IIC_iStore_ru,
1910                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1911                      [/* For disassembly only; pattern left blank */]> {
1912   let Inst{21} = 1; // overwrite
1913   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1914 }
1915
1916 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1917                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1918                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1919                       [/* For disassembly only; pattern left blank */]> {
1920   let Inst{21} = 1; // overwrite
1921   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1922 }
1923
1924 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1925                     StMiscFrm, IIC_iStore_bh_ru,
1926                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1927                     [/* For disassembly only; pattern left blank */]> {
1928   let Inst{21} = 1; // overwrite
1929   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1930 }
1931
1932 //===----------------------------------------------------------------------===//
1933 //  Load / store multiple Instructions.
1934 //
1935
1936 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1937                          InstrItinClass itin, InstrItinClass itin_upd> {
1938   def IA :
1939     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1940          IndexModeNone, f, itin,
1941          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1942     let Inst{24-23} = 0b01;       // Increment After
1943     let Inst{21}    = 0;          // No writeback
1944     let Inst{20}    = L_bit;
1945   }
1946   def IA_UPD :
1947     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1948          IndexModeUpd, f, itin_upd,
1949          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1950     let Inst{24-23} = 0b01;       // Increment After
1951     let Inst{21}    = 1;          // Writeback
1952     let Inst{20}    = L_bit;
1953   }
1954   def DA :
1955     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1956          IndexModeNone, f, itin,
1957          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1958     let Inst{24-23} = 0b00;       // Decrement After
1959     let Inst{21}    = 0;          // No writeback
1960     let Inst{20}    = L_bit;
1961   }
1962   def DA_UPD :
1963     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1964          IndexModeUpd, f, itin_upd,
1965          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1966     let Inst{24-23} = 0b00;       // Decrement After
1967     let Inst{21}    = 1;          // Writeback
1968     let Inst{20}    = L_bit;
1969   }
1970   def DB :
1971     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1972          IndexModeNone, f, itin,
1973          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1974     let Inst{24-23} = 0b10;       // Decrement Before
1975     let Inst{21}    = 0;          // No writeback
1976     let Inst{20}    = L_bit;
1977   }
1978   def DB_UPD :
1979     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1980          IndexModeUpd, f, itin_upd,
1981          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1982     let Inst{24-23} = 0b10;       // Decrement Before
1983     let Inst{21}    = 1;          // Writeback
1984     let Inst{20}    = L_bit;
1985   }
1986   def IB :
1987     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1988          IndexModeNone, f, itin,
1989          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1990     let Inst{24-23} = 0b11;       // Increment Before
1991     let Inst{21}    = 0;          // No writeback
1992     let Inst{20}    = L_bit;
1993   }
1994   def IB_UPD :
1995     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1996          IndexModeUpd, f, itin_upd,
1997          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1998     let Inst{24-23} = 0b11;       // Increment Before
1999     let Inst{21}    = 1;          // Writeback
2000     let Inst{20}    = L_bit;
2001   }
2002 }
2003
2004 let neverHasSideEffects = 1 in {
2005
2006 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2007 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2008
2009 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2010 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2011
2012 } // neverHasSideEffects
2013
2014 // Load / Store Multiple Mnemonic Aliases
2015 def : MnemonicAlias<"ldmfd", "ldmia">;
2016 def : MnemonicAlias<"stmfd", "stmdb">;
2017 def : MnemonicAlias<"ldm", "ldmia">;
2018 def : MnemonicAlias<"stm", "stmia">;
2019
2020 // FIXME: remove when we have a way to marking a MI with these properties.
2021 // FIXME: Should pc be an implicit operand like PICADD, etc?
2022 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2023     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2024 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2025                                                  reglist:$regs, variable_ops),
2026                      Size4Bytes, IIC_iLoad_mBr, [],
2027                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2028       RegConstraint<"$Rn = $wb">;
2029
2030 //===----------------------------------------------------------------------===//
2031 //  Move Instructions.
2032 //
2033
2034 let neverHasSideEffects = 1 in
2035 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2036                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2037   bits<4> Rd;
2038   bits<4> Rm;
2039
2040   let Inst{19-16} = 0b0000;
2041   let Inst{11-4} = 0b00000000;
2042   let Inst{25} = 0;
2043   let Inst{3-0} = Rm;
2044   let Inst{15-12} = Rd;
2045 }
2046
2047 // A version for the smaller set of tail call registers.
2048 let neverHasSideEffects = 1 in
2049 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2050                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2051   bits<4> Rd;
2052   bits<4> Rm;
2053
2054   let Inst{11-4} = 0b00000000;
2055   let Inst{25} = 0;
2056   let Inst{3-0} = Rm;
2057   let Inst{15-12} = Rd;
2058 }
2059
2060 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2061                 DPSoRegFrm, IIC_iMOVsr,
2062                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2063                 UnaryDP {
2064   bits<4> Rd;
2065   bits<12> src;
2066   let Inst{15-12} = Rd;
2067   let Inst{19-16} = 0b0000;
2068   let Inst{11-0} = src;
2069   let Inst{25} = 0;
2070 }
2071
2072 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2073 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2074                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2075   bits<4> Rd;
2076   bits<12> imm;
2077   let Inst{25} = 1;
2078   let Inst{15-12} = Rd;
2079   let Inst{19-16} = 0b0000;
2080   let Inst{11-0} = imm;
2081 }
2082
2083 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2084 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2085                  DPFrm, IIC_iMOVi,
2086                  "movw", "\t$Rd, $imm",
2087                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2088                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2089   bits<4> Rd;
2090   bits<16> imm;
2091   let Inst{15-12} = Rd;
2092   let Inst{11-0}  = imm{11-0};
2093   let Inst{19-16} = imm{15-12};
2094   let Inst{20} = 0;
2095   let Inst{25} = 1;
2096 }
2097
2098 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2099                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2100
2101 let Constraints = "$src = $Rd" in {
2102 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2103                   DPFrm, IIC_iMOVi,
2104                   "movt", "\t$Rd, $imm",
2105                   [(set GPR:$Rd,
2106                         (or (and GPR:$src, 0xffff),
2107                             lo16AllZero:$imm))]>, UnaryDP,
2108                   Requires<[IsARM, HasV6T2]> {
2109   bits<4> Rd;
2110   bits<16> imm;
2111   let Inst{15-12} = Rd;
2112   let Inst{11-0}  = imm{11-0};
2113   let Inst{19-16} = imm{15-12};
2114   let Inst{20} = 0;
2115   let Inst{25} = 1;
2116 }
2117
2118 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2119                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2120
2121 } // Constraints
2122
2123 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2124       Requires<[IsARM, HasV6T2]>;
2125
2126 let Uses = [CPSR] in
2127 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2128                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2129                     Requires<[IsARM]>;
2130
2131 // These aren't really mov instructions, but we have to define them this way
2132 // due to flag operands.
2133
2134 let Defs = [CPSR] in {
2135 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2136                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2137                       Requires<[IsARM]>;
2138 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2139                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2140                       Requires<[IsARM]>;
2141 }
2142
2143 //===----------------------------------------------------------------------===//
2144 //  Extend Instructions.
2145 //
2146
2147 // Sign extenders
2148
2149 defm SXTB  : AI_ext_rrot<0b01101010,
2150                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2151 defm SXTH  : AI_ext_rrot<0b01101011,
2152                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2153
2154 defm SXTAB : AI_exta_rrot<0b01101010,
2155                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2156 defm SXTAH : AI_exta_rrot<0b01101011,
2157                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2158
2159 // For disassembly only
2160 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2161
2162 // For disassembly only
2163 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2164
2165 // Zero extenders
2166
2167 let AddedComplexity = 16 in {
2168 defm UXTB   : AI_ext_rrot<0b01101110,
2169                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2170 defm UXTH   : AI_ext_rrot<0b01101111,
2171                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2172 defm UXTB16 : AI_ext_rrot<0b01101100,
2173                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2174
2175 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2176 //        The transformation should probably be done as a combiner action
2177 //        instead so we can include a check for masking back in the upper
2178 //        eight bits of the source into the lower eight bits of the result.
2179 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2180 //               (UXTB16r_rot GPR:$Src, 24)>;
2181 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2182                (UXTB16r_rot GPR:$Src, 8)>;
2183
2184 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2185                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2186 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2187                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2188 }
2189
2190 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2191 // For disassembly only
2192 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2193
2194
2195 def SBFX  : I<(outs GPR:$Rd),
2196               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2197                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2198                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2199                Requires<[IsARM, HasV6T2]> {
2200   bits<4> Rd;
2201   bits<4> Rn;
2202   bits<5> lsb;
2203   bits<5> width;
2204   let Inst{27-21} = 0b0111101;
2205   let Inst{6-4}   = 0b101;
2206   let Inst{20-16} = width;
2207   let Inst{15-12} = Rd;
2208   let Inst{11-7}  = lsb;
2209   let Inst{3-0}   = Rn;
2210 }
2211
2212 def UBFX  : I<(outs GPR:$Rd),
2213               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2214                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2215                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2216                Requires<[IsARM, HasV6T2]> {
2217   bits<4> Rd;
2218   bits<4> Rn;
2219   bits<5> lsb;
2220   bits<5> width;
2221   let Inst{27-21} = 0b0111111;
2222   let Inst{6-4}   = 0b101;
2223   let Inst{20-16} = width;
2224   let Inst{15-12} = Rd;
2225   let Inst{11-7}  = lsb;
2226   let Inst{3-0}   = Rn;
2227 }
2228
2229 //===----------------------------------------------------------------------===//
2230 //  Arithmetic Instructions.
2231 //
2232
2233 defm ADD  : AsI1_bin_irs<0b0100, "add",
2234                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2235                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2236 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2237                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2238                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2239
2240 // ADD and SUB with 's' bit set.
2241 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2242                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2243                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2244 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2245                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2246                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2247
2248 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2249                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2250 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2251                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2252
2253 // ADC and SUBC with 's' bit set.
2254 let usesCustomInserter = 1 in {
2255 defm ADCS : AI1_adde_sube_s_irs<
2256               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2257 defm SBCS : AI1_adde_sube_s_irs<
2258               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2259 }
2260
2261 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2262                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2263                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2264   bits<4> Rd;
2265   bits<4> Rn;
2266   bits<12> imm;
2267   let Inst{25} = 1;
2268   let Inst{15-12} = Rd;
2269   let Inst{19-16} = Rn;
2270   let Inst{11-0} = imm;
2271 }
2272
2273 // The reg/reg form is only defined for the disassembler; for codegen it is
2274 // equivalent to SUBrr.
2275 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2276                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2277                  [/* For disassembly only; pattern left blank */]> {
2278   bits<4> Rd;
2279   bits<4> Rn;
2280   bits<4> Rm;
2281   let Inst{11-4} = 0b00000000;
2282   let Inst{25} = 0;
2283   let Inst{3-0} = Rm;
2284   let Inst{15-12} = Rd;
2285   let Inst{19-16} = Rn;
2286 }
2287
2288 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2289                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2290                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2291   bits<4> Rd;
2292   bits<4> Rn;
2293   bits<12> shift;
2294   let Inst{25} = 0;
2295   let Inst{11-0} = shift;
2296   let Inst{15-12} = Rd;
2297   let Inst{19-16} = Rn;
2298 }
2299
2300 // RSB with 's' bit set.
2301 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2302 let usesCustomInserter = 1 in {
2303 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2304                  Size4Bytes, IIC_iALUi,
2305                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2306 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2307                  Size4Bytes, IIC_iALUr,
2308                  [/* For disassembly only; pattern left blank */]>;
2309 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2310                  Size4Bytes, IIC_iALUsr,
2311                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2312 }
2313
2314 let Uses = [CPSR] in {
2315 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2316                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2317                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2318                  Requires<[IsARM]> {
2319   bits<4> Rd;
2320   bits<4> Rn;
2321   bits<12> imm;
2322   let Inst{25} = 1;
2323   let Inst{15-12} = Rd;
2324   let Inst{19-16} = Rn;
2325   let Inst{11-0} = imm;
2326 }
2327 // The reg/reg form is only defined for the disassembler; for codegen it is
2328 // equivalent to SUBrr.
2329 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2330                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2331                  [/* For disassembly only; pattern left blank */]> {
2332   bits<4> Rd;
2333   bits<4> Rn;
2334   bits<4> Rm;
2335   let Inst{11-4} = 0b00000000;
2336   let Inst{25} = 0;
2337   let Inst{3-0} = Rm;
2338   let Inst{15-12} = Rd;
2339   let Inst{19-16} = Rn;
2340 }
2341 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2342                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2343                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2344                  Requires<[IsARM]> {
2345   bits<4> Rd;
2346   bits<4> Rn;
2347   bits<12> shift;
2348   let Inst{25} = 0;
2349   let Inst{11-0} = shift;
2350   let Inst{15-12} = Rd;
2351   let Inst{19-16} = Rn;
2352 }
2353 }
2354
2355 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2356 let usesCustomInserter = 1, Uses = [CPSR] in {
2357 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2358                   Size4Bytes, IIC_iALUi,
2359                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2360 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2361                   Size4Bytes, IIC_iALUsr,
2362                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2363 }
2364
2365 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2366 // The assume-no-carry-in form uses the negation of the input since add/sub
2367 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2368 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2369 // details.
2370 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2371              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2372 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2373              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2374 // The with-carry-in form matches bitwise not instead of the negation.
2375 // Effectively, the inverse interpretation of the carry flag already accounts
2376 // for part of the negation.
2377 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2378              (SBCri  GPR:$src, so_imm_not:$imm)>;
2379 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2380              (SBCSri GPR:$src, so_imm_not:$imm)>;
2381
2382 // Note: These are implemented in C++ code, because they have to generate
2383 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2384 // cannot produce.
2385 // (mul X, 2^n+1) -> (add (X << n), X)
2386 // (mul X, 2^n-1) -> (rsb X, (X << n))
2387
2388 // ARM Arithmetic Instruction -- for disassembly only
2389 // GPR:$dst = GPR:$a op GPR:$b
2390 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2391           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2392           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2393   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2394   bits<4> Rn;
2395   bits<4> Rd;
2396   bits<4> Rm;
2397   let Inst{27-20} = op27_20;
2398   let Inst{11-4} = op11_4;
2399   let Inst{19-16} = Rn;
2400   let Inst{15-12} = Rd;
2401   let Inst{3-0}   = Rm;
2402 }
2403
2404 // Saturating add/subtract -- for disassembly only
2405
2406 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2407                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2408                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2409 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2410                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2411                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2412 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2413                   "\t$Rd, $Rm, $Rn">;
2414 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2415                   "\t$Rd, $Rm, $Rn">;
2416
2417 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2418 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2419 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2420 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2421 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2422 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2423 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2424 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2425 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2426 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2427 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2428 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2429
2430 // Signed/Unsigned add/subtract -- for disassembly only
2431
2432 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2433 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2434 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2435 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2436 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2437 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2438 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2439 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2440 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2441 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2442 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2443 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2444
2445 // Signed/Unsigned halving add/subtract -- for disassembly only
2446
2447 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2448 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2449 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2450 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2451 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2452 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2453 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2454 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2455 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2456 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2457 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2458 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2459
2460 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2461
2462 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2463                 MulFrm /* for convenience */, NoItinerary, "usad8",
2464                 "\t$Rd, $Rn, $Rm", []>,
2465              Requires<[IsARM, HasV6]> {
2466   bits<4> Rd;
2467   bits<4> Rn;
2468   bits<4> Rm;
2469   let Inst{27-20} = 0b01111000;
2470   let Inst{15-12} = 0b1111;
2471   let Inst{7-4} = 0b0001;
2472   let Inst{19-16} = Rd;
2473   let Inst{11-8} = Rm;
2474   let Inst{3-0} = Rn;
2475 }
2476 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2477                 MulFrm /* for convenience */, NoItinerary, "usada8",
2478                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2479              Requires<[IsARM, HasV6]> {
2480   bits<4> Rd;
2481   bits<4> Rn;
2482   bits<4> Rm;
2483   bits<4> Ra;
2484   let Inst{27-20} = 0b01111000;
2485   let Inst{7-4} = 0b0001;
2486   let Inst{19-16} = Rd;
2487   let Inst{15-12} = Ra;
2488   let Inst{11-8} = Rm;
2489   let Inst{3-0} = Rn;
2490 }
2491
2492 // Signed/Unsigned saturate -- for disassembly only
2493
2494 def SSAT : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$a, shift_imm:$sh),
2495               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2496               [/* For disassembly only; pattern left blank */]> {
2497   bits<4> Rd;
2498   bits<5> sat_imm;
2499   bits<4> Rn;
2500   bits<8> sh;
2501   let Inst{27-21} = 0b0110101;
2502   let Inst{5-4} = 0b01;
2503   let Inst{20-16} = sat_imm;
2504   let Inst{15-12} = Rd;
2505   let Inst{11-7} = sh{7-3};
2506   let Inst{6} = sh{0};
2507   let Inst{3-0} = Rn;
2508 }
2509
2510 def SSAT16 : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$Rn), SatFrm,
2511                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2512                 [/* For disassembly only; pattern left blank */]> {
2513   bits<4> Rd;
2514   bits<4> sat_imm;
2515   bits<4> Rn;
2516   let Inst{27-20} = 0b01101010;
2517   let Inst{11-4} = 0b11110011;
2518   let Inst{15-12} = Rd;
2519   let Inst{19-16} = sat_imm;
2520   let Inst{3-0} = Rn;
2521 }
2522
2523 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2524               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2525               [/* For disassembly only; pattern left blank */]> {
2526   bits<4> Rd;
2527   bits<5> sat_imm;
2528   bits<4> Rn;
2529   bits<8> sh;
2530   let Inst{27-21} = 0b0110111;
2531   let Inst{5-4} = 0b01;
2532   let Inst{15-12} = Rd;
2533   let Inst{11-7} = sh{7-3};
2534   let Inst{6} = sh{0};
2535   let Inst{20-16} = sat_imm;
2536   let Inst{3-0} = Rn;
2537 }
2538
2539 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2540                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2541                 [/* For disassembly only; pattern left blank */]> {
2542   bits<4> Rd;
2543   bits<4> sat_imm;
2544   bits<4> Rn;
2545   let Inst{27-20} = 0b01101110;
2546   let Inst{11-4} = 0b11110011;
2547   let Inst{15-12} = Rd;
2548   let Inst{19-16} = sat_imm;
2549   let Inst{3-0} = Rn;
2550 }
2551
2552 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2553 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2554
2555 //===----------------------------------------------------------------------===//
2556 //  Bitwise Instructions.
2557 //
2558
2559 defm AND   : AsI1_bin_irs<0b0000, "and",
2560                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2561                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2562 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2563                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2564                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2565 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2566                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2567                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2568 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2569                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2570                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2571
2572 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2573                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2574                "bfc", "\t$Rd, $imm", "$src = $Rd",
2575                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2576                Requires<[IsARM, HasV6T2]> {
2577   bits<4> Rd;
2578   bits<10> imm;
2579   let Inst{27-21} = 0b0111110;
2580   let Inst{6-0}   = 0b0011111;
2581   let Inst{15-12} = Rd;
2582   let Inst{11-7}  = imm{4-0}; // lsb
2583   let Inst{20-16} = imm{9-5}; // width
2584 }
2585
2586 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2587 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2588                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2589                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2590                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2591                                 bf_inv_mask_imm:$imm))]>,
2592                Requires<[IsARM, HasV6T2]> {
2593   bits<4> Rd;
2594   bits<4> Rn;
2595   bits<10> imm;
2596   let Inst{27-21} = 0b0111110;
2597   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2598   let Inst{15-12} = Rd;
2599   let Inst{11-7}  = imm{4-0}; // lsb
2600   let Inst{20-16} = imm{9-5}; // width
2601   let Inst{3-0}   = Rn;
2602 }
2603
2604 // GNU as only supports this form of bfi (w/ 4 arguments)
2605 let isAsmParserOnly = 1 in
2606 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2607                                    lsb_pos_imm:$lsb, width_imm:$width),
2608                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2609                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2610                []>, Requires<[IsARM, HasV6T2]> {
2611   bits<4> Rd;
2612   bits<4> Rn;
2613   bits<5> lsb;
2614   bits<5> width;
2615   let Inst{27-21} = 0b0111110;
2616   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2617   let Inst{15-12} = Rd;
2618   let Inst{11-7}  = lsb;
2619   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2620   let Inst{3-0}   = Rn;
2621 }
2622
2623 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2624                   "mvn", "\t$Rd, $Rm",
2625                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2626   bits<4> Rd;
2627   bits<4> Rm;
2628   let Inst{25} = 0;
2629   let Inst{19-16} = 0b0000;
2630   let Inst{11-4} = 0b00000000;
2631   let Inst{15-12} = Rd;
2632   let Inst{3-0} = Rm;
2633 }
2634 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2635                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2636                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2637   bits<4> Rd;
2638   bits<12> shift;
2639   let Inst{25} = 0;
2640   let Inst{19-16} = 0b0000;
2641   let Inst{15-12} = Rd;
2642   let Inst{11-0} = shift;
2643 }
2644 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2645 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2646                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2647                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2648   bits<4> Rd;
2649   bits<12> imm;
2650   let Inst{25} = 1;
2651   let Inst{19-16} = 0b0000;
2652   let Inst{15-12} = Rd;
2653   let Inst{11-0} = imm;
2654 }
2655
2656 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2657              (BICri GPR:$src, so_imm_not:$imm)>;
2658
2659 //===----------------------------------------------------------------------===//
2660 //  Multiply Instructions.
2661 //
2662 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2663              string opc, string asm, list<dag> pattern>
2664   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2665   bits<4> Rd;
2666   bits<4> Rm;
2667   bits<4> Rn;
2668   let Inst{19-16} = Rd;
2669   let Inst{11-8}  = Rm;
2670   let Inst{3-0}   = Rn;
2671 }
2672 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2673              string opc, string asm, list<dag> pattern>
2674   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2675   bits<4> RdLo;
2676   bits<4> RdHi;
2677   bits<4> Rm;
2678   bits<4> Rn;
2679   let Inst{19-16} = RdHi;
2680   let Inst{15-12} = RdLo;
2681   let Inst{11-8}  = Rm;
2682   let Inst{3-0}   = Rn;
2683 }
2684
2685 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2686 //        property. Remove them when it's possible to add those properties
2687 //        on an individual MachineInstr, not just an instuction description.
2688 let isCommutable = 1 in {
2689 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2690                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2691                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2692                    Requires<[IsARM, HasV6]> {
2693   let Inst{15-12} = 0b0000;
2694 }
2695
2696 let Constraints = "@earlyclobber $Rd" in
2697 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2698                                             pred:$p, cc_out:$s),
2699                           Size4Bytes, IIC_iMUL32,
2700                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2701                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2702                         Requires<[IsARM, NoV6]>;
2703 }
2704
2705 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2706                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2707                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2708                    Requires<[IsARM, HasV6]> {
2709   bits<4> Ra;
2710   let Inst{15-12} = Ra;
2711 }
2712
2713 let Constraints = "@earlyclobber $Rd" in
2714 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2715                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2716                           Size4Bytes, IIC_iMAC32,
2717                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2718                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2719                         Requires<[IsARM, NoV6]>;
2720
2721 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2722                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2723                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2724                    Requires<[IsARM, HasV6T2]> {
2725   bits<4> Rd;
2726   bits<4> Rm;
2727   bits<4> Rn;
2728   bits<4> Ra;
2729   let Inst{19-16} = Rd;
2730   let Inst{15-12} = Ra;
2731   let Inst{11-8}  = Rm;
2732   let Inst{3-0}   = Rn;
2733 }
2734
2735 // Extra precision multiplies with low / high results
2736 let neverHasSideEffects = 1 in {
2737 let isCommutable = 1 in {
2738 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2739                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2740                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2741                     Requires<[IsARM, HasV6]>;
2742
2743 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2744                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2745                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2746                     Requires<[IsARM, HasV6]>;
2747
2748 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2749 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2750                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2751                             Size4Bytes, IIC_iMUL64, [],
2752           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2753                            Requires<[IsARM, NoV6]>;
2754
2755 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2756                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2757                             Size4Bytes, IIC_iMUL64, [],
2758           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2759                            Requires<[IsARM, NoV6]>;
2760 }
2761 }
2762
2763 // Multiply + accumulate
2764 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2765                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2766                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2767                     Requires<[IsARM, HasV6]>;
2768 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2769                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2770                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2771                     Requires<[IsARM, HasV6]>;
2772
2773 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2774                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2775                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2776                     Requires<[IsARM, HasV6]> {
2777   bits<4> RdLo;
2778   bits<4> RdHi;
2779   bits<4> Rm;
2780   bits<4> Rn;
2781   let Inst{19-16} = RdLo;
2782   let Inst{15-12} = RdHi;
2783   let Inst{11-8}  = Rm;
2784   let Inst{3-0}   = Rn;
2785 }
2786
2787 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2788 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2789                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2790                               Size4Bytes, IIC_iMAC64, [],
2791           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2792                            Requires<[IsARM, NoV6]>;
2793 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2794                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2795                               Size4Bytes, IIC_iMAC64, [],
2796           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2797                            Requires<[IsARM, NoV6]>;
2798 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2799                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
2800                               Size4Bytes, IIC_iMAC64, [],
2801           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
2802                            Requires<[IsARM, NoV6]>;
2803 }
2804
2805 } // neverHasSideEffects
2806
2807 // Most significant word multiply
2808 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2809                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2810                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2811             Requires<[IsARM, HasV6]> {
2812   let Inst{15-12} = 0b1111;
2813 }
2814
2815 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2816                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2817                [/* For disassembly only; pattern left blank */]>,
2818             Requires<[IsARM, HasV6]> {
2819   let Inst{15-12} = 0b1111;
2820 }
2821
2822 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2823                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2824                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2825                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2826             Requires<[IsARM, HasV6]>;
2827
2828 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2829                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2830                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2831                [/* For disassembly only; pattern left blank */]>,
2832             Requires<[IsARM, HasV6]>;
2833
2834 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2835                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2836                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2837                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2838             Requires<[IsARM, HasV6]>;
2839
2840 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2841                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2842                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2843                [/* For disassembly only; pattern left blank */]>,
2844             Requires<[IsARM, HasV6]>;
2845
2846 multiclass AI_smul<string opc, PatFrag opnode> {
2847   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2848               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2849               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2850                                       (sext_inreg GPR:$Rm, i16)))]>,
2851            Requires<[IsARM, HasV5TE]>;
2852
2853   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2854               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2855               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2856                                       (sra GPR:$Rm, (i32 16))))]>,
2857            Requires<[IsARM, HasV5TE]>;
2858
2859   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2860               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2861               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2862                                       (sext_inreg GPR:$Rm, i16)))]>,
2863            Requires<[IsARM, HasV5TE]>;
2864
2865   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2866               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2867               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2868                                       (sra GPR:$Rm, (i32 16))))]>,
2869             Requires<[IsARM, HasV5TE]>;
2870
2871   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2872               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2873               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2874                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2875            Requires<[IsARM, HasV5TE]>;
2876
2877   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2878               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2879               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2880                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2881             Requires<[IsARM, HasV5TE]>;
2882 }
2883
2884
2885 multiclass AI_smla<string opc, PatFrag opnode> {
2886   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2887               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2888               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2889               [(set GPR:$Rd, (add GPR:$Ra,
2890                                (opnode (sext_inreg GPR:$Rn, i16),
2891                                        (sext_inreg GPR:$Rm, i16))))]>,
2892            Requires<[IsARM, HasV5TE]>;
2893
2894   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2895               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2896               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2897               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2898                                                    (sra GPR:$Rm, (i32 16)))))]>,
2899            Requires<[IsARM, HasV5TE]>;
2900
2901   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2902               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2903               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2904               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2905                                                 (sext_inreg GPR:$Rm, i16))))]>,
2906            Requires<[IsARM, HasV5TE]>;
2907
2908   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2909               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2910               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2911              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2912                                                    (sra GPR:$Rm, (i32 16)))))]>,
2913             Requires<[IsARM, HasV5TE]>;
2914
2915   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2916               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2917               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2918               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2919                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2920            Requires<[IsARM, HasV5TE]>;
2921
2922   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2923               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2924               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2925               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2926                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2927             Requires<[IsARM, HasV5TE]>;
2928 }
2929
2930 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2931 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2932
2933 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2934 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2935                       (ins GPR:$Rn, GPR:$Rm),
2936                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2937                       [/* For disassembly only; pattern left blank */]>,
2938               Requires<[IsARM, HasV5TE]>;
2939
2940 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2941                       (ins GPR:$Rn, GPR:$Rm),
2942                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2943                       [/* For disassembly only; pattern left blank */]>,
2944               Requires<[IsARM, HasV5TE]>;
2945
2946 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2947                       (ins GPR:$Rn, GPR:$Rm),
2948                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2949                       [/* For disassembly only; pattern left blank */]>,
2950               Requires<[IsARM, HasV5TE]>;
2951
2952 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2953                       (ins GPR:$Rn, GPR:$Rm),
2954                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2955                       [/* For disassembly only; pattern left blank */]>,
2956               Requires<[IsARM, HasV5TE]>;
2957
2958 // Helper class for AI_smld -- for disassembly only
2959 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2960                     InstrItinClass itin, string opc, string asm>
2961   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2962   bits<4> Rn;
2963   bits<4> Rm;
2964   let Inst{4}     = 1;
2965   let Inst{5}     = swap;
2966   let Inst{6}     = sub;
2967   let Inst{7}     = 0;
2968   let Inst{21-20} = 0b00;
2969   let Inst{22}    = long;
2970   let Inst{27-23} = 0b01110;
2971   let Inst{11-8}  = Rm;
2972   let Inst{3-0}   = Rn;
2973 }
2974 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2975                 InstrItinClass itin, string opc, string asm>
2976   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2977   bits<4> Rd;
2978   let Inst{15-12} = 0b1111;
2979   let Inst{19-16} = Rd;
2980 }
2981 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2982                 InstrItinClass itin, string opc, string asm>
2983   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2984   bits<4> Ra;
2985   let Inst{15-12} = Ra;
2986 }
2987 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2988                   InstrItinClass itin, string opc, string asm>
2989   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2990   bits<4> RdLo;
2991   bits<4> RdHi;
2992   let Inst{19-16} = RdHi;
2993   let Inst{15-12} = RdLo;
2994 }
2995
2996 multiclass AI_smld<bit sub, string opc> {
2997
2998   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2999                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3000
3001   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3002                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3003
3004   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3005                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3006                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3007
3008   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3009                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3010                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3011
3012 }
3013
3014 defm SMLA : AI_smld<0, "smla">;
3015 defm SMLS : AI_smld<1, "smls">;
3016
3017 multiclass AI_sdml<bit sub, string opc> {
3018
3019   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3020                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3021   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3022                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3023 }
3024
3025 defm SMUA : AI_sdml<0, "smua">;
3026 defm SMUS : AI_sdml<1, "smus">;
3027
3028 //===----------------------------------------------------------------------===//
3029 //  Misc. Arithmetic Instructions.
3030 //
3031
3032 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3033               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3034               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3035
3036 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3037               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3038               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3039            Requires<[IsARM, HasV6T2]>;
3040
3041 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3042               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3043               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3044
3045 let AddedComplexity = 5 in
3046 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3047                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3048                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3049                Requires<[IsARM, HasV6]>;
3050
3051 let AddedComplexity = 5 in
3052 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3053                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3054                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3055                Requires<[IsARM, HasV6]>;
3056
3057 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3058                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3059                (REVSH GPR:$Rm)>;
3060
3061 def lsl_shift_imm : SDNodeXForm<imm, [{
3062   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3063   return CurDAG->getTargetConstant(Sh, MVT::i32);
3064 }]>;
3065
3066 def lsl_amt : ImmLeaf<i32, [{
3067   return Imm > 0 && Imm < 32;
3068 }], lsl_shift_imm>;
3069
3070 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3071                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3072                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3073                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3074                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3075                                        0xFFFF0000)))]>,
3076                Requires<[IsARM, HasV6]>;
3077
3078 // Alternate cases for PKHBT where identities eliminate some nodes.
3079 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3080                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3081 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3082                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3083
3084 def asr_shift_imm : SDNodeXForm<imm, [{
3085   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3086   return CurDAG->getTargetConstant(Sh, MVT::i32);
3087 }]>;
3088
3089 def asr_amt : ImmLeaf<i32, [{
3090   return Imm > 0 && Imm <= 32;
3091 }], asr_shift_imm>;
3092
3093 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3094 // will match the pattern below.
3095 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3096                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3097                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3098                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3099                                   (and (sra GPR:$Rm, asr_amt:$sh),
3100                                        0xFFFF)))]>,
3101                Requires<[IsARM, HasV6]>;
3102
3103 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3104 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3105 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3106                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3107 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3108                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3109                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3110
3111 //===----------------------------------------------------------------------===//
3112 //  Comparison Instructions...
3113 //
3114
3115 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3116                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3117                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3118
3119 // ARMcmpZ can re-use the above instruction definitions.
3120 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3121              (CMPri   GPR:$src, so_imm:$imm)>;
3122 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3123              (CMPrr   GPR:$src, GPR:$rhs)>;
3124 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3125              (CMPrs   GPR:$src, so_reg:$rhs)>;
3126
3127 // FIXME: We have to be careful when using the CMN instruction and comparison
3128 // with 0. One would expect these two pieces of code should give identical
3129 // results:
3130 //
3131 //   rsbs r1, r1, 0
3132 //   cmp  r0, r1
3133 //   mov  r0, #0
3134 //   it   ls
3135 //   mov  r0, #1
3136 //
3137 // and:
3138 //
3139 //   cmn  r0, r1
3140 //   mov  r0, #0
3141 //   it   ls
3142 //   mov  r0, #1
3143 //
3144 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3145 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3146 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3147 // value of r0 and the carry bit (because the "carry bit" parameter to
3148 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3149 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3150 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3151 // parameter to AddWithCarry is defined as 0).
3152 //
3153 // When x is 0 and unsigned:
3154 //
3155 //    x = 0
3156 //   ~x = 0xFFFF FFFF
3157 //   ~x + 1 = 0x1 0000 0000
3158 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3159 //
3160 // Therefore, we should disable CMN when comparing against zero, until we can
3161 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3162 // when it's a comparison which doesn't look at the 'carry' flag).
3163 //
3164 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3165 //
3166 // This is related to <rdar://problem/7569620>.
3167 //
3168 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3169 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3170
3171 // Note that TST/TEQ don't set all the same flags that CMP does!
3172 defm TST  : AI1_cmp_irs<0b1000, "tst",
3173                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3174                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3175 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3176                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3177                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3178
3179 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3180                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3181                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3182
3183 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3184 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3185
3186 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3187              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3188
3189 // Pseudo i64 compares for some floating point compares.
3190 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3191     Defs = [CPSR] in {
3192 def BCCi64 : PseudoInst<(outs),
3193     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3194      IIC_Br,
3195     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3196
3197 def BCCZi64 : PseudoInst<(outs),
3198      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3199     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3200 } // usesCustomInserter
3201
3202
3203 // Conditional moves
3204 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3205 // a two-value operand where a dag node expects two operands. :(
3206 let neverHasSideEffects = 1 in {
3207 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3208                            Size4Bytes, IIC_iCMOVr,
3209   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3210       RegConstraint<"$false = $Rd">;
3211 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3212                            (ins GPR:$false, so_reg:$shift, pred:$p),
3213                            Size4Bytes, IIC_iCMOVsr,
3214   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3215       RegConstraint<"$false = $Rd">;
3216
3217 let isMoveImm = 1 in
3218 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3219                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3220                              Size4Bytes, IIC_iMOVi,
3221                              []>,
3222       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3223
3224 let isMoveImm = 1 in
3225 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3226                            (ins GPR:$false, so_imm:$imm, pred:$p),
3227                            Size4Bytes, IIC_iCMOVi,
3228    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3229       RegConstraint<"$false = $Rd">;
3230
3231 // Two instruction predicate mov immediate.
3232 let isMoveImm = 1 in
3233 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3234                                 (ins GPR:$false, i32imm:$src, pred:$p),
3235                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3236
3237 let isMoveImm = 1 in
3238 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3239                            (ins GPR:$false, so_imm:$imm, pred:$p),
3240                            Size4Bytes, IIC_iCMOVi,
3241  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3242                 RegConstraint<"$false = $Rd">;
3243 } // neverHasSideEffects
3244
3245 //===----------------------------------------------------------------------===//
3246 // Atomic operations intrinsics
3247 //
3248
3249 def memb_opt : Operand<i32> {
3250   let PrintMethod = "printMemBOption";
3251   let ParserMatchClass = MemBarrierOptOperand;
3252 }
3253
3254 // memory barriers protect the atomic sequences
3255 let hasSideEffects = 1 in {
3256 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3257                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3258                 Requires<[IsARM, HasDB]> {
3259   bits<4> opt;
3260   let Inst{31-4} = 0xf57ff05;
3261   let Inst{3-0} = opt;
3262 }
3263 }
3264
3265 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3266                 "dsb", "\t$opt",
3267                 [/* For disassembly only; pattern left blank */]>,
3268                 Requires<[IsARM, HasDB]> {
3269   bits<4> opt;
3270   let Inst{31-4} = 0xf57ff04;
3271   let Inst{3-0} = opt;
3272 }
3273
3274 // ISB has only full system option -- for disassembly only
3275 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3276                 Requires<[IsARM, HasDB]> {
3277   let Inst{31-4} = 0xf57ff06;
3278   let Inst{3-0} = 0b1111;
3279 }
3280
3281 let usesCustomInserter = 1 in {
3282   let Uses = [CPSR] in {
3283     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3284       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3285       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3286     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3287       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3288       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3289     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3290       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3291       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3292     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3293       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3294       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3295     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3296       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3297       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3298     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3300       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3301     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3302       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3303       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3304     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3305       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3306       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3307     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3308       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3309       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3310     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3311       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3312       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3313     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3314       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3315       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3316     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3317       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3318       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3319     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3320       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3321       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3322     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3323       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3324       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3325     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3327       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3328     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3329       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3330       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3331     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3332       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3333       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3334     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3336       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3337     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3338       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3339       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3340     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3342       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3343     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3345       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3346     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3348       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3349     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3350       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3351       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3352     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3353       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3354       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3355     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3356       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3357       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3358     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3359       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3360       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3361     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3362       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3363       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3364     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3365       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3366       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3367     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3368       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3369       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3370     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3371       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3372       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3373
3374     def ATOMIC_SWAP_I8 : PseudoInst<
3375       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3376       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3377     def ATOMIC_SWAP_I16 : PseudoInst<
3378       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3379       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3380     def ATOMIC_SWAP_I32 : PseudoInst<
3381       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3382       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3383
3384     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3385       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3386       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3387     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3388       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3389       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3390     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3391       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3392       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3393 }
3394 }
3395
3396 let mayLoad = 1 in {
3397 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3398                     "ldrexb", "\t$Rt, $addr", []>;
3399 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3400                     "ldrexh", "\t$Rt, $addr", []>;
3401 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3402                     "ldrex", "\t$Rt, $addr", []>;
3403 let hasExtraDefRegAllocReq = 1 in
3404   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3405                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3406 }
3407
3408 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3409 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3410                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3411 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3412                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3413 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3414                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3415 }
3416
3417 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3418 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3419                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3420                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3421
3422 // Clear-Exclusive is for disassembly only.
3423 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3424                 [/* For disassembly only; pattern left blank */]>,
3425             Requires<[IsARM, HasV7]>  {
3426   let Inst{31-0} = 0b11110101011111111111000000011111;
3427 }
3428
3429 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3430 let mayLoad = 1 in {
3431 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3432              [/* For disassembly only; pattern left blank */]>;
3433 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3434              [/* For disassembly only; pattern left blank */]>;
3435 }
3436
3437 //===----------------------------------------------------------------------===//
3438 // Coprocessor Instructions.
3439 //
3440
3441 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3442             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3443             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3444             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3445                           imm:$CRm, imm:$opc2)]> {
3446   bits<4> opc1;
3447   bits<4> CRn;
3448   bits<4> CRd;
3449   bits<4> cop;
3450   bits<3> opc2;
3451   bits<4> CRm;
3452
3453   let Inst{3-0}   = CRm;
3454   let Inst{4}     = 0;
3455   let Inst{7-5}   = opc2;
3456   let Inst{11-8}  = cop;
3457   let Inst{15-12} = CRd;
3458   let Inst{19-16} = CRn;
3459   let Inst{23-20} = opc1;
3460 }
3461
3462 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3463                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3464                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3465                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3466                               imm:$CRm, imm:$opc2)]> {
3467   let Inst{31-28} = 0b1111;
3468   bits<4> opc1;
3469   bits<4> CRn;
3470   bits<4> CRd;
3471   bits<4> cop;
3472   bits<3> opc2;
3473   bits<4> CRm;
3474
3475   let Inst{3-0}   = CRm;
3476   let Inst{4}     = 0;
3477   let Inst{7-5}   = opc2;
3478   let Inst{11-8}  = cop;
3479   let Inst{15-12} = CRd;
3480   let Inst{19-16} = CRn;
3481   let Inst{23-20} = opc1;
3482 }
3483
3484 class ACI<dag oops, dag iops, string opc, string asm,
3485           IndexMode im = IndexModeNone>
3486   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3487          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3488   let Inst{27-25} = 0b110;
3489 }
3490
3491 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3492
3493   def _OFFSET : ACI<(outs),
3494       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3495       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3496     let Inst{31-28} = op31_28;
3497     let Inst{24} = 1; // P = 1
3498     let Inst{21} = 0; // W = 0
3499     let Inst{22} = 0; // D = 0
3500     let Inst{20} = load;
3501   }
3502
3503   def _PRE : ACI<(outs),
3504       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3505       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3506     let Inst{31-28} = op31_28;
3507     let Inst{24} = 1; // P = 1
3508     let Inst{21} = 1; // W = 1
3509     let Inst{22} = 0; // D = 0
3510     let Inst{20} = load;
3511   }
3512
3513   def _POST : ACI<(outs),
3514       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3515       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3516     let Inst{31-28} = op31_28;
3517     let Inst{24} = 0; // P = 0
3518     let Inst{21} = 1; // W = 1
3519     let Inst{22} = 0; // D = 0
3520     let Inst{20} = load;
3521   }
3522
3523   def _OPTION : ACI<(outs),
3524       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3525             ops),
3526       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3527     let Inst{31-28} = op31_28;
3528     let Inst{24} = 0; // P = 0
3529     let Inst{23} = 1; // U = 1
3530     let Inst{21} = 0; // W = 0
3531     let Inst{22} = 0; // D = 0
3532     let Inst{20} = load;
3533   }
3534
3535   def L_OFFSET : ACI<(outs),
3536       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3537       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3538     let Inst{31-28} = op31_28;
3539     let Inst{24} = 1; // P = 1
3540     let Inst{21} = 0; // W = 0
3541     let Inst{22} = 1; // D = 1
3542     let Inst{20} = load;
3543   }
3544
3545   def L_PRE : ACI<(outs),
3546       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3547       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3548       IndexModePre> {
3549     let Inst{31-28} = op31_28;
3550     let Inst{24} = 1; // P = 1
3551     let Inst{21} = 1; // W = 1
3552     let Inst{22} = 1; // D = 1
3553     let Inst{20} = load;
3554   }
3555
3556   def L_POST : ACI<(outs),
3557       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3558       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3559       IndexModePost> {
3560     let Inst{31-28} = op31_28;
3561     let Inst{24} = 0; // P = 0
3562     let Inst{21} = 1; // W = 1
3563     let Inst{22} = 1; // D = 1
3564     let Inst{20} = load;
3565   }
3566
3567   def L_OPTION : ACI<(outs),
3568       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3569             ops),
3570       !strconcat(!strconcat(opc, "l"), cond),
3571       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3572     let Inst{31-28} = op31_28;
3573     let Inst{24} = 0; // P = 0
3574     let Inst{23} = 1; // U = 1
3575     let Inst{21} = 0; // W = 0
3576     let Inst{22} = 1; // D = 1
3577     let Inst{20} = load;
3578   }
3579 }
3580
3581 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3582 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3583 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3584 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3585
3586 //===----------------------------------------------------------------------===//
3587 // Move between coprocessor and ARM core register -- for disassembly only
3588 //
3589
3590 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3591                 list<dag> pattern>
3592   : ABI<0b1110, oops, iops, NoItinerary, opc,
3593         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3594   let Inst{20} = direction;
3595   let Inst{4} = 1;
3596
3597   bits<4> Rt;
3598   bits<4> cop;
3599   bits<3> opc1;
3600   bits<3> opc2;
3601   bits<4> CRm;
3602   bits<4> CRn;
3603
3604   let Inst{15-12} = Rt;
3605   let Inst{11-8}  = cop;
3606   let Inst{23-21} = opc1;
3607   let Inst{7-5}   = opc2;
3608   let Inst{3-0}   = CRm;
3609   let Inst{19-16} = CRn;
3610 }
3611
3612 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3613                     (outs),
3614                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3615                          c_imm:$CRm, i32imm:$opc2),
3616                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3617                                   imm:$CRm, imm:$opc2)]>;
3618 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3619                     (outs GPR:$Rt),
3620                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3621                          i32imm:$opc2), []>;
3622
3623 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3624              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3625
3626 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3627                  list<dag> pattern>
3628   : ABXI<0b1110, oops, iops, NoItinerary,
3629          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3630   let Inst{31-28} = 0b1111;
3631   let Inst{20} = direction;
3632   let Inst{4} = 1;
3633
3634   bits<4> Rt;
3635   bits<4> cop;
3636   bits<3> opc1;
3637   bits<3> opc2;
3638   bits<4> CRm;
3639   bits<4> CRn;
3640
3641   let Inst{15-12} = Rt;
3642   let Inst{11-8}  = cop;
3643   let Inst{23-21} = opc1;
3644   let Inst{7-5}   = opc2;
3645   let Inst{3-0}   = CRm;
3646   let Inst{19-16} = CRn;
3647 }
3648
3649 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3650                       (outs),
3651                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3652                            c_imm:$CRm, i32imm:$opc2),
3653                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3654                                      imm:$CRm, imm:$opc2)]>;
3655 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3656                       (outs GPR:$Rt),
3657                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3658                            i32imm:$opc2), []>;
3659
3660 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3661                               imm:$CRm, imm:$opc2),
3662                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3663
3664 class MovRRCopro<string opc, bit direction,
3665                  list<dag> pattern = [/* For disassembly only */]>
3666   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3667         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3668         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3669   let Inst{23-21} = 0b010;
3670   let Inst{20} = direction;
3671
3672   bits<4> Rt;
3673   bits<4> Rt2;
3674   bits<4> cop;
3675   bits<4> opc1;
3676   bits<4> CRm;
3677
3678   let Inst{15-12} = Rt;
3679   let Inst{19-16} = Rt2;
3680   let Inst{11-8}  = cop;
3681   let Inst{7-4}   = opc1;
3682   let Inst{3-0}   = CRm;
3683 }
3684
3685 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3686                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3687                                      imm:$CRm)]>;
3688 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3689
3690 class MovRRCopro2<string opc, bit direction,
3691                   list<dag> pattern = [/* For disassembly only */]>
3692   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3693          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3694          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3695   let Inst{31-28} = 0b1111;
3696   let Inst{23-21} = 0b010;
3697   let Inst{20} = direction;
3698
3699   bits<4> Rt;
3700   bits<4> Rt2;
3701   bits<4> cop;
3702   bits<4> opc1;
3703   bits<4> CRm;
3704
3705   let Inst{15-12} = Rt;
3706   let Inst{19-16} = Rt2;
3707   let Inst{11-8}  = cop;
3708   let Inst{7-4}   = opc1;
3709   let Inst{3-0}   = CRm;
3710 }
3711
3712 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3713                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3714                                         imm:$CRm)]>;
3715 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3716
3717 //===----------------------------------------------------------------------===//
3718 // Move between special register and ARM core register -- for disassembly only
3719 //
3720
3721 // Move to ARM core register from Special Register
3722 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3723               [/* For disassembly only; pattern left blank */]> {
3724   bits<4> Rd;
3725   let Inst{23-16} = 0b00001111;
3726   let Inst{15-12} = Rd;
3727   let Inst{7-4} = 0b0000;
3728 }
3729
3730 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3731               [/* For disassembly only; pattern left blank */]> {
3732   bits<4> Rd;
3733   let Inst{23-16} = 0b01001111;
3734   let Inst{15-12} = Rd;
3735   let Inst{7-4} = 0b0000;
3736 }
3737
3738 // Move from ARM core register to Special Register
3739 //
3740 // No need to have both system and application versions, the encodings are the
3741 // same and the assembly parser has no way to distinguish between them. The mask
3742 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3743 // the mask with the fields to be accessed in the special register.
3744 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3745               "msr", "\t$mask, $Rn",
3746               [/* For disassembly only; pattern left blank */]> {
3747   bits<5> mask;
3748   bits<4> Rn;
3749
3750   let Inst{23} = 0;
3751   let Inst{22} = mask{4}; // R bit
3752   let Inst{21-20} = 0b10;
3753   let Inst{19-16} = mask{3-0};
3754   let Inst{15-12} = 0b1111;
3755   let Inst{11-4} = 0b00000000;
3756   let Inst{3-0} = Rn;
3757 }
3758
3759 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3760                "msr", "\t$mask, $a",
3761                [/* For disassembly only; pattern left blank */]> {
3762   bits<5> mask;
3763   bits<12> a;
3764
3765   let Inst{23} = 0;
3766   let Inst{22} = mask{4}; // R bit
3767   let Inst{21-20} = 0b10;
3768   let Inst{19-16} = mask{3-0};
3769   let Inst{15-12} = 0b1111;
3770   let Inst{11-0} = a;
3771 }
3772
3773 //===----------------------------------------------------------------------===//
3774 // TLS Instructions
3775 //
3776
3777 // __aeabi_read_tp preserves the registers r1-r3.
3778 // This is a pseudo inst so that we can get the encoding right,
3779 // complete with fixup for the aeabi_read_tp function.
3780 let isCall = 1,
3781   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3782   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3783                [(set R0, ARMthread_pointer)]>;
3784 }
3785
3786 //===----------------------------------------------------------------------===//
3787 // SJLJ Exception handling intrinsics
3788 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3789 //   address and save #0 in R0 for the non-longjmp case.
3790 //   Since by its nature we may be coming from some other function to get
3791 //   here, and we're using the stack frame for the containing function to
3792 //   save/restore registers, we can't keep anything live in regs across
3793 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3794 //   when we get here from a longjmp(). We force everything out of registers
3795 //   except for our own input by listing the relevant registers in Defs. By
3796 //   doing so, we also cause the prologue/epilogue code to actively preserve
3797 //   all of the callee-saved resgisters, which is exactly what we want.
3798 //   A constant value is passed in $val, and we use the location as a scratch.
3799 //
3800 // These are pseudo-instructions and are lowered to individual MC-insts, so
3801 // no encoding information is necessary.
3802 let Defs =
3803   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3804     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3805   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3806                                NoItinerary,
3807                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3808                            Requires<[IsARM, HasVFP2]>;
3809 }
3810
3811 let Defs =
3812   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3813   hasSideEffects = 1, isBarrier = 1 in {
3814   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3815                                    NoItinerary,
3816                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3817                                 Requires<[IsARM, NoVFP]>;
3818 }
3819
3820 // FIXME: Non-Darwin version(s)
3821 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3822     Defs = [ R7, LR, SP ] in {
3823 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3824                              NoItinerary,
3825                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3826                                 Requires<[IsARM, IsDarwin]>;
3827 }
3828
3829 // eh.sjlj.dispatchsetup pseudo-instruction.
3830 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3831 // handled when the pseudo is expanded (which happens before any passes
3832 // that need the instruction size).
3833 let isBarrier = 1, hasSideEffects = 1 in
3834 def Int_eh_sjlj_dispatchsetup :
3835  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3836             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3837               Requires<[IsDarwin]>;
3838
3839 //===----------------------------------------------------------------------===//
3840 // Non-Instruction Patterns
3841 //
3842
3843 // ARMv4 indirect branch using (MOVr PC, dst)
3844 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
3845   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
3846                     Size4Bytes, IIC_Br, [(brind GPR:$dst)],
3847                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
3848                   Requires<[IsARM, NoV4T]>;
3849
3850 // Large immediate handling.
3851
3852 // 32-bit immediate using two piece so_imms or movw + movt.
3853 // This is a single pseudo instruction, the benefit is that it can be remat'd
3854 // as a single unit instead of having to handle reg inputs.
3855 // FIXME: Remove this when we can do generalized remat.
3856 let isReMaterializable = 1, isMoveImm = 1 in
3857 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3858                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3859                            Requires<[IsARM]>;
3860
3861 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3862 // It also makes it possible to rematerialize the instructions.
3863 // FIXME: Remove this when we can do generalized remat and when machine licm
3864 // can properly the instructions.
3865 let isReMaterializable = 1 in {
3866 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3867                               IIC_iMOVix2addpc,
3868                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3869                         Requires<[IsARM, UseMovt]>;
3870
3871 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3872                              IIC_iMOVix2,
3873                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3874                         Requires<[IsARM, UseMovt]>;
3875
3876 let AddedComplexity = 10 in
3877 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3878                                 IIC_iMOVix2ld,
3879                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3880                     Requires<[IsARM, UseMovt]>;
3881 } // isReMaterializable
3882
3883 // ConstantPool, GlobalAddress, and JumpTable
3884 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3885             Requires<[IsARM, DontUseMovt]>;
3886 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3887 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3888             Requires<[IsARM, UseMovt]>;
3889 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3890              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3891
3892 // TODO: add,sub,and, 3-instr forms?
3893
3894 // Tail calls
3895 def : ARMPat<(ARMtcret tcGPR:$dst),
3896           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3897
3898 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3899           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3900
3901 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3902           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3903
3904 def : ARMPat<(ARMtcret tcGPR:$dst),
3905           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3906
3907 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3908           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3909
3910 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3911           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3912
3913 // Direct calls
3914 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3915       Requires<[IsARM, IsNotDarwin]>;
3916 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3917       Requires<[IsARM, IsDarwin]>;
3918
3919 // zextload i1 -> zextload i8
3920 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3921 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3922
3923 // extload -> zextload
3924 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3925 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3926 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3927 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3928
3929 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3930
3931 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3932 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3933
3934 // smul* and smla*
3935 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3936                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3937                  (SMULBB GPR:$a, GPR:$b)>;
3938 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3939                  (SMULBB GPR:$a, GPR:$b)>;
3940 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3941                       (sra GPR:$b, (i32 16))),
3942                  (SMULBT GPR:$a, GPR:$b)>;
3943 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3944                  (SMULBT GPR:$a, GPR:$b)>;
3945 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3946                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3947                  (SMULTB GPR:$a, GPR:$b)>;
3948 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3949                 (SMULTB GPR:$a, GPR:$b)>;
3950 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3951                       (i32 16)),
3952                  (SMULWB GPR:$a, GPR:$b)>;
3953 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3954                  (SMULWB GPR:$a, GPR:$b)>;
3955
3956 def : ARMV5TEPat<(add GPR:$acc,
3957                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3958                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3959                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3960 def : ARMV5TEPat<(add GPR:$acc,
3961                       (mul sext_16_node:$a, sext_16_node:$b)),
3962                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3963 def : ARMV5TEPat<(add GPR:$acc,
3964                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3965                            (sra GPR:$b, (i32 16)))),
3966                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3967 def : ARMV5TEPat<(add GPR:$acc,
3968                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3969                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3970 def : ARMV5TEPat<(add GPR:$acc,
3971                       (mul (sra GPR:$a, (i32 16)),
3972                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3973                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3974 def : ARMV5TEPat<(add GPR:$acc,
3975                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3976                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3977 def : ARMV5TEPat<(add GPR:$acc,
3978                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3979                            (i32 16))),
3980                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3981 def : ARMV5TEPat<(add GPR:$acc,
3982                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3983                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3984
3985
3986 // Pre-v7 uses MCR for synchronization barriers.
3987 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3988          Requires<[IsARM, HasV6]>;
3989
3990
3991 //===----------------------------------------------------------------------===//
3992 // Thumb Support
3993 //
3994
3995 include "ARMInstrThumb.td"
3996
3997 //===----------------------------------------------------------------------===//
3998 // Thumb2 Support
3999 //
4000
4001 include "ARMInstrThumb2.td"
4002
4003 //===----------------------------------------------------------------------===//
4004 // Floating Point Support
4005 //
4006
4007 include "ARMInstrVFP.td"
4008
4009 //===----------------------------------------------------------------------===//
4010 // Advanced SIMD (NEON) Support
4011 //
4012
4013 include "ARMInstrNEON.td"
4014