lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  73 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  74 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  75
  76 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  77                               [SDNPHasChain, SDNPOutGlue]>;
  78 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  79                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  80
  81 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  83                                SDNPVariadic]>;
  84 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90
  91 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  92                               [SDNPHasChain, SDNPOptInGlue]>;
  93
  94 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  95                               [SDNPInGlue]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutGlue]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutGlue, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 153 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 154 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 155 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 156 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 157 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 158 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 159 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 160 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 161 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 162 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 163                                  AssemblerPredicate;
 164 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 165                                  AssemblerPredicate;
 166 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 167                                  AssemblerPredicate;
 168 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 169 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 170 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 171 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 172 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 173 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 174 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 175 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 176
 177 // FIXME: Eventually this will be just "hasV6T2Ops".
 178 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 179 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 180 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 181
 182 //===----------------------------------------------------------------------===//
 183 // ARM Flag Definitions.
 184
 185 class RegConstraint<string C> {
 186   string Constraints = C;
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 //  ARM specific transformation functions and pattern fragments.
 191 //
 192
 193 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_neg def below.
 195 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 200 // so_imm_not def below.
 201 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 202   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 203 }]>;
 204
 205 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 206 def imm1_15 : PatLeaf<(i32 imm), [{
 207   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 208 }]>;
 209
 210 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 211 def imm16_31 : PatLeaf<(i32 imm), [{
 212   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 213 }]>;
 214
 215 def so_imm_neg :
 216   PatLeaf<(imm), [{
 217     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 218   }], so_imm_neg_XFORM>;
 219
 220 def so_imm_not :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_not_XFORM>;
 224
 225 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 226 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 227   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 228 }]>;
 229
 230 /// Split a 32-bit immediate into two 16 bit parts.
 231 def hi16 : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 233 }]>;
 234
 235 def lo16AllZero : PatLeaf<(i32 imm), [{
 236   // Returns true if all low 16-bits are 0.
 237   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 238 }], hi16>;
 239
 240 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 241 /// [0.65535].
 242 def imm0_65535 : PatLeaf<(i32 imm), [{
 243   return (uint32_t)N->getZExtValue() < 65536;
 244 }]>;
 245
 246 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 247 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 248
 249 /// adde and sube predicates - True based on whether the carry flag output
 250 /// will be needed or not.
 251 def adde_dead_carry :
 252   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 253   [{return !N->hasAnyUseOfValue(1);}]>;
 254 def sube_dead_carry :
 255   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 256   [{return !N->hasAnyUseOfValue(1);}]>;
 257 def adde_live_carry :
 258   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 259   [{return N->hasAnyUseOfValue(1);}]>;
 260 def sube_live_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 262   [{return N->hasAnyUseOfValue(1);}]>;
 263
 264 // An 'and' node with a single use.
 265 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 266   return N->hasOneUse();
 267 }]>;
 268
 269 // An 'xor' node with a single use.
 270 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'fmul' node with a single use.
 275 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fadd' node which checks for single non-hazardous use.
 280 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 281   return hasNoVMLxHazardUse(N);
 282 }]>;
 283
 284 // An 'fsub' node which checks for single non-hazardous use.
 285 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // Operand Definitions.
 291 //
 292
 293 // Branch target.
 294 // FIXME: rename brtarget to t2_brtarget
 295 def brtarget : Operand<OtherVT> {
 296   let EncoderMethod = "getBranchTargetOpValue";
 297 }
 298
 299 // FIXME: get rid of this one?
 300 def uncondbrtarget : Operand<OtherVT> {
 301   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 302 }
 303
 304 // Branch target for ARM. Handles conditional/unconditional
 305 def br_target : Operand<OtherVT> {
 306   let EncoderMethod = "getARMBranchTargetOpValue";
 307 }
 308
 309 // Call target.
 310 // FIXME: rename bltarget to t2_bl_target?
 311 def bltarget : Operand<i32> {
 312   // Encoded the same as branch targets.
 313   let EncoderMethod = "getBranchTargetOpValue";
 314 }
 315
 316 // Call target for ARM. Handles conditional/unconditional
 317 // FIXME: rename bl_target to t2_bltarget?
 318 def bl_target : Operand<i32> {
 319   // Encoded the same as branch targets.
 320   let EncoderMethod = "getARMBranchTargetOpValue";
 321 }
 322
 323
 324 // A list of registers separated by comma. Used by load/store multiple.
 325 def RegListAsmOperand : AsmOperandClass {
 326   let Name = "RegList";
 327   let SuperClasses = [];
 328 }
 329
 330 def DPRRegListAsmOperand : AsmOperandClass {
 331   let Name = "DPRRegList";
 332   let SuperClasses = [];
 333 }
 334
 335 def SPRRegListAsmOperand : AsmOperandClass {
 336   let Name = "SPRRegList";
 337   let SuperClasses = [];
 338 }
 339
 340 def reglist : Operand<i32> {
 341   let EncoderMethod = "getRegisterListOpValue";
 342   let ParserMatchClass = RegListAsmOperand;
 343   let PrintMethod = "printRegisterList";
 344 }
 345
 346 def dpr_reglist : Operand<i32> {
 347   let EncoderMethod = "getRegisterListOpValue";
 348   let ParserMatchClass = DPRRegListAsmOperand;
 349   let PrintMethod = "printRegisterList";
 350 }
 351
 352 def spr_reglist : Operand<i32> {
 353   let EncoderMethod = "getRegisterListOpValue";
 354   let ParserMatchClass = SPRRegListAsmOperand;
 355   let PrintMethod = "printRegisterList";
 356 }
 357
 358 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 359 def cpinst_operand : Operand<i32> {
 360   let PrintMethod = "printCPInstOperand";
 361 }
 362
 363 // Local PC labels.
 364 def pclabel : Operand<i32> {
 365   let PrintMethod = "printPCLabel";
 366 }
 367
 368 // ADR instruction labels.
 369 def adrlabel : Operand<i32> {
 370   let EncoderMethod = "getAdrLabelOpValue";
 371 }
 372
 373 def neon_vcvt_imm32 : Operand<i32> {
 374   let EncoderMethod = "getNEONVcvtImm32OpValue";
 375 }
 376
 377 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 378 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 379     int32_t v = (int32_t)N->getZExtValue();
 380     return v == 8 || v == 16 || v == 24; }]> {
 381   let EncoderMethod = "getRotImmOpValue";
 382 }
 383
 384 // shift_imm: An integer that encodes a shift amount and the type of shift
 385 // (currently either asr or lsl) using the same encoding used for the
 386 // immediates in so_reg operands.
 387 def shift_imm : Operand<i32> {
 388   let PrintMethod = "printShiftImmOperand";
 389 }
 390
 391 // shifter_operand operands: so_reg and so_imm.
 392 def so_reg : Operand<i32>,    // reg reg imm
 393              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 394                             [shl,srl,sra,rotr]> {
 395   let EncoderMethod = "getSORegOpValue";
 396   let PrintMethod = "printSORegOperand";
 397   let MIOperandInfo = (ops GPR, GPR, i32imm);
 398 }
 399 def shift_so_reg : Operand<i32>,    // reg reg imm
 400                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 401                                   [shl,srl,sra,rotr]> {
 402   let EncoderMethod = "getSORegOpValue";
 403   let PrintMethod = "printSORegOperand";
 404   let MIOperandInfo = (ops GPR, GPR, i32imm);
 405 }
 406
 407 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 408 // 8-bit immediate rotated by an arbitrary number of bits.
 409 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 410   let EncoderMethod = "getSOImmOpValue";
 411   let PrintMethod = "printSOImmOperand";
 412 }
 413
 414 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 415 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 416 // get the first/second pieces.
 417 def so_imm2part : PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 419 }]>;
 420
 421 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 422 ///
 423 def arm_i32imm : PatLeaf<(imm), [{
 424   if (Subtarget->hasV6T2Ops())
 425     return true;
 426   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 427 }]>;
 428
 429 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 430 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 431   return (int32_t)N->getZExtValue() < 32;
 432 }]>;
 433
 434 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 435 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 436   return (int32_t)N->getZExtValue() < 32;
 437 }]> {
 438   let EncoderMethod = "getImmMinusOneOpValue";
 439 }
 440
 441 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 442 // The imm is split into imm{15-12}, imm{11-0}
 443 //
 444 def i32imm_hilo16 : Operand<i32> {
 445   let EncoderMethod = "getHiLo16ImmOpValue";
 446 }
 447
 448 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 449 /// e.g., 0xf000ffff
 450 def bf_inv_mask_imm : Operand<i32>,
 451                       PatLeaf<(imm), [{
 452   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 453 }] > {
 454   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 455   let PrintMethod = "printBitfieldInvMaskImmOperand";
 456 }
 457
 458 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 459 def lsb_pos_imm : Operand<i32>, PatLeaf<(imm), [{
 460   return isInt<5>(N->getSExtValue());
 461 }]>;
 462
 463 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 464 def width_imm : Operand<i32>, PatLeaf<(imm), [{
 465   return N->getSExtValue() > 0 &&  N->getSExtValue() <= 32;
 466 }] > {
 467   let EncoderMethod = "getMsbOpValue";
 468 }
 469
 470 // Define ARM specific addressing modes.
 471
 472
 473 // addrmode_imm12 := reg +/- imm12
 474 //
 475 def addrmode_imm12 : Operand<i32>,
 476                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 477   // 12-bit immediate operand. Note that instructions using this encode
 478   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 479   // immediate values are as normal.
 480
 481   let EncoderMethod = "getAddrModeImm12OpValue";
 482   let PrintMethod = "printAddrModeImm12Operand";
 483   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 484 }
 485 // ldst_so_reg := reg +/- reg shop imm
 486 //
 487 def ldst_so_reg : Operand<i32>,
 488                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 489   let EncoderMethod = "getLdStSORegOpValue";
 490   // FIXME: Simplify the printer
 491   let PrintMethod = "printAddrMode2Operand";
 492   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 493 }
 494
 495 // addrmode2 := reg +/- imm12
 496 //           := reg +/- reg shop imm
 497 //
 498 def addrmode2 : Operand<i32>,
 499                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 500   let EncoderMethod = "getAddrMode2OpValue";
 501   let PrintMethod = "printAddrMode2Operand";
 502   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 503 }
 504
 505 def am2offset : Operand<i32>,
 506                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 507                 [], [SDNPWantRoot]> {
 508   let EncoderMethod = "getAddrMode2OffsetOpValue";
 509   let PrintMethod = "printAddrMode2OffsetOperand";
 510   let MIOperandInfo = (ops GPR, i32imm);
 511 }
 512
 513 // addrmode3 := reg +/- reg
 514 // addrmode3 := reg +/- imm8
 515 //
 516 def addrmode3 : Operand<i32>,
 517                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 518   let EncoderMethod = "getAddrMode3OpValue";
 519   let PrintMethod = "printAddrMode3Operand";
 520   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 521 }
 522
 523 def am3offset : Operand<i32>,
 524                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 525                                [], [SDNPWantRoot]> {
 526   let EncoderMethod = "getAddrMode3OffsetOpValue";
 527   let PrintMethod = "printAddrMode3OffsetOperand";
 528   let MIOperandInfo = (ops GPR, i32imm);
 529 }
 530
 531 // ldstm_mode := {ia, ib, da, db}
 532 //
 533 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 534   let EncoderMethod = "getLdStmModeOpValue";
 535   let PrintMethod = "printLdStmModeOperand";
 536 }
 537
 538 def MemMode5AsmOperand : AsmOperandClass {
 539   let Name = "MemMode5";
 540   let SuperClasses = [];
 541 }
 542
 543 // addrmode5 := reg +/- imm8*4
 544 //
 545 def addrmode5 : Operand<i32>,
 546                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 547   let PrintMethod = "printAddrMode5Operand";
 548   let MIOperandInfo = (ops GPR:$base, i32imm);
 549   let ParserMatchClass = MemMode5AsmOperand;
 550   let EncoderMethod = "getAddrMode5OpValue";
 551 }
 552
 553 // addrmode6 := reg with optional alignment
 554 //
 555 def addrmode6 : Operand<i32>,
 556                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 557   let PrintMethod = "printAddrMode6Operand";
 558   let MIOperandInfo = (ops GPR:$addr, i32imm);
 559   let EncoderMethod = "getAddrMode6AddressOpValue";
 560 }
 561
 562 def am6offset : Operand<i32>,
 563                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 564                                [], [SDNPWantRoot]> {
 565   let PrintMethod = "printAddrMode6OffsetOperand";
 566   let MIOperandInfo = (ops GPR);
 567   let EncoderMethod = "getAddrMode6OffsetOpValue";
 568 }
 569
 570 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 571 // instructions, specifically VLD4-dup.
 572 def addrmode6dup : Operand<i32>,
 573                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 574   let PrintMethod = "printAddrMode6Operand";
 575   let MIOperandInfo = (ops GPR:$addr, i32imm);
 576   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 577 }
 578
 579 // addrmodepc := pc + reg
 580 //
 581 def addrmodepc : Operand<i32>,
 582                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 583   let PrintMethod = "printAddrModePCOperand";
 584   let MIOperandInfo = (ops GPR, i32imm);
 585 }
 586
 587 def nohash_imm : Operand<i32> {
 588   let PrintMethod = "printNoHashImmediate";
 589 }
 590
 591 def CoprocNumAsmOperand : AsmOperandClass {
 592   let Name = "CoprocNum";
 593   let SuperClasses = [];
 594   let ParserMethod = "tryParseCoprocNumOperand";
 595 }
 596
 597 def CoprocRegAsmOperand : AsmOperandClass {
 598   let Name = "CoprocReg";
 599   let SuperClasses = [];
 600   let ParserMethod = "tryParseCoprocRegOperand";
 601 }
 602
 603 def p_imm : Operand<i32> {
 604   let PrintMethod = "printPImmediate";
 605   let ParserMatchClass = CoprocNumAsmOperand;
 606 }
 607
 608 def c_imm : Operand<i32> {
 609   let PrintMethod = "printCImmediate";
 610   let ParserMatchClass = CoprocRegAsmOperand;
 611 }
 612
 613 //===----------------------------------------------------------------------===//
 614
 615 include "ARMInstrFormats.td"
 616
 617 //===----------------------------------------------------------------------===//
 618 // Multiclass helpers...
 619 //
 620
 621 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 622 /// binop that produces a value.
 623 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 624                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 625                         PatFrag opnode, bit Commutable = 0> {
 626   // The register-immediate version is re-materializable. This is useful
 627   // in particular for taking the address of a local.
 628   let isReMaterializable = 1 in {
 629   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 630                iii, opc, "\t$Rd, $Rn, $imm",
 631                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 632     bits<4> Rd;
 633     bits<4> Rn;
 634     bits<12> imm;
 635     let Inst{25} = 1;
 636     let Inst{19-16} = Rn;
 637     let Inst{15-12} = Rd;
 638     let Inst{11-0} = imm;
 639   }
 640   }
 641   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 642                iir, opc, "\t$Rd, $Rn, $Rm",
 643                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 644     bits<4> Rd;
 645     bits<4> Rn;
 646     bits<4> Rm;
 647     let Inst{25} = 0;
 648     let isCommutable = Commutable;
 649     let Inst{19-16} = Rn;
 650     let Inst{15-12} = Rd;
 651     let Inst{11-4} = 0b00000000;
 652     let Inst{3-0} = Rm;
 653   }
 654   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 655                iis, opc, "\t$Rd, $Rn, $shift",
 656                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 657     bits<4> Rd;
 658     bits<4> Rn;
 659     bits<12> shift;
 660     let Inst{25} = 0;
 661     let Inst{19-16} = Rn;
 662     let Inst{15-12} = Rd;
 663     let Inst{11-0} = shift;
 664   }
 665 }
 666
 667 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 668 /// instruction modifies the CPSR register.
 669 let isCodeGenOnly = 1, Defs = [CPSR] in {
 670 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 671                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 672                          PatFrag opnode, bit Commutable = 0> {
 673   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 674                iii, opc, "\t$Rd, $Rn, $imm",
 675                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 676     bits<4> Rd;
 677     bits<4> Rn;
 678     bits<12> imm;
 679     let Inst{25} = 1;
 680     let Inst{20} = 1;
 681     let Inst{19-16} = Rn;
 682     let Inst{15-12} = Rd;
 683     let Inst{11-0} = imm;
 684   }
 685   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 686                iir, opc, "\t$Rd, $Rn, $Rm",
 687                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 688     bits<4> Rd;
 689     bits<4> Rn;
 690     bits<4> Rm;
 691     let isCommutable = Commutable;
 692     let Inst{25} = 0;
 693     let Inst{20} = 1;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = Rd;
 696     let Inst{11-4} = 0b00000000;
 697     let Inst{3-0} = Rm;
 698   }
 699   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 700                iis, opc, "\t$Rd, $Rn, $shift",
 701                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 702     bits<4> Rd;
 703     bits<4> Rn;
 704     bits<12> shift;
 705     let Inst{25} = 0;
 706     let Inst{20} = 1;
 707     let Inst{19-16} = Rn;
 708     let Inst{15-12} = Rd;
 709     let Inst{11-0} = shift;
 710   }
 711 }
 712 }
 713
 714 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 715 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 716 /// a explicit result, only implicitly set CPSR.
 717 let isCompare = 1, Defs = [CPSR] in {
 718 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 719                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 720                        PatFrag opnode, bit Commutable = 0> {
 721   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 722                opc, "\t$Rn, $imm",
 723                [(opnode GPR:$Rn, so_imm:$imm)]> {
 724     bits<4> Rn;
 725     bits<12> imm;
 726     let Inst{25} = 1;
 727     let Inst{20} = 1;
 728     let Inst{19-16} = Rn;
 729     let Inst{15-12} = 0b0000;
 730     let Inst{11-0} = imm;
 731   }
 732   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 733                opc, "\t$Rn, $Rm",
 734                [(opnode GPR:$Rn, GPR:$Rm)]> {
 735     bits<4> Rn;
 736     bits<4> Rm;
 737     let isCommutable = Commutable;
 738     let Inst{25} = 0;
 739     let Inst{20} = 1;
 740     let Inst{19-16} = Rn;
 741     let Inst{15-12} = 0b0000;
 742     let Inst{11-4} = 0b00000000;
 743     let Inst{3-0} = Rm;
 744   }
 745   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 746                opc, "\t$Rn, $shift",
 747                [(opnode GPR:$Rn, so_reg:$shift)]> {
 748     bits<4> Rn;
 749     bits<12> shift;
 750     let Inst{25} = 0;
 751     let Inst{20} = 1;
 752     let Inst{19-16} = Rn;
 753     let Inst{15-12} = 0b0000;
 754     let Inst{11-0} = shift;
 755   }
 756 }
 757 }
 758
 759 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 760 /// register and one whose operand is a register rotated by 8/16/24.
 761 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 762 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 763   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 764                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 765                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 766               Requires<[IsARM, HasV6]> {
 767     bits<4> Rd;
 768     bits<4> Rm;
 769     let Inst{19-16} = 0b1111;
 770     let Inst{15-12} = Rd;
 771     let Inst{11-10} = 0b00;
 772     let Inst{3-0}   = Rm;
 773   }
 774   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 775                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 776                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 777               Requires<[IsARM, HasV6]> {
 778     bits<4> Rd;
 779     bits<4> Rm;
 780     bits<2> rot;
 781     let Inst{19-16} = 0b1111;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-10} = rot;
 784     let Inst{3-0}   = Rm;
 785   }
 786 }
 787
 788 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 789   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 790                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 791                  [/* For disassembly only; pattern left blank */]>,
 792               Requires<[IsARM, HasV6]> {
 793     let Inst{19-16} = 0b1111;
 794     let Inst{11-10} = 0b00;
 795   }
 796   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 797                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 798                  [/* For disassembly only; pattern left blank */]>,
 799               Requires<[IsARM, HasV6]> {
 800     bits<2> rot;
 801     let Inst{19-16} = 0b1111;
 802     let Inst{11-10} = rot;
 803   }
 804 }
 805
 806 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 807 /// register and one whose operand is a register rotated by 8/16/24.
 808 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 809   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 810                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 811                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 812                Requires<[IsARM, HasV6]> {
 813     bits<4> Rd;
 814     bits<4> Rm;
 815     bits<4> Rn;
 816     let Inst{19-16} = Rn;
 817     let Inst{15-12} = Rd;
 818     let Inst{11-10} = 0b00;
 819     let Inst{9-4}   = 0b000111;
 820     let Inst{3-0}   = Rm;
 821   }
 822   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 823                                              rot_imm:$rot),
 824                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 825                   [(set GPR:$Rd, (opnode GPR:$Rn,
 826                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 827                   Requires<[IsARM, HasV6]> {
 828     bits<4> Rd;
 829     bits<4> Rm;
 830     bits<4> Rn;
 831     bits<2> rot;
 832     let Inst{19-16} = Rn;
 833     let Inst{15-12} = Rd;
 834     let Inst{11-10} = rot;
 835     let Inst{9-4}   = 0b000111;
 836     let Inst{3-0}   = Rm;
 837   }
 838 }
 839
 840 // For disassembly only.
 841 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 842   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 843                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 844                   [/* For disassembly only; pattern left blank */]>,
 845                Requires<[IsARM, HasV6]> {
 846     let Inst{11-10} = 0b00;
 847   }
 848   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 849                                              rot_imm:$rot),
 850                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 851                   [/* For disassembly only; pattern left blank */]>,
 852                   Requires<[IsARM, HasV6]> {
 853     bits<4> Rn;
 854     bits<2> rot;
 855     let Inst{19-16} = Rn;
 856     let Inst{11-10} = rot;
 857   }
 858 }
 859
 860 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 861 let Uses = [CPSR] in {
 862 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 863                              bit Commutable = 0> {
 864   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 865                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 866                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 867                Requires<[IsARM]> {
 868     bits<4> Rd;
 869     bits<4> Rn;
 870     bits<12> imm;
 871     let Inst{25} = 1;
 872     let Inst{15-12} = Rd;
 873     let Inst{19-16} = Rn;
 874     let Inst{11-0} = imm;
 875   }
 876   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 877                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 878                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 879                Requires<[IsARM]> {
 880     bits<4> Rd;
 881     bits<4> Rn;
 882     bits<4> Rm;
 883     let Inst{11-4} = 0b00000000;
 884     let Inst{25} = 0;
 885     let isCommutable = Commutable;
 886     let Inst{3-0} = Rm;
 887     let Inst{15-12} = Rd;
 888     let Inst{19-16} = Rn;
 889   }
 890   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 891                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 892                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 893                Requires<[IsARM]> {
 894     bits<4> Rd;
 895     bits<4> Rn;
 896     bits<12> shift;
 897     let Inst{25} = 0;
 898     let Inst{11-0} = shift;
 899     let Inst{15-12} = Rd;
 900     let Inst{19-16} = Rn;
 901   }
 902 }
 903 // Carry setting variants
 904 let isCodeGenOnly = 1, Defs = [CPSR] in {
 905 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 906                              bit Commutable = 0> {
 907   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 908                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 909                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 910                Requires<[IsARM]> {
 911     bits<4> Rd;
 912     bits<4> Rn;
 913     bits<12> imm;
 914     let Inst{15-12} = Rd;
 915     let Inst{19-16} = Rn;
 916     let Inst{11-0} = imm;
 917     let Inst{20} = 1;
 918     let Inst{25} = 1;
 919   }
 920   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 921                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 922                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 923                Requires<[IsARM]> {
 924     bits<4> Rd;
 925     bits<4> Rn;
 926     bits<4> Rm;
 927     let Inst{11-4} = 0b00000000;
 928     let isCommutable = Commutable;
 929     let Inst{3-0} = Rm;
 930     let Inst{15-12} = Rd;
 931     let Inst{19-16} = Rn;
 932     let Inst{20} = 1;
 933     let Inst{25} = 0;
 934   }
 935   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 936                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 937                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 938                Requires<[IsARM]> {
 939     bits<4> Rd;
 940     bits<4> Rn;
 941     bits<12> shift;
 942     let Inst{11-0} = shift;
 943     let Inst{15-12} = Rd;
 944     let Inst{19-16} = Rn;
 945     let Inst{20} = 1;
 946     let Inst{25} = 0;
 947   }
 948 }
 949 }
 950 }
 951
 952 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 953 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 954            InstrItinClass iir, PatFrag opnode> {
 955   // Note: We use the complex addrmode_imm12 rather than just an input
 956   // GPR and a constrained immediate so that we can use this to match
 957   // frame index references and avoid matching constant pool references.
 958   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 959                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 960                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 961     bits<4>  Rt;
 962     bits<17> addr;
 963     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 964     let Inst{19-16} = addr{16-13};  // Rn
 965     let Inst{15-12} = Rt;
 966     let Inst{11-0}  = addr{11-0};   // imm12
 967   }
 968   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 969                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 970                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 971     bits<4>  Rt;
 972     bits<17> shift;
 973     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 974     let Inst{19-16} = shift{16-13}; // Rn
 975     let Inst{15-12} = Rt;
 976     let Inst{11-0}  = shift{11-0};
 977   }
 978 }
 979 }
 980
 981 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 982            InstrItinClass iir, PatFrag opnode> {
 983   // Note: We use the complex addrmode_imm12 rather than just an input
 984   // GPR and a constrained immediate so that we can use this to match
 985   // frame index references and avoid matching constant pool references.
 986   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 987                    (ins GPR:$Rt, addrmode_imm12:$addr),
 988                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 989                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 990     bits<4> Rt;
 991     bits<17> addr;
 992     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 993     let Inst{19-16} = addr{16-13};  // Rn
 994     let Inst{15-12} = Rt;
 995     let Inst{11-0}  = addr{11-0};   // imm12
 996   }
 997   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 998                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 999                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1000     bits<4> Rt;
1001     bits<17> shift;
1002     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1003     let Inst{19-16} = shift{16-13}; // Rn
1004     let Inst{15-12} = Rt;
1005     let Inst{11-0}  = shift{11-0};
1006   }
1007 }
1008 //===----------------------------------------------------------------------===//
1009 // Instructions
1010 //===----------------------------------------------------------------------===//
1011
1012 //===----------------------------------------------------------------------===//
1013 //  Miscellaneous Instructions.
1014 //
1015
1016 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1017 /// the function.  The first operand is the ID# for this instruction, the second
1018 /// is the index into the MachineConstantPool that this is, the third is the
1019 /// size in bytes of this constant pool entry.
1020 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1021 def CONSTPOOL_ENTRY :
1022 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1023                     i32imm:$size), NoItinerary, []>;
1024
1025 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1026 // from removing one half of the matched pairs. That breaks PEI, which assumes
1027 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1028 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1029 def ADJCALLSTACKUP :
1030 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1031            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1032
1033 def ADJCALLSTACKDOWN :
1034 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1035            [(ARMcallseq_start timm:$amt)]>;
1036 }
1037
1038 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1039              [/* For disassembly only; pattern left blank */]>,
1040           Requires<[IsARM, HasV6T2]> {
1041   let Inst{27-16} = 0b001100100000;
1042   let Inst{15-8} = 0b11110000;
1043   let Inst{7-0} = 0b00000000;
1044 }
1045
1046 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1047              [/* For disassembly only; pattern left blank */]>,
1048           Requires<[IsARM, HasV6T2]> {
1049   let Inst{27-16} = 0b001100100000;
1050   let Inst{15-8} = 0b11110000;
1051   let Inst{7-0} = 0b00000001;
1052 }
1053
1054 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1055              [/* For disassembly only; pattern left blank */]>,
1056           Requires<[IsARM, HasV6T2]> {
1057   let Inst{27-16} = 0b001100100000;
1058   let Inst{15-8} = 0b11110000;
1059   let Inst{7-0} = 0b00000010;
1060 }
1061
1062 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1063              [/* For disassembly only; pattern left blank */]>,
1064           Requires<[IsARM, HasV6T2]> {
1065   let Inst{27-16} = 0b001100100000;
1066   let Inst{15-8} = 0b11110000;
1067   let Inst{7-0} = 0b00000011;
1068 }
1069
1070 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1071              "\t$dst, $a, $b",
1072              [/* For disassembly only; pattern left blank */]>,
1073           Requires<[IsARM, HasV6]> {
1074   bits<4> Rd;
1075   bits<4> Rn;
1076   bits<4> Rm;
1077   let Inst{3-0} = Rm;
1078   let Inst{15-12} = Rd;
1079   let Inst{19-16} = Rn;
1080   let Inst{27-20} = 0b01101000;
1081   let Inst{7-4} = 0b1011;
1082   let Inst{11-8} = 0b1111;
1083 }
1084
1085 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1086              [/* For disassembly only; pattern left blank */]>,
1087           Requires<[IsARM, HasV6T2]> {
1088   let Inst{27-16} = 0b001100100000;
1089   let Inst{15-8} = 0b11110000;
1090   let Inst{7-0} = 0b00000100;
1091 }
1092
1093 // The i32imm operand $val can be used by a debugger to store more information
1094 // about the breakpoint.
1095 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1096               [/* For disassembly only; pattern left blank */]>,
1097            Requires<[IsARM]> {
1098   bits<16> val;
1099   let Inst{3-0} = val{3-0};
1100   let Inst{19-8} = val{15-4};
1101   let Inst{27-20} = 0b00010010;
1102   let Inst{7-4} = 0b0111;
1103 }
1104
1105 // Change Processor State is a system instruction -- for disassembly and
1106 // parsing only.
1107 // FIXME: Since the asm parser has currently no clean way to handle optional
1108 // operands, create 3 versions of the same instruction. Once there's a clean
1109 // framework to represent optional operands, change this behavior.
1110 class CPS<dag iops, string asm_ops>
1111   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1112         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1113   bits<2> imod;
1114   bits<3> iflags;
1115   bits<5> mode;
1116   bit M;
1117
1118   let Inst{31-28} = 0b1111;
1119   let Inst{27-20} = 0b00010000;
1120   let Inst{19-18} = imod;
1121   let Inst{17}    = M; // Enabled if mode is set;
1122   let Inst{16}    = 0;
1123   let Inst{8-6}   = iflags;
1124   let Inst{5}     = 0;
1125   let Inst{4-0}   = mode;
1126 }
1127
1128 let M = 1 in
1129   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1130                   "$imod\t$iflags, $mode">;
1131 let mode = 0, M = 0 in
1132   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1133
1134 let imod = 0, iflags = 0, M = 1 in
1135   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1136
1137 // Preload signals the memory system of possible future data/instruction access.
1138 // These are for disassembly only.
1139 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1140
1141   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1142                 !strconcat(opc, "\t$addr"),
1143                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1144     bits<4> Rt;
1145     bits<17> addr;
1146     let Inst{31-26} = 0b111101;
1147     let Inst{25} = 0; // 0 for immediate form
1148     let Inst{24} = data;
1149     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1150     let Inst{22} = read;
1151     let Inst{21-20} = 0b01;
1152     let Inst{19-16} = addr{16-13};  // Rn
1153     let Inst{15-12} = 0b1111;
1154     let Inst{11-0}  = addr{11-0};   // imm12
1155   }
1156
1157   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1158                !strconcat(opc, "\t$shift"),
1159                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1160     bits<17> shift;
1161     let Inst{31-26} = 0b111101;
1162     let Inst{25} = 1; // 1 for register form
1163     let Inst{24} = data;
1164     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1165     let Inst{22} = read;
1166     let Inst{21-20} = 0b01;
1167     let Inst{19-16} = shift{16-13}; // Rn
1168     let Inst{15-12} = 0b1111;
1169     let Inst{11-0}  = shift{11-0};
1170   }
1171 }
1172
1173 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1174 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1175 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1176
1177 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1178                  "setend\t$end",
1179                  [/* For disassembly only; pattern left blank */]>,
1180                Requires<[IsARM]> {
1181   bits<1> end;
1182   let Inst{31-10} = 0b1111000100000001000000;
1183   let Inst{9} = end;
1184   let Inst{8-0} = 0;
1185 }
1186
1187 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1188              [/* For disassembly only; pattern left blank */]>,
1189           Requires<[IsARM, HasV7]> {
1190   bits<4> opt;
1191   let Inst{27-4} = 0b001100100000111100001111;
1192   let Inst{3-0} = opt;
1193 }
1194
1195 // A5.4 Permanently UNDEFINED instructions.
1196 let isBarrier = 1, isTerminator = 1 in
1197 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1198                "trap", [(trap)]>,
1199            Requires<[IsARM]> {
1200   let Inst = 0xe7ffdefe;
1201 }
1202
1203 // Address computation and loads and stores in PIC mode.
1204 let isNotDuplicable = 1 in {
1205 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1206                             Size4Bytes, IIC_iALUr,
1207                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1208
1209 let AddedComplexity = 10 in {
1210 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1211                             Size4Bytes, IIC_iLoad_r,
1212                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1213
1214 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1215                             Size4Bytes, IIC_iLoad_bh_r,
1216                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1217
1218 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1219                             Size4Bytes, IIC_iLoad_bh_r,
1220                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1221
1222 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1223                             Size4Bytes, IIC_iLoad_bh_r,
1224                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1225
1226 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1227                             Size4Bytes, IIC_iLoad_bh_r,
1228                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1229 }
1230 let AddedComplexity = 10 in {
1231 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1232       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1233
1234 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1235       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1236                                                    addrmodepc:$addr)]>;
1237
1238 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1239       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1240 }
1241 } // isNotDuplicable = 1
1242
1243
1244 // LEApcrel - Load a pc-relative address into a register without offending the
1245 // assembler.
1246 let neverHasSideEffects = 1, isReMaterializable = 1 in
1247 // The 'adr' mnemonic encodes differently if the label is before or after
1248 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1249 // know until then which form of the instruction will be used.
1250 def ADR : AI1<0, (outs GPR:$Rd), (ins adrlabel:$label),
1251                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1252   bits<4> Rd;
1253   bits<12> label;
1254   let Inst{27-25} = 0b001;
1255   let Inst{20} = 0;
1256   let Inst{19-16} = 0b1111;
1257   let Inst{15-12} = Rd;
1258   let Inst{11-0} = label;
1259 }
1260 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1261                     Size4Bytes, IIC_iALUi, []>;
1262
1263 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1264                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1265                       Size4Bytes, IIC_iALUi, []>;
1266
1267 //===----------------------------------------------------------------------===//
1268 //  Control Flow Instructions.
1269 //
1270
1271 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1272   // ARMV4T and above
1273   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1274                   "bx", "\tlr", [(ARMretflag)]>,
1275                Requires<[IsARM, HasV4T]> {
1276     let Inst{27-0}  = 0b0001001011111111111100011110;
1277   }
1278
1279   // ARMV4 only
1280   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1281                   "mov", "\tpc, lr", [(ARMretflag)]>,
1282                Requires<[IsARM, NoV4T]> {
1283     let Inst{27-0} = 0b0001101000001111000000001110;
1284   }
1285 }
1286
1287 // Indirect branches
1288 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1289   // ARMV4T and above
1290   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1291                   [(brind GPR:$dst)]>,
1292               Requires<[IsARM, HasV4T]> {
1293     bits<4> dst;
1294     let Inst{31-4} = 0b1110000100101111111111110001;
1295     let Inst{3-0}  = dst;
1296   }
1297
1298   // ARMV4 only
1299   // FIXME: We would really like to define this as a vanilla ARMPat like:
1300   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1301   // With that, however, we can't set isBranch, isTerminator, etc..
1302   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1303                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1304                     Requires<[IsARM, NoV4T]>;
1305 }
1306
1307 // All calls clobber the non-callee saved registers. SP is marked as
1308 // a use to prevent stack-pointer assignments that appear immediately
1309 // before calls from potentially appearing dead.
1310 let isCall = 1,
1311   // On non-Darwin platforms R9 is callee-saved.
1312   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1313           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1314           D16, D17, D18, D19, D20, D21, D22, D23,
1315           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1316   Uses = [SP] in {
1317   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1318                 IIC_Br, "bl\t$func",
1319                 [(ARMcall tglobaladdr:$func)]>,
1320             Requires<[IsARM, IsNotDarwin]> {
1321     let Inst{31-28} = 0b1110;
1322     bits<24> func;
1323     let Inst{23-0} = func;
1324   }
1325
1326   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1327                    IIC_Br, "bl", "\t$func",
1328                    [(ARMcall_pred tglobaladdr:$func)]>,
1329                 Requires<[IsARM, IsNotDarwin]> {
1330     bits<24> func;
1331     let Inst{23-0} = func;
1332   }
1333
1334   // ARMv5T and above
1335   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1336                 IIC_Br, "blx\t$func",
1337                 [(ARMcall GPR:$func)]>,
1338             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1339     bits<4> func;
1340     let Inst{31-4} = 0b1110000100101111111111110011;
1341     let Inst{3-0}  = func;
1342   }
1343
1344   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1345                     IIC_Br, "blx", "\t$func",
1346                     [(ARMcall_pred GPR:$func)]>,
1347                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1348     bits<4> func;
1349     let Inst{27-4} = 0b000100101111111111110011;
1350     let Inst{3-0}  = func;
1351   }
1352
1353   // ARMv4T
1354   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1355   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1356                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1357                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1358
1359   // ARMv4
1360   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1361                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1362                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1363 }
1364
1365 let isCall = 1,
1366   // On Darwin R9 is call-clobbered.
1367   // R7 is marked as a use to prevent frame-pointer assignments from being
1368   // moved above / below calls.
1369   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1370           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1371           D16, D17, D18, D19, D20, D21, D22, D23,
1372           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1373   Uses = [R7, SP] in {
1374   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1375                 IIC_Br, "bl\t$func",
1376                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1377     let Inst{31-28} = 0b1110;
1378     bits<24> func;
1379     let Inst{23-0} = func;
1380   }
1381
1382   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1383                    IIC_Br, "bl", "\t$func",
1384                    [(ARMcall_pred tglobaladdr:$func)]>,
1385                   Requires<[IsARM, IsDarwin]> {
1386     bits<24> func;
1387     let Inst{23-0} = func;
1388   }
1389
1390   // ARMv5T and above
1391   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1392                 IIC_Br, "blx\t$func",
1393                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1394     bits<4> func;
1395     let Inst{31-4} = 0b1110000100101111111111110011;
1396     let Inst{3-0}   = func;
1397   }
1398
1399   def BLXr9_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1400                       IIC_Br, "blx", "\t$func",
1401                       [(ARMcall_pred GPR:$func)]>,
1402                    Requires<[IsARM, HasV5T, IsDarwin]> {
1403     bits<4> func;
1404     let Inst{27-4} = 0b000100101111111111110011;
1405     let Inst{3-0}   = func;
1406   }
1407
1408   // ARMv4T
1409   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1410   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1411                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1412                   Requires<[IsARM, HasV4T, IsDarwin]>;
1413
1414   // ARMv4
1415   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1416                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1417                   Requires<[IsARM, NoV4T, IsDarwin]>;
1418 }
1419
1420 // Tail calls.
1421
1422 // FIXME: These should probably be xformed into the non-TC versions of the
1423 // instructions as part of MC lowering.
1424 // FIXME: These seem to be used for both Thumb and ARM instruction selection.
1425 // Thumb should have its own version since the instruction is actually
1426 // different, even though the mnemonic is the same.
1427 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1428   // Darwin versions.
1429   let Defs = [R0, R1, R2, R3, R9, R12,
1430               D0, D1, D2, D3, D4, D5, D6, D7,
1431               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1432               D27, D28, D29, D30, D31, PC],
1433       Uses = [SP] in {
1434     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1435                        IIC_Br, []>, Requires<[IsDarwin]>;
1436
1437     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1438                        IIC_Br, []>, Requires<[IsDarwin]>;
1439
1440     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1441                    IIC_Br, "b\t$dst  @ TAILCALL",
1442                    []>, Requires<[IsARM, IsDarwin]>;
1443
1444     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1445                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1446                    []>, Requires<[IsThumb, IsDarwin]>;
1447
1448     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1449                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1450                    []>, Requires<[IsDarwin]> {
1451       bits<4> dst;
1452       let Inst{31-4} = 0b1110000100101111111111110001;
1453       let Inst{3-0}  = dst;
1454     }
1455   }
1456
1457   // Non-Darwin versions (the difference is R9).
1458   let Defs = [R0, R1, R2, R3, R12,
1459               D0, D1, D2, D3, D4, D5, D6, D7,
1460               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1461               D27, D28, D29, D30, D31, PC],
1462       Uses = [SP] in {
1463     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1464                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1465
1466     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1467                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1468
1469     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1470                    IIC_Br, "b\t$dst  @ TAILCALL",
1471                    []>, Requires<[IsARM, IsNotDarwin]>;
1472
1473     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1474                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1475                    []>, Requires<[IsThumb, IsNotDarwin]>;
1476
1477     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1478                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1479                    []>, Requires<[IsNotDarwin]> {
1480       bits<4> dst;
1481       let Inst{31-4} = 0b1110000100101111111111110001;
1482       let Inst{3-0}  = dst;
1483     }
1484   }
1485 }
1486
1487 let isBranch = 1, isTerminator = 1 in {
1488   // B is "predicable" since it's just a Bcc with an 'always' condition.
1489   let isBarrier = 1 in {
1490     let isPredicable = 1 in
1491     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1492                 [(br bb:$target)]>;
1493
1494     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1495     def BR_JTr : ARMPseudoInst<(outs),
1496                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1497                       SizeSpecial, IIC_Br,
1498                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1499     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1500     // into i12 and rs suffixed versions.
1501     def BR_JTm : ARMPseudoInst<(outs),
1502                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1503                      SizeSpecial, IIC_Br,
1504                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1505                        imm:$id)]>;
1506     def BR_JTadd : ARMPseudoInst<(outs),
1507                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1508                    SizeSpecial, IIC_Br,
1509                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1510                      imm:$id)]>;
1511     } // isNotDuplicable = 1, isIndirectBranch = 1
1512   } // isBarrier = 1
1513
1514   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1515   // a two-value operand where a dag node expects two operands. :(
1516   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1517                IIC_Br, "b", "\t$target",
1518                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1519     bits<24> target;
1520     let Inst{23-0} = target;
1521   }
1522 }
1523
1524 // Branch and Exchange Jazelle -- for disassembly only
1525 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1526               [/* For disassembly only; pattern left blank */]> {
1527   let Inst{23-20} = 0b0010;
1528   //let Inst{19-8} = 0xfff;
1529   let Inst{7-4} = 0b0010;
1530 }
1531
1532 // Secure Monitor Call is a system instruction -- for disassembly only
1533 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1534               [/* For disassembly only; pattern left blank */]> {
1535   bits<4> opt;
1536   let Inst{23-4} = 0b01100000000000000111;
1537   let Inst{3-0} = opt;
1538 }
1539
1540 // Supervisor Call (Software Interrupt) -- for disassembly only
1541 let isCall = 1, Uses = [SP] in {
1542 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1543               [/* For disassembly only; pattern left blank */]> {
1544   bits<24> svc;
1545   let Inst{23-0} = svc;
1546 }
1547 }
1548
1549 // Store Return State is a system instruction -- for disassembly only
1550 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1551 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1552                 NoItinerary, "srs${amode}\tsp!, $mode",
1553                 [/* For disassembly only; pattern left blank */]> {
1554   let Inst{31-28} = 0b1111;
1555   let Inst{22-20} = 0b110; // W = 1
1556 }
1557
1558 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1559                 NoItinerary, "srs${amode}\tsp, $mode",
1560                 [/* For disassembly only; pattern left blank */]> {
1561   let Inst{31-28} = 0b1111;
1562   let Inst{22-20} = 0b100; // W = 0
1563 }
1564
1565 // Return From Exception is a system instruction -- for disassembly only
1566 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1567                 NoItinerary, "rfe${amode}\t$base!",
1568                 [/* For disassembly only; pattern left blank */]> {
1569   let Inst{31-28} = 0b1111;
1570   let Inst{22-20} = 0b011; // W = 1
1571 }
1572
1573 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1574                 NoItinerary, "rfe${amode}\t$base",
1575                 [/* For disassembly only; pattern left blank */]> {
1576   let Inst{31-28} = 0b1111;
1577   let Inst{22-20} = 0b001; // W = 0
1578 }
1579 } // isCodeGenOnly = 1
1580
1581 //===----------------------------------------------------------------------===//
1582 //  Load / store Instructions.
1583 //
1584
1585 // Load
1586
1587
1588 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1589                     UnOpFrag<(load node:$Src)>>;
1590 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1591                     UnOpFrag<(zextloadi8 node:$Src)>>;
1592 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1593                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1594 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1595                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1596
1597 // Special LDR for loads from non-pc-relative constpools.
1598 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1599     isReMaterializable = 1 in
1600 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1601                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1602                  []> {
1603   bits<4> Rt;
1604   bits<17> addr;
1605   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1606   let Inst{19-16} = 0b1111;
1607   let Inst{15-12} = Rt;
1608   let Inst{11-0}  = addr{11-0};   // imm12
1609 }
1610
1611 // Loads with zero extension
1612 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1613                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1614                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1615
1616 // Loads with sign extension
1617 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1618                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1619                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1620
1621 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1622                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1623                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1624
1625 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1626     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1627 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1628 //        how to represent that such that tblgen is happy and we don't
1629 //        mark this codegen only?
1630 // Load doubleword
1631 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1632                  (ins addrmode3:$addr), LdMiscFrm,
1633                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1634                  []>, Requires<[IsARM, HasV5TE]>;
1635 }
1636
1637 // Indexed loads
1638 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1639   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1640                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1641                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1642     // {17-14}  Rn
1643     // {13}     1 == Rm, 0 == imm12
1644     // {12}     isAdd
1645     // {11-0}   imm12/Rm
1646     bits<18> addr;
1647     let Inst{25} = addr{13};
1648     let Inst{23} = addr{12};
1649     let Inst{19-16} = addr{17-14};
1650     let Inst{11-0} = addr{11-0};
1651   }
1652   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1653                       (ins GPR:$Rn, am2offset:$offset),
1654                       IndexModePost, LdFrm, itin,
1655                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1656     // {13}     1 == Rm, 0 == imm12
1657     // {12}     isAdd
1658     // {11-0}   imm12/Rm
1659     bits<14> offset;
1660     bits<4> Rn;
1661     let Inst{25} = offset{13};
1662     let Inst{23} = offset{12};
1663     let Inst{19-16} = Rn;
1664     let Inst{11-0} = offset{11-0};
1665   }
1666 }
1667
1668 let mayLoad = 1, neverHasSideEffects = 1 in {
1669 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1670 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1671 }
1672
1673 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1674   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1675                         (ins addrmode3:$addr), IndexModePre,
1676                         LdMiscFrm, itin,
1677                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1678     bits<14> addr;
1679     let Inst{23}    = addr{8};      // U bit
1680     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1681     let Inst{19-16} = addr{12-9};   // Rn
1682     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1683     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1684   }
1685   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1686                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1687                         LdMiscFrm, itin,
1688                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1689     bits<10> offset;
1690     bits<4> Rn;
1691     let Inst{23}    = offset{8};      // U bit
1692     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1693     let Inst{19-16} = Rn;
1694     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1695     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1696   }
1697 }
1698
1699 let mayLoad = 1, neverHasSideEffects = 1 in {
1700 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1701 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1702 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1703 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1704 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1705 } // mayLoad = 1, neverHasSideEffects = 1
1706
1707 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1708 let mayLoad = 1, neverHasSideEffects = 1 in {
1709 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1710                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1711                    LdFrm, IIC_iLoad_ru,
1712                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1713   let Inst{21} = 1; // overwrite
1714 }
1715 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1716                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1717                   LdFrm, IIC_iLoad_bh_ru,
1718                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1719   let Inst{21} = 1; // overwrite
1720 }
1721 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1722                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1723                  LdMiscFrm, IIC_iLoad_bh_ru,
1724                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1725   let Inst{21} = 1; // overwrite
1726 }
1727 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1728                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1729                  LdMiscFrm, IIC_iLoad_bh_ru,
1730                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1731   let Inst{21} = 1; // overwrite
1732 }
1733 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1734                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1735                  LdMiscFrm, IIC_iLoad_bh_ru,
1736                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1737   let Inst{21} = 1; // overwrite
1738 }
1739 }
1740
1741 // Store
1742
1743 // Stores with truncate
1744 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1745                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1746                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1747
1748 // Store doubleword
1749 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1750     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1751 def STRD : AI3str<0b1111, (outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1752                StMiscFrm, IIC_iStore_d_r,
1753                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1754
1755 // Indexed stores
1756 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1757                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1758                      IndexModePre, StFrm, IIC_iStore_ru,
1759                      "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1760                      [(set GPR:$Rn_wb,
1761                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1762
1763 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1764                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1765                      IndexModePost, StFrm, IIC_iStore_ru,
1766                      "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1767                      [(set GPR:$Rn_wb,
1768                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1769
1770 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1771                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1772                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1773                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1774                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1775                                         GPR:$Rn, am2offset:$offset))]>;
1776 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1777                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1778                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1779                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1780                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1781                                         GPR:$Rn, am2offset:$offset))]>;
1782
1783 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1784                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1785                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1786                      "strh", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1787                      [(set GPR:$Rn_wb,
1788                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1789
1790 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1791                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1792                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1793                      "strh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1794                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1795                                         GPR:$Rn, am3offset:$offset))]>;
1796
1797 // For disassembly only
1798 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1799                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1800                      StMiscFrm, IIC_iStore_d_ru,
1801                      "strd", "\t$src1, $src2, [$base, $offset]!",
1802                      "$base = $base_wb", []>;
1803
1804 // For disassembly only
1805 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1806                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1807                      StMiscFrm, IIC_iStore_d_ru,
1808                      "strd", "\t$src1, $src2, [$base], $offset",
1809                      "$base = $base_wb", []>;
1810
1811 // STRT, STRBT, and STRHT are for disassembly only.
1812
1813 def STRT : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1814                     (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1815                     IndexModeNone, StFrm, IIC_iStore_ru,
1816                     "strt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1817                     [/* For disassembly only; pattern left blank */]> {
1818   let Inst{21} = 1; // overwrite
1819 }
1820
1821 def STRBT : AI2stridx<1, 0, (outs GPR:$Rn_wb),
1822                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1823                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1824                      "strbt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1825                      [/* For disassembly only; pattern left blank */]> {
1826   let Inst{21} = 1; // overwrite
1827 }
1828
1829 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1830                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1831                     StMiscFrm, IIC_iStore_bh_ru,
1832                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1833                     [/* For disassembly only; pattern left blank */]> {
1834   let Inst{21} = 1; // overwrite
1835 }
1836
1837 //===----------------------------------------------------------------------===//
1838 //  Load / store multiple Instructions.
1839 //
1840
1841 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1842                          InstrItinClass itin, InstrItinClass itin_upd> {
1843   def IA :
1844     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1845          IndexModeNone, f, itin,
1846          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1847     let Inst{24-23} = 0b01;       // Increment After
1848     let Inst{21}    = 0;          // No writeback
1849     let Inst{20}    = L_bit;
1850   }
1851   def IA_UPD :
1852     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1853          IndexModeUpd, f, itin_upd,
1854          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1855     let Inst{24-23} = 0b01;       // Increment After
1856     let Inst{21}    = 1;          // Writeback
1857     let Inst{20}    = L_bit;
1858   }
1859   def DA :
1860     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1861          IndexModeNone, f, itin,
1862          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1863     let Inst{24-23} = 0b00;       // Decrement After
1864     let Inst{21}    = 0;          // No writeback
1865     let Inst{20}    = L_bit;
1866   }
1867   def DA_UPD :
1868     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1869          IndexModeUpd, f, itin_upd,
1870          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1871     let Inst{24-23} = 0b00;       // Decrement After
1872     let Inst{21}    = 1;          // Writeback
1873     let Inst{20}    = L_bit;
1874   }
1875   def DB :
1876     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1877          IndexModeNone, f, itin,
1878          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1879     let Inst{24-23} = 0b10;       // Decrement Before
1880     let Inst{21}    = 0;          // No writeback
1881     let Inst{20}    = L_bit;
1882   }
1883   def DB_UPD :
1884     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1885          IndexModeUpd, f, itin_upd,
1886          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1887     let Inst{24-23} = 0b10;       // Decrement Before
1888     let Inst{21}    = 1;          // Writeback
1889     let Inst{20}    = L_bit;
1890   }
1891   def IB :
1892     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1893          IndexModeNone, f, itin,
1894          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1895     let Inst{24-23} = 0b11;       // Increment Before
1896     let Inst{21}    = 0;          // No writeback
1897     let Inst{20}    = L_bit;
1898   }
1899   def IB_UPD :
1900     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1901          IndexModeUpd, f, itin_upd,
1902          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1903     let Inst{24-23} = 0b11;       // Increment Before
1904     let Inst{21}    = 1;          // Writeback
1905     let Inst{20}    = L_bit;
1906   }
1907 }
1908
1909 let neverHasSideEffects = 1 in {
1910
1911 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1912 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1913
1914 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1915 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1916
1917 } // neverHasSideEffects
1918
1919 // Load / Store Multiple Mnemonic Aliases
1920 def : MnemonicAlias<"ldm", "ldmia">;
1921 def : MnemonicAlias<"stm", "stmia">;
1922
1923 // FIXME: remove when we have a way to marking a MI with these properties.
1924 // FIXME: Should pc be an implicit operand like PICADD, etc?
1925 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1926     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1927 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1928                                                reglist:$regs, variable_ops),
1929                      Size4Bytes, IIC_iLoad_mBr, []>,
1930       RegConstraint<"$Rn = $wb">;
1931
1932 //===----------------------------------------------------------------------===//
1933 //  Move Instructions.
1934 //
1935
1936 let neverHasSideEffects = 1 in
1937 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1938                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1939   bits<4> Rd;
1940   bits<4> Rm;
1941
1942   let Inst{11-4} = 0b00000000;
1943   let Inst{25} = 0;
1944   let Inst{3-0} = Rm;
1945   let Inst{15-12} = Rd;
1946 }
1947
1948 // A version for the smaller set of tail call registers.
1949 let neverHasSideEffects = 1 in
1950 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1951                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1952   bits<4> Rd;
1953   bits<4> Rm;
1954
1955   let Inst{11-4} = 0b00000000;
1956   let Inst{25} = 0;
1957   let Inst{3-0} = Rm;
1958   let Inst{15-12} = Rd;
1959 }
1960
1961 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1962                 DPSoRegFrm, IIC_iMOVsr,
1963                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1964                 UnaryDP {
1965   bits<4> Rd;
1966   bits<12> src;
1967   let Inst{15-12} = Rd;
1968   let Inst{11-0} = src;
1969   let Inst{25} = 0;
1970 }
1971
1972 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1973 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1974                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1975   bits<4> Rd;
1976   bits<12> imm;
1977   let Inst{25} = 1;
1978   let Inst{15-12} = Rd;
1979   let Inst{19-16} = 0b0000;
1980   let Inst{11-0} = imm;
1981 }
1982
1983 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1984 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
1985                  DPFrm, IIC_iMOVi,
1986                  "movw", "\t$Rd, $imm",
1987                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1988                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1989   bits<4> Rd;
1990   bits<16> imm;
1991   let Inst{15-12} = Rd;
1992   let Inst{11-0}  = imm{11-0};
1993   let Inst{19-16} = imm{15-12};
1994   let Inst{20} = 0;
1995   let Inst{25} = 1;
1996 }
1997
1998 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
1999                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2000
2001 let Constraints = "$src = $Rd" in {
2002 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2003                   DPFrm, IIC_iMOVi,
2004                   "movt", "\t$Rd, $imm",
2005                   [(set GPR:$Rd,
2006                         (or (and GPR:$src, 0xffff),
2007                             lo16AllZero:$imm))]>, UnaryDP,
2008                   Requires<[IsARM, HasV6T2]> {
2009   bits<4> Rd;
2010   bits<16> imm;
2011   let Inst{15-12} = Rd;
2012   let Inst{11-0}  = imm{11-0};
2013   let Inst{19-16} = imm{15-12};
2014   let Inst{20} = 0;
2015   let Inst{25} = 1;
2016 }
2017
2018 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2019                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2020
2021 } // Constraints
2022
2023 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2024       Requires<[IsARM, HasV6T2]>;
2025
2026 let Uses = [CPSR] in
2027 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2028                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2029                     Requires<[IsARM]>;
2030
2031 // These aren't really mov instructions, but we have to define them this way
2032 // due to flag operands.
2033
2034 let Defs = [CPSR] in {
2035 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2036                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2037                       Requires<[IsARM]>;
2038 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2039                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2040                       Requires<[IsARM]>;
2041 }
2042
2043 //===----------------------------------------------------------------------===//
2044 //  Extend Instructions.
2045 //
2046
2047 // Sign extenders
2048
2049 defm SXTB  : AI_ext_rrot<0b01101010,
2050                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2051 defm SXTH  : AI_ext_rrot<0b01101011,
2052                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2053
2054 defm SXTAB : AI_exta_rrot<0b01101010,
2055                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2056 defm SXTAH : AI_exta_rrot<0b01101011,
2057                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2058
2059 // For disassembly only
2060 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2061
2062 // For disassembly only
2063 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2064
2065 // Zero extenders
2066
2067 let AddedComplexity = 16 in {
2068 defm UXTB   : AI_ext_rrot<0b01101110,
2069                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2070 defm UXTH   : AI_ext_rrot<0b01101111,
2071                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2072 defm UXTB16 : AI_ext_rrot<0b01101100,
2073                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2074
2075 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2076 //        The transformation should probably be done as a combiner action
2077 //        instead so we can include a check for masking back in the upper
2078 //        eight bits of the source into the lower eight bits of the result.
2079 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2080 //               (UXTB16r_rot GPR:$Src, 24)>;
2081 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2082                (UXTB16r_rot GPR:$Src, 8)>;
2083
2084 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2085                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2086 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2087                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2088 }
2089
2090 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2091 // For disassembly only
2092 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2093
2094
2095 def SBFX  : I<(outs GPR:$Rd),
2096               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2097                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2098                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2099                Requires<[IsARM, HasV6T2]> {
2100   bits<4> Rd;
2101   bits<4> Rn;
2102   bits<5> lsb;
2103   bits<5> width;
2104   let Inst{27-21} = 0b0111101;
2105   let Inst{6-4}   = 0b101;
2106   let Inst{20-16} = width;
2107   let Inst{15-12} = Rd;
2108   let Inst{11-7}  = lsb;
2109   let Inst{3-0}   = Rn;
2110 }
2111
2112 def UBFX  : I<(outs GPR:$Rd),
2113               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2114                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2115                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2116                Requires<[IsARM, HasV6T2]> {
2117   bits<4> Rd;
2118   bits<4> Rn;
2119   bits<5> lsb;
2120   bits<5> width;
2121   let Inst{27-21} = 0b0111111;
2122   let Inst{6-4}   = 0b101;
2123   let Inst{20-16} = width;
2124   let Inst{15-12} = Rd;
2125   let Inst{11-7}  = lsb;
2126   let Inst{3-0}   = Rn;
2127 }
2128
2129 //===----------------------------------------------------------------------===//
2130 //  Arithmetic Instructions.
2131 //
2132
2133 defm ADD  : AsI1_bin_irs<0b0100, "add",
2134                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2135                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2136 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2137                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2138                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2139
2140 // ADD and SUB with 's' bit set.
2141 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2142                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2143                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2144 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2145                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2146                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2147
2148 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2149                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2150 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2151                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2152
2153 // ADC and SUBC with 's' bit set.
2154 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2155                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2156 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2157                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2158
2159 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2160                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2161                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2162   bits<4> Rd;
2163   bits<4> Rn;
2164   bits<12> imm;
2165   let Inst{25} = 1;
2166   let Inst{15-12} = Rd;
2167   let Inst{19-16} = Rn;
2168   let Inst{11-0} = imm;
2169 }
2170
2171 // The reg/reg form is only defined for the disassembler; for codegen it is
2172 // equivalent to SUBrr.
2173 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2174                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2175                  [/* For disassembly only; pattern left blank */]> {
2176   bits<4> Rd;
2177   bits<4> Rn;
2178   bits<4> Rm;
2179   let Inst{11-4} = 0b00000000;
2180   let Inst{25} = 0;
2181   let Inst{3-0} = Rm;
2182   let Inst{15-12} = Rd;
2183   let Inst{19-16} = Rn;
2184 }
2185
2186 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2187                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2188                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2189   bits<4> Rd;
2190   bits<4> Rn;
2191   bits<12> shift;
2192   let Inst{25} = 0;
2193   let Inst{11-0} = shift;
2194   let Inst{15-12} = Rd;
2195   let Inst{19-16} = Rn;
2196 }
2197
2198 // RSB with 's' bit set.
2199 let isCodeGenOnly = 1, Defs = [CPSR] in {
2200 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2201                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2202                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2203   bits<4> Rd;
2204   bits<4> Rn;
2205   bits<12> imm;
2206   let Inst{25} = 1;
2207   let Inst{20} = 1;
2208   let Inst{15-12} = Rd;
2209   let Inst{19-16} = Rn;
2210   let Inst{11-0} = imm;
2211 }
2212 def RSBSrr : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2213                  IIC_iALUr, "rsbs", "\t$Rd, $Rn, $Rm",
2214                  [/* For disassembly only; pattern left blank */]> {
2215   bits<4> Rd;
2216   bits<4> Rn;
2217   bits<4> Rm;
2218   let Inst{11-4} = 0b00000000;
2219   let Inst{25} = 0;
2220   let Inst{20} = 1;
2221   let Inst{3-0} = Rm;
2222   let Inst{15-12} = Rd;
2223   let Inst{19-16} = Rn;
2224 }
2225 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2226                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2227                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2228   bits<4> Rd;
2229   bits<4> Rn;
2230   bits<12> shift;
2231   let Inst{25} = 0;
2232   let Inst{20} = 1;
2233   let Inst{11-0} = shift;
2234   let Inst{15-12} = Rd;
2235   let Inst{19-16} = Rn;
2236 }
2237 }
2238
2239 let Uses = [CPSR] in {
2240 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2241                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2242                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2243                  Requires<[IsARM]> {
2244   bits<4> Rd;
2245   bits<4> Rn;
2246   bits<12> imm;
2247   let Inst{25} = 1;
2248   let Inst{15-12} = Rd;
2249   let Inst{19-16} = Rn;
2250   let Inst{11-0} = imm;
2251 }
2252 // The reg/reg form is only defined for the disassembler; for codegen it is
2253 // equivalent to SUBrr.
2254 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2255                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2256                  [/* For disassembly only; pattern left blank */]> {
2257   bits<4> Rd;
2258   bits<4> Rn;
2259   bits<4> Rm;
2260   let Inst{11-4} = 0b00000000;
2261   let Inst{25} = 0;
2262   let Inst{3-0} = Rm;
2263   let Inst{15-12} = Rd;
2264   let Inst{19-16} = Rn;
2265 }
2266 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2267                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2268                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2269                  Requires<[IsARM]> {
2270   bits<4> Rd;
2271   bits<4> Rn;
2272   bits<12> shift;
2273   let Inst{25} = 0;
2274   let Inst{11-0} = shift;
2275   let Inst{15-12} = Rd;
2276   let Inst{19-16} = Rn;
2277 }
2278 }
2279
2280 // FIXME: Allow these to be predicated.
2281 let isCodeGenOnly = 1, Defs = [CPSR], Uses = [CPSR] in {
2282 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2283                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2284                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2285                   Requires<[IsARM]> {
2286   bits<4> Rd;
2287   bits<4> Rn;
2288   bits<12> imm;
2289   let Inst{25} = 1;
2290   let Inst{20} = 1;
2291   let Inst{15-12} = Rd;
2292   let Inst{19-16} = Rn;
2293   let Inst{11-0} = imm;
2294 }
2295 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2296                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2297                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2298                   Requires<[IsARM]> {
2299   bits<4> Rd;
2300   bits<4> Rn;
2301   bits<12> shift;
2302   let Inst{25} = 0;
2303   let Inst{20} = 1;
2304   let Inst{11-0} = shift;
2305   let Inst{15-12} = Rd;
2306   let Inst{19-16} = Rn;
2307 }
2308 }
2309
2310 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2311 // The assume-no-carry-in form uses the negation of the input since add/sub
2312 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2313 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2314 // details.
2315 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2316              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2317 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2318              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2319 // The with-carry-in form matches bitwise not instead of the negation.
2320 // Effectively, the inverse interpretation of the carry flag already accounts
2321 // for part of the negation.
2322 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2323              (SBCri  GPR:$src, so_imm_not:$imm)>;
2324
2325 // Note: These are implemented in C++ code, because they have to generate
2326 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2327 // cannot produce.
2328 // (mul X, 2^n+1) -> (add (X << n), X)
2329 // (mul X, 2^n-1) -> (rsb X, (X << n))
2330
2331 // ARM Arithmetic Instruction -- for disassembly only
2332 // GPR:$dst = GPR:$a op GPR:$b
2333 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2334           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2335           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2336   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2337   bits<4> Rn;
2338   bits<4> Rd;
2339   bits<4> Rm;
2340   let Inst{27-20} = op27_20;
2341   let Inst{11-4} = op11_4;
2342   let Inst{19-16} = Rn;
2343   let Inst{15-12} = Rd;
2344   let Inst{3-0}   = Rm;
2345 }
2346
2347 // Saturating add/subtract -- for disassembly only
2348
2349 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2350                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2351                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2352 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2353                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2354                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2355 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2356                   "\t$Rd, $Rm, $Rn">;
2357 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2358                   "\t$Rd, $Rm, $Rn">;
2359
2360 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2361 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2362 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2363 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2364 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2365 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2366 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2367 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2368 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2369 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2370 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2371 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2372
2373 // Signed/Unsigned add/subtract -- for disassembly only
2374
2375 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2376 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2377 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2378 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2379 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2380 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2381 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2382 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2383 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2384 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2385 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2386 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2387
2388 // Signed/Unsigned halving add/subtract -- for disassembly only
2389
2390 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2391 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2392 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2393 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2394 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2395 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2396 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2397 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2398 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2399 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2400 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2401 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2402
2403 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2404
2405 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2406                 MulFrm /* for convenience */, NoItinerary, "usad8",
2407                 "\t$Rd, $Rn, $Rm", []>,
2408              Requires<[IsARM, HasV6]> {
2409   bits<4> Rd;
2410   bits<4> Rn;
2411   bits<4> Rm;
2412   let Inst{27-20} = 0b01111000;
2413   let Inst{15-12} = 0b1111;
2414   let Inst{7-4} = 0b0001;
2415   let Inst{19-16} = Rd;
2416   let Inst{11-8} = Rm;
2417   let Inst{3-0} = Rn;
2418 }
2419 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2420                 MulFrm /* for convenience */, NoItinerary, "usada8",
2421                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2422              Requires<[IsARM, HasV6]> {
2423   bits<4> Rd;
2424   bits<4> Rn;
2425   bits<4> Rm;
2426   bits<4> Ra;
2427   let Inst{27-20} = 0b01111000;
2428   let Inst{7-4} = 0b0001;
2429   let Inst{19-16} = Rd;
2430   let Inst{15-12} = Ra;
2431   let Inst{11-8} = Rm;
2432   let Inst{3-0} = Rn;
2433 }
2434
2435 // Signed/Unsigned saturate -- for disassembly only
2436
2437 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2438               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2439               [/* For disassembly only; pattern left blank */]> {
2440   bits<4> Rd;
2441   bits<5> sat_imm;
2442   bits<4> Rn;
2443   bits<8> sh;
2444   let Inst{27-21} = 0b0110101;
2445   let Inst{5-4} = 0b01;
2446   let Inst{20-16} = sat_imm;
2447   let Inst{15-12} = Rd;
2448   let Inst{11-7} = sh{7-3};
2449   let Inst{6} = sh{0};
2450   let Inst{3-0} = Rn;
2451 }
2452
2453 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2454                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2455                 [/* For disassembly only; pattern left blank */]> {
2456   bits<4> Rd;
2457   bits<4> sat_imm;
2458   bits<4> Rn;
2459   let Inst{27-20} = 0b01101010;
2460   let Inst{11-4} = 0b11110011;
2461   let Inst{15-12} = Rd;
2462   let Inst{19-16} = sat_imm;
2463   let Inst{3-0} = Rn;
2464 }
2465
2466 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2467               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2468               [/* For disassembly only; pattern left blank */]> {
2469   bits<4> Rd;
2470   bits<5> sat_imm;
2471   bits<4> Rn;
2472   bits<8> sh;
2473   let Inst{27-21} = 0b0110111;
2474   let Inst{5-4} = 0b01;
2475   let Inst{15-12} = Rd;
2476   let Inst{11-7} = sh{7-3};
2477   let Inst{6} = sh{0};
2478   let Inst{20-16} = sat_imm;
2479   let Inst{3-0} = Rn;
2480 }
2481
2482 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2483                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2484                 [/* For disassembly only; pattern left blank */]> {
2485   bits<4> Rd;
2486   bits<4> sat_imm;
2487   bits<4> Rn;
2488   let Inst{27-20} = 0b01101110;
2489   let Inst{11-4} = 0b11110011;
2490   let Inst{15-12} = Rd;
2491   let Inst{19-16} = sat_imm;
2492   let Inst{3-0} = Rn;
2493 }
2494
2495 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2496 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2497
2498 //===----------------------------------------------------------------------===//
2499 //  Bitwise Instructions.
2500 //
2501
2502 defm AND   : AsI1_bin_irs<0b0000, "and",
2503                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2504                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2505 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2506                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2507                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2508 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2509                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2510                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2511 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2512                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2513                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2514
2515 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2516                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2517                "bfc", "\t$Rd, $imm", "$src = $Rd",
2518                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2519                Requires<[IsARM, HasV6T2]> {
2520   bits<4> Rd;
2521   bits<10> imm;
2522   let Inst{27-21} = 0b0111110;
2523   let Inst{6-0}   = 0b0011111;
2524   let Inst{15-12} = Rd;
2525   let Inst{11-7}  = imm{4-0}; // lsb
2526   let Inst{20-16} = imm{9-5}; // width
2527 }
2528
2529 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2530 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2531                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2532                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2533                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2534                                 bf_inv_mask_imm:$imm))]>,
2535                Requires<[IsARM, HasV6T2]> {
2536   bits<4> Rd;
2537   bits<4> Rn;
2538   bits<10> imm;
2539   let Inst{27-21} = 0b0111110;
2540   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2541   let Inst{15-12} = Rd;
2542   let Inst{11-7}  = imm{4-0}; // lsb
2543   let Inst{20-16} = imm{9-5}; // width
2544   let Inst{3-0}   = Rn;
2545 }
2546
2547 // GNU as only supports this form of bfi (w/ 4 arguments)
2548 let isAsmParserOnly = 1 in
2549 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2550                                    lsb_pos_imm:$lsb, width_imm:$width),
2551                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2552                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2553                []>, Requires<[IsARM, HasV6T2]> {
2554   bits<4> Rd;
2555   bits<4> Rn;
2556   bits<5> lsb;
2557   bits<5> width;
2558   let Inst{27-21} = 0b0111110;
2559   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2560   let Inst{15-12} = Rd;
2561   let Inst{11-7}  = lsb;
2562   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2563   let Inst{3-0}   = Rn;
2564 }
2565
2566 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2567                   "mvn", "\t$Rd, $Rm",
2568                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2569   bits<4> Rd;
2570   bits<4> Rm;
2571   let Inst{25} = 0;
2572   let Inst{19-16} = 0b0000;
2573   let Inst{11-4} = 0b00000000;
2574   let Inst{15-12} = Rd;
2575   let Inst{3-0} = Rm;
2576 }
2577 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2578                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2579                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2580   bits<4> Rd;
2581   bits<12> shift;
2582   let Inst{25} = 0;
2583   let Inst{19-16} = 0b0000;
2584   let Inst{15-12} = Rd;
2585   let Inst{11-0} = shift;
2586 }
2587 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2588 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2589                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2590                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2591   bits<4> Rd;
2592   bits<12> imm;
2593   let Inst{25} = 1;
2594   let Inst{19-16} = 0b0000;
2595   let Inst{15-12} = Rd;
2596   let Inst{11-0} = imm;
2597 }
2598
2599 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2600              (BICri GPR:$src, so_imm_not:$imm)>;
2601
2602 //===----------------------------------------------------------------------===//
2603 //  Multiply Instructions.
2604 //
2605 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2606              string opc, string asm, list<dag> pattern>
2607   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2608   bits<4> Rd;
2609   bits<4> Rm;
2610   bits<4> Rn;
2611   let Inst{19-16} = Rd;
2612   let Inst{11-8}  = Rm;
2613   let Inst{3-0}   = Rn;
2614 }
2615 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2616              string opc, string asm, list<dag> pattern>
2617   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2618   bits<4> RdLo;
2619   bits<4> RdHi;
2620   bits<4> Rm;
2621   bits<4> Rn;
2622   let Inst{19-16} = RdHi;
2623   let Inst{15-12} = RdLo;
2624   let Inst{11-8}  = Rm;
2625   let Inst{3-0}   = Rn;
2626 }
2627
2628 let isCommutable = 1 in {
2629 let Constraints = "@earlyclobber $Rd" in
2630 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2631                                           pred:$p, cc_out:$s),
2632                           Size4Bytes, IIC_iMUL32,
2633                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2634                         Requires<[IsARM, NoV6]>;
2635
2636 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2637                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2638                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2639                    Requires<[IsARM, HasV6]>;
2640 }
2641
2642 let Constraints = "@earlyclobber $Rd" in
2643 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2644                          (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2645                          Size4Bytes, IIC_iMAC32,
2646                          [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2647                         Requires<[IsARM, NoV6]> {
2648   bits<4> Ra;
2649   let Inst{15-12} = Ra;
2650 }
2651 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2652                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2653                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2654                    Requires<[IsARM, HasV6]> {
2655   bits<4> Ra;
2656   let Inst{15-12} = Ra;
2657 }
2658
2659 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2660                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2661                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2662                    Requires<[IsARM, HasV6T2]> {
2663   bits<4> Rd;
2664   bits<4> Rm;
2665   bits<4> Rn;
2666   bits<4> Ra;
2667   let Inst{19-16} = Rd;
2668   let Inst{15-12} = Ra;
2669   let Inst{11-8}  = Rm;
2670   let Inst{3-0}   = Rn;
2671 }
2672
2673 // Extra precision multiplies with low / high results
2674
2675 let neverHasSideEffects = 1 in {
2676 let isCommutable = 1 in {
2677 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2678 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2679                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2680                             Size4Bytes, IIC_iMUL64, []>,
2681                            Requires<[IsARM, NoV6]>;
2682
2683 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2684                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2685                             Size4Bytes, IIC_iMUL64, []>,
2686                            Requires<[IsARM, NoV6]>;
2687 }
2688
2689 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2690                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2691                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2692                     Requires<[IsARM, HasV6]>;
2693
2694 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2695                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2696                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2697                     Requires<[IsARM, HasV6]>;
2698 }
2699
2700 // Multiply + accumulate
2701 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2702 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2703                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2704                             Size4Bytes, IIC_iMAC64, []>,
2705                            Requires<[IsARM, NoV6]>;
2706 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2707                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2708                             Size4Bytes, IIC_iMAC64, []>,
2709                            Requires<[IsARM, NoV6]>;
2710 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2711                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2712                             Size4Bytes, IIC_iMAC64, []>,
2713                            Requires<[IsARM, NoV6]>;
2714
2715 }
2716
2717 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2718                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2719                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2720                     Requires<[IsARM, HasV6]>;
2721 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2722                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2723                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2724                     Requires<[IsARM, HasV6]>;
2725
2726 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2727                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2728                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2729                     Requires<[IsARM, HasV6]> {
2730   bits<4> RdLo;
2731   bits<4> RdHi;
2732   bits<4> Rm;
2733   bits<4> Rn;
2734   let Inst{19-16} = RdLo;
2735   let Inst{15-12} = RdHi;
2736   let Inst{11-8}  = Rm;
2737   let Inst{3-0}   = Rn;
2738 }
2739 } // neverHasSideEffects
2740
2741 // Most significant word multiply
2742 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2743                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2744                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2745             Requires<[IsARM, HasV6]> {
2746   let Inst{15-12} = 0b1111;
2747 }
2748
2749 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2750                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2751                [/* For disassembly only; pattern left blank */]>,
2752             Requires<[IsARM, HasV6]> {
2753   let Inst{15-12} = 0b1111;
2754 }
2755
2756 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2757                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2758                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2759                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2760             Requires<[IsARM, HasV6]>;
2761
2762 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2763                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2764                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2765                [/* For disassembly only; pattern left blank */]>,
2766             Requires<[IsARM, HasV6]>;
2767
2768 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2769                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2770                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2771                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2772             Requires<[IsARM, HasV6]>;
2773
2774 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2775                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2776                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2777                [/* For disassembly only; pattern left blank */]>,
2778             Requires<[IsARM, HasV6]>;
2779
2780 multiclass AI_smul<string opc, PatFrag opnode> {
2781   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2782               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2783               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2784                                       (sext_inreg GPR:$Rm, i16)))]>,
2785            Requires<[IsARM, HasV5TE]>;
2786
2787   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2788               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2789               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2790                                       (sra GPR:$Rm, (i32 16))))]>,
2791            Requires<[IsARM, HasV5TE]>;
2792
2793   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2794               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2795               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2796                                       (sext_inreg GPR:$Rm, i16)))]>,
2797            Requires<[IsARM, HasV5TE]>;
2798
2799   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2800               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2801               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2802                                       (sra GPR:$Rm, (i32 16))))]>,
2803             Requires<[IsARM, HasV5TE]>;
2804
2805   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2806               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2807               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2808                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2809            Requires<[IsARM, HasV5TE]>;
2810
2811   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2812               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2813               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2814                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2815             Requires<[IsARM, HasV5TE]>;
2816 }
2817
2818
2819 multiclass AI_smla<string opc, PatFrag opnode> {
2820   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2821               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2822               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2823               [(set GPR:$Rd, (add GPR:$Ra,
2824                                (opnode (sext_inreg GPR:$Rn, i16),
2825                                        (sext_inreg GPR:$Rm, i16))))]>,
2826            Requires<[IsARM, HasV5TE]>;
2827
2828   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2829               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2830               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2831               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2832                                                    (sra GPR:$Rm, (i32 16)))))]>,
2833            Requires<[IsARM, HasV5TE]>;
2834
2835   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2836               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2837               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2838               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2839                                                 (sext_inreg GPR:$Rm, i16))))]>,
2840            Requires<[IsARM, HasV5TE]>;
2841
2842   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2843               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2844               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2845              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2846                                                    (sra GPR:$Rm, (i32 16)))))]>,
2847             Requires<[IsARM, HasV5TE]>;
2848
2849   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2850               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2851               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2852               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2853                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2854            Requires<[IsARM, HasV5TE]>;
2855
2856   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2857               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2858               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2859               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2860                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2861             Requires<[IsARM, HasV5TE]>;
2862 }
2863
2864 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2865 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2866
2867 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2868 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2869                       (ins GPR:$Rn, GPR:$Rm),
2870                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2871                       [/* For disassembly only; pattern left blank */]>,
2872               Requires<[IsARM, HasV5TE]>;
2873
2874 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2875                       (ins GPR:$Rn, GPR:$Rm),
2876                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2877                       [/* For disassembly only; pattern left blank */]>,
2878               Requires<[IsARM, HasV5TE]>;
2879
2880 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2881                       (ins GPR:$Rn, GPR:$Rm),
2882                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2883                       [/* For disassembly only; pattern left blank */]>,
2884               Requires<[IsARM, HasV5TE]>;
2885
2886 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2887                       (ins GPR:$Rn, GPR:$Rm),
2888                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2889                       [/* For disassembly only; pattern left blank */]>,
2890               Requires<[IsARM, HasV5TE]>;
2891
2892 // Helper class for AI_smld -- for disassembly only
2893 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2894                     InstrItinClass itin, string opc, string asm>
2895   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2896   bits<4> Rn;
2897   bits<4> Rm;
2898   let Inst{4}     = 1;
2899   let Inst{5}     = swap;
2900   let Inst{6}     = sub;
2901   let Inst{7}     = 0;
2902   let Inst{21-20} = 0b00;
2903   let Inst{22}    = long;
2904   let Inst{27-23} = 0b01110;
2905   let Inst{11-8}  = Rm;
2906   let Inst{3-0}   = Rn;
2907 }
2908 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2909                 InstrItinClass itin, string opc, string asm>
2910   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2911   bits<4> Rd;
2912   let Inst{15-12} = 0b1111;
2913   let Inst{19-16} = Rd;
2914 }
2915 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2916                 InstrItinClass itin, string opc, string asm>
2917   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2918   bits<4> Ra;
2919   let Inst{15-12} = Ra;
2920 }
2921 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2922                   InstrItinClass itin, string opc, string asm>
2923   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2924   bits<4> RdLo;
2925   bits<4> RdHi;
2926   let Inst{19-16} = RdHi;
2927   let Inst{15-12} = RdLo;
2928 }
2929
2930 multiclass AI_smld<bit sub, string opc> {
2931
2932   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2933                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2934
2935   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2936                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2937
2938   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2939                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2940                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2941
2942   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2943                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2944                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2945
2946 }
2947
2948 defm SMLA : AI_smld<0, "smla">;
2949 defm SMLS : AI_smld<1, "smls">;
2950
2951 multiclass AI_sdml<bit sub, string opc> {
2952
2953   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2954                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2955   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2956                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2957 }
2958
2959 defm SMUA : AI_sdml<0, "smua">;
2960 defm SMUS : AI_sdml<1, "smus">;
2961
2962 //===----------------------------------------------------------------------===//
2963 //  Misc. Arithmetic Instructions.
2964 //
2965
2966 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2967               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2968               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2969
2970 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2971               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2972               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2973            Requires<[IsARM, HasV6T2]>;
2974
2975 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2976               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2977               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2978
2979 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2980                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2981                [(set GPR:$Rd,
2982                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2983                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2984                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2985                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2986                Requires<[IsARM, HasV6]>;
2987
2988 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2989                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2990                [(set GPR:$Rd,
2991                   (sext_inreg
2992                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2993                         (shl GPR:$Rm, (i32 8))), i16))]>,
2994                Requires<[IsARM, HasV6]>;
2995
2996 def lsl_shift_imm : SDNodeXForm<imm, [{
2997   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2998   return CurDAG->getTargetConstant(Sh, MVT::i32);
2999 }]>;
3000
3001 def lsl_amt : PatLeaf<(i32 imm), [{
3002   return (N->getZExtValue() < 32);
3003 }], lsl_shift_imm>;
3004
3005 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3006                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3007                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3008                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3009                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3010                                        0xFFFF0000)))]>,
3011                Requires<[IsARM, HasV6]>;
3012
3013 // Alternate cases for PKHBT where identities eliminate some nodes.
3014 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3015                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3016 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3017                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3018
3019 def asr_shift_imm : SDNodeXForm<imm, [{
3020   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3021   return CurDAG->getTargetConstant(Sh, MVT::i32);
3022 }]>;
3023
3024 def asr_amt : PatLeaf<(i32 imm), [{
3025   return (N->getZExtValue() <= 32);
3026 }], asr_shift_imm>;
3027
3028 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3029 // will match the pattern below.
3030 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3031                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3032                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3033                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3034                                   (and (sra GPR:$Rm, asr_amt:$sh),
3035                                        0xFFFF)))]>,
3036                Requires<[IsARM, HasV6]>;
3037
3038 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3039 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3040 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3041                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3042 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3043                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3044                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3045
3046 //===----------------------------------------------------------------------===//
3047 //  Comparison Instructions...
3048 //
3049
3050 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3051                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3052                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3053
3054 // ARMcmpZ can re-use the above instruction definitions.
3055 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3056              (CMPri   GPR:$src, so_imm:$imm)>;
3057 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3058              (CMPrr   GPR:$src, GPR:$rhs)>;
3059 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3060              (CMPrs   GPR:$src, so_reg:$rhs)>;
3061
3062 // FIXME: We have to be careful when using the CMN instruction and comparison
3063 // with 0. One would expect these two pieces of code should give identical
3064 // results:
3065 //
3066 //   rsbs r1, r1, 0
3067 //   cmp  r0, r1
3068 //   mov  r0, #0
3069 //   it   ls
3070 //   mov  r0, #1
3071 //
3072 // and:
3073 //
3074 //   cmn  r0, r1
3075 //   mov  r0, #0
3076 //   it   ls
3077 //   mov  r0, #1
3078 //
3079 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3080 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3081 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3082 // value of r0 and the carry bit (because the "carry bit" parameter to
3083 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3084 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3085 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3086 // parameter to AddWithCarry is defined as 0).
3087 //
3088 // When x is 0 and unsigned:
3089 //
3090 //    x = 0
3091 //   ~x = 0xFFFF FFFF
3092 //   ~x + 1 = 0x1 0000 0000
3093 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3094 //
3095 // Therefore, we should disable CMN when comparing against zero, until we can
3096 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3097 // when it's a comparison which doesn't look at the 'carry' flag).
3098 //
3099 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3100 //
3101 // This is related to <rdar://problem/7569620>.
3102 //
3103 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3104 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3105
3106 // Note that TST/TEQ don't set all the same flags that CMP does!
3107 defm TST  : AI1_cmp_irs<0b1000, "tst",
3108                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3109                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3110 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3111                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3112                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3113
3114 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3115                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3116                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3117
3118 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3119 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3120
3121 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3122              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3123
3124 // Pseudo i64 compares for some floating point compares.
3125 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3126     Defs = [CPSR] in {
3127 def BCCi64 : PseudoInst<(outs),
3128     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3129      IIC_Br,
3130     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3131
3132 def BCCZi64 : PseudoInst<(outs),
3133      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3134     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3135 } // usesCustomInserter
3136
3137
3138 // Conditional moves
3139 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3140 // a two-value operand where a dag node expects two operands. :(
3141 let neverHasSideEffects = 1 in {
3142 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3143                            Size4Bytes, IIC_iCMOVr,
3144   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3145       RegConstraint<"$false = $Rd">;
3146 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3147                            (ins GPR:$false, so_reg:$shift, pred:$p),
3148                            Size4Bytes, IIC_iCMOVsr,
3149   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3150       RegConstraint<"$false = $Rd">;
3151
3152 let isMoveImm = 1 in
3153 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3154                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3155                              Size4Bytes, IIC_iMOVi,
3156                              []>,
3157       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3158
3159 let isMoveImm = 1 in
3160 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3161                            (ins GPR:$false, so_imm:$imm, pred:$p),
3162                            Size4Bytes, IIC_iCMOVi,
3163    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3164       RegConstraint<"$false = $Rd">;
3165
3166 // Two instruction predicate mov immediate.
3167 let isMoveImm = 1 in
3168 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3169                                 (ins GPR:$false, i32imm:$src, pred:$p),
3170                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3171
3172 let isMoveImm = 1 in
3173 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3174                            (ins GPR:$false, so_imm:$imm, pred:$p),
3175                            Size4Bytes, IIC_iCMOVi,
3176  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3177                 RegConstraint<"$false = $Rd">;
3178 } // neverHasSideEffects
3179
3180 //===----------------------------------------------------------------------===//
3181 // Atomic operations intrinsics
3182 //
3183
3184 def memb_opt : Operand<i32> {
3185   let PrintMethod = "printMemBOption";
3186   let ParserMatchClass = MemBarrierOptOperand;
3187 }
3188
3189 // memory barriers protect the atomic sequences
3190 let hasSideEffects = 1 in {
3191 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3192                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3193                 Requires<[IsARM, HasDB]> {
3194   bits<4> opt;
3195   let Inst{31-4} = 0xf57ff05;
3196   let Inst{3-0} = opt;
3197 }
3198 }
3199
3200 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3201                 "dsb", "\t$opt",
3202                 [/* For disassembly only; pattern left blank */]>,
3203                 Requires<[IsARM, HasDB]> {
3204   bits<4> opt;
3205   let Inst{31-4} = 0xf57ff04;
3206   let Inst{3-0} = opt;
3207 }
3208
3209 // ISB has only full system option -- for disassembly only
3210 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3211                 Requires<[IsARM, HasDB]> {
3212   let Inst{31-4} = 0xf57ff06;
3213   let Inst{3-0} = 0b1111;
3214 }
3215
3216 let usesCustomInserter = 1 in {
3217   let Uses = [CPSR] in {
3218     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3219       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3220       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3221     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3222       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3223       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3224     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3225       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3226       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3227     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3228       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3229       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3230     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3231       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3232       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3233     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3234       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3235       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3236     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3237       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3238       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3239     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3240       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3241       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3242     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3243       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3244       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3245     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3246       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3247       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3248     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3250       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3251     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3252       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3253       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3254     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3255       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3256       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3257     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3258       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3259       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3260     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3262       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3263     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3264       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3265       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3266     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3267       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3268       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3269     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3270       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3271       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3272
3273     def ATOMIC_SWAP_I8 : PseudoInst<
3274       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3275       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3276     def ATOMIC_SWAP_I16 : PseudoInst<
3277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3278       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3279     def ATOMIC_SWAP_I32 : PseudoInst<
3280       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3281       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3282
3283     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3284       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3285       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3286     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3287       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3288       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3289     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3290       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3291       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3292 }
3293 }
3294
3295 let mayLoad = 1 in {
3296 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3297                     "ldrexb", "\t$Rt, [$Rn]",
3298                     []>;
3299 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3300                     "ldrexh", "\t$Rt, [$Rn]",
3301                     []>;
3302 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3303                     "ldrex", "\t$Rt, [$Rn]",
3304                     []>;
3305 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3306                     NoItinerary,
3307                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3308                     []>;
3309 }
3310
3311 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3312 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3313                     NoItinerary,
3314                     "strexb", "\t$Rd, $src, [$Rn]",
3315                     []>;
3316 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3317                     NoItinerary,
3318                     "strexh", "\t$Rd, $Rt, [$Rn]",
3319                     []>;
3320 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3321                     NoItinerary,
3322                     "strex", "\t$Rd, $Rt, [$Rn]",
3323                     []>;
3324 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3325                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3326                     NoItinerary,
3327                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3328                     []>;
3329 }
3330
3331 // Clear-Exclusive is for disassembly only.
3332 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3333                 [/* For disassembly only; pattern left blank */]>,
3334             Requires<[IsARM, HasV7]>  {
3335   let Inst{31-0} = 0b11110101011111111111000000011111;
3336 }
3337
3338 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3339 let mayLoad = 1 in {
3340 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3341              [/* For disassembly only; pattern left blank */]>;
3342 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3343              [/* For disassembly only; pattern left blank */]>;
3344 }
3345
3346 //===----------------------------------------------------------------------===//
3347 // Coprocessor Instructions.
3348 //
3349
3350 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3351             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3352             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3353             [/* For disassembly only; pattern left blank */]> {
3354   bits<4> opc1;
3355   bits<4> CRn;
3356   bits<4> CRd;
3357   bits<4> cop;
3358   bits<3> opc2;
3359   bits<4> CRm;
3360
3361   let Inst{3-0}   = CRm;
3362   let Inst{4}     = 0;
3363   let Inst{7-5}   = opc2;
3364   let Inst{11-8}  = cop;
3365   let Inst{15-12} = CRd;
3366   let Inst{19-16} = CRn;
3367   let Inst{23-20} = opc1;
3368 }
3369
3370 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3371                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3372                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3373                [/* For disassembly only; pattern left blank */]> {
3374   let Inst{31-28} = 0b1111;
3375   bits<4> opc1;
3376   bits<4> CRn;
3377   bits<4> CRd;
3378   bits<4> cop;
3379   bits<3> opc2;
3380   bits<4> CRm;
3381
3382   let Inst{3-0}   = CRm;
3383   let Inst{4}     = 0;
3384   let Inst{7-5}   = opc2;
3385   let Inst{11-8}  = cop;
3386   let Inst{15-12} = CRd;
3387   let Inst{19-16} = CRn;
3388   let Inst{23-20} = opc1;
3389 }
3390
3391 class ACI<dag oops, dag iops, string opc, string asm>
3392   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3393       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3394   let Inst{27-25} = 0b110;
3395 }
3396
3397 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3398
3399   def _OFFSET : ACI<(outs),
3400       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3401       opc, "\tp$cop, cr$CRd, $addr"> {
3402     let Inst{31-28} = op31_28;
3403     let Inst{24} = 1; // P = 1
3404     let Inst{21} = 0; // W = 0
3405     let Inst{22} = 0; // D = 0
3406     let Inst{20} = load;
3407   }
3408
3409   def _PRE : ACI<(outs),
3410       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3411       opc, "\tp$cop, cr$CRd, $addr!"> {
3412     let Inst{31-28} = op31_28;
3413     let Inst{24} = 1; // P = 1
3414     let Inst{21} = 1; // W = 1
3415     let Inst{22} = 0; // D = 0
3416     let Inst{20} = load;
3417   }
3418
3419   def _POST : ACI<(outs),
3420       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3421       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3422     let Inst{31-28} = op31_28;
3423     let Inst{24} = 0; // P = 0
3424     let Inst{21} = 1; // W = 1
3425     let Inst{22} = 0; // D = 0
3426     let Inst{20} = load;
3427   }
3428
3429   def _OPTION : ACI<(outs),
3430       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3431       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3432     let Inst{31-28} = op31_28;
3433     let Inst{24} = 0; // P = 0
3434     let Inst{23} = 1; // U = 1
3435     let Inst{21} = 0; // W = 0
3436     let Inst{22} = 0; // D = 0
3437     let Inst{20} = load;
3438   }
3439
3440   def L_OFFSET : ACI<(outs),
3441       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3442       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3443     let Inst{31-28} = op31_28;
3444     let Inst{24} = 1; // P = 1
3445     let Inst{21} = 0; // W = 0
3446     let Inst{22} = 1; // D = 1
3447     let Inst{20} = load;
3448   }
3449
3450   def L_PRE : ACI<(outs),
3451       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3452       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3453     let Inst{31-28} = op31_28;
3454     let Inst{24} = 1; // P = 1
3455     let Inst{21} = 1; // W = 1
3456     let Inst{22} = 1; // D = 1
3457     let Inst{20} = load;
3458   }
3459
3460   def L_POST : ACI<(outs),
3461       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3462       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3463     let Inst{31-28} = op31_28;
3464     let Inst{24} = 0; // P = 0
3465     let Inst{21} = 1; // W = 1
3466     let Inst{22} = 1; // D = 1
3467     let Inst{20} = load;
3468   }
3469
3470   def L_OPTION : ACI<(outs),
3471       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3472       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3473     let Inst{31-28} = op31_28;
3474     let Inst{24} = 0; // P = 0
3475     let Inst{23} = 1; // U = 1
3476     let Inst{21} = 0; // W = 0
3477     let Inst{22} = 1; // D = 1
3478     let Inst{20} = load;
3479   }
3480 }
3481
3482 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3483 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3484 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3485 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3486
3487 //===----------------------------------------------------------------------===//
3488 // Move between coprocessor and ARM core register -- for disassembly only
3489 //
3490
3491 class MovRCopro<string opc, bit direction>
3492   : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3493         GPR:$Rt, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3494         NoItinerary, opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2",
3495         [/* For disassembly only; pattern left blank */]> {
3496   let Inst{20} = direction;
3497   let Inst{4} = 1;
3498
3499   bits<4> Rt;
3500   bits<4> cop;
3501   bits<3> opc1;
3502   bits<3> opc2;
3503   bits<4> CRm;
3504   bits<4> CRn;
3505
3506   let Inst{15-12} = Rt;
3507   let Inst{11-8}  = cop;
3508   let Inst{23-21} = opc1;
3509   let Inst{7-5}   = opc2;
3510   let Inst{3-0}   = CRm;
3511   let Inst{19-16} = CRn;
3512 }
3513
3514 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */>;
3515 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */>;
3516
3517 class MovRCopro2<string opc, bit direction>
3518   : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3519          GPR:$Rt, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3520          NoItinerary, !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3521          [/* For disassembly only; pattern left blank */]> {
3522   let Inst{31-28} = 0b1111;
3523   let Inst{20} = direction;
3524   let Inst{4} = 1;
3525
3526   bits<4> Rt;
3527   bits<4> cop;
3528   bits<3> opc1;
3529   bits<3> opc2;
3530   bits<4> CRm;
3531   bits<4> CRn;
3532
3533   let Inst{15-12} = Rt;
3534   let Inst{11-8}  = cop;
3535   let Inst{23-21} = opc1;
3536   let Inst{7-5}   = opc2;
3537   let Inst{3-0}   = CRm;
3538   let Inst{19-16} = CRn;
3539 }
3540
3541 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */>;
3542 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */>;
3543
3544 class MovRRCopro<string opc, bit direction>
3545   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3546         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3547         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
3548         [/* For disassembly only; pattern left blank */]> {
3549   let Inst{23-21} = 0b010;
3550   let Inst{20} = direction;
3551
3552   bits<4> Rt;
3553   bits<4> Rt2;
3554   bits<4> cop;
3555   bits<4> opc1;
3556   bits<4> CRm;
3557
3558   let Inst{15-12} = Rt;
3559   let Inst{19-16} = Rt2;
3560   let Inst{11-8}  = cop;
3561   let Inst{7-4}   = opc1;
3562   let Inst{3-0}   = CRm;
3563 }
3564
3565 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */>;
3566 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3567
3568 class MovRRCopro2<string opc, bit direction>
3569   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3570          GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3571          NoItinerary, !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"),
3572          [/* For disassembly only; pattern left blank */]> {
3573   let Inst{31-28} = 0b1111;
3574   let Inst{23-21} = 0b010;
3575   let Inst{20} = direction;
3576
3577   bits<4> Rt;
3578   bits<4> Rt2;
3579   bits<4> cop;
3580   bits<4> opc1;
3581   bits<4> CRm;
3582
3583   let Inst{15-12} = Rt;
3584   let Inst{19-16} = Rt2;
3585   let Inst{11-8}  = cop;
3586   let Inst{7-4}   = opc1;
3587   let Inst{3-0}   = CRm;
3588 }
3589
3590 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */>;
3591 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3592
3593 //===----------------------------------------------------------------------===//
3594 // Move between special register and ARM core register -- for disassembly only
3595 //
3596
3597 // Move to ARM core register from Special Register
3598 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3599               [/* For disassembly only; pattern left blank */]> {
3600   bits<4> Rd;
3601   let Inst{23-16} = 0b00001111;
3602   let Inst{15-12} = Rd;
3603   let Inst{7-4} = 0b0000;
3604 }
3605
3606 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3607               [/* For disassembly only; pattern left blank */]> {
3608   bits<4> Rd;
3609   let Inst{23-16} = 0b01001111;
3610   let Inst{15-12} = Rd;
3611   let Inst{7-4} = 0b0000;
3612 }
3613
3614 // Move from ARM core register to Special Register
3615 //
3616 // No need to have both system and application versions, the encodings are the
3617 // same and the assembly parser has no way to distinguish between them. The mask
3618 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3619 // the mask with the fields to be accessed in the special register.
3620 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3621               "msr", "\t$mask, $Rn",
3622               [/* For disassembly only; pattern left blank */]> {
3623   bits<5> mask;
3624   bits<4> Rn;
3625
3626   let Inst{23} = 0;
3627   let Inst{22} = mask{4}; // R bit
3628   let Inst{21-20} = 0b10;
3629   let Inst{19-16} = mask{3-0};
3630   let Inst{15-12} = 0b1111;
3631   let Inst{11-4} = 0b00000000;
3632   let Inst{3-0} = Rn;
3633 }
3634
3635 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3636                "msr", "\t$mask, $a",
3637                [/* For disassembly only; pattern left blank */]> {
3638   bits<5> mask;
3639   bits<12> a;
3640
3641   let Inst{23} = 0;
3642   let Inst{22} = mask{4}; // R bit
3643   let Inst{21-20} = 0b10;
3644   let Inst{19-16} = mask{3-0};
3645   let Inst{15-12} = 0b1111;
3646   let Inst{11-0} = a;
3647 }
3648
3649 //===----------------------------------------------------------------------===//
3650 // TLS Instructions
3651 //
3652
3653 // __aeabi_read_tp preserves the registers r1-r3.
3654 // This is a pseudo inst so that we can get the encoding right,
3655 // complete with fixup for the aeabi_read_tp function.
3656 let isCall = 1,
3657   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3658   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3659                [(set R0, ARMthread_pointer)]>;
3660 }
3661
3662 //===----------------------------------------------------------------------===//
3663 // SJLJ Exception handling intrinsics
3664 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3665 //   address and save #0 in R0 for the non-longjmp case.
3666 //   Since by its nature we may be coming from some other function to get
3667 //   here, and we're using the stack frame for the containing function to
3668 //   save/restore registers, we can't keep anything live in regs across
3669 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3670 //   when we get here from a longjmp(). We force everthing out of registers
3671 //   except for our own input by listing the relevant registers in Defs. By
3672 //   doing so, we also cause the prologue/epilogue code to actively preserve
3673 //   all of the callee-saved resgisters, which is exactly what we want.
3674 //   A constant value is passed in $val, and we use the location as a scratch.
3675 //
3676 // These are pseudo-instructions and are lowered to individual MC-insts, so
3677 // no encoding information is necessary.
3678 let Defs =
3679   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3680     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3681     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3682     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3683   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3684                                NoItinerary,
3685                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3686                            Requires<[IsARM, HasVFP2]>;
3687 }
3688
3689 let Defs =
3690   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3691   hasSideEffects = 1, isBarrier = 1 in {
3692   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3693                                    NoItinerary,
3694                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3695                                 Requires<[IsARM, NoVFP]>;
3696 }
3697
3698 // FIXME: Non-Darwin version(s)
3699 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3700     Defs = [ R7, LR, SP ] in {
3701 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3702                              NoItinerary,
3703                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3704                                 Requires<[IsARM, IsDarwin]>;
3705 }
3706
3707 // eh.sjlj.dispatchsetup pseudo-instruction.
3708 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3709 // handled when the pseudo is expanded (which happens before any passes
3710 // that need the instruction size).
3711 let isBarrier = 1, hasSideEffects = 1 in
3712 def Int_eh_sjlj_dispatchsetup :
3713  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3714             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3715               Requires<[IsDarwin]>;
3716
3717 //===----------------------------------------------------------------------===//
3718 // Non-Instruction Patterns
3719 //
3720
3721 // Large immediate handling.
3722
3723 // 32-bit immediate using two piece so_imms or movw + movt.
3724 // This is a single pseudo instruction, the benefit is that it can be remat'd
3725 // as a single unit instead of having to handle reg inputs.
3726 // FIXME: Remove this when we can do generalized remat.
3727 let isReMaterializable = 1, isMoveImm = 1 in
3728 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3729                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3730                            Requires<[IsARM]>;
3731
3732 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3733 // It also makes it possible to rematerialize the instructions.
3734 // FIXME: Remove this when we can do generalized remat and when machine licm
3735 // can properly the instructions.
3736 let isReMaterializable = 1 in {
3737 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3738                               IIC_iMOVix2addpc,
3739                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3740                         Requires<[IsARM, UseMovt]>;
3741
3742 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3743                              IIC_iMOVix2,
3744                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3745                         Requires<[IsARM, UseMovt]>;
3746
3747 let AddedComplexity = 10 in
3748 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3749                                 IIC_iMOVix2ld,
3750                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3751                     Requires<[IsARM, UseMovt]>;
3752 } // isReMaterializable
3753
3754 // ConstantPool, GlobalAddress, and JumpTable
3755 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3756             Requires<[IsARM, DontUseMovt]>;
3757 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3758 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3759             Requires<[IsARM, UseMovt]>;
3760 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3761              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3762
3763 // TODO: add,sub,and, 3-instr forms?
3764
3765 // Tail calls
3766 def : ARMPat<(ARMtcret tcGPR:$dst),
3767           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3768
3769 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3770           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3771
3772 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3773           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3774
3775 def : ARMPat<(ARMtcret tcGPR:$dst),
3776           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3777
3778 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3779           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3780
3781 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3782           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3783
3784 // Direct calls
3785 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3786       Requires<[IsARM, IsNotDarwin]>;
3787 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3788       Requires<[IsARM, IsDarwin]>;
3789
3790 // zextload i1 -> zextload i8
3791 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3792 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3793
3794 // extload -> zextload
3795 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3796 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3797 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3798 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3799
3800 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3801
3802 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3803 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3804
3805 // smul* and smla*
3806 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3807                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3808                  (SMULBB GPR:$a, GPR:$b)>;
3809 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3810                  (SMULBB GPR:$a, GPR:$b)>;
3811 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3812                       (sra GPR:$b, (i32 16))),
3813                  (SMULBT GPR:$a, GPR:$b)>;
3814 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3815                  (SMULBT GPR:$a, GPR:$b)>;
3816 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3817                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3818                  (SMULTB GPR:$a, GPR:$b)>;
3819 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3820                 (SMULTB GPR:$a, GPR:$b)>;
3821 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3822                       (i32 16)),
3823                  (SMULWB GPR:$a, GPR:$b)>;
3824 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3825                  (SMULWB GPR:$a, GPR:$b)>;
3826
3827 def : ARMV5TEPat<(add GPR:$acc,
3828                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3829                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3830                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3831 def : ARMV5TEPat<(add GPR:$acc,
3832                       (mul sext_16_node:$a, sext_16_node:$b)),
3833                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3834 def : ARMV5TEPat<(add GPR:$acc,
3835                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3836                            (sra GPR:$b, (i32 16)))),
3837                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3838 def : ARMV5TEPat<(add GPR:$acc,
3839                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3840                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3841 def : ARMV5TEPat<(add GPR:$acc,
3842                       (mul (sra GPR:$a, (i32 16)),
3843                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3844                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3845 def : ARMV5TEPat<(add GPR:$acc,
3846                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3847                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3848 def : ARMV5TEPat<(add GPR:$acc,
3849                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3850                            (i32 16))),
3851                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3852 def : ARMV5TEPat<(add GPR:$acc,
3853                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3854                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3855
3856
3857 // Pre-v7 uses MCR for synchronization barriers.
3858 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3859          Requires<[IsARM, HasV6]>;
3860
3861
3862 //===----------------------------------------------------------------------===//
3863 // Thumb Support
3864 //
3865
3866 include "ARMInstrThumb.td"
3867
3868 //===----------------------------------------------------------------------===//
3869 // Thumb2 Support
3870 //
3871
3872 include "ARMInstrThumb2.td"
3873
3874 //===----------------------------------------------------------------------===//
3875 // Floating Point Support
3876 //
3877
3878 include "ARMInstrVFP.td"
3879
3880 //===----------------------------------------------------------------------===//
3881 // Advanced SIMD (NEON) Support
3882 //
3883
3884 include "ARMInstrNEON.td"
3885