lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,7].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,15].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 /// imm0_255 predicate - Immediate in the range [0,255].
 517 def Imm0_255AsmOperand : AsmOperandClass { let Name = "Imm0_255"; }
 518 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 519   let ParserMatchClass = Imm0_255AsmOperand;
 520 }
 521
 522 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 523 // a relocatable expression.
 524 //
 525 // FIXME: This really needs a Thumb version separate from the ARM version.
 526 // While the range is the same, and can thus use the same match class,
 527 // the encoding is different so it should have a different encoder method.
 528 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 529 def imm0_65535_expr : Operand<i32> {
 530   let EncoderMethod = "getHiLo16ImmOpValue";
 531   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 532 }
 533
 534 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 535 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 536 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 537   return Imm >= 0 && Imm <= 0xffffff;
 538 }]> {
 539   let ParserMatchClass = Imm24bitAsmOperand;
 540 }
 541
 542
 543 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 544 /// e.g., 0xf000ffff
 545 def BitfieldAsmOperand : AsmOperandClass {
 546   let Name = "Bitfield";
 547   let ParserMethod = "parseBitfield";
 548 }
 549 def bf_inv_mask_imm : Operand<i32>,
 550                       PatLeaf<(imm), [{
 551   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 552 }] > {
 553   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 554   let PrintMethod = "printBitfieldInvMaskImmOperand";
 555   let ParserMatchClass = BitfieldAsmOperand;
 556 }
 557
 558 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 559 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 560   return isInt<5>(Imm);
 561 }]>;
 562
 563 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 564 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 565   return Imm > 0 &&  Imm <= 32;
 566 }] > {
 567   let EncoderMethod = "getMsbOpValue";
 568 }
 569
 570 def imm1_32_XFORM: SDNodeXForm<imm, [{
 571   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 572 }]>;
 573 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 574 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 575     imm1_32_XFORM> {
 576   let PrintMethod = "printImmPlusOneOperand";
 577   let ParserMatchClass = Imm1_32AsmOperand;
 578 }
 579
 580 def imm1_16_XFORM: SDNodeXForm<imm, [{
 581   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 582 }]>;
 583 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 584 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 585     imm1_16_XFORM> {
 586   let PrintMethod = "printImmPlusOneOperand";
 587   let ParserMatchClass = Imm1_16AsmOperand;
 588 }
 589
 590 // Define ARM specific addressing modes.
 591 // addrmode_imm12 := reg +/- imm12
 592 //
 593 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 594 def addrmode_imm12 : Operand<i32>,
 595                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 596   // 12-bit immediate operand. Note that instructions using this encode
 597   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 598   // immediate values are as normal.
 599
 600   let EncoderMethod = "getAddrModeImm12OpValue";
 601   let PrintMethod = "printAddrModeImm12Operand";
 602   let ParserMatchClass = MemImm12OffsetAsmOperand;
 603   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 604 }
 605 // ldst_so_reg := reg +/- reg shop imm
 606 //
 607 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 608 def ldst_so_reg : Operand<i32>,
 609                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 610   let EncoderMethod = "getLdStSORegOpValue";
 611   // FIXME: Simplify the printer
 612   let PrintMethod = "printAddrMode2Operand";
 613   let ParserMatchClass = MemRegOffsetAsmOperand;
 614   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$shift);
 615 }
 616
 617 // postidx_imm8 := +/- [0,255]
 618 //
 619 // 9 bit value:
 620 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 621 //  {7-0}     [0,255] imm8 value.
 622 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 623 def postidx_imm8 : Operand<i32> {
 624   let PrintMethod = "printPostIdxImm8Operand";
 625   let ParserMatchClass = PostIdxImm8AsmOperand;
 626   let MIOperandInfo = (ops i32imm);
 627 }
 628
 629 // postidx_reg := +/- reg
 630 //
 631 def PostIdxRegAsmOperand : AsmOperandClass {
 632   let Name = "PostIdxReg";
 633   let ParserMethod = "parsePostIdxReg";
 634 }
 635 def postidx_reg : Operand<i32> {
 636   let EncoderMethod = "getPostIdxRegOpValue";
 637   let PrintMethod = "printAddrMode3OffsetOperand";
 638   let ParserMatchClass = PostIdxRegAsmOperand;
 639   let MIOperandInfo = (ops GPR, i32imm);
 640 }
 641
 642
 643 // addrmode2 := reg +/- imm12
 644 //           := reg +/- reg shop imm
 645 //
 646 // FIXME: addrmode2 should be refactored the rest of the way to always
 647 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 648 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 649 def addrmode2 : Operand<i32>,
 650                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 651   let EncoderMethod = "getAddrMode2OpValue";
 652   let PrintMethod = "printAddrMode2Operand";
 653   let ParserMatchClass = AddrMode2AsmOperand;
 654   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 655 }
 656
 657 def am2offset_reg : Operand<i32>,
 658                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 659                 [], [SDNPWantRoot]> {
 660   let EncoderMethod = "getAddrMode2OffsetOpValue";
 661   let PrintMethod = "printAddrMode2OffsetOperand";
 662   let MIOperandInfo = (ops GPR, i32imm);
 663 }
 664
 665 def am2offset_imm : Operand<i32>,
 666                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 667                 [], [SDNPWantRoot]> {
 668   let EncoderMethod = "getAddrMode2OffsetOpValue";
 669   let PrintMethod = "printAddrMode2OffsetOperand";
 670   let MIOperandInfo = (ops GPR, i32imm);
 671 }
 672
 673
 674 // addrmode3 := reg +/- reg
 675 // addrmode3 := reg +/- imm8
 676 //
 677 //def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 678 def addrmode3 : Operand<i32>,
 679                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 680   let EncoderMethod = "getAddrMode3OpValue";
 681   let PrintMethod = "printAddrMode3Operand";
 682   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 683 }
 684
 685 def am3offset : Operand<i32>,
 686                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 687                                [], [SDNPWantRoot]> {
 688   let EncoderMethod = "getAddrMode3OffsetOpValue";
 689   let PrintMethod = "printAddrMode3OffsetOperand";
 690   let MIOperandInfo = (ops GPR, i32imm);
 691 }
 692
 693 // ldstm_mode := {ia, ib, da, db}
 694 //
 695 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 696   let EncoderMethod = "getLdStmModeOpValue";
 697   let PrintMethod = "printLdStmModeOperand";
 698 }
 699
 700 // addrmode5 := reg +/- imm8*4
 701 //
 702 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 703 def addrmode5 : Operand<i32>,
 704                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 705   let PrintMethod = "printAddrMode5Operand";
 706   let EncoderMethod = "getAddrMode5OpValue";
 707   let ParserMatchClass = AddrMode5AsmOperand;
 708   let MIOperandInfo = (ops GPR:$base, i32imm);
 709 }
 710
 711 // addrmode6 := reg with optional alignment
 712 //
 713 def addrmode6 : Operand<i32>,
 714                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 715   let PrintMethod = "printAddrMode6Operand";
 716   let MIOperandInfo = (ops GPR:$addr, i32imm);
 717   let EncoderMethod = "getAddrMode6AddressOpValue";
 718 }
 719
 720 def am6offset : Operand<i32>,
 721                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 722                                [], [SDNPWantRoot]> {
 723   let PrintMethod = "printAddrMode6OffsetOperand";
 724   let MIOperandInfo = (ops GPR);
 725   let EncoderMethod = "getAddrMode6OffsetOpValue";
 726 }
 727
 728 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 729 // (single element from one lane) for size 32.
 730 def addrmode6oneL32 : Operand<i32>,
 731                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 732   let PrintMethod = "printAddrMode6Operand";
 733   let MIOperandInfo = (ops GPR:$addr, i32imm);
 734   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 735 }
 736
 737 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 738 // instructions, specifically VLD4-dup.
 739 def addrmode6dup : Operand<i32>,
 740                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 741   let PrintMethod = "printAddrMode6Operand";
 742   let MIOperandInfo = (ops GPR:$addr, i32imm);
 743   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 744 }
 745
 746 // addrmodepc := pc + reg
 747 //
 748 def addrmodepc : Operand<i32>,
 749                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 750   let PrintMethod = "printAddrModePCOperand";
 751   let MIOperandInfo = (ops GPR, i32imm);
 752 }
 753
 754 // addr_offset_none := reg
 755 //
 756 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 757 def addr_offset_none : Operand<i32> {
 758   let PrintMethod = "printAddrMode7Operand";
 759   let ParserMatchClass = MemNoOffsetAsmOperand;
 760   let MIOperandInfo = (ops GPR:$base);
 761 }
 762
 763 def nohash_imm : Operand<i32> {
 764   let PrintMethod = "printNoHashImmediate";
 765 }
 766
 767 def CoprocNumAsmOperand : AsmOperandClass {
 768   let Name = "CoprocNum";
 769   let ParserMethod = "parseCoprocNumOperand";
 770 }
 771 def p_imm : Operand<i32> {
 772   let PrintMethod = "printPImmediate";
 773   let ParserMatchClass = CoprocNumAsmOperand;
 774 }
 775
 776 def CoprocRegAsmOperand : AsmOperandClass {
 777   let Name = "CoprocReg";
 778   let ParserMethod = "parseCoprocRegOperand";
 779 }
 780 def c_imm : Operand<i32> {
 781   let PrintMethod = "printCImmediate";
 782   let ParserMatchClass = CoprocRegAsmOperand;
 783 }
 784
 785 //===----------------------------------------------------------------------===//
 786
 787 include "ARMInstrFormats.td"
 788
 789 //===----------------------------------------------------------------------===//
 790 // Multiclass helpers...
 791 //
 792
 793 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 794 /// binop that produces a value.
 795 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 796                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 797                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 798   // The register-immediate version is re-materializable. This is useful
 799   // in particular for taking the address of a local.
 800   let isReMaterializable = 1 in {
 801   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 802                iii, opc, "\t$Rd, $Rn, $imm",
 803                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 804     bits<4> Rd;
 805     bits<4> Rn;
 806     bits<12> imm;
 807     let Inst{25} = 1;
 808     let Inst{19-16} = Rn;
 809     let Inst{15-12} = Rd;
 810     let Inst{11-0} = imm;
 811   }
 812   }
 813   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 814                iir, opc, "\t$Rd, $Rn, $Rm",
 815                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 816     bits<4> Rd;
 817     bits<4> Rn;
 818     bits<4> Rm;
 819     let Inst{25} = 0;
 820     let isCommutable = Commutable;
 821     let Inst{19-16} = Rn;
 822     let Inst{15-12} = Rd;
 823     let Inst{11-4} = 0b00000000;
 824     let Inst{3-0} = Rm;
 825   }
 826
 827   def rsi : AsI1<opcod, (outs GPR:$Rd),
 828                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 829                iis, opc, "\t$Rd, $Rn, $shift",
 830                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 831     bits<4> Rd;
 832     bits<4> Rn;
 833     bits<12> shift;
 834     let Inst{25} = 0;
 835     let Inst{19-16} = Rn;
 836     let Inst{15-12} = Rd;
 837     let Inst{11-5} = shift{11-5};
 838     let Inst{4} = 0;
 839     let Inst{3-0} = shift{3-0};
 840   }
 841
 842   def rsr : AsI1<opcod, (outs GPR:$Rd),
 843                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 844                iis, opc, "\t$Rd, $Rn, $shift",
 845                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 846     bits<4> Rd;
 847     bits<4> Rn;
 848     bits<12> shift;
 849     let Inst{25} = 0;
 850     let Inst{19-16} = Rn;
 851     let Inst{15-12} = Rd;
 852     let Inst{11-8} = shift{11-8};
 853     let Inst{7} = 0;
 854     let Inst{6-5} = shift{6-5};
 855     let Inst{4} = 1;
 856     let Inst{3-0} = shift{3-0};
 857   }
 858
 859   // Assembly aliases for optional destination operand when it's the same
 860   // as the source operand.
 861   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 862      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 863                                                     so_imm:$imm, pred:$p,
 864                                                     cc_out:$s)>,
 865      Requires<[IsARM]>;
 866   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 867      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 868                                                     GPR:$Rm, pred:$p,
 869                                                     cc_out:$s)>,
 870      Requires<[IsARM]>;
 871   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 872      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 873                                                     so_reg_imm:$shift, pred:$p,
 874                                                     cc_out:$s)>,
 875      Requires<[IsARM]>;
 876   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 877      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 878                                                     so_reg_reg:$shift, pred:$p,
 879                                                     cc_out:$s)>,
 880      Requires<[IsARM]>;
 881
 882 }
 883
 884 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 885 /// instruction modifies the CPSR register.
 886 let isCodeGenOnly = 1, Defs = [CPSR] in {
 887 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 888                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 889                          PatFrag opnode, bit Commutable = 0> {
 890   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 891                iii, opc, "\t$Rd, $Rn, $imm",
 892                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 893     bits<4> Rd;
 894     bits<4> Rn;
 895     bits<12> imm;
 896     let Inst{25} = 1;
 897     let Inst{20} = 1;
 898     let Inst{19-16} = Rn;
 899     let Inst{15-12} = Rd;
 900     let Inst{11-0} = imm;
 901   }
 902   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 903                iir, opc, "\t$Rd, $Rn, $Rm",
 904                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 905     bits<4> Rd;
 906     bits<4> Rn;
 907     bits<4> Rm;
 908     let isCommutable = Commutable;
 909     let Inst{25} = 0;
 910     let Inst{20} = 1;
 911     let Inst{19-16} = Rn;
 912     let Inst{15-12} = Rd;
 913     let Inst{11-4} = 0b00000000;
 914     let Inst{3-0} = Rm;
 915   }
 916   def rsi : AI1<opcod, (outs GPR:$Rd),
 917                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 918                iis, opc, "\t$Rd, $Rn, $shift",
 919                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 920     bits<4> Rd;
 921     bits<4> Rn;
 922     bits<12> shift;
 923     let Inst{25} = 0;
 924     let Inst{20} = 1;
 925     let Inst{19-16} = Rn;
 926     let Inst{15-12} = Rd;
 927     let Inst{11-5} = shift{11-5};
 928     let Inst{4} = 0;
 929     let Inst{3-0} = shift{3-0};
 930   }
 931
 932     def rsr : AI1<opcod, (outs GPR:$Rd),
 933                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 934                iis, opc, "\t$Rd, $Rn, $shift",
 935                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 936     bits<4> Rd;
 937     bits<4> Rn;
 938     bits<12> shift;
 939     let Inst{25} = 0;
 940     let Inst{20} = 1;
 941     let Inst{19-16} = Rn;
 942     let Inst{15-12} = Rd;
 943     let Inst{11-8} = shift{11-8};
 944     let Inst{7} = 0;
 945     let Inst{6-5} = shift{6-5};
 946     let Inst{4} = 1;
 947     let Inst{3-0} = shift{3-0};
 948   }
 949 }
 950 }
 951
 952 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 953 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 954 /// a explicit result, only implicitly set CPSR.
 955 let isCompare = 1, Defs = [CPSR] in {
 956 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 957                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 958                        PatFrag opnode, bit Commutable = 0> {
 959   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 960                opc, "\t$Rn, $imm",
 961                [(opnode GPR:$Rn, so_imm:$imm)]> {
 962     bits<4> Rn;
 963     bits<12> imm;
 964     let Inst{25} = 1;
 965     let Inst{20} = 1;
 966     let Inst{19-16} = Rn;
 967     let Inst{15-12} = 0b0000;
 968     let Inst{11-0} = imm;
 969   }
 970   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 971                opc, "\t$Rn, $Rm",
 972                [(opnode GPR:$Rn, GPR:$Rm)]> {
 973     bits<4> Rn;
 974     bits<4> Rm;
 975     let isCommutable = Commutable;
 976     let Inst{25} = 0;
 977     let Inst{20} = 1;
 978     let Inst{19-16} = Rn;
 979     let Inst{15-12} = 0b0000;
 980     let Inst{11-4} = 0b00000000;
 981     let Inst{3-0} = Rm;
 982   }
 983   def rsi : AI1<opcod, (outs),
 984                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 985                opc, "\t$Rn, $shift",
 986                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 987     bits<4> Rn;
 988     bits<12> shift;
 989     let Inst{25} = 0;
 990     let Inst{20} = 1;
 991     let Inst{19-16} = Rn;
 992     let Inst{15-12} = 0b0000;
 993     let Inst{11-5} = shift{11-5};
 994     let Inst{4} = 0;
 995     let Inst{3-0} = shift{3-0};
 996   }
 997   def rsr : AI1<opcod, (outs),
 998                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 999                opc, "\t$Rn, $shift",
1000                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1001     bits<4> Rn;
1002     bits<12> shift;
1003     let Inst{25} = 0;
1004     let Inst{20} = 1;
1005     let Inst{19-16} = Rn;
1006     let Inst{15-12} = 0b0000;
1007     let Inst{11-8} = shift{11-8};
1008     let Inst{7} = 0;
1009     let Inst{6-5} = shift{6-5};
1010     let Inst{4} = 1;
1011     let Inst{3-0} = shift{3-0};
1012   }
1013
1014 }
1015 }
1016
1017 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1018 /// register and one whose operand is a register rotated by 8/16/24.
1019 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1020 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1021   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1022           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1023           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
1024        Requires<[IsARM, HasV6]> {
1025   bits<4> Rd;
1026   bits<4> Rm;
1027   bits<2> rot;
1028   let Inst{19-16} = 0b1111;
1029   let Inst{15-12} = Rd;
1030   let Inst{11-10} = rot;
1031   let Inst{3-0}   = Rm;
1032 }
1033
1034 class AI_ext_rrot_np<bits<8> opcod, string opc>
1035   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1036           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1037        Requires<[IsARM, HasV6]> {
1038   bits<2> rot;
1039   let Inst{19-16} = 0b1111;
1040   let Inst{11-10} = rot;
1041 }
1042
1043 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1044 /// register and one whose operand is a register rotated by 8/16/24.
1045 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1046   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1047           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1048           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1049         Requires<[IsARM, HasV6]> {
1050   bits<4> Rd;
1051   bits<4> Rm;
1052   bits<4> Rn;
1053   bits<2> rot;
1054   let Inst{19-16} = Rn;
1055   let Inst{15-12} = Rd;
1056   let Inst{11-10} = rot;
1057   let Inst{9-4}   = 0b000111;
1058   let Inst{3-0}   = Rm;
1059 }
1060
1061 class AI_exta_rrot_np<bits<8> opcod, string opc>
1062   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1063           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1064        Requires<[IsARM, HasV6]> {
1065   bits<4> Rn;
1066   bits<2> rot;
1067   let Inst{19-16} = Rn;
1068   let Inst{11-10} = rot;
1069 }
1070
1071 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1072 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1073                              string baseOpc, bit Commutable = 0> {
1074   let Uses = [CPSR] in {
1075   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1076                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1077                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1078                Requires<[IsARM]> {
1079     bits<4> Rd;
1080     bits<4> Rn;
1081     bits<12> imm;
1082     let Inst{25} = 1;
1083     let Inst{15-12} = Rd;
1084     let Inst{19-16} = Rn;
1085     let Inst{11-0} = imm;
1086   }
1087   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1088                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1089                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1090                Requires<[IsARM]> {
1091     bits<4> Rd;
1092     bits<4> Rn;
1093     bits<4> Rm;
1094     let Inst{11-4} = 0b00000000;
1095     let Inst{25} = 0;
1096     let isCommutable = Commutable;
1097     let Inst{3-0} = Rm;
1098     let Inst{15-12} = Rd;
1099     let Inst{19-16} = Rn;
1100   }
1101   def rsi : AsI1<opcod, (outs GPR:$Rd),
1102                 (ins GPR:$Rn, so_reg_imm:$shift),
1103                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1104                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1105                Requires<[IsARM]> {
1106     bits<4> Rd;
1107     bits<4> Rn;
1108     bits<12> shift;
1109     let Inst{25} = 0;
1110     let Inst{19-16} = Rn;
1111     let Inst{15-12} = Rd;
1112     let Inst{11-5} = shift{11-5};
1113     let Inst{4} = 0;
1114     let Inst{3-0} = shift{3-0};
1115   }
1116   def rsr : AsI1<opcod, (outs GPR:$Rd),
1117                 (ins GPR:$Rn, so_reg_reg:$shift),
1118                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1119                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1120                Requires<[IsARM]> {
1121     bits<4> Rd;
1122     bits<4> Rn;
1123     bits<12> shift;
1124     let Inst{25} = 0;
1125     let Inst{19-16} = Rn;
1126     let Inst{15-12} = Rd;
1127     let Inst{11-8} = shift{11-8};
1128     let Inst{7} = 0;
1129     let Inst{6-5} = shift{6-5};
1130     let Inst{4} = 1;
1131     let Inst{3-0} = shift{3-0};
1132   }
1133   }
1134   // Assembly aliases for optional destination operand when it's the same
1135   // as the source operand.
1136   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1137      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1138                                                     so_imm:$imm, pred:$p,
1139                                                     cc_out:$s)>,
1140      Requires<[IsARM]>;
1141   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1142      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1143                                                     GPR:$Rm, pred:$p,
1144                                                     cc_out:$s)>,
1145      Requires<[IsARM]>;
1146   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1147      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1148                                                     so_reg_imm:$shift, pred:$p,
1149                                                     cc_out:$s)>,
1150      Requires<[IsARM]>;
1151   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1152      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1153                                                     so_reg_reg:$shift, pred:$p,
1154                                                     cc_out:$s)>,
1155      Requires<[IsARM]>;
1156 }
1157
1158 // Carry setting variants
1159 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1160 let usesCustomInserter = 1 in {
1161 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1162   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1163                4, IIC_iALUi,
1164                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1165   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1166                4, IIC_iALUr,
1167                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1168     let isCommutable = Commutable;
1169   }
1170   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1171                4, IIC_iALUsr,
1172                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1173   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1174                4, IIC_iALUsr,
1175                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1176 }
1177 }
1178
1179 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1180 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1181            InstrItinClass iir, PatFrag opnode> {
1182   // Note: We use the complex addrmode_imm12 rather than just an input
1183   // GPR and a constrained immediate so that we can use this to match
1184   // frame index references and avoid matching constant pool references.
1185   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1186                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1187                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1188     bits<4>  Rt;
1189     bits<17> addr;
1190     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1191     let Inst{19-16} = addr{16-13};  // Rn
1192     let Inst{15-12} = Rt;
1193     let Inst{11-0}  = addr{11-0};   // imm12
1194   }
1195   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1196                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1197                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1198     bits<4>  Rt;
1199     bits<17> shift;
1200     let shift{4}    = 0;            // Inst{4} = 0
1201     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1202     let Inst{19-16} = shift{16-13}; // Rn
1203     let Inst{15-12} = Rt;
1204     let Inst{11-0}  = shift{11-0};
1205   }
1206 }
1207 }
1208
1209 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1210            InstrItinClass iir, PatFrag opnode> {
1211   // Note: We use the complex addrmode_imm12 rather than just an input
1212   // GPR and a constrained immediate so that we can use this to match
1213   // frame index references and avoid matching constant pool references.
1214   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1215                    (ins GPR:$Rt, addrmode_imm12:$addr),
1216                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1217                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1218     bits<4> Rt;
1219     bits<17> addr;
1220     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1221     let Inst{19-16} = addr{16-13};  // Rn
1222     let Inst{15-12} = Rt;
1223     let Inst{11-0}  = addr{11-0};   // imm12
1224   }
1225   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1226                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1227                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1228     bits<4> Rt;
1229     bits<17> shift;
1230     let shift{4}    = 0;            // Inst{4} = 0
1231     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1232     let Inst{19-16} = shift{16-13}; // Rn
1233     let Inst{15-12} = Rt;
1234     let Inst{11-0}  = shift{11-0};
1235   }
1236 }
1237 //===----------------------------------------------------------------------===//
1238 // Instructions
1239 //===----------------------------------------------------------------------===//
1240
1241 //===----------------------------------------------------------------------===//
1242 //  Miscellaneous Instructions.
1243 //
1244
1245 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1246 /// the function.  The first operand is the ID# for this instruction, the second
1247 /// is the index into the MachineConstantPool that this is, the third is the
1248 /// size in bytes of this constant pool entry.
1249 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1250 def CONSTPOOL_ENTRY :
1251 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1252                     i32imm:$size), NoItinerary, []>;
1253
1254 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1255 // from removing one half of the matched pairs. That breaks PEI, which assumes
1256 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1257 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1258 def ADJCALLSTACKUP :
1259 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1260            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1261
1262 def ADJCALLSTACKDOWN :
1263 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1264            [(ARMcallseq_start timm:$amt)]>;
1265 }
1266
1267 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1268              [/* For disassembly only; pattern left blank */]>,
1269           Requires<[IsARM, HasV6T2]> {
1270   let Inst{27-16} = 0b001100100000;
1271   let Inst{15-8} = 0b11110000;
1272   let Inst{7-0} = 0b00000000;
1273 }
1274
1275 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1276              [/* For disassembly only; pattern left blank */]>,
1277           Requires<[IsARM, HasV6T2]> {
1278   let Inst{27-16} = 0b001100100000;
1279   let Inst{15-8} = 0b11110000;
1280   let Inst{7-0} = 0b00000001;
1281 }
1282
1283 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1284              [/* For disassembly only; pattern left blank */]>,
1285           Requires<[IsARM, HasV6T2]> {
1286   let Inst{27-16} = 0b001100100000;
1287   let Inst{15-8} = 0b11110000;
1288   let Inst{7-0} = 0b00000010;
1289 }
1290
1291 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1292              [/* For disassembly only; pattern left blank */]>,
1293           Requires<[IsARM, HasV6T2]> {
1294   let Inst{27-16} = 0b001100100000;
1295   let Inst{15-8} = 0b11110000;
1296   let Inst{7-0} = 0b00000011;
1297 }
1298
1299 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1300              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1301   bits<4> Rd;
1302   bits<4> Rn;
1303   bits<4> Rm;
1304   let Inst{3-0} = Rm;
1305   let Inst{15-12} = Rd;
1306   let Inst{19-16} = Rn;
1307   let Inst{27-20} = 0b01101000;
1308   let Inst{7-4} = 0b1011;
1309   let Inst{11-8} = 0b1111;
1310 }
1311
1312 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1313              []>, Requires<[IsARM, HasV6T2]> {
1314   let Inst{27-16} = 0b001100100000;
1315   let Inst{15-8} = 0b11110000;
1316   let Inst{7-0} = 0b00000100;
1317 }
1318
1319 // The i32imm operand $val can be used by a debugger to store more information
1320 // about the breakpoint.
1321 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1322               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1323   bits<16> val;
1324   let Inst{3-0} = val{3-0};
1325   let Inst{19-8} = val{15-4};
1326   let Inst{27-20} = 0b00010010;
1327   let Inst{7-4} = 0b0111;
1328 }
1329
1330 // Change Processor State
1331 // FIXME: We should use InstAlias to handle the optional operands.
1332 class CPS<dag iops, string asm_ops>
1333   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1334         []>, Requires<[IsARM]> {
1335   bits<2> imod;
1336   bits<3> iflags;
1337   bits<5> mode;
1338   bit M;
1339
1340   let Inst{31-28} = 0b1111;
1341   let Inst{27-20} = 0b00010000;
1342   let Inst{19-18} = imod;
1343   let Inst{17}    = M; // Enabled if mode is set;
1344   let Inst{16}    = 0;
1345   let Inst{8-6}   = iflags;
1346   let Inst{5}     = 0;
1347   let Inst{4-0}   = mode;
1348 }
1349
1350 let M = 1 in
1351   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1352                   "$imod\t$iflags, $mode">;
1353 let mode = 0, M = 0 in
1354   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1355
1356 let imod = 0, iflags = 0, M = 1 in
1357   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1358
1359 // Preload signals the memory system of possible future data/instruction access.
1360 // These are for disassembly only.
1361 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1362
1363   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1364                 !strconcat(opc, "\t$addr"),
1365                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1366     bits<4> Rt;
1367     bits<17> addr;
1368     let Inst{31-26} = 0b111101;
1369     let Inst{25} = 0; // 0 for immediate form
1370     let Inst{24} = data;
1371     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1372     let Inst{22} = read;
1373     let Inst{21-20} = 0b01;
1374     let Inst{19-16} = addr{16-13};  // Rn
1375     let Inst{15-12} = 0b1111;
1376     let Inst{11-0}  = addr{11-0};   // imm12
1377   }
1378
1379   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1380                !strconcat(opc, "\t$shift"),
1381                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1382     bits<17> shift;
1383     let Inst{31-26} = 0b111101;
1384     let Inst{25} = 1; // 1 for register form
1385     let Inst{24} = data;
1386     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1387     let Inst{22} = read;
1388     let Inst{21-20} = 0b01;
1389     let Inst{19-16} = shift{16-13}; // Rn
1390     let Inst{15-12} = 0b1111;
1391     let Inst{11-0}  = shift{11-0};
1392   }
1393 }
1394
1395 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1396 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1397 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1398
1399 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1400                  "setend\t$end", []>, Requires<[IsARM]> {
1401   bits<1> end;
1402   let Inst{31-10} = 0b1111000100000001000000;
1403   let Inst{9} = end;
1404   let Inst{8-0} = 0;
1405 }
1406
1407 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1408              []>, Requires<[IsARM, HasV7]> {
1409   bits<4> opt;
1410   let Inst{27-4} = 0b001100100000111100001111;
1411   let Inst{3-0} = opt;
1412 }
1413
1414 // A5.4 Permanently UNDEFINED instructions.
1415 let isBarrier = 1, isTerminator = 1 in
1416 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1417                "trap", [(trap)]>,
1418            Requires<[IsARM]> {
1419   let Inst = 0xe7ffdefe;
1420 }
1421
1422 // Address computation and loads and stores in PIC mode.
1423 let isNotDuplicable = 1 in {
1424 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1425                             4, IIC_iALUr,
1426                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1427
1428 let AddedComplexity = 10 in {
1429 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1430                             4, IIC_iLoad_r,
1431                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1432
1433 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1434                             4, IIC_iLoad_bh_r,
1435                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1436
1437 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1438                             4, IIC_iLoad_bh_r,
1439                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1440
1441 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1442                             4, IIC_iLoad_bh_r,
1443                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1444
1445 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1446                             4, IIC_iLoad_bh_r,
1447                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1448 }
1449 let AddedComplexity = 10 in {
1450 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1451       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1452
1453 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1454       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1455                                                    addrmodepc:$addr)]>;
1456
1457 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1458       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1459 }
1460 } // isNotDuplicable = 1
1461
1462
1463 // LEApcrel - Load a pc-relative address into a register without offending the
1464 // assembler.
1465 let neverHasSideEffects = 1, isReMaterializable = 1 in
1466 // The 'adr' mnemonic encodes differently if the label is before or after
1467 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1468 // know until then which form of the instruction will be used.
1469 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1470                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1471   bits<4> Rd;
1472   bits<12> label;
1473   let Inst{27-25} = 0b001;
1474   let Inst{20} = 0;
1475   let Inst{19-16} = 0b1111;
1476   let Inst{15-12} = Rd;
1477   let Inst{11-0} = label;
1478 }
1479 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1480                     4, IIC_iALUi, []>;
1481
1482 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1483                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1484                       4, IIC_iALUi, []>;
1485
1486 //===----------------------------------------------------------------------===//
1487 //  Control Flow Instructions.
1488 //
1489
1490 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1491   // ARMV4T and above
1492   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1493                   "bx", "\tlr", [(ARMretflag)]>,
1494                Requires<[IsARM, HasV4T]> {
1495     let Inst{27-0}  = 0b0001001011111111111100011110;
1496   }
1497
1498   // ARMV4 only
1499   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1500                   "mov", "\tpc, lr", [(ARMretflag)]>,
1501                Requires<[IsARM, NoV4T]> {
1502     let Inst{27-0} = 0b0001101000001111000000001110;
1503   }
1504 }
1505
1506 // Indirect branches
1507 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1508   // ARMV4T and above
1509   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1510                   [(brind GPR:$dst)]>,
1511               Requires<[IsARM, HasV4T]> {
1512     bits<4> dst;
1513     let Inst{31-4} = 0b1110000100101111111111110001;
1514     let Inst{3-0}  = dst;
1515   }
1516
1517   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1518                   "bx", "\t$dst", [/* pattern left blank */]>,
1519               Requires<[IsARM, HasV4T]> {
1520     bits<4> dst;
1521     let Inst{27-4} = 0b000100101111111111110001;
1522     let Inst{3-0}  = dst;
1523   }
1524 }
1525
1526 // All calls clobber the non-callee saved registers. SP is marked as
1527 // a use to prevent stack-pointer assignments that appear immediately
1528 // before calls from potentially appearing dead.
1529 let isCall = 1,
1530   // On non-Darwin platforms R9 is callee-saved.
1531   // FIXME:  Do we really need a non-predicated version? If so, it should
1532   // at least be a pseudo instruction expanding to the predicated version
1533   // at MC lowering time.
1534   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1535   Uses = [SP] in {
1536   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1537                 IIC_Br, "bl\t$func",
1538                 [(ARMcall tglobaladdr:$func)]>,
1539             Requires<[IsARM, IsNotDarwin]> {
1540     let Inst{31-28} = 0b1110;
1541     bits<24> func;
1542     let Inst{23-0} = func;
1543   }
1544
1545   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1546                    IIC_Br, "bl", "\t$func",
1547                    [(ARMcall_pred tglobaladdr:$func)]>,
1548                 Requires<[IsARM, IsNotDarwin]> {
1549     bits<24> func;
1550     let Inst{23-0} = func;
1551   }
1552
1553   // ARMv5T and above
1554   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1555                 IIC_Br, "blx\t$func",
1556                 [(ARMcall GPR:$func)]>,
1557             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1558     bits<4> func;
1559     let Inst{31-4} = 0b1110000100101111111111110011;
1560     let Inst{3-0}  = func;
1561   }
1562
1563   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1564                     IIC_Br, "blx", "\t$func",
1565                     [(ARMcall_pred GPR:$func)]>,
1566                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1567     bits<4> func;
1568     let Inst{27-4} = 0b000100101111111111110011;
1569     let Inst{3-0}  = func;
1570   }
1571
1572   // ARMv4T
1573   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1574   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1575                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1576                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1577
1578   // ARMv4
1579   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1580                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1581                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1582 }
1583
1584 let isCall = 1,
1585   // On Darwin R9 is call-clobbered.
1586   // R7 is marked as a use to prevent frame-pointer assignments from being
1587   // moved above / below calls.
1588   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1589   Uses = [R7, SP] in {
1590   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1591                 4, IIC_Br,
1592                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1593               Requires<[IsARM, IsDarwin]>;
1594
1595   def BLr9_pred : ARMPseudoExpand<(outs),
1596                    (ins bl_target:$func, pred:$p, variable_ops),
1597                    4, IIC_Br,
1598                    [(ARMcall_pred tglobaladdr:$func)],
1599                    (BL_pred bl_target:$func, pred:$p)>,
1600                   Requires<[IsARM, IsDarwin]>;
1601
1602   // ARMv5T and above
1603   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1604                 4, IIC_Br,
1605                 [(ARMcall GPR:$func)],
1606                 (BLX GPR:$func)>,
1607                Requires<[IsARM, HasV5T, IsDarwin]>;
1608
1609   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1610                 4, IIC_Br,
1611                 [(ARMcall_pred GPR:$func)],
1612                 (BLX_pred GPR:$func, pred:$p)>,
1613                    Requires<[IsARM, HasV5T, IsDarwin]>;
1614
1615   // ARMv4T
1616   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1617   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1618                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1619                   Requires<[IsARM, HasV4T, IsDarwin]>;
1620
1621   // ARMv4
1622   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1623                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1624                   Requires<[IsARM, NoV4T, IsDarwin]>;
1625 }
1626
1627 let isBranch = 1, isTerminator = 1 in {
1628   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1629   // a two-value operand where a dag node expects two operands. :(
1630   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1631                IIC_Br, "b", "\t$target",
1632                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1633     bits<24> target;
1634     let Inst{23-0} = target;
1635   }
1636
1637   let isBarrier = 1 in {
1638     // B is "predicable" since it's just a Bcc with an 'always' condition.
1639     let isPredicable = 1 in
1640     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1641     // should be sufficient.
1642     // FIXME: Is B really a Barrier? That doesn't seem right.
1643     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1644                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1645
1646     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1647     def BR_JTr : ARMPseudoInst<(outs),
1648                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1649                       0, IIC_Br,
1650                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1651     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1652     // into i12 and rs suffixed versions.
1653     def BR_JTm : ARMPseudoInst<(outs),
1654                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1655                      0, IIC_Br,
1656                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1657                        imm:$id)]>;
1658     def BR_JTadd : ARMPseudoInst<(outs),
1659                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1660                    0, IIC_Br,
1661                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1662                      imm:$id)]>;
1663     } // isNotDuplicable = 1, isIndirectBranch = 1
1664   } // isBarrier = 1
1665
1666 }
1667
1668 // BLX (immediate)
1669 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1670                "blx\t$target", []>,
1671            Requires<[IsARM, HasV5T]> {
1672   let Inst{31-25} = 0b1111101;
1673   bits<25> target;
1674   let Inst{23-0} = target{24-1};
1675   let Inst{24} = target{0};
1676 }
1677
1678 // Branch and Exchange Jazelle
1679 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1680               [/* pattern left blank */]> {
1681   bits<4> func;
1682   let Inst{23-20} = 0b0010;
1683   let Inst{19-8} = 0xfff;
1684   let Inst{7-4} = 0b0010;
1685   let Inst{3-0} = func;
1686 }
1687
1688 // Tail calls.
1689
1690 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1691   // Darwin versions.
1692   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1693       Uses = [SP] in {
1694     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1695                        IIC_Br, []>, Requires<[IsDarwin]>;
1696
1697     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1698                        IIC_Br, []>, Requires<[IsDarwin]>;
1699
1700     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1701                    4, IIC_Br, [],
1702                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1703                    Requires<[IsARM, IsDarwin]>;
1704
1705     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1706                    4, IIC_Br, [],
1707                    (BX GPR:$dst)>,
1708                    Requires<[IsARM, IsDarwin]>;
1709
1710   }
1711
1712   // Non-Darwin versions (the difference is R9).
1713   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1714       Uses = [SP] in {
1715     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1716                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1717
1718     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1719                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1720
1721     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1722                    4, IIC_Br, [],
1723                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1724                    Requires<[IsARM, IsNotDarwin]>;
1725
1726     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1727                      4, IIC_Br, [],
1728                      (BX GPR:$dst)>,
1729                      Requires<[IsARM, IsNotDarwin]>;
1730   }
1731 }
1732
1733
1734
1735
1736
1737 // Secure Monitor Call is a system instruction -- for disassembly only
1738 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1739               []> {
1740   bits<4> opt;
1741   let Inst{23-4} = 0b01100000000000000111;
1742   let Inst{3-0} = opt;
1743 }
1744
1745 // Supervisor Call (Software Interrupt)
1746 let isCall = 1, Uses = [SP] in {
1747 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1748   bits<24> svc;
1749   let Inst{23-0} = svc;
1750 }
1751 }
1752
1753 // Store Return State
1754 class SRSI<bit wb, string asm>
1755   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
1756        NoItinerary, asm, "", []> {
1757   bits<5> mode;
1758   let Inst{31-28} = 0b1111;
1759   let Inst{27-25} = 0b100;
1760   let Inst{22} = 1;
1761   let Inst{21} = wb;
1762   let Inst{20} = 0;
1763   let Inst{19-16} = 0b1101;  // SP
1764   let Inst{15-5} = 0b00000101000;
1765   let Inst{4-0} = mode;
1766 }
1767
1768 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
1769   let Inst{24-23} = 0;
1770 }
1771 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
1772   let Inst{24-23} = 0;
1773 }
1774 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
1775   let Inst{24-23} = 0b10;
1776 }
1777 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
1778   let Inst{24-23} = 0b10;
1779 }
1780 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
1781   let Inst{24-23} = 0b01;
1782 }
1783 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
1784   let Inst{24-23} = 0b01;
1785 }
1786 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
1787   let Inst{24-23} = 0b11;
1788 }
1789 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
1790   let Inst{24-23} = 0b11;
1791 }
1792
1793 // Return From Exception
1794 class RFEI<bit wb, string asm>
1795   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
1796        NoItinerary, asm, "", []> {
1797   bits<4> Rn;
1798   let Inst{31-28} = 0b1111;
1799   let Inst{27-25} = 0b100;
1800   let Inst{22} = 0;
1801   let Inst{21} = wb;
1802   let Inst{20} = 1;
1803   let Inst{19-16} = Rn;
1804   let Inst{15-0} = 0xa00;
1805 }
1806
1807 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
1808   let Inst{24-23} = 0;
1809 }
1810 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
1811   let Inst{24-23} = 0;
1812 }
1813 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
1814   let Inst{24-23} = 0b10;
1815 }
1816 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
1817   let Inst{24-23} = 0b10;
1818 }
1819 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
1820   let Inst{24-23} = 0b01;
1821 }
1822 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
1823   let Inst{24-23} = 0b01;
1824 }
1825 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
1826   let Inst{24-23} = 0b11;
1827 }
1828 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
1829   let Inst{24-23} = 0b11;
1830 }
1831
1832 //===----------------------------------------------------------------------===//
1833 //  Load / store Instructions.
1834 //
1835
1836 // Load
1837
1838
1839 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1840                     UnOpFrag<(load node:$Src)>>;
1841 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1842                     UnOpFrag<(zextloadi8 node:$Src)>>;
1843 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1844                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1845 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1846                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1847
1848 // Special LDR for loads from non-pc-relative constpools.
1849 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1850     isReMaterializable = 1, isCodeGenOnly = 1 in
1851 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1852                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1853                  []> {
1854   bits<4> Rt;
1855   bits<17> addr;
1856   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1857   let Inst{19-16} = 0b1111;
1858   let Inst{15-12} = Rt;
1859   let Inst{11-0}  = addr{11-0};   // imm12
1860 }
1861
1862 // Loads with zero extension
1863 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1864                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1865                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1866
1867 // Loads with sign extension
1868 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1869                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1870                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1871
1872 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1873                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1874                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1875
1876 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1877 // Load doubleword
1878 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1879                  (ins addrmode3:$addr), LdMiscFrm,
1880                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1881                  []>, Requires<[IsARM, HasV5TE]>;
1882 }
1883
1884 // Indexed loads
1885 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1886   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1887                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1888                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1889     // {17-14}  Rn
1890     // {13}     reg vs. imm
1891     // {12}     isAdd
1892     // {11-0}   imm12/Rm
1893     bits<18> addr;
1894     let Inst{25} = addr{13};
1895     let Inst{23} = addr{12};
1896     let Inst{19-16} = addr{17-14};
1897     let Inst{11-0} = addr{11-0};
1898     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1899   }
1900
1901   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1902                        (ins GPR:$Rn, am2offset_reg:$offset),
1903                        IndexModePost, LdFrm, itin,
1904                        opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1905      // {12}     isAdd
1906      // {11-0}   imm12/Rm
1907      bits<14> offset;
1908      bits<4> Rn;
1909      let Inst{25} = 1;
1910      let Inst{23} = offset{12};
1911      let Inst{19-16} = Rn;
1912      let Inst{11-0} = offset{11-0};
1913      let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1914    }
1915
1916    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1917                        (ins GPR:$Rn, am2offset_imm:$offset),
1918                       IndexModePost, LdFrm, itin,
1919                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1920     // {12}     isAdd
1921     // {11-0}   imm12/Rm
1922     bits<14> offset;
1923     bits<4> Rn;
1924     let Inst{25} = 0;
1925     let Inst{23} = offset{12};
1926     let Inst{19-16} = Rn;
1927     let Inst{11-0} = offset{11-0};
1928     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1929   }
1930 }
1931
1932 let mayLoad = 1, neverHasSideEffects = 1 in {
1933 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1934 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1935 }
1936
1937 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1938   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1939                         (ins addrmode3:$addr), IndexModePre,
1940                         LdMiscFrm, itin,
1941                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1942     bits<14> addr;
1943     let Inst{23}    = addr{8};      // U bit
1944     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1945     let Inst{19-16} = addr{12-9};   // Rn
1946     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1947     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1948   }
1949   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1950                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1951                         LdMiscFrm, itin,
1952                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1953     bits<10> offset;
1954     bits<4> Rn;
1955     let Inst{23}    = offset{8};      // U bit
1956     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1957     let Inst{19-16} = Rn;
1958     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1959     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1960   }
1961 }
1962
1963 let mayLoad = 1, neverHasSideEffects = 1 in {
1964 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1965 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1966 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1967 let hasExtraDefRegAllocReq = 1 in {
1968 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1969                           (ins addrmode3:$addr), IndexModePre,
1970                           LdMiscFrm, IIC_iLoad_d_ru,
1971                           "ldrd", "\t$Rt, $Rt2, $addr!",
1972                           "$addr.base = $Rn_wb", []> {
1973   bits<14> addr;
1974   let Inst{23}    = addr{8};      // U bit
1975   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1976   let Inst{19-16} = addr{12-9};   // Rn
1977   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1978   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1979   let DecoderMethod = "DecodeAddrMode3Instruction";
1980 }
1981 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1982                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1983                           LdMiscFrm, IIC_iLoad_d_ru,
1984                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1985                           "$Rn = $Rn_wb", []> {
1986   bits<10> offset;
1987   bits<4> Rn;
1988   let Inst{23}    = offset{8};      // U bit
1989   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1990   let Inst{19-16} = Rn;
1991   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1992   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1993   let DecoderMethod = "DecodeAddrMode3Instruction";
1994 }
1995 } // hasExtraDefRegAllocReq = 1
1996 } // mayLoad = 1, neverHasSideEffects = 1
1997
1998 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1999 let mayLoad = 1, neverHasSideEffects = 1 in {
2000 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
2001                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
2002                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2003   // {17-14}  Rn
2004   // {13}     1 == Rm, 0 == imm12
2005   // {12}     isAdd
2006   // {11-0}   imm12/Rm
2007   bits<18> addr;
2008   let Inst{25} = addr{13};
2009   let Inst{23} = addr{12};
2010   let Inst{21} = 1; // overwrite
2011   let Inst{19-16} = addr{17-14};
2012   let Inst{11-0} = addr{11-0};
2013   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2014 }
2015 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
2016                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2017                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2018   // {17-14}  Rn
2019   // {13}     1 == Rm, 0 == imm12
2020   // {12}     isAdd
2021   // {11-0}   imm12/Rm
2022   bits<18> addr;
2023   let Inst{25} = addr{13};
2024   let Inst{23} = addr{12};
2025   let Inst{21} = 1; // overwrite
2026   let Inst{19-16} = addr{17-14};
2027   let Inst{11-0} = addr{11-0};
2028   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2029 }
2030
2031 multiclass AI3ldrT<bits<4> op, string opc> {
2032   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2033                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2034                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2035                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2036     bits<9> offset;
2037     let Inst{23} = offset{8};
2038     let Inst{22} = 1;
2039     let Inst{11-8} = offset{7-4};
2040     let Inst{3-0} = offset{3-0};
2041     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2042   }
2043   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2044                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2045                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2046                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2047     bits<5> Rm;
2048     let Inst{23} = Rm{4};
2049     let Inst{22} = 0;
2050     let Inst{11-8} = 0;
2051     let Inst{3-0} = Rm{3-0};
2052     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2053   }
2054 }
2055
2056 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2057 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2058 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2059 }
2060
2061 // Store
2062
2063 // Stores with truncate
2064 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2065                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2066                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2067
2068 // Store doubleword
2069 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2070 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2071                StMiscFrm, IIC_iStore_d_r,
2072                "strd", "\t$Rt, $src2, $addr", []>,
2073            Requires<[IsARM, HasV5TE]> {
2074   let Inst{21} = 0;
2075 }
2076
2077 // Indexed stores
2078 def STR_PRE_REG  : AI2stridx_reg<0, 1, (outs GPR:$Rn_wb),
2079                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2080                      IndexModePre, StFrm, IIC_iStore_ru,
2081                      "str", "\t$Rt, [$Rn, $offset]!",
2082                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2083                      [(set GPR:$Rn_wb,
2084                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2085 def STR_PRE_IMM  : AI2stridx_imm<0, 1, (outs GPR:$Rn_wb),
2086                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2087                      IndexModePre, StFrm, IIC_iStore_ru,
2088                      "str", "\t$Rt, [$Rn, $offset]!",
2089                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2090                      [(set GPR:$Rn_wb,
2091                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2092
2093
2094
2095 def STR_POST_REG : AI2stridx_reg<0, 0, (outs GPR:$Rn_wb),
2096                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2097                      IndexModePost, StFrm, IIC_iStore_ru,
2098                      "str", "\t$Rt, [$Rn], $offset",
2099                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2100                      [(set GPR:$Rn_wb,
2101                       (post_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2102 def STR_POST_IMM : AI2stridx_imm<0, 0, (outs GPR:$Rn_wb),
2103                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2104                      IndexModePost, StFrm, IIC_iStore_ru,
2105                      "str", "\t$Rt, [$Rn], $offset",
2106                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2107                      [(set GPR:$Rn_wb,
2108                       (post_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2109
2110
2111 def STRB_PRE_REG : AI2stridx_reg<1, 1, (outs GPR:$Rn_wb),
2112                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2113                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2114                      "strb", "\t$Rt, [$Rn, $offset]!",
2115                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2116                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2117                                         GPR:$Rn, am2offset_reg:$offset))]>;
2118 def STRB_PRE_IMM : AI2stridx_imm<1, 1, (outs GPR:$Rn_wb),
2119                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2120                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2121                      "strb", "\t$Rt, [$Rn, $offset]!",
2122                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2123                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2124                                         GPR:$Rn, am2offset_imm:$offset))]>;
2125
2126 def STRB_POST_REG: AI2stridx_reg<1, 0, (outs GPR:$Rn_wb),
2127                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2128                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2129                      "strb", "\t$Rt, [$Rn], $offset",
2130                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2131                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2132                                         GPR:$Rn, am2offset_reg:$offset))]>;
2133 def STRB_POST_IMM: AI2stridx_imm<1, 0, (outs GPR:$Rn_wb),
2134                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2135                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2136                      "strb", "\t$Rt, [$Rn], $offset",
2137                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2138                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2139                                         GPR:$Rn, am2offset_imm:$offset))]>;
2140
2141
2142 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2143                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2144                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2145                      "strh", "\t$Rt, [$Rn, $offset]!",
2146                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2147                      [(set GPR:$Rn_wb,
2148                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2149
2150 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2151                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2152                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2153                      "strh", "\t$Rt, [$Rn], $offset",
2154                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2155                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2156                                         GPR:$Rn, am3offset:$offset))]>;
2157
2158 // For disassembly only
2159 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2160 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2161                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2162                      StMiscFrm, IIC_iStore_d_ru,
2163                      "strd", "\t$src1, $src2, [$base, $offset]!",
2164                      "$base = $base_wb", []> {
2165   bits<4> src1;
2166   bits<4> base;
2167   bits<10> offset;
2168   let Inst{23} = offset{8}; // U bit
2169   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2170   let Inst{19-16} = base;
2171   let Inst{15-12} = src1;
2172   let Inst{11-8}  = offset{7-4};
2173   let Inst{3-0}   = offset{3-0};
2174
2175   let DecoderMethod = "DecodeAddrMode3Instruction";
2176 }
2177
2178 // For disassembly only
2179 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2180                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2181                      StMiscFrm, IIC_iStore_d_ru,
2182                      "strd", "\t$src1, $src2, [$base], $offset",
2183                      "$base = $base_wb", []> {
2184   bits<4> src1;
2185   bits<4> base;
2186   bits<10> offset;
2187   let Inst{23} = offset{8}; // U bit
2188   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2189   let Inst{19-16} = base;
2190   let Inst{15-12} = src1;
2191   let Inst{11-8}  = offset{7-4};
2192   let Inst{3-0}   = offset{3-0};
2193
2194   let DecoderMethod = "DecodeAddrMode3Instruction";
2195 }
2196 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2197
2198 // STRT, STRBT, and STRHT
2199
2200 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2201                      (ins GPR:$Rt, ldst_so_reg:$addr),
2202                      IndexModePost, StFrm, IIC_iStore_ru,
2203                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2204                      [/* For disassembly only; pattern left blank */]> {
2205   let Inst{25} = 1;
2206   let Inst{21} = 1; // overwrite
2207   let Inst{4} = 0;
2208   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2209 }
2210
2211 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2212                      (ins GPR:$Rt, addrmode_imm12:$addr),
2213                      IndexModePost, StFrm, IIC_iStore_ru,
2214                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2215                      [/* For disassembly only; pattern left blank */]> {
2216   let Inst{25} = 0;
2217   let Inst{21} = 1; // overwrite
2218   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2219 }
2220
2221
2222 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2223                       (ins GPR:$Rt, ldst_so_reg:$addr),
2224                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2225                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2226                       [/* For disassembly only; pattern left blank */]> {
2227   let Inst{25} = 1;
2228   let Inst{21} = 1; // overwrite
2229   let Inst{4} = 0;
2230   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2231 }
2232
2233 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2234                       (ins GPR:$Rt, addrmode_imm12:$addr),
2235                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2236                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2237                       [/* For disassembly only; pattern left blank */]> {
2238   let Inst{25} = 0;
2239   let Inst{21} = 1; // overwrite
2240   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2241 }
2242
2243 multiclass AI3strT<bits<4> op, string opc> {
2244   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2245                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2246                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2247                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2248     bits<9> offset;
2249     let Inst{23} = offset{8};
2250     let Inst{22} = 1;
2251     let Inst{11-8} = offset{7-4};
2252     let Inst{3-0} = offset{3-0};
2253     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2254   }
2255   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2256                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2257                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2258                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2259     bits<5> Rm;
2260     let Inst{23} = Rm{4};
2261     let Inst{22} = 0;
2262     let Inst{11-8} = 0;
2263     let Inst{3-0} = Rm{3-0};
2264     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2265   }
2266 }
2267
2268
2269 defm STRHT : AI3strT<0b1011, "strht">;
2270
2271
2272 //===----------------------------------------------------------------------===//
2273 //  Load / store multiple Instructions.
2274 //
2275
2276 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2277                          InstrItinClass itin, InstrItinClass itin_upd> {
2278   // IA is the default, so no need for an explicit suffix on the
2279   // mnemonic here. Without it is the cannonical spelling.
2280   def IA :
2281     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2282          IndexModeNone, f, itin,
2283          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2284     let Inst{24-23} = 0b01;       // Increment After
2285     let Inst{21}    = 0;          // No writeback
2286     let Inst{20}    = L_bit;
2287   }
2288   def IA_UPD :
2289     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2290          IndexModeUpd, f, itin_upd,
2291          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2292     let Inst{24-23} = 0b01;       // Increment After
2293     let Inst{21}    = 1;          // Writeback
2294     let Inst{20}    = L_bit;
2295   }
2296   def DA :
2297     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2298          IndexModeNone, f, itin,
2299          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2300     let Inst{24-23} = 0b00;       // Decrement After
2301     let Inst{21}    = 0;          // No writeback
2302     let Inst{20}    = L_bit;
2303   }
2304   def DA_UPD :
2305     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2306          IndexModeUpd, f, itin_upd,
2307          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2308     let Inst{24-23} = 0b00;       // Decrement After
2309     let Inst{21}    = 1;          // Writeback
2310     let Inst{20}    = L_bit;
2311   }
2312   def DB :
2313     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2314          IndexModeNone, f, itin,
2315          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2316     let Inst{24-23} = 0b10;       // Decrement Before
2317     let Inst{21}    = 0;          // No writeback
2318     let Inst{20}    = L_bit;
2319   }
2320   def DB_UPD :
2321     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2322          IndexModeUpd, f, itin_upd,
2323          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2324     let Inst{24-23} = 0b10;       // Decrement Before
2325     let Inst{21}    = 1;          // Writeback
2326     let Inst{20}    = L_bit;
2327   }
2328   def IB :
2329     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2330          IndexModeNone, f, itin,
2331          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2332     let Inst{24-23} = 0b11;       // Increment Before
2333     let Inst{21}    = 0;          // No writeback
2334     let Inst{20}    = L_bit;
2335   }
2336   def IB_UPD :
2337     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2338          IndexModeUpd, f, itin_upd,
2339          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2340     let Inst{24-23} = 0b11;       // Increment Before
2341     let Inst{21}    = 1;          // Writeback
2342     let Inst{20}    = L_bit;
2343   }
2344 }
2345
2346 let neverHasSideEffects = 1 in {
2347
2348 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2349 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2350
2351 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2352 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2353
2354 } // neverHasSideEffects
2355
2356 // FIXME: remove when we have a way to marking a MI with these properties.
2357 // FIXME: Should pc be an implicit operand like PICADD, etc?
2358 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2359     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2360 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2361                                                  reglist:$regs, variable_ops),
2362                      4, IIC_iLoad_mBr, [],
2363                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2364       RegConstraint<"$Rn = $wb">;
2365
2366 //===----------------------------------------------------------------------===//
2367 //  Move Instructions.
2368 //
2369
2370 let neverHasSideEffects = 1 in
2371 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2372                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2373   bits<4> Rd;
2374   bits<4> Rm;
2375
2376   let Inst{19-16} = 0b0000;
2377   let Inst{11-4} = 0b00000000;
2378   let Inst{25} = 0;
2379   let Inst{3-0} = Rm;
2380   let Inst{15-12} = Rd;
2381 }
2382
2383 // A version for the smaller set of tail call registers.
2384 let neverHasSideEffects = 1 in
2385 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2386                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2387   bits<4> Rd;
2388   bits<4> Rm;
2389
2390   let Inst{11-4} = 0b00000000;
2391   let Inst{25} = 0;
2392   let Inst{3-0} = Rm;
2393   let Inst{15-12} = Rd;
2394 }
2395
2396 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2397                 DPSoRegRegFrm, IIC_iMOVsr,
2398                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2399                 UnaryDP {
2400   bits<4> Rd;
2401   bits<12> src;
2402   let Inst{15-12} = Rd;
2403   let Inst{19-16} = 0b0000;
2404   let Inst{11-8} = src{11-8};
2405   let Inst{7} = 0;
2406   let Inst{6-5} = src{6-5};
2407   let Inst{4} = 1;
2408   let Inst{3-0} = src{3-0};
2409   let Inst{25} = 0;
2410 }
2411
2412 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2413                 DPSoRegImmFrm, IIC_iMOVsr,
2414                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2415                 UnaryDP {
2416   bits<4> Rd;
2417   bits<12> src;
2418   let Inst{15-12} = Rd;
2419   let Inst{19-16} = 0b0000;
2420   let Inst{11-5} = src{11-5};
2421   let Inst{4} = 0;
2422   let Inst{3-0} = src{3-0};
2423   let Inst{25} = 0;
2424 }
2425
2426
2427
2428 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2429 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2430                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2431   bits<4> Rd;
2432   bits<12> imm;
2433   let Inst{25} = 1;
2434   let Inst{15-12} = Rd;
2435   let Inst{19-16} = 0b0000;
2436   let Inst{11-0} = imm;
2437 }
2438
2439 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2440 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2441                  DPFrm, IIC_iMOVi,
2442                  "movw", "\t$Rd, $imm",
2443                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2444                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2445   bits<4> Rd;
2446   bits<16> imm;
2447   let Inst{15-12} = Rd;
2448   let Inst{11-0}  = imm{11-0};
2449   let Inst{19-16} = imm{15-12};
2450   let Inst{20} = 0;
2451   let Inst{25} = 1;
2452 }
2453
2454 def : InstAlias<"mov${p} $Rd, $imm",
2455                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2456         Requires<[IsARM]>;
2457
2458 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2459                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2460
2461 let Constraints = "$src = $Rd" in {
2462 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2463                   DPFrm, IIC_iMOVi,
2464                   "movt", "\t$Rd, $imm",
2465                   [(set GPR:$Rd,
2466                         (or (and GPR:$src, 0xffff),
2467                             lo16AllZero:$imm))]>, UnaryDP,
2468                   Requires<[IsARM, HasV6T2]> {
2469   bits<4> Rd;
2470   bits<16> imm;
2471   let Inst{15-12} = Rd;
2472   let Inst{11-0}  = imm{11-0};
2473   let Inst{19-16} = imm{15-12};
2474   let Inst{20} = 0;
2475   let Inst{25} = 1;
2476 }
2477
2478 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2479                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2480
2481 } // Constraints
2482
2483 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2484       Requires<[IsARM, HasV6T2]>;
2485
2486 let Uses = [CPSR] in
2487 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2488                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2489                     Requires<[IsARM]>;
2490
2491 // These aren't really mov instructions, but we have to define them this way
2492 // due to flag operands.
2493
2494 let Defs = [CPSR] in {
2495 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2496                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2497                       Requires<[IsARM]>;
2498 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2499                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2500                       Requires<[IsARM]>;
2501 }
2502
2503 //===----------------------------------------------------------------------===//
2504 //  Extend Instructions.
2505 //
2506
2507 // Sign extenders
2508
2509 def SXTB  : AI_ext_rrot<0b01101010,
2510                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2511 def SXTH  : AI_ext_rrot<0b01101011,
2512                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2513
2514 def SXTAB : AI_exta_rrot<0b01101010,
2515                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2516 def SXTAH : AI_exta_rrot<0b01101011,
2517                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2518
2519 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2520
2521 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2522
2523 // Zero extenders
2524
2525 let AddedComplexity = 16 in {
2526 def UXTB   : AI_ext_rrot<0b01101110,
2527                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2528 def UXTH   : AI_ext_rrot<0b01101111,
2529                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2530 def UXTB16 : AI_ext_rrot<0b01101100,
2531                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2532
2533 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2534 //        The transformation should probably be done as a combiner action
2535 //        instead so we can include a check for masking back in the upper
2536 //        eight bits of the source into the lower eight bits of the result.
2537 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2538 //               (UXTB16r_rot GPR:$Src, 3)>;
2539 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2540                (UXTB16 GPR:$Src, 1)>;
2541
2542 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2543                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2544 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2545                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2546 }
2547
2548 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2549 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2550
2551
2552 def SBFX  : I<(outs GPR:$Rd),
2553               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2554                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2555                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2556                Requires<[IsARM, HasV6T2]> {
2557   bits<4> Rd;
2558   bits<4> Rn;
2559   bits<5> lsb;
2560   bits<5> width;
2561   let Inst{27-21} = 0b0111101;
2562   let Inst{6-4}   = 0b101;
2563   let Inst{20-16} = width;
2564   let Inst{15-12} = Rd;
2565   let Inst{11-7}  = lsb;
2566   let Inst{3-0}   = Rn;
2567 }
2568
2569 def UBFX  : I<(outs GPR:$Rd),
2570               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2571                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2572                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2573                Requires<[IsARM, HasV6T2]> {
2574   bits<4> Rd;
2575   bits<4> Rn;
2576   bits<5> lsb;
2577   bits<5> width;
2578   let Inst{27-21} = 0b0111111;
2579   let Inst{6-4}   = 0b101;
2580   let Inst{20-16} = width;
2581   let Inst{15-12} = Rd;
2582   let Inst{11-7}  = lsb;
2583   let Inst{3-0}   = Rn;
2584 }
2585
2586 //===----------------------------------------------------------------------===//
2587 //  Arithmetic Instructions.
2588 //
2589
2590 defm ADD  : AsI1_bin_irs<0b0100, "add",
2591                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2592                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2593 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2594                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2595                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2596
2597 // ADD and SUB with 's' bit set.
2598 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2599                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2600                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2601 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2602                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2603                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2604
2605 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2606                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2607                           "ADC", 1>;
2608 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2609                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2610                           "SBC">;
2611
2612 // ADC and SUBC with 's' bit set.
2613 let usesCustomInserter = 1 in {
2614 defm ADCS : AI1_adde_sube_s_irs<
2615               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2616 defm SBCS : AI1_adde_sube_s_irs<
2617               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2618 }
2619
2620 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2621                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2622                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2623   bits<4> Rd;
2624   bits<4> Rn;
2625   bits<12> imm;
2626   let Inst{25} = 1;
2627   let Inst{15-12} = Rd;
2628   let Inst{19-16} = Rn;
2629   let Inst{11-0} = imm;
2630 }
2631
2632 // The reg/reg form is only defined for the disassembler; for codegen it is
2633 // equivalent to SUBrr.
2634 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2635                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2636                  [/* For disassembly only; pattern left blank */]> {
2637   bits<4> Rd;
2638   bits<4> Rn;
2639   bits<4> Rm;
2640   let Inst{11-4} = 0b00000000;
2641   let Inst{25} = 0;
2642   let Inst{3-0} = Rm;
2643   let Inst{15-12} = Rd;
2644   let Inst{19-16} = Rn;
2645 }
2646
2647 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2648                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2649                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2650   bits<4> Rd;
2651   bits<4> Rn;
2652   bits<12> shift;
2653   let Inst{25} = 0;
2654   let Inst{19-16} = Rn;
2655   let Inst{15-12} = Rd;
2656   let Inst{11-5} = shift{11-5};
2657   let Inst{4} = 0;
2658   let Inst{3-0} = shift{3-0};
2659 }
2660
2661 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2662                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2663                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2664   bits<4> Rd;
2665   bits<4> Rn;
2666   bits<12> shift;
2667   let Inst{25} = 0;
2668   let Inst{19-16} = Rn;
2669   let Inst{15-12} = Rd;
2670   let Inst{11-8} = shift{11-8};
2671   let Inst{7} = 0;
2672   let Inst{6-5} = shift{6-5};
2673   let Inst{4} = 1;
2674   let Inst{3-0} = shift{3-0};
2675 }
2676
2677 // RSB with 's' bit set.
2678 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2679 let usesCustomInserter = 1 in {
2680 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2681                  4, IIC_iALUi,
2682                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2683 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2684                  4, IIC_iALUr,
2685                  [/* For disassembly only; pattern left blank */]>;
2686 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2687                  4, IIC_iALUsr,
2688                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2689 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2690                  4, IIC_iALUsr,
2691                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2692 }
2693
2694 let Uses = [CPSR] in {
2695 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2696                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2697                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2698                  Requires<[IsARM]> {
2699   bits<4> Rd;
2700   bits<4> Rn;
2701   bits<12> imm;
2702   let Inst{25} = 1;
2703   let Inst{15-12} = Rd;
2704   let Inst{19-16} = Rn;
2705   let Inst{11-0} = imm;
2706 }
2707 // The reg/reg form is only defined for the disassembler; for codegen it is
2708 // equivalent to SUBrr.
2709 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2710                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2711                  [/* For disassembly only; pattern left blank */]> {
2712   bits<4> Rd;
2713   bits<4> Rn;
2714   bits<4> Rm;
2715   let Inst{11-4} = 0b00000000;
2716   let Inst{25} = 0;
2717   let Inst{3-0} = Rm;
2718   let Inst{15-12} = Rd;
2719   let Inst{19-16} = Rn;
2720 }
2721 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2722                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2723                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2724                  Requires<[IsARM]> {
2725   bits<4> Rd;
2726   bits<4> Rn;
2727   bits<12> shift;
2728   let Inst{25} = 0;
2729   let Inst{19-16} = Rn;
2730   let Inst{15-12} = Rd;
2731   let Inst{11-5} = shift{11-5};
2732   let Inst{4} = 0;
2733   let Inst{3-0} = shift{3-0};
2734 }
2735 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2736                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2737                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2738                  Requires<[IsARM]> {
2739   bits<4> Rd;
2740   bits<4> Rn;
2741   bits<12> shift;
2742   let Inst{25} = 0;
2743   let Inst{19-16} = Rn;
2744   let Inst{15-12} = Rd;
2745   let Inst{11-8} = shift{11-8};
2746   let Inst{7} = 0;
2747   let Inst{6-5} = shift{6-5};
2748   let Inst{4} = 1;
2749   let Inst{3-0} = shift{3-0};
2750 }
2751 }
2752
2753
2754 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2755 let usesCustomInserter = 1, Uses = [CPSR] in {
2756 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2757                   4, IIC_iALUi,
2758                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2759 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2760                   4, IIC_iALUsr,
2761                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2762 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2763                   4, IIC_iALUsr,
2764                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2765 }
2766
2767 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2768 // The assume-no-carry-in form uses the negation of the input since add/sub
2769 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2770 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2771 // details.
2772 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2773              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2774 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2775              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2776 // The with-carry-in form matches bitwise not instead of the negation.
2777 // Effectively, the inverse interpretation of the carry flag already accounts
2778 // for part of the negation.
2779 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2780              (SBCri  GPR:$src, so_imm_not:$imm)>;
2781 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2782              (SBCSri GPR:$src, so_imm_not:$imm)>;
2783
2784 // Note: These are implemented in C++ code, because they have to generate
2785 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2786 // cannot produce.
2787 // (mul X, 2^n+1) -> (add (X << n), X)
2788 // (mul X, 2^n-1) -> (rsb X, (X << n))
2789
2790 // ARM Arithmetic Instruction
2791 // GPR:$dst = GPR:$a op GPR:$b
2792 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2793           list<dag> pattern = [],
2794           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2795   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2796   bits<4> Rn;
2797   bits<4> Rd;
2798   bits<4> Rm;
2799   let Inst{27-20} = op27_20;
2800   let Inst{11-4} = op11_4;
2801   let Inst{19-16} = Rn;
2802   let Inst{15-12} = Rd;
2803   let Inst{3-0}   = Rm;
2804 }
2805
2806 // Saturating add/subtract
2807
2808 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2809                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2810                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2811 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2812                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2813                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2814 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2815                   "\t$Rd, $Rm, $Rn">;
2816 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2817                   "\t$Rd, $Rm, $Rn">;
2818
2819 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2820 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2821 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2822 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2823 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2824 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2825 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2826 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2827 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2828 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2829 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2830 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2831
2832 // Signed/Unsigned add/subtract
2833
2834 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2835 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2836 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2837 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2838 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2839 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2840 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2841 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2842 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2843 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2844 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2845 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2846
2847 // Signed/Unsigned halving add/subtract
2848
2849 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2850 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2851 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2852 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2853 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2854 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2855 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2856 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2857 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2858 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2859 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2860 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2861
2862 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2863
2864 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2865                 MulFrm /* for convenience */, NoItinerary, "usad8",
2866                 "\t$Rd, $Rn, $Rm", []>,
2867              Requires<[IsARM, HasV6]> {
2868   bits<4> Rd;
2869   bits<4> Rn;
2870   bits<4> Rm;
2871   let Inst{27-20} = 0b01111000;
2872   let Inst{15-12} = 0b1111;
2873   let Inst{7-4} = 0b0001;
2874   let Inst{19-16} = Rd;
2875   let Inst{11-8} = Rm;
2876   let Inst{3-0} = Rn;
2877 }
2878 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2879                 MulFrm /* for convenience */, NoItinerary, "usada8",
2880                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2881              Requires<[IsARM, HasV6]> {
2882   bits<4> Rd;
2883   bits<4> Rn;
2884   bits<4> Rm;
2885   bits<4> Ra;
2886   let Inst{27-20} = 0b01111000;
2887   let Inst{7-4} = 0b0001;
2888   let Inst{19-16} = Rd;
2889   let Inst{15-12} = Ra;
2890   let Inst{11-8} = Rm;
2891   let Inst{3-0} = Rn;
2892 }
2893
2894 // Signed/Unsigned saturate -- for disassembly only
2895
2896 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2897               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2898   bits<4> Rd;
2899   bits<5> sat_imm;
2900   bits<4> Rn;
2901   bits<8> sh;
2902   let Inst{27-21} = 0b0110101;
2903   let Inst{5-4} = 0b01;
2904   let Inst{20-16} = sat_imm;
2905   let Inst{15-12} = Rd;
2906   let Inst{11-7} = sh{4-0};
2907   let Inst{6} = sh{5};
2908   let Inst{3-0} = Rn;
2909 }
2910
2911 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2912                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2913   bits<4> Rd;
2914   bits<4> sat_imm;
2915   bits<4> Rn;
2916   let Inst{27-20} = 0b01101010;
2917   let Inst{11-4} = 0b11110011;
2918   let Inst{15-12} = Rd;
2919   let Inst{19-16} = sat_imm;
2920   let Inst{3-0} = Rn;
2921 }
2922
2923 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
2924               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2925   bits<4> Rd;
2926   bits<5> sat_imm;
2927   bits<4> Rn;
2928   bits<8> sh;
2929   let Inst{27-21} = 0b0110111;
2930   let Inst{5-4} = 0b01;
2931   let Inst{15-12} = Rd;
2932   let Inst{11-7} = sh{4-0};
2933   let Inst{6} = sh{5};
2934   let Inst{20-16} = sat_imm;
2935   let Inst{3-0} = Rn;
2936 }
2937
2938 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
2939                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2940                 [/* For disassembly only; pattern left blank */]> {
2941   bits<4> Rd;
2942   bits<4> sat_imm;
2943   bits<4> Rn;
2944   let Inst{27-20} = 0b01101110;
2945   let Inst{11-4} = 0b11110011;
2946   let Inst{15-12} = Rd;
2947   let Inst{19-16} = sat_imm;
2948   let Inst{3-0} = Rn;
2949 }
2950
2951 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2952 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2953
2954 //===----------------------------------------------------------------------===//
2955 //  Bitwise Instructions.
2956 //
2957
2958 defm AND   : AsI1_bin_irs<0b0000, "and",
2959                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2960                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2961 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2962                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2963                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2964 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2965                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2966                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2967 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2968                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2969                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2970
2971 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
2972 // like in the actual instruction encoding. The complexity of mapping the mask
2973 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
2974 // instruction description.
2975 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2976                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2977                "bfc", "\t$Rd, $imm", "$src = $Rd",
2978                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2979                Requires<[IsARM, HasV6T2]> {
2980   bits<4> Rd;
2981   bits<10> imm;
2982   let Inst{27-21} = 0b0111110;
2983   let Inst{6-0}   = 0b0011111;
2984   let Inst{15-12} = Rd;
2985   let Inst{11-7}  = imm{4-0}; // lsb
2986   let Inst{20-16} = imm{9-5}; // msb
2987 }
2988
2989 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2990 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2991                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2992                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2993                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2994                                 bf_inv_mask_imm:$imm))]>,
2995                Requires<[IsARM, HasV6T2]> {
2996   bits<4> Rd;
2997   bits<4> Rn;
2998   bits<10> imm;
2999   let Inst{27-21} = 0b0111110;
3000   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3001   let Inst{15-12} = Rd;
3002   let Inst{11-7}  = imm{4-0}; // lsb
3003   let Inst{20-16} = imm{9-5}; // width
3004   let Inst{3-0}   = Rn;
3005 }
3006
3007 // GNU as only supports this form of bfi (w/ 4 arguments)
3008 let isAsmParserOnly = 1 in
3009 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
3010                                    lsb_pos_imm:$lsb, width_imm:$width),
3011                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3012                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
3013                []>, Requires<[IsARM, HasV6T2]> {
3014   bits<4> Rd;
3015   bits<4> Rn;
3016   bits<5> lsb;
3017   bits<5> width;
3018   let Inst{27-21} = 0b0111110;
3019   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3020   let Inst{15-12} = Rd;
3021   let Inst{11-7}  = lsb;
3022   let Inst{20-16} = width; // Custom encoder => lsb+width-1
3023   let Inst{3-0}   = Rn;
3024 }
3025
3026 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3027                   "mvn", "\t$Rd, $Rm",
3028                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3029   bits<4> Rd;
3030   bits<4> Rm;
3031   let Inst{25} = 0;
3032   let Inst{19-16} = 0b0000;
3033   let Inst{11-4} = 0b00000000;
3034   let Inst{15-12} = Rd;
3035   let Inst{3-0} = Rm;
3036 }
3037 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3038                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3039                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3040   bits<4> Rd;
3041   bits<12> shift;
3042   let Inst{25} = 0;
3043   let Inst{19-16} = 0b0000;
3044   let Inst{15-12} = Rd;
3045   let Inst{11-5} = shift{11-5};
3046   let Inst{4} = 0;
3047   let Inst{3-0} = shift{3-0};
3048 }
3049 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3050                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3051                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3052   bits<4> Rd;
3053   bits<12> shift;
3054   let Inst{25} = 0;
3055   let Inst{19-16} = 0b0000;
3056   let Inst{15-12} = Rd;
3057   let Inst{11-8} = shift{11-8};
3058   let Inst{7} = 0;
3059   let Inst{6-5} = shift{6-5};
3060   let Inst{4} = 1;
3061   let Inst{3-0} = shift{3-0};
3062 }
3063 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3064 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3065                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3066                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3067   bits<4> Rd;
3068   bits<12> imm;
3069   let Inst{25} = 1;
3070   let Inst{19-16} = 0b0000;
3071   let Inst{15-12} = Rd;
3072   let Inst{11-0} = imm;
3073 }
3074
3075 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3076              (BICri GPR:$src, so_imm_not:$imm)>;
3077
3078 //===----------------------------------------------------------------------===//
3079 //  Multiply Instructions.
3080 //
3081 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3082              string opc, string asm, list<dag> pattern>
3083   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3084   bits<4> Rd;
3085   bits<4> Rm;
3086   bits<4> Rn;
3087   let Inst{19-16} = Rd;
3088   let Inst{11-8}  = Rm;
3089   let Inst{3-0}   = Rn;
3090 }
3091 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3092              string opc, string asm, list<dag> pattern>
3093   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3094   bits<4> RdLo;
3095   bits<4> RdHi;
3096   bits<4> Rm;
3097   bits<4> Rn;
3098   let Inst{19-16} = RdHi;
3099   let Inst{15-12} = RdLo;
3100   let Inst{11-8}  = Rm;
3101   let Inst{3-0}   = Rn;
3102 }
3103
3104 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3105 //        property. Remove them when it's possible to add those properties
3106 //        on an individual MachineInstr, not just an instuction description.
3107 let isCommutable = 1 in {
3108 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3109                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3110                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3111                    Requires<[IsARM, HasV6]> {
3112   let Inst{15-12} = 0b0000;
3113 }
3114
3115 let Constraints = "@earlyclobber $Rd" in
3116 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3117                                             pred:$p, cc_out:$s),
3118                           4, IIC_iMUL32,
3119                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3120                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3121                         Requires<[IsARM, NoV6]>;
3122 }
3123
3124 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3125                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3126                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3127                    Requires<[IsARM, HasV6]> {
3128   bits<4> Ra;
3129   let Inst{15-12} = Ra;
3130 }
3131
3132 let Constraints = "@earlyclobber $Rd" in
3133 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3134                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3135                           4, IIC_iMAC32,
3136                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3137                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3138                         Requires<[IsARM, NoV6]>;
3139
3140 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3141                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3142                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3143                    Requires<[IsARM, HasV6T2]> {
3144   bits<4> Rd;
3145   bits<4> Rm;
3146   bits<4> Rn;
3147   bits<4> Ra;
3148   let Inst{19-16} = Rd;
3149   let Inst{15-12} = Ra;
3150   let Inst{11-8}  = Rm;
3151   let Inst{3-0}   = Rn;
3152 }
3153
3154 // Extra precision multiplies with low / high results
3155 let neverHasSideEffects = 1 in {
3156 let isCommutable = 1 in {
3157 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3158                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3159                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3160                     Requires<[IsARM, HasV6]>;
3161
3162 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3163                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3164                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3165                     Requires<[IsARM, HasV6]>;
3166
3167 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3168 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3169                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3170                             4, IIC_iMUL64, [],
3171           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3172                            Requires<[IsARM, NoV6]>;
3173
3174 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3175                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3176                             4, IIC_iMUL64, [],
3177           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3178                            Requires<[IsARM, NoV6]>;
3179 }
3180 }
3181
3182 // Multiply + accumulate
3183 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3184                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3185                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3186                     Requires<[IsARM, HasV6]>;
3187 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3188                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3189                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3190                     Requires<[IsARM, HasV6]>;
3191
3192 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3193                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3194                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3195                     Requires<[IsARM, HasV6]> {
3196   bits<4> RdLo;
3197   bits<4> RdHi;
3198   bits<4> Rm;
3199   bits<4> Rn;
3200   let Inst{19-16} = RdLo;
3201   let Inst{15-12} = RdHi;
3202   let Inst{11-8}  = Rm;
3203   let Inst{3-0}   = Rn;
3204 }
3205
3206 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3207 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3208                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3209                               4, IIC_iMAC64, [],
3210           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3211                            Requires<[IsARM, NoV6]>;
3212 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3213                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3214                               4, IIC_iMAC64, [],
3215           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3216                            Requires<[IsARM, NoV6]>;
3217 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3218                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3219                               4, IIC_iMAC64, [],
3220           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3221                            Requires<[IsARM, NoV6]>;
3222 }
3223
3224 } // neverHasSideEffects
3225
3226 // Most significant word multiply
3227 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3228                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3229                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3230             Requires<[IsARM, HasV6]> {
3231   let Inst{15-12} = 0b1111;
3232 }
3233
3234 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3235                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3236                [/* For disassembly only; pattern left blank */]>,
3237             Requires<[IsARM, HasV6]> {
3238   let Inst{15-12} = 0b1111;
3239 }
3240
3241 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3242                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3243                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3244                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3245             Requires<[IsARM, HasV6]>;
3246
3247 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3248                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3249                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3250                [/* For disassembly only; pattern left blank */]>,
3251             Requires<[IsARM, HasV6]>;
3252
3253 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3254                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3255                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3256                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3257             Requires<[IsARM, HasV6]>;
3258
3259 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3260                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3261                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3262                [/* For disassembly only; pattern left blank */]>,
3263             Requires<[IsARM, HasV6]>;
3264
3265 multiclass AI_smul<string opc, PatFrag opnode> {
3266   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3267               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3268               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3269                                       (sext_inreg GPR:$Rm, i16)))]>,
3270            Requires<[IsARM, HasV5TE]>;
3271
3272   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3273               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3274               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3275                                       (sra GPR:$Rm, (i32 16))))]>,
3276            Requires<[IsARM, HasV5TE]>;
3277
3278   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3279               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3280               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3281                                       (sext_inreg GPR:$Rm, i16)))]>,
3282            Requires<[IsARM, HasV5TE]>;
3283
3284   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3285               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3286               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3287                                       (sra GPR:$Rm, (i32 16))))]>,
3288             Requires<[IsARM, HasV5TE]>;
3289
3290   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3291               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3292               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3293                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3294            Requires<[IsARM, HasV5TE]>;
3295
3296   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3297               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3298               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3299                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3300             Requires<[IsARM, HasV5TE]>;
3301 }
3302
3303
3304 multiclass AI_smla<string opc, PatFrag opnode> {
3305   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3306               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3307               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3308               [(set GPR:$Rd, (add GPR:$Ra,
3309                                (opnode (sext_inreg GPR:$Rn, i16),
3310                                        (sext_inreg GPR:$Rm, i16))))]>,
3311            Requires<[IsARM, HasV5TE]>;
3312
3313   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3314               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3315               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3316               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3317                                                    (sra GPR:$Rm, (i32 16)))))]>,
3318            Requires<[IsARM, HasV5TE]>;
3319
3320   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3321               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3322               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3323               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3324                                                 (sext_inreg GPR:$Rm, i16))))]>,
3325            Requires<[IsARM, HasV5TE]>;
3326
3327   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3328               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3329               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3330              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3331                                                    (sra GPR:$Rm, (i32 16)))))]>,
3332             Requires<[IsARM, HasV5TE]>;
3333
3334   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3335               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3336               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3337               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3338                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3339            Requires<[IsARM, HasV5TE]>;
3340
3341   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3342               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3343               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3344               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3345                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3346             Requires<[IsARM, HasV5TE]>;
3347 }
3348
3349 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3350 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3351
3352 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3353 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3354                       (ins GPR:$Rn, GPR:$Rm),
3355                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3356                       [/* For disassembly only; pattern left blank */]>,
3357               Requires<[IsARM, HasV5TE]>;
3358
3359 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3360                       (ins GPR:$Rn, GPR:$Rm),
3361                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3362                       [/* For disassembly only; pattern left blank */]>,
3363               Requires<[IsARM, HasV5TE]>;
3364
3365 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3366                       (ins GPR:$Rn, GPR:$Rm),
3367                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3368                       [/* For disassembly only; pattern left blank */]>,
3369               Requires<[IsARM, HasV5TE]>;
3370
3371 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3372                       (ins GPR:$Rn, GPR:$Rm),
3373                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3374                       [/* For disassembly only; pattern left blank */]>,
3375               Requires<[IsARM, HasV5TE]>;
3376
3377 // Helper class for AI_smld -- for disassembly only
3378 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3379                     InstrItinClass itin, string opc, string asm>
3380   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3381   bits<4> Rn;
3382   bits<4> Rm;
3383   let Inst{27-23} = 0b01110;
3384   let Inst{22}    = long;
3385   let Inst{21-20} = 0b00;
3386   let Inst{11-8}  = Rm;
3387   let Inst{7}     = 0;
3388   let Inst{6}     = sub;
3389   let Inst{5}     = swap;
3390   let Inst{4}     = 1;
3391   let Inst{3-0}   = Rn;
3392 }
3393 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3394                 InstrItinClass itin, string opc, string asm>
3395   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3396   bits<4> Rd;
3397   let Inst{15-12} = 0b1111;
3398   let Inst{19-16} = Rd;
3399 }
3400 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3401                 InstrItinClass itin, string opc, string asm>
3402   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3403   bits<4> Ra;
3404   bits<4> Rd;
3405   let Inst{19-16} = Rd;
3406   let Inst{15-12} = Ra;
3407 }
3408 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3409                   InstrItinClass itin, string opc, string asm>
3410   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3411   bits<4> RdLo;
3412   bits<4> RdHi;
3413   let Inst{19-16} = RdHi;
3414   let Inst{15-12} = RdLo;
3415 }
3416
3417 multiclass AI_smld<bit sub, string opc> {
3418
3419   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3420                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3421
3422   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3423                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3424
3425   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3426                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3427                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3428
3429   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3430                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3431                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3432
3433 }
3434
3435 defm SMLA : AI_smld<0, "smla">;
3436 defm SMLS : AI_smld<1, "smls">;
3437
3438 multiclass AI_sdml<bit sub, string opc> {
3439
3440   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3441                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3442   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3443                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3444 }
3445
3446 defm SMUA : AI_sdml<0, "smua">;
3447 defm SMUS : AI_sdml<1, "smus">;
3448
3449 //===----------------------------------------------------------------------===//
3450 //  Misc. Arithmetic Instructions.
3451 //
3452
3453 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3454               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3455               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3456
3457 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3458               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3459               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3460            Requires<[IsARM, HasV6T2]>;
3461
3462 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3463               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3464               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3465
3466 let AddedComplexity = 5 in
3467 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3468                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3469                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3470                Requires<[IsARM, HasV6]>;
3471
3472 let AddedComplexity = 5 in
3473 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3474                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3475                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3476                Requires<[IsARM, HasV6]>;
3477
3478 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3479                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3480                (REVSH GPR:$Rm)>;
3481
3482 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3483                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3484                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3485                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3486                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3487                                        0xFFFF0000)))]>,
3488                Requires<[IsARM, HasV6]>;
3489
3490 // Alternate cases for PKHBT where identities eliminate some nodes.
3491 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3492                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3493 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3494                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3495
3496 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3497 // will match the pattern below.
3498 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3499                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3500                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3501                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3502                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3503                                        0xFFFF)))]>,
3504                Requires<[IsARM, HasV6]>;
3505
3506 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3507 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3508 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3509                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3510 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3511                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3512                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3513
3514 //===----------------------------------------------------------------------===//
3515 //  Comparison Instructions...
3516 //
3517
3518 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3519                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3520                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3521
3522 // ARMcmpZ can re-use the above instruction definitions.
3523 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3524              (CMPri   GPR:$src, so_imm:$imm)>;
3525 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3526              (CMPrr   GPR:$src, GPR:$rhs)>;
3527 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3528              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3529 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3530              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3531
3532 // FIXME: We have to be careful when using the CMN instruction and comparison
3533 // with 0. One would expect these two pieces of code should give identical
3534 // results:
3535 //
3536 //   rsbs r1, r1, 0
3537 //   cmp  r0, r1
3538 //   mov  r0, #0
3539 //   it   ls
3540 //   mov  r0, #1
3541 //
3542 // and:
3543 //
3544 //   cmn  r0, r1
3545 //   mov  r0, #0
3546 //   it   ls
3547 //   mov  r0, #1
3548 //
3549 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3550 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3551 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3552 // value of r0 and the carry bit (because the "carry bit" parameter to
3553 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3554 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3555 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3556 // parameter to AddWithCarry is defined as 0).
3557 //
3558 // When x is 0 and unsigned:
3559 //
3560 //    x = 0
3561 //   ~x = 0xFFFF FFFF
3562 //   ~x + 1 = 0x1 0000 0000
3563 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3564 //
3565 // Therefore, we should disable CMN when comparing against zero, until we can
3566 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3567 // when it's a comparison which doesn't look at the 'carry' flag).
3568 //
3569 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3570 //
3571 // This is related to <rdar://problem/7569620>.
3572 //
3573 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3574 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3575
3576 // Note that TST/TEQ don't set all the same flags that CMP does!
3577 defm TST  : AI1_cmp_irs<0b1000, "tst",
3578                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3579                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3580 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3581                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3582                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3583
3584 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3585                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3586                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3587
3588 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3589 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3590
3591 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3592              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3593
3594 // Pseudo i64 compares for some floating point compares.
3595 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3596     Defs = [CPSR] in {
3597 def BCCi64 : PseudoInst<(outs),
3598     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3599      IIC_Br,
3600     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3601
3602 def BCCZi64 : PseudoInst<(outs),
3603      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3604     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3605 } // usesCustomInserter
3606
3607
3608 // Conditional moves
3609 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3610 // a two-value operand where a dag node expects two operands. :(
3611 let neverHasSideEffects = 1 in {
3612 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3613                            4, IIC_iCMOVr,
3614   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3615       RegConstraint<"$false = $Rd">;
3616 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3617                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3618                            4, IIC_iCMOVsr,
3619   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
3620                             imm:$cc, CCR:$ccr))*/]>,
3621       RegConstraint<"$false = $Rd">;
3622 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3623                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3624                            4, IIC_iCMOVsr,
3625   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
3626                             imm:$cc, CCR:$ccr))*/]>,
3627       RegConstraint<"$false = $Rd">;
3628
3629
3630 let isMoveImm = 1 in
3631 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3632                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3633                              4, IIC_iMOVi,
3634                              []>,
3635       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3636
3637 let isMoveImm = 1 in
3638 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3639                            (ins GPR:$false, so_imm:$imm, pred:$p),
3640                            4, IIC_iCMOVi,
3641    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3642       RegConstraint<"$false = $Rd">;
3643
3644 // Two instruction predicate mov immediate.
3645 let isMoveImm = 1 in
3646 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3647                                 (ins GPR:$false, i32imm:$src, pred:$p),
3648                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3649
3650 let isMoveImm = 1 in
3651 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3652                            (ins GPR:$false, so_imm:$imm, pred:$p),
3653                            4, IIC_iCMOVi,
3654  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3655                 RegConstraint<"$false = $Rd">;
3656 } // neverHasSideEffects
3657
3658 //===----------------------------------------------------------------------===//
3659 // Atomic operations intrinsics
3660 //
3661
3662 def MemBarrierOptOperand : AsmOperandClass {
3663   let Name = "MemBarrierOpt";
3664   let ParserMethod = "parseMemBarrierOptOperand";
3665 }
3666 def memb_opt : Operand<i32> {
3667   let PrintMethod = "printMemBOption";
3668   let ParserMatchClass = MemBarrierOptOperand;
3669 }
3670
3671 // memory barriers protect the atomic sequences
3672 let hasSideEffects = 1 in {
3673 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3674                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3675                 Requires<[IsARM, HasDB]> {
3676   bits<4> opt;
3677   let Inst{31-4} = 0xf57ff05;
3678   let Inst{3-0} = opt;
3679 }
3680 }
3681
3682 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3683                 "dsb", "\t$opt", []>,
3684                 Requires<[IsARM, HasDB]> {
3685   bits<4> opt;
3686   let Inst{31-4} = 0xf57ff04;
3687   let Inst{3-0} = opt;
3688 }
3689
3690 // ISB has only full system option
3691 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3692                 "isb", "\t$opt", []>,
3693                 Requires<[IsARM, HasDB]> {
3694   bits<4> opt;
3695   let Inst{31-4} = 0xf57ff06;
3696   let Inst{3-0} = opt;
3697 }
3698
3699 let usesCustomInserter = 1 in {
3700   let Uses = [CPSR] in {
3701     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3702       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3703       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3704     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3705       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3706       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3707     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3708       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3709       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3710     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3711       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3712       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3713     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3714       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3715       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3716     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3717       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3718       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3719     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3720       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3721       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3722     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3723       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3724       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3725     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3726       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3727       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3728     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3729       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3730       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3731     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3732       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3733       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3734     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3735       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3736       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3737     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3738       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3739       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3740     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3741       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3742       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3743     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3744       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3745       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3746     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3747       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3748       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3749     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3750       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3751       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3752     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3753       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3754       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3755     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3756       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3757       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3758     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3759       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3760       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3761     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3762       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3763       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3764     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3765       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3766       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3767     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3768       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3769       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3770     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3771       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3772       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3773     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3774       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3775       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3776     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3777       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3778       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3779     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3780       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3781       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3782     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3783       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3784       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3785     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3786       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3787       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3788     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3789       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3790       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3791
3792     def ATOMIC_SWAP_I8 : PseudoInst<
3793       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3794       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3795     def ATOMIC_SWAP_I16 : PseudoInst<
3796       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3797       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3798     def ATOMIC_SWAP_I32 : PseudoInst<
3799       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3800       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3801
3802     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3803       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3804       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3805     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3806       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3807       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3808     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3809       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3810       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3811 }
3812 }
3813
3814 let mayLoad = 1 in {
3815 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3816                      NoItinerary,
3817                     "ldrexb", "\t$Rt, $addr", []>;
3818 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3819                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
3820 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3821                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
3822 let hasExtraDefRegAllocReq = 1 in
3823 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
3824                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3825 }
3826
3827 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3828 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3829                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3830 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3831                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3832 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3833                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3834 }
3835
3836 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3837 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3838                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
3839                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3840
3841 // Clear-Exclusive is for disassembly only.
3842 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3843                 [/* For disassembly only; pattern left blank */]>,
3844             Requires<[IsARM, HasV7]>  {
3845   let Inst{31-0} = 0b11110101011111111111000000011111;
3846 }
3847
3848 // SWP/SWPB are deprecated in V6/V7.
3849 let mayLoad = 1, mayStore = 1 in {
3850 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
3851                 "swp", []>;
3852 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
3853                 "swpb", []>;
3854 }
3855
3856 //===----------------------------------------------------------------------===//
3857 // Coprocessor Instructions.
3858 //
3859
3860 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3861             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3862             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3863             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3864                           imm:$CRm, imm:$opc2)]> {
3865   bits<4> opc1;
3866   bits<4> CRn;
3867   bits<4> CRd;
3868   bits<4> cop;
3869   bits<3> opc2;
3870   bits<4> CRm;
3871
3872   let Inst{3-0}   = CRm;
3873   let Inst{4}     = 0;
3874   let Inst{7-5}   = opc2;
3875   let Inst{11-8}  = cop;
3876   let Inst{15-12} = CRd;
3877   let Inst{19-16} = CRn;
3878   let Inst{23-20} = opc1;
3879 }
3880
3881 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3882                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3883                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3884                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3885                               imm:$CRm, imm:$opc2)]> {
3886   let Inst{31-28} = 0b1111;
3887   bits<4> opc1;
3888   bits<4> CRn;
3889   bits<4> CRd;
3890   bits<4> cop;
3891   bits<3> opc2;
3892   bits<4> CRm;
3893
3894   let Inst{3-0}   = CRm;
3895   let Inst{4}     = 0;
3896   let Inst{7-5}   = opc2;
3897   let Inst{11-8}  = cop;
3898   let Inst{15-12} = CRd;
3899   let Inst{19-16} = CRn;
3900   let Inst{23-20} = opc1;
3901 }
3902
3903 class ACI<dag oops, dag iops, string opc, string asm,
3904           IndexMode im = IndexModeNone>
3905   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3906          opc, asm, "", []> {
3907   let Inst{27-25} = 0b110;
3908 }
3909
3910 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3911
3912   def _OFFSET : ACI<(outs),
3913       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3914       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3915     let Inst{31-28} = op31_28;
3916     let Inst{24} = 1; // P = 1
3917     let Inst{21} = 0; // W = 0
3918     let Inst{22} = 0; // D = 0
3919     let Inst{20} = load;
3920   }
3921
3922   def _PRE : ACI<(outs),
3923       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3924       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3925     let Inst{31-28} = op31_28;
3926     let Inst{24} = 1; // P = 1
3927     let Inst{21} = 1; // W = 1
3928     let Inst{22} = 0; // D = 0
3929     let Inst{20} = load;
3930   }
3931
3932   def _POST : ACI<(outs),
3933       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3934       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3935     let Inst{31-28} = op31_28;
3936     let Inst{24} = 0; // P = 0
3937     let Inst{21} = 1; // W = 1
3938     let Inst{22} = 0; // D = 0
3939     let Inst{20} = load;
3940   }
3941
3942   def _OPTION : ACI<(outs),
3943       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3944             ops),
3945       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3946     let Inst{31-28} = op31_28;
3947     let Inst{24} = 0; // P = 0
3948     let Inst{23} = 1; // U = 1
3949     let Inst{21} = 0; // W = 0
3950     let Inst{22} = 0; // D = 0
3951     let Inst{20} = load;
3952   }
3953
3954   def L_OFFSET : ACI<(outs),
3955       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3956       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3957     let Inst{31-28} = op31_28;
3958     let Inst{24} = 1; // P = 1
3959     let Inst{21} = 0; // W = 0
3960     let Inst{22} = 1; // D = 1
3961     let Inst{20} = load;
3962   }
3963
3964   def L_PRE : ACI<(outs),
3965       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3966       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3967       IndexModePre> {
3968     let Inst{31-28} = op31_28;
3969     let Inst{24} = 1; // P = 1
3970     let Inst{21} = 1; // W = 1
3971     let Inst{22} = 1; // D = 1
3972     let Inst{20} = load;
3973   }
3974
3975   def L_POST : ACI<(outs),
3976       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
3977             i32imm:$offset), ops),
3978       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr, $offset",
3979       IndexModePost> {
3980     let Inst{31-28} = op31_28;
3981     let Inst{24} = 0; // P = 0
3982     let Inst{21} = 1; // W = 1
3983     let Inst{22} = 1; // D = 1
3984     let Inst{20} = load;
3985   }
3986
3987   def L_OPTION : ACI<(outs),
3988       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3989             ops),
3990       !strconcat(!strconcat(opc, "l"), cond),
3991       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3992     let Inst{31-28} = op31_28;
3993     let Inst{24} = 0; // P = 0
3994     let Inst{23} = 1; // U = 1
3995     let Inst{21} = 0; // W = 0
3996     let Inst{22} = 1; // D = 1
3997     let Inst{20} = load;
3998   }
3999 }
4000
4001 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
4002 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
4003 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
4004 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
4005
4006 //===----------------------------------------------------------------------===//
4007 // Move between coprocessor and ARM core register -- for disassembly only
4008 //
4009
4010 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4011                 list<dag> pattern>
4012   : ABI<0b1110, oops, iops, NoItinerary, opc,
4013         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4014   let Inst{20} = direction;
4015   let Inst{4} = 1;
4016
4017   bits<4> Rt;
4018   bits<4> cop;
4019   bits<3> opc1;
4020   bits<3> opc2;
4021   bits<4> CRm;
4022   bits<4> CRn;
4023
4024   let Inst{15-12} = Rt;
4025   let Inst{11-8}  = cop;
4026   let Inst{23-21} = opc1;
4027   let Inst{7-5}   = opc2;
4028   let Inst{3-0}   = CRm;
4029   let Inst{19-16} = CRn;
4030 }
4031
4032 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4033                     (outs),
4034                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4035                          c_imm:$CRm, imm0_7:$opc2),
4036                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4037                                   imm:$CRm, imm:$opc2)]>;
4038 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4039                     (outs GPR:$Rt),
4040                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4041                          imm0_7:$opc2), []>;
4042
4043 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4044              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4045
4046 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4047                  list<dag> pattern>
4048   : ABXI<0b1110, oops, iops, NoItinerary,
4049          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4050   let Inst{31-28} = 0b1111;
4051   let Inst{20} = direction;
4052   let Inst{4} = 1;
4053
4054   bits<4> Rt;
4055   bits<4> cop;
4056   bits<3> opc1;
4057   bits<3> opc2;
4058   bits<4> CRm;
4059   bits<4> CRn;
4060
4061   let Inst{15-12} = Rt;
4062   let Inst{11-8}  = cop;
4063   let Inst{23-21} = opc1;
4064   let Inst{7-5}   = opc2;
4065   let Inst{3-0}   = CRm;
4066   let Inst{19-16} = CRn;
4067 }
4068
4069 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4070                       (outs),
4071                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4072                            c_imm:$CRm, imm0_7:$opc2),
4073                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4074                                      imm:$CRm, imm:$opc2)]>;
4075 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4076                       (outs GPR:$Rt),
4077                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4078                            imm0_7:$opc2), []>;
4079
4080 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4081                               imm:$CRm, imm:$opc2),
4082                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4083
4084 class MovRRCopro<string opc, bit direction,
4085                  list<dag> pattern = [/* For disassembly only */]>
4086   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4087         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4088         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4089   let Inst{23-21} = 0b010;
4090   let Inst{20} = direction;
4091
4092   bits<4> Rt;
4093   bits<4> Rt2;
4094   bits<4> cop;
4095   bits<4> opc1;
4096   bits<4> CRm;
4097
4098   let Inst{15-12} = Rt;
4099   let Inst{19-16} = Rt2;
4100   let Inst{11-8}  = cop;
4101   let Inst{7-4}   = opc1;
4102   let Inst{3-0}   = CRm;
4103 }
4104
4105 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4106                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4107                                      imm:$CRm)]>;
4108 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4109
4110 class MovRRCopro2<string opc, bit direction,
4111                   list<dag> pattern = [/* For disassembly only */]>
4112   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4113          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4114          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4115   let Inst{31-28} = 0b1111;
4116   let Inst{23-21} = 0b010;
4117   let Inst{20} = direction;
4118
4119   bits<4> Rt;
4120   bits<4> Rt2;
4121   bits<4> cop;
4122   bits<4> opc1;
4123   bits<4> CRm;
4124
4125   let Inst{15-12} = Rt;
4126   let Inst{19-16} = Rt2;
4127   let Inst{11-8}  = cop;
4128   let Inst{7-4}   = opc1;
4129   let Inst{3-0}   = CRm;
4130 }
4131
4132 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4133                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4134                                         imm:$CRm)]>;
4135 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4136
4137 //===----------------------------------------------------------------------===//
4138 // Move between special register and ARM core register
4139 //
4140
4141 // Move to ARM core register from Special Register
4142 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4143               "mrs", "\t$Rd, apsr", []> {
4144   bits<4> Rd;
4145   let Inst{23-16} = 0b00001111;
4146   let Inst{15-12} = Rd;
4147   let Inst{7-4} = 0b0000;
4148 }
4149
4150 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4151
4152 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4153                  "mrs", "\t$Rd, spsr", []> {
4154   bits<4> Rd;
4155   let Inst{23-16} = 0b01001111;
4156   let Inst{15-12} = Rd;
4157   let Inst{7-4} = 0b0000;
4158 }
4159
4160 // Move from ARM core register to Special Register
4161 //
4162 // No need to have both system and application versions, the encodings are the
4163 // same and the assembly parser has no way to distinguish between them. The mask
4164 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4165 // the mask with the fields to be accessed in the special register.
4166 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4167               "msr", "\t$mask, $Rn", []> {
4168   bits<5> mask;
4169   bits<4> Rn;
4170
4171   let Inst{23} = 0;
4172   let Inst{22} = mask{4}; // R bit
4173   let Inst{21-20} = 0b10;
4174   let Inst{19-16} = mask{3-0};
4175   let Inst{15-12} = 0b1111;
4176   let Inst{11-4} = 0b00000000;
4177   let Inst{3-0} = Rn;
4178 }
4179
4180 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4181                "msr", "\t$mask, $a", []> {
4182   bits<5> mask;
4183   bits<12> a;
4184
4185   let Inst{23} = 0;
4186   let Inst{22} = mask{4}; // R bit
4187   let Inst{21-20} = 0b10;
4188   let Inst{19-16} = mask{3-0};
4189   let Inst{15-12} = 0b1111;
4190   let Inst{11-0} = a;
4191 }
4192
4193 //===----------------------------------------------------------------------===//
4194 // TLS Instructions
4195 //
4196
4197 // __aeabi_read_tp preserves the registers r1-r3.
4198 // This is a pseudo inst so that we can get the encoding right,
4199 // complete with fixup for the aeabi_read_tp function.
4200 let isCall = 1,
4201   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4202   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4203                [(set R0, ARMthread_pointer)]>;
4204 }
4205
4206 //===----------------------------------------------------------------------===//
4207 // SJLJ Exception handling intrinsics
4208 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4209 //   address and save #0 in R0 for the non-longjmp case.
4210 //   Since by its nature we may be coming from some other function to get
4211 //   here, and we're using the stack frame for the containing function to
4212 //   save/restore registers, we can't keep anything live in regs across
4213 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4214 //   when we get here from a longjmp(). We force everything out of registers
4215 //   except for our own input by listing the relevant registers in Defs. By
4216 //   doing so, we also cause the prologue/epilogue code to actively preserve
4217 //   all of the callee-saved resgisters, which is exactly what we want.
4218 //   A constant value is passed in $val, and we use the location as a scratch.
4219 //
4220 // These are pseudo-instructions and are lowered to individual MC-insts, so
4221 // no encoding information is necessary.
4222 let Defs =
4223   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4224     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4225   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4226                                NoItinerary,
4227                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4228                            Requires<[IsARM, HasVFP2]>;
4229 }
4230
4231 let Defs =
4232   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4233   hasSideEffects = 1, isBarrier = 1 in {
4234   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4235                                    NoItinerary,
4236                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4237                                 Requires<[IsARM, NoVFP]>;
4238 }
4239
4240 // FIXME: Non-Darwin version(s)
4241 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4242     Defs = [ R7, LR, SP ] in {
4243 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4244                              NoItinerary,
4245                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4246                                 Requires<[IsARM, IsDarwin]>;
4247 }
4248
4249 // eh.sjlj.dispatchsetup pseudo-instruction.
4250 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4251 // handled when the pseudo is expanded (which happens before any passes
4252 // that need the instruction size).
4253 let isBarrier = 1, hasSideEffects = 1 in
4254 def Int_eh_sjlj_dispatchsetup :
4255  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4256             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4257               Requires<[IsDarwin]>;
4258
4259 //===----------------------------------------------------------------------===//
4260 // Non-Instruction Patterns
4261 //
4262
4263 // ARMv4 indirect branch using (MOVr PC, dst)
4264 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4265   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4266                     4, IIC_Br, [(brind GPR:$dst)],
4267                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4268                   Requires<[IsARM, NoV4T]>;
4269
4270 // Large immediate handling.
4271
4272 // 32-bit immediate using two piece so_imms or movw + movt.
4273 // This is a single pseudo instruction, the benefit is that it can be remat'd
4274 // as a single unit instead of having to handle reg inputs.
4275 // FIXME: Remove this when we can do generalized remat.
4276 let isReMaterializable = 1, isMoveImm = 1 in
4277 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4278                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4279                            Requires<[IsARM]>;
4280
4281 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4282 // It also makes it possible to rematerialize the instructions.
4283 // FIXME: Remove this when we can do generalized remat and when machine licm
4284 // can properly the instructions.
4285 let isReMaterializable = 1 in {
4286 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4287                               IIC_iMOVix2addpc,
4288                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4289                         Requires<[IsARM, UseMovt]>;
4290
4291 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4292                              IIC_iMOVix2,
4293                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4294                         Requires<[IsARM, UseMovt]>;
4295
4296 let AddedComplexity = 10 in
4297 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4298                                 IIC_iMOVix2ld,
4299                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4300                     Requires<[IsARM, UseMovt]>;
4301 } // isReMaterializable
4302
4303 // ConstantPool, GlobalAddress, and JumpTable
4304 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4305             Requires<[IsARM, DontUseMovt]>;
4306 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4307 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4308             Requires<[IsARM, UseMovt]>;
4309 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4310              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4311
4312 // TODO: add,sub,and, 3-instr forms?
4313
4314 // Tail calls
4315 def : ARMPat<(ARMtcret tcGPR:$dst),
4316           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4317
4318 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4319           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4320
4321 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4322           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4323
4324 def : ARMPat<(ARMtcret tcGPR:$dst),
4325           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4326
4327 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4328           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4329
4330 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4331           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4332
4333 // Direct calls
4334 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4335       Requires<[IsARM, IsNotDarwin]>;
4336 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4337       Requires<[IsARM, IsDarwin]>;
4338
4339 // zextload i1 -> zextload i8
4340 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4341 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4342
4343 // extload -> zextload
4344 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4345 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4346 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4347 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4348
4349 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4350
4351 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4352 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4353
4354 // smul* and smla*
4355 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4356                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4357                  (SMULBB GPR:$a, GPR:$b)>;
4358 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4359                  (SMULBB GPR:$a, GPR:$b)>;
4360 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4361                       (sra GPR:$b, (i32 16))),
4362                  (SMULBT GPR:$a, GPR:$b)>;
4363 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4364                  (SMULBT GPR:$a, GPR:$b)>;
4365 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4366                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4367                  (SMULTB GPR:$a, GPR:$b)>;
4368 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4369                 (SMULTB GPR:$a, GPR:$b)>;
4370 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4371                       (i32 16)),
4372                  (SMULWB GPR:$a, GPR:$b)>;
4373 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4374                  (SMULWB GPR:$a, GPR:$b)>;
4375
4376 def : ARMV5TEPat<(add GPR:$acc,
4377                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4378                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4379                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4380 def : ARMV5TEPat<(add GPR:$acc,
4381                       (mul sext_16_node:$a, sext_16_node:$b)),
4382                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4383 def : ARMV5TEPat<(add GPR:$acc,
4384                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4385                            (sra GPR:$b, (i32 16)))),
4386                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4387 def : ARMV5TEPat<(add GPR:$acc,
4388                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4389                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4390 def : ARMV5TEPat<(add GPR:$acc,
4391                       (mul (sra GPR:$a, (i32 16)),
4392                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4393                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4394 def : ARMV5TEPat<(add GPR:$acc,
4395                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4396                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4397 def : ARMV5TEPat<(add GPR:$acc,
4398                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4399                            (i32 16))),
4400                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4401 def : ARMV5TEPat<(add GPR:$acc,
4402                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4403                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4404
4405
4406 // Pre-v7 uses MCR for synchronization barriers.
4407 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4408          Requires<[IsARM, HasV6]>;
4409
4410 // SXT/UXT with no rotate
4411 let AddedComplexity = 16 in {
4412 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4413 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4414 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4415 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4416                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4417 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4418                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4419 }
4420
4421 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4422 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4423
4424 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4425                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4426 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4427                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4428
4429 //===----------------------------------------------------------------------===//
4430 // Thumb Support
4431 //
4432
4433 include "ARMInstrThumb.td"
4434
4435 //===----------------------------------------------------------------------===//
4436 // Thumb2 Support
4437 //
4438
4439 include "ARMInstrThumb2.td"
4440
4441 //===----------------------------------------------------------------------===//
4442 // Floating Point Support
4443 //
4444
4445 include "ARMInstrVFP.td"
4446
4447 //===----------------------------------------------------------------------===//
4448 // Advanced SIMD (NEON) Support
4449 //
4450
4451 include "ARMInstrNEON.td"
4452
4453 //===----------------------------------------------------------------------===//
4454 // Assembler aliases
4455 //
4456
4457 // Memory barriers
4458 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4459 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4460 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4461
4462 // System instructions
4463 def : MnemonicAlias<"swi", "svc">;
4464
4465 // Load / Store Multiple
4466 def : MnemonicAlias<"ldmfd", "ldm">;
4467 def : MnemonicAlias<"ldmia", "ldm">;
4468 def : MnemonicAlias<"stmfd", "stmdb">;
4469 def : MnemonicAlias<"stmia", "stm">;
4470 def : MnemonicAlias<"stmea", "stm">;
4471
4472 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4473 // shift amount is zero (i.e., unspecified).
4474 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4475                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4476 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4477                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4478
4479 // PUSH/POP aliases for STM/LDM
4480 def : InstAlias<"push${p} $regs",
4481                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4482 def : InstAlias<"pop${p} $regs",
4483                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4484
4485 // RSB two-operand forms (optional explicit destination operand)
4486 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4487                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4488          Requires<[IsARM]>;
4489 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4490                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4491          Requires<[IsARM]>;
4492 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4493                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4494                         cc_out:$s)>, Requires<[IsARM]>;
4495 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4496                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4497                         cc_out:$s)>, Requires<[IsARM]>;
4498 // RSC two-operand forms (optional explicit destination operand)
4499 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4500                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4501          Requires<[IsARM]>;
4502 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4503                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4504          Requires<[IsARM]>;
4505 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4506                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4507                         cc_out:$s)>, Requires<[IsARM]>;
4508 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4509                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4510                         cc_out:$s)>, Requires<[IsARM]>;
4511
4512 // SSAT/USAT optional shift operand.
4513 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4514                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4515 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4516                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4517
4518
4519 // Extend instruction optional rotate operand.
4520 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4521                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4522 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4523                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4524 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4525                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4526 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4527 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4528 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4529
4530 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4531                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4532 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4533                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4534 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4535                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4536 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4537 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4538 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4539
4540
4541 // RFE aliases
4542 def : MnemonicAlias<"rfefa", "rfeda">;
4543 def : MnemonicAlias<"rfeea", "rfedb">;
4544 def : MnemonicAlias<"rfefd", "rfeia">;
4545 def : MnemonicAlias<"rfeed", "rfeib">;
4546 def : MnemonicAlias<"rfe", "rfeia">;
4547
4548 // SRS aliases
4549 def : MnemonicAlias<"srsfa", "srsda">;
4550 def : MnemonicAlias<"srsea", "srsdb">;
4551 def : MnemonicAlias<"srsfd", "srsia">;
4552 def : MnemonicAlias<"srsed", "srsib">;
4553 def : MnemonicAlias<"srs", "srsia">;
4554
4555 // LDRSBT/LDRHT/LDRSHT post-index offset if optional.
4556 // Note that the write-back output register is a dummy operand for MC (it's
4557 // only meaningful for codegen), so we just pass zero here.
4558 // FIXME: tblgen not cooperating with argument conversions.
4559 //def : InstAlias<"ldrsbt${p} $Rt, $addr",
4560 //                (LDRSBTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0,pred:$p)>;
4561 //def : InstAlias<"ldrht${p} $Rt, $addr",
4562 //                (LDRHTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0, pred:$p)>;
4563 //def : InstAlias<"ldrsht${p} $Rt, $addr",
4564 //                (LDRSHTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0, pred:$p)>;