lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317 }
 318
 319 // FIXME: get rid of this one?
 320 def uncondbrtarget : Operand<OtherVT> {
 321   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 322 }
 323
 324 // Branch target for ARM. Handles conditional/unconditional
 325 def br_target : Operand<OtherVT> {
 326   let EncoderMethod = "getARMBranchTargetOpValue";
 327 }
 328
 329 // Call target.
 330 // FIXME: rename bltarget to t2_bl_target?
 331 def bltarget : Operand<i32> {
 332   // Encoded the same as branch targets.
 333   let EncoderMethod = "getBranchTargetOpValue";
 334 }
 335
 336 // Call target for ARM. Handles conditional/unconditional
 337 // FIXME: rename bl_target to t2_bltarget?
 338 def bl_target : Operand<i32> {
 339   // Encoded the same as branch targets.
 340   let EncoderMethod = "getARMBranchTargetOpValue";
 341 }
 342
 343
 344 // A list of registers separated by comma. Used by load/store multiple.
 345 def RegListAsmOperand : AsmOperandClass {
 346   let Name = "RegList";
 347   let SuperClasses = [];
 348 }
 349
 350 def DPRRegListAsmOperand : AsmOperandClass {
 351   let Name = "DPRRegList";
 352   let SuperClasses = [];
 353 }
 354
 355 def SPRRegListAsmOperand : AsmOperandClass {
 356   let Name = "SPRRegList";
 357   let SuperClasses = [];
 358 }
 359
 360 def reglist : Operand<i32> {
 361   let EncoderMethod = "getRegisterListOpValue";
 362   let ParserMatchClass = RegListAsmOperand;
 363   let PrintMethod = "printRegisterList";
 364 }
 365
 366 def dpr_reglist : Operand<i32> {
 367   let EncoderMethod = "getRegisterListOpValue";
 368   let ParserMatchClass = DPRRegListAsmOperand;
 369   let PrintMethod = "printRegisterList";
 370 }
 371
 372 def spr_reglist : Operand<i32> {
 373   let EncoderMethod = "getRegisterListOpValue";
 374   let ParserMatchClass = SPRRegListAsmOperand;
 375   let PrintMethod = "printRegisterList";
 376 }
 377
 378 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 379 def cpinst_operand : Operand<i32> {
 380   let PrintMethod = "printCPInstOperand";
 381 }
 382
 383 // Local PC labels.
 384 def pclabel : Operand<i32> {
 385   let PrintMethod = "printPCLabel";
 386 }
 387
 388 // ADR instruction labels.
 389 def adrlabel : Operand<i32> {
 390   let EncoderMethod = "getAdrLabelOpValue";
 391 }
 392
 393 def neon_vcvt_imm32 : Operand<i32> {
 394   let EncoderMethod = "getNEONVcvtImm32OpValue";
 395 }
 396
 397 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 398 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 399     int32_t v = (int32_t)Imm;
 400     return v == 8 || v == 16 || v == 24; }]> {
 401   let EncoderMethod = "getRotImmOpValue";
 402 }
 403
 404 def ShifterAsmOperand : AsmOperandClass {
 405   let Name = "Shifter";
 406   let SuperClasses = [];
 407 }
 408
 409 // shift_imm: An integer that encodes a shift amount and the type of shift
 410 // (currently either asr or lsl) using the same encoding used for the
 411 // immediates in so_reg operands.
 412 def shift_imm : Operand<i32> {
 413   let PrintMethod = "printShiftImmOperand";
 414   let ParserMatchClass = ShifterAsmOperand;
 415 }
 416
 417 def ShiftedRegAsmOperand : AsmOperandClass {
 418   let Name = "ShiftedReg";
 419 }
 420
 421 // shifter_operand operands: so_reg and so_imm.
 422 def so_reg : Operand<i32>,    // reg reg imm
 423              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 424                             [shl,srl,sra,rotr]> {
 425   let EncoderMethod = "getSORegOpValue";
 426   let PrintMethod = "printSORegOperand";
 427   let ParserMatchClass = ShiftedRegAsmOperand;
 428   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 429 }
 430 // FIXME: Does this need to be distinct from so_reg?
 431 def shift_so_reg : Operand<i32>,    // reg reg imm
 432                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 433                                   [shl,srl,sra,rotr]> {
 434   let EncoderMethod = "getSORegOpValue";
 435   let PrintMethod = "printSORegOperand";
 436   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 437 }
 438
 439 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 440 // 8-bit immediate rotated by an arbitrary number of bits.
 441 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 442     return ARM_AM::getSOImmVal(Imm) != -1;
 443   }]> {
 444   let EncoderMethod = "getSOImmOpValue";
 445 }
 446
 447 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 448 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 449 // get the first/second pieces.
 450 def so_imm2part : PatLeaf<(imm), [{
 451       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 452 }]>;
 453
 454 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 455 ///
 456 def arm_i32imm : PatLeaf<(imm), [{
 457   if (Subtarget->hasV6T2Ops())
 458     return true;
 459   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 460 }]>;
 461
 462 /// imm0_7 predicate - Immediate in the range [0,31].
 463 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 464 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 465   return Imm >= 0 && Imm < 8;
 466 }]> {
 467   let ParserMatchClass = Imm0_7AsmOperand;
 468 }
 469
 470 /// imm0_15 predicate - Immediate in the range [0,31].
 471 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 472 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 473   return Imm >= 0 && Imm < 16;
 474 }]> {
 475   let ParserMatchClass = Imm0_15AsmOperand;
 476 }
 477
 478 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 479 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 480   return Imm >= 0 && Imm < 32;
 481 }]>;
 482
 483 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 484 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 485   return Imm >= 0 && Imm < 32;
 486 }]> {
 487   let EncoderMethod = "getImmMinusOneOpValue";
 488 }
 489
 490 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 491 // The imm is split into imm{15-12}, imm{11-0}
 492 //
 493 def i32imm_hilo16 : Operand<i32> {
 494   let EncoderMethod = "getHiLo16ImmOpValue";
 495 }
 496
 497 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 498 /// e.g., 0xf000ffff
 499 def bf_inv_mask_imm : Operand<i32>,
 500                       PatLeaf<(imm), [{
 501   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 502 }] > {
 503   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 504   let PrintMethod = "printBitfieldInvMaskImmOperand";
 505 }
 506
 507 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 508 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 509   return isInt<5>(Imm);
 510 }]>;
 511
 512 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 513 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 514   return Imm > 0 &&  Imm <= 32;
 515 }] > {
 516   let EncoderMethod = "getMsbOpValue";
 517 }
 518
 519 def ssat_imm : Operand<i32>, ImmLeaf<i32, [{
 520   return Imm > 0 && Imm <= 32;
 521 }]> {
 522   let EncoderMethod = "getSsatBitPosValue";
 523 }
 524
 525 // Define ARM specific addressing modes.
 526
 527 def MemMode2AsmOperand : AsmOperandClass {
 528   let Name = "MemMode2";
 529   let SuperClasses = [];
 530   let ParserMethod = "tryParseMemMode2Operand";
 531 }
 532
 533 def MemMode3AsmOperand : AsmOperandClass {
 534   let Name = "MemMode3";
 535   let SuperClasses = [];
 536   let ParserMethod = "tryParseMemMode3Operand";
 537 }
 538
 539 // addrmode_imm12 := reg +/- imm12
 540 //
 541 def addrmode_imm12 : Operand<i32>,
 542                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 543   // 12-bit immediate operand. Note that instructions using this encode
 544   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 545   // immediate values are as normal.
 546
 547   let EncoderMethod = "getAddrModeImm12OpValue";
 548   let PrintMethod = "printAddrModeImm12Operand";
 549   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 550 }
 551 // ldst_so_reg := reg +/- reg shop imm
 552 //
 553 def ldst_so_reg : Operand<i32>,
 554                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 555   let EncoderMethod = "getLdStSORegOpValue";
 556   // FIXME: Simplify the printer
 557   let PrintMethod = "printAddrMode2Operand";
 558   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 559 }
 560
 561 // addrmode2 := reg +/- imm12
 562 //           := reg +/- reg shop imm
 563 //
 564 def addrmode2 : Operand<i32>,
 565                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 566   let EncoderMethod = "getAddrMode2OpValue";
 567   let PrintMethod = "printAddrMode2Operand";
 568   let ParserMatchClass = MemMode2AsmOperand;
 569   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 570 }
 571
 572 def am2offset : Operand<i32>,
 573                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 574                 [], [SDNPWantRoot]> {
 575   let EncoderMethod = "getAddrMode2OffsetOpValue";
 576   let PrintMethod = "printAddrMode2OffsetOperand";
 577   let MIOperandInfo = (ops GPR, i32imm);
 578 }
 579
 580 // addrmode3 := reg +/- reg
 581 // addrmode3 := reg +/- imm8
 582 //
 583 def addrmode3 : Operand<i32>,
 584                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 585   let EncoderMethod = "getAddrMode3OpValue";
 586   let PrintMethod = "printAddrMode3Operand";
 587   let ParserMatchClass = MemMode3AsmOperand;
 588   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 589 }
 590
 591 def am3offset : Operand<i32>,
 592                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 593                                [], [SDNPWantRoot]> {
 594   let EncoderMethod = "getAddrMode3OffsetOpValue";
 595   let PrintMethod = "printAddrMode3OffsetOperand";
 596   let MIOperandInfo = (ops GPR, i32imm);
 597 }
 598
 599 // ldstm_mode := {ia, ib, da, db}
 600 //
 601 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 602   let EncoderMethod = "getLdStmModeOpValue";
 603   let PrintMethod = "printLdStmModeOperand";
 604 }
 605
 606 def MemMode5AsmOperand : AsmOperandClass {
 607   let Name = "MemMode5";
 608   let SuperClasses = [];
 609 }
 610
 611 // addrmode5 := reg +/- imm8*4
 612 //
 613 def addrmode5 : Operand<i32>,
 614                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 615   let PrintMethod = "printAddrMode5Operand";
 616   let MIOperandInfo = (ops GPR:$base, i32imm);
 617   let ParserMatchClass = MemMode5AsmOperand;
 618   let EncoderMethod = "getAddrMode5OpValue";
 619 }
 620
 621 // addrmode6 := reg with optional alignment
 622 //
 623 def addrmode6 : Operand<i32>,
 624                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 625   let PrintMethod = "printAddrMode6Operand";
 626   let MIOperandInfo = (ops GPR:$addr, i32imm);
 627   let EncoderMethod = "getAddrMode6AddressOpValue";
 628 }
 629
 630 def am6offset : Operand<i32>,
 631                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 632                                [], [SDNPWantRoot]> {
 633   let PrintMethod = "printAddrMode6OffsetOperand";
 634   let MIOperandInfo = (ops GPR);
 635   let EncoderMethod = "getAddrMode6OffsetOpValue";
 636 }
 637
 638 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 639 // (single element from one lane) for size 32.
 640 def addrmode6oneL32 : Operand<i32>,
 641                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 642   let PrintMethod = "printAddrMode6Operand";
 643   let MIOperandInfo = (ops GPR:$addr, i32imm);
 644   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 645 }
 646
 647 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 648 // instructions, specifically VLD4-dup.
 649 def addrmode6dup : Operand<i32>,
 650                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 651   let PrintMethod = "printAddrMode6Operand";
 652   let MIOperandInfo = (ops GPR:$addr, i32imm);
 653   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 654 }
 655
 656 // addrmodepc := pc + reg
 657 //
 658 def addrmodepc : Operand<i32>,
 659                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 660   let PrintMethod = "printAddrModePCOperand";
 661   let MIOperandInfo = (ops GPR, i32imm);
 662 }
 663
 664 def MemMode7AsmOperand : AsmOperandClass {
 665   let Name = "MemMode7";
 666   let SuperClasses = [];
 667 }
 668
 669 // addrmode7 := reg
 670 // Used by load/store exclusive instructions. Useful to enable right assembly
 671 // parsing and printing. Not used for any codegen matching.
 672 //
 673 def addrmode7 : Operand<i32> {
 674   let PrintMethod = "printAddrMode7Operand";
 675   let MIOperandInfo = (ops GPR);
 676   let ParserMatchClass = MemMode7AsmOperand;
 677 }
 678
 679 def nohash_imm : Operand<i32> {
 680   let PrintMethod = "printNoHashImmediate";
 681 }
 682
 683 def CoprocNumAsmOperand : AsmOperandClass {
 684   let Name = "CoprocNum";
 685   let SuperClasses = [];
 686   let ParserMethod = "tryParseCoprocNumOperand";
 687 }
 688
 689 def CoprocRegAsmOperand : AsmOperandClass {
 690   let Name = "CoprocReg";
 691   let SuperClasses = [];
 692   let ParserMethod = "tryParseCoprocRegOperand";
 693 }
 694
 695 def p_imm : Operand<i32> {
 696   let PrintMethod = "printPImmediate";
 697   let ParserMatchClass = CoprocNumAsmOperand;
 698 }
 699
 700 def c_imm : Operand<i32> {
 701   let PrintMethod = "printCImmediate";
 702   let ParserMatchClass = CoprocRegAsmOperand;
 703 }
 704
 705 //===----------------------------------------------------------------------===//
 706
 707 include "ARMInstrFormats.td"
 708
 709 //===----------------------------------------------------------------------===//
 710 // Multiclass helpers...
 711 //
 712
 713 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 714 /// binop that produces a value.
 715 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 716                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 717                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 718   // The register-immediate version is re-materializable. This is useful
 719   // in particular for taking the address of a local.
 720   let isReMaterializable = 1 in {
 721   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 722                iii, opc, "\t$Rd, $Rn, $imm",
 723                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 724     bits<4> Rd;
 725     bits<4> Rn;
 726     bits<12> imm;
 727     let Inst{25} = 1;
 728     let Inst{19-16} = Rn;
 729     let Inst{15-12} = Rd;
 730     let Inst{11-0} = imm;
 731   }
 732   }
 733   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 734                iir, opc, "\t$Rd, $Rn, $Rm",
 735                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 736     bits<4> Rd;
 737     bits<4> Rn;
 738     bits<4> Rm;
 739     let Inst{25} = 0;
 740     let isCommutable = Commutable;
 741     let Inst{19-16} = Rn;
 742     let Inst{15-12} = Rd;
 743     let Inst{11-4} = 0b00000000;
 744     let Inst{3-0} = Rm;
 745   }
 746   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 747                iis, opc, "\t$Rd, $Rn, $shift",
 748                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 749     bits<4> Rd;
 750     bits<4> Rn;
 751     bits<12> shift;
 752     let Inst{25} = 0;
 753     let Inst{19-16} = Rn;
 754     let Inst{15-12} = Rd;
 755     let Inst{11-0} = shift;
 756   }
 757
 758   // Assembly aliases for optional destination operand when it's the same
 759   // as the source operand.
 760   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 761      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 762                                                     so_imm:$imm, pred:$p,
 763                                                     cc_out:$s)>,
 764      Requires<[IsARM]>;
 765   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 766      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 767                                                     GPR:$Rm, pred:$p,
 768                                                     cc_out:$s)>,
 769      Requires<[IsARM]>;
 770   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 771      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
 772                                                     so_reg:$shift, pred:$p,
 773                                                     cc_out:$s)>,
 774      Requires<[IsARM]>;
 775 }
 776
 777 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 778 /// instruction modifies the CPSR register.
 779 let isCodeGenOnly = 1, Defs = [CPSR] in {
 780 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 781                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 782                          PatFrag opnode, bit Commutable = 0> {
 783   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 784                iii, opc, "\t$Rd, $Rn, $imm",
 785                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 786     bits<4> Rd;
 787     bits<4> Rn;
 788     bits<12> imm;
 789     let Inst{25} = 1;
 790     let Inst{20} = 1;
 791     let Inst{19-16} = Rn;
 792     let Inst{15-12} = Rd;
 793     let Inst{11-0} = imm;
 794   }
 795   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 796                iir, opc, "\t$Rd, $Rn, $Rm",
 797                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 798     bits<4> Rd;
 799     bits<4> Rn;
 800     bits<4> Rm;
 801     let isCommutable = Commutable;
 802     let Inst{25} = 0;
 803     let Inst{20} = 1;
 804     let Inst{19-16} = Rn;
 805     let Inst{15-12} = Rd;
 806     let Inst{11-4} = 0b00000000;
 807     let Inst{3-0} = Rm;
 808   }
 809   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 810                iis, opc, "\t$Rd, $Rn, $shift",
 811                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 812     bits<4> Rd;
 813     bits<4> Rn;
 814     bits<12> shift;
 815     let Inst{25} = 0;
 816     let Inst{20} = 1;
 817     let Inst{19-16} = Rn;
 818     let Inst{15-12} = Rd;
 819     let Inst{11-0} = shift;
 820   }
 821 }
 822 }
 823
 824 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 825 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 826 /// a explicit result, only implicitly set CPSR.
 827 let isCompare = 1, Defs = [CPSR] in {
 828 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 829                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 830                        PatFrag opnode, bit Commutable = 0> {
 831   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 832                opc, "\t$Rn, $imm",
 833                [(opnode GPR:$Rn, so_imm:$imm)]> {
 834     bits<4> Rn;
 835     bits<12> imm;
 836     let Inst{25} = 1;
 837     let Inst{20} = 1;
 838     let Inst{19-16} = Rn;
 839     let Inst{15-12} = 0b0000;
 840     let Inst{11-0} = imm;
 841   }
 842   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 843                opc, "\t$Rn, $Rm",
 844                [(opnode GPR:$Rn, GPR:$Rm)]> {
 845     bits<4> Rn;
 846     bits<4> Rm;
 847     let isCommutable = Commutable;
 848     let Inst{25} = 0;
 849     let Inst{20} = 1;
 850     let Inst{19-16} = Rn;
 851     let Inst{15-12} = 0b0000;
 852     let Inst{11-4} = 0b00000000;
 853     let Inst{3-0} = Rm;
 854   }
 855   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 856                opc, "\t$Rn, $shift",
 857                [(opnode GPR:$Rn, so_reg:$shift)]> {
 858     bits<4> Rn;
 859     bits<12> shift;
 860     let Inst{25} = 0;
 861     let Inst{20} = 1;
 862     let Inst{19-16} = Rn;
 863     let Inst{15-12} = 0b0000;
 864     let Inst{11-0} = shift;
 865   }
 866 }
 867 }
 868
 869 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 870 /// register and one whose operand is a register rotated by 8/16/24.
 871 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 872 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 873   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 874                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 875                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 876               Requires<[IsARM, HasV6]> {
 877     bits<4> Rd;
 878     bits<4> Rm;
 879     let Inst{19-16} = 0b1111;
 880     let Inst{15-12} = Rd;
 881     let Inst{11-10} = 0b00;
 882     let Inst{3-0}   = Rm;
 883   }
 884   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 885                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 886                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 887               Requires<[IsARM, HasV6]> {
 888     bits<4> Rd;
 889     bits<4> Rm;
 890     bits<2> rot;
 891     let Inst{19-16} = 0b1111;
 892     let Inst{15-12} = Rd;
 893     let Inst{11-10} = rot;
 894     let Inst{3-0}   = Rm;
 895   }
 896 }
 897
 898 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 899   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 900                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 901                  [/* For disassembly only; pattern left blank */]>,
 902               Requires<[IsARM, HasV6]> {
 903     let Inst{19-16} = 0b1111;
 904     let Inst{11-10} = 0b00;
 905   }
 906   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 907                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 908                  [/* For disassembly only; pattern left blank */]>,
 909               Requires<[IsARM, HasV6]> {
 910     bits<2> rot;
 911     let Inst{19-16} = 0b1111;
 912     let Inst{11-10} = rot;
 913   }
 914 }
 915
 916 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 917 /// register and one whose operand is a register rotated by 8/16/24.
 918 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 919   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 920                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 921                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 922                Requires<[IsARM, HasV6]> {
 923     bits<4> Rd;
 924     bits<4> Rm;
 925     bits<4> Rn;
 926     let Inst{19-16} = Rn;
 927     let Inst{15-12} = Rd;
 928     let Inst{11-10} = 0b00;
 929     let Inst{9-4}   = 0b000111;
 930     let Inst{3-0}   = Rm;
 931   }
 932   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 933                                              rot_imm:$rot),
 934                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 935                   [(set GPR:$Rd, (opnode GPR:$Rn,
 936                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 937                   Requires<[IsARM, HasV6]> {
 938     bits<4> Rd;
 939     bits<4> Rm;
 940     bits<4> Rn;
 941     bits<2> rot;
 942     let Inst{19-16} = Rn;
 943     let Inst{15-12} = Rd;
 944     let Inst{11-10} = rot;
 945     let Inst{9-4}   = 0b000111;
 946     let Inst{3-0}   = Rm;
 947   }
 948 }
 949
 950 // For disassembly only.
 951 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 952   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 953                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 954                   [/* For disassembly only; pattern left blank */]>,
 955                Requires<[IsARM, HasV6]> {
 956     let Inst{11-10} = 0b00;
 957   }
 958   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 959                                              rot_imm:$rot),
 960                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 961                   [/* For disassembly only; pattern left blank */]>,
 962                   Requires<[IsARM, HasV6]> {
 963     bits<4> Rn;
 964     bits<2> rot;
 965     let Inst{19-16} = Rn;
 966     let Inst{11-10} = rot;
 967   }
 968 }
 969
 970 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 971 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 972                              string baseOpc, bit Commutable = 0> {
 973   let Uses = [CPSR] in {
 974   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 975                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 976                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 977                Requires<[IsARM]> {
 978     bits<4> Rd;
 979     bits<4> Rn;
 980     bits<12> imm;
 981     let Inst{25} = 1;
 982     let Inst{15-12} = Rd;
 983     let Inst{19-16} = Rn;
 984     let Inst{11-0} = imm;
 985   }
 986   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 987                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 988                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 989                Requires<[IsARM]> {
 990     bits<4> Rd;
 991     bits<4> Rn;
 992     bits<4> Rm;
 993     let Inst{11-4} = 0b00000000;
 994     let Inst{25} = 0;
 995     let isCommutable = Commutable;
 996     let Inst{3-0} = Rm;
 997     let Inst{15-12} = Rd;
 998     let Inst{19-16} = Rn;
 999   }
1000   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1001                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1002                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
1003                Requires<[IsARM]> {
1004     bits<4> Rd;
1005     bits<4> Rn;
1006     bits<12> shift;
1007     let Inst{25} = 0;
1008     let Inst{11-0} = shift;
1009     let Inst{15-12} = Rd;
1010     let Inst{19-16} = Rn;
1011   }
1012   }
1013   // Assembly aliases for optional destination operand when it's the same
1014   // as the source operand.
1015   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1016      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1017                                                     so_imm:$imm, pred:$p,
1018                                                     cc_out:$s)>,
1019      Requires<[IsARM]>;
1020   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1021      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1022                                                     GPR:$Rm, pred:$p,
1023                                                     cc_out:$s)>,
1024      Requires<[IsARM]>;
1025   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1026      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
1027                                                     so_reg:$shift, pred:$p,
1028                                                     cc_out:$s)>,
1029      Requires<[IsARM]>;
1030 }
1031
1032 // Carry setting variants
1033 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1034 let usesCustomInserter = 1 in {
1035 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1036   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1037                Size4Bytes, IIC_iALUi,
1038                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1039   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1040                Size4Bytes, IIC_iALUr,
1041                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1042     let isCommutable = Commutable;
1043   }
1044   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1045                Size4Bytes, IIC_iALUsr,
1046                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
1047 }
1048 }
1049
1050 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1051 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1052            InstrItinClass iir, PatFrag opnode> {
1053   // Note: We use the complex addrmode_imm12 rather than just an input
1054   // GPR and a constrained immediate so that we can use this to match
1055   // frame index references and avoid matching constant pool references.
1056   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1057                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1058                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1059     bits<4>  Rt;
1060     bits<17> addr;
1061     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1062     let Inst{19-16} = addr{16-13};  // Rn
1063     let Inst{15-12} = Rt;
1064     let Inst{11-0}  = addr{11-0};   // imm12
1065   }
1066   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1067                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1068                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1069     bits<4>  Rt;
1070     bits<17> shift;
1071     let shift{4}    = 0;            // Inst{4} = 0
1072     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1073     let Inst{19-16} = shift{16-13}; // Rn
1074     let Inst{15-12} = Rt;
1075     let Inst{11-0}  = shift{11-0};
1076   }
1077 }
1078 }
1079
1080 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1081            InstrItinClass iir, PatFrag opnode> {
1082   // Note: We use the complex addrmode_imm12 rather than just an input
1083   // GPR and a constrained immediate so that we can use this to match
1084   // frame index references and avoid matching constant pool references.
1085   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1086                    (ins GPR:$Rt, addrmode_imm12:$addr),
1087                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1088                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1089     bits<4> Rt;
1090     bits<17> addr;
1091     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1092     let Inst{19-16} = addr{16-13};  // Rn
1093     let Inst{15-12} = Rt;
1094     let Inst{11-0}  = addr{11-0};   // imm12
1095   }
1096   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1097                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1098                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1099     bits<4> Rt;
1100     bits<17> shift;
1101     let shift{4}    = 0;            // Inst{4} = 0
1102     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1103     let Inst{19-16} = shift{16-13}; // Rn
1104     let Inst{15-12} = Rt;
1105     let Inst{11-0}  = shift{11-0};
1106   }
1107 }
1108 //===----------------------------------------------------------------------===//
1109 // Instructions
1110 //===----------------------------------------------------------------------===//
1111
1112 //===----------------------------------------------------------------------===//
1113 //  Miscellaneous Instructions.
1114 //
1115
1116 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1117 /// the function.  The first operand is the ID# for this instruction, the second
1118 /// is the index into the MachineConstantPool that this is, the third is the
1119 /// size in bytes of this constant pool entry.
1120 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1121 def CONSTPOOL_ENTRY :
1122 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1123                     i32imm:$size), NoItinerary, []>;
1124
1125 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1126 // from removing one half of the matched pairs. That breaks PEI, which assumes
1127 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1128 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1129 def ADJCALLSTACKUP :
1130 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1131            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1132
1133 def ADJCALLSTACKDOWN :
1134 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1135            [(ARMcallseq_start timm:$amt)]>;
1136 }
1137
1138 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1139              [/* For disassembly only; pattern left blank */]>,
1140           Requires<[IsARM, HasV6T2]> {
1141   let Inst{27-16} = 0b001100100000;
1142   let Inst{15-8} = 0b11110000;
1143   let Inst{7-0} = 0b00000000;
1144 }
1145
1146 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1147              [/* For disassembly only; pattern left blank */]>,
1148           Requires<[IsARM, HasV6T2]> {
1149   let Inst{27-16} = 0b001100100000;
1150   let Inst{15-8} = 0b11110000;
1151   let Inst{7-0} = 0b00000001;
1152 }
1153
1154 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1155              [/* For disassembly only; pattern left blank */]>,
1156           Requires<[IsARM, HasV6T2]> {
1157   let Inst{27-16} = 0b001100100000;
1158   let Inst{15-8} = 0b11110000;
1159   let Inst{7-0} = 0b00000010;
1160 }
1161
1162 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1163              [/* For disassembly only; pattern left blank */]>,
1164           Requires<[IsARM, HasV6T2]> {
1165   let Inst{27-16} = 0b001100100000;
1166   let Inst{15-8} = 0b11110000;
1167   let Inst{7-0} = 0b00000011;
1168 }
1169
1170 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1171              "\t$dst, $a, $b",
1172              [/* For disassembly only; pattern left blank */]>,
1173           Requires<[IsARM, HasV6]> {
1174   bits<4> Rd;
1175   bits<4> Rn;
1176   bits<4> Rm;
1177   let Inst{3-0} = Rm;
1178   let Inst{15-12} = Rd;
1179   let Inst{19-16} = Rn;
1180   let Inst{27-20} = 0b01101000;
1181   let Inst{7-4} = 0b1011;
1182   let Inst{11-8} = 0b1111;
1183 }
1184
1185 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1186              [/* For disassembly only; pattern left blank */]>,
1187           Requires<[IsARM, HasV6T2]> {
1188   let Inst{27-16} = 0b001100100000;
1189   let Inst{15-8} = 0b11110000;
1190   let Inst{7-0} = 0b00000100;
1191 }
1192
1193 // The i32imm operand $val can be used by a debugger to store more information
1194 // about the breakpoint.
1195 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1196               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1197   bits<16> val;
1198   let Inst{3-0} = val{3-0};
1199   let Inst{19-8} = val{15-4};
1200   let Inst{27-20} = 0b00010010;
1201   let Inst{7-4} = 0b0111;
1202 }
1203
1204 // Change Processor State is a system instruction -- for disassembly and
1205 // parsing only.
1206 // FIXME: Since the asm parser has currently no clean way to handle optional
1207 // operands, create 3 versions of the same instruction. Once there's a clean
1208 // framework to represent optional operands, change this behavior.
1209 class CPS<dag iops, string asm_ops>
1210   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1211         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1212   bits<2> imod;
1213   bits<3> iflags;
1214   bits<5> mode;
1215   bit M;
1216
1217   let Inst{31-28} = 0b1111;
1218   let Inst{27-20} = 0b00010000;
1219   let Inst{19-18} = imod;
1220   let Inst{17}    = M; // Enabled if mode is set;
1221   let Inst{16}    = 0;
1222   let Inst{8-6}   = iflags;
1223   let Inst{5}     = 0;
1224   let Inst{4-0}   = mode;
1225 }
1226
1227 let M = 1 in
1228   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1229                   "$imod\t$iflags, $mode">;
1230 let mode = 0, M = 0 in
1231   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1232
1233 let imod = 0, iflags = 0, M = 1 in
1234   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1235
1236 // Preload signals the memory system of possible future data/instruction access.
1237 // These are for disassembly only.
1238 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1239
1240   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1241                 !strconcat(opc, "\t$addr"),
1242                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1243     bits<4> Rt;
1244     bits<17> addr;
1245     let Inst{31-26} = 0b111101;
1246     let Inst{25} = 0; // 0 for immediate form
1247     let Inst{24} = data;
1248     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1249     let Inst{22} = read;
1250     let Inst{21-20} = 0b01;
1251     let Inst{19-16} = addr{16-13};  // Rn
1252     let Inst{15-12} = 0b1111;
1253     let Inst{11-0}  = addr{11-0};   // imm12
1254   }
1255
1256   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1257                !strconcat(opc, "\t$shift"),
1258                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1259     bits<17> shift;
1260     let Inst{31-26} = 0b111101;
1261     let Inst{25} = 1; // 1 for register form
1262     let Inst{24} = data;
1263     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1264     let Inst{22} = read;
1265     let Inst{21-20} = 0b01;
1266     let Inst{19-16} = shift{16-13}; // Rn
1267     let Inst{15-12} = 0b1111;
1268     let Inst{11-0}  = shift{11-0};
1269   }
1270 }
1271
1272 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1273 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1274 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1275
1276 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1277                  "setend\t$end",
1278                  [/* For disassembly only; pattern left blank */]>,
1279                Requires<[IsARM]> {
1280   bits<1> end;
1281   let Inst{31-10} = 0b1111000100000001000000;
1282   let Inst{9} = end;
1283   let Inst{8-0} = 0;
1284 }
1285
1286 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1287              [/* For disassembly only; pattern left blank */]>,
1288           Requires<[IsARM, HasV7]> {
1289   bits<4> opt;
1290   let Inst{27-4} = 0b001100100000111100001111;
1291   let Inst{3-0} = opt;
1292 }
1293
1294 // A5.4 Permanently UNDEFINED instructions.
1295 let isBarrier = 1, isTerminator = 1 in
1296 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1297                "trap", [(trap)]>,
1298            Requires<[IsARM]> {
1299   let Inst = 0xe7ffdefe;
1300 }
1301
1302 // Address computation and loads and stores in PIC mode.
1303 let isNotDuplicable = 1 in {
1304 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1305                             Size4Bytes, IIC_iALUr,
1306                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1307
1308 let AddedComplexity = 10 in {
1309 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1310                             Size4Bytes, IIC_iLoad_r,
1311                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1312
1313 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1314                             Size4Bytes, IIC_iLoad_bh_r,
1315                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1316
1317 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1318                             Size4Bytes, IIC_iLoad_bh_r,
1319                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1320
1321 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1322                             Size4Bytes, IIC_iLoad_bh_r,
1323                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1324
1325 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1326                             Size4Bytes, IIC_iLoad_bh_r,
1327                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1328 }
1329 let AddedComplexity = 10 in {
1330 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1331       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1332
1333 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1334       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1335                                                    addrmodepc:$addr)]>;
1336
1337 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1338       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1339 }
1340 } // isNotDuplicable = 1
1341
1342
1343 // LEApcrel - Load a pc-relative address into a register without offending the
1344 // assembler.
1345 let neverHasSideEffects = 1, isReMaterializable = 1 in
1346 // The 'adr' mnemonic encodes differently if the label is before or after
1347 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1348 // know until then which form of the instruction will be used.
1349 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1350                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1351   bits<4> Rd;
1352   bits<12> label;
1353   let Inst{27-25} = 0b001;
1354   let Inst{20} = 0;
1355   let Inst{19-16} = 0b1111;
1356   let Inst{15-12} = Rd;
1357   let Inst{11-0} = label;
1358 }
1359 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1360                     Size4Bytes, IIC_iALUi, []>;
1361
1362 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1363                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1364                       Size4Bytes, IIC_iALUi, []>;
1365
1366 //===----------------------------------------------------------------------===//
1367 //  Control Flow Instructions.
1368 //
1369
1370 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1371   // ARMV4T and above
1372   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1373                   "bx", "\tlr", [(ARMretflag)]>,
1374                Requires<[IsARM, HasV4T]> {
1375     let Inst{27-0}  = 0b0001001011111111111100011110;
1376   }
1377
1378   // ARMV4 only
1379   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1380                   "mov", "\tpc, lr", [(ARMretflag)]>,
1381                Requires<[IsARM, NoV4T]> {
1382     let Inst{27-0} = 0b0001101000001111000000001110;
1383   }
1384 }
1385
1386 // Indirect branches
1387 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1388   // ARMV4T and above
1389   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1390                   [(brind GPR:$dst)]>,
1391               Requires<[IsARM, HasV4T]> {
1392     bits<4> dst;
1393     let Inst{31-4} = 0b1110000100101111111111110001;
1394     let Inst{3-0}  = dst;
1395   }
1396
1397   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1398                   "bx", "\t$dst", [/* pattern left blank */]>,
1399               Requires<[IsARM, HasV4T]> {
1400     bits<4> dst;
1401     let Inst{27-4} = 0b000100101111111111110001;
1402     let Inst{3-0}  = dst;
1403   }
1404 }
1405
1406 // All calls clobber the non-callee saved registers. SP is marked as
1407 // a use to prevent stack-pointer assignments that appear immediately
1408 // before calls from potentially appearing dead.
1409 let isCall = 1,
1410   // On non-Darwin platforms R9 is callee-saved.
1411   // FIXME:  Do we really need a non-predicated version? If so, it should
1412   // at least be a pseudo instruction expanding to the predicated version
1413   // at MC lowering time.
1414   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1415   Uses = [SP] in {
1416   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1417                 IIC_Br, "bl\t$func",
1418                 [(ARMcall tglobaladdr:$func)]>,
1419             Requires<[IsARM, IsNotDarwin]> {
1420     let Inst{31-28} = 0b1110;
1421     bits<24> func;
1422     let Inst{23-0} = func;
1423   }
1424
1425   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1426                    IIC_Br, "bl", "\t$func",
1427                    [(ARMcall_pred tglobaladdr:$func)]>,
1428                 Requires<[IsARM, IsNotDarwin]> {
1429     bits<24> func;
1430     let Inst{23-0} = func;
1431   }
1432
1433   // ARMv5T and above
1434   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1435                 IIC_Br, "blx\t$func",
1436                 [(ARMcall GPR:$func)]>,
1437             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1438     bits<4> func;
1439     let Inst{31-4} = 0b1110000100101111111111110011;
1440     let Inst{3-0}  = func;
1441   }
1442
1443   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1444                     IIC_Br, "blx", "\t$func",
1445                     [(ARMcall_pred GPR:$func)]>,
1446                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1447     bits<4> func;
1448     let Inst{27-4} = 0b000100101111111111110011;
1449     let Inst{3-0}  = func;
1450   }
1451
1452   // ARMv4T
1453   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1454   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1455                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1456                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1457
1458   // ARMv4
1459   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1460                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1461                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1462 }
1463
1464 let isCall = 1,
1465   // On Darwin R9 is call-clobbered.
1466   // R7 is marked as a use to prevent frame-pointer assignments from being
1467   // moved above / below calls.
1468   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1469   Uses = [R7, SP] in {
1470   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1471                 Size4Bytes, IIC_Br,
1472                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1473               Requires<[IsARM, IsDarwin]>;
1474
1475   def BLr9_pred : ARMPseudoExpand<(outs),
1476                    (ins bl_target:$func, pred:$p, variable_ops),
1477                    Size4Bytes, IIC_Br,
1478                    [(ARMcall_pred tglobaladdr:$func)],
1479                    (BL_pred bl_target:$func, pred:$p)>,
1480                   Requires<[IsARM, IsDarwin]>;
1481
1482   // ARMv5T and above
1483   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1484                 Size4Bytes, IIC_Br,
1485                 [(ARMcall GPR:$func)],
1486                 (BLX GPR:$func)>,
1487                Requires<[IsARM, HasV5T, IsDarwin]>;
1488
1489   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1490                 Size4Bytes, IIC_Br,
1491                 [(ARMcall_pred GPR:$func)],
1492                 (BLX_pred GPR:$func, pred:$p)>,
1493                    Requires<[IsARM, HasV5T, IsDarwin]>;
1494
1495   // ARMv4T
1496   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1497   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1498                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1499                   Requires<[IsARM, HasV4T, IsDarwin]>;
1500
1501   // ARMv4
1502   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1503                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1504                   Requires<[IsARM, NoV4T, IsDarwin]>;
1505 }
1506
1507 let isBranch = 1, isTerminator = 1 in {
1508   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1509   // a two-value operand where a dag node expects two operands. :(
1510   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1511                IIC_Br, "b", "\t$target",
1512                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1513     bits<24> target;
1514     let Inst{23-0} = target;
1515   }
1516
1517   let isBarrier = 1 in {
1518     // B is "predicable" since it's just a Bcc with an 'always' condition.
1519     let isPredicable = 1 in
1520     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1521     // should be sufficient.
1522     // FIXME: Is B really a Barrier? That doesn't seem right.
1523     def B : ARMPseudoExpand<(outs), (ins br_target:$target), Size4Bytes, IIC_Br,
1524                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1525
1526     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1527     def BR_JTr : ARMPseudoInst<(outs),
1528                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1529                       SizeSpecial, IIC_Br,
1530                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1531     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1532     // into i12 and rs suffixed versions.
1533     def BR_JTm : ARMPseudoInst<(outs),
1534                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1535                      SizeSpecial, IIC_Br,
1536                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1537                        imm:$id)]>;
1538     def BR_JTadd : ARMPseudoInst<(outs),
1539                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1540                    SizeSpecial, IIC_Br,
1541                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1542                      imm:$id)]>;
1543     } // isNotDuplicable = 1, isIndirectBranch = 1
1544   } // isBarrier = 1
1545
1546 }
1547
1548 // BLX (immediate) -- for disassembly only
1549 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1550                "blx\t$target", [/* pattern left blank */]>,
1551            Requires<[IsARM, HasV5T]> {
1552   let Inst{31-25} = 0b1111101;
1553   bits<25> target;
1554   let Inst{23-0} = target{24-1};
1555   let Inst{24} = target{0};
1556 }
1557
1558 // Branch and Exchange Jazelle
1559 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1560               [/* pattern left blank */]> {
1561   bits<4> func;
1562   let Inst{23-20} = 0b0010;
1563   let Inst{19-8} = 0xfff;
1564   let Inst{7-4} = 0b0010;
1565   let Inst{3-0} = func;
1566 }
1567
1568 // Tail calls.
1569
1570 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1571   // Darwin versions.
1572   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1573       Uses = [SP] in {
1574     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1575                        IIC_Br, []>, Requires<[IsDarwin]>;
1576
1577     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1578                        IIC_Br, []>, Requires<[IsDarwin]>;
1579
1580     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1581                    Size4Bytes, IIC_Br, [],
1582                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1583                    Requires<[IsARM, IsDarwin]>;
1584
1585     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1586                    Size4Bytes, IIC_Br, [],
1587                    (BX GPR:$dst)>,
1588                    Requires<[IsARM, IsDarwin]>;
1589
1590   }
1591
1592   // Non-Darwin versions (the difference is R9).
1593   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1594       Uses = [SP] in {
1595     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1596                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1597
1598     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1599                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1600
1601     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1602                    Size4Bytes, IIC_Br, [],
1603                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1604                    Requires<[IsARM, IsNotDarwin]>;
1605
1606     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1607                      Size4Bytes, IIC_Br, [],
1608                      (BX GPR:$dst)>,
1609                      Requires<[IsARM, IsNotDarwin]>;
1610   }
1611 }
1612
1613
1614
1615
1616
1617 // Secure Monitor Call is a system instruction -- for disassembly only
1618 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1619               [/* For disassembly only; pattern left blank */]> {
1620   bits<4> opt;
1621   let Inst{23-4} = 0b01100000000000000111;
1622   let Inst{3-0} = opt;
1623 }
1624
1625 // Supervisor Call (Software Interrupt) -- for disassembly only
1626 let isCall = 1, Uses = [SP] in {
1627 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1628               [/* For disassembly only; pattern left blank */]> {
1629   bits<24> svc;
1630   let Inst{23-0} = svc;
1631 }
1632 }
1633 def : MnemonicAlias<"swi", "svc">;
1634
1635 // Store Return State is a system instruction -- for disassembly only
1636 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1637 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1638                 NoItinerary, "srs${amode}\tsp!, $mode",
1639                 [/* For disassembly only; pattern left blank */]> {
1640   let Inst{31-28} = 0b1111;
1641   let Inst{22-20} = 0b110; // W = 1
1642   let Inst{19-8} = 0xd05;
1643   let Inst{7-5} = 0b000;
1644 }
1645
1646 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1647                 NoItinerary, "srs${amode}\tsp, $mode",
1648                 [/* For disassembly only; pattern left blank */]> {
1649   let Inst{31-28} = 0b1111;
1650   let Inst{22-20} = 0b100; // W = 0
1651   let Inst{19-8} = 0xd05;
1652   let Inst{7-5} = 0b000;
1653 }
1654
1655 // Return From Exception is a system instruction -- for disassembly only
1656 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1657                 NoItinerary, "rfe${amode}\t$base!",
1658                 [/* For disassembly only; pattern left blank */]> {
1659   let Inst{31-28} = 0b1111;
1660   let Inst{22-20} = 0b011; // W = 1
1661   let Inst{15-0} = 0x0a00;
1662 }
1663
1664 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1665                 NoItinerary, "rfe${amode}\t$base",
1666                 [/* For disassembly only; pattern left blank */]> {
1667   let Inst{31-28} = 0b1111;
1668   let Inst{22-20} = 0b001; // W = 0
1669   let Inst{15-0} = 0x0a00;
1670 }
1671 } // isCodeGenOnly = 1
1672
1673 //===----------------------------------------------------------------------===//
1674 //  Load / store Instructions.
1675 //
1676
1677 // Load
1678
1679
1680 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1681                     UnOpFrag<(load node:$Src)>>;
1682 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1683                     UnOpFrag<(zextloadi8 node:$Src)>>;
1684 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1685                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1686 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1687                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1688
1689 // Special LDR for loads from non-pc-relative constpools.
1690 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1691     isReMaterializable = 1 in
1692 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1693                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1694                  []> {
1695   bits<4> Rt;
1696   bits<17> addr;
1697   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1698   let Inst{19-16} = 0b1111;
1699   let Inst{15-12} = Rt;
1700   let Inst{11-0}  = addr{11-0};   // imm12
1701 }
1702
1703 // Loads with zero extension
1704 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1705                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1706                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1707
1708 // Loads with sign extension
1709 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1710                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1711                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1712
1713 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1714                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1715                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1716
1717 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1718 // Load doubleword
1719 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1720                  (ins addrmode3:$addr), LdMiscFrm,
1721                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1722                  []>, Requires<[IsARM, HasV5TE]>;
1723 }
1724
1725 // Indexed loads
1726 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1727   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1728                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1729                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1730     // {17-14}  Rn
1731     // {13}     1 == Rm, 0 == imm12
1732     // {12}     isAdd
1733     // {11-0}   imm12/Rm
1734     bits<18> addr;
1735     let Inst{25} = addr{13};
1736     let Inst{23} = addr{12};
1737     let Inst{19-16} = addr{17-14};
1738     let Inst{11-0} = addr{11-0};
1739     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1740   }
1741   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1742                       (ins GPR:$Rn, am2offset:$offset),
1743                       IndexModePost, LdFrm, itin,
1744                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1745     // {13}     1 == Rm, 0 == imm12
1746     // {12}     isAdd
1747     // {11-0}   imm12/Rm
1748     bits<14> offset;
1749     bits<4> Rn;
1750     let Inst{25} = offset{13};
1751     let Inst{23} = offset{12};
1752     let Inst{19-16} = Rn;
1753     let Inst{11-0} = offset{11-0};
1754   }
1755 }
1756
1757 let mayLoad = 1, neverHasSideEffects = 1 in {
1758 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1759 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1760 }
1761
1762 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1763   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1764                         (ins addrmode3:$addr), IndexModePre,
1765                         LdMiscFrm, itin,
1766                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1767     bits<14> addr;
1768     let Inst{23}    = addr{8};      // U bit
1769     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1770     let Inst{19-16} = addr{12-9};   // Rn
1771     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1772     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1773   }
1774   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1775                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1776                         LdMiscFrm, itin,
1777                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1778     bits<10> offset;
1779     bits<4> Rn;
1780     let Inst{23}    = offset{8};      // U bit
1781     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1782     let Inst{19-16} = Rn;
1783     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1784     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1785   }
1786 }
1787
1788 let mayLoad = 1, neverHasSideEffects = 1 in {
1789 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1790 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1791 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1792 let hasExtraDefRegAllocReq = 1 in {
1793 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1794                           (ins addrmode3:$addr), IndexModePre,
1795                           LdMiscFrm, IIC_iLoad_d_ru,
1796                           "ldrd", "\t$Rt, $Rt2, $addr!",
1797                           "$addr.base = $Rn_wb", []> {
1798   bits<14> addr;
1799   let Inst{23}    = addr{8};      // U bit
1800   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1801   let Inst{19-16} = addr{12-9};   // Rn
1802   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1803   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1804 }
1805 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1806                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1807                           LdMiscFrm, IIC_iLoad_d_ru,
1808                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1809                           "$Rn = $Rn_wb", []> {
1810   bits<10> offset;
1811   bits<4> Rn;
1812   let Inst{23}    = offset{8};      // U bit
1813   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1814   let Inst{19-16} = Rn;
1815   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1816   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1817 }
1818 } // hasExtraDefRegAllocReq = 1
1819 } // mayLoad = 1, neverHasSideEffects = 1
1820
1821 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1822 let mayLoad = 1, neverHasSideEffects = 1 in {
1823 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1824                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1825                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1826   // {17-14}  Rn
1827   // {13}     1 == Rm, 0 == imm12
1828   // {12}     isAdd
1829   // {11-0}   imm12/Rm
1830   bits<18> addr;
1831   let Inst{25} = addr{13};
1832   let Inst{23} = addr{12};
1833   let Inst{21} = 1; // overwrite
1834   let Inst{19-16} = addr{17-14};
1835   let Inst{11-0} = addr{11-0};
1836   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1837 }
1838 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1839                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1840                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1841   // {17-14}  Rn
1842   // {13}     1 == Rm, 0 == imm12
1843   // {12}     isAdd
1844   // {11-0}   imm12/Rm
1845   bits<18> addr;
1846   let Inst{25} = addr{13};
1847   let Inst{23} = addr{12};
1848   let Inst{21} = 1; // overwrite
1849   let Inst{19-16} = addr{17-14};
1850   let Inst{11-0} = addr{11-0};
1851   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1852 }
1853 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1854              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1855              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1856   let Inst{21} = 1; // overwrite
1857 }
1858 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1859              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1860              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1861   let Inst{21} = 1; // overwrite
1862 }
1863 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1864              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1865              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1866   let Inst{21} = 1; // overwrite
1867 }
1868 }
1869
1870 // Store
1871
1872 // Stores with truncate
1873 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1874                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1875                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1876
1877 // Store doubleword
1878 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1879 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1880                StMiscFrm, IIC_iStore_d_r,
1881                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1882
1883 // Indexed stores
1884 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1885                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1886                      IndexModePre, StFrm, IIC_iStore_ru,
1887                      "str", "\t$Rt, [$Rn, $offset]!",
1888                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1889                      [(set GPR:$Rn_wb,
1890                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1891
1892 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1893                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1894                      IndexModePost, StFrm, IIC_iStore_ru,
1895                      "str", "\t$Rt, [$Rn], $offset",
1896                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1897                      [(set GPR:$Rn_wb,
1898                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1899
1900 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1901                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1902                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1903                      "strb", "\t$Rt, [$Rn, $offset]!",
1904                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1905                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1906                                         GPR:$Rn, am2offset:$offset))]>;
1907 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1908                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1909                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1910                      "strb", "\t$Rt, [$Rn], $offset",
1911                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1912                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1913                                         GPR:$Rn, am2offset:$offset))]>;
1914
1915 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1916                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1917                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1918                      "strh", "\t$Rt, [$Rn, $offset]!",
1919                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1920                      [(set GPR:$Rn_wb,
1921                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1922
1923 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1924                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1925                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1926                      "strh", "\t$Rt, [$Rn], $offset",
1927                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1928                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1929                                         GPR:$Rn, am3offset:$offset))]>;
1930
1931 // For disassembly only
1932 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1933 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1934                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1935                      StMiscFrm, IIC_iStore_d_ru,
1936                      "strd", "\t$src1, $src2, [$base, $offset]!",
1937                      "$base = $base_wb", []>;
1938
1939 // For disassembly only
1940 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1941                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1942                      StMiscFrm, IIC_iStore_d_ru,
1943                      "strd", "\t$src1, $src2, [$base], $offset",
1944                      "$base = $base_wb", []>;
1945 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1946
1947 // STRT, STRBT, and STRHT are for disassembly only.
1948
1949 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1950                      IndexModePost, StFrm, IIC_iStore_ru,
1951                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1952                      [/* For disassembly only; pattern left blank */]> {
1953   let Inst{21} = 1; // overwrite
1954   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1955 }
1956
1957 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1958                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1959                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1960                       [/* For disassembly only; pattern left blank */]> {
1961   let Inst{21} = 1; // overwrite
1962   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1963 }
1964
1965 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1966                     StMiscFrm, IIC_iStore_bh_ru,
1967                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1968                     [/* For disassembly only; pattern left blank */]> {
1969   let Inst{21} = 1; // overwrite
1970   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1971 }
1972
1973 //===----------------------------------------------------------------------===//
1974 //  Load / store multiple Instructions.
1975 //
1976
1977 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1978                          InstrItinClass itin, InstrItinClass itin_upd> {
1979   def IA :
1980     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1981          IndexModeNone, f, itin,
1982          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1983     let Inst{24-23} = 0b01;       // Increment After
1984     let Inst{21}    = 0;          // No writeback
1985     let Inst{20}    = L_bit;
1986   }
1987   def IA_UPD :
1988     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1989          IndexModeUpd, f, itin_upd,
1990          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1991     let Inst{24-23} = 0b01;       // Increment After
1992     let Inst{21}    = 1;          // Writeback
1993     let Inst{20}    = L_bit;
1994   }
1995   def DA :
1996     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1997          IndexModeNone, f, itin,
1998          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1999     let Inst{24-23} = 0b00;       // Decrement After
2000     let Inst{21}    = 0;          // No writeback
2001     let Inst{20}    = L_bit;
2002   }
2003   def DA_UPD :
2004     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2005          IndexModeUpd, f, itin_upd,
2006          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2007     let Inst{24-23} = 0b00;       // Decrement After
2008     let Inst{21}    = 1;          // Writeback
2009     let Inst{20}    = L_bit;
2010   }
2011   def DB :
2012     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2013          IndexModeNone, f, itin,
2014          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2015     let Inst{24-23} = 0b10;       // Decrement Before
2016     let Inst{21}    = 0;          // No writeback
2017     let Inst{20}    = L_bit;
2018   }
2019   def DB_UPD :
2020     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2021          IndexModeUpd, f, itin_upd,
2022          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2023     let Inst{24-23} = 0b10;       // Decrement Before
2024     let Inst{21}    = 1;          // Writeback
2025     let Inst{20}    = L_bit;
2026   }
2027   def IB :
2028     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2029          IndexModeNone, f, itin,
2030          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2031     let Inst{24-23} = 0b11;       // Increment Before
2032     let Inst{21}    = 0;          // No writeback
2033     let Inst{20}    = L_bit;
2034   }
2035   def IB_UPD :
2036     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2037          IndexModeUpd, f, itin_upd,
2038          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2039     let Inst{24-23} = 0b11;       // Increment Before
2040     let Inst{21}    = 1;          // Writeback
2041     let Inst{20}    = L_bit;
2042   }
2043 }
2044
2045 let neverHasSideEffects = 1 in {
2046
2047 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2048 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2049
2050 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2051 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2052
2053 } // neverHasSideEffects
2054
2055 // Load / Store Multiple Mnemonic Aliases
2056 def : MnemonicAlias<"ldmfd", "ldmia">;
2057 def : MnemonicAlias<"stmfd", "stmdb">;
2058 def : MnemonicAlias<"ldm", "ldmia">;
2059 def : MnemonicAlias<"stm", "stmia">;
2060
2061 // FIXME: remove when we have a way to marking a MI with these properties.
2062 // FIXME: Should pc be an implicit operand like PICADD, etc?
2063 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2064     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2065 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2066                                                  reglist:$regs, variable_ops),
2067                      Size4Bytes, IIC_iLoad_mBr, [],
2068                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2069       RegConstraint<"$Rn = $wb">;
2070
2071 //===----------------------------------------------------------------------===//
2072 //  Move Instructions.
2073 //
2074
2075 let neverHasSideEffects = 1 in
2076 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2077                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2078   bits<4> Rd;
2079   bits<4> Rm;
2080
2081   let Inst{19-16} = 0b0000;
2082   let Inst{11-4} = 0b00000000;
2083   let Inst{25} = 0;
2084   let Inst{3-0} = Rm;
2085   let Inst{15-12} = Rd;
2086 }
2087
2088 // A version for the smaller set of tail call registers.
2089 let neverHasSideEffects = 1 in
2090 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2091                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2092   bits<4> Rd;
2093   bits<4> Rm;
2094
2095   let Inst{11-4} = 0b00000000;
2096   let Inst{25} = 0;
2097   let Inst{3-0} = Rm;
2098   let Inst{15-12} = Rd;
2099 }
2100
2101 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2102                 DPSoRegFrm, IIC_iMOVsr,
2103                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2104                 UnaryDP {
2105   bits<4> Rd;
2106   bits<12> src;
2107   let Inst{15-12} = Rd;
2108   let Inst{19-16} = 0b0000;
2109   let Inst{11-0} = src;
2110   let Inst{25} = 0;
2111 }
2112
2113 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2114 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2115                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2116   bits<4> Rd;
2117   bits<12> imm;
2118   let Inst{25} = 1;
2119   let Inst{15-12} = Rd;
2120   let Inst{19-16} = 0b0000;
2121   let Inst{11-0} = imm;
2122 }
2123
2124 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2125 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2126                  DPFrm, IIC_iMOVi,
2127                  "movw", "\t$Rd, $imm",
2128                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2129                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2130   bits<4> Rd;
2131   bits<16> imm;
2132   let Inst{15-12} = Rd;
2133   let Inst{11-0}  = imm{11-0};
2134   let Inst{19-16} = imm{15-12};
2135   let Inst{20} = 0;
2136   let Inst{25} = 1;
2137 }
2138
2139 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2140                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2141
2142 let Constraints = "$src = $Rd" in {
2143 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2144                   DPFrm, IIC_iMOVi,
2145                   "movt", "\t$Rd, $imm",
2146                   [(set GPR:$Rd,
2147                         (or (and GPR:$src, 0xffff),
2148                             lo16AllZero:$imm))]>, UnaryDP,
2149                   Requires<[IsARM, HasV6T2]> {
2150   bits<4> Rd;
2151   bits<16> imm;
2152   let Inst{15-12} = Rd;
2153   let Inst{11-0}  = imm{11-0};
2154   let Inst{19-16} = imm{15-12};
2155   let Inst{20} = 0;
2156   let Inst{25} = 1;
2157 }
2158
2159 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2160                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2161
2162 } // Constraints
2163
2164 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2165       Requires<[IsARM, HasV6T2]>;
2166
2167 let Uses = [CPSR] in
2168 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2169                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2170                     Requires<[IsARM]>;
2171
2172 // These aren't really mov instructions, but we have to define them this way
2173 // due to flag operands.
2174
2175 let Defs = [CPSR] in {
2176 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2177                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2178                       Requires<[IsARM]>;
2179 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2180                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2181                       Requires<[IsARM]>;
2182 }
2183
2184 //===----------------------------------------------------------------------===//
2185 //  Extend Instructions.
2186 //
2187
2188 // Sign extenders
2189
2190 defm SXTB  : AI_ext_rrot<0b01101010,
2191                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2192 defm SXTH  : AI_ext_rrot<0b01101011,
2193                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2194
2195 defm SXTAB : AI_exta_rrot<0b01101010,
2196                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2197 defm SXTAH : AI_exta_rrot<0b01101011,
2198                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2199
2200 // For disassembly only
2201 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2202
2203 // For disassembly only
2204 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2205
2206 // Zero extenders
2207
2208 let AddedComplexity = 16 in {
2209 defm UXTB   : AI_ext_rrot<0b01101110,
2210                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2211 defm UXTH   : AI_ext_rrot<0b01101111,
2212                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2213 defm UXTB16 : AI_ext_rrot<0b01101100,
2214                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2215
2216 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2217 //        The transformation should probably be done as a combiner action
2218 //        instead so we can include a check for masking back in the upper
2219 //        eight bits of the source into the lower eight bits of the result.
2220 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2221 //               (UXTB16r_rot GPR:$Src, 24)>;
2222 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2223                (UXTB16r_rot GPR:$Src, 8)>;
2224
2225 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2226                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2227 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2228                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2229 }
2230
2231 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2232 // For disassembly only
2233 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2234
2235
2236 def SBFX  : I<(outs GPR:$Rd),
2237               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2238                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2239                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2240                Requires<[IsARM, HasV6T2]> {
2241   bits<4> Rd;
2242   bits<4> Rn;
2243   bits<5> lsb;
2244   bits<5> width;
2245   let Inst{27-21} = 0b0111101;
2246   let Inst{6-4}   = 0b101;
2247   let Inst{20-16} = width;
2248   let Inst{15-12} = Rd;
2249   let Inst{11-7}  = lsb;
2250   let Inst{3-0}   = Rn;
2251 }
2252
2253 def UBFX  : I<(outs GPR:$Rd),
2254               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2255                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2256                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2257                Requires<[IsARM, HasV6T2]> {
2258   bits<4> Rd;
2259   bits<4> Rn;
2260   bits<5> lsb;
2261   bits<5> width;
2262   let Inst{27-21} = 0b0111111;
2263   let Inst{6-4}   = 0b101;
2264   let Inst{20-16} = width;
2265   let Inst{15-12} = Rd;
2266   let Inst{11-7}  = lsb;
2267   let Inst{3-0}   = Rn;
2268 }
2269
2270 //===----------------------------------------------------------------------===//
2271 //  Arithmetic Instructions.
2272 //
2273
2274 defm ADD  : AsI1_bin_irs<0b0100, "add",
2275                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2276                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2277 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2278                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2279                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2280
2281 // ADD and SUB with 's' bit set.
2282 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2283                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2284                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2285 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2286                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2287                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2288
2289 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2290                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2291                           "ADC", 1>;
2292 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2293                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2294                           "SBC">;
2295
2296 // ADC and SUBC with 's' bit set.
2297 let usesCustomInserter = 1 in {
2298 defm ADCS : AI1_adde_sube_s_irs<
2299               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2300 defm SBCS : AI1_adde_sube_s_irs<
2301               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2302 }
2303
2304 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2305                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2306                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2307   bits<4> Rd;
2308   bits<4> Rn;
2309   bits<12> imm;
2310   let Inst{25} = 1;
2311   let Inst{15-12} = Rd;
2312   let Inst{19-16} = Rn;
2313   let Inst{11-0} = imm;
2314 }
2315
2316 // The reg/reg form is only defined for the disassembler; for codegen it is
2317 // equivalent to SUBrr.
2318 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2319                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2320                  [/* For disassembly only; pattern left blank */]> {
2321   bits<4> Rd;
2322   bits<4> Rn;
2323   bits<4> Rm;
2324   let Inst{11-4} = 0b00000000;
2325   let Inst{25} = 0;
2326   let Inst{3-0} = Rm;
2327   let Inst{15-12} = Rd;
2328   let Inst{19-16} = Rn;
2329 }
2330
2331 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2332                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2333                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2334   bits<4> Rd;
2335   bits<4> Rn;
2336   bits<12> shift;
2337   let Inst{25} = 0;
2338   let Inst{11-0} = shift;
2339   let Inst{15-12} = Rd;
2340   let Inst{19-16} = Rn;
2341 }
2342
2343 // RSB with 's' bit set.
2344 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2345 let usesCustomInserter = 1 in {
2346 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2347                  Size4Bytes, IIC_iALUi,
2348                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2349 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2350                  Size4Bytes, IIC_iALUr,
2351                  [/* For disassembly only; pattern left blank */]>;
2352 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2353                  Size4Bytes, IIC_iALUsr,
2354                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2355 }
2356
2357 let Uses = [CPSR] in {
2358 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2359                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2360                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2361                  Requires<[IsARM]> {
2362   bits<4> Rd;
2363   bits<4> Rn;
2364   bits<12> imm;
2365   let Inst{25} = 1;
2366   let Inst{15-12} = Rd;
2367   let Inst{19-16} = Rn;
2368   let Inst{11-0} = imm;
2369 }
2370 // The reg/reg form is only defined for the disassembler; for codegen it is
2371 // equivalent to SUBrr.
2372 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2373                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2374                  [/* For disassembly only; pattern left blank */]> {
2375   bits<4> Rd;
2376   bits<4> Rn;
2377   bits<4> Rm;
2378   let Inst{11-4} = 0b00000000;
2379   let Inst{25} = 0;
2380   let Inst{3-0} = Rm;
2381   let Inst{15-12} = Rd;
2382   let Inst{19-16} = Rn;
2383 }
2384 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2385                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2386                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2387                  Requires<[IsARM]> {
2388   bits<4> Rd;
2389   bits<4> Rn;
2390   bits<12> shift;
2391   let Inst{25} = 0;
2392   let Inst{11-0} = shift;
2393   let Inst{15-12} = Rd;
2394   let Inst{19-16} = Rn;
2395 }
2396 }
2397
2398 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2399 let usesCustomInserter = 1, Uses = [CPSR] in {
2400 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2401                   Size4Bytes, IIC_iALUi,
2402                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2403 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2404                   Size4Bytes, IIC_iALUsr,
2405                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2406 }
2407
2408 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2409 // The assume-no-carry-in form uses the negation of the input since add/sub
2410 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2411 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2412 // details.
2413 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2414              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2415 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2416              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2417 // The with-carry-in form matches bitwise not instead of the negation.
2418 // Effectively, the inverse interpretation of the carry flag already accounts
2419 // for part of the negation.
2420 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2421              (SBCri  GPR:$src, so_imm_not:$imm)>;
2422 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2423              (SBCSri GPR:$src, so_imm_not:$imm)>;
2424
2425 // Note: These are implemented in C++ code, because they have to generate
2426 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2427 // cannot produce.
2428 // (mul X, 2^n+1) -> (add (X << n), X)
2429 // (mul X, 2^n-1) -> (rsb X, (X << n))
2430
2431 // ARM Arithmetic Instruction -- for disassembly only
2432 // GPR:$dst = GPR:$a op GPR:$b
2433 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2434           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2435           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2436   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2437   bits<4> Rn;
2438   bits<4> Rd;
2439   bits<4> Rm;
2440   let Inst{27-20} = op27_20;
2441   let Inst{11-4} = op11_4;
2442   let Inst{19-16} = Rn;
2443   let Inst{15-12} = Rd;
2444   let Inst{3-0}   = Rm;
2445 }
2446
2447 // Saturating add/subtract -- for disassembly only
2448
2449 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2450                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2451                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2452 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2453                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2454                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2455 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2456                   "\t$Rd, $Rm, $Rn">;
2457 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2458                   "\t$Rd, $Rm, $Rn">;
2459
2460 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2461 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2462 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2463 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2464 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2465 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2466 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2467 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2468 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2469 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2470 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2471 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2472
2473 // Signed/Unsigned add/subtract -- for disassembly only
2474
2475 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2476 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2477 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2478 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2479 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2480 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2481 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2482 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2483 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2484 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2485 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2486 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2487
2488 // Signed/Unsigned halving add/subtract -- for disassembly only
2489
2490 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2491 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2492 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2493 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2494 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2495 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2496 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2497 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2498 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2499 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2500 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2501 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2502
2503 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2504
2505 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2506                 MulFrm /* for convenience */, NoItinerary, "usad8",
2507                 "\t$Rd, $Rn, $Rm", []>,
2508              Requires<[IsARM, HasV6]> {
2509   bits<4> Rd;
2510   bits<4> Rn;
2511   bits<4> Rm;
2512   let Inst{27-20} = 0b01111000;
2513   let Inst{15-12} = 0b1111;
2514   let Inst{7-4} = 0b0001;
2515   let Inst{19-16} = Rd;
2516   let Inst{11-8} = Rm;
2517   let Inst{3-0} = Rn;
2518 }
2519 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2520                 MulFrm /* for convenience */, NoItinerary, "usada8",
2521                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2522              Requires<[IsARM, HasV6]> {
2523   bits<4> Rd;
2524   bits<4> Rn;
2525   bits<4> Rm;
2526   bits<4> Ra;
2527   let Inst{27-20} = 0b01111000;
2528   let Inst{7-4} = 0b0001;
2529   let Inst{19-16} = Rd;
2530   let Inst{15-12} = Ra;
2531   let Inst{11-8} = Rm;
2532   let Inst{3-0} = Rn;
2533 }
2534
2535 // Signed/Unsigned saturate -- for disassembly only
2536
2537 def SSAT : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$a, shift_imm:$sh),
2538               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2539               [/* For disassembly only; pattern left blank */]> {
2540   bits<4> Rd;
2541   bits<5> sat_imm;
2542   bits<4> Rn;
2543   bits<8> sh;
2544   let Inst{27-21} = 0b0110101;
2545   let Inst{5-4} = 0b01;
2546   let Inst{20-16} = sat_imm;
2547   let Inst{15-12} = Rd;
2548   let Inst{11-7} = sh{7-3};
2549   let Inst{6} = sh{0};
2550   let Inst{3-0} = Rn;
2551 }
2552
2553 def SSAT16 : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$Rn), SatFrm,
2554                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2555                 [/* For disassembly only; pattern left blank */]> {
2556   bits<4> Rd;
2557   bits<4> sat_imm;
2558   bits<4> Rn;
2559   let Inst{27-20} = 0b01101010;
2560   let Inst{11-4} = 0b11110011;
2561   let Inst{15-12} = Rd;
2562   let Inst{19-16} = sat_imm;
2563   let Inst{3-0} = Rn;
2564 }
2565
2566 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2567               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2568               [/* For disassembly only; pattern left blank */]> {
2569   bits<4> Rd;
2570   bits<5> sat_imm;
2571   bits<4> Rn;
2572   bits<8> sh;
2573   let Inst{27-21} = 0b0110111;
2574   let Inst{5-4} = 0b01;
2575   let Inst{15-12} = Rd;
2576   let Inst{11-7} = sh{7-3};
2577   let Inst{6} = sh{0};
2578   let Inst{20-16} = sat_imm;
2579   let Inst{3-0} = Rn;
2580 }
2581
2582 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2583                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2584                 [/* For disassembly only; pattern left blank */]> {
2585   bits<4> Rd;
2586   bits<4> sat_imm;
2587   bits<4> Rn;
2588   let Inst{27-20} = 0b01101110;
2589   let Inst{11-4} = 0b11110011;
2590   let Inst{15-12} = Rd;
2591   let Inst{19-16} = sat_imm;
2592   let Inst{3-0} = Rn;
2593 }
2594
2595 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2596 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2597
2598 //===----------------------------------------------------------------------===//
2599 //  Bitwise Instructions.
2600 //
2601
2602 defm AND   : AsI1_bin_irs<0b0000, "and",
2603                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2604                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2605 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2606                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2607                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2608 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2609                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2610                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2611 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2612                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2613                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2614
2615 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2616                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2617                "bfc", "\t$Rd, $imm", "$src = $Rd",
2618                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2619                Requires<[IsARM, HasV6T2]> {
2620   bits<4> Rd;
2621   bits<10> imm;
2622   let Inst{27-21} = 0b0111110;
2623   let Inst{6-0}   = 0b0011111;
2624   let Inst{15-12} = Rd;
2625   let Inst{11-7}  = imm{4-0}; // lsb
2626   let Inst{20-16} = imm{9-5}; // width
2627 }
2628
2629 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2630 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2631                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2632                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2633                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2634                                 bf_inv_mask_imm:$imm))]>,
2635                Requires<[IsARM, HasV6T2]> {
2636   bits<4> Rd;
2637   bits<4> Rn;
2638   bits<10> imm;
2639   let Inst{27-21} = 0b0111110;
2640   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2641   let Inst{15-12} = Rd;
2642   let Inst{11-7}  = imm{4-0}; // lsb
2643   let Inst{20-16} = imm{9-5}; // width
2644   let Inst{3-0}   = Rn;
2645 }
2646
2647 // GNU as only supports this form of bfi (w/ 4 arguments)
2648 let isAsmParserOnly = 1 in
2649 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2650                                    lsb_pos_imm:$lsb, width_imm:$width),
2651                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2652                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2653                []>, Requires<[IsARM, HasV6T2]> {
2654   bits<4> Rd;
2655   bits<4> Rn;
2656   bits<5> lsb;
2657   bits<5> width;
2658   let Inst{27-21} = 0b0111110;
2659   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2660   let Inst{15-12} = Rd;
2661   let Inst{11-7}  = lsb;
2662   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2663   let Inst{3-0}   = Rn;
2664 }
2665
2666 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2667                   "mvn", "\t$Rd, $Rm",
2668                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2669   bits<4> Rd;
2670   bits<4> Rm;
2671   let Inst{25} = 0;
2672   let Inst{19-16} = 0b0000;
2673   let Inst{11-4} = 0b00000000;
2674   let Inst{15-12} = Rd;
2675   let Inst{3-0} = Rm;
2676 }
2677 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2678                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2679                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2680   bits<4> Rd;
2681   bits<12> shift;
2682   let Inst{25} = 0;
2683   let Inst{19-16} = 0b0000;
2684   let Inst{15-12} = Rd;
2685   let Inst{11-0} = shift;
2686 }
2687 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2688 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2689                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2690                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2691   bits<4> Rd;
2692   bits<12> imm;
2693   let Inst{25} = 1;
2694   let Inst{19-16} = 0b0000;
2695   let Inst{15-12} = Rd;
2696   let Inst{11-0} = imm;
2697 }
2698
2699 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2700              (BICri GPR:$src, so_imm_not:$imm)>;
2701
2702 //===----------------------------------------------------------------------===//
2703 //  Multiply Instructions.
2704 //
2705 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2706              string opc, string asm, list<dag> pattern>
2707   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2708   bits<4> Rd;
2709   bits<4> Rm;
2710   bits<4> Rn;
2711   let Inst{19-16} = Rd;
2712   let Inst{11-8}  = Rm;
2713   let Inst{3-0}   = Rn;
2714 }
2715 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2716              string opc, string asm, list<dag> pattern>
2717   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2718   bits<4> RdLo;
2719   bits<4> RdHi;
2720   bits<4> Rm;
2721   bits<4> Rn;
2722   let Inst{19-16} = RdHi;
2723   let Inst{15-12} = RdLo;
2724   let Inst{11-8}  = Rm;
2725   let Inst{3-0}   = Rn;
2726 }
2727
2728 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2729 //        property. Remove them when it's possible to add those properties
2730 //        on an individual MachineInstr, not just an instuction description.
2731 let isCommutable = 1 in {
2732 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2733                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2734                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2735                    Requires<[IsARM, HasV6]> {
2736   let Inst{15-12} = 0b0000;
2737 }
2738
2739 let Constraints = "@earlyclobber $Rd" in
2740 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2741                                             pred:$p, cc_out:$s),
2742                           Size4Bytes, IIC_iMUL32,
2743                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2744                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2745                         Requires<[IsARM, NoV6]>;
2746 }
2747
2748 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2749                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2750                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2751                    Requires<[IsARM, HasV6]> {
2752   bits<4> Ra;
2753   let Inst{15-12} = Ra;
2754 }
2755
2756 let Constraints = "@earlyclobber $Rd" in
2757 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2758                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2759                           Size4Bytes, IIC_iMAC32,
2760                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2761                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2762                         Requires<[IsARM, NoV6]>;
2763
2764 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2765                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2766                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2767                    Requires<[IsARM, HasV6T2]> {
2768   bits<4> Rd;
2769   bits<4> Rm;
2770   bits<4> Rn;
2771   bits<4> Ra;
2772   let Inst{19-16} = Rd;
2773   let Inst{15-12} = Ra;
2774   let Inst{11-8}  = Rm;
2775   let Inst{3-0}   = Rn;
2776 }
2777
2778 // Extra precision multiplies with low / high results
2779 let neverHasSideEffects = 1 in {
2780 let isCommutable = 1 in {
2781 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2782                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2783                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2784                     Requires<[IsARM, HasV6]>;
2785
2786 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2787                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2788                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2789                     Requires<[IsARM, HasV6]>;
2790
2791 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2792 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2793                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2794                             Size4Bytes, IIC_iMUL64, [],
2795           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2796                            Requires<[IsARM, NoV6]>;
2797
2798 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2799                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2800                             Size4Bytes, IIC_iMUL64, [],
2801           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2802                            Requires<[IsARM, NoV6]>;
2803 }
2804 }
2805
2806 // Multiply + accumulate
2807 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2808                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2809                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2810                     Requires<[IsARM, HasV6]>;
2811 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2812                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2813                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2814                     Requires<[IsARM, HasV6]>;
2815
2816 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2817                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2818                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2819                     Requires<[IsARM, HasV6]> {
2820   bits<4> RdLo;
2821   bits<4> RdHi;
2822   bits<4> Rm;
2823   bits<4> Rn;
2824   let Inst{19-16} = RdLo;
2825   let Inst{15-12} = RdHi;
2826   let Inst{11-8}  = Rm;
2827   let Inst{3-0}   = Rn;
2828 }
2829
2830 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2831 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2832                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2833                               Size4Bytes, IIC_iMAC64, [],
2834           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2835                            Requires<[IsARM, NoV6]>;
2836 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2837                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2838                               Size4Bytes, IIC_iMAC64, [],
2839           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2840                            Requires<[IsARM, NoV6]>;
2841 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2842                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
2843                               Size4Bytes, IIC_iMAC64, [],
2844           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
2845                            Requires<[IsARM, NoV6]>;
2846 }
2847
2848 } // neverHasSideEffects
2849
2850 // Most significant word multiply
2851 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2852                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2853                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2854             Requires<[IsARM, HasV6]> {
2855   let Inst{15-12} = 0b1111;
2856 }
2857
2858 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2859                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2860                [/* For disassembly only; pattern left blank */]>,
2861             Requires<[IsARM, HasV6]> {
2862   let Inst{15-12} = 0b1111;
2863 }
2864
2865 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2866                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2867                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2868                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2869             Requires<[IsARM, HasV6]>;
2870
2871 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2872                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2873                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2874                [/* For disassembly only; pattern left blank */]>,
2875             Requires<[IsARM, HasV6]>;
2876
2877 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2878                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2879                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2880                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2881             Requires<[IsARM, HasV6]>;
2882
2883 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2884                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2885                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2886                [/* For disassembly only; pattern left blank */]>,
2887             Requires<[IsARM, HasV6]>;
2888
2889 multiclass AI_smul<string opc, PatFrag opnode> {
2890   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2891               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2892               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2893                                       (sext_inreg GPR:$Rm, i16)))]>,
2894            Requires<[IsARM, HasV5TE]>;
2895
2896   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2897               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2898               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2899                                       (sra GPR:$Rm, (i32 16))))]>,
2900            Requires<[IsARM, HasV5TE]>;
2901
2902   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2903               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2904               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2905                                       (sext_inreg GPR:$Rm, i16)))]>,
2906            Requires<[IsARM, HasV5TE]>;
2907
2908   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2909               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2910               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2911                                       (sra GPR:$Rm, (i32 16))))]>,
2912             Requires<[IsARM, HasV5TE]>;
2913
2914   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2915               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2916               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2917                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2918            Requires<[IsARM, HasV5TE]>;
2919
2920   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2921               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2922               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2923                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2924             Requires<[IsARM, HasV5TE]>;
2925 }
2926
2927
2928 multiclass AI_smla<string opc, PatFrag opnode> {
2929   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2930               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2931               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2932               [(set GPR:$Rd, (add GPR:$Ra,
2933                                (opnode (sext_inreg GPR:$Rn, i16),
2934                                        (sext_inreg GPR:$Rm, i16))))]>,
2935            Requires<[IsARM, HasV5TE]>;
2936
2937   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2938               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2939               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2940               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2941                                                    (sra GPR:$Rm, (i32 16)))))]>,
2942            Requires<[IsARM, HasV5TE]>;
2943
2944   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2945               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2946               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2947               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2948                                                 (sext_inreg GPR:$Rm, i16))))]>,
2949            Requires<[IsARM, HasV5TE]>;
2950
2951   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2952               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2953               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2954              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2955                                                    (sra GPR:$Rm, (i32 16)))))]>,
2956             Requires<[IsARM, HasV5TE]>;
2957
2958   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2959               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2960               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2961               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2962                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2963            Requires<[IsARM, HasV5TE]>;
2964
2965   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2966               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2967               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2968               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2969                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2970             Requires<[IsARM, HasV5TE]>;
2971 }
2972
2973 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2974 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2975
2976 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2977 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2978                       (ins GPR:$Rn, GPR:$Rm),
2979                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2980                       [/* For disassembly only; pattern left blank */]>,
2981               Requires<[IsARM, HasV5TE]>;
2982
2983 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2984                       (ins GPR:$Rn, GPR:$Rm),
2985                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2986                       [/* For disassembly only; pattern left blank */]>,
2987               Requires<[IsARM, HasV5TE]>;
2988
2989 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2990                       (ins GPR:$Rn, GPR:$Rm),
2991                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2992                       [/* For disassembly only; pattern left blank */]>,
2993               Requires<[IsARM, HasV5TE]>;
2994
2995 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2996                       (ins GPR:$Rn, GPR:$Rm),
2997                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2998                       [/* For disassembly only; pattern left blank */]>,
2999               Requires<[IsARM, HasV5TE]>;
3000
3001 // Helper class for AI_smld -- for disassembly only
3002 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3003                     InstrItinClass itin, string opc, string asm>
3004   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3005   bits<4> Rn;
3006   bits<4> Rm;
3007   let Inst{4}     = 1;
3008   let Inst{5}     = swap;
3009   let Inst{6}     = sub;
3010   let Inst{7}     = 0;
3011   let Inst{21-20} = 0b00;
3012   let Inst{22}    = long;
3013   let Inst{27-23} = 0b01110;
3014   let Inst{11-8}  = Rm;
3015   let Inst{3-0}   = Rn;
3016 }
3017 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3018                 InstrItinClass itin, string opc, string asm>
3019   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3020   bits<4> Rd;
3021   let Inst{15-12} = 0b1111;
3022   let Inst{19-16} = Rd;
3023 }
3024 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3025                 InstrItinClass itin, string opc, string asm>
3026   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3027   bits<4> Ra;
3028   let Inst{15-12} = Ra;
3029 }
3030 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3031                   InstrItinClass itin, string opc, string asm>
3032   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3033   bits<4> RdLo;
3034   bits<4> RdHi;
3035   let Inst{19-16} = RdHi;
3036   let Inst{15-12} = RdLo;
3037 }
3038
3039 multiclass AI_smld<bit sub, string opc> {
3040
3041   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3042                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3043
3044   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3045                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3046
3047   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3048                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3049                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3050
3051   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3052                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3053                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3054
3055 }
3056
3057 defm SMLA : AI_smld<0, "smla">;
3058 defm SMLS : AI_smld<1, "smls">;
3059
3060 multiclass AI_sdml<bit sub, string opc> {
3061
3062   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3063                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3064   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3065                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3066 }
3067
3068 defm SMUA : AI_sdml<0, "smua">;
3069 defm SMUS : AI_sdml<1, "smus">;
3070
3071 //===----------------------------------------------------------------------===//
3072 //  Misc. Arithmetic Instructions.
3073 //
3074
3075 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3076               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3077               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3078
3079 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3080               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3081               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3082            Requires<[IsARM, HasV6T2]>;
3083
3084 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3085               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3086               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3087
3088 let AddedComplexity = 5 in
3089 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3090                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3091                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3092                Requires<[IsARM, HasV6]>;
3093
3094 let AddedComplexity = 5 in
3095 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3096                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3097                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3098                Requires<[IsARM, HasV6]>;
3099
3100 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3101                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3102                (REVSH GPR:$Rm)>;
3103
3104 def lsl_shift_imm : SDNodeXForm<imm, [{
3105   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3106   return CurDAG->getTargetConstant(Sh, MVT::i32);
3107 }]>;
3108
3109 def lsl_amt : ImmLeaf<i32, [{
3110   return Imm > 0 && Imm < 32;
3111 }], lsl_shift_imm>;
3112
3113 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3114                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3115                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3116                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3117                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3118                                        0xFFFF0000)))]>,
3119                Requires<[IsARM, HasV6]>;
3120
3121 // Alternate cases for PKHBT where identities eliminate some nodes.
3122 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3123                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3124 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3125                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3126
3127 def asr_shift_imm : SDNodeXForm<imm, [{
3128   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3129   return CurDAG->getTargetConstant(Sh, MVT::i32);
3130 }]>;
3131
3132 def asr_amt : ImmLeaf<i32, [{
3133   return Imm > 0 && Imm <= 32;
3134 }], asr_shift_imm>;
3135
3136 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3137 // will match the pattern below.
3138 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3139                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3140                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3141                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3142                                   (and (sra GPR:$Rm, asr_amt:$sh),
3143                                        0xFFFF)))]>,
3144                Requires<[IsARM, HasV6]>;
3145
3146 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3147 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3148 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3149                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3150 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3151                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3152                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3153
3154 //===----------------------------------------------------------------------===//
3155 //  Comparison Instructions...
3156 //
3157
3158 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3159                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3160                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3161
3162 // ARMcmpZ can re-use the above instruction definitions.
3163 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3164              (CMPri   GPR:$src, so_imm:$imm)>;
3165 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3166              (CMPrr   GPR:$src, GPR:$rhs)>;
3167 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3168              (CMPrs   GPR:$src, so_reg:$rhs)>;
3169
3170 // FIXME: We have to be careful when using the CMN instruction and comparison
3171 // with 0. One would expect these two pieces of code should give identical
3172 // results:
3173 //
3174 //   rsbs r1, r1, 0
3175 //   cmp  r0, r1
3176 //   mov  r0, #0
3177 //   it   ls
3178 //   mov  r0, #1
3179 //
3180 // and:
3181 //
3182 //   cmn  r0, r1
3183 //   mov  r0, #0
3184 //   it   ls
3185 //   mov  r0, #1
3186 //
3187 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3188 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3189 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3190 // value of r0 and the carry bit (because the "carry bit" parameter to
3191 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3192 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3193 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3194 // parameter to AddWithCarry is defined as 0).
3195 //
3196 // When x is 0 and unsigned:
3197 //
3198 //    x = 0
3199 //   ~x = 0xFFFF FFFF
3200 //   ~x + 1 = 0x1 0000 0000
3201 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3202 //
3203 // Therefore, we should disable CMN when comparing against zero, until we can
3204 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3205 // when it's a comparison which doesn't look at the 'carry' flag).
3206 //
3207 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3208 //
3209 // This is related to <rdar://problem/7569620>.
3210 //
3211 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3212 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3213
3214 // Note that TST/TEQ don't set all the same flags that CMP does!
3215 defm TST  : AI1_cmp_irs<0b1000, "tst",
3216                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3217                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3218 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3219                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3220                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3221
3222 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3223                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3224                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3225
3226 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3227 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3228
3229 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3230              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3231
3232 // Pseudo i64 compares for some floating point compares.
3233 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3234     Defs = [CPSR] in {
3235 def BCCi64 : PseudoInst<(outs),
3236     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3237      IIC_Br,
3238     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3239
3240 def BCCZi64 : PseudoInst<(outs),
3241      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3242     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3243 } // usesCustomInserter
3244
3245
3246 // Conditional moves
3247 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3248 // a two-value operand where a dag node expects two operands. :(
3249 let neverHasSideEffects = 1 in {
3250 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3251                            Size4Bytes, IIC_iCMOVr,
3252   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3253       RegConstraint<"$false = $Rd">;
3254 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3255                            (ins GPR:$false, so_reg:$shift, pred:$p),
3256                            Size4Bytes, IIC_iCMOVsr,
3257   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3258       RegConstraint<"$false = $Rd">;
3259
3260 let isMoveImm = 1 in
3261 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3262                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3263                              Size4Bytes, IIC_iMOVi,
3264                              []>,
3265       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3266
3267 let isMoveImm = 1 in
3268 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3269                            (ins GPR:$false, so_imm:$imm, pred:$p),
3270                            Size4Bytes, IIC_iCMOVi,
3271    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3272       RegConstraint<"$false = $Rd">;
3273
3274 // Two instruction predicate mov immediate.
3275 let isMoveImm = 1 in
3276 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3277                                 (ins GPR:$false, i32imm:$src, pred:$p),
3278                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3279
3280 let isMoveImm = 1 in
3281 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3282                            (ins GPR:$false, so_imm:$imm, pred:$p),
3283                            Size4Bytes, IIC_iCMOVi,
3284  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3285                 RegConstraint<"$false = $Rd">;
3286 } // neverHasSideEffects
3287
3288 //===----------------------------------------------------------------------===//
3289 // Atomic operations intrinsics
3290 //
3291
3292 def memb_opt : Operand<i32> {
3293   let PrintMethod = "printMemBOption";
3294   let ParserMatchClass = MemBarrierOptOperand;
3295 }
3296
3297 // memory barriers protect the atomic sequences
3298 let hasSideEffects = 1 in {
3299 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3300                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3301                 Requires<[IsARM, HasDB]> {
3302   bits<4> opt;
3303   let Inst{31-4} = 0xf57ff05;
3304   let Inst{3-0} = opt;
3305 }
3306 }
3307
3308 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3309                 "dsb", "\t$opt",
3310                 [/* For disassembly only; pattern left blank */]>,
3311                 Requires<[IsARM, HasDB]> {
3312   bits<4> opt;
3313   let Inst{31-4} = 0xf57ff04;
3314   let Inst{3-0} = opt;
3315 }
3316
3317 // ISB has only full system option -- for disassembly only
3318 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3319                 Requires<[IsARM, HasDB]> {
3320   let Inst{31-4} = 0xf57ff06;
3321   let Inst{3-0} = 0b1111;
3322 }
3323
3324 let usesCustomInserter = 1 in {
3325   let Uses = [CPSR] in {
3326     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3328       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3329     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3331       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3332     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3334       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3335     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3337       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3338     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3340       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3341     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3343       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3344     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3346       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3347     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3349       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3350     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3352       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3353     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3355       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3356     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3358       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3359     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3361       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3362     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3364       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3365     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3367       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3368     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3369       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3370       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3371     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3372       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3373       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3374     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3375       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3376       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3377     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3378       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3379       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3380     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3381       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3382       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3383     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3384       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3385       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3386     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3387       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3388       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3389     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3390       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3391       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3392     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3393       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3394       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3395     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3396       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3397       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3398     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3399       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3400       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3401     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3402       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3403       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3404     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3405       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3406       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3407     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3408       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3409       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3410     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3411       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3412       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3413     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3414       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3415       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3416
3417     def ATOMIC_SWAP_I8 : PseudoInst<
3418       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3419       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3420     def ATOMIC_SWAP_I16 : PseudoInst<
3421       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3422       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3423     def ATOMIC_SWAP_I32 : PseudoInst<
3424       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3425       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3426
3427     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3428       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3429       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3430     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3431       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3432       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3433     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3434       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3435       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3436 }
3437 }
3438
3439 let mayLoad = 1 in {
3440 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3441                     "ldrexb", "\t$Rt, $addr", []>;
3442 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3443                     "ldrexh", "\t$Rt, $addr", []>;
3444 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3445                     "ldrex", "\t$Rt, $addr", []>;
3446 let hasExtraDefRegAllocReq = 1 in
3447   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3448                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3449 }
3450
3451 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3452 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3453                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3454 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3455                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3456 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3457                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3458 }
3459
3460 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3461 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3462                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3463                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3464
3465 // Clear-Exclusive is for disassembly only.
3466 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3467                 [/* For disassembly only; pattern left blank */]>,
3468             Requires<[IsARM, HasV7]>  {
3469   let Inst{31-0} = 0b11110101011111111111000000011111;
3470 }
3471
3472 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3473 let mayLoad = 1 in {
3474 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3475              [/* For disassembly only; pattern left blank */]>;
3476 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3477              [/* For disassembly only; pattern left blank */]>;
3478 }
3479
3480 //===----------------------------------------------------------------------===//
3481 // Coprocessor Instructions.
3482 //
3483
3484 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3485             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3486             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3487             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3488                           imm:$CRm, imm:$opc2)]> {
3489   bits<4> opc1;
3490   bits<4> CRn;
3491   bits<4> CRd;
3492   bits<4> cop;
3493   bits<3> opc2;
3494   bits<4> CRm;
3495
3496   let Inst{3-0}   = CRm;
3497   let Inst{4}     = 0;
3498   let Inst{7-5}   = opc2;
3499   let Inst{11-8}  = cop;
3500   let Inst{15-12} = CRd;
3501   let Inst{19-16} = CRn;
3502   let Inst{23-20} = opc1;
3503 }
3504
3505 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3506                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3507                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3508                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3509                               imm:$CRm, imm:$opc2)]> {
3510   let Inst{31-28} = 0b1111;
3511   bits<4> opc1;
3512   bits<4> CRn;
3513   bits<4> CRd;
3514   bits<4> cop;
3515   bits<3> opc2;
3516   bits<4> CRm;
3517
3518   let Inst{3-0}   = CRm;
3519   let Inst{4}     = 0;
3520   let Inst{7-5}   = opc2;
3521   let Inst{11-8}  = cop;
3522   let Inst{15-12} = CRd;
3523   let Inst{19-16} = CRn;
3524   let Inst{23-20} = opc1;
3525 }
3526
3527 class ACI<dag oops, dag iops, string opc, string asm,
3528           IndexMode im = IndexModeNone>
3529   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3530          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3531   let Inst{27-25} = 0b110;
3532 }
3533
3534 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3535
3536   def _OFFSET : ACI<(outs),
3537       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3538       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3539     let Inst{31-28} = op31_28;
3540     let Inst{24} = 1; // P = 1
3541     let Inst{21} = 0; // W = 0
3542     let Inst{22} = 0; // D = 0
3543     let Inst{20} = load;
3544   }
3545
3546   def _PRE : ACI<(outs),
3547       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3548       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3549     let Inst{31-28} = op31_28;
3550     let Inst{24} = 1; // P = 1
3551     let Inst{21} = 1; // W = 1
3552     let Inst{22} = 0; // D = 0
3553     let Inst{20} = load;
3554   }
3555
3556   def _POST : ACI<(outs),
3557       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3558       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3559     let Inst{31-28} = op31_28;
3560     let Inst{24} = 0; // P = 0
3561     let Inst{21} = 1; // W = 1
3562     let Inst{22} = 0; // D = 0
3563     let Inst{20} = load;
3564   }
3565
3566   def _OPTION : ACI<(outs),
3567       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3568             ops),
3569       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3570     let Inst{31-28} = op31_28;
3571     let Inst{24} = 0; // P = 0
3572     let Inst{23} = 1; // U = 1
3573     let Inst{21} = 0; // W = 0
3574     let Inst{22} = 0; // D = 0
3575     let Inst{20} = load;
3576   }
3577
3578   def L_OFFSET : ACI<(outs),
3579       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3580       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3581     let Inst{31-28} = op31_28;
3582     let Inst{24} = 1; // P = 1
3583     let Inst{21} = 0; // W = 0
3584     let Inst{22} = 1; // D = 1
3585     let Inst{20} = load;
3586   }
3587
3588   def L_PRE : ACI<(outs),
3589       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3590       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3591       IndexModePre> {
3592     let Inst{31-28} = op31_28;
3593     let Inst{24} = 1; // P = 1
3594     let Inst{21} = 1; // W = 1
3595     let Inst{22} = 1; // D = 1
3596     let Inst{20} = load;
3597   }
3598
3599   def L_POST : ACI<(outs),
3600       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3601       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3602       IndexModePost> {
3603     let Inst{31-28} = op31_28;
3604     let Inst{24} = 0; // P = 0
3605     let Inst{21} = 1; // W = 1
3606     let Inst{22} = 1; // D = 1
3607     let Inst{20} = load;
3608   }
3609
3610   def L_OPTION : ACI<(outs),
3611       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3612             ops),
3613       !strconcat(!strconcat(opc, "l"), cond),
3614       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3615     let Inst{31-28} = op31_28;
3616     let Inst{24} = 0; // P = 0
3617     let Inst{23} = 1; // U = 1
3618     let Inst{21} = 0; // W = 0
3619     let Inst{22} = 1; // D = 1
3620     let Inst{20} = load;
3621   }
3622 }
3623
3624 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3625 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3626 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3627 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3628
3629 //===----------------------------------------------------------------------===//
3630 // Move between coprocessor and ARM core register -- for disassembly only
3631 //
3632
3633 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3634                 list<dag> pattern>
3635   : ABI<0b1110, oops, iops, NoItinerary, opc,
3636         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3637   let Inst{20} = direction;
3638   let Inst{4} = 1;
3639
3640   bits<4> Rt;
3641   bits<4> cop;
3642   bits<3> opc1;
3643   bits<3> opc2;
3644   bits<4> CRm;
3645   bits<4> CRn;
3646
3647   let Inst{15-12} = Rt;
3648   let Inst{11-8}  = cop;
3649   let Inst{23-21} = opc1;
3650   let Inst{7-5}   = opc2;
3651   let Inst{3-0}   = CRm;
3652   let Inst{19-16} = CRn;
3653 }
3654
3655 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3656                     (outs),
3657                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3658                          c_imm:$CRm, i32imm:$opc2),
3659                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3660                                   imm:$CRm, imm:$opc2)]>;
3661 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3662                     (outs GPR:$Rt),
3663                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3664                          i32imm:$opc2), []>;
3665
3666 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3667              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3668
3669 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3670                  list<dag> pattern>
3671   : ABXI<0b1110, oops, iops, NoItinerary,
3672          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3673   let Inst{31-28} = 0b1111;
3674   let Inst{20} = direction;
3675   let Inst{4} = 1;
3676
3677   bits<4> Rt;
3678   bits<4> cop;
3679   bits<3> opc1;
3680   bits<3> opc2;
3681   bits<4> CRm;
3682   bits<4> CRn;
3683
3684   let Inst{15-12} = Rt;
3685   let Inst{11-8}  = cop;
3686   let Inst{23-21} = opc1;
3687   let Inst{7-5}   = opc2;
3688   let Inst{3-0}   = CRm;
3689   let Inst{19-16} = CRn;
3690 }
3691
3692 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3693                       (outs),
3694                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3695                            c_imm:$CRm, i32imm:$opc2),
3696                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3697                                      imm:$CRm, imm:$opc2)]>;
3698 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3699                       (outs GPR:$Rt),
3700                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3701                            i32imm:$opc2), []>;
3702
3703 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3704                               imm:$CRm, imm:$opc2),
3705                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3706
3707 class MovRRCopro<string opc, bit direction,
3708                  list<dag> pattern = [/* For disassembly only */]>
3709   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3710         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3711         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3712   let Inst{23-21} = 0b010;
3713   let Inst{20} = direction;
3714
3715   bits<4> Rt;
3716   bits<4> Rt2;
3717   bits<4> cop;
3718   bits<4> opc1;
3719   bits<4> CRm;
3720
3721   let Inst{15-12} = Rt;
3722   let Inst{19-16} = Rt2;
3723   let Inst{11-8}  = cop;
3724   let Inst{7-4}   = opc1;
3725   let Inst{3-0}   = CRm;
3726 }
3727
3728 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3729                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3730                                      imm:$CRm)]>;
3731 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3732
3733 class MovRRCopro2<string opc, bit direction,
3734                   list<dag> pattern = [/* For disassembly only */]>
3735   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3736          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3737          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3738   let Inst{31-28} = 0b1111;
3739   let Inst{23-21} = 0b010;
3740   let Inst{20} = direction;
3741
3742   bits<4> Rt;
3743   bits<4> Rt2;
3744   bits<4> cop;
3745   bits<4> opc1;
3746   bits<4> CRm;
3747
3748   let Inst{15-12} = Rt;
3749   let Inst{19-16} = Rt2;
3750   let Inst{11-8}  = cop;
3751   let Inst{7-4}   = opc1;
3752   let Inst{3-0}   = CRm;
3753 }
3754
3755 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3756                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3757                                         imm:$CRm)]>;
3758 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3759
3760 //===----------------------------------------------------------------------===//
3761 // Move between special register and ARM core register -- for disassembly only
3762 //
3763
3764 // Move to ARM core register from Special Register
3765 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3766               [/* For disassembly only; pattern left blank */]> {
3767   bits<4> Rd;
3768   let Inst{23-16} = 0b00001111;
3769   let Inst{15-12} = Rd;
3770   let Inst{7-4} = 0b0000;
3771 }
3772
3773 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3774               [/* For disassembly only; pattern left blank */]> {
3775   bits<4> Rd;
3776   let Inst{23-16} = 0b01001111;
3777   let Inst{15-12} = Rd;
3778   let Inst{7-4} = 0b0000;
3779 }
3780
3781 // Move from ARM core register to Special Register
3782 //
3783 // No need to have both system and application versions, the encodings are the
3784 // same and the assembly parser has no way to distinguish between them. The mask
3785 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3786 // the mask with the fields to be accessed in the special register.
3787 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3788               "msr", "\t$mask, $Rn",
3789               [/* For disassembly only; pattern left blank */]> {
3790   bits<5> mask;
3791   bits<4> Rn;
3792
3793   let Inst{23} = 0;
3794   let Inst{22} = mask{4}; // R bit
3795   let Inst{21-20} = 0b10;
3796   let Inst{19-16} = mask{3-0};
3797   let Inst{15-12} = 0b1111;
3798   let Inst{11-4} = 0b00000000;
3799   let Inst{3-0} = Rn;
3800 }
3801
3802 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3803                "msr", "\t$mask, $a",
3804                [/* For disassembly only; pattern left blank */]> {
3805   bits<5> mask;
3806   bits<12> a;
3807
3808   let Inst{23} = 0;
3809   let Inst{22} = mask{4}; // R bit
3810   let Inst{21-20} = 0b10;
3811   let Inst{19-16} = mask{3-0};
3812   let Inst{15-12} = 0b1111;
3813   let Inst{11-0} = a;
3814 }
3815
3816 //===----------------------------------------------------------------------===//
3817 // TLS Instructions
3818 //
3819
3820 // __aeabi_read_tp preserves the registers r1-r3.
3821 // This is a pseudo inst so that we can get the encoding right,
3822 // complete with fixup for the aeabi_read_tp function.
3823 let isCall = 1,
3824   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3825   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3826                [(set R0, ARMthread_pointer)]>;
3827 }
3828
3829 //===----------------------------------------------------------------------===//
3830 // SJLJ Exception handling intrinsics
3831 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3832 //   address and save #0 in R0 for the non-longjmp case.
3833 //   Since by its nature we may be coming from some other function to get
3834 //   here, and we're using the stack frame for the containing function to
3835 //   save/restore registers, we can't keep anything live in regs across
3836 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3837 //   when we get here from a longjmp(). We force everything out of registers
3838 //   except for our own input by listing the relevant registers in Defs. By
3839 //   doing so, we also cause the prologue/epilogue code to actively preserve
3840 //   all of the callee-saved resgisters, which is exactly what we want.
3841 //   A constant value is passed in $val, and we use the location as a scratch.
3842 //
3843 // These are pseudo-instructions and are lowered to individual MC-insts, so
3844 // no encoding information is necessary.
3845 let Defs =
3846   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3847     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3848   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3849                                NoItinerary,
3850                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3851                            Requires<[IsARM, HasVFP2]>;
3852 }
3853
3854 let Defs =
3855   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3856   hasSideEffects = 1, isBarrier = 1 in {
3857   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3858                                    NoItinerary,
3859                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3860                                 Requires<[IsARM, NoVFP]>;
3861 }
3862
3863 // FIXME: Non-Darwin version(s)
3864 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3865     Defs = [ R7, LR, SP ] in {
3866 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3867                              NoItinerary,
3868                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3869                                 Requires<[IsARM, IsDarwin]>;
3870 }
3871
3872 // eh.sjlj.dispatchsetup pseudo-instruction.
3873 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3874 // handled when the pseudo is expanded (which happens before any passes
3875 // that need the instruction size).
3876 let isBarrier = 1, hasSideEffects = 1 in
3877 def Int_eh_sjlj_dispatchsetup :
3878  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3879             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3880               Requires<[IsDarwin]>;
3881
3882 //===----------------------------------------------------------------------===//
3883 // Non-Instruction Patterns
3884 //
3885
3886 // ARMv4 indirect branch using (MOVr PC, dst)
3887 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
3888   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
3889                     Size4Bytes, IIC_Br, [(brind GPR:$dst)],
3890                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
3891                   Requires<[IsARM, NoV4T]>;
3892
3893 // Large immediate handling.
3894
3895 // 32-bit immediate using two piece so_imms or movw + movt.
3896 // This is a single pseudo instruction, the benefit is that it can be remat'd
3897 // as a single unit instead of having to handle reg inputs.
3898 // FIXME: Remove this when we can do generalized remat.
3899 let isReMaterializable = 1, isMoveImm = 1 in
3900 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3901                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3902                            Requires<[IsARM]>;
3903
3904 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3905 // It also makes it possible to rematerialize the instructions.
3906 // FIXME: Remove this when we can do generalized remat and when machine licm
3907 // can properly the instructions.
3908 let isReMaterializable = 1 in {
3909 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3910                               IIC_iMOVix2addpc,
3911                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3912                         Requires<[IsARM, UseMovt]>;
3913
3914 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3915                              IIC_iMOVix2,
3916                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3917                         Requires<[IsARM, UseMovt]>;
3918
3919 let AddedComplexity = 10 in
3920 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3921                                 IIC_iMOVix2ld,
3922                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3923                     Requires<[IsARM, UseMovt]>;
3924 } // isReMaterializable
3925
3926 // ConstantPool, GlobalAddress, and JumpTable
3927 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3928             Requires<[IsARM, DontUseMovt]>;
3929 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3930 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3931             Requires<[IsARM, UseMovt]>;
3932 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3933              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3934
3935 // TODO: add,sub,and, 3-instr forms?
3936
3937 // Tail calls
3938 def : ARMPat<(ARMtcret tcGPR:$dst),
3939           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3940
3941 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3942           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3943
3944 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3945           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3946
3947 def : ARMPat<(ARMtcret tcGPR:$dst),
3948           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3949
3950 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3951           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3952
3953 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3954           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3955
3956 // Direct calls
3957 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3958       Requires<[IsARM, IsNotDarwin]>;
3959 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3960       Requires<[IsARM, IsDarwin]>;
3961
3962 // zextload i1 -> zextload i8
3963 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3964 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3965
3966 // extload -> zextload
3967 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3968 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3969 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3970 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3971
3972 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3973
3974 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3975 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3976
3977 // smul* and smla*
3978 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3979                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3980                  (SMULBB GPR:$a, GPR:$b)>;
3981 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3982                  (SMULBB GPR:$a, GPR:$b)>;
3983 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3984                       (sra GPR:$b, (i32 16))),
3985                  (SMULBT GPR:$a, GPR:$b)>;
3986 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3987                  (SMULBT GPR:$a, GPR:$b)>;
3988 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3989                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3990                  (SMULTB GPR:$a, GPR:$b)>;
3991 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3992                 (SMULTB GPR:$a, GPR:$b)>;
3993 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3994                       (i32 16)),
3995                  (SMULWB GPR:$a, GPR:$b)>;
3996 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3997                  (SMULWB GPR:$a, GPR:$b)>;
3998
3999 def : ARMV5TEPat<(add GPR:$acc,
4000                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4001                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4002                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4003 def : ARMV5TEPat<(add GPR:$acc,
4004                       (mul sext_16_node:$a, sext_16_node:$b)),
4005                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4006 def : ARMV5TEPat<(add GPR:$acc,
4007                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4008                            (sra GPR:$b, (i32 16)))),
4009                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4010 def : ARMV5TEPat<(add GPR:$acc,
4011                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4012                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4013 def : ARMV5TEPat<(add GPR:$acc,
4014                       (mul (sra GPR:$a, (i32 16)),
4015                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4016                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4017 def : ARMV5TEPat<(add GPR:$acc,
4018                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4019                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4020 def : ARMV5TEPat<(add GPR:$acc,
4021                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4022                            (i32 16))),
4023                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4024 def : ARMV5TEPat<(add GPR:$acc,
4025                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4026                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4027
4028
4029 // Pre-v7 uses MCR for synchronization barriers.
4030 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4031          Requires<[IsARM, HasV6]>;
4032
4033
4034 //===----------------------------------------------------------------------===//
4035 // Thumb Support
4036 //
4037
4038 include "ARMInstrThumb.td"
4039
4040 //===----------------------------------------------------------------------===//
4041 // Thumb2 Support
4042 //
4043
4044 include "ARMInstrThumb2.td"
4045
4046 //===----------------------------------------------------------------------===//
4047 // Floating Point Support
4048 //
4049
4050 include "ARMInstrVFP.td"
4051
4052 //===----------------------------------------------------------------------===//
4053 // Advanced SIMD (NEON) Support
4054 //
4055
4056 include "ARMInstrNEON.td"
4057