lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  48
  49 // Node definitions.
  50 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  51 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  52
  53 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  54                               [SDNPHasChain, SDNPOutFlag]>;
  55 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  56                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  57
  58 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  61                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  62 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  63                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  64
  65 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  66                               [SDNPHasChain, SDNPOptInFlag]>;
  67
  68 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  69                               [SDNPInFlag]>;
  70 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  71                               [SDNPInFlag]>;
  72
  73 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  74                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  75
  76 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  77                               [SDNPHasChain]>;
  78 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  79                               [SDNPHasChain]>;
  80
  81 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  82                               [SDNPOutFlag]>;
  83
  84 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  85                               [SDNPOutFlag,SDNPCommutative]>;
  86
  87 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  88
  89 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  90 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  91 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  92
  93 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  94 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  95
  96 //===----------------------------------------------------------------------===//
  97 // ARM Instruction Predicate Definitions.
  98 //
  99 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 100 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 101 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 102 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 103 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 104 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 105 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 106 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 107 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 108 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 109 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 110 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 111 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 112 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 113 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 114 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 115 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 116 def CarryDefIsUnused : Predicate<"!N.getNode()->hasAnyUseOfValue(1)">;
 117 def CarryDefIsUsed   : Predicate<"N.getNode()->hasAnyUseOfValue(1)">;
 118
 119 //===----------------------------------------------------------------------===//
 120 // ARM Flag Definitions.
 121
 122 class RegConstraint<string C> {
 123   string Constraints = C;
 124 }
 125
 126 //===----------------------------------------------------------------------===//
 127 //  ARM specific transformation functions and pattern fragments.
 128 //
 129
 130 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 131 // so_imm_neg def below.
 132 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 133   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 134 }]>;
 135
 136 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 137 // so_imm_not def below.
 138 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 140 }]>;
 141
 142 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 143 def rot_imm : PatLeaf<(i32 imm), [{
 144   int32_t v = (int32_t)N->getZExtValue();
 145   return v == 8 || v == 16 || v == 24;
 146 }]>;
 147
 148 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 149 def imm1_15 : PatLeaf<(i32 imm), [{
 150   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 151 }]>;
 152
 153 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 154 def imm16_31 : PatLeaf<(i32 imm), [{
 155   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 156 }]>;
 157
 158 def so_imm_neg :
 159   PatLeaf<(imm), [{
 160     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 161   }], so_imm_neg_XFORM>;
 162
 163 def so_imm_not :
 164   PatLeaf<(imm), [{
 165     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 166   }], so_imm_not_XFORM>;
 167
 168 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 169 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 170   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 171 }]>;
 172
 173 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 174 /// e.g., 0xf000ffff
 175 def bf_inv_mask_imm : Operand<i32>,
 176                       PatLeaf<(imm), [{
 177   uint32_t v = (uint32_t)N->getZExtValue();
 178   if (v == 0xffffffff)
 179     return 0;
 180   // there can be 1's on either or both "outsides", all the "inside"
 181   // bits must be 0's
 182   unsigned int lsb = 0, msb = 31;
 183   while (v & (1 << msb)) --msb;
 184   while (v & (1 << lsb)) ++lsb;
 185   for (unsigned int i = lsb; i <= msb; ++i) {
 186     if (v & (1 << i))
 187       return 0;
 188   }
 189   return 1;
 190 }] > {
 191   let PrintMethod = "printBitfieldInvMaskImmOperand";
 192 }
 193
 194 /// Split a 32-bit immediate into two 16 bit parts.
 195 def lo16 : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 197                                    MVT::i32);
 198 }]>;
 199
 200 def hi16 : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 202 }]>;
 203
 204 def lo16AllZero : PatLeaf<(i32 imm), [{
 205   // Returns true if all low 16-bits are 0.
 206   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 207   }], hi16>;
 208
 209 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 210 /// [0.65535].
 211 def imm0_65535 : PatLeaf<(i32 imm), [{
 212   return (uint32_t)N->getZExtValue() < 65536;
 213 }]>;
 214
 215 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 216 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 217
 218 //===----------------------------------------------------------------------===//
 219 // Operand Definitions.
 220 //
 221
 222 // Branch target.
 223 def brtarget : Operand<OtherVT>;
 224
 225 // A list of registers separated by comma. Used by load/store multiple.
 226 def reglist : Operand<i32> {
 227   let PrintMethod = "printRegisterList";
 228 }
 229
 230 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 231 def cpinst_operand : Operand<i32> {
 232   let PrintMethod = "printCPInstOperand";
 233 }
 234
 235 def jtblock_operand : Operand<i32> {
 236   let PrintMethod = "printJTBlockOperand";
 237 }
 238 def jt2block_operand : Operand<i32> {
 239   let PrintMethod = "printJT2BlockOperand";
 240 }
 241
 242 // Local PC labels.
 243 def pclabel : Operand<i32> {
 244   let PrintMethod = "printPCLabel";
 245 }
 246
 247 // shifter_operand operands: so_reg and so_imm.
 248 def so_reg : Operand<i32>,    // reg reg imm
 249             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 250                             [shl,srl,sra,rotr]> {
 251   let PrintMethod = "printSORegOperand";
 252   let MIOperandInfo = (ops GPR, GPR, i32imm);
 253 }
 254
 255 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 256 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 257 // represented in the imm field in the same 12-bit form that they are encoded
 258 // into so_imm instructions: the 8-bit immediate is the least significant bits
 259 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 260 def so_imm : Operand<i32>,
 261              PatLeaf<(imm), [{
 262       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 263     }]> {
 264   let PrintMethod = "printSOImmOperand";
 265 }
 266
 267 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 268 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 269 // get the first/second pieces.
 270 def so_imm2part : Operand<i32>,
 271                   PatLeaf<(imm), [{
 272       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 273     }]> {
 274   let PrintMethod = "printSOImm2PartOperand";
 275 }
 276
 277 def so_imm2part_1 : SDNodeXForm<imm, [{
 278   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 279   return CurDAG->getTargetConstant(V, MVT::i32);
 280 }]>;
 281
 282 def so_imm2part_2 : SDNodeXForm<imm, [{
 283   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 284   return CurDAG->getTargetConstant(V, MVT::i32);
 285 }]>;
 286
 287 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 288 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 289   return (int32_t)N->getZExtValue() < 32;
 290 }]>;
 291
 292 // Define ARM specific addressing modes.
 293
 294 // addrmode2 := reg +/- reg shop imm
 295 // addrmode2 := reg +/- imm12
 296 //
 297 def addrmode2 : Operand<i32>,
 298                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 299   let PrintMethod = "printAddrMode2Operand";
 300   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 301 }
 302
 303 def am2offset : Operand<i32>,
 304                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 305   let PrintMethod = "printAddrMode2OffsetOperand";
 306   let MIOperandInfo = (ops GPR, i32imm);
 307 }
 308
 309 // addrmode3 := reg +/- reg
 310 // addrmode3 := reg +/- imm8
 311 //
 312 def addrmode3 : Operand<i32>,
 313                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 314   let PrintMethod = "printAddrMode3Operand";
 315   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 316 }
 317
 318 def am3offset : Operand<i32>,
 319                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 320   let PrintMethod = "printAddrMode3OffsetOperand";
 321   let MIOperandInfo = (ops GPR, i32imm);
 322 }
 323
 324 // addrmode4 := reg, <mode|W>
 325 //
 326 def addrmode4 : Operand<i32>,
 327                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 328   let PrintMethod = "printAddrMode4Operand";
 329   let MIOperandInfo = (ops GPR, i32imm);
 330 }
 331
 332 // addrmode5 := reg +/- imm8*4
 333 //
 334 def addrmode5 : Operand<i32>,
 335                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 336   let PrintMethod = "printAddrMode5Operand";
 337   let MIOperandInfo = (ops GPR, i32imm);
 338 }
 339
 340 // addrmode6 := reg with optional writeback
 341 //
 342 def addrmode6 : Operand<i32>,
 343                 ComplexPattern<i32, 4, "SelectAddrMode6", []> {
 344   let PrintMethod = "printAddrMode6Operand";
 345   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm, i32imm);
 346 }
 347
 348 // addrmodepc := pc + reg
 349 //
 350 def addrmodepc : Operand<i32>,
 351                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 352   let PrintMethod = "printAddrModePCOperand";
 353   let MIOperandInfo = (ops GPR, i32imm);
 354 }
 355
 356 def nohash_imm : Operand<i32> {
 357   let PrintMethod = "printNoHashImmediate";
 358 }
 359
 360 //===----------------------------------------------------------------------===//
 361
 362 include "ARMInstrFormats.td"
 363
 364 //===----------------------------------------------------------------------===//
 365 // Multiclass helpers...
 366 //
 367
 368 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 369 /// binop that produces a value.
 370 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 371                         bit Commutable = 0> {
 372   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 373                IIC_iALUi, opc, "\t$dst, $a, $b",
 374                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 375     let Inst{25} = 1;
 376   }
 377   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 378                IIC_iALUr, opc, "\t$dst, $a, $b",
 379                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 380     let Inst{11-4} = 0b00000000;
 381     let Inst{25} = 0;
 382     let isCommutable = Commutable;
 383   }
 384   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 385                IIC_iALUsr, opc, "\t$dst, $a, $b",
 386                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 387     let Inst{25} = 0;
 388   }
 389 }
 390
 391 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 392 /// instruction modifies the CPSR register.
 393 let Defs = [CPSR] in {
 394 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 395                          bit Commutable = 0> {
 396   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 397                IIC_iALUi, opc, "\t$dst, $a, $b",
 398                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 399     let Inst{20} = 1;
 400     let Inst{25} = 1;
 401   }
 402   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 403                IIC_iALUr, opc, "\t$dst, $a, $b",
 404                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 405     let isCommutable = Commutable;
 406     let Inst{11-4} = 0b00000000;
 407     let Inst{20} = 1;
 408     let Inst{25} = 0;
 409   }
 410   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 411                IIC_iALUsr, opc, "\t$dst, $a, $b",
 412                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 413     let Inst{20} = 1;
 414     let Inst{25} = 0;
 415   }
 416 }
 417 }
 418
 419 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 420 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 421 /// a explicit result, only implicitly set CPSR.
 422 let Defs = [CPSR] in {
 423 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 424                        bit Commutable = 0> {
 425   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 426                opc, "\t$a, $b",
 427                [(opnode GPR:$a, so_imm:$b)]> {
 428     let Inst{20} = 1;
 429     let Inst{25} = 1;
 430   }
 431   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 432                opc, "\t$a, $b",
 433                [(opnode GPR:$a, GPR:$b)]> {
 434     let Inst{11-4} = 0b00000000;
 435     let Inst{20} = 1;
 436     let Inst{25} = 0;
 437     let isCommutable = Commutable;
 438   }
 439   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 440                opc, "\t$a, $b",
 441                [(opnode GPR:$a, so_reg:$b)]> {
 442     let Inst{20} = 1;
 443     let Inst{25} = 0;
 444   }
 445 }
 446 }
 447
 448 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 449 /// register and one whose operand is a register rotated by 8/16/24.
 450 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 451 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 452   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 453                  IIC_iUNAr, opc, "\t$dst, $src",
 454                  [(set GPR:$dst, (opnode GPR:$src))]>,
 455               Requires<[IsARM, HasV6]> {
 456     let Inst{11-10} = 0b00;
 457     let Inst{19-16} = 0b1111;
 458   }
 459   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 460                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 461                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 462               Requires<[IsARM, HasV6]> {
 463     let Inst{19-16} = 0b1111;
 464   }
 465 }
 466
 467 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 468 /// register and one whose operand is a register rotated by 8/16/24.
 469 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 470   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 471                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 472                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 473                Requires<[IsARM, HasV6]> {
 474     let Inst{11-10} = 0b00;
 475   }
 476   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 477                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 478                   [(set GPR:$dst, (opnode GPR:$LHS,
 479                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 480                   Requires<[IsARM, HasV6]>;
 481 }
 482
 483 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 484 let Uses = [CPSR] in {
 485 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 486                              bit Commutable = 0> {
 487   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 488                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 489                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 490                Requires<[IsARM, CarryDefIsUnused]> {
 491     let Inst{25} = 1;
 492   }
 493   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 494                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 495                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 496                Requires<[IsARM, CarryDefIsUnused]> {
 497     let isCommutable = Commutable;
 498     let Inst{11-4} = 0b00000000;
 499     let Inst{25} = 0;
 500   }
 501   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 502                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 503                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 504                Requires<[IsARM, CarryDefIsUnused]> {
 505     let Inst{25} = 0;
 506   }
 507 }
 508 // Carry setting variants
 509 let Defs = [CPSR] in {
 510 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 511                              bit Commutable = 0> {
 512   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 513                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 514                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 515                Requires<[IsARM, CarryDefIsUsed]> {
 516     let Defs = [CPSR];
 517     let Inst{20} = 1;
 518     let Inst{25} = 1;
 519   }
 520   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 521                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 522                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 523                Requires<[IsARM, CarryDefIsUsed]> {
 524     let Defs = [CPSR];
 525     let Inst{11-4} = 0b00000000;
 526     let Inst{20} = 1;
 527     let Inst{25} = 0;
 528   }
 529   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 530                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 531                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 532                Requires<[IsARM, CarryDefIsUsed]> {
 533     let Defs = [CPSR];
 534     let Inst{20} = 1;
 535     let Inst{25} = 0;
 536   }
 537 }
 538 }
 539 }
 540
 541 //===----------------------------------------------------------------------===//
 542 // Instructions
 543 //===----------------------------------------------------------------------===//
 544
 545 //===----------------------------------------------------------------------===//
 546 //  Miscellaneous Instructions.
 547 //
 548
 549 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 550 /// the function.  The first operand is the ID# for this instruction, the second
 551 /// is the index into the MachineConstantPool that this is, the third is the
 552 /// size in bytes of this constant pool entry.
 553 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 554 def CONSTPOOL_ENTRY :
 555 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 556                     i32imm:$size), NoItinerary,
 557            "${instid:label} ${cpidx:cpentry}", []>;
 558
 559 let Defs = [SP], Uses = [SP] in {
 560 def ADJCALLSTACKUP :
 561 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 562            "@ ADJCALLSTACKUP $amt1",
 563            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 564
 565 def ADJCALLSTACKDOWN :
 566 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 567            "@ ADJCALLSTACKDOWN $amt",
 568            [(ARMcallseq_start timm:$amt)]>;
 569 }
 570
 571 def DWARF_LOC :
 572 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file), NoItinerary,
 573            ".loc $file, $line, $col",
 574            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 575
 576
 577 // Address computation and loads and stores in PIC mode.
 578 let isNotDuplicable = 1 in {
 579 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 580                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 581                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 582
 583 let AddedComplexity = 10 in {
 584 let canFoldAsLoad = 1 in
 585 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 586                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 587                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 588
 589 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 590                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}h\t$dst, $addr",
 591                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 592
 593 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 594                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}b\t$dst, $addr",
 595                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 596
 597 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 598                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sh\t$dst, $addr",
 599                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 600
 601 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 602                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sb\t$dst, $addr",
 603                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 604 }
 605 let AddedComplexity = 10 in {
 606 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 607                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 608                [(store GPR:$src, addrmodepc:$addr)]>;
 609
 610 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 611                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}h\t$src, $addr",
 612                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 613
 614 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 615                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}b\t$src, $addr",
 616                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 617 }
 618 } // isNotDuplicable = 1
 619
 620
 621 // LEApcrel - Load a pc-relative address into a register without offending the
 622 // assembler.
 623 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 624                     Pseudo, IIC_iALUi,
 625            !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 626                                  "${:private}PCRELL${:uid}+8))\n"),
 627                       !strconcat("${:private}PCRELL${:uid}:\n\t",
 628                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 629                    []>;
 630
 631 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 632                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 633           Pseudo, IIC_iALUi,
 634    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 635                          "(${label}_${id}-(",
 636                                   "${:private}PCRELL${:uid}+8))\n"),
 637                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 638                                   "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 639                    []> {
 640     let Inst{25} = 1;
 641 }
 642
 643 //===----------------------------------------------------------------------===//
 644 //  Control Flow Instructions.
 645 //
 646
 647 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 648   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 649                   "bx", "\tlr", [(ARMretflag)]> {
 650   let Inst{3-0}   = 0b1110;
 651   let Inst{7-4}   = 0b0001;
 652   let Inst{19-8}  = 0b111111111111;
 653   let Inst{27-20} = 0b00010010;
 654 }
 655
 656 // Indirect branches
 657 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 658   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 659                   [(brind GPR:$dst)]> {
 660     let Inst{7-4}   = 0b0001;
 661     let Inst{19-8}  = 0b111111111111;
 662     let Inst{27-20} = 0b00010010;
 663     let Inst{31-28} = 0b1110;
 664   }
 665 }
 666
 667 // FIXME: remove when we have a way to marking a MI with these properties.
 668 // FIXME: Should pc be an implicit operand like PICADD, etc?
 669 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 670     hasExtraDefRegAllocReq = 1 in
 671   def LDM_RET : AXI4ld<(outs),
 672                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 673                     LdStMulFrm, IIC_Br, "ldm${addr:submode}${p}\t$addr, $wb",
 674                     []>;
 675
 676 // On non-Darwin platforms R9 is callee-saved.
 677 let isCall = 1,
 678   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 679           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 680           D16, D17, D18, D19, D20, D21, D22, D23,
 681           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 682   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 683                 IIC_Br, "bl\t${func:call}",
 684                 [(ARMcall tglobaladdr:$func)]>,
 685             Requires<[IsARM, IsNotDarwin]> {
 686     let Inst{31-28} = 0b1110;
 687   }
 688
 689   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 690                    IIC_Br, "bl", "\t${func:call}",
 691                    [(ARMcall_pred tglobaladdr:$func)]>,
 692                 Requires<[IsARM, IsNotDarwin]>;
 693
 694   // ARMv5T and above
 695   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 696                 IIC_Br, "blx\t$func",
 697                 [(ARMcall GPR:$func)]>,
 698             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 699     let Inst{7-4}   = 0b0011;
 700     let Inst{19-8}  = 0b111111111111;
 701     let Inst{27-20} = 0b00010010;
 702   }
 703
 704   // ARMv4T
 705   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 706                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 707                   [(ARMcall_nolink GPR:$func)]>,
 708            Requires<[IsARM, IsNotDarwin]> {
 709     let Inst{7-4}   = 0b0001;
 710     let Inst{19-8}  = 0b111111111111;
 711     let Inst{27-20} = 0b00010010;
 712   }
 713 }
 714
 715 // On Darwin R9 is call-clobbered.
 716 let isCall = 1,
 717   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 718           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 719           D16, D17, D18, D19, D20, D21, D22, D23,
 720           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 721   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 722                 IIC_Br, "bl\t${func:call}",
 723                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 724     let Inst{31-28} = 0b1110;
 725   }
 726
 727   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 728                    IIC_Br, "bl", "\t${func:call}",
 729                    [(ARMcall_pred tglobaladdr:$func)]>,
 730                   Requires<[IsARM, IsDarwin]>;
 731
 732   // ARMv5T and above
 733   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 734                 IIC_Br, "blx\t$func",
 735                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 736     let Inst{7-4}   = 0b0011;
 737     let Inst{19-8}  = 0b111111111111;
 738     let Inst{27-20} = 0b00010010;
 739   }
 740
 741   // ARMv4T
 742   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 743                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 744                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 745     let Inst{7-4}   = 0b0001;
 746     let Inst{19-8}  = 0b111111111111;
 747     let Inst{27-20} = 0b00010010;
 748   }
 749 }
 750
 751 let isBranch = 1, isTerminator = 1 in {
 752   // B is "predicable" since it can be xformed into a Bcc.
 753   let isBarrier = 1 in {
 754     let isPredicable = 1 in
 755     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 756                 "b\t$target", [(br bb:$target)]>;
 757
 758   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 759   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 760                     IIC_Br, "mov\tpc, $target \n$jt",
 761                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 762     let Inst{20}    = 0; // S Bit
 763     let Inst{24-21} = 0b1101;
 764     let Inst{27-25} = 0b000;
 765   }
 766   def BR_JTm : JTI<(outs),
 767                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 768                    IIC_Br, "ldr\tpc, $target \n$jt",
 769                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 770                      imm:$id)]> {
 771     let Inst{20}    = 1; // L bit
 772     let Inst{21}    = 0; // W bit
 773     let Inst{22}    = 0; // B bit
 774     let Inst{24}    = 1; // P bit
 775     let Inst{27-25} = 0b011;
 776   }
 777   def BR_JTadd : JTI<(outs),
 778                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 779                     IIC_Br, "add\tpc, $target, $idx \n$jt",
 780                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 781                       imm:$id)]> {
 782     let Inst{20}    = 0; // S bit
 783     let Inst{24-21} = 0b0100;
 784     let Inst{27-25} = 0b000;
 785   }
 786   } // isNotDuplicable = 1, isIndirectBranch = 1
 787   } // isBarrier = 1
 788
 789   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 790   // a two-value operand where a dag node expects two operands. :(
 791   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 792                IIC_Br, "b", "\t$target",
 793                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 794 }
 795
 796 //===----------------------------------------------------------------------===//
 797 //  Load / store Instructions.
 798 //
 799
 800 // Load
 801 let canFoldAsLoad = 1, isReMaterializable = 1 in
 802 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 803                "ldr", "\t$dst, $addr",
 804                [(set GPR:$dst, (load addrmode2:$addr))]>;
 805
 806 // Special LDR for loads from non-pc-relative constpools.
 807 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 808 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 809                  "ldr", "\t$dst, $addr", []>;
 810
 811 // Loads with zero extension
 812 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 813                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
 814                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 815
 816 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 817                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
 818                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 819
 820 // Loads with sign extension
 821 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 822                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
 823                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 824
 825 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 826                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
 827                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 828
 829 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 830 // Load doubleword
 831 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 832                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
 833                  []>, Requires<[IsARM, HasV5TE]>;
 834
 835 // Indexed loads
 836 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 837                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 838                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 839
 840 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 841                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 842                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 843
 844 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 845                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 846                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 847
 848 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 849                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 850                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 851
 852 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 853                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 854                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 855
 856 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 857                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 858                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 859
 860 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 861                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 862                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 863
 864 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 865                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 866                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 867
 868 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 869                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 870                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 871
 872 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 873                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 874                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 875 }
 876
 877 // Store
 878 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 879                "str", "\t$src, $addr",
 880                [(store GPR:$src, addrmode2:$addr)]>;
 881
 882 // Stores with truncate
 883 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
 884                "strh", "\t$src, $addr",
 885                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 886
 887 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 888                "strb", "\t$src, $addr",
 889                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 890
 891 // Store doubleword
 892 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 893 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 894                StMiscFrm, IIC_iStorer,
 895                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
 896
 897 // Indexed stores
 898 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 899                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 900                      StFrm, IIC_iStoreru,
 901                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
 902                     [(set GPR:$base_wb,
 903                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 904
 905 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 906                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 907                      StFrm, IIC_iStoreru,
 908                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
 909                     [(set GPR:$base_wb,
 910                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 911
 912 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 913                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 914                      StMiscFrm, IIC_iStoreru,
 915                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
 916                     [(set GPR:$base_wb,
 917                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 918
 919 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 920                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 921                      StMiscFrm, IIC_iStoreru,
 922                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
 923                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 924                                          GPR:$base, am3offset:$offset))]>;
 925
 926 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 927                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 928                      StFrm, IIC_iStoreru,
 929                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
 930                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 931                                          GPR:$base, am2offset:$offset))]>;
 932
 933 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 934                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 935                      StFrm, IIC_iStoreru,
 936                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
 937                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 938                                          GPR:$base, am2offset:$offset))]>;
 939
 940 //===----------------------------------------------------------------------===//
 941 //  Load / store multiple Instructions.
 942 //
 943
 944 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 945 def LDM : AXI4ld<(outs),
 946                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 947                LdStMulFrm, IIC_iLoadm, "ldm${addr:submode}${p}\t$addr, $wb",
 948                []>;
 949
 950 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 951 def STM : AXI4st<(outs),
 952                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 953                LdStMulFrm, IIC_iStorem, "stm${addr:submode}${p}\t$addr, $wb",
 954                []>;
 955
 956 //===----------------------------------------------------------------------===//
 957 //  Move Instructions.
 958 //
 959
 960 let neverHasSideEffects = 1 in
 961 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
 962                 "mov", "\t$dst, $src", []>, UnaryDP {
 963   let Inst{11-4} = 0b00000000;
 964   let Inst{25} = 0;
 965 }
 966
 967 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
 968                 DPSoRegFrm, IIC_iMOVsr,
 969                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
 970   let Inst{25} = 0;
 971 }
 972
 973 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 974 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
 975                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
 976   let Inst{25} = 1;
 977 }
 978
 979 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 980 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
 981                  DPFrm, IIC_iMOVi,
 982                  "movw", "\t$dst, $src",
 983                  [(set GPR:$dst, imm0_65535:$src)]>,
 984                  Requires<[IsARM, HasV6T2]> {
 985   let Inst{20} = 0;
 986   let Inst{25} = 1;
 987 }
 988
 989 let Constraints = "$src = $dst" in
 990 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
 991                   DPFrm, IIC_iMOVi,
 992                   "movt", "\t$dst, $imm",
 993                   [(set GPR:$dst,
 994                         (or (and GPR:$src, 0xffff),
 995                             lo16AllZero:$imm))]>, UnaryDP,
 996                   Requires<[IsARM, HasV6T2]> {
 997   let Inst{20} = 0;
 998   let Inst{25} = 1;
 999 }
1000
1001 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1002       Requires<[IsARM, HasV6T2]>;
1003
1004 let Uses = [CPSR] in
1005 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1006                  "mov", "\t$dst, $src, rrx",
1007                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1008
1009 // These aren't really mov instructions, but we have to define them this way
1010 // due to flag operands.
1011
1012 let Defs = [CPSR] in {
1013 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1014                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1015                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1016 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1017                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1018                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1019 }
1020
1021 //===----------------------------------------------------------------------===//
1022 //  Extend Instructions.
1023 //
1024
1025 // Sign extenders
1026
1027 defm SXTB  : AI_unary_rrot<0b01101010,
1028                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1029 defm SXTH  : AI_unary_rrot<0b01101011,
1030                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1031
1032 defm SXTAB : AI_bin_rrot<0b01101010,
1033                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1034 defm SXTAH : AI_bin_rrot<0b01101011,
1035                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1036
1037 // TODO: SXT(A){B|H}16
1038
1039 // Zero extenders
1040
1041 let AddedComplexity = 16 in {
1042 defm UXTB   : AI_unary_rrot<0b01101110,
1043                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1044 defm UXTH   : AI_unary_rrot<0b01101111,
1045                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1046 defm UXTB16 : AI_unary_rrot<0b01101100,
1047                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1048
1049 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1050                (UXTB16r_rot GPR:$Src, 24)>;
1051 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1052                (UXTB16r_rot GPR:$Src, 8)>;
1053
1054 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1055                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1056 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1057                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1058 }
1059
1060 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1061 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1062
1063 // TODO: UXT(A){B|H}16
1064
1065 def SBFX  : I<(outs GPR:$dst),
1066               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1067                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1068                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1069                Requires<[IsARM, HasV6T2]> {
1070   let Inst{27-21} = 0b0111101;
1071   let Inst{6-4}   = 0b101;
1072 }
1073
1074 def UBFX  : I<(outs GPR:$dst),
1075               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1076                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1077                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1078                Requires<[IsARM, HasV6T2]> {
1079   let Inst{27-21} = 0b0111111;
1080   let Inst{6-4}   = 0b101;
1081 }
1082
1083 //===----------------------------------------------------------------------===//
1084 //  Arithmetic Instructions.
1085 //
1086
1087 defm ADD  : AsI1_bin_irs<0b0100, "add",
1088                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1089 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1090                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1091
1092 // ADD and SUB with 's' bit set.
1093 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1094                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1095 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1096                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1097
1098 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1099                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1100 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1101                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1102 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1103                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1104 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1105                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1106
1107 // These don't define reg/reg forms, because they are handled above.
1108 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1109                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1110                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1111     let Inst{25} = 1;
1112 }
1113
1114 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1115                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1116                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1117     let Inst{25} = 0;
1118 }
1119
1120 // RSB with 's' bit set.
1121 let Defs = [CPSR] in {
1122 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1123                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1124                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1125     let Inst{20} = 1;
1126     let Inst{25} = 1;
1127 }
1128 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1129                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1130                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1131     let Inst{20} = 1;
1132     let Inst{25} = 0;
1133 }
1134 }
1135
1136 let Uses = [CPSR] in {
1137 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1138                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1139                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1140                  Requires<[IsARM, CarryDefIsUnused]> {
1141     let Inst{25} = 1;
1142 }
1143 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1144                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1145                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1146                  Requires<[IsARM, CarryDefIsUnused]> {
1147     let Inst{25} = 0;
1148 }
1149 }
1150
1151 // FIXME: Allow these to be predicated.
1152 let Defs = [CPSR], Uses = [CPSR] in {
1153 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1154                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1155                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1156                   Requires<[IsARM, CarryDefIsUnused]> {
1157     let Inst{20} = 1;
1158     let Inst{25} = 1;
1159 }
1160 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1161                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1162                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1163                   Requires<[IsARM, CarryDefIsUnused]> {
1164     let Inst{20} = 1;
1165     let Inst{25} = 0;
1166 }
1167 }
1168
1169 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1170 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1171              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1172
1173 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1174 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1175 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1176 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1177
1178 // Note: These are implemented in C++ code, because they have to generate
1179 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1180 // cannot produce.
1181 // (mul X, 2^n+1) -> (add (X << n), X)
1182 // (mul X, 2^n-1) -> (rsb X, (X << n))
1183
1184
1185 //===----------------------------------------------------------------------===//
1186 //  Bitwise Instructions.
1187 //
1188
1189 defm AND   : AsI1_bin_irs<0b0000, "and",
1190                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1191 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1192                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1193 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1194                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1195 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1196                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1197
1198 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1199                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1200                "bfc", "\t$dst, $imm", "$src = $dst",
1201                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1202                Requires<[IsARM, HasV6T2]> {
1203   let Inst{27-21} = 0b0111110;
1204   let Inst{6-0}   = 0b0011111;
1205 }
1206
1207 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1208                   "mvn", "\t$dst, $src",
1209                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1210   let Inst{11-4} = 0b00000000;
1211 }
1212 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1213                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1214                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
1215 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1216 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1217                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1218                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1219     let Inst{25} = 1;
1220 }
1221
1222 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1223              (BICri GPR:$src, so_imm_not:$imm)>;
1224
1225 //===----------------------------------------------------------------------===//
1226 //  Multiply Instructions.
1227 //
1228
1229 let isCommutable = 1 in
1230 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1231                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1232                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1233
1234 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1235                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1236                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1237
1238 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1239                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1240                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1241                    Requires<[IsARM, HasV6T2]>;
1242
1243 // Extra precision multiplies with low / high results
1244 let neverHasSideEffects = 1 in {
1245 let isCommutable = 1 in {
1246 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1247                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1248                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1249
1250 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1251                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1252                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1253 }
1254
1255 // Multiply + accumulate
1256 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1257                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1258                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1259
1260 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1261                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1262                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1263
1264 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1265                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1266                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1267                     Requires<[IsARM, HasV6]>;
1268 } // neverHasSideEffects
1269
1270 // Most significant word multiply
1271 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1272                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1273                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1274             Requires<[IsARM, HasV6]> {
1275   let Inst{7-4}   = 0b0001;
1276   let Inst{15-12} = 0b1111;
1277 }
1278
1279 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1280                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1281                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1282             Requires<[IsARM, HasV6]> {
1283   let Inst{7-4}   = 0b0001;
1284 }
1285
1286
1287 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1288                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1289                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1290             Requires<[IsARM, HasV6]> {
1291   let Inst{7-4}   = 0b1101;
1292 }
1293
1294 multiclass AI_smul<string opc, PatFrag opnode> {
1295   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1296               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1297               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1298                                       (sext_inreg GPR:$b, i16)))]>,
1299            Requires<[IsARM, HasV5TE]> {
1300              let Inst{5} = 0;
1301              let Inst{6} = 0;
1302            }
1303
1304   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1305               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1306               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1307                                       (sra GPR:$b, (i32 16))))]>,
1308            Requires<[IsARM, HasV5TE]> {
1309              let Inst{5} = 0;
1310              let Inst{6} = 1;
1311            }
1312
1313   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1314               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1315               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1316                                       (sext_inreg GPR:$b, i16)))]>,
1317            Requires<[IsARM, HasV5TE]> {
1318              let Inst{5} = 1;
1319              let Inst{6} = 0;
1320            }
1321
1322   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1323               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1324               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1325                                       (sra GPR:$b, (i32 16))))]>,
1326             Requires<[IsARM, HasV5TE]> {
1327              let Inst{5} = 1;
1328              let Inst{6} = 1;
1329            }
1330
1331   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1332               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1333               [(set GPR:$dst, (sra (opnode GPR:$a,
1334                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1335            Requires<[IsARM, HasV5TE]> {
1336              let Inst{5} = 1;
1337              let Inst{6} = 0;
1338            }
1339
1340   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1341               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1342               [(set GPR:$dst, (sra (opnode GPR:$a,
1343                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1344             Requires<[IsARM, HasV5TE]> {
1345              let Inst{5} = 1;
1346              let Inst{6} = 1;
1347            }
1348 }
1349
1350
1351 multiclass AI_smla<string opc, PatFrag opnode> {
1352   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1353               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1354               [(set GPR:$dst, (add GPR:$acc,
1355                                (opnode (sext_inreg GPR:$a, i16),
1356                                        (sext_inreg GPR:$b, i16))))]>,
1357            Requires<[IsARM, HasV5TE]> {
1358              let Inst{5} = 0;
1359              let Inst{6} = 0;
1360            }
1361
1362   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1363               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1364               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1365                                                      (sra GPR:$b, (i32 16)))))]>,
1366            Requires<[IsARM, HasV5TE]> {
1367              let Inst{5} = 0;
1368              let Inst{6} = 1;
1369            }
1370
1371   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1372               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1373               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1374                                                  (sext_inreg GPR:$b, i16))))]>,
1375            Requires<[IsARM, HasV5TE]> {
1376              let Inst{5} = 1;
1377              let Inst{6} = 0;
1378            }
1379
1380   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1381               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1382              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1383                                                     (sra GPR:$b, (i32 16)))))]>,
1384             Requires<[IsARM, HasV5TE]> {
1385              let Inst{5} = 1;
1386              let Inst{6} = 1;
1387            }
1388
1389   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1390               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1391               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1392                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1393            Requires<[IsARM, HasV5TE]> {
1394              let Inst{5} = 0;
1395              let Inst{6} = 0;
1396            }
1397
1398   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1399               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1400               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1401                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1402             Requires<[IsARM, HasV5TE]> {
1403              let Inst{5} = 0;
1404              let Inst{6} = 1;
1405            }
1406 }
1407
1408 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1409 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1410
1411 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1412 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1413
1414 //===----------------------------------------------------------------------===//
1415 //  Misc. Arithmetic Instructions.
1416 //
1417
1418 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1419               "clz", "\t$dst, $src",
1420               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1421   let Inst{7-4}   = 0b0001;
1422   let Inst{11-8}  = 0b1111;
1423   let Inst{19-16} = 0b1111;
1424 }
1425
1426 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1427               "rev", "\t$dst, $src",
1428               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1429   let Inst{7-4}   = 0b0011;
1430   let Inst{11-8}  = 0b1111;
1431   let Inst{19-16} = 0b1111;
1432 }
1433
1434 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1435                "rev16", "\t$dst, $src",
1436                [(set GPR:$dst,
1437                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1438                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1439                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1440                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1441                Requires<[IsARM, HasV6]> {
1442   let Inst{7-4}   = 0b1011;
1443   let Inst{11-8}  = 0b1111;
1444   let Inst{19-16} = 0b1111;
1445 }
1446
1447 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1448                "revsh", "\t$dst, $src",
1449                [(set GPR:$dst,
1450                   (sext_inreg
1451                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1452                         (shl GPR:$src, (i32 8))), i16))]>,
1453                Requires<[IsARM, HasV6]> {
1454   let Inst{7-4}   = 0b1011;
1455   let Inst{11-8}  = 0b1111;
1456   let Inst{19-16} = 0b1111;
1457 }
1458
1459 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1460                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1461                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, LSL $shamt",
1462                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1463                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1464                                         0xFFFF0000)))]>,
1465                Requires<[IsARM, HasV6]> {
1466   let Inst{6-4} = 0b001;
1467 }
1468
1469 // Alternate cases for PKHBT where identities eliminate some nodes.
1470 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1471                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1472 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1473                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1474
1475
1476 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1477                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1478                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, ASR $shamt",
1479                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1480                                    (and (sra GPR:$src2, imm16_31:$shamt),
1481                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1482   let Inst{6-4} = 0b101;
1483 }
1484
1485 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1486 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1487 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1488                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1489 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1490                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1491                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1492
1493 //===----------------------------------------------------------------------===//
1494 //  Comparison Instructions...
1495 //
1496
1497 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1498                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1499 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1500                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1501
1502 // Note that TST/TEQ don't set all the same flags that CMP does!
1503 defm TST  : AI1_cmp_irs<0b1000, "tst",
1504                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1505 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1506                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1507
1508 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1509                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1510 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1511                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1512
1513 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1514              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1515
1516 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1517              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1518
1519
1520 // Conditional moves
1521 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1522 // a two-value operand where a dag node expects two operands. :(
1523 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1524                 IIC_iCMOVr, "mov", "\t$dst, $true",
1525       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1526                 RegConstraint<"$false = $dst">, UnaryDP {
1527   let Inst{11-4} = 0b00000000;
1528   let Inst{25} = 0;
1529 }
1530
1531 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1532                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1533                 "mov", "\t$dst, $true",
1534    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1535                 RegConstraint<"$false = $dst">, UnaryDP {
1536   let Inst{25} = 0;
1537 }
1538
1539 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1540                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1541                 "mov", "\t$dst, $true",
1542    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1543                 RegConstraint<"$false = $dst">, UnaryDP {
1544   let Inst{25} = 1;
1545 }
1546
1547
1548 //===----------------------------------------------------------------------===//
1549 // TLS Instructions
1550 //
1551
1552 // __aeabi_read_tp preserves the registers r1-r3.
1553 let isCall = 1,
1554   Defs = [R0, R12, LR, CPSR] in {
1555   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1556                "bl\t__aeabi_read_tp",
1557                [(set R0, ARMthread_pointer)]>;
1558 }
1559
1560 //===----------------------------------------------------------------------===//
1561 // SJLJ Exception handling intrinsics
1562 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1563 //   address and save #0 in R0 for the non-longjmp case.
1564 //   Since by its nature we may be coming from some other function to get
1565 //   here, and we're using the stack frame for the containing function to
1566 //   save/restore registers, we can't keep anything live in regs across
1567 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1568 //   when we get here from a longjmp(). We force everthing out of registers
1569 //   except for our own input by listing the relevant registers in Defs. By
1570 //   doing so, we also cause the prologue/epilogue code to actively preserve
1571 //   all of the callee-saved resgisters, which is exactly what we want.
1572 let Defs =
1573   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
1574     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1575     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1576     D31 ] in {
1577   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1578                                AddrModeNone, SizeSpecial, IndexModeNone,
1579                                Pseudo, NoItinerary,
1580                                "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
1581                                "add\tr12, pc, #8\n\t"
1582                                "str\tr12, [$src, #+4]\n\t"
1583                                "mov\tr0, #0\n\t"
1584                                "add\tpc, pc, #0\n\t"
1585                                "mov\tr0, #1 @ eh_setjmp end", "",
1586                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1587 }
1588
1589 //===----------------------------------------------------------------------===//
1590 // Non-Instruction Patterns
1591 //
1592
1593 // ConstantPool, GlobalAddress, and JumpTable
1594 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1595 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1596 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1597              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1598
1599 // Large immediate handling.
1600
1601 // Two piece so_imms.
1602 let isReMaterializable = 1 in
1603 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1604                          Pseudo, IIC_iMOVi,
1605                          "mov", "\t$dst, $src",
1606                          [(set GPR:$dst, so_imm2part:$src)]>,
1607                   Requires<[IsARM, NoV6T2]>;
1608
1609 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1610              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1611                     (so_imm2part_2 imm:$RHS))>;
1612 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1613              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1614                     (so_imm2part_2 imm:$RHS))>;
1615 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
1616              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1617                     (so_imm2part_2 imm:$RHS))>;
1618 def : ARMPat<(sub GPR:$LHS, so_imm2part:$RHS),
1619              (SUBri (SUBri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1620                     (so_imm2part_2 imm:$RHS))>;
1621
1622 // 32-bit immediate using movw + movt.
1623 // This is a single pseudo instruction, the benefit is that it can be remat'd
1624 // as a single unit instead of having to handle reg inputs.
1625 // FIXME: Remove this when we can do generalized remat.
1626 let isReMaterializable = 1 in
1627 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
1628                     "movw", "\t$dst, ${src:lo16}\n\tmovt${p} $dst, ${src:hi16}",
1629                      [(set GPR:$dst, (i32 imm:$src))]>,
1630                Requires<[IsARM, HasV6T2]>;
1631
1632 // TODO: add,sub,and, 3-instr forms?
1633
1634
1635 // Direct calls
1636 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1637       Requires<[IsARM, IsNotDarwin]>;
1638 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1639       Requires<[IsARM, IsDarwin]>;
1640
1641 // zextload i1 -> zextload i8
1642 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1643
1644 // extload -> zextload
1645 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1646 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1647 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1648
1649 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1650 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1651
1652 // smul* and smla*
1653 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1654                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1655                  (SMULBB GPR:$a, GPR:$b)>;
1656 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1657                  (SMULBB GPR:$a, GPR:$b)>;
1658 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1659                       (sra GPR:$b, (i32 16))),
1660                  (SMULBT GPR:$a, GPR:$b)>;
1661 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1662                  (SMULBT GPR:$a, GPR:$b)>;
1663 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1664                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1665                  (SMULTB GPR:$a, GPR:$b)>;
1666 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1667                 (SMULTB GPR:$a, GPR:$b)>;
1668 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1669                       (i32 16)),
1670                  (SMULWB GPR:$a, GPR:$b)>;
1671 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1672                  (SMULWB GPR:$a, GPR:$b)>;
1673
1674 def : ARMV5TEPat<(add GPR:$acc,
1675                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1676                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1677                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1678 def : ARMV5TEPat<(add GPR:$acc,
1679                       (mul sext_16_node:$a, sext_16_node:$b)),
1680                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1681 def : ARMV5TEPat<(add GPR:$acc,
1682                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1683                            (sra GPR:$b, (i32 16)))),
1684                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1685 def : ARMV5TEPat<(add GPR:$acc,
1686                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1687                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1688 def : ARMV5TEPat<(add GPR:$acc,
1689                       (mul (sra GPR:$a, (i32 16)),
1690                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1691                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1692 def : ARMV5TEPat<(add GPR:$acc,
1693                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1694                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1695 def : ARMV5TEPat<(add GPR:$acc,
1696                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1697                            (i32 16))),
1698                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1699 def : ARMV5TEPat<(add GPR:$acc,
1700                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1701                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1702
1703 //===----------------------------------------------------------------------===//
1704 // Thumb Support
1705 //
1706
1707 include "ARMInstrThumb.td"
1708
1709 //===----------------------------------------------------------------------===//
1710 // Thumb2 Support
1711 //
1712
1713 include "ARMInstrThumb2.td"
1714
1715 //===----------------------------------------------------------------------===//
1716 // Floating Point Support
1717 //
1718
1719 include "ARMInstrVFP.td"
1720
1721 //===----------------------------------------------------------------------===//
1722 // Advanced SIMD (NEON) Support
1723 //
1724
1725 include "ARMInstrNEON.td"