lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 // Local PC labels.
 337 def pclabel : Operand<i32> {
 338   let PrintMethod = "printPCLabel";
 339 }
 340
 341 def neon_vcvt_imm32 : Operand<i32> {
 342   let EncoderMethod = "getNEONVcvtImm32OpValue";
 343 }
 344
 345 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 346 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 347     int32_t v = (int32_t)N->getZExtValue();
 348     return v == 8 || v == 16 || v == 24; }]> {
 349   let EncoderMethod = "getRotImmOpValue";
 350 }
 351
 352 // shift_imm: An integer that encodes a shift amount and the type of shift
 353 // (currently either asr or lsl) using the same encoding used for the
 354 // immediates in so_reg operands.
 355 def shift_imm : Operand<i32> {
 356   let PrintMethod = "printShiftImmOperand";
 357 }
 358
 359 // shifter_operand operands: so_reg and so_imm.
 360 def so_reg : Operand<i32>,    // reg reg imm
 361              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 362                             [shl,srl,sra,rotr]> {
 363   let EncoderMethod = "getSORegOpValue";
 364   let PrintMethod = "printSORegOperand";
 365   let MIOperandInfo = (ops GPR, GPR, i32imm);
 366 }
 367 def shift_so_reg : Operand<i32>,    // reg reg imm
 368                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 369                                   [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374
 375 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 376 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 377 // represented in the imm field in the same 12-bit form that they are encoded
 378 // into so_imm instructions: the 8-bit immediate is the least significant bits
 379 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 380 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 381   let EncoderMethod = "getSOImmOpValue";
 382   let PrintMethod = "printSOImmOperand";
 383 }
 384
 385 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 386 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 387 // get the first/second pieces.
 388 def so_imm2part : PatLeaf<(imm), [{
 389       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 390 }]>;
 391
 392 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 393 ///
 394 def arm_i32imm : PatLeaf<(imm), [{
 395   if (Subtarget->hasV6T2Ops())
 396     return true;
 397   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 398 }]>;
 399
 400 def so_imm2part_1 : SDNodeXForm<imm, [{
 401   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 402   return CurDAG->getTargetConstant(V, MVT::i32);
 403 }]>;
 404
 405 def so_imm2part_2 : SDNodeXForm<imm, [{
 406   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 407   return CurDAG->getTargetConstant(V, MVT::i32);
 408 }]>;
 409
 410 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 411       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 412     }]> {
 413   let PrintMethod = "printSOImm2PartOperand";
 414 }
 415
 416 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 417   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 418   return CurDAG->getTargetConstant(V, MVT::i32);
 419 }]>;
 420
 421 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 422   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 423   return CurDAG->getTargetConstant(V, MVT::i32);
 424 }]>;
 425
 426 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 427 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 428   return (int32_t)N->getZExtValue() < 32;
 429 }]>;
 430
 431 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 432 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 433   return (int32_t)N->getZExtValue() < 32;
 434 }]> {
 435   let EncoderMethod = "getImmMinusOneOpValue";
 436 }
 437
 438 // For movt/movw - sets the MC Encoder method.
 439 // The imm is split into imm{15-12}, imm{11-0}
 440 //
 441 def movt_imm : Operand<i32> {
 442   let EncoderMethod = "getMovtImmOpValue";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   string EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   string EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 544 // instructions, specifically VLD4-dup.
 545 def addrmode6dup : Operand<i32>,
 546                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 547   let PrintMethod = "printAddrMode6Operand";
 548   let MIOperandInfo = (ops GPR:$addr, i32imm);
 549   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 550 }
 551
 552 // addrmodepc := pc + reg
 553 //
 554 def addrmodepc : Operand<i32>,
 555                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 556   let PrintMethod = "printAddrModePCOperand";
 557   let MIOperandInfo = (ops GPR, i32imm);
 558 }
 559
 560 def nohash_imm : Operand<i32> {
 561   let PrintMethod = "printNoHashImmediate";
 562 }
 563
 564 //===----------------------------------------------------------------------===//
 565
 566 include "ARMInstrFormats.td"
 567
 568 //===----------------------------------------------------------------------===//
 569 // Multiclass helpers...
 570 //
 571
 572 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 573 /// binop that produces a value.
 574 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 575                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 576                         PatFrag opnode, bit Commutable = 0> {
 577   // The register-immediate version is re-materializable. This is useful
 578   // in particular for taking the address of a local.
 579   let isReMaterializable = 1 in {
 580   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 581                iii, opc, "\t$Rd, $Rn, $imm",
 582                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 583     bits<4> Rd;
 584     bits<4> Rn;
 585     bits<12> imm;
 586     let Inst{25} = 1;
 587     let Inst{19-16} = Rn;
 588     let Inst{15-12} = Rd;
 589     let Inst{11-0} = imm;
 590   }
 591   }
 592   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 593                iir, opc, "\t$Rd, $Rn, $Rm",
 594                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 595     bits<4> Rd;
 596     bits<4> Rn;
 597     bits<4> Rm;
 598     let Inst{25} = 0;
 599     let isCommutable = Commutable;
 600     let Inst{19-16} = Rn;
 601     let Inst{15-12} = Rd;
 602     let Inst{11-4} = 0b00000000;
 603     let Inst{3-0} = Rm;
 604   }
 605   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 606                iis, opc, "\t$Rd, $Rn, $shift",
 607                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 608     bits<4> Rd;
 609     bits<4> Rn;
 610     bits<12> shift;
 611     let Inst{25} = 0;
 612     let Inst{19-16} = Rn;
 613     let Inst{15-12} = Rd;
 614     let Inst{11-0} = shift;
 615   }
 616 }
 617
 618 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 619 /// instruction modifies the CPSR register.
 620 let Defs = [CPSR] in {
 621 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 622                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 623                          PatFrag opnode, bit Commutable = 0> {
 624   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 625                iii, opc, "\t$Rd, $Rn, $imm",
 626                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 627     bits<4> Rd;
 628     bits<4> Rn;
 629     bits<12> imm;
 630     let Inst{25} = 1;
 631     let Inst{20} = 1;
 632     let Inst{19-16} = Rn;
 633     let Inst{15-12} = Rd;
 634     let Inst{11-0} = imm;
 635   }
 636   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 637                iir, opc, "\t$Rd, $Rn, $Rm",
 638                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 639     bits<4> Rd;
 640     bits<4> Rn;
 641     bits<4> Rm;
 642     let isCommutable = Commutable;
 643     let Inst{25} = 0;
 644     let Inst{20} = 1;
 645     let Inst{19-16} = Rn;
 646     let Inst{15-12} = Rd;
 647     let Inst{11-4} = 0b00000000;
 648     let Inst{3-0} = Rm;
 649   }
 650   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 651                iis, opc, "\t$Rd, $Rn, $shift",
 652                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 653     bits<4> Rd;
 654     bits<4> Rn;
 655     bits<12> shift;
 656     let Inst{25} = 0;
 657     let Inst{20} = 1;
 658     let Inst{19-16} = Rn;
 659     let Inst{15-12} = Rd;
 660     let Inst{11-0} = shift;
 661   }
 662 }
 663 }
 664
 665 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 666 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 667 /// a explicit result, only implicitly set CPSR.
 668 let isCompare = 1, Defs = [CPSR] in {
 669 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 670                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 671                        PatFrag opnode, bit Commutable = 0> {
 672   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 673                opc, "\t$Rn, $imm",
 674                [(opnode GPR:$Rn, so_imm:$imm)]> {
 675     bits<4> Rn;
 676     bits<12> imm;
 677     let Inst{25} = 1;
 678     let Inst{20} = 1;
 679     let Inst{19-16} = Rn;
 680     let Inst{15-12} = 0b0000;
 681     let Inst{11-0} = imm;
 682   }
 683   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 684                opc, "\t$Rn, $Rm",
 685                [(opnode GPR:$Rn, GPR:$Rm)]> {
 686     bits<4> Rn;
 687     bits<4> Rm;
 688     let isCommutable = Commutable;
 689     let Inst{25} = 0;
 690     let Inst{20} = 1;
 691     let Inst{19-16} = Rn;
 692     let Inst{15-12} = 0b0000;
 693     let Inst{11-4} = 0b00000000;
 694     let Inst{3-0} = Rm;
 695   }
 696   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 697                opc, "\t$Rn, $shift",
 698                [(opnode GPR:$Rn, so_reg:$shift)]> {
 699     bits<4> Rn;
 700     bits<12> shift;
 701     let Inst{25} = 0;
 702     let Inst{20} = 1;
 703     let Inst{19-16} = Rn;
 704     let Inst{15-12} = 0b0000;
 705     let Inst{11-0} = shift;
 706   }
 707 }
 708 }
 709
 710 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 711 /// register and one whose operand is a register rotated by 8/16/24.
 712 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 713 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 714   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 715                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 716                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 717               Requires<[IsARM, HasV6]> {
 718     bits<4> Rd;
 719     bits<4> Rm;
 720     let Inst{19-16} = 0b1111;
 721     let Inst{15-12} = Rd;
 722     let Inst{11-10} = 0b00;
 723     let Inst{3-0}   = Rm;
 724   }
 725   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 726                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 727                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 728               Requires<[IsARM, HasV6]> {
 729     bits<4> Rd;
 730     bits<4> Rm;
 731     bits<2> rot;
 732     let Inst{19-16} = 0b1111;
 733     let Inst{15-12} = Rd;
 734     let Inst{11-10} = rot;
 735     let Inst{3-0}   = Rm;
 736   }
 737 }
 738
 739 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 740   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 741                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 742                  [/* For disassembly only; pattern left blank */]>,
 743               Requires<[IsARM, HasV6]> {
 744     let Inst{19-16} = 0b1111;
 745     let Inst{11-10} = 0b00;
 746   }
 747   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 748                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 749                  [/* For disassembly only; pattern left blank */]>,
 750               Requires<[IsARM, HasV6]> {
 751     bits<2> rot;
 752     let Inst{19-16} = 0b1111;
 753     let Inst{11-10} = rot;
 754   }
 755 }
 756
 757 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 758 /// register and one whose operand is a register rotated by 8/16/24.
 759 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 760   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 761                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 762                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 763                Requires<[IsARM, HasV6]> {
 764     bits<4> Rd;
 765     bits<4> Rm;
 766     bits<4> Rn;
 767     let Inst{19-16} = Rn;
 768     let Inst{15-12} = Rd;
 769     let Inst{11-10} = 0b00;
 770     let Inst{9-4}   = 0b000111;
 771     let Inst{3-0}   = Rm;
 772   }
 773   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 774                                              rot_imm:$rot),
 775                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 776                   [(set GPR:$Rd, (opnode GPR:$Rn,
 777                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 778                   Requires<[IsARM, HasV6]> {
 779     bits<4> Rd;
 780     bits<4> Rm;
 781     bits<4> Rn;
 782     bits<2> rot;
 783     let Inst{19-16} = Rn;
 784     let Inst{15-12} = Rd;
 785     let Inst{11-10} = rot;
 786     let Inst{9-4}   = 0b000111;
 787     let Inst{3-0}   = Rm;
 788   }
 789 }
 790
 791 // For disassembly only.
 792 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 793   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 794                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 795                   [/* For disassembly only; pattern left blank */]>,
 796                Requires<[IsARM, HasV6]> {
 797     let Inst{11-10} = 0b00;
 798   }
 799   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 800                                              rot_imm:$rot),
 801                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 802                   [/* For disassembly only; pattern left blank */]>,
 803                   Requires<[IsARM, HasV6]> {
 804     bits<4> Rn;
 805     bits<2> rot;
 806     let Inst{19-16} = Rn;
 807     let Inst{11-10} = rot;
 808   }
 809 }
 810
 811 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 812 let Uses = [CPSR] in {
 813 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 814                              bit Commutable = 0> {
 815   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 816                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 817                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 818                Requires<[IsARM]> {
 819     bits<4> Rd;
 820     bits<4> Rn;
 821     bits<12> imm;
 822     let Inst{25} = 1;
 823     let Inst{15-12} = Rd;
 824     let Inst{19-16} = Rn;
 825     let Inst{11-0} = imm;
 826   }
 827   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 828                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 829                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 830                Requires<[IsARM]> {
 831     bits<4> Rd;
 832     bits<4> Rn;
 833     bits<4> Rm;
 834     let Inst{11-4} = 0b00000000;
 835     let Inst{25} = 0;
 836     let isCommutable = Commutable;
 837     let Inst{3-0} = Rm;
 838     let Inst{15-12} = Rd;
 839     let Inst{19-16} = Rn;
 840   }
 841   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 842                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 843                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 844                Requires<[IsARM]> {
 845     bits<4> Rd;
 846     bits<4> Rn;
 847     bits<12> shift;
 848     let Inst{25} = 0;
 849     let Inst{11-0} = shift;
 850     let Inst{15-12} = Rd;
 851     let Inst{19-16} = Rn;
 852   }
 853 }
 854 // Carry setting variants
 855 let Defs = [CPSR] in {
 856 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 857                              bit Commutable = 0> {
 858   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 859                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 860                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 861                Requires<[IsARM]> {
 862     bits<4> Rd;
 863     bits<4> Rn;
 864     bits<12> imm;
 865     let Inst{15-12} = Rd;
 866     let Inst{19-16} = Rn;
 867     let Inst{11-0} = imm;
 868     let Inst{20} = 1;
 869     let Inst{25} = 1;
 870   }
 871   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 872                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 873                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 874                Requires<[IsARM]> {
 875     bits<4> Rd;
 876     bits<4> Rn;
 877     bits<4> Rm;
 878     let Inst{11-4} = 0b00000000;
 879     let isCommutable = Commutable;
 880     let Inst{3-0} = Rm;
 881     let Inst{15-12} = Rd;
 882     let Inst{19-16} = Rn;
 883     let Inst{20} = 1;
 884     let Inst{25} = 0;
 885   }
 886   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 887                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 888                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 889                Requires<[IsARM]> {
 890     bits<4> Rd;
 891     bits<4> Rn;
 892     bits<12> shift;
 893     let Inst{11-0} = shift;
 894     let Inst{15-12} = Rd;
 895     let Inst{19-16} = Rn;
 896     let Inst{20} = 1;
 897     let Inst{25} = 0;
 898   }
 899 }
 900 }
 901 }
 902
 903 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 904 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 905            InstrItinClass iir, PatFrag opnode> {
 906   // Note: We use the complex addrmode_imm12 rather than just an input
 907   // GPR and a constrained immediate so that we can use this to match
 908   // frame index references and avoid matching constant pool references.
 909   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 910                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 911                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 912     bits<4>  Rt;
 913     bits<17> addr;
 914     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 915     let Inst{19-16} = addr{16-13};  // Rn
 916     let Inst{15-12} = Rt;
 917     let Inst{11-0}  = addr{11-0};   // imm12
 918   }
 919   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 920                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 921                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 922     bits<4>  Rt;
 923     bits<17> shift;
 924     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 925     let Inst{19-16} = shift{16-13}; // Rn
 926     let Inst{15-12} = Rt;
 927     let Inst{11-0}  = shift{11-0};
 928   }
 929 }
 930 }
 931
 932 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 933            InstrItinClass iir, PatFrag opnode> {
 934   // Note: We use the complex addrmode_imm12 rather than just an input
 935   // GPR and a constrained immediate so that we can use this to match
 936   // frame index references and avoid matching constant pool references.
 937   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 938                    (ins GPR:$Rt, addrmode_imm12:$addr),
 939                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 940                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 941     bits<4> Rt;
 942     bits<17> addr;
 943     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 944     let Inst{19-16} = addr{16-13};  // Rn
 945     let Inst{15-12} = Rt;
 946     let Inst{11-0}  = addr{11-0};   // imm12
 947   }
 948   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 949                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 950                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 951     bits<4> Rt;
 952     bits<17> shift;
 953     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 954     let Inst{19-16} = shift{16-13}; // Rn
 955     let Inst{15-12} = Rt;
 956     let Inst{11-0}  = shift{11-0};
 957   }
 958 }
 959 //===----------------------------------------------------------------------===//
 960 // Instructions
 961 //===----------------------------------------------------------------------===//
 962
 963 //===----------------------------------------------------------------------===//
 964 //  Miscellaneous Instructions.
 965 //
 966
 967 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 968 /// the function.  The first operand is the ID# for this instruction, the second
 969 /// is the index into the MachineConstantPool that this is, the third is the
 970 /// size in bytes of this constant pool entry.
 971 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 972 def CONSTPOOL_ENTRY :
 973 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 974                     i32imm:$size), NoItinerary, []>;
 975
 976 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 977 // from removing one half of the matched pairs. That breaks PEI, which assumes
 978 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 979 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 980 def ADJCALLSTACKUP :
 981 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 982            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 983
 984 def ADJCALLSTACKDOWN :
 985 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 986            [(ARMcallseq_start timm:$amt)]>;
 987 }
 988
 989 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 990              [/* For disassembly only; pattern left blank */]>,
 991           Requires<[IsARM, HasV6T2]> {
 992   let Inst{27-16} = 0b001100100000;
 993   let Inst{15-8} = 0b11110000;
 994   let Inst{7-0} = 0b00000000;
 995 }
 996
 997 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 998              [/* For disassembly only; pattern left blank */]>,
 999           Requires<[IsARM, HasV6T2]> {
1000   let Inst{27-16} = 0b001100100000;
1001   let Inst{15-8} = 0b11110000;
1002   let Inst{7-0} = 0b00000001;
1003 }
1004
1005 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1006              [/* For disassembly only; pattern left blank */]>,
1007           Requires<[IsARM, HasV6T2]> {
1008   let Inst{27-16} = 0b001100100000;
1009   let Inst{15-8} = 0b11110000;
1010   let Inst{7-0} = 0b00000010;
1011 }
1012
1013 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1014              [/* For disassembly only; pattern left blank */]>,
1015           Requires<[IsARM, HasV6T2]> {
1016   let Inst{27-16} = 0b001100100000;
1017   let Inst{15-8} = 0b11110000;
1018   let Inst{7-0} = 0b00000011;
1019 }
1020
1021 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1022              "\t$dst, $a, $b",
1023              [/* For disassembly only; pattern left blank */]>,
1024           Requires<[IsARM, HasV6]> {
1025   bits<4> Rd;
1026   bits<4> Rn;
1027   bits<4> Rm;
1028   let Inst{3-0} = Rm;
1029   let Inst{15-12} = Rd;
1030   let Inst{19-16} = Rn;
1031   let Inst{27-20} = 0b01101000;
1032   let Inst{7-4} = 0b1011;
1033   let Inst{11-8} = 0b1111;
1034 }
1035
1036 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1037              [/* For disassembly only; pattern left blank */]>,
1038           Requires<[IsARM, HasV6T2]> {
1039   let Inst{27-16} = 0b001100100000;
1040   let Inst{15-8} = 0b11110000;
1041   let Inst{7-0} = 0b00000100;
1042 }
1043
1044 // The i32imm operand $val can be used by a debugger to store more information
1045 // about the breakpoint.
1046 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1047               [/* For disassembly only; pattern left blank */]>,
1048            Requires<[IsARM]> {
1049   bits<16> val;
1050   let Inst{3-0} = val{3-0};
1051   let Inst{19-8} = val{15-4};
1052   let Inst{27-20} = 0b00010010;
1053   let Inst{7-4} = 0b0111;
1054 }
1055
1056 // Change Processor State is a system instruction -- for disassembly only.
1057 // The singleton $opt operand contains the following information:
1058 // opt{4-0} = mode from Inst{4-0}
1059 // opt{5} = changemode from Inst{17}
1060 // opt{8-6} = AIF from Inst{8-6}
1061 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1062 // FIXME: Integrated assembler will need these split out.
1063 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1064               [/* For disassembly only; pattern left blank */]>,
1065           Requires<[IsARM]> {
1066   let Inst{31-28} = 0b1111;
1067   let Inst{27-20} = 0b00010000;
1068   let Inst{16} = 0;
1069   let Inst{5} = 0;
1070 }
1071
1072 // Preload signals the memory system of possible future data/instruction access.
1073 // These are for disassembly only.
1074 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1075
1076   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1077                 !strconcat(opc, "\t$addr"),
1078                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1079     bits<4> Rt;
1080     bits<17> addr;
1081     let Inst{31-26} = 0b111101;
1082     let Inst{25} = 0; // 0 for immediate form
1083     let Inst{24} = data;
1084     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1085     let Inst{22} = read;
1086     let Inst{21-20} = 0b01;
1087     let Inst{19-16} = addr{16-13};  // Rn
1088     let Inst{15-12} = Rt;
1089     let Inst{11-0}  = addr{11-0};   // imm12
1090   }
1091
1092   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1093                !strconcat(opc, "\t$shift"),
1094                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1095     bits<4> Rt;
1096     bits<17> shift;
1097     let Inst{31-26} = 0b111101;
1098     let Inst{25} = 1; // 1 for register form
1099     let Inst{24} = data;
1100     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1101     let Inst{22} = read;
1102     let Inst{21-20} = 0b01;
1103     let Inst{19-16} = shift{16-13}; // Rn
1104     let Inst{11-0}  = shift{11-0};
1105   }
1106 }
1107
1108 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1109 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1110 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1111
1112 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1113                  "setend\t$end",
1114                  [/* For disassembly only; pattern left blank */]>,
1115                Requires<[IsARM]> {
1116   bits<1> end;
1117   let Inst{31-10} = 0b1111000100000001000000;
1118   let Inst{9} = end;
1119   let Inst{8-0} = 0;
1120 }
1121
1122 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1123              [/* For disassembly only; pattern left blank */]>,
1124           Requires<[IsARM, HasV7]> {
1125   bits<4> opt;
1126   let Inst{27-4} = 0b001100100000111100001111;
1127   let Inst{3-0} = opt;
1128 }
1129
1130 // A5.4 Permanently UNDEFINED instructions.
1131 let isBarrier = 1, isTerminator = 1 in
1132 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1133                "trap", [(trap)]>,
1134            Requires<[IsARM]> {
1135   let Inst = 0xe7ffdefe;
1136 }
1137
1138 // Address computation and loads and stores in PIC mode.
1139 let isNotDuplicable = 1 in {
1140 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1141                             Size4Bytes, IIC_iALUr,
1142                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1143
1144 let AddedComplexity = 10 in {
1145 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1146                             Size4Bytes, IIC_iLoad_r,
1147                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1148
1149 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1150                             Size4Bytes, IIC_iLoad_bh_r,
1151                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1152
1153 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1154                             Size4Bytes, IIC_iLoad_bh_r,
1155                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1156
1157 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1158                             Size4Bytes, IIC_iLoad_bh_r,
1159                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1160
1161 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1162                             Size4Bytes, IIC_iLoad_bh_r,
1163                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1164 }
1165 let AddedComplexity = 10 in {
1166 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1167       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1168
1169 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1170       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1171
1172 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1173       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1174 }
1175 } // isNotDuplicable = 1
1176
1177
1178 // LEApcrel - Load a pc-relative address into a register without offending the
1179 // assembler.
1180 let neverHasSideEffects = 1, isReMaterializable = 1 in
1181 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1182 // both of these as pseudo-instructions that get expanded to it.
1183 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1184                     MiscFrm, IIC_iALUi,
1185                     "adr${p}\t$Rd, #$label", []>;
1186
1187 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1188                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1189                       MiscFrm, IIC_iALUi,
1190                       "adr${p}\t$Rd, #${label}_${id}", []> {
1191   bits<4> p;
1192   bits<4> Rd;
1193   let Inst{31-28} = p;
1194   let Inst{27-25} = 0b001;
1195   let Inst{20} = 0;
1196   let Inst{19-16} = 0b1111;
1197   let Inst{15-12} = Rd;
1198   // FIXME: Add label encoding/fixup
1199 }
1200
1201 //===----------------------------------------------------------------------===//
1202 //  Control Flow Instructions.
1203 //
1204
1205 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1206   // ARMV4T and above
1207   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1208                   "bx", "\tlr", [(ARMretflag)]>,
1209                Requires<[IsARM, HasV4T]> {
1210     let Inst{27-0}  = 0b0001001011111111111100011110;
1211   }
1212
1213   // ARMV4 only
1214   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1215                   "mov", "\tpc, lr", [(ARMretflag)]>,
1216                Requires<[IsARM, NoV4T]> {
1217     let Inst{27-0} = 0b0001101000001111000000001110;
1218   }
1219 }
1220
1221 // Indirect branches
1222 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1223   // ARMV4T and above
1224   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1225                   [(brind GPR:$dst)]>,
1226               Requires<[IsARM, HasV4T]> {
1227     bits<4> dst;
1228     let Inst{31-4} = 0b1110000100101111111111110001;
1229     let Inst{3-0}  = dst;
1230   }
1231
1232   // ARMV4 only
1233   // FIXME: This should be a pseudo.
1234   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1235                   [(brind GPR:$dst)]>,
1236               Requires<[IsARM, NoV4T]> {
1237     bits<4> dst;
1238     let Inst{31-4} = 0b1110000110100000111100000000;
1239     let Inst{3-0}   = dst;
1240   }
1241 }
1242
1243 // All calls clobber the non-callee saved registers. SP is marked as
1244 // a use to prevent stack-pointer assignments that appear immediately
1245 // before calls from potentially appearing dead.
1246 let isCall = 1,
1247   // On non-Darwin platforms R9 is callee-saved.
1248   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1249           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1250           D16, D17, D18, D19, D20, D21, D22, D23,
1251           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1252   Uses = [SP] in {
1253   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1254                 IIC_Br, "bl\t$func",
1255                 [(ARMcall tglobaladdr:$func)]>,
1256             Requires<[IsARM, IsNotDarwin]> {
1257     let Inst{31-28} = 0b1110;
1258     bits<24> func;
1259     let Inst{23-0} = func;
1260   }
1261
1262   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1263                    IIC_Br, "bl", "\t$func",
1264                    [(ARMcall_pred tglobaladdr:$func)]>,
1265                 Requires<[IsARM, IsNotDarwin]> {
1266     bits<24> func;
1267     let Inst{23-0} = func;
1268   }
1269
1270   // ARMv5T and above
1271   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1272                 IIC_Br, "blx\t$func",
1273                 [(ARMcall GPR:$func)]>,
1274             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1275     bits<4> func;
1276     let Inst{31-4} = 0b1110000100101111111111110011;
1277     let Inst{3-0}   = func;
1278   }
1279
1280   // ARMv4T
1281   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1282   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1283                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1284                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1285
1286   // ARMv4
1287   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1288                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1289                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1290 }
1291
1292 let isCall = 1,
1293   // On Darwin R9 is call-clobbered.
1294   // R7 is marked as a use to prevent frame-pointer assignments from being
1295   // moved above / below calls.
1296   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1297           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1298           D16, D17, D18, D19, D20, D21, D22, D23,
1299           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1300   Uses = [R7, SP] in {
1301   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1302                 IIC_Br, "bl\t$func",
1303                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1304     let Inst{31-28} = 0b1110;
1305     bits<24> func;
1306     let Inst{23-0} = func;
1307   }
1308
1309   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1310                    IIC_Br, "bl", "\t$func",
1311                    [(ARMcall_pred tglobaladdr:$func)]>,
1312                   Requires<[IsARM, IsDarwin]> {
1313     bits<24> func;
1314     let Inst{23-0} = func;
1315   }
1316
1317   // ARMv5T and above
1318   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1319                 IIC_Br, "blx\t$func",
1320                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1321     bits<4> func;
1322     let Inst{31-4} = 0b1110000100101111111111110011;
1323     let Inst{3-0}   = func;
1324   }
1325
1326   // ARMv4T
1327   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1328   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1329                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1330                   Requires<[IsARM, HasV4T, IsDarwin]>;
1331
1332   // ARMv4
1333   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1334                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1335                   Requires<[IsARM, NoV4T, IsDarwin]>;
1336 }
1337
1338 // Tail calls.
1339
1340 // FIXME: These should probably be xformed into the non-TC versions of the
1341 // instructions as part of MC lowering.
1342 // FIXME: These seem to be used for both Thumb and ARM instruction selection.
1343 // Thumb should have its own version since the instruction is actually
1344 // different, even though the mnemonic is the same.
1345 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1346   // Darwin versions.
1347   let Defs = [R0, R1, R2, R3, R9, R12,
1348               D0, D1, D2, D3, D4, D5, D6, D7,
1349               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1350               D27, D28, D29, D30, D31, PC],
1351       Uses = [SP] in {
1352     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1353                        IIC_Br, []>, Requires<[IsDarwin]>;
1354
1355     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1356                        IIC_Br, []>, Requires<[IsDarwin]>;
1357
1358     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1359                    IIC_Br, "b\t$dst  @ TAILCALL",
1360                    []>, Requires<[IsARM, IsDarwin]>;
1361
1362     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1363                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1364                    []>, Requires<[IsThumb, IsDarwin]>;
1365
1366     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1367                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1368                    []>, Requires<[IsDarwin]> {
1369       bits<4> dst;
1370       let Inst{31-4} = 0b1110000100101111111111110001;
1371       let Inst{3-0}  = dst;
1372     }
1373   }
1374
1375   // Non-Darwin versions (the difference is R9).
1376   let Defs = [R0, R1, R2, R3, R12,
1377               D0, D1, D2, D3, D4, D5, D6, D7,
1378               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1379               D27, D28, D29, D30, D31, PC],
1380       Uses = [SP] in {
1381     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1382                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1383
1384     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1385                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1386
1387     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1388                    IIC_Br, "b\t$dst  @ TAILCALL",
1389                    []>, Requires<[IsARM, IsNotDarwin]>;
1390
1391     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1392                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1393                    []>, Requires<[IsThumb, IsNotDarwin]>;
1394
1395     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1396                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1397                    []>, Requires<[IsNotDarwin]> {
1398       bits<4> dst;
1399       let Inst{31-4} = 0b1110000100101111111111110001;
1400       let Inst{3-0}  = dst;
1401     }
1402   }
1403 }
1404
1405 let isBranch = 1, isTerminator = 1 in {
1406   // B is "predicable" since it can be xformed into a Bcc.
1407   let isBarrier = 1 in {
1408     let isPredicable = 1 in
1409     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1410                 "b\t$target", [(br bb:$target)]> {
1411       bits<24> target;
1412       let Inst{31-28} = 0b1110;
1413       let Inst{23-0} = target;
1414     }
1415
1416     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1417     def BR_JTr : ARMPseudoInst<(outs),
1418                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1419                       SizeSpecial, IIC_Br,
1420                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1421     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1422     // into i12 and rs suffixed versions.
1423     def BR_JTm : ARMPseudoInst<(outs),
1424                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1425                      SizeSpecial, IIC_Br,
1426                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1427                        imm:$id)]>;
1428     def BR_JTadd : ARMPseudoInst<(outs),
1429                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1430                    SizeSpecial, IIC_Br,
1431                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1432                      imm:$id)]>;
1433     } // isNotDuplicable = 1, isIndirectBranch = 1
1434   } // isBarrier = 1
1435
1436   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1437   // a two-value operand where a dag node expects two operands. :(
1438   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1439                IIC_Br, "b", "\t$target",
1440                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1441     bits<24> target;
1442     let Inst{23-0} = target;
1443   }
1444 }
1445
1446 // Branch and Exchange Jazelle -- for disassembly only
1447 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1448               [/* For disassembly only; pattern left blank */]> {
1449   let Inst{23-20} = 0b0010;
1450   //let Inst{19-8} = 0xfff;
1451   let Inst{7-4} = 0b0010;
1452 }
1453
1454 // Secure Monitor Call is a system instruction -- for disassembly only
1455 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1456               [/* For disassembly only; pattern left blank */]> {
1457   bits<4> opt;
1458   let Inst{23-4} = 0b01100000000000000111;
1459   let Inst{3-0} = opt;
1460 }
1461
1462 // Supervisor Call (Software Interrupt) -- for disassembly only
1463 let isCall = 1, Uses = [SP] in {
1464 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1465               [/* For disassembly only; pattern left blank */]> {
1466   bits<24> svc;
1467   let Inst{23-0} = svc;
1468 }
1469 }
1470
1471 // Store Return State is a system instruction -- for disassembly only
1472 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1473 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1474                 NoItinerary, "srs${amode}\tsp!, $mode",
1475                 [/* For disassembly only; pattern left blank */]> {
1476   let Inst{31-28} = 0b1111;
1477   let Inst{22-20} = 0b110; // W = 1
1478 }
1479
1480 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1481                 NoItinerary, "srs${amode}\tsp, $mode",
1482                 [/* For disassembly only; pattern left blank */]> {
1483   let Inst{31-28} = 0b1111;
1484   let Inst{22-20} = 0b100; // W = 0
1485 }
1486
1487 // Return From Exception is a system instruction -- for disassembly only
1488 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1489                 NoItinerary, "rfe${amode}\t$base!",
1490                 [/* For disassembly only; pattern left blank */]> {
1491   let Inst{31-28} = 0b1111;
1492   let Inst{22-20} = 0b011; // W = 1
1493 }
1494
1495 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1496                 NoItinerary, "rfe${amode}\t$base",
1497                 [/* For disassembly only; pattern left blank */]> {
1498   let Inst{31-28} = 0b1111;
1499   let Inst{22-20} = 0b001; // W = 0
1500 }
1501 } // isCodeGenOnly = 1
1502
1503 //===----------------------------------------------------------------------===//
1504 //  Load / store Instructions.
1505 //
1506
1507 // Load
1508
1509
1510 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1511                     UnOpFrag<(load node:$Src)>>;
1512 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1513                     UnOpFrag<(zextloadi8 node:$Src)>>;
1514 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1515                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1516 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1517                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1518
1519 // Special LDR for loads from non-pc-relative constpools.
1520 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1521     isReMaterializable = 1 in
1522 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1523                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1524                  []> {
1525   bits<4> Rt;
1526   bits<17> addr;
1527   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1528   let Inst{19-16} = 0b1111;
1529   let Inst{15-12} = Rt;
1530   let Inst{11-0}  = addr{11-0};   // imm12
1531 }
1532
1533 // Loads with zero extension
1534 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1535                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1536                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1537
1538 // Loads with sign extension
1539 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1540                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1541                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1542
1543 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1544                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1545                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1546
1547 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1548     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1549 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1550 //        how to represent that such that tblgen is happy and we don't
1551 //        mark this codegen only?
1552 // Load doubleword
1553 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1554                  (ins addrmode3:$addr), LdMiscFrm,
1555                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1556                  []>, Requires<[IsARM, HasV5TE]>;
1557 }
1558
1559 // Indexed loads
1560 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1561   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1562                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1563                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1564     // {17-14}  Rn
1565     // {13}     1 == Rm, 0 == imm12
1566     // {12}     isAdd
1567     // {11-0}   imm12/Rm
1568     bits<18> addr;
1569     let Inst{25} = addr{13};
1570     let Inst{23} = addr{12};
1571     let Inst{19-16} = addr{17-14};
1572     let Inst{11-0} = addr{11-0};
1573   }
1574   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1575                       (ins GPR:$Rn, am2offset:$offset),
1576                       IndexModePost, LdFrm, itin,
1577                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1578     // {13}     1 == Rm, 0 == imm12
1579     // {12}     isAdd
1580     // {11-0}   imm12/Rm
1581     bits<14> offset;
1582     bits<4> Rn;
1583     let Inst{25} = offset{13};
1584     let Inst{23} = offset{12};
1585     let Inst{19-16} = Rn;
1586     let Inst{11-0} = offset{11-0};
1587   }
1588 }
1589
1590 let mayLoad = 1, neverHasSideEffects = 1 in {
1591 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1592 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1593 }
1594
1595 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1596   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1597                         (ins addrmode3:$addr), IndexModePre,
1598                         LdMiscFrm, itin,
1599                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1600     bits<14> addr;
1601     let Inst{23}    = addr{8};      // U bit
1602     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1603     let Inst{19-16} = addr{12-9};   // Rn
1604     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1605     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1606   }
1607   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1608                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1609                         LdMiscFrm, itin,
1610                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1611     bits<10> offset;
1612     bits<4> Rn;
1613     let Inst{23}    = offset{8};      // U bit
1614     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1615     let Inst{19-16} = Rn;
1616     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1617     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1618   }
1619 }
1620
1621 let mayLoad = 1, neverHasSideEffects = 1 in {
1622 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1623 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1624 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1625 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1626 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1627 } // mayLoad = 1, neverHasSideEffects = 1
1628
1629 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1630 let mayLoad = 1, neverHasSideEffects = 1 in {
1631 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1632                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1633                    LdFrm, IIC_iLoad_ru,
1634                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1635   let Inst{21} = 1; // overwrite
1636 }
1637 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1638                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1639                   LdFrm, IIC_iLoad_bh_ru,
1640                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1641   let Inst{21} = 1; // overwrite
1642 }
1643 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1644                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1645                  LdMiscFrm, IIC_iLoad_bh_ru,
1646                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1647   let Inst{21} = 1; // overwrite
1648 }
1649 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1650                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1651                  LdMiscFrm, IIC_iLoad_bh_ru,
1652                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1653   let Inst{21} = 1; // overwrite
1654 }
1655 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1656                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1657                  LdMiscFrm, IIC_iLoad_bh_ru,
1658                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1659   let Inst{21} = 1; // overwrite
1660 }
1661 }
1662
1663 // Store
1664
1665 // Stores with truncate
1666 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1667                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1668                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1669
1670 // Store doubleword
1671 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1672     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1673 def STRD : AI3str<0b1111, (outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1674                StMiscFrm, IIC_iStore_d_r,
1675                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1676
1677 // Indexed stores
1678 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1679                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1680                      IndexModePre, StFrm, IIC_iStore_ru,
1681                      "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1682                      [(set GPR:$Rn_wb,
1683                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1684
1685 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1686                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1687                      IndexModePost, StFrm, IIC_iStore_ru,
1688                      "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1689                      [(set GPR:$Rn_wb,
1690                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1691
1692 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1693                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1694                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1695                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1696                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1697                                         GPR:$Rn, am2offset:$offset))]>;
1698 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1699                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1700                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1701                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1702                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1703                                         GPR:$Rn, am2offset:$offset))]>;
1704
1705 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1706                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1707                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1708                      "strh", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1709                      [(set GPR:$Rn_wb,
1710                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1711
1712 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1713                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1714                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1715                      "strh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1716                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1717                                         GPR:$Rn, am3offset:$offset))]>;
1718
1719 // For disassembly only
1720 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1721                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1722                      StMiscFrm, IIC_iStore_d_ru,
1723                      "strd", "\t$src1, $src2, [$base, $offset]!",
1724                      "$base = $base_wb", []>;
1725
1726 // For disassembly only
1727 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1728                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1729                      StMiscFrm, IIC_iStore_d_ru,
1730                      "strd", "\t$src1, $src2, [$base], $offset",
1731                      "$base = $base_wb", []>;
1732
1733 // STRT, STRBT, and STRHT are for disassembly only.
1734
1735 def STRT : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1736                     (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1737                     IndexModeNone, StFrm, IIC_iStore_ru,
1738                     "strt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1739                     [/* For disassembly only; pattern left blank */]> {
1740   let Inst{21} = 1; // overwrite
1741 }
1742
1743 def STRBT : AI2stridx<1, 0, (outs GPR:$Rn_wb),
1744                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1745                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1746                      "strbt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1747                      [/* For disassembly only; pattern left blank */]> {
1748   let Inst{21} = 1; // overwrite
1749 }
1750
1751 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1752                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1753                     StMiscFrm, IIC_iStore_bh_ru,
1754                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1755                     [/* For disassembly only; pattern left blank */]> {
1756   let Inst{21} = 1; // overwrite
1757 }
1758
1759 //===----------------------------------------------------------------------===//
1760 //  Load / store multiple Instructions.
1761 //
1762
1763 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1764                          InstrItinClass itin, InstrItinClass itin_upd> {
1765   def IA :
1766     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1767          IndexModeNone, f, itin,
1768          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1769     let Inst{24-23} = 0b01;       // Increment After
1770     let Inst{21}    = 0;          // No writeback
1771     let Inst{20}    = L_bit;
1772   }
1773   def IA_UPD :
1774     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1775          IndexModeUpd, f, itin_upd,
1776          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1777     let Inst{24-23} = 0b01;       // Increment After
1778     let Inst{21}    = 1;          // Writeback
1779     let Inst{20}    = L_bit;
1780   }
1781   def DA :
1782     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1783          IndexModeNone, f, itin,
1784          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1785     let Inst{24-23} = 0b00;       // Decrement After
1786     let Inst{21}    = 0;          // No writeback
1787     let Inst{20}    = L_bit;
1788   }
1789   def DA_UPD :
1790     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1791          IndexModeUpd, f, itin_upd,
1792          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1793     let Inst{24-23} = 0b00;       // Decrement After
1794     let Inst{21}    = 1;          // Writeback
1795     let Inst{20}    = L_bit;
1796   }
1797   def DB :
1798     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1799          IndexModeNone, f, itin,
1800          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1801     let Inst{24-23} = 0b10;       // Decrement Before
1802     let Inst{21}    = 0;          // No writeback
1803     let Inst{20}    = L_bit;
1804   }
1805   def DB_UPD :
1806     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1807          IndexModeUpd, f, itin_upd,
1808          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1809     let Inst{24-23} = 0b10;       // Decrement Before
1810     let Inst{21}    = 1;          // Writeback
1811     let Inst{20}    = L_bit;
1812   }
1813   def IB :
1814     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1815          IndexModeNone, f, itin,
1816          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1817     let Inst{24-23} = 0b11;       // Increment Before
1818     let Inst{21}    = 0;          // No writeback
1819     let Inst{20}    = L_bit;
1820   }
1821   def IB_UPD :
1822     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1823          IndexModeUpd, f, itin_upd,
1824          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1825     let Inst{24-23} = 0b11;       // Increment Before
1826     let Inst{21}    = 1;          // Writeback
1827     let Inst{20}    = L_bit;
1828   }
1829 }
1830
1831 let neverHasSideEffects = 1 in {
1832
1833 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1834 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1835
1836 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1837 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1838
1839 } // neverHasSideEffects
1840
1841 // Load / Store Multiple Mnemnoic Aliases
1842 def : MnemonicAlias<"ldm", "ldmia">;
1843 def : MnemonicAlias<"stm", "stmia">;
1844
1845 // FIXME: remove when we have a way to marking a MI with these properties.
1846 // FIXME: Should pc be an implicit operand like PICADD, etc?
1847 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1848     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1849 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1850                                       reglist:$regs, variable_ops),
1851                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1852                      "ldmia${p}\t$Rn!, $regs",
1853                      "$Rn = $wb", []> {
1854   let Inst{24-23} = 0b01;       // Increment After
1855   let Inst{21}    = 1;          // Writeback
1856   let Inst{20}    = 1;          // Load
1857 }
1858
1859 //===----------------------------------------------------------------------===//
1860 //  Move Instructions.
1861 //
1862
1863 let neverHasSideEffects = 1 in
1864 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1865                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1866   bits<4> Rd;
1867   bits<4> Rm;
1868
1869   let Inst{11-4} = 0b00000000;
1870   let Inst{25} = 0;
1871   let Inst{3-0} = Rm;
1872   let Inst{15-12} = Rd;
1873 }
1874
1875 // A version for the smaller set of tail call registers.
1876 let neverHasSideEffects = 1 in
1877 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1878                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1879   bits<4> Rd;
1880   bits<4> Rm;
1881
1882   let Inst{11-4} = 0b00000000;
1883   let Inst{25} = 0;
1884   let Inst{3-0} = Rm;
1885   let Inst{15-12} = Rd;
1886 }
1887
1888 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1889                 DPSoRegFrm, IIC_iMOVsr,
1890                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1891                 UnaryDP {
1892   bits<4> Rd;
1893   bits<12> src;
1894   let Inst{15-12} = Rd;
1895   let Inst{11-0} = src;
1896   let Inst{25} = 0;
1897 }
1898
1899 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1900 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1901                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1902   bits<4> Rd;
1903   bits<12> imm;
1904   let Inst{25} = 1;
1905   let Inst{15-12} = Rd;
1906   let Inst{19-16} = 0b0000;
1907   let Inst{11-0} = imm;
1908 }
1909
1910 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1911 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins movt_imm:$imm),
1912                  DPFrm, IIC_iMOVi,
1913                  "movw", "\t$Rd, $imm",
1914                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1915                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1916   bits<4> Rd;
1917   bits<16> imm;
1918   let Inst{15-12} = Rd;
1919   let Inst{11-0}  = imm{11-0};
1920   let Inst{19-16} = imm{15-12};
1921   let Inst{20} = 0;
1922   let Inst{25} = 1;
1923 }
1924
1925 let Constraints = "$src = $Rd" in
1926 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, movt_imm:$imm),
1927                   DPFrm, IIC_iMOVi,
1928                   "movt", "\t$Rd, $imm",
1929                   [(set GPR:$Rd,
1930                         (or (and GPR:$src, 0xffff),
1931                             lo16AllZero:$imm))]>, UnaryDP,
1932                   Requires<[IsARM, HasV6T2]> {
1933   bits<4> Rd;
1934   bits<16> imm;
1935   let Inst{15-12} = Rd;
1936   let Inst{11-0}  = imm{11-0};
1937   let Inst{19-16} = imm{15-12};
1938   let Inst{20} = 0;
1939   let Inst{25} = 1;
1940 }
1941
1942 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1943       Requires<[IsARM, HasV6T2]>;
1944
1945 let Uses = [CPSR] in
1946 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
1947                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1948                     Requires<[IsARM]>;
1949
1950 // These aren't really mov instructions, but we have to define them this way
1951 // due to flag operands.
1952
1953 let Defs = [CPSR] in {
1954 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1955                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1956                       Requires<[IsARM]>;
1957 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1958                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1959                       Requires<[IsARM]>;
1960 }
1961
1962 //===----------------------------------------------------------------------===//
1963 //  Extend Instructions.
1964 //
1965
1966 // Sign extenders
1967
1968 defm SXTB  : AI_ext_rrot<0b01101010,
1969                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1970 defm SXTH  : AI_ext_rrot<0b01101011,
1971                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1972
1973 defm SXTAB : AI_exta_rrot<0b01101010,
1974                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1975 defm SXTAH : AI_exta_rrot<0b01101011,
1976                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1977
1978 // For disassembly only
1979 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1980
1981 // For disassembly only
1982 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1983
1984 // Zero extenders
1985
1986 let AddedComplexity = 16 in {
1987 defm UXTB   : AI_ext_rrot<0b01101110,
1988                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1989 defm UXTH   : AI_ext_rrot<0b01101111,
1990                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1991 defm UXTB16 : AI_ext_rrot<0b01101100,
1992                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1993
1994 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1995 //        The transformation should probably be done as a combiner action
1996 //        instead so we can include a check for masking back in the upper
1997 //        eight bits of the source into the lower eight bits of the result.
1998 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1999 //               (UXTB16r_rot GPR:$Src, 24)>;
2000 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2001                (UXTB16r_rot GPR:$Src, 8)>;
2002
2003 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2004                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2005 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2006                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2007 }
2008
2009 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2010 // For disassembly only
2011 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2012
2013
2014 def SBFX  : I<(outs GPR:$Rd),
2015               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2016                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2017                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2018                Requires<[IsARM, HasV6T2]> {
2019   bits<4> Rd;
2020   bits<4> Rn;
2021   bits<5> lsb;
2022   bits<5> width;
2023   let Inst{27-21} = 0b0111101;
2024   let Inst{6-4}   = 0b101;
2025   let Inst{20-16} = width;
2026   let Inst{15-12} = Rd;
2027   let Inst{11-7}  = lsb;
2028   let Inst{3-0}   = Rn;
2029 }
2030
2031 def UBFX  : I<(outs GPR:$Rd),
2032               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2033                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2034                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2035                Requires<[IsARM, HasV6T2]> {
2036   bits<4> Rd;
2037   bits<4> Rn;
2038   bits<5> lsb;
2039   bits<5> width;
2040   let Inst{27-21} = 0b0111111;
2041   let Inst{6-4}   = 0b101;
2042   let Inst{20-16} = width;
2043   let Inst{15-12} = Rd;
2044   let Inst{11-7}  = lsb;
2045   let Inst{3-0}   = Rn;
2046 }
2047
2048 //===----------------------------------------------------------------------===//
2049 //  Arithmetic Instructions.
2050 //
2051
2052 defm ADD  : AsI1_bin_irs<0b0100, "add",
2053                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2054                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2055 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2056                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2057                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2058
2059 // ADD and SUB with 's' bit set.
2060 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2061                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2062                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2063 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2064                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2065                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2066
2067 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2068                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2069 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2070                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2071 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2072                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2073 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2074                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2075
2076 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2077                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2078                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2079   bits<4> Rd;
2080   bits<4> Rn;
2081   bits<12> imm;
2082   let Inst{25} = 1;
2083   let Inst{15-12} = Rd;
2084   let Inst{19-16} = Rn;
2085   let Inst{11-0} = imm;
2086 }
2087
2088 // The reg/reg form is only defined for the disassembler; for codegen it is
2089 // equivalent to SUBrr.
2090 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2091                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2092                  [/* For disassembly only; pattern left blank */]> {
2093   bits<4> Rd;
2094   bits<4> Rn;
2095   bits<4> Rm;
2096   let Inst{11-4} = 0b00000000;
2097   let Inst{25} = 0;
2098   let Inst{3-0} = Rm;
2099   let Inst{15-12} = Rd;
2100   let Inst{19-16} = Rn;
2101 }
2102
2103 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2104                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2105                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2106   bits<4> Rd;
2107   bits<4> Rn;
2108   bits<12> shift;
2109   let Inst{25} = 0;
2110   let Inst{11-0} = shift;
2111   let Inst{15-12} = Rd;
2112   let Inst{19-16} = Rn;
2113 }
2114
2115 // RSB with 's' bit set.
2116 let Defs = [CPSR] in {
2117 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2118                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2119                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2120   bits<4> Rd;
2121   bits<4> Rn;
2122   bits<12> imm;
2123   let Inst{25} = 1;
2124   let Inst{20} = 1;
2125   let Inst{15-12} = Rd;
2126   let Inst{19-16} = Rn;
2127   let Inst{11-0} = imm;
2128 }
2129 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2130                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2131                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2132   bits<4> Rd;
2133   bits<4> Rn;
2134   bits<12> shift;
2135   let Inst{25} = 0;
2136   let Inst{20} = 1;
2137   let Inst{11-0} = shift;
2138   let Inst{15-12} = Rd;
2139   let Inst{19-16} = Rn;
2140 }
2141 }
2142
2143 let Uses = [CPSR] in {
2144 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2145                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2146                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2147                  Requires<[IsARM]> {
2148   bits<4> Rd;
2149   bits<4> Rn;
2150   bits<12> imm;
2151   let Inst{25} = 1;
2152   let Inst{15-12} = Rd;
2153   let Inst{19-16} = Rn;
2154   let Inst{11-0} = imm;
2155 }
2156 // The reg/reg form is only defined for the disassembler; for codegen it is
2157 // equivalent to SUBrr.
2158 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2159                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2160                  [/* For disassembly only; pattern left blank */]> {
2161   bits<4> Rd;
2162   bits<4> Rn;
2163   bits<4> Rm;
2164   let Inst{11-4} = 0b00000000;
2165   let Inst{25} = 0;
2166   let Inst{3-0} = Rm;
2167   let Inst{15-12} = Rd;
2168   let Inst{19-16} = Rn;
2169 }
2170 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2171                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2172                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2173                  Requires<[IsARM]> {
2174   bits<4> Rd;
2175   bits<4> Rn;
2176   bits<12> shift;
2177   let Inst{25} = 0;
2178   let Inst{11-0} = shift;
2179   let Inst{15-12} = Rd;
2180   let Inst{19-16} = Rn;
2181 }
2182 }
2183
2184 // FIXME: Allow these to be predicated.
2185 let Defs = [CPSR], Uses = [CPSR] in {
2186 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2187                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2188                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2189                   Requires<[IsARM]> {
2190   bits<4> Rd;
2191   bits<4> Rn;
2192   bits<12> imm;
2193   let Inst{25} = 1;
2194   let Inst{20} = 1;
2195   let Inst{15-12} = Rd;
2196   let Inst{19-16} = Rn;
2197   let Inst{11-0} = imm;
2198 }
2199 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2200                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2201                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2202                   Requires<[IsARM]> {
2203   bits<4> Rd;
2204   bits<4> Rn;
2205   bits<12> shift;
2206   let Inst{25} = 0;
2207   let Inst{20} = 1;
2208   let Inst{11-0} = shift;
2209   let Inst{15-12} = Rd;
2210   let Inst{19-16} = Rn;
2211 }
2212 }
2213
2214 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2215 // The assume-no-carry-in form uses the negation of the input since add/sub
2216 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2217 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2218 // details.
2219 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2220              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2221 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2222              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2223 // The with-carry-in form matches bitwise not instead of the negation.
2224 // Effectively, the inverse interpretation of the carry flag already accounts
2225 // for part of the negation.
2226 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2227              (SBCri  GPR:$src, so_imm_not:$imm)>;
2228
2229 // Note: These are implemented in C++ code, because they have to generate
2230 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2231 // cannot produce.
2232 // (mul X, 2^n+1) -> (add (X << n), X)
2233 // (mul X, 2^n-1) -> (rsb X, (X << n))
2234
2235 // ARM Arithmetic Instruction -- for disassembly only
2236 // GPR:$dst = GPR:$a op GPR:$b
2237 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2238           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2239   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2240        opc, "\t$Rd, $Rn, $Rm", pattern> {
2241   bits<4> Rd;
2242   bits<4> Rn;
2243   bits<4> Rm;
2244   let Inst{27-20} = op27_20;
2245   let Inst{11-4} = op11_4;
2246   let Inst{19-16} = Rn;
2247   let Inst{15-12} = Rd;
2248   let Inst{3-0}   = Rm;
2249 }
2250
2251 // Saturating add/subtract -- for disassembly only
2252
2253 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2254                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2255 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2256                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2257 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2258 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2259
2260 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2261 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2262 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2263 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2264 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2265 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2266 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2267 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2268 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2269 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2270 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2271 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2272
2273 // Signed/Unsigned add/subtract -- for disassembly only
2274
2275 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2276 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2277 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2278 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2279 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2280 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2281 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2282 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2283 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2284 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2285 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2286 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2287
2288 // Signed/Unsigned halving add/subtract -- for disassembly only
2289
2290 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2291 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2292 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2293 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2294 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2295 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2296 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2297 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2298 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2299 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2300 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2301 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2302
2303 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2304
2305 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2306                 MulFrm /* for convenience */, NoItinerary, "usad8",
2307                 "\t$Rd, $Rn, $Rm", []>,
2308              Requires<[IsARM, HasV6]> {
2309   bits<4> Rd;
2310   bits<4> Rn;
2311   bits<4> Rm;
2312   let Inst{27-20} = 0b01111000;
2313   let Inst{15-12} = 0b1111;
2314   let Inst{7-4} = 0b0001;
2315   let Inst{19-16} = Rd;
2316   let Inst{11-8} = Rm;
2317   let Inst{3-0} = Rn;
2318 }
2319 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2320                 MulFrm /* for convenience */, NoItinerary, "usada8",
2321                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2322              Requires<[IsARM, HasV6]> {
2323   bits<4> Rd;
2324   bits<4> Rn;
2325   bits<4> Rm;
2326   bits<4> Ra;
2327   let Inst{27-20} = 0b01111000;
2328   let Inst{7-4} = 0b0001;
2329   let Inst{19-16} = Rd;
2330   let Inst{15-12} = Ra;
2331   let Inst{11-8} = Rm;
2332   let Inst{3-0} = Rn;
2333 }
2334
2335 // Signed/Unsigned saturate -- for disassembly only
2336
2337 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2338               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2339               [/* For disassembly only; pattern left blank */]> {
2340   bits<4> Rd;
2341   bits<5> sat_imm;
2342   bits<4> Rn;
2343   bits<8> sh;
2344   let Inst{27-21} = 0b0110101;
2345   let Inst{5-4} = 0b01;
2346   let Inst{20-16} = sat_imm;
2347   let Inst{15-12} = Rd;
2348   let Inst{11-7} = sh{7-3};
2349   let Inst{6} = sh{0};
2350   let Inst{3-0} = Rn;
2351 }
2352
2353 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2354                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2355                 [/* For disassembly only; pattern left blank */]> {
2356   bits<4> Rd;
2357   bits<4> sat_imm;
2358   bits<4> Rn;
2359   let Inst{27-20} = 0b01101010;
2360   let Inst{11-4} = 0b11110011;
2361   let Inst{15-12} = Rd;
2362   let Inst{19-16} = sat_imm;
2363   let Inst{3-0} = Rn;
2364 }
2365
2366 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2367               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2368               [/* For disassembly only; pattern left blank */]> {
2369   bits<4> Rd;
2370   bits<5> sat_imm;
2371   bits<4> Rn;
2372   bits<8> sh;
2373   let Inst{27-21} = 0b0110111;
2374   let Inst{5-4} = 0b01;
2375   let Inst{15-12} = Rd;
2376   let Inst{11-7} = sh{7-3};
2377   let Inst{6} = sh{0};
2378   let Inst{20-16} = sat_imm;
2379   let Inst{3-0} = Rn;
2380 }
2381
2382 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2383                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2384                 [/* For disassembly only; pattern left blank */]> {
2385   bits<4> Rd;
2386   bits<4> sat_imm;
2387   bits<4> Rn;
2388   let Inst{27-20} = 0b01101110;
2389   let Inst{11-4} = 0b11110011;
2390   let Inst{15-12} = Rd;
2391   let Inst{19-16} = sat_imm;
2392   let Inst{3-0} = Rn;
2393 }
2394
2395 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2396 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2397
2398 //===----------------------------------------------------------------------===//
2399 //  Bitwise Instructions.
2400 //
2401
2402 defm AND   : AsI1_bin_irs<0b0000, "and",
2403                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2404                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2405 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2406                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2407                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2408 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2409                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2410                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2411 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2412                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2413                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2414
2415 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2416                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2417                "bfc", "\t$Rd, $imm", "$src = $Rd",
2418                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2419                Requires<[IsARM, HasV6T2]> {
2420   bits<4> Rd;
2421   bits<10> imm;
2422   let Inst{27-21} = 0b0111110;
2423   let Inst{6-0}   = 0b0011111;
2424   let Inst{15-12} = Rd;
2425   let Inst{11-7}  = imm{4-0}; // lsb
2426   let Inst{20-16} = imm{9-5}; // width
2427 }
2428
2429 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2430 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2431                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2432                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2433                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2434                                 bf_inv_mask_imm:$imm))]>,
2435                Requires<[IsARM, HasV6T2]> {
2436   bits<4> Rd;
2437   bits<4> Rn;
2438   bits<10> imm;
2439   let Inst{27-21} = 0b0111110;
2440   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2441   let Inst{15-12} = Rd;
2442   let Inst{11-7}  = imm{4-0}; // lsb
2443   let Inst{20-16} = imm{9-5}; // width
2444   let Inst{3-0}   = Rn;
2445 }
2446
2447 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2448                   "mvn", "\t$Rd, $Rm",
2449                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2450   bits<4> Rd;
2451   bits<4> Rm;
2452   let Inst{25} = 0;
2453   let Inst{19-16} = 0b0000;
2454   let Inst{11-4} = 0b00000000;
2455   let Inst{15-12} = Rd;
2456   let Inst{3-0} = Rm;
2457 }
2458 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2459                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2460                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2461   bits<4> Rd;
2462   bits<12> shift;
2463   let Inst{25} = 0;
2464   let Inst{19-16} = 0b0000;
2465   let Inst{15-12} = Rd;
2466   let Inst{11-0} = shift;
2467 }
2468 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2469 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2470                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2471                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2472   bits<4> Rd;
2473   bits<12> imm;
2474   let Inst{25} = 1;
2475   let Inst{19-16} = 0b0000;
2476   let Inst{15-12} = Rd;
2477   let Inst{11-0} = imm;
2478 }
2479
2480 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2481              (BICri GPR:$src, so_imm_not:$imm)>;
2482
2483 //===----------------------------------------------------------------------===//
2484 //  Multiply Instructions.
2485 //
2486 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2487              string opc, string asm, list<dag> pattern>
2488   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2489   bits<4> Rd;
2490   bits<4> Rm;
2491   bits<4> Rn;
2492   let Inst{19-16} = Rd;
2493   let Inst{11-8}  = Rm;
2494   let Inst{3-0}   = Rn;
2495 }
2496 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2497              string opc, string asm, list<dag> pattern>
2498   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2499   bits<4> RdLo;
2500   bits<4> RdHi;
2501   bits<4> Rm;
2502   bits<4> Rn;
2503   let Inst{19-16} = RdHi;
2504   let Inst{15-12} = RdLo;
2505   let Inst{11-8}  = Rm;
2506   let Inst{3-0}   = Rn;
2507 }
2508
2509 let isCommutable = 1 in
2510 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2511                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2512                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2513
2514 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2515                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2516                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2517   bits<4> Ra;
2518   let Inst{15-12} = Ra;
2519 }
2520
2521 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2522                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2523                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2524                    Requires<[IsARM, HasV6T2]> {
2525   bits<4> Rd;
2526   bits<4> Rm;
2527   bits<4> Rn;
2528   bits<4> Ra;
2529   let Inst{19-16} = Rd;
2530   let Inst{15-12} = Ra;
2531   let Inst{11-8}  = Rm;
2532   let Inst{3-0}   = Rn;
2533 }
2534
2535 // Extra precision multiplies with low / high results
2536
2537 let neverHasSideEffects = 1 in {
2538 let isCommutable = 1 in {
2539 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2540                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2541                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2542
2543 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2544                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2545                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2546 }
2547
2548 // Multiply + accumulate
2549 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2550                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2551                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2552
2553 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2554                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2555                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2556
2557 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2558                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2559                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2560                     Requires<[IsARM, HasV6]> {
2561   bits<4> RdLo;
2562   bits<4> RdHi;
2563   bits<4> Rm;
2564   bits<4> Rn;
2565   let Inst{19-16} = RdLo;
2566   let Inst{15-12} = RdHi;
2567   let Inst{11-8}  = Rm;
2568   let Inst{3-0}   = Rn;
2569 }
2570 } // neverHasSideEffects
2571
2572 // Most significant word multiply
2573 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2574                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2575                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2576             Requires<[IsARM, HasV6]> {
2577   let Inst{15-12} = 0b1111;
2578 }
2579
2580 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2581                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2582                [/* For disassembly only; pattern left blank */]>,
2583             Requires<[IsARM, HasV6]> {
2584   let Inst{15-12} = 0b1111;
2585 }
2586
2587 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2588                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2589                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2590                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2591             Requires<[IsARM, HasV6]>;
2592
2593 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2594                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2595                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2596                [/* For disassembly only; pattern left blank */]>,
2597             Requires<[IsARM, HasV6]>;
2598
2599 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2600                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2601                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2602                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2603             Requires<[IsARM, HasV6]>;
2604
2605 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2606                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2607                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2608                [/* For disassembly only; pattern left blank */]>,
2609             Requires<[IsARM, HasV6]>;
2610
2611 multiclass AI_smul<string opc, PatFrag opnode> {
2612   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2613               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2614               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2615                                       (sext_inreg GPR:$Rm, i16)))]>,
2616            Requires<[IsARM, HasV5TE]>;
2617
2618   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2619               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2620               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2621                                       (sra GPR:$Rm, (i32 16))))]>,
2622            Requires<[IsARM, HasV5TE]>;
2623
2624   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2625               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2626               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2627                                       (sext_inreg GPR:$Rm, i16)))]>,
2628            Requires<[IsARM, HasV5TE]>;
2629
2630   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2631               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2632               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2633                                       (sra GPR:$Rm, (i32 16))))]>,
2634             Requires<[IsARM, HasV5TE]>;
2635
2636   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2637               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2638               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2639                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2640            Requires<[IsARM, HasV5TE]>;
2641
2642   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2643               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2644               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2645                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2646             Requires<[IsARM, HasV5TE]>;
2647 }
2648
2649
2650 multiclass AI_smla<string opc, PatFrag opnode> {
2651   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2652               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2653               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2654               [(set GPR:$Rd, (add GPR:$Ra,
2655                                (opnode (sext_inreg GPR:$Rn, i16),
2656                                        (sext_inreg GPR:$Rm, i16))))]>,
2657            Requires<[IsARM, HasV5TE]>;
2658
2659   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2660               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2661               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2662               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2663                                                    (sra GPR:$Rm, (i32 16)))))]>,
2664            Requires<[IsARM, HasV5TE]>;
2665
2666   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2667               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2668               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2669               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2670                                                 (sext_inreg GPR:$Rm, i16))))]>,
2671            Requires<[IsARM, HasV5TE]>;
2672
2673   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2674               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2675               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2676              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2677                                                    (sra GPR:$Rm, (i32 16)))))]>,
2678             Requires<[IsARM, HasV5TE]>;
2679
2680   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2681               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2682               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2683               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2684                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2685            Requires<[IsARM, HasV5TE]>;
2686
2687   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2688               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2689               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2690               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2691                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2692             Requires<[IsARM, HasV5TE]>;
2693 }
2694
2695 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2696 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2697
2698 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2699 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2700                       (ins GPR:$Rn, GPR:$Rm),
2701                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2702                       [/* For disassembly only; pattern left blank */]>,
2703               Requires<[IsARM, HasV5TE]>;
2704
2705 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2706                       (ins GPR:$Rn, GPR:$Rm),
2707                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2708                       [/* For disassembly only; pattern left blank */]>,
2709               Requires<[IsARM, HasV5TE]>;
2710
2711 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2712                       (ins GPR:$Rn, GPR:$Rm),
2713                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2714                       [/* For disassembly only; pattern left blank */]>,
2715               Requires<[IsARM, HasV5TE]>;
2716
2717 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2718                       (ins GPR:$Rn, GPR:$Rm),
2719                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2720                       [/* For disassembly only; pattern left blank */]>,
2721               Requires<[IsARM, HasV5TE]>;
2722
2723 // Helper class for AI_smld -- for disassembly only
2724 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2725                     InstrItinClass itin, string opc, string asm>
2726   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2727   bits<4> Rn;
2728   bits<4> Rm;
2729   let Inst{4}     = 1;
2730   let Inst{5}     = swap;
2731   let Inst{6}     = sub;
2732   let Inst{7}     = 0;
2733   let Inst{21-20} = 0b00;
2734   let Inst{22}    = long;
2735   let Inst{27-23} = 0b01110;
2736   let Inst{11-8}  = Rm;
2737   let Inst{3-0}   = Rn;
2738 }
2739 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2740                 InstrItinClass itin, string opc, string asm>
2741   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2742   bits<4> Rd;
2743   let Inst{15-12} = 0b1111;
2744   let Inst{19-16} = Rd;
2745 }
2746 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2747                 InstrItinClass itin, string opc, string asm>
2748   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2749   bits<4> Ra;
2750   let Inst{15-12} = Ra;
2751 }
2752 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2753                   InstrItinClass itin, string opc, string asm>
2754   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2755   bits<4> RdLo;
2756   bits<4> RdHi;
2757   let Inst{19-16} = RdHi;
2758   let Inst{15-12} = RdLo;
2759 }
2760
2761 multiclass AI_smld<bit sub, string opc> {
2762
2763   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2764                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2765
2766   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2767                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2768
2769   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2770                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2771                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2772
2773   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2774                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2775                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2776
2777 }
2778
2779 defm SMLA : AI_smld<0, "smla">;
2780 defm SMLS : AI_smld<1, "smls">;
2781
2782 multiclass AI_sdml<bit sub, string opc> {
2783
2784   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2785                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2786   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2787                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2788 }
2789
2790 defm SMUA : AI_sdml<0, "smua">;
2791 defm SMUS : AI_sdml<1, "smus">;
2792
2793 //===----------------------------------------------------------------------===//
2794 //  Misc. Arithmetic Instructions.
2795 //
2796
2797 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2798               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2799               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2800
2801 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2802               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2803               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2804            Requires<[IsARM, HasV6T2]>;
2805
2806 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2807               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2808               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2809
2810 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2811                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2812                [(set GPR:$Rd,
2813                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2814                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2815                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2816                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2817                Requires<[IsARM, HasV6]>;
2818
2819 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2820                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2821                [(set GPR:$Rd,
2822                   (sext_inreg
2823                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2824                         (shl GPR:$Rm, (i32 8))), i16))]>,
2825                Requires<[IsARM, HasV6]>;
2826
2827 def lsl_shift_imm : SDNodeXForm<imm, [{
2828   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2829   return CurDAG->getTargetConstant(Sh, MVT::i32);
2830 }]>;
2831
2832 def lsl_amt : PatLeaf<(i32 imm), [{
2833   return (N->getZExtValue() < 32);
2834 }], lsl_shift_imm>;
2835
2836 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2837                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2838                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2839                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2840                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2841                                        0xFFFF0000)))]>,
2842                Requires<[IsARM, HasV6]>;
2843
2844 // Alternate cases for PKHBT where identities eliminate some nodes.
2845 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2846                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2847 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2848                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2849
2850 def asr_shift_imm : SDNodeXForm<imm, [{
2851   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2852   return CurDAG->getTargetConstant(Sh, MVT::i32);
2853 }]>;
2854
2855 def asr_amt : PatLeaf<(i32 imm), [{
2856   return (N->getZExtValue() <= 32);
2857 }], asr_shift_imm>;
2858
2859 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2860 // will match the pattern below.
2861 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2862                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2863                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2864                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2865                                   (and (sra GPR:$Rm, asr_amt:$sh),
2866                                        0xFFFF)))]>,
2867                Requires<[IsARM, HasV6]>;
2868
2869 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2870 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2871 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2872                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2873 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2874                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2875                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2876
2877 //===----------------------------------------------------------------------===//
2878 //  Comparison Instructions...
2879 //
2880
2881 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2882                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2883                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2884
2885 // FIXME: We have to be careful when using the CMN instruction and comparison
2886 // with 0. One would expect these two pieces of code should give identical
2887 // results:
2888 //
2889 //   rsbs r1, r1, 0
2890 //   cmp  r0, r1
2891 //   mov  r0, #0
2892 //   it   ls
2893 //   mov  r0, #1
2894 //
2895 // and:
2896 //
2897 //   cmn  r0, r1
2898 //   mov  r0, #0
2899 //   it   ls
2900 //   mov  r0, #1
2901 //
2902 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2903 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2904 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2905 // value of r0 and the carry bit (because the "carry bit" parameter to
2906 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2907 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2908 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2909 // parameter to AddWithCarry is defined as 0).
2910 //
2911 // When x is 0 and unsigned:
2912 //
2913 //    x = 0
2914 //   ~x = 0xFFFF FFFF
2915 //   ~x + 1 = 0x1 0000 0000
2916 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2917 //
2918 // Therefore, we should disable CMN when comparing against zero, until we can
2919 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2920 // when it's a comparison which doesn't look at the 'carry' flag).
2921 //
2922 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2923 //
2924 // This is related to <rdar://problem/7569620>.
2925 //
2926 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2927 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2928
2929 // Note that TST/TEQ don't set all the same flags that CMP does!
2930 defm TST  : AI1_cmp_irs<0b1000, "tst",
2931                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2932                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2933 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2934                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2935                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2936
2937 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2938                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2939                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2940 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2941                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2942                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2943
2944 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2945 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2946
2947 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2948              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2949
2950 // Pseudo i64 compares for some floating point compares.
2951 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2952     Defs = [CPSR] in {
2953 def BCCi64 : PseudoInst<(outs),
2954     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2955      IIC_Br,
2956     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2957
2958 def BCCZi64 : PseudoInst<(outs),
2959      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
2960     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2961 } // usesCustomInserter
2962
2963
2964 // Conditional moves
2965 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2966 // a two-value operand where a dag node expects two operands. :(
2967 // FIXME: These should all be pseudo-instructions that get expanded to
2968 //        the normal MOV instructions. That would fix the dependency on
2969 //        special casing them in tblgen.
2970 let neverHasSideEffects = 1 in {
2971 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2972                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2973       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2974                 RegConstraint<"$false = $Rd">, UnaryDP {
2975   bits<4> Rd;
2976   bits<4> Rm;
2977   let Inst{25} = 0;
2978   let Inst{20} = 0;
2979   let Inst{15-12} = Rd;
2980   let Inst{11-4} = 0b00000000;
2981   let Inst{3-0} = Rm;
2982 }
2983
2984 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2985                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2986                 "mov", "\t$Rd, $shift",
2987    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2988                 RegConstraint<"$false = $Rd">, UnaryDP {
2989   bits<4> Rd;
2990   bits<12> shift;
2991   let Inst{25} = 0;
2992   let Inst{20} = 0;
2993   let Inst{19-16} = 0;
2994   let Inst{15-12} = Rd;
2995   let Inst{11-0} = shift;
2996 }
2997
2998 let isMoveImm = 1 in
2999 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, movt_imm:$imm),
3000                  DPFrm, IIC_iMOVi,
3001                  "movw", "\t$Rd, $imm",
3002                  []>,
3003                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3004                  UnaryDP {
3005   bits<4> Rd;
3006   bits<16> imm;
3007   let Inst{25} = 1;
3008   let Inst{20} = 0;
3009   let Inst{19-16} = imm{15-12};
3010   let Inst{15-12} = Rd;
3011   let Inst{11-0}  = imm{11-0};
3012 }
3013
3014 let isMoveImm = 1 in
3015 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3016                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3017                 "mov", "\t$Rd, $imm",
3018    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3019                 RegConstraint<"$false = $Rd">, UnaryDP {
3020   bits<4> Rd;
3021   bits<12> imm;
3022   let Inst{25} = 1;
3023   let Inst{20} = 0;
3024   let Inst{19-16} = 0b0000;
3025   let Inst{15-12} = Rd;
3026   let Inst{11-0} = imm;
3027 }
3028
3029 // Two instruction predicate mov immediate.
3030 let isMoveImm = 1 in
3031 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3032                              (ins GPR:$false, i32imm:$src, pred:$p),
3033                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3034
3035 let isMoveImm = 1 in
3036 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3037                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3038                 "mvn", "\t$Rd, $imm",
3039  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3040                 RegConstraint<"$false = $Rd">, UnaryDP {
3041   bits<4> Rd;
3042   bits<12> imm;
3043   let Inst{25} = 1;
3044   let Inst{20} = 0;
3045   let Inst{19-16} = 0b0000;
3046   let Inst{15-12} = Rd;
3047   let Inst{11-0} = imm;
3048 }
3049 } // neverHasSideEffects
3050
3051 //===----------------------------------------------------------------------===//
3052 // Atomic operations intrinsics
3053 //
3054
3055 def memb_opt : Operand<i32> {
3056   let PrintMethod = "printMemBOption";
3057 }
3058
3059 // memory barriers protect the atomic sequences
3060 let hasSideEffects = 1 in {
3061 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3062                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3063                 Requires<[IsARM, HasDB]> {
3064   bits<4> opt;
3065   let Inst{31-4} = 0xf57ff05;
3066   let Inst{3-0} = opt;
3067 }
3068
3069 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3070                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3071                        [(ARMMemBarrierMCR GPR:$zero)]>,
3072                        Requires<[IsARM, HasV6]> {
3073   // FIXME: add encoding
3074 }
3075 }
3076
3077 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3078                 "dsb", "\t$opt",
3079                 [/* For disassembly only; pattern left blank */]>,
3080                 Requires<[IsARM, HasDB]> {
3081   bits<4> opt;
3082   let Inst{31-4} = 0xf57ff04;
3083   let Inst{3-0} = opt;
3084 }
3085
3086 // ISB has only full system option -- for disassembly only
3087 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3088                 Requires<[IsARM, HasDB]> {
3089   let Inst{31-4} = 0xf57ff06;
3090   let Inst{3-0} = 0b1111;
3091 }
3092
3093 let usesCustomInserter = 1 in {
3094   let Uses = [CPSR] in {
3095     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3096       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3097       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3098     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3099       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3100       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3101     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3102       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3103       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3104     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3105       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3106       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3107     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3108       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3109       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3110     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3111       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3112       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3113     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3114       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3115       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3116     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3117       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3118       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3119     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3120       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3121       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3122     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3123       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3124       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3125     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3126       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3127       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3128     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3129       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3130       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3131     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3132       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3133       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3134     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3135       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3136       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3137     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3138       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3139       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3140     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3141       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3142       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3143     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3144       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3145       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3146     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3147       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3148       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3149
3150     def ATOMIC_SWAP_I8 : PseudoInst<
3151       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3152       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3153     def ATOMIC_SWAP_I16 : PseudoInst<
3154       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3155       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3156     def ATOMIC_SWAP_I32 : PseudoInst<
3157       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3158       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3159
3160     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3162       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3163     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3165       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3166     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3168       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3169 }
3170 }
3171
3172 let mayLoad = 1 in {
3173 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3174                     "ldrexb", "\t$Rt, [$Rn]",
3175                     []>;
3176 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3177                     "ldrexh", "\t$Rt, [$Rn]",
3178                     []>;
3179 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3180                     "ldrex", "\t$Rt, [$Rn]",
3181                     []>;
3182 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3183                     NoItinerary,
3184                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3185                     []>;
3186 }
3187
3188 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3189 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3190                     NoItinerary,
3191                     "strexb", "\t$Rd, $src, [$Rn]",
3192                     []>;
3193 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3194                     NoItinerary,
3195                     "strexh", "\t$Rd, $Rt, [$Rn]",
3196                     []>;
3197 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3198                     NoItinerary,
3199                     "strex", "\t$Rd, $Rt, [$Rn]",
3200                     []>;
3201 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3202                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3203                     NoItinerary,
3204                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3205                     []>;
3206 }
3207
3208 // Clear-Exclusive is for disassembly only.
3209 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3210                 [/* For disassembly only; pattern left blank */]>,
3211             Requires<[IsARM, HasV7]>  {
3212   let Inst{31-0} = 0b11110101011111111111000000011111;
3213 }
3214
3215 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3216 let mayLoad = 1 in {
3217 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3218              [/* For disassembly only; pattern left blank */]>;
3219 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3220              [/* For disassembly only; pattern left blank */]>;
3221 }
3222
3223 //===----------------------------------------------------------------------===//
3224 // TLS Instructions
3225 //
3226
3227 // __aeabi_read_tp preserves the registers r1-r3.
3228 // FIXME: This needs to be a pseudo of some sort so that we can get the
3229 // encoding right, complete with fixup for the aeabi_read_tp function.
3230 let isCall = 1,
3231   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3232   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3233                "bl\t__aeabi_read_tp",
3234                [(set R0, ARMthread_pointer)]>;
3235 }
3236
3237 //===----------------------------------------------------------------------===//
3238 // SJLJ Exception handling intrinsics
3239 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3240 //   address and save #0 in R0 for the non-longjmp case.
3241 //   Since by its nature we may be coming from some other function to get
3242 //   here, and we're using the stack frame for the containing function to
3243 //   save/restore registers, we can't keep anything live in regs across
3244 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3245 //   when we get here from a longjmp(). We force everthing out of registers
3246 //   except for our own input by listing the relevant registers in Defs. By
3247 //   doing so, we also cause the prologue/epilogue code to actively preserve
3248 //   all of the callee-saved resgisters, which is exactly what we want.
3249 //   A constant value is passed in $val, and we use the location as a scratch.
3250 //
3251 // These are pseudo-instructions and are lowered to individual MC-insts, so
3252 // no encoding information is necessary.
3253 let Defs =
3254   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3255     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3256     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3257     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3258   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3259                                NoItinerary,
3260                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3261                            Requires<[IsARM, HasVFP2]>;
3262 }
3263
3264 let Defs =
3265   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3266   hasSideEffects = 1, isBarrier = 1 in {
3267   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3268                                    NoItinerary,
3269                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3270                                 Requires<[IsARM, NoVFP]>;
3271 }
3272
3273 // FIXME: Non-Darwin version(s)
3274 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3275     Defs = [ R7, LR, SP ] in {
3276 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3277                              NoItinerary,
3278                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3279                                 Requires<[IsARM, IsDarwin]>;
3280 }
3281
3282 // eh.sjlj.dispatchsetup pseudo-instruction.
3283 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3284 // handled when the pseudo is expanded (which happens before any passes
3285 // that need the instruction size).
3286 let isBarrier = 1, hasSideEffects = 1 in
3287 def Int_eh_sjlj_dispatchsetup :
3288  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3289             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3290               Requires<[IsDarwin]>;
3291
3292 //===----------------------------------------------------------------------===//
3293 // Non-Instruction Patterns
3294 //
3295
3296 // Large immediate handling.
3297
3298 // 32-bit immediate using two piece so_imms or movw + movt.
3299 // This is a single pseudo instruction, the benefit is that it can be remat'd
3300 // as a single unit instead of having to handle reg inputs.
3301 // FIXME: Remove this when we can do generalized remat.
3302 let isReMaterializable = 1, isMoveImm = 1 in
3303 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3304                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3305                            Requires<[IsARM]>;
3306
3307 // ConstantPool, GlobalAddress, and JumpTable
3308 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3309             Requires<[IsARM, DontUseMovt]>;
3310 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3311 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3312             Requires<[IsARM, UseMovt]>;
3313 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3314              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3315
3316 // TODO: add,sub,and, 3-instr forms?
3317
3318 // Tail calls
3319 def : ARMPat<(ARMtcret tcGPR:$dst),
3320           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3321
3322 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3323           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3324
3325 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3326           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3327
3328 def : ARMPat<(ARMtcret tcGPR:$dst),
3329           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3330
3331 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3332           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3333
3334 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3335           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3336
3337 // Direct calls
3338 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3339       Requires<[IsARM, IsNotDarwin]>;
3340 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3341       Requires<[IsARM, IsDarwin]>;
3342
3343 // zextload i1 -> zextload i8
3344 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3345 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3346
3347 // extload -> zextload
3348 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3349 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3350 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3351 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3352
3353 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3354
3355 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3356 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3357
3358 // smul* and smla*
3359 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3360                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3361                  (SMULBB GPR:$a, GPR:$b)>;
3362 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3363                  (SMULBB GPR:$a, GPR:$b)>;
3364 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3365                       (sra GPR:$b, (i32 16))),
3366                  (SMULBT GPR:$a, GPR:$b)>;
3367 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3368                  (SMULBT GPR:$a, GPR:$b)>;
3369 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3370                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3371                  (SMULTB GPR:$a, GPR:$b)>;
3372 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3373                 (SMULTB GPR:$a, GPR:$b)>;
3374 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3375                       (i32 16)),
3376                  (SMULWB GPR:$a, GPR:$b)>;
3377 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3378                  (SMULWB GPR:$a, GPR:$b)>;
3379
3380 def : ARMV5TEPat<(add GPR:$acc,
3381                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3382                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3383                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3384 def : ARMV5TEPat<(add GPR:$acc,
3385                       (mul sext_16_node:$a, sext_16_node:$b)),
3386                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3387 def : ARMV5TEPat<(add GPR:$acc,
3388                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3389                            (sra GPR:$b, (i32 16)))),
3390                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3391 def : ARMV5TEPat<(add GPR:$acc,
3392                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3393                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3394 def : ARMV5TEPat<(add GPR:$acc,
3395                       (mul (sra GPR:$a, (i32 16)),
3396                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3397                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3398 def : ARMV5TEPat<(add GPR:$acc,
3399                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3400                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3401 def : ARMV5TEPat<(add GPR:$acc,
3402                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3403                            (i32 16))),
3404                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3405 def : ARMV5TEPat<(add GPR:$acc,
3406                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3407                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3408
3409 //===----------------------------------------------------------------------===//
3410 // Thumb Support
3411 //
3412
3413 include "ARMInstrThumb.td"
3414
3415 //===----------------------------------------------------------------------===//
3416 // Thumb2 Support
3417 //
3418
3419 include "ARMInstrThumb2.td"
3420
3421 //===----------------------------------------------------------------------===//
3422 // Floating Point Support
3423 //
3424
3425 include "ARMInstrVFP.td"
3426
3427 //===----------------------------------------------------------------------===//
3428 // Advanced SIMD (NEON) Support
3429 //
3430
3431 include "ARMInstrNEON.td"
3432
3433 //===----------------------------------------------------------------------===//
3434 // Coprocessor Instructions.  For disassembly only.
3435 //
3436
3437 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3438             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3439             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3440               [/* For disassembly only; pattern left blank */]> {
3441   let Inst{4} = 0;
3442 }
3443
3444 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3445                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3446                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3447                [/* For disassembly only; pattern left blank */]> {
3448   let Inst{31-28} = 0b1111;
3449   let Inst{4} = 0;
3450 }
3451
3452 class ACI<dag oops, dag iops, string opc, string asm>
3453   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3454       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3455   let Inst{27-25} = 0b110;
3456 }
3457
3458 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3459
3460   def _OFFSET : ACI<(outs),
3461       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3462       opc, "\tp$cop, cr$CRd, $addr"> {
3463     let Inst{31-28} = op31_28;
3464     let Inst{24} = 1; // P = 1
3465     let Inst{21} = 0; // W = 0
3466     let Inst{22} = 0; // D = 0
3467     let Inst{20} = load;
3468   }
3469
3470   def _PRE : ACI<(outs),
3471       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3472       opc, "\tp$cop, cr$CRd, $addr!"> {
3473     let Inst{31-28} = op31_28;
3474     let Inst{24} = 1; // P = 1
3475     let Inst{21} = 1; // W = 1
3476     let Inst{22} = 0; // D = 0
3477     let Inst{20} = load;
3478   }
3479
3480   def _POST : ACI<(outs),
3481       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3482       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3483     let Inst{31-28} = op31_28;
3484     let Inst{24} = 0; // P = 0
3485     let Inst{21} = 1; // W = 1
3486     let Inst{22} = 0; // D = 0
3487     let Inst{20} = load;
3488   }
3489
3490   def _OPTION : ACI<(outs),
3491       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3492       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3493     let Inst{31-28} = op31_28;
3494     let Inst{24} = 0; // P = 0
3495     let Inst{23} = 1; // U = 1
3496     let Inst{21} = 0; // W = 0
3497     let Inst{22} = 0; // D = 0
3498     let Inst{20} = load;
3499   }
3500
3501   def L_OFFSET : ACI<(outs),
3502       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3503       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3504     let Inst{31-28} = op31_28;
3505     let Inst{24} = 1; // P = 1
3506     let Inst{21} = 0; // W = 0
3507     let Inst{22} = 1; // D = 1
3508     let Inst{20} = load;
3509   }
3510
3511   def L_PRE : ACI<(outs),
3512       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3513       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3514     let Inst{31-28} = op31_28;
3515     let Inst{24} = 1; // P = 1
3516     let Inst{21} = 1; // W = 1
3517     let Inst{22} = 1; // D = 1
3518     let Inst{20} = load;
3519   }
3520
3521   def L_POST : ACI<(outs),
3522       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3523       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3524     let Inst{31-28} = op31_28;
3525     let Inst{24} = 0; // P = 0
3526     let Inst{21} = 1; // W = 1
3527     let Inst{22} = 1; // D = 1
3528     let Inst{20} = load;
3529   }
3530
3531   def L_OPTION : ACI<(outs),
3532       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3533       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3534     let Inst{31-28} = op31_28;
3535     let Inst{24} = 0; // P = 0
3536     let Inst{23} = 1; // U = 1
3537     let Inst{21} = 0; // W = 0
3538     let Inst{22} = 1; // D = 1
3539     let Inst{20} = load;
3540   }
3541 }
3542
3543 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3544 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3545 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3546 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3547
3548 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3549               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3550               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3551               [/* For disassembly only; pattern left blank */]> {
3552   let Inst{20} = 0;
3553   let Inst{4} = 1;
3554 }
3555
3556 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3557                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3558                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3559                 [/* For disassembly only; pattern left blank */]> {
3560   let Inst{31-28} = 0b1111;
3561   let Inst{20} = 0;
3562   let Inst{4} = 1;
3563 }
3564
3565 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3566               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3567               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3568               [/* For disassembly only; pattern left blank */]> {
3569   let Inst{20} = 1;
3570   let Inst{4} = 1;
3571 }
3572
3573 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3574                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3575                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3576                 [/* For disassembly only; pattern left blank */]> {
3577   let Inst{31-28} = 0b1111;
3578   let Inst{20} = 1;
3579   let Inst{4} = 1;
3580 }
3581
3582 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3583                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3584                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3585                [/* For disassembly only; pattern left blank */]> {
3586   let Inst{23-20} = 0b0100;
3587 }
3588
3589 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3590                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3591                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3592                  [/* For disassembly only; pattern left blank */]> {
3593   let Inst{31-28} = 0b1111;
3594   let Inst{23-20} = 0b0100;
3595 }
3596
3597 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3598                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3599                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3600                [/* For disassembly only; pattern left blank */]> {
3601   let Inst{23-20} = 0b0101;
3602 }
3603
3604 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3605                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3606                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3607                  [/* For disassembly only; pattern left blank */]> {
3608   let Inst{31-28} = 0b1111;
3609   let Inst{23-20} = 0b0101;
3610 }
3611
3612 //===----------------------------------------------------------------------===//
3613 // Move between special register and ARM core register -- for disassembly only
3614 //
3615
3616 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3617               [/* For disassembly only; pattern left blank */]> {
3618   let Inst{23-20} = 0b0000;
3619   let Inst{7-4} = 0b0000;
3620 }
3621
3622 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3623               [/* For disassembly only; pattern left blank */]> {
3624   let Inst{23-20} = 0b0100;
3625   let Inst{7-4} = 0b0000;
3626 }
3627
3628 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3629               "msr", "\tcpsr$mask, $src",
3630               [/* For disassembly only; pattern left blank */]> {
3631   let Inst{23-20} = 0b0010;
3632   let Inst{7-4} = 0b0000;
3633 }
3634
3635 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3636               "msr", "\tcpsr$mask, $a",
3637               [/* For disassembly only; pattern left blank */]> {
3638   let Inst{23-20} = 0b0010;
3639   let Inst{7-4} = 0b0000;
3640 }
3641
3642 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3643               "msr", "\tspsr$mask, $src",
3644               [/* For disassembly only; pattern left blank */]> {
3645   let Inst{23-20} = 0b0110;
3646   let Inst{7-4} = 0b0000;
3647 }
3648
3649 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3650               "msr", "\tspsr$mask, $a",
3651               [/* For disassembly only; pattern left blank */]> {
3652   let Inst{23-20} = 0b0110;
3653   let Inst{7-4} = 0b0000;
3654 }