lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,7].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,15].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 517 // a relocatable expression.
 518 //
 519 // FIXME: This really needs a Thumb version separate from the ARM version.
 520 // While the range is the same, and can thus use the same match class,
 521 // the encoding is different so it should have a different encoder method.
 522 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 523 def imm0_65535_expr : Operand<i32> {
 524   let EncoderMethod = "getHiLo16ImmOpValue";
 525   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 526 }
 527
 528 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 529 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 530 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 531   return Imm >= 0 && Imm <= 0xffffff;
 532 }]> {
 533   let ParserMatchClass = Imm24bitAsmOperand;
 534 }
 535
 536
 537 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 538 /// e.g., 0xf000ffff
 539 def BitfieldAsmOperand : AsmOperandClass {
 540   let Name = "Bitfield";
 541   let ParserMethod = "parseBitfield";
 542 }
 543 def bf_inv_mask_imm : Operand<i32>,
 544                       PatLeaf<(imm), [{
 545   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 546 }] > {
 547   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 548   let PrintMethod = "printBitfieldInvMaskImmOperand";
 549   let ParserMatchClass = BitfieldAsmOperand;
 550 }
 551
 552 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 553 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 554   return isInt<5>(Imm);
 555 }]>;
 556
 557 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 558 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 559   return Imm > 0 &&  Imm <= 32;
 560 }] > {
 561   let EncoderMethod = "getMsbOpValue";
 562 }
 563
 564 def imm1_32_XFORM: SDNodeXForm<imm, [{
 565   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 566 }]>;
 567 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 568 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 569     imm1_32_XFORM> {
 570   let PrintMethod = "printImmPlusOneOperand";
 571   let ParserMatchClass = Imm1_32AsmOperand;
 572 }
 573
 574 def imm1_16_XFORM: SDNodeXForm<imm, [{
 575   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 576 }]>;
 577 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 578 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 579     imm1_16_XFORM> {
 580   let PrintMethod = "printImmPlusOneOperand";
 581   let ParserMatchClass = Imm1_16AsmOperand;
 582 }
 583
 584 // Define ARM specific addressing modes.
 585 // addrmode_imm12 := reg +/- imm12
 586 //
 587 def addrmode_imm12 : Operand<i32>,
 588                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 589   // 12-bit immediate operand. Note that instructions using this encode
 590   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 591   // immediate values are as normal.
 592
 593   let EncoderMethod = "getAddrModeImm12OpValue";
 594   let PrintMethod = "printAddrModeImm12Operand";
 595   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 596 }
 597 // ldst_so_reg := reg +/- reg shop imm
 598 //
 599 def ldst_so_reg : Operand<i32>,
 600                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 601   let EncoderMethod = "getLdStSORegOpValue";
 602   // FIXME: Simplify the printer
 603   let PrintMethod = "printAddrMode2Operand";
 604   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 605 }
 606
 607 // addrmode2 := reg +/- imm12
 608 //           := reg +/- reg shop imm
 609 //
 610 def MemMode2AsmOperand : AsmOperandClass {
 611   let Name = "MemMode2";
 612   let ParserMethod = "parseMemMode2Operand";
 613 }
 614 def addrmode2 : Operand<i32>,
 615                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 616   let EncoderMethod = "getAddrMode2OpValue";
 617   let PrintMethod = "printAddrMode2Operand";
 618   let ParserMatchClass = MemMode2AsmOperand;
 619   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 620 }
 621
 622 def am2offset_reg : Operand<i32>,
 623                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 624                 [], [SDNPWantRoot]> {
 625   let EncoderMethod = "getAddrMode2OffsetOpValue";
 626   let PrintMethod = "printAddrMode2OffsetOperand";
 627   let MIOperandInfo = (ops GPR, i32imm);
 628 }
 629
 630 def am2offset_imm : Operand<i32>,
 631                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 632                 [], [SDNPWantRoot]> {
 633   let EncoderMethod = "getAddrMode2OffsetOpValue";
 634   let PrintMethod = "printAddrMode2OffsetOperand";
 635   let MIOperandInfo = (ops GPR, i32imm);
 636 }
 637
 638
 639 // addrmode3 := reg +/- reg
 640 // addrmode3 := reg +/- imm8
 641 //
 642 def MemMode3AsmOperand : AsmOperandClass {
 643   let Name = "MemMode3";
 644   let ParserMethod = "parseMemMode3Operand";
 645 }
 646 def addrmode3 : Operand<i32>,
 647                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 648   let EncoderMethod = "getAddrMode3OpValue";
 649   let PrintMethod = "printAddrMode3Operand";
 650   let ParserMatchClass = MemMode3AsmOperand;
 651   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 652 }
 653
 654 def am3offset : Operand<i32>,
 655                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 656                                [], [SDNPWantRoot]> {
 657   let EncoderMethod = "getAddrMode3OffsetOpValue";
 658   let PrintMethod = "printAddrMode3OffsetOperand";
 659   let MIOperandInfo = (ops GPR, i32imm);
 660 }
 661
 662 // ldstm_mode := {ia, ib, da, db}
 663 //
 664 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 665   let EncoderMethod = "getLdStmModeOpValue";
 666   let PrintMethod = "printLdStmModeOperand";
 667 }
 668
 669 // addrmode5 := reg +/- imm8*4
 670 //
 671 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 672 def addrmode5 : Operand<i32>,
 673                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 674   let PrintMethod = "printAddrMode5Operand";
 675   let MIOperandInfo = (ops GPR:$base, i32imm);
 676   let ParserMatchClass = MemMode5AsmOperand;
 677   let EncoderMethod = "getAddrMode5OpValue";
 678 }
 679
 680 // addrmode6 := reg with optional alignment
 681 //
 682 def addrmode6 : Operand<i32>,
 683                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 684   let PrintMethod = "printAddrMode6Operand";
 685   let MIOperandInfo = (ops GPR:$addr, i32imm);
 686   let EncoderMethod = "getAddrMode6AddressOpValue";
 687 }
 688
 689 def am6offset : Operand<i32>,
 690                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 691                                [], [SDNPWantRoot]> {
 692   let PrintMethod = "printAddrMode6OffsetOperand";
 693   let MIOperandInfo = (ops GPR);
 694   let EncoderMethod = "getAddrMode6OffsetOpValue";
 695 }
 696
 697 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 698 // (single element from one lane) for size 32.
 699 def addrmode6oneL32 : Operand<i32>,
 700                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 701   let PrintMethod = "printAddrMode6Operand";
 702   let MIOperandInfo = (ops GPR:$addr, i32imm);
 703   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 704 }
 705
 706 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 707 // instructions, specifically VLD4-dup.
 708 def addrmode6dup : Operand<i32>,
 709                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 710   let PrintMethod = "printAddrMode6Operand";
 711   let MIOperandInfo = (ops GPR:$addr, i32imm);
 712   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 713 }
 714
 715 // addrmodepc := pc + reg
 716 //
 717 def addrmodepc : Operand<i32>,
 718                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 719   let PrintMethod = "printAddrModePCOperand";
 720   let MIOperandInfo = (ops GPR, i32imm);
 721 }
 722
 723 // addrmode7 := reg
 724 // Used by load/store exclusive instructions. Useful to enable right assembly
 725 // parsing and printing. Not used for any codegen matching.
 726 //
 727 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 728 def addrmode7 : Operand<i32> {
 729   let PrintMethod = "printAddrMode7Operand";
 730   let MIOperandInfo = (ops GPR);
 731   let ParserMatchClass = MemMode7AsmOperand;
 732 }
 733
 734 def nohash_imm : Operand<i32> {
 735   let PrintMethod = "printNoHashImmediate";
 736 }
 737
 738 def CoprocNumAsmOperand : AsmOperandClass {
 739   let Name = "CoprocNum";
 740   let ParserMethod = "parseCoprocNumOperand";
 741 }
 742 def p_imm : Operand<i32> {
 743   let PrintMethod = "printPImmediate";
 744   let ParserMatchClass = CoprocNumAsmOperand;
 745 }
 746
 747 def CoprocRegAsmOperand : AsmOperandClass {
 748   let Name = "CoprocReg";
 749   let ParserMethod = "parseCoprocRegOperand";
 750 }
 751 def c_imm : Operand<i32> {
 752   let PrintMethod = "printCImmediate";
 753   let ParserMatchClass = CoprocRegAsmOperand;
 754 }
 755
 756 //===----------------------------------------------------------------------===//
 757
 758 include "ARMInstrFormats.td"
 759
 760 //===----------------------------------------------------------------------===//
 761 // Multiclass helpers...
 762 //
 763
 764 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 765 /// binop that produces a value.
 766 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 767                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 768                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 769   // The register-immediate version is re-materializable. This is useful
 770   // in particular for taking the address of a local.
 771   let isReMaterializable = 1 in {
 772   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 773                iii, opc, "\t$Rd, $Rn, $imm",
 774                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 775     bits<4> Rd;
 776     bits<4> Rn;
 777     bits<12> imm;
 778     let Inst{25} = 1;
 779     let Inst{19-16} = Rn;
 780     let Inst{15-12} = Rd;
 781     let Inst{11-0} = imm;
 782   }
 783   }
 784   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 785                iir, opc, "\t$Rd, $Rn, $Rm",
 786                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 787     bits<4> Rd;
 788     bits<4> Rn;
 789     bits<4> Rm;
 790     let Inst{25} = 0;
 791     let isCommutable = Commutable;
 792     let Inst{19-16} = Rn;
 793     let Inst{15-12} = Rd;
 794     let Inst{11-4} = 0b00000000;
 795     let Inst{3-0} = Rm;
 796   }
 797
 798   def rsi : AsI1<opcod, (outs GPR:$Rd),
 799                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 800                iis, opc, "\t$Rd, $Rn, $shift",
 801                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 802     bits<4> Rd;
 803     bits<4> Rn;
 804     bits<12> shift;
 805     let Inst{25} = 0;
 806     let Inst{19-16} = Rn;
 807     let Inst{15-12} = Rd;
 808     let Inst{11-5} = shift{11-5};
 809     let Inst{4} = 0;
 810     let Inst{3-0} = shift{3-0};
 811   }
 812
 813   def rsr : AsI1<opcod, (outs GPR:$Rd),
 814                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 815                iis, opc, "\t$Rd, $Rn, $shift",
 816                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> shift;
 820     let Inst{25} = 0;
 821     let Inst{19-16} = Rn;
 822     let Inst{15-12} = Rd;
 823     let Inst{11-8} = shift{11-8};
 824     let Inst{7} = 0;
 825     let Inst{6-5} = shift{6-5};
 826     let Inst{4} = 1;
 827     let Inst{3-0} = shift{3-0};
 828   }
 829
 830   // Assembly aliases for optional destination operand when it's the same
 831   // as the source operand.
 832   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 833      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 834                                                     so_imm:$imm, pred:$p,
 835                                                     cc_out:$s)>,
 836      Requires<[IsARM]>;
 837   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 839                                                     GPR:$Rm, pred:$p,
 840                                                     cc_out:$s)>,
 841      Requires<[IsARM]>;
 842   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 843      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 844                                                     so_reg_imm:$shift, pred:$p,
 845                                                     cc_out:$s)>,
 846      Requires<[IsARM]>;
 847   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 848      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 849                                                     so_reg_reg:$shift, pred:$p,
 850                                                     cc_out:$s)>,
 851      Requires<[IsARM]>;
 852
 853 }
 854
 855 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 856 /// instruction modifies the CPSR register.
 857 let isCodeGenOnly = 1, Defs = [CPSR] in {
 858 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 859                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 860                          PatFrag opnode, bit Commutable = 0> {
 861   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 862                iii, opc, "\t$Rd, $Rn, $imm",
 863                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 864     bits<4> Rd;
 865     bits<4> Rn;
 866     bits<12> imm;
 867     let Inst{25} = 1;
 868     let Inst{20} = 1;
 869     let Inst{19-16} = Rn;
 870     let Inst{15-12} = Rd;
 871     let Inst{11-0} = imm;
 872   }
 873   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 874                iir, opc, "\t$Rd, $Rn, $Rm",
 875                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 876     bits<4> Rd;
 877     bits<4> Rn;
 878     bits<4> Rm;
 879     let isCommutable = Commutable;
 880     let Inst{25} = 0;
 881     let Inst{20} = 1;
 882     let Inst{19-16} = Rn;
 883     let Inst{15-12} = Rd;
 884     let Inst{11-4} = 0b00000000;
 885     let Inst{3-0} = Rm;
 886   }
 887   def rsi : AI1<opcod, (outs GPR:$Rd),
 888                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 889                iis, opc, "\t$Rd, $Rn, $shift",
 890                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 891     bits<4> Rd;
 892     bits<4> Rn;
 893     bits<12> shift;
 894     let Inst{25} = 0;
 895     let Inst{20} = 1;
 896     let Inst{19-16} = Rn;
 897     let Inst{15-12} = Rd;
 898     let Inst{11-5} = shift{11-5};
 899     let Inst{4} = 0;
 900     let Inst{3-0} = shift{3-0};
 901   }
 902
 903     def rsr : AI1<opcod, (outs GPR:$Rd),
 904                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 905                iis, opc, "\t$Rd, $Rn, $shift",
 906                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 907     bits<4> Rd;
 908     bits<4> Rn;
 909     bits<12> shift;
 910     let Inst{25} = 0;
 911     let Inst{20} = 1;
 912     let Inst{19-16} = Rn;
 913     let Inst{15-12} = Rd;
 914     let Inst{11-8} = shift{11-8};
 915     let Inst{7} = 0;
 916     let Inst{6-5} = shift{6-5};
 917     let Inst{4} = 1;
 918     let Inst{3-0} = shift{3-0};
 919   }
 920 }
 921 }
 922
 923 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 924 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 925 /// a explicit result, only implicitly set CPSR.
 926 let isCompare = 1, Defs = [CPSR] in {
 927 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 928                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 929                        PatFrag opnode, bit Commutable = 0> {
 930   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 931                opc, "\t$Rn, $imm",
 932                [(opnode GPR:$Rn, so_imm:$imm)]> {
 933     bits<4> Rn;
 934     bits<12> imm;
 935     let Inst{25} = 1;
 936     let Inst{20} = 1;
 937     let Inst{19-16} = Rn;
 938     let Inst{15-12} = 0b0000;
 939     let Inst{11-0} = imm;
 940   }
 941   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 942                opc, "\t$Rn, $Rm",
 943                [(opnode GPR:$Rn, GPR:$Rm)]> {
 944     bits<4> Rn;
 945     bits<4> Rm;
 946     let isCommutable = Commutable;
 947     let Inst{25} = 0;
 948     let Inst{20} = 1;
 949     let Inst{19-16} = Rn;
 950     let Inst{15-12} = 0b0000;
 951     let Inst{11-4} = 0b00000000;
 952     let Inst{3-0} = Rm;
 953   }
 954   def rsi : AI1<opcod, (outs),
 955                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 956                opc, "\t$Rn, $shift",
 957                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 958     bits<4> Rn;
 959     bits<12> shift;
 960     let Inst{25} = 0;
 961     let Inst{20} = 1;
 962     let Inst{19-16} = Rn;
 963     let Inst{15-12} = 0b0000;
 964     let Inst{11-5} = shift{11-5};
 965     let Inst{4} = 0;
 966     let Inst{3-0} = shift{3-0};
 967   }
 968   def rsr : AI1<opcod, (outs),
 969                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 970                opc, "\t$Rn, $shift",
 971                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 972     bits<4> Rn;
 973     bits<12> shift;
 974     let Inst{25} = 0;
 975     let Inst{20} = 1;
 976     let Inst{19-16} = Rn;
 977     let Inst{15-12} = 0b0000;
 978     let Inst{11-8} = shift{11-8};
 979     let Inst{7} = 0;
 980     let Inst{6-5} = shift{6-5};
 981     let Inst{4} = 1;
 982     let Inst{3-0} = shift{3-0};
 983   }
 984
 985 }
 986 }
 987
 988 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 989 /// register and one whose operand is a register rotated by 8/16/24.
 990 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 991 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
 992   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 993           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
 994           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 995        Requires<[IsARM, HasV6]> {
 996   bits<4> Rd;
 997   bits<4> Rm;
 998   bits<2> rot;
 999   let Inst{19-16} = 0b1111;
1000   let Inst{15-12} = Rd;
1001   let Inst{11-10} = rot;
1002   let Inst{3-0}   = Rm;
1003 }
1004
1005 class AI_ext_rrot_np<bits<8> opcod, string opc>
1006   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1007           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1008        Requires<[IsARM, HasV6]> {
1009   bits<2> rot;
1010   let Inst{19-16} = 0b1111;
1011   let Inst{11-10} = rot;
1012 }
1013
1014 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1015 /// register and one whose operand is a register rotated by 8/16/24.
1016 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1017   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1018           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1019           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1020         Requires<[IsARM, HasV6]> {
1021   bits<4> Rd;
1022   bits<4> Rm;
1023   bits<4> Rn;
1024   bits<2> rot;
1025   let Inst{19-16} = Rn;
1026   let Inst{15-12} = Rd;
1027   let Inst{11-10} = rot;
1028   let Inst{9-4}   = 0b000111;
1029   let Inst{3-0}   = Rm;
1030 }
1031
1032 class AI_exta_rrot_np<bits<8> opcod, string opc>
1033   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1034           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1035        Requires<[IsARM, HasV6]> {
1036   bits<4> Rn;
1037   bits<2> rot;
1038   let Inst{19-16} = Rn;
1039   let Inst{11-10} = rot;
1040 }
1041
1042 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1043 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1044                              string baseOpc, bit Commutable = 0> {
1045   let Uses = [CPSR] in {
1046   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1047                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1048                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1049                Requires<[IsARM]> {
1050     bits<4> Rd;
1051     bits<4> Rn;
1052     bits<12> imm;
1053     let Inst{25} = 1;
1054     let Inst{15-12} = Rd;
1055     let Inst{19-16} = Rn;
1056     let Inst{11-0} = imm;
1057   }
1058   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1059                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1060                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1061                Requires<[IsARM]> {
1062     bits<4> Rd;
1063     bits<4> Rn;
1064     bits<4> Rm;
1065     let Inst{11-4} = 0b00000000;
1066     let Inst{25} = 0;
1067     let isCommutable = Commutable;
1068     let Inst{3-0} = Rm;
1069     let Inst{15-12} = Rd;
1070     let Inst{19-16} = Rn;
1071   }
1072   def rsi : AsI1<opcod, (outs GPR:$Rd),
1073                 (ins GPR:$Rn, so_reg_imm:$shift),
1074                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1076                Requires<[IsARM]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<12> shift;
1080     let Inst{25} = 0;
1081     let Inst{19-16} = Rn;
1082     let Inst{15-12} = Rd;
1083     let Inst{11-5} = shift{11-5};
1084     let Inst{4} = 0;
1085     let Inst{3-0} = shift{3-0};
1086   }
1087   def rsr : AsI1<opcod, (outs GPR:$Rd),
1088                 (ins GPR:$Rn, so_reg_reg:$shift),
1089                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1090                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1091                Requires<[IsARM]> {
1092     bits<4> Rd;
1093     bits<4> Rn;
1094     bits<12> shift;
1095     let Inst{25} = 0;
1096     let Inst{19-16} = Rn;
1097     let Inst{15-12} = Rd;
1098     let Inst{11-8} = shift{11-8};
1099     let Inst{7} = 0;
1100     let Inst{6-5} = shift{6-5};
1101     let Inst{4} = 1;
1102     let Inst{3-0} = shift{3-0};
1103   }
1104   }
1105   // Assembly aliases for optional destination operand when it's the same
1106   // as the source operand.
1107   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1108      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1109                                                     so_imm:$imm, pred:$p,
1110                                                     cc_out:$s)>,
1111      Requires<[IsARM]>;
1112   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1113      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1114                                                     GPR:$Rm, pred:$p,
1115                                                     cc_out:$s)>,
1116      Requires<[IsARM]>;
1117   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1118      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1119                                                     so_reg_imm:$shift, pred:$p,
1120                                                     cc_out:$s)>,
1121      Requires<[IsARM]>;
1122   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1123      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1124                                                     so_reg_reg:$shift, pred:$p,
1125                                                     cc_out:$s)>,
1126      Requires<[IsARM]>;
1127 }
1128
1129 // Carry setting variants
1130 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1131 let usesCustomInserter = 1 in {
1132 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1133   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1134                4, IIC_iALUi,
1135                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1136   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1137                4, IIC_iALUr,
1138                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1139     let isCommutable = Commutable;
1140   }
1141   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1142                4, IIC_iALUsr,
1143                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1144   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1145                4, IIC_iALUsr,
1146                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1147 }
1148 }
1149
1150 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1151 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1152            InstrItinClass iir, PatFrag opnode> {
1153   // Note: We use the complex addrmode_imm12 rather than just an input
1154   // GPR and a constrained immediate so that we can use this to match
1155   // frame index references and avoid matching constant pool references.
1156   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1157                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1158                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1159     bits<4>  Rt;
1160     bits<17> addr;
1161     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1162     let Inst{19-16} = addr{16-13};  // Rn
1163     let Inst{15-12} = Rt;
1164     let Inst{11-0}  = addr{11-0};   // imm12
1165   }
1166   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1167                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1168                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1169     bits<4>  Rt;
1170     bits<17> shift;
1171     let shift{4}    = 0;            // Inst{4} = 0
1172     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1173     let Inst{19-16} = shift{16-13}; // Rn
1174     let Inst{15-12} = Rt;
1175     let Inst{11-0}  = shift{11-0};
1176   }
1177 }
1178 }
1179
1180 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1181            InstrItinClass iir, PatFrag opnode> {
1182   // Note: We use the complex addrmode_imm12 rather than just an input
1183   // GPR and a constrained immediate so that we can use this to match
1184   // frame index references and avoid matching constant pool references.
1185   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1186                    (ins GPR:$Rt, addrmode_imm12:$addr),
1187                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1188                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1189     bits<4> Rt;
1190     bits<17> addr;
1191     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1192     let Inst{19-16} = addr{16-13};  // Rn
1193     let Inst{15-12} = Rt;
1194     let Inst{11-0}  = addr{11-0};   // imm12
1195   }
1196   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1197                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1198                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1199     bits<4> Rt;
1200     bits<17> shift;
1201     let shift{4}    = 0;            // Inst{4} = 0
1202     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1203     let Inst{19-16} = shift{16-13}; // Rn
1204     let Inst{15-12} = Rt;
1205     let Inst{11-0}  = shift{11-0};
1206   }
1207 }
1208 //===----------------------------------------------------------------------===//
1209 // Instructions
1210 //===----------------------------------------------------------------------===//
1211
1212 //===----------------------------------------------------------------------===//
1213 //  Miscellaneous Instructions.
1214 //
1215
1216 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1217 /// the function.  The first operand is the ID# for this instruction, the second
1218 /// is the index into the MachineConstantPool that this is, the third is the
1219 /// size in bytes of this constant pool entry.
1220 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1221 def CONSTPOOL_ENTRY :
1222 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1223                     i32imm:$size), NoItinerary, []>;
1224
1225 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1226 // from removing one half of the matched pairs. That breaks PEI, which assumes
1227 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1228 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1229 def ADJCALLSTACKUP :
1230 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1231            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1232
1233 def ADJCALLSTACKDOWN :
1234 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1235            [(ARMcallseq_start timm:$amt)]>;
1236 }
1237
1238 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1239              [/* For disassembly only; pattern left blank */]>,
1240           Requires<[IsARM, HasV6T2]> {
1241   let Inst{27-16} = 0b001100100000;
1242   let Inst{15-8} = 0b11110000;
1243   let Inst{7-0} = 0b00000000;
1244 }
1245
1246 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1247              [/* For disassembly only; pattern left blank */]>,
1248           Requires<[IsARM, HasV6T2]> {
1249   let Inst{27-16} = 0b001100100000;
1250   let Inst{15-8} = 0b11110000;
1251   let Inst{7-0} = 0b00000001;
1252 }
1253
1254 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1255              [/* For disassembly only; pattern left blank */]>,
1256           Requires<[IsARM, HasV6T2]> {
1257   let Inst{27-16} = 0b001100100000;
1258   let Inst{15-8} = 0b11110000;
1259   let Inst{7-0} = 0b00000010;
1260 }
1261
1262 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1263              [/* For disassembly only; pattern left blank */]>,
1264           Requires<[IsARM, HasV6T2]> {
1265   let Inst{27-16} = 0b001100100000;
1266   let Inst{15-8} = 0b11110000;
1267   let Inst{7-0} = 0b00000011;
1268 }
1269
1270 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1271              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1272   bits<4> Rd;
1273   bits<4> Rn;
1274   bits<4> Rm;
1275   let Inst{3-0} = Rm;
1276   let Inst{15-12} = Rd;
1277   let Inst{19-16} = Rn;
1278   let Inst{27-20} = 0b01101000;
1279   let Inst{7-4} = 0b1011;
1280   let Inst{11-8} = 0b1111;
1281 }
1282
1283 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1284              []>, Requires<[IsARM, HasV6T2]> {
1285   let Inst{27-16} = 0b001100100000;
1286   let Inst{15-8} = 0b11110000;
1287   let Inst{7-0} = 0b00000100;
1288 }
1289
1290 // The i32imm operand $val can be used by a debugger to store more information
1291 // about the breakpoint.
1292 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1293               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1294   bits<16> val;
1295   let Inst{3-0} = val{3-0};
1296   let Inst{19-8} = val{15-4};
1297   let Inst{27-20} = 0b00010010;
1298   let Inst{7-4} = 0b0111;
1299 }
1300
1301 // Change Processor State
1302 // FIXME: We should use InstAlias to handle the optional operands.
1303 class CPS<dag iops, string asm_ops>
1304   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1305         []>, Requires<[IsARM]> {
1306   bits<2> imod;
1307   bits<3> iflags;
1308   bits<5> mode;
1309   bit M;
1310
1311   let Inst{31-28} = 0b1111;
1312   let Inst{27-20} = 0b00010000;
1313   let Inst{19-18} = imod;
1314   let Inst{17}    = M; // Enabled if mode is set;
1315   let Inst{16}    = 0;
1316   let Inst{8-6}   = iflags;
1317   let Inst{5}     = 0;
1318   let Inst{4-0}   = mode;
1319 }
1320
1321 let M = 1 in
1322   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1323                   "$imod\t$iflags, $mode">;
1324 let mode = 0, M = 0 in
1325   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1326
1327 let imod = 0, iflags = 0, M = 1 in
1328   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1329
1330 // Preload signals the memory system of possible future data/instruction access.
1331 // These are for disassembly only.
1332 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1333
1334   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1335                 !strconcat(opc, "\t$addr"),
1336                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1337     bits<4> Rt;
1338     bits<17> addr;
1339     let Inst{31-26} = 0b111101;
1340     let Inst{25} = 0; // 0 for immediate form
1341     let Inst{24} = data;
1342     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1343     let Inst{22} = read;
1344     let Inst{21-20} = 0b01;
1345     let Inst{19-16} = addr{16-13};  // Rn
1346     let Inst{15-12} = 0b1111;
1347     let Inst{11-0}  = addr{11-0};   // imm12
1348   }
1349
1350   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1351                !strconcat(opc, "\t$shift"),
1352                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1353     bits<17> shift;
1354     let Inst{31-26} = 0b111101;
1355     let Inst{25} = 1; // 1 for register form
1356     let Inst{24} = data;
1357     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1358     let Inst{22} = read;
1359     let Inst{21-20} = 0b01;
1360     let Inst{19-16} = shift{16-13}; // Rn
1361     let Inst{15-12} = 0b1111;
1362     let Inst{11-0}  = shift{11-0};
1363   }
1364 }
1365
1366 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1367 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1368 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1369
1370 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1371                  "setend\t$end", []>, Requires<[IsARM]> {
1372   bits<1> end;
1373   let Inst{31-10} = 0b1111000100000001000000;
1374   let Inst{9} = end;
1375   let Inst{8-0} = 0;
1376 }
1377
1378 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1379              []>, Requires<[IsARM, HasV7]> {
1380   bits<4> opt;
1381   let Inst{27-4} = 0b001100100000111100001111;
1382   let Inst{3-0} = opt;
1383 }
1384
1385 // A5.4 Permanently UNDEFINED instructions.
1386 let isBarrier = 1, isTerminator = 1 in
1387 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1388                "trap", [(trap)]>,
1389            Requires<[IsARM]> {
1390   let Inst = 0xe7ffdefe;
1391 }
1392
1393 // Address computation and loads and stores in PIC mode.
1394 let isNotDuplicable = 1 in {
1395 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1396                             4, IIC_iALUr,
1397                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1398
1399 let AddedComplexity = 10 in {
1400 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1401                             4, IIC_iLoad_r,
1402                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1403
1404 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1405                             4, IIC_iLoad_bh_r,
1406                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1407
1408 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1409                             4, IIC_iLoad_bh_r,
1410                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1411
1412 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1413                             4, IIC_iLoad_bh_r,
1414                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1415
1416 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1417                             4, IIC_iLoad_bh_r,
1418                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1419 }
1420 let AddedComplexity = 10 in {
1421 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1422       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1423
1424 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1425       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1426                                                    addrmodepc:$addr)]>;
1427
1428 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1429       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1430 }
1431 } // isNotDuplicable = 1
1432
1433
1434 // LEApcrel - Load a pc-relative address into a register without offending the
1435 // assembler.
1436 let neverHasSideEffects = 1, isReMaterializable = 1 in
1437 // The 'adr' mnemonic encodes differently if the label is before or after
1438 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1439 // know until then which form of the instruction will be used.
1440 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1441                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1442   bits<4> Rd;
1443   bits<12> label;
1444   let Inst{27-25} = 0b001;
1445   let Inst{20} = 0;
1446   let Inst{19-16} = 0b1111;
1447   let Inst{15-12} = Rd;
1448   let Inst{11-0} = label;
1449 }
1450 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1451                     4, IIC_iALUi, []>;
1452
1453 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1454                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1455                       4, IIC_iALUi, []>;
1456
1457 //===----------------------------------------------------------------------===//
1458 //  Control Flow Instructions.
1459 //
1460
1461 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1462   // ARMV4T and above
1463   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1464                   "bx", "\tlr", [(ARMretflag)]>,
1465                Requires<[IsARM, HasV4T]> {
1466     let Inst{27-0}  = 0b0001001011111111111100011110;
1467   }
1468
1469   // ARMV4 only
1470   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1471                   "mov", "\tpc, lr", [(ARMretflag)]>,
1472                Requires<[IsARM, NoV4T]> {
1473     let Inst{27-0} = 0b0001101000001111000000001110;
1474   }
1475 }
1476
1477 // Indirect branches
1478 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1479   // ARMV4T and above
1480   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1481                   [(brind GPR:$dst)]>,
1482               Requires<[IsARM, HasV4T]> {
1483     bits<4> dst;
1484     let Inst{31-4} = 0b1110000100101111111111110001;
1485     let Inst{3-0}  = dst;
1486   }
1487
1488   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1489                   "bx", "\t$dst", [/* pattern left blank */]>,
1490               Requires<[IsARM, HasV4T]> {
1491     bits<4> dst;
1492     let Inst{27-4} = 0b000100101111111111110001;
1493     let Inst{3-0}  = dst;
1494   }
1495 }
1496
1497 // All calls clobber the non-callee saved registers. SP is marked as
1498 // a use to prevent stack-pointer assignments that appear immediately
1499 // before calls from potentially appearing dead.
1500 let isCall = 1,
1501   // On non-Darwin platforms R9 is callee-saved.
1502   // FIXME:  Do we really need a non-predicated version? If so, it should
1503   // at least be a pseudo instruction expanding to the predicated version
1504   // at MC lowering time.
1505   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1506   Uses = [SP] in {
1507   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1508                 IIC_Br, "bl\t$func",
1509                 [(ARMcall tglobaladdr:$func)]>,
1510             Requires<[IsARM, IsNotDarwin]> {
1511     let Inst{31-28} = 0b1110;
1512     bits<24> func;
1513     let Inst{23-0} = func;
1514   }
1515
1516   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1517                    IIC_Br, "bl", "\t$func",
1518                    [(ARMcall_pred tglobaladdr:$func)]>,
1519                 Requires<[IsARM, IsNotDarwin]> {
1520     bits<24> func;
1521     let Inst{23-0} = func;
1522   }
1523
1524   // ARMv5T and above
1525   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1526                 IIC_Br, "blx\t$func",
1527                 [(ARMcall GPR:$func)]>,
1528             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1529     bits<4> func;
1530     let Inst{31-4} = 0b1110000100101111111111110011;
1531     let Inst{3-0}  = func;
1532   }
1533
1534   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1535                     IIC_Br, "blx", "\t$func",
1536                     [(ARMcall_pred GPR:$func)]>,
1537                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1538     bits<4> func;
1539     let Inst{27-4} = 0b000100101111111111110011;
1540     let Inst{3-0}  = func;
1541   }
1542
1543   // ARMv4T
1544   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1545   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1546                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1547                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1548
1549   // ARMv4
1550   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1551                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1552                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1553 }
1554
1555 let isCall = 1,
1556   // On Darwin R9 is call-clobbered.
1557   // R7 is marked as a use to prevent frame-pointer assignments from being
1558   // moved above / below calls.
1559   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1560   Uses = [R7, SP] in {
1561   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1562                 4, IIC_Br,
1563                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1564               Requires<[IsARM, IsDarwin]>;
1565
1566   def BLr9_pred : ARMPseudoExpand<(outs),
1567                    (ins bl_target:$func, pred:$p, variable_ops),
1568                    4, IIC_Br,
1569                    [(ARMcall_pred tglobaladdr:$func)],
1570                    (BL_pred bl_target:$func, pred:$p)>,
1571                   Requires<[IsARM, IsDarwin]>;
1572
1573   // ARMv5T and above
1574   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1575                 4, IIC_Br,
1576                 [(ARMcall GPR:$func)],
1577                 (BLX GPR:$func)>,
1578                Requires<[IsARM, HasV5T, IsDarwin]>;
1579
1580   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1581                 4, IIC_Br,
1582                 [(ARMcall_pred GPR:$func)],
1583                 (BLX_pred GPR:$func, pred:$p)>,
1584                    Requires<[IsARM, HasV5T, IsDarwin]>;
1585
1586   // ARMv4T
1587   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1588   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1589                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1590                   Requires<[IsARM, HasV4T, IsDarwin]>;
1591
1592   // ARMv4
1593   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1594                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1595                   Requires<[IsARM, NoV4T, IsDarwin]>;
1596 }
1597
1598 let isBranch = 1, isTerminator = 1 in {
1599   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1600   // a two-value operand where a dag node expects two operands. :(
1601   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1602                IIC_Br, "b", "\t$target",
1603                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1604     bits<24> target;
1605     let Inst{23-0} = target;
1606   }
1607
1608   let isBarrier = 1 in {
1609     // B is "predicable" since it's just a Bcc with an 'always' condition.
1610     let isPredicable = 1 in
1611     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1612     // should be sufficient.
1613     // FIXME: Is B really a Barrier? That doesn't seem right.
1614     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1615                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1616
1617     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1618     def BR_JTr : ARMPseudoInst<(outs),
1619                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1620                       0, IIC_Br,
1621                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1622     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1623     // into i12 and rs suffixed versions.
1624     def BR_JTm : ARMPseudoInst<(outs),
1625                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1626                      0, IIC_Br,
1627                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1628                        imm:$id)]>;
1629     def BR_JTadd : ARMPseudoInst<(outs),
1630                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1631                    0, IIC_Br,
1632                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1633                      imm:$id)]>;
1634     } // isNotDuplicable = 1, isIndirectBranch = 1
1635   } // isBarrier = 1
1636
1637 }
1638
1639 // BLX (immediate)
1640 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1641                "blx\t$target", []>,
1642            Requires<[IsARM, HasV5T]> {
1643   let Inst{31-25} = 0b1111101;
1644   bits<25> target;
1645   let Inst{23-0} = target{24-1};
1646   let Inst{24} = target{0};
1647 }
1648
1649 // Branch and Exchange Jazelle
1650 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1651               [/* pattern left blank */]> {
1652   bits<4> func;
1653   let Inst{23-20} = 0b0010;
1654   let Inst{19-8} = 0xfff;
1655   let Inst{7-4} = 0b0010;
1656   let Inst{3-0} = func;
1657 }
1658
1659 // Tail calls.
1660
1661 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1662   // Darwin versions.
1663   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1664       Uses = [SP] in {
1665     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1666                        IIC_Br, []>, Requires<[IsDarwin]>;
1667
1668     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1669                        IIC_Br, []>, Requires<[IsDarwin]>;
1670
1671     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1672                    4, IIC_Br, [],
1673                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1674                    Requires<[IsARM, IsDarwin]>;
1675
1676     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1677                    4, IIC_Br, [],
1678                    (BX GPR:$dst)>,
1679                    Requires<[IsARM, IsDarwin]>;
1680
1681   }
1682
1683   // Non-Darwin versions (the difference is R9).
1684   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1685       Uses = [SP] in {
1686     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1687                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1688
1689     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1690                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1691
1692     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1693                    4, IIC_Br, [],
1694                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1695                    Requires<[IsARM, IsNotDarwin]>;
1696
1697     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1698                      4, IIC_Br, [],
1699                      (BX GPR:$dst)>,
1700                      Requires<[IsARM, IsNotDarwin]>;
1701   }
1702 }
1703
1704
1705
1706
1707
1708 // Secure Monitor Call is a system instruction -- for disassembly only
1709 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1710               []> {
1711   bits<4> opt;
1712   let Inst{23-4} = 0b01100000000000000111;
1713   let Inst{3-0} = opt;
1714 }
1715
1716 // Supervisor Call (Software Interrupt)
1717 let isCall = 1, Uses = [SP] in {
1718 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1719   bits<24> svc;
1720   let Inst{23-0} = svc;
1721 }
1722 }
1723
1724 // Store Return State
1725 class SRSI<bit wb, string asm>
1726   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
1727        NoItinerary, asm, "", []> {
1728   bits<5> mode;
1729   let Inst{31-28} = 0b1111;
1730   let Inst{27-25} = 0b100;
1731   let Inst{22} = 1;
1732   let Inst{21} = wb;
1733   let Inst{20} = 0;
1734   let Inst{19-16} = 0b1101;  // SP
1735   let Inst{15-5} = 0b00000101000;
1736   let Inst{4-0} = mode;
1737 }
1738
1739 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
1740   let Inst{24-23} = 0;
1741 }
1742 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
1743   let Inst{24-23} = 0;
1744 }
1745 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
1746   let Inst{24-23} = 0b10;
1747 }
1748 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
1749   let Inst{24-23} = 0b10;
1750 }
1751 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
1752   let Inst{24-23} = 0b01;
1753 }
1754 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
1755   let Inst{24-23} = 0b01;
1756 }
1757 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
1758   let Inst{24-23} = 0b11;
1759 }
1760 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
1761   let Inst{24-23} = 0b11;
1762 }
1763
1764 // Return From Exception
1765 class RFEI<bit wb, string asm>
1766   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
1767        NoItinerary, asm, "", []> {
1768   bits<4> Rn;
1769   let Inst{31-28} = 0b1111;
1770   let Inst{27-25} = 0b100;
1771   let Inst{22} = 0;
1772   let Inst{21} = wb;
1773   let Inst{20} = 1;
1774   let Inst{19-16} = Rn;
1775   let Inst{15-0} = 0xa00;
1776 }
1777
1778 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
1779   let Inst{24-23} = 0;
1780 }
1781 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
1782   let Inst{24-23} = 0;
1783 }
1784 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
1785   let Inst{24-23} = 0b10;
1786 }
1787 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
1788   let Inst{24-23} = 0b10;
1789 }
1790 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
1791   let Inst{24-23} = 0b01;
1792 }
1793 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
1794   let Inst{24-23} = 0b01;
1795 }
1796 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
1797   let Inst{24-23} = 0b11;
1798 }
1799 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
1800   let Inst{24-23} = 0b11;
1801 }
1802
1803 //===----------------------------------------------------------------------===//
1804 //  Load / store Instructions.
1805 //
1806
1807 // Load
1808
1809
1810 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1811                     UnOpFrag<(load node:$Src)>>;
1812 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1813                     UnOpFrag<(zextloadi8 node:$Src)>>;
1814 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1815                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1816 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1817                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1818
1819 // Special LDR for loads from non-pc-relative constpools.
1820 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1821     isReMaterializable = 1 in
1822 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1823                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1824                  []> {
1825   bits<4> Rt;
1826   bits<17> addr;
1827   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1828   let Inst{19-16} = 0b1111;
1829   let Inst{15-12} = Rt;
1830   let Inst{11-0}  = addr{11-0};   // imm12
1831 }
1832
1833 // Loads with zero extension
1834 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1835                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1836                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1837
1838 // Loads with sign extension
1839 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1840                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1841                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1842
1843 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1844                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1845                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1846
1847 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1848 // Load doubleword
1849 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1850                  (ins addrmode3:$addr), LdMiscFrm,
1851                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1852                  []>, Requires<[IsARM, HasV5TE]>;
1853 }
1854
1855 // Indexed loads
1856 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1857   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1858                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1859                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1860     // {17-14}  Rn
1861     // {13}     reg vs. imm
1862     // {12}     isAdd
1863     // {11-0}   imm12/Rm
1864     bits<18> addr;
1865     let Inst{25} = addr{13};
1866     let Inst{23} = addr{12};
1867     let Inst{19-16} = addr{17-14};
1868     let Inst{11-0} = addr{11-0};
1869     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1870   }
1871
1872   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1873                        (ins GPR:$Rn, am2offset_reg:$offset),
1874                        IndexModePost, LdFrm, itin,
1875                        opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1876      // {12}     isAdd
1877      // {11-0}   imm12/Rm
1878      bits<14> offset;
1879      bits<4> Rn;
1880      let Inst{25} = 1;
1881      let Inst{23} = offset{12};
1882      let Inst{19-16} = Rn;
1883      let Inst{11-0} = offset{11-0};
1884      let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1885    }
1886
1887    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1888                        (ins GPR:$Rn, am2offset_imm:$offset),
1889                       IndexModePost, LdFrm, itin,
1890                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1891     // {12}     isAdd
1892     // {11-0}   imm12/Rm
1893     bits<14> offset;
1894     bits<4> Rn;
1895     let Inst{25} = 0;
1896     let Inst{23} = offset{12};
1897     let Inst{19-16} = Rn;
1898     let Inst{11-0} = offset{11-0};
1899     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1900   }
1901 }
1902
1903 let mayLoad = 1, neverHasSideEffects = 1 in {
1904 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1905 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1906 }
1907
1908 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1909   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1910                         (ins addrmode3:$addr), IndexModePre,
1911                         LdMiscFrm, itin,
1912                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1913     bits<14> addr;
1914     let Inst{23}    = addr{8};      // U bit
1915     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1916     let Inst{19-16} = addr{12-9};   // Rn
1917     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1918     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1919   }
1920   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1921                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1922                         LdMiscFrm, itin,
1923                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1924     bits<10> offset;
1925     bits<4> Rn;
1926     let Inst{23}    = offset{8};      // U bit
1927     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1928     let Inst{19-16} = Rn;
1929     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1930     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1931   }
1932 }
1933
1934 let mayLoad = 1, neverHasSideEffects = 1 in {
1935 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1936 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1937 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1938 let hasExtraDefRegAllocReq = 1 in {
1939 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1940                           (ins addrmode3:$addr), IndexModePre,
1941                           LdMiscFrm, IIC_iLoad_d_ru,
1942                           "ldrd", "\t$Rt, $Rt2, $addr!",
1943                           "$addr.base = $Rn_wb", []> {
1944   bits<14> addr;
1945   let Inst{23}    = addr{8};      // U bit
1946   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1947   let Inst{19-16} = addr{12-9};   // Rn
1948   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1949   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1950   let DecoderMethod = "DecodeAddrMode3Instruction";
1951 }
1952 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1953                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1954                           LdMiscFrm, IIC_iLoad_d_ru,
1955                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1956                           "$Rn = $Rn_wb", []> {
1957   bits<10> offset;
1958   bits<4> Rn;
1959   let Inst{23}    = offset{8};      // U bit
1960   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1961   let Inst{19-16} = Rn;
1962   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1963   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1964   let DecoderMethod = "DecodeAddrMode3Instruction";
1965 }
1966 } // hasExtraDefRegAllocReq = 1
1967 } // mayLoad = 1, neverHasSideEffects = 1
1968
1969 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1970 let mayLoad = 1, neverHasSideEffects = 1 in {
1971 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1972                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1973                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1974   // {17-14}  Rn
1975   // {13}     1 == Rm, 0 == imm12
1976   // {12}     isAdd
1977   // {11-0}   imm12/Rm
1978   bits<18> addr;
1979   let Inst{25} = addr{13};
1980   let Inst{23} = addr{12};
1981   let Inst{21} = 1; // overwrite
1982   let Inst{19-16} = addr{17-14};
1983   let Inst{11-0} = addr{11-0};
1984   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1985 }
1986 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1987                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1988                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1989   // {17-14}  Rn
1990   // {13}     1 == Rm, 0 == imm12
1991   // {12}     isAdd
1992   // {11-0}   imm12/Rm
1993   bits<18> addr;
1994   let Inst{25} = addr{13};
1995   let Inst{23} = addr{12};
1996   let Inst{21} = 1; // overwrite
1997   let Inst{19-16} = addr{17-14};
1998   let Inst{11-0} = addr{11-0};
1999   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2000 }
2001 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
2002              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
2003              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2004   let Inst{21} = 1; // overwrite
2005 }
2006 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
2007              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
2008              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2009   let Inst{21} = 1; // overwrite
2010 }
2011 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
2012              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
2013              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2014   let Inst{21} = 1; // overwrite
2015 }
2016 }
2017
2018 // Store
2019
2020 // Stores with truncate
2021 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2022                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2023                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2024
2025 // Store doubleword
2026 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2027 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2028                StMiscFrm, IIC_iStore_d_r,
2029                "strd", "\t$Rt, $src2, $addr", []>,
2030            Requires<[IsARM, HasV5TE]> {
2031   let Inst{21} = 0;
2032 }
2033
2034 // Indexed stores
2035 def STR_PRE_REG  : AI2stridx_reg<0, 1, (outs GPR:$Rn_wb),
2036                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2037                      IndexModePre, StFrm, IIC_iStore_ru,
2038                      "str", "\t$Rt, [$Rn, $offset]!",
2039                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2040                      [(set GPR:$Rn_wb,
2041                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2042 def STR_PRE_IMM  : AI2stridx_imm<0, 1, (outs GPR:$Rn_wb),
2043                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2044                      IndexModePre, StFrm, IIC_iStore_ru,
2045                      "str", "\t$Rt, [$Rn, $offset]!",
2046                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2047                      [(set GPR:$Rn_wb,
2048                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2049
2050
2051
2052 def STR_POST_REG : AI2stridx_reg<0, 0, (outs GPR:$Rn_wb),
2053                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2054                      IndexModePost, StFrm, IIC_iStore_ru,
2055                      "str", "\t$Rt, [$Rn], $offset",
2056                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2057                      [(set GPR:$Rn_wb,
2058                       (post_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2059 def STR_POST_IMM : AI2stridx_imm<0, 0, (outs GPR:$Rn_wb),
2060                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2061                      IndexModePost, StFrm, IIC_iStore_ru,
2062                      "str", "\t$Rt, [$Rn], $offset",
2063                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2064                      [(set GPR:$Rn_wb,
2065                       (post_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2066
2067
2068 def STRB_PRE_REG : AI2stridx_reg<1, 1, (outs GPR:$Rn_wb),
2069                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2070                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2071                      "strb", "\t$Rt, [$Rn, $offset]!",
2072                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2073                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2074                                         GPR:$Rn, am2offset_reg:$offset))]>;
2075 def STRB_PRE_IMM : AI2stridx_imm<1, 1, (outs GPR:$Rn_wb),
2076                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2077                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2078                      "strb", "\t$Rt, [$Rn, $offset]!",
2079                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2080                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2081                                         GPR:$Rn, am2offset_imm:$offset))]>;
2082
2083 def STRB_POST_REG: AI2stridx_reg<1, 0, (outs GPR:$Rn_wb),
2084                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2085                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2086                      "strb", "\t$Rt, [$Rn], $offset",
2087                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2088                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2089                                         GPR:$Rn, am2offset_reg:$offset))]>;
2090 def STRB_POST_IMM: AI2stridx_imm<1, 0, (outs GPR:$Rn_wb),
2091                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2092                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2093                      "strb", "\t$Rt, [$Rn], $offset",
2094                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2095                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2096                                         GPR:$Rn, am2offset_imm:$offset))]>;
2097
2098
2099 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2100                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2101                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2102                      "strh", "\t$Rt, [$Rn, $offset]!",
2103                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2104                      [(set GPR:$Rn_wb,
2105                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2106
2107 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2108                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2109                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2110                      "strh", "\t$Rt, [$Rn], $offset",
2111                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2112                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2113                                         GPR:$Rn, am3offset:$offset))]>;
2114
2115 // For disassembly only
2116 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2117 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2118                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2119                      StMiscFrm, IIC_iStore_d_ru,
2120                      "strd", "\t$src1, $src2, [$base, $offset]!",
2121                      "$base = $base_wb", []> {
2122   bits<4> src1;
2123   bits<4> base;
2124   bits<10> offset;
2125   let Inst{23} = offset{8}; // U bit
2126   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2127   let Inst{19-16} = base;
2128   let Inst{15-12} = src1;
2129   let Inst{11-8}  = offset{7-4};
2130   let Inst{3-0}   = offset{3-0};
2131
2132   let DecoderMethod = "DecodeAddrMode3Instruction";
2133 }
2134
2135 // For disassembly only
2136 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2137                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2138                      StMiscFrm, IIC_iStore_d_ru,
2139                      "strd", "\t$src1, $src2, [$base], $offset",
2140                      "$base = $base_wb", []> {
2141   bits<4> src1;
2142   bits<4> base;
2143   bits<10> offset;
2144   let Inst{23} = offset{8}; // U bit
2145   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2146   let Inst{19-16} = base;
2147   let Inst{15-12} = src1;
2148   let Inst{11-8}  = offset{7-4};
2149   let Inst{3-0}   = offset{3-0};
2150
2151   let DecoderMethod = "DecodeAddrMode3Instruction";
2152 }
2153 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2154
2155 // STRT, STRBT, and STRHT are for disassembly only.
2156
2157 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2158                      (ins GPR:$Rt, ldst_so_reg:$addr),
2159                      IndexModePost, StFrm, IIC_iStore_ru,
2160                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2161                      [/* For disassembly only; pattern left blank */]> {
2162   let Inst{25} = 1;
2163   let Inst{21} = 1; // overwrite
2164   let Inst{4} = 0;
2165   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2166 }
2167
2168 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2169                      (ins GPR:$Rt, addrmode_imm12:$addr),
2170                      IndexModePost, StFrm, IIC_iStore_ru,
2171                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2172                      [/* For disassembly only; pattern left blank */]> {
2173   let Inst{25} = 0;
2174   let Inst{21} = 1; // overwrite
2175   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2176 }
2177
2178
2179 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2180                       (ins GPR:$Rt, ldst_so_reg:$addr),
2181                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2182                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2183                       [/* For disassembly only; pattern left blank */]> {
2184   let Inst{25} = 1;
2185   let Inst{21} = 1; // overwrite
2186   let Inst{4} = 0;
2187   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2188 }
2189
2190 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2191                       (ins GPR:$Rt, addrmode_imm12:$addr),
2192                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2193                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2194                       [/* For disassembly only; pattern left blank */]> {
2195   let Inst{25} = 0;
2196   let Inst{21} = 1; // overwrite
2197   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2198 }
2199
2200
2201 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2202                     StMiscFrm, IIC_iStore_bh_ru,
2203                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2204                     [/* For disassembly only; pattern left blank */]> {
2205   let Inst{21} = 1; // overwrite
2206   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2207 }
2208
2209 //===----------------------------------------------------------------------===//
2210 //  Load / store multiple Instructions.
2211 //
2212
2213 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2214                          InstrItinClass itin, InstrItinClass itin_upd> {
2215   // IA is the default, so no need for an explicit suffix on the
2216   // mnemonic here. Without it is the cannonical spelling.
2217   def IA :
2218     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2219          IndexModeNone, f, itin,
2220          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2221     let Inst{24-23} = 0b01;       // Increment After
2222     let Inst{21}    = 0;          // No writeback
2223     let Inst{20}    = L_bit;
2224   }
2225   def IA_UPD :
2226     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2227          IndexModeUpd, f, itin_upd,
2228          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2229     let Inst{24-23} = 0b01;       // Increment After
2230     let Inst{21}    = 1;          // Writeback
2231     let Inst{20}    = L_bit;
2232   }
2233   def DA :
2234     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2235          IndexModeNone, f, itin,
2236          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2237     let Inst{24-23} = 0b00;       // Decrement After
2238     let Inst{21}    = 0;          // No writeback
2239     let Inst{20}    = L_bit;
2240   }
2241   def DA_UPD :
2242     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2243          IndexModeUpd, f, itin_upd,
2244          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2245     let Inst{24-23} = 0b00;       // Decrement After
2246     let Inst{21}    = 1;          // Writeback
2247     let Inst{20}    = L_bit;
2248   }
2249   def DB :
2250     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2251          IndexModeNone, f, itin,
2252          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2253     let Inst{24-23} = 0b10;       // Decrement Before
2254     let Inst{21}    = 0;          // No writeback
2255     let Inst{20}    = L_bit;
2256   }
2257   def DB_UPD :
2258     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2259          IndexModeUpd, f, itin_upd,
2260          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2261     let Inst{24-23} = 0b10;       // Decrement Before
2262     let Inst{21}    = 1;          // Writeback
2263     let Inst{20}    = L_bit;
2264   }
2265   def IB :
2266     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2267          IndexModeNone, f, itin,
2268          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2269     let Inst{24-23} = 0b11;       // Increment Before
2270     let Inst{21}    = 0;          // No writeback
2271     let Inst{20}    = L_bit;
2272   }
2273   def IB_UPD :
2274     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2275          IndexModeUpd, f, itin_upd,
2276          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2277     let Inst{24-23} = 0b11;       // Increment Before
2278     let Inst{21}    = 1;          // Writeback
2279     let Inst{20}    = L_bit;
2280   }
2281 }
2282
2283 let neverHasSideEffects = 1 in {
2284
2285 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2286 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2287
2288 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2289 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2290
2291 } // neverHasSideEffects
2292
2293 // FIXME: remove when we have a way to marking a MI with these properties.
2294 // FIXME: Should pc be an implicit operand like PICADD, etc?
2295 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2296     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2297 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2298                                                  reglist:$regs, variable_ops),
2299                      4, IIC_iLoad_mBr, [],
2300                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2301       RegConstraint<"$Rn = $wb">;
2302
2303 //===----------------------------------------------------------------------===//
2304 //  Move Instructions.
2305 //
2306
2307 let neverHasSideEffects = 1 in
2308 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2309                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2310   bits<4> Rd;
2311   bits<4> Rm;
2312
2313   let Inst{19-16} = 0b0000;
2314   let Inst{11-4} = 0b00000000;
2315   let Inst{25} = 0;
2316   let Inst{3-0} = Rm;
2317   let Inst{15-12} = Rd;
2318 }
2319
2320 // A version for the smaller set of tail call registers.
2321 let neverHasSideEffects = 1 in
2322 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2323                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2324   bits<4> Rd;
2325   bits<4> Rm;
2326
2327   let Inst{11-4} = 0b00000000;
2328   let Inst{25} = 0;
2329   let Inst{3-0} = Rm;
2330   let Inst{15-12} = Rd;
2331 }
2332
2333 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2334                 DPSoRegRegFrm, IIC_iMOVsr,
2335                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2336                 UnaryDP {
2337   bits<4> Rd;
2338   bits<12> src;
2339   let Inst{15-12} = Rd;
2340   let Inst{19-16} = 0b0000;
2341   let Inst{11-8} = src{11-8};
2342   let Inst{7} = 0;
2343   let Inst{6-5} = src{6-5};
2344   let Inst{4} = 1;
2345   let Inst{3-0} = src{3-0};
2346   let Inst{25} = 0;
2347 }
2348
2349 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2350                 DPSoRegImmFrm, IIC_iMOVsr,
2351                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2352                 UnaryDP {
2353   bits<4> Rd;
2354   bits<12> src;
2355   let Inst{15-12} = Rd;
2356   let Inst{19-16} = 0b0000;
2357   let Inst{11-5} = src{11-5};
2358   let Inst{4} = 0;
2359   let Inst{3-0} = src{3-0};
2360   let Inst{25} = 0;
2361 }
2362
2363
2364
2365 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2366 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2367                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2368   bits<4> Rd;
2369   bits<12> imm;
2370   let Inst{25} = 1;
2371   let Inst{15-12} = Rd;
2372   let Inst{19-16} = 0b0000;
2373   let Inst{11-0} = imm;
2374 }
2375
2376 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2377 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2378                  DPFrm, IIC_iMOVi,
2379                  "movw", "\t$Rd, $imm",
2380                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2381                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2382   bits<4> Rd;
2383   bits<16> imm;
2384   let Inst{15-12} = Rd;
2385   let Inst{11-0}  = imm{11-0};
2386   let Inst{19-16} = imm{15-12};
2387   let Inst{20} = 0;
2388   let Inst{25} = 1;
2389 }
2390
2391 def : InstAlias<"mov${p} $Rd, $imm",
2392                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2393         Requires<[IsARM]>;
2394
2395 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2396                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2397
2398 let Constraints = "$src = $Rd" in {
2399 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2400                   DPFrm, IIC_iMOVi,
2401                   "movt", "\t$Rd, $imm",
2402                   [(set GPR:$Rd,
2403                         (or (and GPR:$src, 0xffff),
2404                             lo16AllZero:$imm))]>, UnaryDP,
2405                   Requires<[IsARM, HasV6T2]> {
2406   bits<4> Rd;
2407   bits<16> imm;
2408   let Inst{15-12} = Rd;
2409   let Inst{11-0}  = imm{11-0};
2410   let Inst{19-16} = imm{15-12};
2411   let Inst{20} = 0;
2412   let Inst{25} = 1;
2413 }
2414
2415 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2416                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2417
2418 } // Constraints
2419
2420 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2421       Requires<[IsARM, HasV6T2]>;
2422
2423 let Uses = [CPSR] in
2424 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2425                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2426                     Requires<[IsARM]>;
2427
2428 // These aren't really mov instructions, but we have to define them this way
2429 // due to flag operands.
2430
2431 let Defs = [CPSR] in {
2432 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2433                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2434                       Requires<[IsARM]>;
2435 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2436                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2437                       Requires<[IsARM]>;
2438 }
2439
2440 //===----------------------------------------------------------------------===//
2441 //  Extend Instructions.
2442 //
2443
2444 // Sign extenders
2445
2446 def SXTB  : AI_ext_rrot<0b01101010,
2447                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2448 def SXTH  : AI_ext_rrot<0b01101011,
2449                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2450
2451 def SXTAB : AI_exta_rrot<0b01101010,
2452                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2453 def SXTAH : AI_exta_rrot<0b01101011,
2454                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2455
2456 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2457
2458 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2459
2460 // Zero extenders
2461
2462 let AddedComplexity = 16 in {
2463 def UXTB   : AI_ext_rrot<0b01101110,
2464                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2465 def UXTH   : AI_ext_rrot<0b01101111,
2466                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2467 def UXTB16 : AI_ext_rrot<0b01101100,
2468                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2469
2470 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2471 //        The transformation should probably be done as a combiner action
2472 //        instead so we can include a check for masking back in the upper
2473 //        eight bits of the source into the lower eight bits of the result.
2474 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2475 //               (UXTB16r_rot GPR:$Src, 3)>;
2476 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2477                (UXTB16 GPR:$Src, 1)>;
2478
2479 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2480                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2481 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2482                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2483 }
2484
2485 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2486 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2487
2488
2489 def SBFX  : I<(outs GPR:$Rd),
2490               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2491                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2492                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2493                Requires<[IsARM, HasV6T2]> {
2494   bits<4> Rd;
2495   bits<4> Rn;
2496   bits<5> lsb;
2497   bits<5> width;
2498   let Inst{27-21} = 0b0111101;
2499   let Inst{6-4}   = 0b101;
2500   let Inst{20-16} = width;
2501   let Inst{15-12} = Rd;
2502   let Inst{11-7}  = lsb;
2503   let Inst{3-0}   = Rn;
2504 }
2505
2506 def UBFX  : I<(outs GPR:$Rd),
2507               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2508                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2509                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2510                Requires<[IsARM, HasV6T2]> {
2511   bits<4> Rd;
2512   bits<4> Rn;
2513   bits<5> lsb;
2514   bits<5> width;
2515   let Inst{27-21} = 0b0111111;
2516   let Inst{6-4}   = 0b101;
2517   let Inst{20-16} = width;
2518   let Inst{15-12} = Rd;
2519   let Inst{11-7}  = lsb;
2520   let Inst{3-0}   = Rn;
2521 }
2522
2523 //===----------------------------------------------------------------------===//
2524 //  Arithmetic Instructions.
2525 //
2526
2527 defm ADD  : AsI1_bin_irs<0b0100, "add",
2528                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2529                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2530 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2531                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2532                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2533
2534 // ADD and SUB with 's' bit set.
2535 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2536                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2537                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2538 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2539                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2540                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2541
2542 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2543                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2544                           "ADC", 1>;
2545 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2546                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2547                           "SBC">;
2548
2549 // ADC and SUBC with 's' bit set.
2550 let usesCustomInserter = 1 in {
2551 defm ADCS : AI1_adde_sube_s_irs<
2552               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2553 defm SBCS : AI1_adde_sube_s_irs<
2554               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2555 }
2556
2557 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2558                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2559                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2560   bits<4> Rd;
2561   bits<4> Rn;
2562   bits<12> imm;
2563   let Inst{25} = 1;
2564   let Inst{15-12} = Rd;
2565   let Inst{19-16} = Rn;
2566   let Inst{11-0} = imm;
2567 }
2568
2569 // The reg/reg form is only defined for the disassembler; for codegen it is
2570 // equivalent to SUBrr.
2571 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2572                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2573                  [/* For disassembly only; pattern left blank */]> {
2574   bits<4> Rd;
2575   bits<4> Rn;
2576   bits<4> Rm;
2577   let Inst{11-4} = 0b00000000;
2578   let Inst{25} = 0;
2579   let Inst{3-0} = Rm;
2580   let Inst{15-12} = Rd;
2581   let Inst{19-16} = Rn;
2582 }
2583
2584 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2585                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2586                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2587   bits<4> Rd;
2588   bits<4> Rn;
2589   bits<12> shift;
2590   let Inst{25} = 0;
2591   let Inst{19-16} = Rn;
2592   let Inst{15-12} = Rd;
2593   let Inst{11-5} = shift{11-5};
2594   let Inst{4} = 0;
2595   let Inst{3-0} = shift{3-0};
2596 }
2597
2598 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2599                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2600                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2601   bits<4> Rd;
2602   bits<4> Rn;
2603   bits<12> shift;
2604   let Inst{25} = 0;
2605   let Inst{19-16} = Rn;
2606   let Inst{15-12} = Rd;
2607   let Inst{11-8} = shift{11-8};
2608   let Inst{7} = 0;
2609   let Inst{6-5} = shift{6-5};
2610   let Inst{4} = 1;
2611   let Inst{3-0} = shift{3-0};
2612 }
2613
2614 // RSB with 's' bit set.
2615 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2616 let usesCustomInserter = 1 in {
2617 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2618                  4, IIC_iALUi,
2619                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2620 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2621                  4, IIC_iALUr,
2622                  [/* For disassembly only; pattern left blank */]>;
2623 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2624                  4, IIC_iALUsr,
2625                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2626 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2627                  4, IIC_iALUsr,
2628                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2629 }
2630
2631 let Uses = [CPSR] in {
2632 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2633                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2634                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2635                  Requires<[IsARM]> {
2636   bits<4> Rd;
2637   bits<4> Rn;
2638   bits<12> imm;
2639   let Inst{25} = 1;
2640   let Inst{15-12} = Rd;
2641   let Inst{19-16} = Rn;
2642   let Inst{11-0} = imm;
2643 }
2644 // The reg/reg form is only defined for the disassembler; for codegen it is
2645 // equivalent to SUBrr.
2646 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2647                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2648                  [/* For disassembly only; pattern left blank */]> {
2649   bits<4> Rd;
2650   bits<4> Rn;
2651   bits<4> Rm;
2652   let Inst{11-4} = 0b00000000;
2653   let Inst{25} = 0;
2654   let Inst{3-0} = Rm;
2655   let Inst{15-12} = Rd;
2656   let Inst{19-16} = Rn;
2657 }
2658 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2659                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2660                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2661                  Requires<[IsARM]> {
2662   bits<4> Rd;
2663   bits<4> Rn;
2664   bits<12> shift;
2665   let Inst{25} = 0;
2666   let Inst{19-16} = Rn;
2667   let Inst{15-12} = Rd;
2668   let Inst{11-5} = shift{11-5};
2669   let Inst{4} = 0;
2670   let Inst{3-0} = shift{3-0};
2671 }
2672 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2673                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2674                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2675                  Requires<[IsARM]> {
2676   bits<4> Rd;
2677   bits<4> Rn;
2678   bits<12> shift;
2679   let Inst{25} = 0;
2680   let Inst{19-16} = Rn;
2681   let Inst{15-12} = Rd;
2682   let Inst{11-8} = shift{11-8};
2683   let Inst{7} = 0;
2684   let Inst{6-5} = shift{6-5};
2685   let Inst{4} = 1;
2686   let Inst{3-0} = shift{3-0};
2687 }
2688 }
2689
2690
2691 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2692 let usesCustomInserter = 1, Uses = [CPSR] in {
2693 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2694                   4, IIC_iALUi,
2695                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2696 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2697                   4, IIC_iALUsr,
2698                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2699 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2700                   4, IIC_iALUsr,
2701                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2702 }
2703
2704 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2705 // The assume-no-carry-in form uses the negation of the input since add/sub
2706 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2707 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2708 // details.
2709 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2710              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2711 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2712              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2713 // The with-carry-in form matches bitwise not instead of the negation.
2714 // Effectively, the inverse interpretation of the carry flag already accounts
2715 // for part of the negation.
2716 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2717              (SBCri  GPR:$src, so_imm_not:$imm)>;
2718 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2719              (SBCSri GPR:$src, so_imm_not:$imm)>;
2720
2721 // Note: These are implemented in C++ code, because they have to generate
2722 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2723 // cannot produce.
2724 // (mul X, 2^n+1) -> (add (X << n), X)
2725 // (mul X, 2^n-1) -> (rsb X, (X << n))
2726
2727 // ARM Arithmetic Instruction
2728 // GPR:$dst = GPR:$a op GPR:$b
2729 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2730           list<dag> pattern = [],
2731           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2732   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2733   bits<4> Rn;
2734   bits<4> Rd;
2735   bits<4> Rm;
2736   let Inst{27-20} = op27_20;
2737   let Inst{11-4} = op11_4;
2738   let Inst{19-16} = Rn;
2739   let Inst{15-12} = Rd;
2740   let Inst{3-0}   = Rm;
2741 }
2742
2743 // Saturating add/subtract
2744
2745 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2746                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2747                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2748 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2749                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2750                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2751 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2752                   "\t$Rd, $Rm, $Rn">;
2753 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2754                   "\t$Rd, $Rm, $Rn">;
2755
2756 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2757 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2758 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2759 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2760 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2761 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2762 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2763 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2764 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2765 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2766 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2767 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2768
2769 // Signed/Unsigned add/subtract
2770
2771 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2772 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2773 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2774 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2775 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2776 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2777 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2778 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2779 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2780 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2781 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2782 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2783
2784 // Signed/Unsigned halving add/subtract
2785
2786 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2787 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2788 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2789 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2790 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2791 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2792 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2793 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2794 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2795 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2796 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2797 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2798
2799 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2800
2801 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2802                 MulFrm /* for convenience */, NoItinerary, "usad8",
2803                 "\t$Rd, $Rn, $Rm", []>,
2804              Requires<[IsARM, HasV6]> {
2805   bits<4> Rd;
2806   bits<4> Rn;
2807   bits<4> Rm;
2808   let Inst{27-20} = 0b01111000;
2809   let Inst{15-12} = 0b1111;
2810   let Inst{7-4} = 0b0001;
2811   let Inst{19-16} = Rd;
2812   let Inst{11-8} = Rm;
2813   let Inst{3-0} = Rn;
2814 }
2815 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2816                 MulFrm /* for convenience */, NoItinerary, "usada8",
2817                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2818              Requires<[IsARM, HasV6]> {
2819   bits<4> Rd;
2820   bits<4> Rn;
2821   bits<4> Rm;
2822   bits<4> Ra;
2823   let Inst{27-20} = 0b01111000;
2824   let Inst{7-4} = 0b0001;
2825   let Inst{19-16} = Rd;
2826   let Inst{15-12} = Ra;
2827   let Inst{11-8} = Rm;
2828   let Inst{3-0} = Rn;
2829 }
2830
2831 // Signed/Unsigned saturate -- for disassembly only
2832
2833 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2834               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2835   bits<4> Rd;
2836   bits<5> sat_imm;
2837   bits<4> Rn;
2838   bits<8> sh;
2839   let Inst{27-21} = 0b0110101;
2840   let Inst{5-4} = 0b01;
2841   let Inst{20-16} = sat_imm;
2842   let Inst{15-12} = Rd;
2843   let Inst{11-7} = sh{4-0};
2844   let Inst{6} = sh{5};
2845   let Inst{3-0} = Rn;
2846 }
2847
2848 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2849                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2850   bits<4> Rd;
2851   bits<4> sat_imm;
2852   bits<4> Rn;
2853   let Inst{27-20} = 0b01101010;
2854   let Inst{11-4} = 0b11110011;
2855   let Inst{15-12} = Rd;
2856   let Inst{19-16} = sat_imm;
2857   let Inst{3-0} = Rn;
2858 }
2859
2860 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
2861               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2862   bits<4> Rd;
2863   bits<5> sat_imm;
2864   bits<4> Rn;
2865   bits<8> sh;
2866   let Inst{27-21} = 0b0110111;
2867   let Inst{5-4} = 0b01;
2868   let Inst{15-12} = Rd;
2869   let Inst{11-7} = sh{4-0};
2870   let Inst{6} = sh{5};
2871   let Inst{20-16} = sat_imm;
2872   let Inst{3-0} = Rn;
2873 }
2874
2875 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
2876                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2877                 [/* For disassembly only; pattern left blank */]> {
2878   bits<4> Rd;
2879   bits<4> sat_imm;
2880   bits<4> Rn;
2881   let Inst{27-20} = 0b01101110;
2882   let Inst{11-4} = 0b11110011;
2883   let Inst{15-12} = Rd;
2884   let Inst{19-16} = sat_imm;
2885   let Inst{3-0} = Rn;
2886 }
2887
2888 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2889 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2890
2891 //===----------------------------------------------------------------------===//
2892 //  Bitwise Instructions.
2893 //
2894
2895 defm AND   : AsI1_bin_irs<0b0000, "and",
2896                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2897                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2898 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2899                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2900                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2901 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2902                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2903                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2904 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2905                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2906                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2907
2908 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
2909 // like in the actual instruction encoding. The complexity of mapping the mask
2910 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
2911 // instruction description.
2912 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2913                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2914                "bfc", "\t$Rd, $imm", "$src = $Rd",
2915                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2916                Requires<[IsARM, HasV6T2]> {
2917   bits<4> Rd;
2918   bits<10> imm;
2919   let Inst{27-21} = 0b0111110;
2920   let Inst{6-0}   = 0b0011111;
2921   let Inst{15-12} = Rd;
2922   let Inst{11-7}  = imm{4-0}; // lsb
2923   let Inst{20-16} = imm{9-5}; // msb
2924 }
2925
2926 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2927 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2928                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2929                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2930                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2931                                 bf_inv_mask_imm:$imm))]>,
2932                Requires<[IsARM, HasV6T2]> {
2933   bits<4> Rd;
2934   bits<4> Rn;
2935   bits<10> imm;
2936   let Inst{27-21} = 0b0111110;
2937   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2938   let Inst{15-12} = Rd;
2939   let Inst{11-7}  = imm{4-0}; // lsb
2940   let Inst{20-16} = imm{9-5}; // width
2941   let Inst{3-0}   = Rn;
2942 }
2943
2944 // GNU as only supports this form of bfi (w/ 4 arguments)
2945 let isAsmParserOnly = 1 in
2946 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2947                                    lsb_pos_imm:$lsb, width_imm:$width),
2948                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2949                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2950                []>, Requires<[IsARM, HasV6T2]> {
2951   bits<4> Rd;
2952   bits<4> Rn;
2953   bits<5> lsb;
2954   bits<5> width;
2955   let Inst{27-21} = 0b0111110;
2956   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2957   let Inst{15-12} = Rd;
2958   let Inst{11-7}  = lsb;
2959   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2960   let Inst{3-0}   = Rn;
2961 }
2962
2963 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2964                   "mvn", "\t$Rd, $Rm",
2965                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2966   bits<4> Rd;
2967   bits<4> Rm;
2968   let Inst{25} = 0;
2969   let Inst{19-16} = 0b0000;
2970   let Inst{11-4} = 0b00000000;
2971   let Inst{15-12} = Rd;
2972   let Inst{3-0} = Rm;
2973 }
2974 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2975                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2976                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2977   bits<4> Rd;
2978   bits<12> shift;
2979   let Inst{25} = 0;
2980   let Inst{19-16} = 0b0000;
2981   let Inst{15-12} = Rd;
2982   let Inst{11-5} = shift{11-5};
2983   let Inst{4} = 0;
2984   let Inst{3-0} = shift{3-0};
2985 }
2986 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2987                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2988                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2989   bits<4> Rd;
2990   bits<12> shift;
2991   let Inst{25} = 0;
2992   let Inst{19-16} = 0b0000;
2993   let Inst{15-12} = Rd;
2994   let Inst{11-8} = shift{11-8};
2995   let Inst{7} = 0;
2996   let Inst{6-5} = shift{6-5};
2997   let Inst{4} = 1;
2998   let Inst{3-0} = shift{3-0};
2999 }
3000 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3001 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3002                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3003                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3004   bits<4> Rd;
3005   bits<12> imm;
3006   let Inst{25} = 1;
3007   let Inst{19-16} = 0b0000;
3008   let Inst{15-12} = Rd;
3009   let Inst{11-0} = imm;
3010 }
3011
3012 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3013              (BICri GPR:$src, so_imm_not:$imm)>;
3014
3015 //===----------------------------------------------------------------------===//
3016 //  Multiply Instructions.
3017 //
3018 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3019              string opc, string asm, list<dag> pattern>
3020   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3021   bits<4> Rd;
3022   bits<4> Rm;
3023   bits<4> Rn;
3024   let Inst{19-16} = Rd;
3025   let Inst{11-8}  = Rm;
3026   let Inst{3-0}   = Rn;
3027 }
3028 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3029              string opc, string asm, list<dag> pattern>
3030   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3031   bits<4> RdLo;
3032   bits<4> RdHi;
3033   bits<4> Rm;
3034   bits<4> Rn;
3035   let Inst{19-16} = RdHi;
3036   let Inst{15-12} = RdLo;
3037   let Inst{11-8}  = Rm;
3038   let Inst{3-0}   = Rn;
3039 }
3040
3041 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3042 //        property. Remove them when it's possible to add those properties
3043 //        on an individual MachineInstr, not just an instuction description.
3044 let isCommutable = 1 in {
3045 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3046                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3047                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3048                    Requires<[IsARM, HasV6]> {
3049   let Inst{15-12} = 0b0000;
3050 }
3051
3052 let Constraints = "@earlyclobber $Rd" in
3053 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3054                                             pred:$p, cc_out:$s),
3055                           4, IIC_iMUL32,
3056                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3057                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3058                         Requires<[IsARM, NoV6]>;
3059 }
3060
3061 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3062                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3063                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3064                    Requires<[IsARM, HasV6]> {
3065   bits<4> Ra;
3066   let Inst{15-12} = Ra;
3067 }
3068
3069 let Constraints = "@earlyclobber $Rd" in
3070 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3071                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3072                           4, IIC_iMAC32,
3073                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3074                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3075                         Requires<[IsARM, NoV6]>;
3076
3077 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3078                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3079                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3080                    Requires<[IsARM, HasV6T2]> {
3081   bits<4> Rd;
3082   bits<4> Rm;
3083   bits<4> Rn;
3084   bits<4> Ra;
3085   let Inst{19-16} = Rd;
3086   let Inst{15-12} = Ra;
3087   let Inst{11-8}  = Rm;
3088   let Inst{3-0}   = Rn;
3089 }
3090
3091 // Extra precision multiplies with low / high results
3092 let neverHasSideEffects = 1 in {
3093 let isCommutable = 1 in {
3094 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3095                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3096                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3097                     Requires<[IsARM, HasV6]>;
3098
3099 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3100                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3101                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3102                     Requires<[IsARM, HasV6]>;
3103
3104 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3105 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3106                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3107                             4, IIC_iMUL64, [],
3108           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3109                            Requires<[IsARM, NoV6]>;
3110
3111 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3112                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3113                             4, IIC_iMUL64, [],
3114           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3115                            Requires<[IsARM, NoV6]>;
3116 }
3117 }
3118
3119 // Multiply + accumulate
3120 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3121                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3122                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3123                     Requires<[IsARM, HasV6]>;
3124 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3125                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3126                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3127                     Requires<[IsARM, HasV6]>;
3128
3129 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3130                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3131                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3132                     Requires<[IsARM, HasV6]> {
3133   bits<4> RdLo;
3134   bits<4> RdHi;
3135   bits<4> Rm;
3136   bits<4> Rn;
3137   let Inst{19-16} = RdLo;
3138   let Inst{15-12} = RdHi;
3139   let Inst{11-8}  = Rm;
3140   let Inst{3-0}   = Rn;
3141 }
3142
3143 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3144 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3145                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3146                               4, IIC_iMAC64, [],
3147           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3148                            Requires<[IsARM, NoV6]>;
3149 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3150                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3151                               4, IIC_iMAC64, [],
3152           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3153                            Requires<[IsARM, NoV6]>;
3154 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3155                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3156                               4, IIC_iMAC64, [],
3157           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3158                            Requires<[IsARM, NoV6]>;
3159 }
3160
3161 } // neverHasSideEffects
3162
3163 // Most significant word multiply
3164 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3165                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3166                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3167             Requires<[IsARM, HasV6]> {
3168   let Inst{15-12} = 0b1111;
3169 }
3170
3171 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3172                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3173                [/* For disassembly only; pattern left blank */]>,
3174             Requires<[IsARM, HasV6]> {
3175   let Inst{15-12} = 0b1111;
3176 }
3177
3178 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3179                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3180                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3181                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3182             Requires<[IsARM, HasV6]>;
3183
3184 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3185                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3186                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3187                [/* For disassembly only; pattern left blank */]>,
3188             Requires<[IsARM, HasV6]>;
3189
3190 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3191                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3192                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3193                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3194             Requires<[IsARM, HasV6]>;
3195
3196 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3197                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3198                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3199                [/* For disassembly only; pattern left blank */]>,
3200             Requires<[IsARM, HasV6]>;
3201
3202 multiclass AI_smul<string opc, PatFrag opnode> {
3203   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3204               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3205               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3206                                       (sext_inreg GPR:$Rm, i16)))]>,
3207            Requires<[IsARM, HasV5TE]>;
3208
3209   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3210               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3211               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3212                                       (sra GPR:$Rm, (i32 16))))]>,
3213            Requires<[IsARM, HasV5TE]>;
3214
3215   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3216               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3217               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3218                                       (sext_inreg GPR:$Rm, i16)))]>,
3219            Requires<[IsARM, HasV5TE]>;
3220
3221   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3222               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3223               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3224                                       (sra GPR:$Rm, (i32 16))))]>,
3225             Requires<[IsARM, HasV5TE]>;
3226
3227   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3228               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3229               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3230                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3231            Requires<[IsARM, HasV5TE]>;
3232
3233   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3234               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3235               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3236                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3237             Requires<[IsARM, HasV5TE]>;
3238 }
3239
3240
3241 multiclass AI_smla<string opc, PatFrag opnode> {
3242   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3243               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3244               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3245               [(set GPR:$Rd, (add GPR:$Ra,
3246                                (opnode (sext_inreg GPR:$Rn, i16),
3247                                        (sext_inreg GPR:$Rm, i16))))]>,
3248            Requires<[IsARM, HasV5TE]>;
3249
3250   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3251               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3252               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3253               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3254                                                    (sra GPR:$Rm, (i32 16)))))]>,
3255            Requires<[IsARM, HasV5TE]>;
3256
3257   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3258               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3259               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3260               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3261                                                 (sext_inreg GPR:$Rm, i16))))]>,
3262            Requires<[IsARM, HasV5TE]>;
3263
3264   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3265               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3266               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3267              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3268                                                    (sra GPR:$Rm, (i32 16)))))]>,
3269             Requires<[IsARM, HasV5TE]>;
3270
3271   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3272               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3273               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3274               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3275                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3276            Requires<[IsARM, HasV5TE]>;
3277
3278   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3279               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3280               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3281               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3282                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3283             Requires<[IsARM, HasV5TE]>;
3284 }
3285
3286 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3287 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3288
3289 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3290 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3291                       (ins GPR:$Rn, GPR:$Rm),
3292                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3293                       [/* For disassembly only; pattern left blank */]>,
3294               Requires<[IsARM, HasV5TE]>;
3295
3296 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3297                       (ins GPR:$Rn, GPR:$Rm),
3298                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3299                       [/* For disassembly only; pattern left blank */]>,
3300               Requires<[IsARM, HasV5TE]>;
3301
3302 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3303                       (ins GPR:$Rn, GPR:$Rm),
3304                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3305                       [/* For disassembly only; pattern left blank */]>,
3306               Requires<[IsARM, HasV5TE]>;
3307
3308 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3309                       (ins GPR:$Rn, GPR:$Rm),
3310                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3311                       [/* For disassembly only; pattern left blank */]>,
3312               Requires<[IsARM, HasV5TE]>;
3313
3314 // Helper class for AI_smld -- for disassembly only
3315 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3316                     InstrItinClass itin, string opc, string asm>
3317   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3318   bits<4> Rn;
3319   bits<4> Rm;
3320   let Inst{27-23} = 0b01110;
3321   let Inst{22}    = long;
3322   let Inst{21-20} = 0b00;
3323   let Inst{11-8}  = Rm;
3324   let Inst{7}     = 0;
3325   let Inst{6}     = sub;
3326   let Inst{5}     = swap;
3327   let Inst{4}     = 1;
3328   let Inst{3-0}   = Rn;
3329 }
3330 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3331                 InstrItinClass itin, string opc, string asm>
3332   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3333   bits<4> Rd;
3334   let Inst{15-12} = 0b1111;
3335   let Inst{19-16} = Rd;
3336 }
3337 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3338                 InstrItinClass itin, string opc, string asm>
3339   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3340   bits<4> Ra;
3341   bits<4> Rd;
3342   let Inst{19-16} = Rd;
3343   let Inst{15-12} = Ra;
3344 }
3345 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3346                   InstrItinClass itin, string opc, string asm>
3347   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3348   bits<4> RdLo;
3349   bits<4> RdHi;
3350   let Inst{19-16} = RdHi;
3351   let Inst{15-12} = RdLo;
3352 }
3353
3354 multiclass AI_smld<bit sub, string opc> {
3355
3356   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3357                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3358
3359   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3360                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3361
3362   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3363                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3364                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3365
3366   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3367                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3368                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3369
3370 }
3371
3372 defm SMLA : AI_smld<0, "smla">;
3373 defm SMLS : AI_smld<1, "smls">;
3374
3375 multiclass AI_sdml<bit sub, string opc> {
3376
3377   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3378                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3379   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3380                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3381 }
3382
3383 defm SMUA : AI_sdml<0, "smua">;
3384 defm SMUS : AI_sdml<1, "smus">;
3385
3386 //===----------------------------------------------------------------------===//
3387 //  Misc. Arithmetic Instructions.
3388 //
3389
3390 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3391               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3392               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3393
3394 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3395               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3396               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3397            Requires<[IsARM, HasV6T2]>;
3398
3399 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3400               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3401               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3402
3403 let AddedComplexity = 5 in
3404 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3405                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3406                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3407                Requires<[IsARM, HasV6]>;
3408
3409 let AddedComplexity = 5 in
3410 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3411                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3412                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3413                Requires<[IsARM, HasV6]>;
3414
3415 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3416                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3417                (REVSH GPR:$Rm)>;
3418
3419 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3420                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3421                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3422                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3423                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3424                                        0xFFFF0000)))]>,
3425                Requires<[IsARM, HasV6]>;
3426
3427 // Alternate cases for PKHBT where identities eliminate some nodes.
3428 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3429                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3430 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3431                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3432
3433 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3434 // will match the pattern below.
3435 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3436                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3437                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3438                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3439                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3440                                        0xFFFF)))]>,
3441                Requires<[IsARM, HasV6]>;
3442
3443 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3444 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3445 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3446                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3447 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3448                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3449                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3450
3451 //===----------------------------------------------------------------------===//
3452 //  Comparison Instructions...
3453 //
3454
3455 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3456                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3457                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3458
3459 // ARMcmpZ can re-use the above instruction definitions.
3460 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3461              (CMPri   GPR:$src, so_imm:$imm)>;
3462 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3463              (CMPrr   GPR:$src, GPR:$rhs)>;
3464 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3465              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3466 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3467              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3468
3469 // FIXME: We have to be careful when using the CMN instruction and comparison
3470 // with 0. One would expect these two pieces of code should give identical
3471 // results:
3472 //
3473 //   rsbs r1, r1, 0
3474 //   cmp  r0, r1
3475 //   mov  r0, #0
3476 //   it   ls
3477 //   mov  r0, #1
3478 //
3479 // and:
3480 //
3481 //   cmn  r0, r1
3482 //   mov  r0, #0
3483 //   it   ls
3484 //   mov  r0, #1
3485 //
3486 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3487 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3488 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3489 // value of r0 and the carry bit (because the "carry bit" parameter to
3490 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3491 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3492 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3493 // parameter to AddWithCarry is defined as 0).
3494 //
3495 // When x is 0 and unsigned:
3496 //
3497 //    x = 0
3498 //   ~x = 0xFFFF FFFF
3499 //   ~x + 1 = 0x1 0000 0000
3500 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3501 //
3502 // Therefore, we should disable CMN when comparing against zero, until we can
3503 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3504 // when it's a comparison which doesn't look at the 'carry' flag).
3505 //
3506 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3507 //
3508 // This is related to <rdar://problem/7569620>.
3509 //
3510 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3511 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3512
3513 // Note that TST/TEQ don't set all the same flags that CMP does!
3514 defm TST  : AI1_cmp_irs<0b1000, "tst",
3515                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3516                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3517 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3518                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3519                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3520
3521 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3522                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3523                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3524
3525 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3526 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3527
3528 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3529              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3530
3531 // Pseudo i64 compares for some floating point compares.
3532 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3533     Defs = [CPSR] in {
3534 def BCCi64 : PseudoInst<(outs),
3535     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3536      IIC_Br,
3537     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3538
3539 def BCCZi64 : PseudoInst<(outs),
3540      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3541     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3542 } // usesCustomInserter
3543
3544
3545 // Conditional moves
3546 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3547 // a two-value operand where a dag node expects two operands. :(
3548 let neverHasSideEffects = 1 in {
3549 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3550                            4, IIC_iCMOVr,
3551   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3552       RegConstraint<"$false = $Rd">;
3553 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3554                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3555                            4, IIC_iCMOVsr,
3556   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3557       RegConstraint<"$false = $Rd">;
3558 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3559                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3560                            4, IIC_iCMOVsr,
3561   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3562       RegConstraint<"$false = $Rd">;
3563
3564
3565 let isMoveImm = 1 in
3566 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3567                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3568                              4, IIC_iMOVi,
3569                              []>,
3570       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3571
3572 let isMoveImm = 1 in
3573 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3574                            (ins GPR:$false, so_imm:$imm, pred:$p),
3575                            4, IIC_iCMOVi,
3576    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3577       RegConstraint<"$false = $Rd">;
3578
3579 // Two instruction predicate mov immediate.
3580 let isMoveImm = 1 in
3581 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3582                                 (ins GPR:$false, i32imm:$src, pred:$p),
3583                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3584
3585 let isMoveImm = 1 in
3586 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3587                            (ins GPR:$false, so_imm:$imm, pred:$p),
3588                            4, IIC_iCMOVi,
3589  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3590                 RegConstraint<"$false = $Rd">;
3591 } // neverHasSideEffects
3592
3593 //===----------------------------------------------------------------------===//
3594 // Atomic operations intrinsics
3595 //
3596
3597 def MemBarrierOptOperand : AsmOperandClass {
3598   let Name = "MemBarrierOpt";
3599   let ParserMethod = "parseMemBarrierOptOperand";
3600 }
3601 def memb_opt : Operand<i32> {
3602   let PrintMethod = "printMemBOption";
3603   let ParserMatchClass = MemBarrierOptOperand;
3604 }
3605
3606 // memory barriers protect the atomic sequences
3607 let hasSideEffects = 1 in {
3608 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3609                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3610                 Requires<[IsARM, HasDB]> {
3611   bits<4> opt;
3612   let Inst{31-4} = 0xf57ff05;
3613   let Inst{3-0} = opt;
3614 }
3615 }
3616
3617 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3618                 "dsb", "\t$opt", []>,
3619                 Requires<[IsARM, HasDB]> {
3620   bits<4> opt;
3621   let Inst{31-4} = 0xf57ff04;
3622   let Inst{3-0} = opt;
3623 }
3624
3625 // ISB has only full system option
3626 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3627                 "isb", "\t$opt", []>,
3628                 Requires<[IsARM, HasDB]> {
3629   bits<4> opt;
3630   let Inst{31-4} = 0xf57ff06;
3631   let Inst{3-0} = opt;
3632 }
3633
3634 let usesCustomInserter = 1 in {
3635   let Uses = [CPSR] in {
3636     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3637       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3638       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3639     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3640       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3641       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3642     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3643       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3644       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3645     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3646       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3647       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3648     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3649       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3650       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3651     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3652       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3653       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3654     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3655       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3656       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3657     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3658       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3659       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3660     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3661       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3662       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3663     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3664       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3665       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3666     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3667       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3668       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3669     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3670       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3671       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3672     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3673       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3674       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3675     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3676       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3677       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3678     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3679       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3680       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3681     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3682       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3683       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3684     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3685       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3686       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3687     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3688       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3689       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3690     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3691       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3692       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3693     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3694       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3695       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3696     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3697       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3698       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3699     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3700       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3701       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3702     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3703       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3704       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3705     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3706       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3707       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3708     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3709       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3710       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3711     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3712       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3713       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3714     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3715       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3716       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3717     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3718       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3719       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3720     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3721       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3722       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3723     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3724       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3725       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3726
3727     def ATOMIC_SWAP_I8 : PseudoInst<
3728       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3729       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3730     def ATOMIC_SWAP_I16 : PseudoInst<
3731       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3732       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3733     def ATOMIC_SWAP_I32 : PseudoInst<
3734       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3735       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3736
3737     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3738       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3739       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3740     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3741       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3742       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3743     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3744       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3745       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3746 }
3747 }
3748
3749 let mayLoad = 1 in {
3750 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3751                     "ldrexb", "\t$Rt, $addr", []>;
3752 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3753                     "ldrexh", "\t$Rt, $addr", []>;
3754 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3755                     "ldrex", "\t$Rt, $addr", []>;
3756 let hasExtraDefRegAllocReq = 1 in
3757   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3758                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3759 }
3760
3761 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3762 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3763                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3764 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3765                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3766 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3767                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3768 }
3769
3770 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3771 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3772                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3773                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3774
3775 // Clear-Exclusive is for disassembly only.
3776 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3777                 [/* For disassembly only; pattern left blank */]>,
3778             Requires<[IsARM, HasV7]>  {
3779   let Inst{31-0} = 0b11110101011111111111000000011111;
3780 }
3781
3782 // SWP/SWPB are deprecated in V6/V7.
3783 let mayLoad = 1, mayStore = 1 in {
3784 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swp", []>;
3785 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swpb", []>;
3786 }
3787
3788 //===----------------------------------------------------------------------===//
3789 // Coprocessor Instructions.
3790 //
3791
3792 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3793             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3794             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3795             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3796                           imm:$CRm, imm:$opc2)]> {
3797   bits<4> opc1;
3798   bits<4> CRn;
3799   bits<4> CRd;
3800   bits<4> cop;
3801   bits<3> opc2;
3802   bits<4> CRm;
3803
3804   let Inst{3-0}   = CRm;
3805   let Inst{4}     = 0;
3806   let Inst{7-5}   = opc2;
3807   let Inst{11-8}  = cop;
3808   let Inst{15-12} = CRd;
3809   let Inst{19-16} = CRn;
3810   let Inst{23-20} = opc1;
3811 }
3812
3813 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3814                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3815                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3816                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3817                               imm:$CRm, imm:$opc2)]> {
3818   let Inst{31-28} = 0b1111;
3819   bits<4> opc1;
3820   bits<4> CRn;
3821   bits<4> CRd;
3822   bits<4> cop;
3823   bits<3> opc2;
3824   bits<4> CRm;
3825
3826   let Inst{3-0}   = CRm;
3827   let Inst{4}     = 0;
3828   let Inst{7-5}   = opc2;
3829   let Inst{11-8}  = cop;
3830   let Inst{15-12} = CRd;
3831   let Inst{19-16} = CRn;
3832   let Inst{23-20} = opc1;
3833 }
3834
3835 class ACI<dag oops, dag iops, string opc, string asm,
3836           IndexMode im = IndexModeNone>
3837   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3838          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3839   let Inst{27-25} = 0b110;
3840 }
3841
3842 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3843
3844   def _OFFSET : ACI<(outs),
3845       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3846       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3847     let Inst{31-28} = op31_28;
3848     let Inst{24} = 1; // P = 1
3849     let Inst{21} = 0; // W = 0
3850     let Inst{22} = 0; // D = 0
3851     let Inst{20} = load;
3852   }
3853
3854   def _PRE : ACI<(outs),
3855       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3856       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3857     let Inst{31-28} = op31_28;
3858     let Inst{24} = 1; // P = 1
3859     let Inst{21} = 1; // W = 1
3860     let Inst{22} = 0; // D = 0
3861     let Inst{20} = load;
3862   }
3863
3864   def _POST : ACI<(outs),
3865       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3866       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3867     let Inst{31-28} = op31_28;
3868     let Inst{24} = 0; // P = 0
3869     let Inst{21} = 1; // W = 1
3870     let Inst{22} = 0; // D = 0
3871     let Inst{20} = load;
3872   }
3873
3874   def _OPTION : ACI<(outs),
3875       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3876             ops),
3877       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3878     let Inst{31-28} = op31_28;
3879     let Inst{24} = 0; // P = 0
3880     let Inst{23} = 1; // U = 1
3881     let Inst{21} = 0; // W = 0
3882     let Inst{22} = 0; // D = 0
3883     let Inst{20} = load;
3884   }
3885
3886   def L_OFFSET : ACI<(outs),
3887       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3888       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3889     let Inst{31-28} = op31_28;
3890     let Inst{24} = 1; // P = 1
3891     let Inst{21} = 0; // W = 0
3892     let Inst{22} = 1; // D = 1
3893     let Inst{20} = load;
3894   }
3895
3896   def L_PRE : ACI<(outs),
3897       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3898       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3899       IndexModePre> {
3900     let Inst{31-28} = op31_28;
3901     let Inst{24} = 1; // P = 1
3902     let Inst{21} = 1; // W = 1
3903     let Inst{22} = 1; // D = 1
3904     let Inst{20} = load;
3905   }
3906
3907   def L_POST : ACI<(outs),
3908       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3909       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3910       IndexModePost> {
3911     let Inst{31-28} = op31_28;
3912     let Inst{24} = 0; // P = 0
3913     let Inst{21} = 1; // W = 1
3914     let Inst{22} = 1; // D = 1
3915     let Inst{20} = load;
3916   }
3917
3918   def L_OPTION : ACI<(outs),
3919       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3920             ops),
3921       !strconcat(!strconcat(opc, "l"), cond),
3922       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3923     let Inst{31-28} = op31_28;
3924     let Inst{24} = 0; // P = 0
3925     let Inst{23} = 1; // U = 1
3926     let Inst{21} = 0; // W = 0
3927     let Inst{22} = 1; // D = 1
3928     let Inst{20} = load;
3929   }
3930 }
3931
3932 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3933 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3934 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3935 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3936
3937 //===----------------------------------------------------------------------===//
3938 // Move between coprocessor and ARM core register -- for disassembly only
3939 //
3940
3941 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3942                 list<dag> pattern>
3943   : ABI<0b1110, oops, iops, NoItinerary, opc,
3944         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3945   let Inst{20} = direction;
3946   let Inst{4} = 1;
3947
3948   bits<4> Rt;
3949   bits<4> cop;
3950   bits<3> opc1;
3951   bits<3> opc2;
3952   bits<4> CRm;
3953   bits<4> CRn;
3954
3955   let Inst{15-12} = Rt;
3956   let Inst{11-8}  = cop;
3957   let Inst{23-21} = opc1;
3958   let Inst{7-5}   = opc2;
3959   let Inst{3-0}   = CRm;
3960   let Inst{19-16} = CRn;
3961 }
3962
3963 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3964                     (outs),
3965                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3966                          c_imm:$CRm, imm0_7:$opc2),
3967                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3968                                   imm:$CRm, imm:$opc2)]>;
3969 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3970                     (outs GPR:$Rt),
3971                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3972                          imm0_7:$opc2), []>;
3973
3974 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3975              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3976
3977 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3978                  list<dag> pattern>
3979   : ABXI<0b1110, oops, iops, NoItinerary,
3980          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3981   let Inst{31-28} = 0b1111;
3982   let Inst{20} = direction;
3983   let Inst{4} = 1;
3984
3985   bits<4> Rt;
3986   bits<4> cop;
3987   bits<3> opc1;
3988   bits<3> opc2;
3989   bits<4> CRm;
3990   bits<4> CRn;
3991
3992   let Inst{15-12} = Rt;
3993   let Inst{11-8}  = cop;
3994   let Inst{23-21} = opc1;
3995   let Inst{7-5}   = opc2;
3996   let Inst{3-0}   = CRm;
3997   let Inst{19-16} = CRn;
3998 }
3999
4000 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4001                       (outs),
4002                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4003                            c_imm:$CRm, imm0_7:$opc2),
4004                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4005                                      imm:$CRm, imm:$opc2)]>;
4006 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4007                       (outs GPR:$Rt),
4008                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4009                            imm0_7:$opc2), []>;
4010
4011 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4012                               imm:$CRm, imm:$opc2),
4013                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4014
4015 class MovRRCopro<string opc, bit direction,
4016                  list<dag> pattern = [/* For disassembly only */]>
4017   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4018         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4019         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4020   let Inst{23-21} = 0b010;
4021   let Inst{20} = direction;
4022
4023   bits<4> Rt;
4024   bits<4> Rt2;
4025   bits<4> cop;
4026   bits<4> opc1;
4027   bits<4> CRm;
4028
4029   let Inst{15-12} = Rt;
4030   let Inst{19-16} = Rt2;
4031   let Inst{11-8}  = cop;
4032   let Inst{7-4}   = opc1;
4033   let Inst{3-0}   = CRm;
4034 }
4035
4036 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4037                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4038                                      imm:$CRm)]>;
4039 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4040
4041 class MovRRCopro2<string opc, bit direction,
4042                   list<dag> pattern = [/* For disassembly only */]>
4043   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4044          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4045          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4046   let Inst{31-28} = 0b1111;
4047   let Inst{23-21} = 0b010;
4048   let Inst{20} = direction;
4049
4050   bits<4> Rt;
4051   bits<4> Rt2;
4052   bits<4> cop;
4053   bits<4> opc1;
4054   bits<4> CRm;
4055
4056   let Inst{15-12} = Rt;
4057   let Inst{19-16} = Rt2;
4058   let Inst{11-8}  = cop;
4059   let Inst{7-4}   = opc1;
4060   let Inst{3-0}   = CRm;
4061 }
4062
4063 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4064                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4065                                         imm:$CRm)]>;
4066 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4067
4068 //===----------------------------------------------------------------------===//
4069 // Move between special register and ARM core register
4070 //
4071
4072 // Move to ARM core register from Special Register
4073 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4074               "mrs", "\t$Rd, apsr", []> {
4075   bits<4> Rd;
4076   let Inst{23-16} = 0b00001111;
4077   let Inst{15-12} = Rd;
4078   let Inst{7-4} = 0b0000;
4079 }
4080
4081 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4082
4083 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4084                  "mrs", "\t$Rd, spsr", []> {
4085   bits<4> Rd;
4086   let Inst{23-16} = 0b01001111;
4087   let Inst{15-12} = Rd;
4088   let Inst{7-4} = 0b0000;
4089 }
4090
4091 // Move from ARM core register to Special Register
4092 //
4093 // No need to have both system and application versions, the encodings are the
4094 // same and the assembly parser has no way to distinguish between them. The mask
4095 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4096 // the mask with the fields to be accessed in the special register.
4097 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4098               "msr", "\t$mask, $Rn", []> {
4099   bits<5> mask;
4100   bits<4> Rn;
4101
4102   let Inst{23} = 0;
4103   let Inst{22} = mask{4}; // R bit
4104   let Inst{21-20} = 0b10;
4105   let Inst{19-16} = mask{3-0};
4106   let Inst{15-12} = 0b1111;
4107   let Inst{11-4} = 0b00000000;
4108   let Inst{3-0} = Rn;
4109 }
4110
4111 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4112                "msr", "\t$mask, $a", []> {
4113   bits<5> mask;
4114   bits<12> a;
4115
4116   let Inst{23} = 0;
4117   let Inst{22} = mask{4}; // R bit
4118   let Inst{21-20} = 0b10;
4119   let Inst{19-16} = mask{3-0};
4120   let Inst{15-12} = 0b1111;
4121   let Inst{11-0} = a;
4122 }
4123
4124 //===----------------------------------------------------------------------===//
4125 // TLS Instructions
4126 //
4127
4128 // __aeabi_read_tp preserves the registers r1-r3.
4129 // This is a pseudo inst so that we can get the encoding right,
4130 // complete with fixup for the aeabi_read_tp function.
4131 let isCall = 1,
4132   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4133   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4134                [(set R0, ARMthread_pointer)]>;
4135 }
4136
4137 //===----------------------------------------------------------------------===//
4138 // SJLJ Exception handling intrinsics
4139 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4140 //   address and save #0 in R0 for the non-longjmp case.
4141 //   Since by its nature we may be coming from some other function to get
4142 //   here, and we're using the stack frame for the containing function to
4143 //   save/restore registers, we can't keep anything live in regs across
4144 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4145 //   when we get here from a longjmp(). We force everything out of registers
4146 //   except for our own input by listing the relevant registers in Defs. By
4147 //   doing so, we also cause the prologue/epilogue code to actively preserve
4148 //   all of the callee-saved resgisters, which is exactly what we want.
4149 //   A constant value is passed in $val, and we use the location as a scratch.
4150 //
4151 // These are pseudo-instructions and are lowered to individual MC-insts, so
4152 // no encoding information is necessary.
4153 let Defs =
4154   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4155     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4156   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4157                                NoItinerary,
4158                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4159                            Requires<[IsARM, HasVFP2]>;
4160 }
4161
4162 let Defs =
4163   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4164   hasSideEffects = 1, isBarrier = 1 in {
4165   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4166                                    NoItinerary,
4167                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4168                                 Requires<[IsARM, NoVFP]>;
4169 }
4170
4171 // FIXME: Non-Darwin version(s)
4172 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4173     Defs = [ R7, LR, SP ] in {
4174 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4175                              NoItinerary,
4176                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4177                                 Requires<[IsARM, IsDarwin]>;
4178 }
4179
4180 // eh.sjlj.dispatchsetup pseudo-instruction.
4181 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4182 // handled when the pseudo is expanded (which happens before any passes
4183 // that need the instruction size).
4184 let isBarrier = 1, hasSideEffects = 1 in
4185 def Int_eh_sjlj_dispatchsetup :
4186  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4187             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4188               Requires<[IsDarwin]>;
4189
4190 //===----------------------------------------------------------------------===//
4191 // Non-Instruction Patterns
4192 //
4193
4194 // ARMv4 indirect branch using (MOVr PC, dst)
4195 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4196   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4197                     4, IIC_Br, [(brind GPR:$dst)],
4198                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4199                   Requires<[IsARM, NoV4T]>;
4200
4201 // Large immediate handling.
4202
4203 // 32-bit immediate using two piece so_imms or movw + movt.
4204 // This is a single pseudo instruction, the benefit is that it can be remat'd
4205 // as a single unit instead of having to handle reg inputs.
4206 // FIXME: Remove this when we can do generalized remat.
4207 let isReMaterializable = 1, isMoveImm = 1 in
4208 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4209                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4210                            Requires<[IsARM]>;
4211
4212 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4213 // It also makes it possible to rematerialize the instructions.
4214 // FIXME: Remove this when we can do generalized remat and when machine licm
4215 // can properly the instructions.
4216 let isReMaterializable = 1 in {
4217 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4218                               IIC_iMOVix2addpc,
4219                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4220                         Requires<[IsARM, UseMovt]>;
4221
4222 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4223                              IIC_iMOVix2,
4224                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4225                         Requires<[IsARM, UseMovt]>;
4226
4227 let AddedComplexity = 10 in
4228 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4229                                 IIC_iMOVix2ld,
4230                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4231                     Requires<[IsARM, UseMovt]>;
4232 } // isReMaterializable
4233
4234 // ConstantPool, GlobalAddress, and JumpTable
4235 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4236             Requires<[IsARM, DontUseMovt]>;
4237 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4238 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4239             Requires<[IsARM, UseMovt]>;
4240 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4241              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4242
4243 // TODO: add,sub,and, 3-instr forms?
4244
4245 // Tail calls
4246 def : ARMPat<(ARMtcret tcGPR:$dst),
4247           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4248
4249 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4250           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4251
4252 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4253           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4254
4255 def : ARMPat<(ARMtcret tcGPR:$dst),
4256           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4257
4258 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4259           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4260
4261 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4262           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4263
4264 // Direct calls
4265 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4266       Requires<[IsARM, IsNotDarwin]>;
4267 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4268       Requires<[IsARM, IsDarwin]>;
4269
4270 // zextload i1 -> zextload i8
4271 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4272 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4273
4274 // extload -> zextload
4275 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4276 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4277 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4278 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4279
4280 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4281
4282 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4283 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4284
4285 // smul* and smla*
4286 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4287                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4288                  (SMULBB GPR:$a, GPR:$b)>;
4289 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4290                  (SMULBB GPR:$a, GPR:$b)>;
4291 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4292                       (sra GPR:$b, (i32 16))),
4293                  (SMULBT GPR:$a, GPR:$b)>;
4294 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4295                  (SMULBT GPR:$a, GPR:$b)>;
4296 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4297                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4298                  (SMULTB GPR:$a, GPR:$b)>;
4299 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4300                 (SMULTB GPR:$a, GPR:$b)>;
4301 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4302                       (i32 16)),
4303                  (SMULWB GPR:$a, GPR:$b)>;
4304 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4305                  (SMULWB GPR:$a, GPR:$b)>;
4306
4307 def : ARMV5TEPat<(add GPR:$acc,
4308                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4309                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4310                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4311 def : ARMV5TEPat<(add GPR:$acc,
4312                       (mul sext_16_node:$a, sext_16_node:$b)),
4313                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4314 def : ARMV5TEPat<(add GPR:$acc,
4315                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4316                            (sra GPR:$b, (i32 16)))),
4317                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4318 def : ARMV5TEPat<(add GPR:$acc,
4319                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4320                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4321 def : ARMV5TEPat<(add GPR:$acc,
4322                       (mul (sra GPR:$a, (i32 16)),
4323                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4324                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4325 def : ARMV5TEPat<(add GPR:$acc,
4326                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4327                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4328 def : ARMV5TEPat<(add GPR:$acc,
4329                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4330                            (i32 16))),
4331                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4332 def : ARMV5TEPat<(add GPR:$acc,
4333                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4334                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4335
4336
4337 // Pre-v7 uses MCR for synchronization barriers.
4338 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4339          Requires<[IsARM, HasV6]>;
4340
4341 // SXT/UXT with no rotate
4342 let AddedComplexity = 16 in {
4343 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4344 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4345 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4346 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4347                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4348 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4349                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4350 }
4351
4352 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4353 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4354
4355 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4356                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4357 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4358                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4359
4360 //===----------------------------------------------------------------------===//
4361 // Thumb Support
4362 //
4363
4364 include "ARMInstrThumb.td"
4365
4366 //===----------------------------------------------------------------------===//
4367 // Thumb2 Support
4368 //
4369
4370 include "ARMInstrThumb2.td"
4371
4372 //===----------------------------------------------------------------------===//
4373 // Floating Point Support
4374 //
4375
4376 include "ARMInstrVFP.td"
4377
4378 //===----------------------------------------------------------------------===//
4379 // Advanced SIMD (NEON) Support
4380 //
4381
4382 include "ARMInstrNEON.td"
4383
4384 //===----------------------------------------------------------------------===//
4385 // Assembler aliases
4386 //
4387
4388 // Memory barriers
4389 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4390 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4391 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4392
4393 // System instructions
4394 def : MnemonicAlias<"swi", "svc">;
4395
4396 // Load / Store Multiple
4397 def : MnemonicAlias<"ldmfd", "ldm">;
4398 def : MnemonicAlias<"ldmia", "ldm">;
4399 def : MnemonicAlias<"stmfd", "stmdb">;
4400 def : MnemonicAlias<"stmia", "stm">;
4401 def : MnemonicAlias<"stmea", "stm">;
4402
4403 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4404 // shift amount is zero (i.e., unspecified).
4405 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4406                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4407 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4408                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4409
4410 // PUSH/POP aliases for STM/LDM
4411 def : InstAlias<"push${p} $regs",
4412                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4413 def : InstAlias<"pop${p} $regs",
4414                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4415
4416 // RSB two-operand forms (optional explicit destination operand)
4417 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4418                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4419          Requires<[IsARM]>;
4420 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4421                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4422          Requires<[IsARM]>;
4423 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4424                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4425                         cc_out:$s)>, Requires<[IsARM]>;
4426 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4427                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4428                         cc_out:$s)>, Requires<[IsARM]>;
4429 // RSC two-operand forms (optional explicit destination operand)
4430 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4431                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4432          Requires<[IsARM]>;
4433 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4434                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4435          Requires<[IsARM]>;
4436 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4437                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4438                         cc_out:$s)>, Requires<[IsARM]>;
4439 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4440                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4441                         cc_out:$s)>, Requires<[IsARM]>;
4442
4443 // SSAT/USAT optional shift operand.
4444 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4445                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4446 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4447                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4448
4449
4450 // Extend instruction optional rotate operand.
4451 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4452                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4453 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4454                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4455 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4456                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4457 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4458 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4459 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4460
4461 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4462                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4463 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4464                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4465 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4466                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4467 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4468 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4469 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4470
4471
4472 // RFE aliases
4473 def : MnemonicAlias<"rfefa", "rfeda">;
4474 def : MnemonicAlias<"rfeea", "rfedb">;
4475 def : MnemonicAlias<"rfefd", "rfeia">;
4476 def : MnemonicAlias<"rfeed", "rfeib">;
4477 def : MnemonicAlias<"rfe", "rfeia">;
4478
4479 // SRS aliases
4480 def : MnemonicAlias<"srsfa", "srsda">;
4481 def : MnemonicAlias<"srsea", "srsdb">;
4482 def : MnemonicAlias<"srsfd", "srsia">;
4483 def : MnemonicAlias<"srsed", "srsib">;
4484 def : MnemonicAlias<"srs", "srsia">;