lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 // Local PC labels.
 337 def pclabel : Operand<i32> {
 338   let PrintMethod = "printPCLabel";
 339 }
 340
 341 def neon_vcvt_imm32 : Operand<i32> {
 342   let EncoderMethod = "getNEONVcvtImm32OpValue";
 343 }
 344
 345 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 346 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 347     int32_t v = (int32_t)N->getZExtValue();
 348     return v == 8 || v == 16 || v == 24; }]> {
 349   let EncoderMethod = "getRotImmOpValue";
 350 }
 351
 352 // shift_imm: An integer that encodes a shift amount and the type of shift
 353 // (currently either asr or lsl) using the same encoding used for the
 354 // immediates in so_reg operands.
 355 def shift_imm : Operand<i32> {
 356   let PrintMethod = "printShiftImmOperand";
 357 }
 358
 359 // shifter_operand operands: so_reg and so_imm.
 360 def so_reg : Operand<i32>,    // reg reg imm
 361              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 362                             [shl,srl,sra,rotr]> {
 363   let EncoderMethod = "getSORegOpValue";
 364   let PrintMethod = "printSORegOperand";
 365   let MIOperandInfo = (ops GPR, GPR, i32imm);
 366 }
 367 def shift_so_reg : Operand<i32>,    // reg reg imm
 368                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 369                                   [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374
 375 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 376 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 377 // represented in the imm field in the same 12-bit form that they are encoded
 378 // into so_imm instructions: the 8-bit immediate is the least significant bits
 379 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 380 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 381   let EncoderMethod = "getSOImmOpValue";
 382   let PrintMethod = "printSOImmOperand";
 383 }
 384
 385 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 386 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 387 // get the first/second pieces.
 388 def so_imm2part : PatLeaf<(imm), [{
 389       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 390 }]>;
 391
 392 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 393 ///
 394 def arm_i32imm : PatLeaf<(imm), [{
 395   if (Subtarget->hasV6T2Ops())
 396     return true;
 397   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 398 }]>;
 399
 400 def so_imm2part_1 : SDNodeXForm<imm, [{
 401   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 402   return CurDAG->getTargetConstant(V, MVT::i32);
 403 }]>;
 404
 405 def so_imm2part_2 : SDNodeXForm<imm, [{
 406   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 407   return CurDAG->getTargetConstant(V, MVT::i32);
 408 }]>;
 409
 410 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 411       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 412     }]> {
 413   let PrintMethod = "printSOImm2PartOperand";
 414 }
 415
 416 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 417   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 418   return CurDAG->getTargetConstant(V, MVT::i32);
 419 }]>;
 420
 421 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 422   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 423   return CurDAG->getTargetConstant(V, MVT::i32);
 424 }]>;
 425
 426 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 427 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 428   return (int32_t)N->getZExtValue() < 32;
 429 }]>;
 430
 431 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 432 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 433   return (int32_t)N->getZExtValue() < 32;
 434 }]> {
 435   let EncoderMethod = "getImmMinusOneOpValue";
 436 }
 437
 438 // For movt/movw - sets the MC Encoder method.
 439 // The imm is split into imm{15-12}, imm{11-0}
 440 //
 441 def movt_imm : Operand<i32> {
 442   let EncoderMethod = "getMovtImmOpValue";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   string EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   string EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 544 // instructions, specifically VLD4-dup.
 545 def addrmode6dup : Operand<i32>,
 546                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 547   let PrintMethod = "printAddrMode6Operand";
 548   let MIOperandInfo = (ops GPR:$addr, i32imm);
 549   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 550 }
 551
 552 // addrmodepc := pc + reg
 553 //
 554 def addrmodepc : Operand<i32>,
 555                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 556   let PrintMethod = "printAddrModePCOperand";
 557   let MIOperandInfo = (ops GPR, i32imm);
 558 }
 559
 560 def nohash_imm : Operand<i32> {
 561   let PrintMethod = "printNoHashImmediate";
 562 }
 563
 564 //===----------------------------------------------------------------------===//
 565
 566 include "ARMInstrFormats.td"
 567
 568 //===----------------------------------------------------------------------===//
 569 // Multiclass helpers...
 570 //
 571
 572 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 573 /// binop that produces a value.
 574 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 575                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 576                         PatFrag opnode, bit Commutable = 0> {
 577   // The register-immediate version is re-materializable. This is useful
 578   // in particular for taking the address of a local.
 579   let isReMaterializable = 1 in {
 580   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 581                iii, opc, "\t$Rd, $Rn, $imm",
 582                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 583     bits<4> Rd;
 584     bits<4> Rn;
 585     bits<12> imm;
 586     let Inst{25} = 1;
 587     let Inst{19-16} = Rn;
 588     let Inst{15-12} = Rd;
 589     let Inst{11-0} = imm;
 590   }
 591   }
 592   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 593                iir, opc, "\t$Rd, $Rn, $Rm",
 594                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 595     bits<4> Rd;
 596     bits<4> Rn;
 597     bits<4> Rm;
 598     let Inst{25} = 0;
 599     let isCommutable = Commutable;
 600     let Inst{19-16} = Rn;
 601     let Inst{15-12} = Rd;
 602     let Inst{11-4} = 0b00000000;
 603     let Inst{3-0} = Rm;
 604   }
 605   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 606                iis, opc, "\t$Rd, $Rn, $shift",
 607                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 608     bits<4> Rd;
 609     bits<4> Rn;
 610     bits<12> shift;
 611     let Inst{25} = 0;
 612     let Inst{19-16} = Rn;
 613     let Inst{15-12} = Rd;
 614     let Inst{11-0} = shift;
 615   }
 616 }
 617
 618 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 619 /// instruction modifies the CPSR register.
 620 let Defs = [CPSR] in {
 621 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 622                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 623                          PatFrag opnode, bit Commutable = 0> {
 624   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 625                iii, opc, "\t$Rd, $Rn, $imm",
 626                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 627     bits<4> Rd;
 628     bits<4> Rn;
 629     bits<12> imm;
 630     let Inst{25} = 1;
 631     let Inst{20} = 1;
 632     let Inst{19-16} = Rn;
 633     let Inst{15-12} = Rd;
 634     let Inst{11-0} = imm;
 635   }
 636   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 637                iir, opc, "\t$Rd, $Rn, $Rm",
 638                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 639     bits<4> Rd;
 640     bits<4> Rn;
 641     bits<4> Rm;
 642     let isCommutable = Commutable;
 643     let Inst{25} = 0;
 644     let Inst{20} = 1;
 645     let Inst{19-16} = Rn;
 646     let Inst{15-12} = Rd;
 647     let Inst{11-4} = 0b00000000;
 648     let Inst{3-0} = Rm;
 649   }
 650   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 651                iis, opc, "\t$Rd, $Rn, $shift",
 652                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 653     bits<4> Rd;
 654     bits<4> Rn;
 655     bits<12> shift;
 656     let Inst{25} = 0;
 657     let Inst{20} = 1;
 658     let Inst{19-16} = Rn;
 659     let Inst{15-12} = Rd;
 660     let Inst{11-0} = shift;
 661   }
 662 }
 663 }
 664
 665 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 666 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 667 /// a explicit result, only implicitly set CPSR.
 668 let isCompare = 1, Defs = [CPSR] in {
 669 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 670                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 671                        PatFrag opnode, bit Commutable = 0> {
 672   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 673                opc, "\t$Rn, $imm",
 674                [(opnode GPR:$Rn, so_imm:$imm)]> {
 675     bits<4> Rn;
 676     bits<12> imm;
 677     let Inst{25} = 1;
 678     let Inst{20} = 1;
 679     let Inst{19-16} = Rn;
 680     let Inst{15-12} = 0b0000;
 681     let Inst{11-0} = imm;
 682   }
 683   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 684                opc, "\t$Rn, $Rm",
 685                [(opnode GPR:$Rn, GPR:$Rm)]> {
 686     bits<4> Rn;
 687     bits<4> Rm;
 688     let isCommutable = Commutable;
 689     let Inst{25} = 0;
 690     let Inst{20} = 1;
 691     let Inst{19-16} = Rn;
 692     let Inst{15-12} = 0b0000;
 693     let Inst{11-4} = 0b00000000;
 694     let Inst{3-0} = Rm;
 695   }
 696   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 697                opc, "\t$Rn, $shift",
 698                [(opnode GPR:$Rn, so_reg:$shift)]> {
 699     bits<4> Rn;
 700     bits<12> shift;
 701     let Inst{25} = 0;
 702     let Inst{20} = 1;
 703     let Inst{19-16} = Rn;
 704     let Inst{15-12} = 0b0000;
 705     let Inst{11-0} = shift;
 706   }
 707 }
 708 }
 709
 710 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 711 /// register and one whose operand is a register rotated by 8/16/24.
 712 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 713 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 714   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 715                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 716                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 717               Requires<[IsARM, HasV6]> {
 718     bits<4> Rd;
 719     bits<4> Rm;
 720     let Inst{19-16} = 0b1111;
 721     let Inst{15-12} = Rd;
 722     let Inst{11-10} = 0b00;
 723     let Inst{3-0}   = Rm;
 724   }
 725   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 726                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 727                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 728               Requires<[IsARM, HasV6]> {
 729     bits<4> Rd;
 730     bits<4> Rm;
 731     bits<2> rot;
 732     let Inst{19-16} = 0b1111;
 733     let Inst{15-12} = Rd;
 734     let Inst{11-10} = rot;
 735     let Inst{3-0}   = Rm;
 736   }
 737 }
 738
 739 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 740   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 741                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 742                  [/* For disassembly only; pattern left blank */]>,
 743               Requires<[IsARM, HasV6]> {
 744     let Inst{19-16} = 0b1111;
 745     let Inst{11-10} = 0b00;
 746   }
 747   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 748                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 749                  [/* For disassembly only; pattern left blank */]>,
 750               Requires<[IsARM, HasV6]> {
 751     bits<2> rot;
 752     let Inst{19-16} = 0b1111;
 753     let Inst{11-10} = rot;
 754   }
 755 }
 756
 757 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 758 /// register and one whose operand is a register rotated by 8/16/24.
 759 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 760   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 761                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 762                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 763                Requires<[IsARM, HasV6]> {
 764     bits<4> Rd;
 765     bits<4> Rm;
 766     bits<4> Rn;
 767     let Inst{19-16} = Rn;
 768     let Inst{15-12} = Rd;
 769     let Inst{11-10} = 0b00;
 770     let Inst{9-4}   = 0b000111;
 771     let Inst{3-0}   = Rm;
 772   }
 773   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 774                                              rot_imm:$rot),
 775                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 776                   [(set GPR:$Rd, (opnode GPR:$Rn,
 777                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 778                   Requires<[IsARM, HasV6]> {
 779     bits<4> Rd;
 780     bits<4> Rm;
 781     bits<4> Rn;
 782     bits<2> rot;
 783     let Inst{19-16} = Rn;
 784     let Inst{15-12} = Rd;
 785     let Inst{11-10} = rot;
 786     let Inst{9-4}   = 0b000111;
 787     let Inst{3-0}   = Rm;
 788   }
 789 }
 790
 791 // For disassembly only.
 792 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 793   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 794                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 795                   [/* For disassembly only; pattern left blank */]>,
 796                Requires<[IsARM, HasV6]> {
 797     let Inst{11-10} = 0b00;
 798   }
 799   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 800                                              rot_imm:$rot),
 801                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 802                   [/* For disassembly only; pattern left blank */]>,
 803                   Requires<[IsARM, HasV6]> {
 804     bits<4> Rn;
 805     bits<2> rot;
 806     let Inst{19-16} = Rn;
 807     let Inst{11-10} = rot;
 808   }
 809 }
 810
 811 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 812 let Uses = [CPSR] in {
 813 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 814                              bit Commutable = 0> {
 815   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 816                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 817                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 818                Requires<[IsARM]> {
 819     bits<4> Rd;
 820     bits<4> Rn;
 821     bits<12> imm;
 822     let Inst{25} = 1;
 823     let Inst{15-12} = Rd;
 824     let Inst{19-16} = Rn;
 825     let Inst{11-0} = imm;
 826   }
 827   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 828                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 829                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 830                Requires<[IsARM]> {
 831     bits<4> Rd;
 832     bits<4> Rn;
 833     bits<4> Rm;
 834     let Inst{11-4} = 0b00000000;
 835     let Inst{25} = 0;
 836     let isCommutable = Commutable;
 837     let Inst{3-0} = Rm;
 838     let Inst{15-12} = Rd;
 839     let Inst{19-16} = Rn;
 840   }
 841   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 842                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 843                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 844                Requires<[IsARM]> {
 845     bits<4> Rd;
 846     bits<4> Rn;
 847     bits<12> shift;
 848     let Inst{25} = 0;
 849     let Inst{11-0} = shift;
 850     let Inst{15-12} = Rd;
 851     let Inst{19-16} = Rn;
 852   }
 853 }
 854 // Carry setting variants
 855 let Defs = [CPSR] in {
 856 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 857                              bit Commutable = 0> {
 858   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 859                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 860                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 861                Requires<[IsARM]> {
 862     bits<4> Rd;
 863     bits<4> Rn;
 864     bits<12> imm;
 865     let Inst{15-12} = Rd;
 866     let Inst{19-16} = Rn;
 867     let Inst{11-0} = imm;
 868     let Inst{20} = 1;
 869     let Inst{25} = 1;
 870   }
 871   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 872                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 873                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 874                Requires<[IsARM]> {
 875     bits<4> Rd;
 876     bits<4> Rn;
 877     bits<4> Rm;
 878     let Inst{11-4} = 0b00000000;
 879     let isCommutable = Commutable;
 880     let Inst{3-0} = Rm;
 881     let Inst{15-12} = Rd;
 882     let Inst{19-16} = Rn;
 883     let Inst{20} = 1;
 884     let Inst{25} = 0;
 885   }
 886   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 887                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 888                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 889                Requires<[IsARM]> {
 890     bits<4> Rd;
 891     bits<4> Rn;
 892     bits<12> shift;
 893     let Inst{11-0} = shift;
 894     let Inst{15-12} = Rd;
 895     let Inst{19-16} = Rn;
 896     let Inst{20} = 1;
 897     let Inst{25} = 0;
 898   }
 899 }
 900 }
 901 }
 902
 903 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 904 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 905            InstrItinClass iir, PatFrag opnode> {
 906   // Note: We use the complex addrmode_imm12 rather than just an input
 907   // GPR and a constrained immediate so that we can use this to match
 908   // frame index references and avoid matching constant pool references.
 909   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 910                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 911                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 912     bits<4>  Rt;
 913     bits<17> addr;
 914     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 915     let Inst{19-16} = addr{16-13};  // Rn
 916     let Inst{15-12} = Rt;
 917     let Inst{11-0}  = addr{11-0};   // imm12
 918   }
 919   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 920                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 921                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 922     bits<4>  Rt;
 923     bits<17> shift;
 924     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 925     let Inst{19-16} = shift{16-13}; // Rn
 926     let Inst{15-12} = Rt;
 927     let Inst{11-0}  = shift{11-0};
 928   }
 929 }
 930 }
 931
 932 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 933            InstrItinClass iir, PatFrag opnode> {
 934   // Note: We use the complex addrmode_imm12 rather than just an input
 935   // GPR and a constrained immediate so that we can use this to match
 936   // frame index references and avoid matching constant pool references.
 937   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 938                    (ins GPR:$Rt, addrmode_imm12:$addr),
 939                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 940                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 941     bits<4> Rt;
 942     bits<17> addr;
 943     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 944     let Inst{19-16} = addr{16-13};  // Rn
 945     let Inst{15-12} = Rt;
 946     let Inst{11-0}  = addr{11-0};   // imm12
 947   }
 948   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 949                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 950                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 951     bits<4> Rt;
 952     bits<17> shift;
 953     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 954     let Inst{19-16} = shift{16-13}; // Rn
 955     let Inst{15-12} = Rt;
 956     let Inst{11-0}  = shift{11-0};
 957   }
 958 }
 959 //===----------------------------------------------------------------------===//
 960 // Instructions
 961 //===----------------------------------------------------------------------===//
 962
 963 //===----------------------------------------------------------------------===//
 964 //  Miscellaneous Instructions.
 965 //
 966
 967 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 968 /// the function.  The first operand is the ID# for this instruction, the second
 969 /// is the index into the MachineConstantPool that this is, the third is the
 970 /// size in bytes of this constant pool entry.
 971 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 972 def CONSTPOOL_ENTRY :
 973 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 974                     i32imm:$size), NoItinerary, []>;
 975
 976 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 977 // from removing one half of the matched pairs. That breaks PEI, which assumes
 978 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 979 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 980 def ADJCALLSTACKUP :
 981 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 982            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 983
 984 def ADJCALLSTACKDOWN :
 985 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 986            [(ARMcallseq_start timm:$amt)]>;
 987 }
 988
 989 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 990              [/* For disassembly only; pattern left blank */]>,
 991           Requires<[IsARM, HasV6T2]> {
 992   let Inst{27-16} = 0b001100100000;
 993   let Inst{15-8} = 0b11110000;
 994   let Inst{7-0} = 0b00000000;
 995 }
 996
 997 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 998              [/* For disassembly only; pattern left blank */]>,
 999           Requires<[IsARM, HasV6T2]> {
1000   let Inst{27-16} = 0b001100100000;
1001   let Inst{15-8} = 0b11110000;
1002   let Inst{7-0} = 0b00000001;
1003 }
1004
1005 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1006              [/* For disassembly only; pattern left blank */]>,
1007           Requires<[IsARM, HasV6T2]> {
1008   let Inst{27-16} = 0b001100100000;
1009   let Inst{15-8} = 0b11110000;
1010   let Inst{7-0} = 0b00000010;
1011 }
1012
1013 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1014              [/* For disassembly only; pattern left blank */]>,
1015           Requires<[IsARM, HasV6T2]> {
1016   let Inst{27-16} = 0b001100100000;
1017   let Inst{15-8} = 0b11110000;
1018   let Inst{7-0} = 0b00000011;
1019 }
1020
1021 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1022              "\t$dst, $a, $b",
1023              [/* For disassembly only; pattern left blank */]>,
1024           Requires<[IsARM, HasV6]> {
1025   bits<4> Rd;
1026   bits<4> Rn;
1027   bits<4> Rm;
1028   let Inst{3-0} = Rm;
1029   let Inst{15-12} = Rd;
1030   let Inst{19-16} = Rn;
1031   let Inst{27-20} = 0b01101000;
1032   let Inst{7-4} = 0b1011;
1033   let Inst{11-8} = 0b1111;
1034 }
1035
1036 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1037              [/* For disassembly only; pattern left blank */]>,
1038           Requires<[IsARM, HasV6T2]> {
1039   let Inst{27-16} = 0b001100100000;
1040   let Inst{15-8} = 0b11110000;
1041   let Inst{7-0} = 0b00000100;
1042 }
1043
1044 // The i32imm operand $val can be used by a debugger to store more information
1045 // about the breakpoint.
1046 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1047               [/* For disassembly only; pattern left blank */]>,
1048            Requires<[IsARM]> {
1049   bits<16> val;
1050   let Inst{3-0} = val{3-0};
1051   let Inst{19-8} = val{15-4};
1052   let Inst{27-20} = 0b00010010;
1053   let Inst{7-4} = 0b0111;
1054 }
1055
1056 // Change Processor State is a system instruction -- for disassembly only.
1057 // The singleton $opt operand contains the following information:
1058 // opt{4-0} = mode from Inst{4-0}
1059 // opt{5} = changemode from Inst{17}
1060 // opt{8-6} = AIF from Inst{8-6}
1061 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1062 // FIXME: Integrated assembler will need these split out.
1063 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1064               [/* For disassembly only; pattern left blank */]>,
1065           Requires<[IsARM]> {
1066   let Inst{31-28} = 0b1111;
1067   let Inst{27-20} = 0b00010000;
1068   let Inst{16} = 0;
1069   let Inst{5} = 0;
1070 }
1071
1072 // Preload signals the memory system of possible future data/instruction access.
1073 // These are for disassembly only.
1074 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1075
1076   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1077                 !strconcat(opc, "\t$addr"),
1078                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1079     bits<4> Rt;
1080     bits<17> addr;
1081     let Inst{31-26} = 0b111101;
1082     let Inst{25} = 0; // 0 for immediate form
1083     let Inst{24} = data;
1084     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1085     let Inst{22} = read;
1086     let Inst{21-20} = 0b01;
1087     let Inst{19-16} = addr{16-13};  // Rn
1088     let Inst{15-12} = Rt;
1089     let Inst{11-0}  = addr{11-0};   // imm12
1090   }
1091
1092   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1093                !strconcat(opc, "\t$shift"),
1094                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1095     bits<4> Rt;
1096     bits<17> shift;
1097     let Inst{31-26} = 0b111101;
1098     let Inst{25} = 1; // 1 for register form
1099     let Inst{24} = data;
1100     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1101     let Inst{22} = read;
1102     let Inst{21-20} = 0b01;
1103     let Inst{19-16} = shift{16-13}; // Rn
1104     let Inst{11-0}  = shift{11-0};
1105   }
1106 }
1107
1108 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1109 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1110 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1111
1112 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1113                  "setend\t$end",
1114                  [/* For disassembly only; pattern left blank */]>,
1115                Requires<[IsARM]> {
1116   bits<1> end;
1117   let Inst{31-10} = 0b1111000100000001000000;
1118   let Inst{9} = end;
1119   let Inst{8-0} = 0;
1120 }
1121
1122 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1123              [/* For disassembly only; pattern left blank */]>,
1124           Requires<[IsARM, HasV7]> {
1125   bits<4> opt;
1126   let Inst{27-4} = 0b001100100000111100001111;
1127   let Inst{3-0} = opt;
1128 }
1129
1130 // A5.4 Permanently UNDEFINED instructions.
1131 let isBarrier = 1, isTerminator = 1 in
1132 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1133                "trap", [(trap)]>,
1134            Requires<[IsARM]> {
1135   let Inst = 0xe7ffdefe;
1136 }
1137
1138 // Address computation and loads and stores in PIC mode.
1139 let isNotDuplicable = 1 in {
1140 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1141                             Size4Bytes, IIC_iALUr,
1142                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1143
1144 let AddedComplexity = 10 in {
1145 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1146                             Size4Bytes, IIC_iLoad_r,
1147                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1148
1149 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1150                             Size4Bytes, IIC_iLoad_bh_r,
1151                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1152
1153 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1154                             Size4Bytes, IIC_iLoad_bh_r,
1155                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1156
1157 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1158                             Size4Bytes, IIC_iLoad_bh_r,
1159                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1160
1161 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1162                             Size4Bytes, IIC_iLoad_bh_r,
1163                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1164 }
1165 let AddedComplexity = 10 in {
1166 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1167       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1168
1169 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1170       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1171
1172 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1173       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1174 }
1175 } // isNotDuplicable = 1
1176
1177
1178 // LEApcrel - Load a pc-relative address into a register without offending the
1179 // assembler.
1180 let neverHasSideEffects = 1, isReMaterializable = 1 in
1181 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1182 // both of these as pseudo-instructions that get expanded to it.
1183 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1184                     MiscFrm, IIC_iALUi,
1185                     "adr${p}\t$Rd, #$label", []>;
1186
1187 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1188                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1189                       MiscFrm, IIC_iALUi,
1190                       "adr${p}\t$Rd, #${label}_${id}", []> {
1191   bits<4> p;
1192   bits<4> Rd;
1193   let Inst{31-28} = p;
1194   let Inst{27-25} = 0b001;
1195   let Inst{20} = 0;
1196   let Inst{19-16} = 0b1111;
1197   let Inst{15-12} = Rd;
1198   // FIXME: Add label encoding/fixup
1199 }
1200
1201 //===----------------------------------------------------------------------===//
1202 //  Control Flow Instructions.
1203 //
1204
1205 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1206   // ARMV4T and above
1207   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1208                   "bx", "\tlr", [(ARMretflag)]>,
1209                Requires<[IsARM, HasV4T]> {
1210     let Inst{27-0}  = 0b0001001011111111111100011110;
1211   }
1212
1213   // ARMV4 only
1214   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1215                   "mov", "\tpc, lr", [(ARMretflag)]>,
1216                Requires<[IsARM, NoV4T]> {
1217     let Inst{27-0} = 0b0001101000001111000000001110;
1218   }
1219 }
1220
1221 // Indirect branches
1222 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1223   // ARMV4T and above
1224   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1225                   [(brind GPR:$dst)]>,
1226               Requires<[IsARM, HasV4T]> {
1227     bits<4> dst;
1228     let Inst{31-4} = 0b1110000100101111111111110001;
1229     let Inst{3-0}  = dst;
1230   }
1231
1232   // ARMV4 only
1233   // FIXME: We would really like to define this as a vanilla ARMPat like:
1234   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1235   // With that, however, we can't set isBranch, isTerminator, etc..
1236   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1237                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1238                     Requires<[IsARM, NoV4T]>;
1239 }
1240
1241 // All calls clobber the non-callee saved registers. SP is marked as
1242 // a use to prevent stack-pointer assignments that appear immediately
1243 // before calls from potentially appearing dead.
1244 let isCall = 1,
1245   // On non-Darwin platforms R9 is callee-saved.
1246   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1247           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1248           D16, D17, D18, D19, D20, D21, D22, D23,
1249           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1250   Uses = [SP] in {
1251   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1252                 IIC_Br, "bl\t$func",
1253                 [(ARMcall tglobaladdr:$func)]>,
1254             Requires<[IsARM, IsNotDarwin]> {
1255     let Inst{31-28} = 0b1110;
1256     bits<24> func;
1257     let Inst{23-0} = func;
1258   }
1259
1260   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1261                    IIC_Br, "bl", "\t$func",
1262                    [(ARMcall_pred tglobaladdr:$func)]>,
1263                 Requires<[IsARM, IsNotDarwin]> {
1264     bits<24> func;
1265     let Inst{23-0} = func;
1266   }
1267
1268   // ARMv5T and above
1269   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1270                 IIC_Br, "blx\t$func",
1271                 [(ARMcall GPR:$func)]>,
1272             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1273     bits<4> func;
1274     let Inst{31-4} = 0b1110000100101111111111110011;
1275     let Inst{3-0}   = func;
1276   }
1277
1278   // ARMv4T
1279   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1280   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1281                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1282                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1283
1284   // ARMv4
1285   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1286                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1287                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1288 }
1289
1290 let isCall = 1,
1291   // On Darwin R9 is call-clobbered.
1292   // R7 is marked as a use to prevent frame-pointer assignments from being
1293   // moved above / below calls.
1294   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1295           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1296           D16, D17, D18, D19, D20, D21, D22, D23,
1297           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1298   Uses = [R7, SP] in {
1299   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1300                 IIC_Br, "bl\t$func",
1301                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1302     let Inst{31-28} = 0b1110;
1303     bits<24> func;
1304     let Inst{23-0} = func;
1305   }
1306
1307   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1308                    IIC_Br, "bl", "\t$func",
1309                    [(ARMcall_pred tglobaladdr:$func)]>,
1310                   Requires<[IsARM, IsDarwin]> {
1311     bits<24> func;
1312     let Inst{23-0} = func;
1313   }
1314
1315   // ARMv5T and above
1316   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1317                 IIC_Br, "blx\t$func",
1318                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1319     bits<4> func;
1320     let Inst{31-4} = 0b1110000100101111111111110011;
1321     let Inst{3-0}   = func;
1322   }
1323
1324   // ARMv4T
1325   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1326   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1327                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1328                   Requires<[IsARM, HasV4T, IsDarwin]>;
1329
1330   // ARMv4
1331   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1332                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1333                   Requires<[IsARM, NoV4T, IsDarwin]>;
1334 }
1335
1336 // Tail calls.
1337
1338 // FIXME: These should probably be xformed into the non-TC versions of the
1339 // instructions as part of MC lowering.
1340 // FIXME: These seem to be used for both Thumb and ARM instruction selection.
1341 // Thumb should have its own version since the instruction is actually
1342 // different, even though the mnemonic is the same.
1343 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1344   // Darwin versions.
1345   let Defs = [R0, R1, R2, R3, R9, R12,
1346               D0, D1, D2, D3, D4, D5, D6, D7,
1347               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1348               D27, D28, D29, D30, D31, PC],
1349       Uses = [SP] in {
1350     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1351                        IIC_Br, []>, Requires<[IsDarwin]>;
1352
1353     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1354                        IIC_Br, []>, Requires<[IsDarwin]>;
1355
1356     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1357                    IIC_Br, "b\t$dst  @ TAILCALL",
1358                    []>, Requires<[IsARM, IsDarwin]>;
1359
1360     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1361                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1362                    []>, Requires<[IsThumb, IsDarwin]>;
1363
1364     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1365                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1366                    []>, Requires<[IsDarwin]> {
1367       bits<4> dst;
1368       let Inst{31-4} = 0b1110000100101111111111110001;
1369       let Inst{3-0}  = dst;
1370     }
1371   }
1372
1373   // Non-Darwin versions (the difference is R9).
1374   let Defs = [R0, R1, R2, R3, R12,
1375               D0, D1, D2, D3, D4, D5, D6, D7,
1376               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1377               D27, D28, D29, D30, D31, PC],
1378       Uses = [SP] in {
1379     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1380                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1381
1382     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1383                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1384
1385     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1386                    IIC_Br, "b\t$dst  @ TAILCALL",
1387                    []>, Requires<[IsARM, IsNotDarwin]>;
1388
1389     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1390                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1391                    []>, Requires<[IsThumb, IsNotDarwin]>;
1392
1393     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1394                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1395                    []>, Requires<[IsNotDarwin]> {
1396       bits<4> dst;
1397       let Inst{31-4} = 0b1110000100101111111111110001;
1398       let Inst{3-0}  = dst;
1399     }
1400   }
1401 }
1402
1403 let isBranch = 1, isTerminator = 1 in {
1404   // B is "predicable" since it can be xformed into a Bcc.
1405   let isBarrier = 1 in {
1406     let isPredicable = 1 in
1407     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1408                 "b\t$target", [(br bb:$target)]> {
1409       bits<24> target;
1410       let Inst{31-28} = 0b1110;
1411       let Inst{23-0} = target;
1412     }
1413
1414     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1415     def BR_JTr : ARMPseudoInst<(outs),
1416                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1417                       SizeSpecial, IIC_Br,
1418                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1419     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1420     // into i12 and rs suffixed versions.
1421     def BR_JTm : ARMPseudoInst<(outs),
1422                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1423                      SizeSpecial, IIC_Br,
1424                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1425                        imm:$id)]>;
1426     def BR_JTadd : ARMPseudoInst<(outs),
1427                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1428                    SizeSpecial, IIC_Br,
1429                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1430                      imm:$id)]>;
1431     } // isNotDuplicable = 1, isIndirectBranch = 1
1432   } // isBarrier = 1
1433
1434   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1435   // a two-value operand where a dag node expects two operands. :(
1436   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1437                IIC_Br, "b", "\t$target",
1438                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1439     bits<24> target;
1440     let Inst{23-0} = target;
1441   }
1442 }
1443
1444 // Branch and Exchange Jazelle -- for disassembly only
1445 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1446               [/* For disassembly only; pattern left blank */]> {
1447   let Inst{23-20} = 0b0010;
1448   //let Inst{19-8} = 0xfff;
1449   let Inst{7-4} = 0b0010;
1450 }
1451
1452 // Secure Monitor Call is a system instruction -- for disassembly only
1453 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1454               [/* For disassembly only; pattern left blank */]> {
1455   bits<4> opt;
1456   let Inst{23-4} = 0b01100000000000000111;
1457   let Inst{3-0} = opt;
1458 }
1459
1460 // Supervisor Call (Software Interrupt) -- for disassembly only
1461 let isCall = 1, Uses = [SP] in {
1462 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1463               [/* For disassembly only; pattern left blank */]> {
1464   bits<24> svc;
1465   let Inst{23-0} = svc;
1466 }
1467 }
1468
1469 // Store Return State is a system instruction -- for disassembly only
1470 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1471 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1472                 NoItinerary, "srs${amode}\tsp!, $mode",
1473                 [/* For disassembly only; pattern left blank */]> {
1474   let Inst{31-28} = 0b1111;
1475   let Inst{22-20} = 0b110; // W = 1
1476 }
1477
1478 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1479                 NoItinerary, "srs${amode}\tsp, $mode",
1480                 [/* For disassembly only; pattern left blank */]> {
1481   let Inst{31-28} = 0b1111;
1482   let Inst{22-20} = 0b100; // W = 0
1483 }
1484
1485 // Return From Exception is a system instruction -- for disassembly only
1486 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1487                 NoItinerary, "rfe${amode}\t$base!",
1488                 [/* For disassembly only; pattern left blank */]> {
1489   let Inst{31-28} = 0b1111;
1490   let Inst{22-20} = 0b011; // W = 1
1491 }
1492
1493 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1494                 NoItinerary, "rfe${amode}\t$base",
1495                 [/* For disassembly only; pattern left blank */]> {
1496   let Inst{31-28} = 0b1111;
1497   let Inst{22-20} = 0b001; // W = 0
1498 }
1499 } // isCodeGenOnly = 1
1500
1501 //===----------------------------------------------------------------------===//
1502 //  Load / store Instructions.
1503 //
1504
1505 // Load
1506
1507
1508 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1509                     UnOpFrag<(load node:$Src)>>;
1510 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1511                     UnOpFrag<(zextloadi8 node:$Src)>>;
1512 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1513                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1514 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1515                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1516
1517 // Special LDR for loads from non-pc-relative constpools.
1518 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1519     isReMaterializable = 1 in
1520 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1521                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1522                  []> {
1523   bits<4> Rt;
1524   bits<17> addr;
1525   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1526   let Inst{19-16} = 0b1111;
1527   let Inst{15-12} = Rt;
1528   let Inst{11-0}  = addr{11-0};   // imm12
1529 }
1530
1531 // Loads with zero extension
1532 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1533                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1534                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1535
1536 // Loads with sign extension
1537 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1538                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1539                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1540
1541 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1542                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1543                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1544
1545 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1546     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1547 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1548 //        how to represent that such that tblgen is happy and we don't
1549 //        mark this codegen only?
1550 // Load doubleword
1551 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1552                  (ins addrmode3:$addr), LdMiscFrm,
1553                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1554                  []>, Requires<[IsARM, HasV5TE]>;
1555 }
1556
1557 // Indexed loads
1558 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1559   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1560                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1561                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1562     // {17-14}  Rn
1563     // {13}     1 == Rm, 0 == imm12
1564     // {12}     isAdd
1565     // {11-0}   imm12/Rm
1566     bits<18> addr;
1567     let Inst{25} = addr{13};
1568     let Inst{23} = addr{12};
1569     let Inst{19-16} = addr{17-14};
1570     let Inst{11-0} = addr{11-0};
1571   }
1572   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1573                       (ins GPR:$Rn, am2offset:$offset),
1574                       IndexModePost, LdFrm, itin,
1575                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1576     // {13}     1 == Rm, 0 == imm12
1577     // {12}     isAdd
1578     // {11-0}   imm12/Rm
1579     bits<14> offset;
1580     bits<4> Rn;
1581     let Inst{25} = offset{13};
1582     let Inst{23} = offset{12};
1583     let Inst{19-16} = Rn;
1584     let Inst{11-0} = offset{11-0};
1585   }
1586 }
1587
1588 let mayLoad = 1, neverHasSideEffects = 1 in {
1589 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1590 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1591 }
1592
1593 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1594   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1595                         (ins addrmode3:$addr), IndexModePre,
1596                         LdMiscFrm, itin,
1597                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1598     bits<14> addr;
1599     let Inst{23}    = addr{8};      // U bit
1600     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1601     let Inst{19-16} = addr{12-9};   // Rn
1602     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1603     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1604   }
1605   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1606                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1607                         LdMiscFrm, itin,
1608                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1609     bits<10> offset;
1610     bits<4> Rn;
1611     let Inst{23}    = offset{8};      // U bit
1612     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1613     let Inst{19-16} = Rn;
1614     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1615     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1616   }
1617 }
1618
1619 let mayLoad = 1, neverHasSideEffects = 1 in {
1620 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1621 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1622 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1623 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1624 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1625 } // mayLoad = 1, neverHasSideEffects = 1
1626
1627 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1628 let mayLoad = 1, neverHasSideEffects = 1 in {
1629 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1630                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1631                    LdFrm, IIC_iLoad_ru,
1632                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1633   let Inst{21} = 1; // overwrite
1634 }
1635 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1636                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1637                   LdFrm, IIC_iLoad_bh_ru,
1638                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1639   let Inst{21} = 1; // overwrite
1640 }
1641 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1642                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1643                  LdMiscFrm, IIC_iLoad_bh_ru,
1644                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1645   let Inst{21} = 1; // overwrite
1646 }
1647 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1648                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1649                  LdMiscFrm, IIC_iLoad_bh_ru,
1650                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1651   let Inst{21} = 1; // overwrite
1652 }
1653 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1654                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1655                  LdMiscFrm, IIC_iLoad_bh_ru,
1656                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1657   let Inst{21} = 1; // overwrite
1658 }
1659 }
1660
1661 // Store
1662
1663 // Stores with truncate
1664 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1665                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1666                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1667
1668 // Store doubleword
1669 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1670     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1671 def STRD : AI3str<0b1111, (outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1672                StMiscFrm, IIC_iStore_d_r,
1673                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1674
1675 // Indexed stores
1676 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1677                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1678                      IndexModePre, StFrm, IIC_iStore_ru,
1679                      "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1680                      [(set GPR:$Rn_wb,
1681                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1682
1683 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1684                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1685                      IndexModePost, StFrm, IIC_iStore_ru,
1686                      "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1687                      [(set GPR:$Rn_wb,
1688                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1689
1690 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1691                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1692                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1693                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1694                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1695                                         GPR:$Rn, am2offset:$offset))]>;
1696 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1697                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1698                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1699                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1700                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1701                                         GPR:$Rn, am2offset:$offset))]>;
1702
1703 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1704                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1705                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1706                      "strh", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1707                      [(set GPR:$Rn_wb,
1708                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1709
1710 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1711                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1712                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1713                      "strh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1714                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1715                                         GPR:$Rn, am3offset:$offset))]>;
1716
1717 // For disassembly only
1718 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1719                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1720                      StMiscFrm, IIC_iStore_d_ru,
1721                      "strd", "\t$src1, $src2, [$base, $offset]!",
1722                      "$base = $base_wb", []>;
1723
1724 // For disassembly only
1725 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1726                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1727                      StMiscFrm, IIC_iStore_d_ru,
1728                      "strd", "\t$src1, $src2, [$base], $offset",
1729                      "$base = $base_wb", []>;
1730
1731 // STRT, STRBT, and STRHT are for disassembly only.
1732
1733 def STRT : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1734                     (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1735                     IndexModeNone, StFrm, IIC_iStore_ru,
1736                     "strt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1737                     [/* For disassembly only; pattern left blank */]> {
1738   let Inst{21} = 1; // overwrite
1739 }
1740
1741 def STRBT : AI2stridx<1, 0, (outs GPR:$Rn_wb),
1742                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1743                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1744                      "strbt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1745                      [/* For disassembly only; pattern left blank */]> {
1746   let Inst{21} = 1; // overwrite
1747 }
1748
1749 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1750                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1751                     StMiscFrm, IIC_iStore_bh_ru,
1752                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1753                     [/* For disassembly only; pattern left blank */]> {
1754   let Inst{21} = 1; // overwrite
1755 }
1756
1757 //===----------------------------------------------------------------------===//
1758 //  Load / store multiple Instructions.
1759 //
1760
1761 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1762                          InstrItinClass itin, InstrItinClass itin_upd> {
1763   def IA :
1764     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1765          IndexModeNone, f, itin,
1766          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1767     let Inst{24-23} = 0b01;       // Increment After
1768     let Inst{21}    = 0;          // No writeback
1769     let Inst{20}    = L_bit;
1770   }
1771   def IA_UPD :
1772     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1773          IndexModeUpd, f, itin_upd,
1774          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1775     let Inst{24-23} = 0b01;       // Increment After
1776     let Inst{21}    = 1;          // Writeback
1777     let Inst{20}    = L_bit;
1778   }
1779   def DA :
1780     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1781          IndexModeNone, f, itin,
1782          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1783     let Inst{24-23} = 0b00;       // Decrement After
1784     let Inst{21}    = 0;          // No writeback
1785     let Inst{20}    = L_bit;
1786   }
1787   def DA_UPD :
1788     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1789          IndexModeUpd, f, itin_upd,
1790          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1791     let Inst{24-23} = 0b00;       // Decrement After
1792     let Inst{21}    = 1;          // Writeback
1793     let Inst{20}    = L_bit;
1794   }
1795   def DB :
1796     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1797          IndexModeNone, f, itin,
1798          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1799     let Inst{24-23} = 0b10;       // Decrement Before
1800     let Inst{21}    = 0;          // No writeback
1801     let Inst{20}    = L_bit;
1802   }
1803   def DB_UPD :
1804     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1805          IndexModeUpd, f, itin_upd,
1806          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1807     let Inst{24-23} = 0b10;       // Decrement Before
1808     let Inst{21}    = 1;          // Writeback
1809     let Inst{20}    = L_bit;
1810   }
1811   def IB :
1812     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1813          IndexModeNone, f, itin,
1814          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1815     let Inst{24-23} = 0b11;       // Increment Before
1816     let Inst{21}    = 0;          // No writeback
1817     let Inst{20}    = L_bit;
1818   }
1819   def IB_UPD :
1820     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1821          IndexModeUpd, f, itin_upd,
1822          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1823     let Inst{24-23} = 0b11;       // Increment Before
1824     let Inst{21}    = 1;          // Writeback
1825     let Inst{20}    = L_bit;
1826   }
1827 }
1828
1829 let neverHasSideEffects = 1 in {
1830
1831 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1832 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1833
1834 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1835 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1836
1837 } // neverHasSideEffects
1838
1839 // Load / Store Multiple Mnemnoic Aliases
1840 def : MnemonicAlias<"ldm", "ldmia">;
1841 def : MnemonicAlias<"stm", "stmia">;
1842
1843 // FIXME: remove when we have a way to marking a MI with these properties.
1844 // FIXME: Should pc be an implicit operand like PICADD, etc?
1845 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1846     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1847 // FIXME: Should be a pseudo-instruction.
1848 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1849                                       reglist:$regs, variable_ops),
1850                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1851                      "ldmia${p}\t$Rn!, $regs",
1852                      "$Rn = $wb", []> {
1853   let Inst{24-23} = 0b01;       // Increment After
1854   let Inst{21}    = 1;          // Writeback
1855   let Inst{20}    = 1;          // Load
1856 }
1857
1858 //===----------------------------------------------------------------------===//
1859 //  Move Instructions.
1860 //
1861
1862 let neverHasSideEffects = 1 in
1863 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1864                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1865   bits<4> Rd;
1866   bits<4> Rm;
1867
1868   let Inst{11-4} = 0b00000000;
1869   let Inst{25} = 0;
1870   let Inst{3-0} = Rm;
1871   let Inst{15-12} = Rd;
1872 }
1873
1874 // A version for the smaller set of tail call registers.
1875 let neverHasSideEffects = 1 in
1876 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1877                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1878   bits<4> Rd;
1879   bits<4> Rm;
1880
1881   let Inst{11-4} = 0b00000000;
1882   let Inst{25} = 0;
1883   let Inst{3-0} = Rm;
1884   let Inst{15-12} = Rd;
1885 }
1886
1887 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1888                 DPSoRegFrm, IIC_iMOVsr,
1889                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1890                 UnaryDP {
1891   bits<4> Rd;
1892   bits<12> src;
1893   let Inst{15-12} = Rd;
1894   let Inst{11-0} = src;
1895   let Inst{25} = 0;
1896 }
1897
1898 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1899 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1900                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1901   bits<4> Rd;
1902   bits<12> imm;
1903   let Inst{25} = 1;
1904   let Inst{15-12} = Rd;
1905   let Inst{19-16} = 0b0000;
1906   let Inst{11-0} = imm;
1907 }
1908
1909 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1910 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins movt_imm:$imm),
1911                  DPFrm, IIC_iMOVi,
1912                  "movw", "\t$Rd, $imm",
1913                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1914                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1915   bits<4> Rd;
1916   bits<16> imm;
1917   let Inst{15-12} = Rd;
1918   let Inst{11-0}  = imm{11-0};
1919   let Inst{19-16} = imm{15-12};
1920   let Inst{20} = 0;
1921   let Inst{25} = 1;
1922 }
1923
1924 let Constraints = "$src = $Rd" in
1925 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, movt_imm:$imm),
1926                   DPFrm, IIC_iMOVi,
1927                   "movt", "\t$Rd, $imm",
1928                   [(set GPR:$Rd,
1929                         (or (and GPR:$src, 0xffff),
1930                             lo16AllZero:$imm))]>, UnaryDP,
1931                   Requires<[IsARM, HasV6T2]> {
1932   bits<4> Rd;
1933   bits<16> imm;
1934   let Inst{15-12} = Rd;
1935   let Inst{11-0}  = imm{11-0};
1936   let Inst{19-16} = imm{15-12};
1937   let Inst{20} = 0;
1938   let Inst{25} = 1;
1939 }
1940
1941 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1942       Requires<[IsARM, HasV6T2]>;
1943
1944 let Uses = [CPSR] in
1945 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
1946                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1947                     Requires<[IsARM]>;
1948
1949 // These aren't really mov instructions, but we have to define them this way
1950 // due to flag operands.
1951
1952 let Defs = [CPSR] in {
1953 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1954                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1955                       Requires<[IsARM]>;
1956 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
1957                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1958                       Requires<[IsARM]>;
1959 }
1960
1961 //===----------------------------------------------------------------------===//
1962 //  Extend Instructions.
1963 //
1964
1965 // Sign extenders
1966
1967 defm SXTB  : AI_ext_rrot<0b01101010,
1968                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1969 defm SXTH  : AI_ext_rrot<0b01101011,
1970                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1971
1972 defm SXTAB : AI_exta_rrot<0b01101010,
1973                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1974 defm SXTAH : AI_exta_rrot<0b01101011,
1975                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1976
1977 // For disassembly only
1978 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1979
1980 // For disassembly only
1981 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1982
1983 // Zero extenders
1984
1985 let AddedComplexity = 16 in {
1986 defm UXTB   : AI_ext_rrot<0b01101110,
1987                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1988 defm UXTH   : AI_ext_rrot<0b01101111,
1989                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1990 defm UXTB16 : AI_ext_rrot<0b01101100,
1991                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1992
1993 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1994 //        The transformation should probably be done as a combiner action
1995 //        instead so we can include a check for masking back in the upper
1996 //        eight bits of the source into the lower eight bits of the result.
1997 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1998 //               (UXTB16r_rot GPR:$Src, 24)>;
1999 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2000                (UXTB16r_rot GPR:$Src, 8)>;
2001
2002 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2003                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2004 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2005                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2006 }
2007
2008 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2009 // For disassembly only
2010 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2011
2012
2013 def SBFX  : I<(outs GPR:$Rd),
2014               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2015                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2016                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2017                Requires<[IsARM, HasV6T2]> {
2018   bits<4> Rd;
2019   bits<4> Rn;
2020   bits<5> lsb;
2021   bits<5> width;
2022   let Inst{27-21} = 0b0111101;
2023   let Inst{6-4}   = 0b101;
2024   let Inst{20-16} = width;
2025   let Inst{15-12} = Rd;
2026   let Inst{11-7}  = lsb;
2027   let Inst{3-0}   = Rn;
2028 }
2029
2030 def UBFX  : I<(outs GPR:$Rd),
2031               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2032                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2033                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2034                Requires<[IsARM, HasV6T2]> {
2035   bits<4> Rd;
2036   bits<4> Rn;
2037   bits<5> lsb;
2038   bits<5> width;
2039   let Inst{27-21} = 0b0111111;
2040   let Inst{6-4}   = 0b101;
2041   let Inst{20-16} = width;
2042   let Inst{15-12} = Rd;
2043   let Inst{11-7}  = lsb;
2044   let Inst{3-0}   = Rn;
2045 }
2046
2047 //===----------------------------------------------------------------------===//
2048 //  Arithmetic Instructions.
2049 //
2050
2051 defm ADD  : AsI1_bin_irs<0b0100, "add",
2052                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2053                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2054 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2055                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2056                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2057
2058 // ADD and SUB with 's' bit set.
2059 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2060                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2061                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2062 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2063                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2064                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2065
2066 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2067                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2068 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2069                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2070 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2071                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2072 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2073                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2074
2075 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2076                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2077                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2078   bits<4> Rd;
2079   bits<4> Rn;
2080   bits<12> imm;
2081   let Inst{25} = 1;
2082   let Inst{15-12} = Rd;
2083   let Inst{19-16} = Rn;
2084   let Inst{11-0} = imm;
2085 }
2086
2087 // The reg/reg form is only defined for the disassembler; for codegen it is
2088 // equivalent to SUBrr.
2089 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2090                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2091                  [/* For disassembly only; pattern left blank */]> {
2092   bits<4> Rd;
2093   bits<4> Rn;
2094   bits<4> Rm;
2095   let Inst{11-4} = 0b00000000;
2096   let Inst{25} = 0;
2097   let Inst{3-0} = Rm;
2098   let Inst{15-12} = Rd;
2099   let Inst{19-16} = Rn;
2100 }
2101
2102 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2103                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2104                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2105   bits<4> Rd;
2106   bits<4> Rn;
2107   bits<12> shift;
2108   let Inst{25} = 0;
2109   let Inst{11-0} = shift;
2110   let Inst{15-12} = Rd;
2111   let Inst{19-16} = Rn;
2112 }
2113
2114 // RSB with 's' bit set.
2115 let Defs = [CPSR] in {
2116 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2117                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2118                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2119   bits<4> Rd;
2120   bits<4> Rn;
2121   bits<12> imm;
2122   let Inst{25} = 1;
2123   let Inst{20} = 1;
2124   let Inst{15-12} = Rd;
2125   let Inst{19-16} = Rn;
2126   let Inst{11-0} = imm;
2127 }
2128 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2129                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2130                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2131   bits<4> Rd;
2132   bits<4> Rn;
2133   bits<12> shift;
2134   let Inst{25} = 0;
2135   let Inst{20} = 1;
2136   let Inst{11-0} = shift;
2137   let Inst{15-12} = Rd;
2138   let Inst{19-16} = Rn;
2139 }
2140 }
2141
2142 let Uses = [CPSR] in {
2143 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2144                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2145                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2146                  Requires<[IsARM]> {
2147   bits<4> Rd;
2148   bits<4> Rn;
2149   bits<12> imm;
2150   let Inst{25} = 1;
2151   let Inst{15-12} = Rd;
2152   let Inst{19-16} = Rn;
2153   let Inst{11-0} = imm;
2154 }
2155 // The reg/reg form is only defined for the disassembler; for codegen it is
2156 // equivalent to SUBrr.
2157 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2158                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2159                  [/* For disassembly only; pattern left blank */]> {
2160   bits<4> Rd;
2161   bits<4> Rn;
2162   bits<4> Rm;
2163   let Inst{11-4} = 0b00000000;
2164   let Inst{25} = 0;
2165   let Inst{3-0} = Rm;
2166   let Inst{15-12} = Rd;
2167   let Inst{19-16} = Rn;
2168 }
2169 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2170                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2171                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2172                  Requires<[IsARM]> {
2173   bits<4> Rd;
2174   bits<4> Rn;
2175   bits<12> shift;
2176   let Inst{25} = 0;
2177   let Inst{11-0} = shift;
2178   let Inst{15-12} = Rd;
2179   let Inst{19-16} = Rn;
2180 }
2181 }
2182
2183 // FIXME: Allow these to be predicated.
2184 let Defs = [CPSR], Uses = [CPSR] in {
2185 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2186                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2187                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2188                   Requires<[IsARM]> {
2189   bits<4> Rd;
2190   bits<4> Rn;
2191   bits<12> imm;
2192   let Inst{25} = 1;
2193   let Inst{20} = 1;
2194   let Inst{15-12} = Rd;
2195   let Inst{19-16} = Rn;
2196   let Inst{11-0} = imm;
2197 }
2198 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2199                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2200                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2201                   Requires<[IsARM]> {
2202   bits<4> Rd;
2203   bits<4> Rn;
2204   bits<12> shift;
2205   let Inst{25} = 0;
2206   let Inst{20} = 1;
2207   let Inst{11-0} = shift;
2208   let Inst{15-12} = Rd;
2209   let Inst{19-16} = Rn;
2210 }
2211 }
2212
2213 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2214 // The assume-no-carry-in form uses the negation of the input since add/sub
2215 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2216 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2217 // details.
2218 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2219              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2220 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2221              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2222 // The with-carry-in form matches bitwise not instead of the negation.
2223 // Effectively, the inverse interpretation of the carry flag already accounts
2224 // for part of the negation.
2225 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2226              (SBCri  GPR:$src, so_imm_not:$imm)>;
2227
2228 // Note: These are implemented in C++ code, because they have to generate
2229 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2230 // cannot produce.
2231 // (mul X, 2^n+1) -> (add (X << n), X)
2232 // (mul X, 2^n-1) -> (rsb X, (X << n))
2233
2234 // ARM Arithmetic Instruction -- for disassembly only
2235 // GPR:$dst = GPR:$a op GPR:$b
2236 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2237           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2238   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2239        opc, "\t$Rd, $Rn, $Rm", pattern> {
2240   bits<4> Rd;
2241   bits<4> Rn;
2242   bits<4> Rm;
2243   let Inst{27-20} = op27_20;
2244   let Inst{11-4} = op11_4;
2245   let Inst{19-16} = Rn;
2246   let Inst{15-12} = Rd;
2247   let Inst{3-0}   = Rm;
2248 }
2249
2250 // Saturating add/subtract -- for disassembly only
2251
2252 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2253                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2254 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2255                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2256 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2257 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2258
2259 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2260 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2261 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2262 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2263 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2264 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2265 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2266 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2267 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2268 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2269 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2270 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2271
2272 // Signed/Unsigned add/subtract -- for disassembly only
2273
2274 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2275 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2276 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2277 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2278 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2279 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2280 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2281 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2282 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2283 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2284 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2285 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2286
2287 // Signed/Unsigned halving add/subtract -- for disassembly only
2288
2289 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2290 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2291 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2292 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2293 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2294 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2295 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2296 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2297 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2298 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2299 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2300 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2301
2302 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2303
2304 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2305                 MulFrm /* for convenience */, NoItinerary, "usad8",
2306                 "\t$Rd, $Rn, $Rm", []>,
2307              Requires<[IsARM, HasV6]> {
2308   bits<4> Rd;
2309   bits<4> Rn;
2310   bits<4> Rm;
2311   let Inst{27-20} = 0b01111000;
2312   let Inst{15-12} = 0b1111;
2313   let Inst{7-4} = 0b0001;
2314   let Inst{19-16} = Rd;
2315   let Inst{11-8} = Rm;
2316   let Inst{3-0} = Rn;
2317 }
2318 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2319                 MulFrm /* for convenience */, NoItinerary, "usada8",
2320                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2321              Requires<[IsARM, HasV6]> {
2322   bits<4> Rd;
2323   bits<4> Rn;
2324   bits<4> Rm;
2325   bits<4> Ra;
2326   let Inst{27-20} = 0b01111000;
2327   let Inst{7-4} = 0b0001;
2328   let Inst{19-16} = Rd;
2329   let Inst{15-12} = Ra;
2330   let Inst{11-8} = Rm;
2331   let Inst{3-0} = Rn;
2332 }
2333
2334 // Signed/Unsigned saturate -- for disassembly only
2335
2336 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2337               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2338               [/* For disassembly only; pattern left blank */]> {
2339   bits<4> Rd;
2340   bits<5> sat_imm;
2341   bits<4> Rn;
2342   bits<8> sh;
2343   let Inst{27-21} = 0b0110101;
2344   let Inst{5-4} = 0b01;
2345   let Inst{20-16} = sat_imm;
2346   let Inst{15-12} = Rd;
2347   let Inst{11-7} = sh{7-3};
2348   let Inst{6} = sh{0};
2349   let Inst{3-0} = Rn;
2350 }
2351
2352 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2353                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2354                 [/* For disassembly only; pattern left blank */]> {
2355   bits<4> Rd;
2356   bits<4> sat_imm;
2357   bits<4> Rn;
2358   let Inst{27-20} = 0b01101010;
2359   let Inst{11-4} = 0b11110011;
2360   let Inst{15-12} = Rd;
2361   let Inst{19-16} = sat_imm;
2362   let Inst{3-0} = Rn;
2363 }
2364
2365 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2366               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2367               [/* For disassembly only; pattern left blank */]> {
2368   bits<4> Rd;
2369   bits<5> sat_imm;
2370   bits<4> Rn;
2371   bits<8> sh;
2372   let Inst{27-21} = 0b0110111;
2373   let Inst{5-4} = 0b01;
2374   let Inst{15-12} = Rd;
2375   let Inst{11-7} = sh{7-3};
2376   let Inst{6} = sh{0};
2377   let Inst{20-16} = sat_imm;
2378   let Inst{3-0} = Rn;
2379 }
2380
2381 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2382                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2383                 [/* For disassembly only; pattern left blank */]> {
2384   bits<4> Rd;
2385   bits<4> sat_imm;
2386   bits<4> Rn;
2387   let Inst{27-20} = 0b01101110;
2388   let Inst{11-4} = 0b11110011;
2389   let Inst{15-12} = Rd;
2390   let Inst{19-16} = sat_imm;
2391   let Inst{3-0} = Rn;
2392 }
2393
2394 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2395 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2396
2397 //===----------------------------------------------------------------------===//
2398 //  Bitwise Instructions.
2399 //
2400
2401 defm AND   : AsI1_bin_irs<0b0000, "and",
2402                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2403                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2404 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2405                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2406                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2407 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2408                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2409                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2410 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2411                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2412                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2413
2414 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2415                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2416                "bfc", "\t$Rd, $imm", "$src = $Rd",
2417                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2418                Requires<[IsARM, HasV6T2]> {
2419   bits<4> Rd;
2420   bits<10> imm;
2421   let Inst{27-21} = 0b0111110;
2422   let Inst{6-0}   = 0b0011111;
2423   let Inst{15-12} = Rd;
2424   let Inst{11-7}  = imm{4-0}; // lsb
2425   let Inst{20-16} = imm{9-5}; // width
2426 }
2427
2428 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2429 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2430                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2431                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2432                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2433                                 bf_inv_mask_imm:$imm))]>,
2434                Requires<[IsARM, HasV6T2]> {
2435   bits<4> Rd;
2436   bits<4> Rn;
2437   bits<10> imm;
2438   let Inst{27-21} = 0b0111110;
2439   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2440   let Inst{15-12} = Rd;
2441   let Inst{11-7}  = imm{4-0}; // lsb
2442   let Inst{20-16} = imm{9-5}; // width
2443   let Inst{3-0}   = Rn;
2444 }
2445
2446 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2447                   "mvn", "\t$Rd, $Rm",
2448                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2449   bits<4> Rd;
2450   bits<4> Rm;
2451   let Inst{25} = 0;
2452   let Inst{19-16} = 0b0000;
2453   let Inst{11-4} = 0b00000000;
2454   let Inst{15-12} = Rd;
2455   let Inst{3-0} = Rm;
2456 }
2457 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2458                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2459                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2460   bits<4> Rd;
2461   bits<12> shift;
2462   let Inst{25} = 0;
2463   let Inst{19-16} = 0b0000;
2464   let Inst{15-12} = Rd;
2465   let Inst{11-0} = shift;
2466 }
2467 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2468 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2469                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2470                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2471   bits<4> Rd;
2472   bits<12> imm;
2473   let Inst{25} = 1;
2474   let Inst{19-16} = 0b0000;
2475   let Inst{15-12} = Rd;
2476   let Inst{11-0} = imm;
2477 }
2478
2479 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2480              (BICri GPR:$src, so_imm_not:$imm)>;
2481
2482 //===----------------------------------------------------------------------===//
2483 //  Multiply Instructions.
2484 //
2485 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2486              string opc, string asm, list<dag> pattern>
2487   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2488   bits<4> Rd;
2489   bits<4> Rm;
2490   bits<4> Rn;
2491   let Inst{19-16} = Rd;
2492   let Inst{11-8}  = Rm;
2493   let Inst{3-0}   = Rn;
2494 }
2495 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2496              string opc, string asm, list<dag> pattern>
2497   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2498   bits<4> RdLo;
2499   bits<4> RdHi;
2500   bits<4> Rm;
2501   bits<4> Rn;
2502   let Inst{19-16} = RdHi;
2503   let Inst{15-12} = RdLo;
2504   let Inst{11-8}  = Rm;
2505   let Inst{3-0}   = Rn;
2506 }
2507
2508 let isCommutable = 1 in
2509 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2510                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2511                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2512
2513 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2514                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2515                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2516   bits<4> Ra;
2517   let Inst{15-12} = Ra;
2518 }
2519
2520 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2521                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2522                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2523                    Requires<[IsARM, HasV6T2]> {
2524   bits<4> Rd;
2525   bits<4> Rm;
2526   bits<4> Rn;
2527   bits<4> Ra;
2528   let Inst{19-16} = Rd;
2529   let Inst{15-12} = Ra;
2530   let Inst{11-8}  = Rm;
2531   let Inst{3-0}   = Rn;
2532 }
2533
2534 // Extra precision multiplies with low / high results
2535
2536 let neverHasSideEffects = 1 in {
2537 let isCommutable = 1 in {
2538 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2539                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2540                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2541
2542 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2543                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2544                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2545 }
2546
2547 // Multiply + accumulate
2548 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2549                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2550                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2551
2552 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2553                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2554                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2555
2556 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2557                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2558                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2559                     Requires<[IsARM, HasV6]> {
2560   bits<4> RdLo;
2561   bits<4> RdHi;
2562   bits<4> Rm;
2563   bits<4> Rn;
2564   let Inst{19-16} = RdLo;
2565   let Inst{15-12} = RdHi;
2566   let Inst{11-8}  = Rm;
2567   let Inst{3-0}   = Rn;
2568 }
2569 } // neverHasSideEffects
2570
2571 // Most significant word multiply
2572 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2573                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2574                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2575             Requires<[IsARM, HasV6]> {
2576   let Inst{15-12} = 0b1111;
2577 }
2578
2579 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2580                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2581                [/* For disassembly only; pattern left blank */]>,
2582             Requires<[IsARM, HasV6]> {
2583   let Inst{15-12} = 0b1111;
2584 }
2585
2586 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2587                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2588                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2589                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2590             Requires<[IsARM, HasV6]>;
2591
2592 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2593                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2594                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2595                [/* For disassembly only; pattern left blank */]>,
2596             Requires<[IsARM, HasV6]>;
2597
2598 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2599                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2600                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2601                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2602             Requires<[IsARM, HasV6]>;
2603
2604 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2605                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2606                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2607                [/* For disassembly only; pattern left blank */]>,
2608             Requires<[IsARM, HasV6]>;
2609
2610 multiclass AI_smul<string opc, PatFrag opnode> {
2611   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2612               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2613               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2614                                       (sext_inreg GPR:$Rm, i16)))]>,
2615            Requires<[IsARM, HasV5TE]>;
2616
2617   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2618               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2619               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2620                                       (sra GPR:$Rm, (i32 16))))]>,
2621            Requires<[IsARM, HasV5TE]>;
2622
2623   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2624               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2625               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2626                                       (sext_inreg GPR:$Rm, i16)))]>,
2627            Requires<[IsARM, HasV5TE]>;
2628
2629   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2630               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2631               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2632                                       (sra GPR:$Rm, (i32 16))))]>,
2633             Requires<[IsARM, HasV5TE]>;
2634
2635   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2636               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2637               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2638                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2639            Requires<[IsARM, HasV5TE]>;
2640
2641   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2642               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2643               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2644                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2645             Requires<[IsARM, HasV5TE]>;
2646 }
2647
2648
2649 multiclass AI_smla<string opc, PatFrag opnode> {
2650   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2651               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2652               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2653               [(set GPR:$Rd, (add GPR:$Ra,
2654                                (opnode (sext_inreg GPR:$Rn, i16),
2655                                        (sext_inreg GPR:$Rm, i16))))]>,
2656            Requires<[IsARM, HasV5TE]>;
2657
2658   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2659               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2660               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2661               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2662                                                    (sra GPR:$Rm, (i32 16)))))]>,
2663            Requires<[IsARM, HasV5TE]>;
2664
2665   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2666               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2667               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2668               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2669                                                 (sext_inreg GPR:$Rm, i16))))]>,
2670            Requires<[IsARM, HasV5TE]>;
2671
2672   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2673               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2674               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2675              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2676                                                    (sra GPR:$Rm, (i32 16)))))]>,
2677             Requires<[IsARM, HasV5TE]>;
2678
2679   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2680               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2681               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2682               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2683                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2684            Requires<[IsARM, HasV5TE]>;
2685
2686   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2687               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2688               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2689               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2690                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2691             Requires<[IsARM, HasV5TE]>;
2692 }
2693
2694 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2695 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2696
2697 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2698 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2699                       (ins GPR:$Rn, GPR:$Rm),
2700                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2701                       [/* For disassembly only; pattern left blank */]>,
2702               Requires<[IsARM, HasV5TE]>;
2703
2704 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2705                       (ins GPR:$Rn, GPR:$Rm),
2706                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2707                       [/* For disassembly only; pattern left blank */]>,
2708               Requires<[IsARM, HasV5TE]>;
2709
2710 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2711                       (ins GPR:$Rn, GPR:$Rm),
2712                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2713                       [/* For disassembly only; pattern left blank */]>,
2714               Requires<[IsARM, HasV5TE]>;
2715
2716 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2717                       (ins GPR:$Rn, GPR:$Rm),
2718                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2719                       [/* For disassembly only; pattern left blank */]>,
2720               Requires<[IsARM, HasV5TE]>;
2721
2722 // Helper class for AI_smld -- for disassembly only
2723 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2724                     InstrItinClass itin, string opc, string asm>
2725   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2726   bits<4> Rn;
2727   bits<4> Rm;
2728   let Inst{4}     = 1;
2729   let Inst{5}     = swap;
2730   let Inst{6}     = sub;
2731   let Inst{7}     = 0;
2732   let Inst{21-20} = 0b00;
2733   let Inst{22}    = long;
2734   let Inst{27-23} = 0b01110;
2735   let Inst{11-8}  = Rm;
2736   let Inst{3-0}   = Rn;
2737 }
2738 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2739                 InstrItinClass itin, string opc, string asm>
2740   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2741   bits<4> Rd;
2742   let Inst{15-12} = 0b1111;
2743   let Inst{19-16} = Rd;
2744 }
2745 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2746                 InstrItinClass itin, string opc, string asm>
2747   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2748   bits<4> Ra;
2749   let Inst{15-12} = Ra;
2750 }
2751 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2752                   InstrItinClass itin, string opc, string asm>
2753   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2754   bits<4> RdLo;
2755   bits<4> RdHi;
2756   let Inst{19-16} = RdHi;
2757   let Inst{15-12} = RdLo;
2758 }
2759
2760 multiclass AI_smld<bit sub, string opc> {
2761
2762   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2763                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2764
2765   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2766                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2767
2768   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2769                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2770                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2771
2772   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2773                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2774                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2775
2776 }
2777
2778 defm SMLA : AI_smld<0, "smla">;
2779 defm SMLS : AI_smld<1, "smls">;
2780
2781 multiclass AI_sdml<bit sub, string opc> {
2782
2783   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2784                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2785   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2786                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2787 }
2788
2789 defm SMUA : AI_sdml<0, "smua">;
2790 defm SMUS : AI_sdml<1, "smus">;
2791
2792 //===----------------------------------------------------------------------===//
2793 //  Misc. Arithmetic Instructions.
2794 //
2795
2796 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2797               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2798               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2799
2800 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2801               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2802               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2803            Requires<[IsARM, HasV6T2]>;
2804
2805 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2806               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2807               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2808
2809 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2810                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2811                [(set GPR:$Rd,
2812                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2813                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2814                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2815                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2816                Requires<[IsARM, HasV6]>;
2817
2818 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2819                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2820                [(set GPR:$Rd,
2821                   (sext_inreg
2822                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2823                         (shl GPR:$Rm, (i32 8))), i16))]>,
2824                Requires<[IsARM, HasV6]>;
2825
2826 def lsl_shift_imm : SDNodeXForm<imm, [{
2827   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2828   return CurDAG->getTargetConstant(Sh, MVT::i32);
2829 }]>;
2830
2831 def lsl_amt : PatLeaf<(i32 imm), [{
2832   return (N->getZExtValue() < 32);
2833 }], lsl_shift_imm>;
2834
2835 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2836                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2837                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2838                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2839                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2840                                        0xFFFF0000)))]>,
2841                Requires<[IsARM, HasV6]>;
2842
2843 // Alternate cases for PKHBT where identities eliminate some nodes.
2844 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2845                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2846 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2847                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2848
2849 def asr_shift_imm : SDNodeXForm<imm, [{
2850   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2851   return CurDAG->getTargetConstant(Sh, MVT::i32);
2852 }]>;
2853
2854 def asr_amt : PatLeaf<(i32 imm), [{
2855   return (N->getZExtValue() <= 32);
2856 }], asr_shift_imm>;
2857
2858 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2859 // will match the pattern below.
2860 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2861                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2862                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2863                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2864                                   (and (sra GPR:$Rm, asr_amt:$sh),
2865                                        0xFFFF)))]>,
2866                Requires<[IsARM, HasV6]>;
2867
2868 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2869 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2870 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2871                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2872 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2873                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2874                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2875
2876 //===----------------------------------------------------------------------===//
2877 //  Comparison Instructions...
2878 //
2879
2880 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2881                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2882                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2883
2884 // FIXME: We have to be careful when using the CMN instruction and comparison
2885 // with 0. One would expect these two pieces of code should give identical
2886 // results:
2887 //
2888 //   rsbs r1, r1, 0
2889 //   cmp  r0, r1
2890 //   mov  r0, #0
2891 //   it   ls
2892 //   mov  r0, #1
2893 //
2894 // and:
2895 //
2896 //   cmn  r0, r1
2897 //   mov  r0, #0
2898 //   it   ls
2899 //   mov  r0, #1
2900 //
2901 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2902 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2903 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2904 // value of r0 and the carry bit (because the "carry bit" parameter to
2905 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2906 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2907 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2908 // parameter to AddWithCarry is defined as 0).
2909 //
2910 // When x is 0 and unsigned:
2911 //
2912 //    x = 0
2913 //   ~x = 0xFFFF FFFF
2914 //   ~x + 1 = 0x1 0000 0000
2915 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2916 //
2917 // Therefore, we should disable CMN when comparing against zero, until we can
2918 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2919 // when it's a comparison which doesn't look at the 'carry' flag).
2920 //
2921 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2922 //
2923 // This is related to <rdar://problem/7569620>.
2924 //
2925 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2926 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2927
2928 // Note that TST/TEQ don't set all the same flags that CMP does!
2929 defm TST  : AI1_cmp_irs<0b1000, "tst",
2930                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2931                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2932 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2933                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2934                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2935
2936 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2937                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2938                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2939 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2940                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2941                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2942
2943 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2944 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2945
2946 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2947              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2948
2949 // Pseudo i64 compares for some floating point compares.
2950 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2951     Defs = [CPSR] in {
2952 def BCCi64 : PseudoInst<(outs),
2953     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2954      IIC_Br,
2955     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2956
2957 def BCCZi64 : PseudoInst<(outs),
2958      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
2959     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2960 } // usesCustomInserter
2961
2962
2963 // Conditional moves
2964 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2965 // a two-value operand where a dag node expects two operands. :(
2966 // FIXME: These should all be pseudo-instructions that get expanded to
2967 //        the normal MOV instructions. That would fix the dependency on
2968 //        special casing them in tblgen.
2969 let neverHasSideEffects = 1 in {
2970 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2971                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2972       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2973                 RegConstraint<"$false = $Rd">, UnaryDP {
2974   bits<4> Rd;
2975   bits<4> Rm;
2976   let Inst{25} = 0;
2977   let Inst{20} = 0;
2978   let Inst{15-12} = Rd;
2979   let Inst{11-4} = 0b00000000;
2980   let Inst{3-0} = Rm;
2981 }
2982
2983 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2984                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2985                 "mov", "\t$Rd, $shift",
2986    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2987                 RegConstraint<"$false = $Rd">, UnaryDP {
2988   bits<4> Rd;
2989   bits<12> shift;
2990   let Inst{25} = 0;
2991   let Inst{20} = 0;
2992   let Inst{19-16} = 0;
2993   let Inst{15-12} = Rd;
2994   let Inst{11-0} = shift;
2995 }
2996
2997 let isMoveImm = 1 in
2998 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, movt_imm:$imm),
2999                  DPFrm, IIC_iMOVi,
3000                  "movw", "\t$Rd, $imm",
3001                  []>,
3002                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3003                  UnaryDP {
3004   bits<4> Rd;
3005   bits<16> imm;
3006   let Inst{25} = 1;
3007   let Inst{20} = 0;
3008   let Inst{19-16} = imm{15-12};
3009   let Inst{15-12} = Rd;
3010   let Inst{11-0}  = imm{11-0};
3011 }
3012
3013 let isMoveImm = 1 in
3014 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3015                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3016                 "mov", "\t$Rd, $imm",
3017    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3018                 RegConstraint<"$false = $Rd">, UnaryDP {
3019   bits<4> Rd;
3020   bits<12> imm;
3021   let Inst{25} = 1;
3022   let Inst{20} = 0;
3023   let Inst{19-16} = 0b0000;
3024   let Inst{15-12} = Rd;
3025   let Inst{11-0} = imm;
3026 }
3027
3028 // Two instruction predicate mov immediate.
3029 let isMoveImm = 1 in
3030 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3031                              (ins GPR:$false, i32imm:$src, pred:$p),
3032                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3033
3034 let isMoveImm = 1 in
3035 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3036                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3037                 "mvn", "\t$Rd, $imm",
3038  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3039                 RegConstraint<"$false = $Rd">, UnaryDP {
3040   bits<4> Rd;
3041   bits<12> imm;
3042   let Inst{25} = 1;
3043   let Inst{20} = 0;
3044   let Inst{19-16} = 0b0000;
3045   let Inst{15-12} = Rd;
3046   let Inst{11-0} = imm;
3047 }
3048 } // neverHasSideEffects
3049
3050 //===----------------------------------------------------------------------===//
3051 // Atomic operations intrinsics
3052 //
3053
3054 def memb_opt : Operand<i32> {
3055   let PrintMethod = "printMemBOption";
3056 }
3057
3058 // memory barriers protect the atomic sequences
3059 let hasSideEffects = 1 in {
3060 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3061                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3062                 Requires<[IsARM, HasDB]> {
3063   bits<4> opt;
3064   let Inst{31-4} = 0xf57ff05;
3065   let Inst{3-0} = opt;
3066 }
3067
3068 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3069                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3070                        [(ARMMemBarrierMCR GPR:$zero)]>,
3071                        Requires<[IsARM, HasV6]> {
3072   // FIXME: add encoding
3073 }
3074 }
3075
3076 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3077                 "dsb", "\t$opt",
3078                 [/* For disassembly only; pattern left blank */]>,
3079                 Requires<[IsARM, HasDB]> {
3080   bits<4> opt;
3081   let Inst{31-4} = 0xf57ff04;
3082   let Inst{3-0} = opt;
3083 }
3084
3085 // ISB has only full system option -- for disassembly only
3086 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3087                 Requires<[IsARM, HasDB]> {
3088   let Inst{31-4} = 0xf57ff06;
3089   let Inst{3-0} = 0b1111;
3090 }
3091
3092 let usesCustomInserter = 1 in {
3093   let Uses = [CPSR] in {
3094     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3095       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3096       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3097     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3098       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3099       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3100     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3101       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3102       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3103     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3104       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3105       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3106     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3107       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3108       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3109     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3110       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3111       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3112     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3113       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3114       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3115     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3116       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3117       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3118     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3119       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3120       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3121     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3122       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3123       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3124     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3125       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3126       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3127     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3128       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3129       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3130     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3131       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3132       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3133     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3134       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3135       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3136     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3137       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3138       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3139     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3140       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3141       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3142     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3143       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3144       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3145     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3146       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3147       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3148
3149     def ATOMIC_SWAP_I8 : PseudoInst<
3150       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3151       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3152     def ATOMIC_SWAP_I16 : PseudoInst<
3153       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3154       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3155     def ATOMIC_SWAP_I32 : PseudoInst<
3156       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3157       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3158
3159     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3160       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3161       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3162     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3163       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3164       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3165     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3166       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3167       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3168 }
3169 }
3170
3171 let mayLoad = 1 in {
3172 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3173                     "ldrexb", "\t$Rt, [$Rn]",
3174                     []>;
3175 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3176                     "ldrexh", "\t$Rt, [$Rn]",
3177                     []>;
3178 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3179                     "ldrex", "\t$Rt, [$Rn]",
3180                     []>;
3181 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3182                     NoItinerary,
3183                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3184                     []>;
3185 }
3186
3187 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3188 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3189                     NoItinerary,
3190                     "strexb", "\t$Rd, $src, [$Rn]",
3191                     []>;
3192 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3193                     NoItinerary,
3194                     "strexh", "\t$Rd, $Rt, [$Rn]",
3195                     []>;
3196 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3197                     NoItinerary,
3198                     "strex", "\t$Rd, $Rt, [$Rn]",
3199                     []>;
3200 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3201                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3202                     NoItinerary,
3203                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3204                     []>;
3205 }
3206
3207 // Clear-Exclusive is for disassembly only.
3208 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3209                 [/* For disassembly only; pattern left blank */]>,
3210             Requires<[IsARM, HasV7]>  {
3211   let Inst{31-0} = 0b11110101011111111111000000011111;
3212 }
3213
3214 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3215 let mayLoad = 1 in {
3216 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3217              [/* For disassembly only; pattern left blank */]>;
3218 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3219              [/* For disassembly only; pattern left blank */]>;
3220 }
3221
3222 //===----------------------------------------------------------------------===//
3223 // TLS Instructions
3224 //
3225
3226 // __aeabi_read_tp preserves the registers r1-r3.
3227 // FIXME: This needs to be a pseudo of some sort so that we can get the
3228 // encoding right, complete with fixup for the aeabi_read_tp function.
3229 let isCall = 1,
3230   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3231   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3232                "bl\t__aeabi_read_tp",
3233                [(set R0, ARMthread_pointer)]>;
3234 }
3235
3236 //===----------------------------------------------------------------------===//
3237 // SJLJ Exception handling intrinsics
3238 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3239 //   address and save #0 in R0 for the non-longjmp case.
3240 //   Since by its nature we may be coming from some other function to get
3241 //   here, and we're using the stack frame for the containing function to
3242 //   save/restore registers, we can't keep anything live in regs across
3243 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3244 //   when we get here from a longjmp(). We force everthing out of registers
3245 //   except for our own input by listing the relevant registers in Defs. By
3246 //   doing so, we also cause the prologue/epilogue code to actively preserve
3247 //   all of the callee-saved resgisters, which is exactly what we want.
3248 //   A constant value is passed in $val, and we use the location as a scratch.
3249 //
3250 // These are pseudo-instructions and are lowered to individual MC-insts, so
3251 // no encoding information is necessary.
3252 let Defs =
3253   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3254     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3255     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3256     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3257   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3258                                NoItinerary,
3259                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3260                            Requires<[IsARM, HasVFP2]>;
3261 }
3262
3263 let Defs =
3264   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3265   hasSideEffects = 1, isBarrier = 1 in {
3266   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3267                                    NoItinerary,
3268                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3269                                 Requires<[IsARM, NoVFP]>;
3270 }
3271
3272 // FIXME: Non-Darwin version(s)
3273 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3274     Defs = [ R7, LR, SP ] in {
3275 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3276                              NoItinerary,
3277                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3278                                 Requires<[IsARM, IsDarwin]>;
3279 }
3280
3281 // eh.sjlj.dispatchsetup pseudo-instruction.
3282 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3283 // handled when the pseudo is expanded (which happens before any passes
3284 // that need the instruction size).
3285 let isBarrier = 1, hasSideEffects = 1 in
3286 def Int_eh_sjlj_dispatchsetup :
3287  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3288             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3289               Requires<[IsDarwin]>;
3290
3291 //===----------------------------------------------------------------------===//
3292 // Non-Instruction Patterns
3293 //
3294
3295 // Large immediate handling.
3296
3297 // 32-bit immediate using two piece so_imms or movw + movt.
3298 // This is a single pseudo instruction, the benefit is that it can be remat'd
3299 // as a single unit instead of having to handle reg inputs.
3300 // FIXME: Remove this when we can do generalized remat.
3301 let isReMaterializable = 1, isMoveImm = 1 in
3302 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3303                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3304                            Requires<[IsARM]>;
3305
3306 // ConstantPool, GlobalAddress, and JumpTable
3307 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3308             Requires<[IsARM, DontUseMovt]>;
3309 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3310 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3311             Requires<[IsARM, UseMovt]>;
3312 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3313              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3314
3315 // TODO: add,sub,and, 3-instr forms?
3316
3317 // Tail calls
3318 def : ARMPat<(ARMtcret tcGPR:$dst),
3319           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3320
3321 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3322           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3323
3324 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3325           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3326
3327 def : ARMPat<(ARMtcret tcGPR:$dst),
3328           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3329
3330 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3331           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3332
3333 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3334           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3335
3336 // Direct calls
3337 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3338       Requires<[IsARM, IsNotDarwin]>;
3339 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3340       Requires<[IsARM, IsDarwin]>;
3341
3342 // zextload i1 -> zextload i8
3343 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3344 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3345
3346 // extload -> zextload
3347 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3348 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3349 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3350 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3351
3352 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3353
3354 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3355 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3356
3357 // smul* and smla*
3358 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3359                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3360                  (SMULBB GPR:$a, GPR:$b)>;
3361 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3362                  (SMULBB GPR:$a, GPR:$b)>;
3363 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3364                       (sra GPR:$b, (i32 16))),
3365                  (SMULBT GPR:$a, GPR:$b)>;
3366 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3367                  (SMULBT GPR:$a, GPR:$b)>;
3368 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3369                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3370                  (SMULTB GPR:$a, GPR:$b)>;
3371 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3372                 (SMULTB GPR:$a, GPR:$b)>;
3373 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3374                       (i32 16)),
3375                  (SMULWB GPR:$a, GPR:$b)>;
3376 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3377                  (SMULWB GPR:$a, GPR:$b)>;
3378
3379 def : ARMV5TEPat<(add GPR:$acc,
3380                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3381                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3382                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3383 def : ARMV5TEPat<(add GPR:$acc,
3384                       (mul sext_16_node:$a, sext_16_node:$b)),
3385                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3386 def : ARMV5TEPat<(add GPR:$acc,
3387                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3388                            (sra GPR:$b, (i32 16)))),
3389                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3390 def : ARMV5TEPat<(add GPR:$acc,
3391                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3392                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3393 def : ARMV5TEPat<(add GPR:$acc,
3394                       (mul (sra GPR:$a, (i32 16)),
3395                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3396                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3397 def : ARMV5TEPat<(add GPR:$acc,
3398                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3399                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3400 def : ARMV5TEPat<(add GPR:$acc,
3401                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3402                            (i32 16))),
3403                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3404 def : ARMV5TEPat<(add GPR:$acc,
3405                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3406                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3407
3408 //===----------------------------------------------------------------------===//
3409 // Thumb Support
3410 //
3411
3412 include "ARMInstrThumb.td"
3413
3414 //===----------------------------------------------------------------------===//
3415 // Thumb2 Support
3416 //
3417
3418 include "ARMInstrThumb2.td"
3419
3420 //===----------------------------------------------------------------------===//
3421 // Floating Point Support
3422 //
3423
3424 include "ARMInstrVFP.td"
3425
3426 //===----------------------------------------------------------------------===//
3427 // Advanced SIMD (NEON) Support
3428 //
3429
3430 include "ARMInstrNEON.td"
3431
3432 //===----------------------------------------------------------------------===//
3433 // Coprocessor Instructions.  For disassembly only.
3434 //
3435
3436 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3437             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3438             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3439               [/* For disassembly only; pattern left blank */]> {
3440   let Inst{4} = 0;
3441 }
3442
3443 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3444                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3445                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3446                [/* For disassembly only; pattern left blank */]> {
3447   let Inst{31-28} = 0b1111;
3448   let Inst{4} = 0;
3449 }
3450
3451 class ACI<dag oops, dag iops, string opc, string asm>
3452   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3453       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3454   let Inst{27-25} = 0b110;
3455 }
3456
3457 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3458
3459   def _OFFSET : ACI<(outs),
3460       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3461       opc, "\tp$cop, cr$CRd, $addr"> {
3462     let Inst{31-28} = op31_28;
3463     let Inst{24} = 1; // P = 1
3464     let Inst{21} = 0; // W = 0
3465     let Inst{22} = 0; // D = 0
3466     let Inst{20} = load;
3467   }
3468
3469   def _PRE : ACI<(outs),
3470       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3471       opc, "\tp$cop, cr$CRd, $addr!"> {
3472     let Inst{31-28} = op31_28;
3473     let Inst{24} = 1; // P = 1
3474     let Inst{21} = 1; // W = 1
3475     let Inst{22} = 0; // D = 0
3476     let Inst{20} = load;
3477   }
3478
3479   def _POST : ACI<(outs),
3480       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3481       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3482     let Inst{31-28} = op31_28;
3483     let Inst{24} = 0; // P = 0
3484     let Inst{21} = 1; // W = 1
3485     let Inst{22} = 0; // D = 0
3486     let Inst{20} = load;
3487   }
3488
3489   def _OPTION : ACI<(outs),
3490       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3491       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3492     let Inst{31-28} = op31_28;
3493     let Inst{24} = 0; // P = 0
3494     let Inst{23} = 1; // U = 1
3495     let Inst{21} = 0; // W = 0
3496     let Inst{22} = 0; // D = 0
3497     let Inst{20} = load;
3498   }
3499
3500   def L_OFFSET : ACI<(outs),
3501       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3502       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3503     let Inst{31-28} = op31_28;
3504     let Inst{24} = 1; // P = 1
3505     let Inst{21} = 0; // W = 0
3506     let Inst{22} = 1; // D = 1
3507     let Inst{20} = load;
3508   }
3509
3510   def L_PRE : ACI<(outs),
3511       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3512       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3513     let Inst{31-28} = op31_28;
3514     let Inst{24} = 1; // P = 1
3515     let Inst{21} = 1; // W = 1
3516     let Inst{22} = 1; // D = 1
3517     let Inst{20} = load;
3518   }
3519
3520   def L_POST : ACI<(outs),
3521       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3522       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3523     let Inst{31-28} = op31_28;
3524     let Inst{24} = 0; // P = 0
3525     let Inst{21} = 1; // W = 1
3526     let Inst{22} = 1; // D = 1
3527     let Inst{20} = load;
3528   }
3529
3530   def L_OPTION : ACI<(outs),
3531       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3532       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3533     let Inst{31-28} = op31_28;
3534     let Inst{24} = 0; // P = 0
3535     let Inst{23} = 1; // U = 1
3536     let Inst{21} = 0; // W = 0
3537     let Inst{22} = 1; // D = 1
3538     let Inst{20} = load;
3539   }
3540 }
3541
3542 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3543 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3544 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3545 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3546
3547 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3548               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3549               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3550               [/* For disassembly only; pattern left blank */]> {
3551   let Inst{20} = 0;
3552   let Inst{4} = 1;
3553 }
3554
3555 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3556                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3557                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3558                 [/* For disassembly only; pattern left blank */]> {
3559   let Inst{31-28} = 0b1111;
3560   let Inst{20} = 0;
3561   let Inst{4} = 1;
3562 }
3563
3564 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3565               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3566               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3567               [/* For disassembly only; pattern left blank */]> {
3568   let Inst{20} = 1;
3569   let Inst{4} = 1;
3570 }
3571
3572 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3573                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3574                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3575                 [/* For disassembly only; pattern left blank */]> {
3576   let Inst{31-28} = 0b1111;
3577   let Inst{20} = 1;
3578   let Inst{4} = 1;
3579 }
3580
3581 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3582                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3583                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3584                [/* For disassembly only; pattern left blank */]> {
3585   let Inst{23-20} = 0b0100;
3586 }
3587
3588 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3589                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3590                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3591                  [/* For disassembly only; pattern left blank */]> {
3592   let Inst{31-28} = 0b1111;
3593   let Inst{23-20} = 0b0100;
3594 }
3595
3596 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3597                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3598                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3599                [/* For disassembly only; pattern left blank */]> {
3600   let Inst{23-20} = 0b0101;
3601 }
3602
3603 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3604                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3605                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3606                  [/* For disassembly only; pattern left blank */]> {
3607   let Inst{31-28} = 0b1111;
3608   let Inst{23-20} = 0b0101;
3609 }
3610
3611 //===----------------------------------------------------------------------===//
3612 // Move between special register and ARM core register -- for disassembly only
3613 //
3614
3615 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3616               [/* For disassembly only; pattern left blank */]> {
3617   let Inst{23-20} = 0b0000;
3618   let Inst{7-4} = 0b0000;
3619 }
3620
3621 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3622               [/* For disassembly only; pattern left blank */]> {
3623   let Inst{23-20} = 0b0100;
3624   let Inst{7-4} = 0b0000;
3625 }
3626
3627 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3628               "msr", "\tcpsr$mask, $src",
3629               [/* For disassembly only; pattern left blank */]> {
3630   let Inst{23-20} = 0b0010;
3631   let Inst{7-4} = 0b0000;
3632 }
3633
3634 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3635               "msr", "\tcpsr$mask, $a",
3636               [/* For disassembly only; pattern left blank */]> {
3637   let Inst{23-20} = 0b0010;
3638   let Inst{7-4} = 0b0000;
3639 }
3640
3641 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3642               "msr", "\tspsr$mask, $src",
3643               [/* For disassembly only; pattern left blank */]> {
3644   let Inst{23-20} = 0b0110;
3645   let Inst{7-4} = 0b0000;
3646 }
3647
3648 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3649               "msr", "\tspsr$mask, $a",
3650               [/* For disassembly only; pattern left blank */]> {
3651   let Inst{23-20} = 0b0110;
3652   let Inst{7-4} = 0b0000;
3653 }