lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,31].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,31].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 517 // a relocatable expression.
 518 //
 519 // FIXME: This really needs a Thumb version separate from the ARM version.
 520 // While the range is the same, and can thus use the same match class,
 521 // the encoding is different so it should have a different encoder method.
 522 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 523 def imm0_65535_expr : Operand<i32> {
 524   let EncoderMethod = "getHiLo16ImmOpValue";
 525   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 526 }
 527
 528 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 529 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 530 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 531   return Imm >= 0 && Imm <= 0xffffff;
 532 }]> {
 533   let ParserMatchClass = Imm24bitAsmOperand;
 534 }
 535
 536
 537 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 538 /// e.g., 0xf000ffff
 539 def bf_inv_mask_imm : Operand<i32>,
 540                       PatLeaf<(imm), [{
 541   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 542 }] > {
 543   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 544   let PrintMethod = "printBitfieldInvMaskImmOperand";
 545 }
 546
 547 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 548 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 549   return isInt<5>(Imm);
 550 }]>;
 551
 552 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 553 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 554   return Imm > 0 &&  Imm <= 32;
 555 }] > {
 556   let EncoderMethod = "getMsbOpValue";
 557 }
 558
 559 def imm1_32_XFORM: SDNodeXForm<imm, [{
 560   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 561 }]>;
 562 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 563 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 564     imm1_32_XFORM> {
 565   let PrintMethod = "printImmPlusOneOperand";
 566   let ParserMatchClass = Imm1_32AsmOperand;
 567 }
 568
 569 def imm1_16_XFORM: SDNodeXForm<imm, [{
 570   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 571 }]>;
 572 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 573 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 574     imm1_16_XFORM> {
 575   let PrintMethod = "printImmPlusOneOperand";
 576   let ParserMatchClass = Imm1_16AsmOperand;
 577 }
 578
 579 // Define ARM specific addressing modes.
 580 // addrmode_imm12 := reg +/- imm12
 581 //
 582 def addrmode_imm12 : Operand<i32>,
 583                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 584   // 12-bit immediate operand. Note that instructions using this encode
 585   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 586   // immediate values are as normal.
 587
 588   let EncoderMethod = "getAddrModeImm12OpValue";
 589   let PrintMethod = "printAddrModeImm12Operand";
 590   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 591 }
 592 // ldst_so_reg := reg +/- reg shop imm
 593 //
 594 def ldst_so_reg : Operand<i32>,
 595                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 596   let EncoderMethod = "getLdStSORegOpValue";
 597   // FIXME: Simplify the printer
 598   let PrintMethod = "printAddrMode2Operand";
 599   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 600 }
 601
 602 // addrmode2 := reg +/- imm12
 603 //           := reg +/- reg shop imm
 604 //
 605 def MemMode2AsmOperand : AsmOperandClass {
 606   let Name = "MemMode2";
 607   let ParserMethod = "parseMemMode2Operand";
 608 }
 609 def addrmode2 : Operand<i32>,
 610                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 611   let EncoderMethod = "getAddrMode2OpValue";
 612   let PrintMethod = "printAddrMode2Operand";
 613   let ParserMatchClass = MemMode2AsmOperand;
 614   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 615 }
 616
 617 def am2offset_reg : Operand<i32>,
 618                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 619                 [], [SDNPWantRoot]> {
 620   let EncoderMethod = "getAddrMode2OffsetOpValue";
 621   let PrintMethod = "printAddrMode2OffsetOperand";
 622   let MIOperandInfo = (ops GPR, i32imm);
 623 }
 624
 625 def am2offset_imm : Operand<i32>,
 626                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 627                 [], [SDNPWantRoot]> {
 628   let EncoderMethod = "getAddrMode2OffsetOpValue";
 629   let PrintMethod = "printAddrMode2OffsetOperand";
 630   let MIOperandInfo = (ops GPR, i32imm);
 631 }
 632
 633
 634 // addrmode3 := reg +/- reg
 635 // addrmode3 := reg +/- imm8
 636 //
 637 def MemMode3AsmOperand : AsmOperandClass {
 638   let Name = "MemMode3";
 639   let ParserMethod = "parseMemMode3Operand";
 640 }
 641 def addrmode3 : Operand<i32>,
 642                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 643   let EncoderMethod = "getAddrMode3OpValue";
 644   let PrintMethod = "printAddrMode3Operand";
 645   let ParserMatchClass = MemMode3AsmOperand;
 646   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 647 }
 648
 649 def am3offset : Operand<i32>,
 650                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 651                                [], [SDNPWantRoot]> {
 652   let EncoderMethod = "getAddrMode3OffsetOpValue";
 653   let PrintMethod = "printAddrMode3OffsetOperand";
 654   let MIOperandInfo = (ops GPR, i32imm);
 655 }
 656
 657 // ldstm_mode := {ia, ib, da, db}
 658 //
 659 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 660   let EncoderMethod = "getLdStmModeOpValue";
 661   let PrintMethod = "printLdStmModeOperand";
 662 }
 663
 664 // addrmode5 := reg +/- imm8*4
 665 //
 666 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 667 def addrmode5 : Operand<i32>,
 668                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 669   let PrintMethod = "printAddrMode5Operand";
 670   let MIOperandInfo = (ops GPR:$base, i32imm);
 671   let ParserMatchClass = MemMode5AsmOperand;
 672   let EncoderMethod = "getAddrMode5OpValue";
 673 }
 674
 675 // addrmode6 := reg with optional alignment
 676 //
 677 def addrmode6 : Operand<i32>,
 678                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 679   let PrintMethod = "printAddrMode6Operand";
 680   let MIOperandInfo = (ops GPR:$addr, i32imm);
 681   let EncoderMethod = "getAddrMode6AddressOpValue";
 682 }
 683
 684 def am6offset : Operand<i32>,
 685                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 686                                [], [SDNPWantRoot]> {
 687   let PrintMethod = "printAddrMode6OffsetOperand";
 688   let MIOperandInfo = (ops GPR);
 689   let EncoderMethod = "getAddrMode6OffsetOpValue";
 690 }
 691
 692 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 693 // (single element from one lane) for size 32.
 694 def addrmode6oneL32 : Operand<i32>,
 695                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 696   let PrintMethod = "printAddrMode6Operand";
 697   let MIOperandInfo = (ops GPR:$addr, i32imm);
 698   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 699 }
 700
 701 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 702 // instructions, specifically VLD4-dup.
 703 def addrmode6dup : Operand<i32>,
 704                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 705   let PrintMethod = "printAddrMode6Operand";
 706   let MIOperandInfo = (ops GPR:$addr, i32imm);
 707   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 708 }
 709
 710 // addrmodepc := pc + reg
 711 //
 712 def addrmodepc : Operand<i32>,
 713                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 714   let PrintMethod = "printAddrModePCOperand";
 715   let MIOperandInfo = (ops GPR, i32imm);
 716 }
 717
 718 // addrmode7 := reg
 719 // Used by load/store exclusive instructions. Useful to enable right assembly
 720 // parsing and printing. Not used for any codegen matching.
 721 //
 722 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 723 def addrmode7 : Operand<i32> {
 724   let PrintMethod = "printAddrMode7Operand";
 725   let MIOperandInfo = (ops GPR);
 726   let ParserMatchClass = MemMode7AsmOperand;
 727 }
 728
 729 def nohash_imm : Operand<i32> {
 730   let PrintMethod = "printNoHashImmediate";
 731 }
 732
 733 def CoprocNumAsmOperand : AsmOperandClass {
 734   let Name = "CoprocNum";
 735   let ParserMethod = "parseCoprocNumOperand";
 736 }
 737 def p_imm : Operand<i32> {
 738   let PrintMethod = "printPImmediate";
 739   let ParserMatchClass = CoprocNumAsmOperand;
 740 }
 741
 742 def CoprocRegAsmOperand : AsmOperandClass {
 743   let Name = "CoprocReg";
 744   let ParserMethod = "parseCoprocRegOperand";
 745 }
 746 def c_imm : Operand<i32> {
 747   let PrintMethod = "printCImmediate";
 748   let ParserMatchClass = CoprocRegAsmOperand;
 749 }
 750
 751 //===----------------------------------------------------------------------===//
 752
 753 include "ARMInstrFormats.td"
 754
 755 //===----------------------------------------------------------------------===//
 756 // Multiclass helpers...
 757 //
 758
 759 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 760 /// binop that produces a value.
 761 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 762                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 763                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 764   // The register-immediate version is re-materializable. This is useful
 765   // in particular for taking the address of a local.
 766   let isReMaterializable = 1 in {
 767   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 768                iii, opc, "\t$Rd, $Rn, $imm",
 769                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 770     bits<4> Rd;
 771     bits<4> Rn;
 772     bits<12> imm;
 773     let Inst{25} = 1;
 774     let Inst{19-16} = Rn;
 775     let Inst{15-12} = Rd;
 776     let Inst{11-0} = imm;
 777   }
 778   }
 779   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 780                iir, opc, "\t$Rd, $Rn, $Rm",
 781                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 782     bits<4> Rd;
 783     bits<4> Rn;
 784     bits<4> Rm;
 785     let Inst{25} = 0;
 786     let isCommutable = Commutable;
 787     let Inst{19-16} = Rn;
 788     let Inst{15-12} = Rd;
 789     let Inst{11-4} = 0b00000000;
 790     let Inst{3-0} = Rm;
 791   }
 792
 793   def rsi : AsI1<opcod, (outs GPR:$Rd),
 794                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 795                iis, opc, "\t$Rd, $Rn, $shift",
 796                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 797     bits<4> Rd;
 798     bits<4> Rn;
 799     bits<12> shift;
 800     let Inst{25} = 0;
 801     let Inst{19-16} = Rn;
 802     let Inst{15-12} = Rd;
 803     let Inst{11-5} = shift{11-5};
 804     let Inst{4} = 0;
 805     let Inst{3-0} = shift{3-0};
 806   }
 807
 808   def rsr : AsI1<opcod, (outs GPR:$Rd),
 809                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 810                iis, opc, "\t$Rd, $Rn, $shift",
 811                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 812     bits<4> Rd;
 813     bits<4> Rn;
 814     bits<12> shift;
 815     let Inst{25} = 0;
 816     let Inst{19-16} = Rn;
 817     let Inst{15-12} = Rd;
 818     let Inst{11-8} = shift{11-8};
 819     let Inst{7} = 0;
 820     let Inst{6-5} = shift{6-5};
 821     let Inst{4} = 1;
 822     let Inst{3-0} = shift{3-0};
 823   }
 824
 825   // Assembly aliases for optional destination operand when it's the same
 826   // as the source operand.
 827   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 828      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 829                                                     so_imm:$imm, pred:$p,
 830                                                     cc_out:$s)>,
 831      Requires<[IsARM]>;
 832   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 833      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 834                                                     GPR:$Rm, pred:$p,
 835                                                     cc_out:$s)>,
 836      Requires<[IsARM]>;
 837   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 839                                                     so_reg_imm:$shift, pred:$p,
 840                                                     cc_out:$s)>,
 841      Requires<[IsARM]>;
 842   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 843      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 844                                                     so_reg_reg:$shift, pred:$p,
 845                                                     cc_out:$s)>,
 846      Requires<[IsARM]>;
 847
 848 }
 849
 850 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 851 /// instruction modifies the CPSR register.
 852 let isCodeGenOnly = 1, Defs = [CPSR] in {
 853 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 854                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 855                          PatFrag opnode, bit Commutable = 0> {
 856   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 857                iii, opc, "\t$Rd, $Rn, $imm",
 858                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 859     bits<4> Rd;
 860     bits<4> Rn;
 861     bits<12> imm;
 862     let Inst{25} = 1;
 863     let Inst{20} = 1;
 864     let Inst{19-16} = Rn;
 865     let Inst{15-12} = Rd;
 866     let Inst{11-0} = imm;
 867   }
 868   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 869                iir, opc, "\t$Rd, $Rn, $Rm",
 870                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 871     bits<4> Rd;
 872     bits<4> Rn;
 873     bits<4> Rm;
 874     let isCommutable = Commutable;
 875     let Inst{25} = 0;
 876     let Inst{20} = 1;
 877     let Inst{19-16} = Rn;
 878     let Inst{15-12} = Rd;
 879     let Inst{11-4} = 0b00000000;
 880     let Inst{3-0} = Rm;
 881   }
 882   def rsi : AI1<opcod, (outs GPR:$Rd),
 883                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 884                iis, opc, "\t$Rd, $Rn, $shift",
 885                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 886     bits<4> Rd;
 887     bits<4> Rn;
 888     bits<12> shift;
 889     let Inst{25} = 0;
 890     let Inst{20} = 1;
 891     let Inst{19-16} = Rn;
 892     let Inst{15-12} = Rd;
 893     let Inst{11-5} = shift{11-5};
 894     let Inst{4} = 0;
 895     let Inst{3-0} = shift{3-0};
 896   }
 897
 898     def rsr : AI1<opcod, (outs GPR:$Rd),
 899                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 900                iis, opc, "\t$Rd, $Rn, $shift",
 901                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 902     bits<4> Rd;
 903     bits<4> Rn;
 904     bits<12> shift;
 905     let Inst{25} = 0;
 906     let Inst{20} = 1;
 907     let Inst{19-16} = Rn;
 908     let Inst{15-12} = Rd;
 909     let Inst{11-8} = shift{11-8};
 910     let Inst{7} = 0;
 911     let Inst{6-5} = shift{6-5};
 912     let Inst{4} = 1;
 913     let Inst{3-0} = shift{3-0};
 914   }
 915 }
 916 }
 917
 918 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 919 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 920 /// a explicit result, only implicitly set CPSR.
 921 let isCompare = 1, Defs = [CPSR] in {
 922 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 923                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 924                        PatFrag opnode, bit Commutable = 0> {
 925   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 926                opc, "\t$Rn, $imm",
 927                [(opnode GPR:$Rn, so_imm:$imm)]> {
 928     bits<4> Rn;
 929     bits<12> imm;
 930     let Inst{25} = 1;
 931     let Inst{20} = 1;
 932     let Inst{19-16} = Rn;
 933     let Inst{15-12} = 0b0000;
 934     let Inst{11-0} = imm;
 935   }
 936   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 937                opc, "\t$Rn, $Rm",
 938                [(opnode GPR:$Rn, GPR:$Rm)]> {
 939     bits<4> Rn;
 940     bits<4> Rm;
 941     let isCommutable = Commutable;
 942     let Inst{25} = 0;
 943     let Inst{20} = 1;
 944     let Inst{19-16} = Rn;
 945     let Inst{15-12} = 0b0000;
 946     let Inst{11-4} = 0b00000000;
 947     let Inst{3-0} = Rm;
 948   }
 949   def rsi : AI1<opcod, (outs),
 950                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 951                opc, "\t$Rn, $shift",
 952                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 953     bits<4> Rn;
 954     bits<12> shift;
 955     let Inst{25} = 0;
 956     let Inst{20} = 1;
 957     let Inst{19-16} = Rn;
 958     let Inst{15-12} = 0b0000;
 959     let Inst{11-5} = shift{11-5};
 960     let Inst{4} = 0;
 961     let Inst{3-0} = shift{3-0};
 962   }
 963   def rsr : AI1<opcod, (outs),
 964                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 965                opc, "\t$Rn, $shift",
 966                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 967     bits<4> Rn;
 968     bits<12> shift;
 969     let Inst{25} = 0;
 970     let Inst{20} = 1;
 971     let Inst{19-16} = Rn;
 972     let Inst{15-12} = 0b0000;
 973     let Inst{11-8} = shift{11-8};
 974     let Inst{7} = 0;
 975     let Inst{6-5} = shift{6-5};
 976     let Inst{4} = 1;
 977     let Inst{3-0} = shift{3-0};
 978   }
 979
 980 }
 981 }
 982
 983 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 984 /// register and one whose operand is a register rotated by 8/16/24.
 985 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 986 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
 987   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 988           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
 989           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 990        Requires<[IsARM, HasV6]> {
 991   bits<4> Rd;
 992   bits<4> Rm;
 993   bits<2> rot;
 994   let Inst{19-16} = 0b1111;
 995   let Inst{15-12} = Rd;
 996   let Inst{11-10} = rot;
 997   let Inst{3-0}   = Rm;
 998 }
 999
1000 class AI_ext_rrot_np<bits<8> opcod, string opc>
1001   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1002           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1003        Requires<[IsARM, HasV6]> {
1004   bits<2> rot;
1005   let Inst{19-16} = 0b1111;
1006   let Inst{11-10} = rot;
1007 }
1008
1009 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1010 /// register and one whose operand is a register rotated by 8/16/24.
1011 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1012   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1013           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1014           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1015         Requires<[IsARM, HasV6]> {
1016   bits<4> Rd;
1017   bits<4> Rm;
1018   bits<4> Rn;
1019   bits<2> rot;
1020   let Inst{19-16} = Rn;
1021   let Inst{15-12} = Rd;
1022   let Inst{11-10} = rot;
1023   let Inst{9-4}   = 0b000111;
1024   let Inst{3-0}   = Rm;
1025 }
1026
1027 class AI_exta_rrot_np<bits<8> opcod, string opc>
1028   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1029           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1030        Requires<[IsARM, HasV6]> {
1031   bits<4> Rn;
1032   bits<2> rot;
1033   let Inst{19-16} = Rn;
1034   let Inst{11-10} = rot;
1035 }
1036
1037 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1038 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1039                              string baseOpc, bit Commutable = 0> {
1040   let Uses = [CPSR] in {
1041   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1042                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1043                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1044                Requires<[IsARM]> {
1045     bits<4> Rd;
1046     bits<4> Rn;
1047     bits<12> imm;
1048     let Inst{25} = 1;
1049     let Inst{15-12} = Rd;
1050     let Inst{19-16} = Rn;
1051     let Inst{11-0} = imm;
1052   }
1053   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1054                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1055                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1056                Requires<[IsARM]> {
1057     bits<4> Rd;
1058     bits<4> Rn;
1059     bits<4> Rm;
1060     let Inst{11-4} = 0b00000000;
1061     let Inst{25} = 0;
1062     let isCommutable = Commutable;
1063     let Inst{3-0} = Rm;
1064     let Inst{15-12} = Rd;
1065     let Inst{19-16} = Rn;
1066   }
1067   def rsi : AsI1<opcod, (outs GPR:$Rd),
1068                 (ins GPR:$Rn, so_reg_imm:$shift),
1069                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1070                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1071                Requires<[IsARM]> {
1072     bits<4> Rd;
1073     bits<4> Rn;
1074     bits<12> shift;
1075     let Inst{25} = 0;
1076     let Inst{19-16} = Rn;
1077     let Inst{15-12} = Rd;
1078     let Inst{11-5} = shift{11-5};
1079     let Inst{4} = 0;
1080     let Inst{3-0} = shift{3-0};
1081   }
1082   def rsr : AsI1<opcod, (outs GPR:$Rd),
1083                 (ins GPR:$Rn, so_reg_reg:$shift),
1084                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1085                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1086                Requires<[IsARM]> {
1087     bits<4> Rd;
1088     bits<4> Rn;
1089     bits<12> shift;
1090     let Inst{25} = 0;
1091     let Inst{19-16} = Rn;
1092     let Inst{15-12} = Rd;
1093     let Inst{11-8} = shift{11-8};
1094     let Inst{7} = 0;
1095     let Inst{6-5} = shift{6-5};
1096     let Inst{4} = 1;
1097     let Inst{3-0} = shift{3-0};
1098   }
1099   }
1100   // Assembly aliases for optional destination operand when it's the same
1101   // as the source operand.
1102   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1103      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1104                                                     so_imm:$imm, pred:$p,
1105                                                     cc_out:$s)>,
1106      Requires<[IsARM]>;
1107   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1108      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1109                                                     GPR:$Rm, pred:$p,
1110                                                     cc_out:$s)>,
1111      Requires<[IsARM]>;
1112   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1113      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1114                                                     so_reg_imm:$shift, pred:$p,
1115                                                     cc_out:$s)>,
1116      Requires<[IsARM]>;
1117   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1118      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1119                                                     so_reg_reg:$shift, pred:$p,
1120                                                     cc_out:$s)>,
1121      Requires<[IsARM]>;
1122 }
1123
1124 // Carry setting variants
1125 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1126 let usesCustomInserter = 1 in {
1127 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1128   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1129                4, IIC_iALUi,
1130                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1131   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1132                4, IIC_iALUr,
1133                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1134     let isCommutable = Commutable;
1135   }
1136   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1137                4, IIC_iALUsr,
1138                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1139   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1140                4, IIC_iALUsr,
1141                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1142 }
1143 }
1144
1145 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1146 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1147            InstrItinClass iir, PatFrag opnode> {
1148   // Note: We use the complex addrmode_imm12 rather than just an input
1149   // GPR and a constrained immediate so that we can use this to match
1150   // frame index references and avoid matching constant pool references.
1151   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1152                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1153                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1154     bits<4>  Rt;
1155     bits<17> addr;
1156     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1157     let Inst{19-16} = addr{16-13};  // Rn
1158     let Inst{15-12} = Rt;
1159     let Inst{11-0}  = addr{11-0};   // imm12
1160   }
1161   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1162                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1163                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1164     bits<4>  Rt;
1165     bits<17> shift;
1166     let shift{4}    = 0;            // Inst{4} = 0
1167     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1168     let Inst{19-16} = shift{16-13}; // Rn
1169     let Inst{15-12} = Rt;
1170     let Inst{11-0}  = shift{11-0};
1171   }
1172 }
1173 }
1174
1175 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1176            InstrItinClass iir, PatFrag opnode> {
1177   // Note: We use the complex addrmode_imm12 rather than just an input
1178   // GPR and a constrained immediate so that we can use this to match
1179   // frame index references and avoid matching constant pool references.
1180   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1181                    (ins GPR:$Rt, addrmode_imm12:$addr),
1182                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1183                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1184     bits<4> Rt;
1185     bits<17> addr;
1186     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1187     let Inst{19-16} = addr{16-13};  // Rn
1188     let Inst{15-12} = Rt;
1189     let Inst{11-0}  = addr{11-0};   // imm12
1190   }
1191   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1192                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1193                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1194     bits<4> Rt;
1195     bits<17> shift;
1196     let shift{4}    = 0;            // Inst{4} = 0
1197     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1198     let Inst{19-16} = shift{16-13}; // Rn
1199     let Inst{15-12} = Rt;
1200     let Inst{11-0}  = shift{11-0};
1201   }
1202 }
1203 //===----------------------------------------------------------------------===//
1204 // Instructions
1205 //===----------------------------------------------------------------------===//
1206
1207 //===----------------------------------------------------------------------===//
1208 //  Miscellaneous Instructions.
1209 //
1210
1211 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1212 /// the function.  The first operand is the ID# for this instruction, the second
1213 /// is the index into the MachineConstantPool that this is, the third is the
1214 /// size in bytes of this constant pool entry.
1215 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1216 def CONSTPOOL_ENTRY :
1217 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1218                     i32imm:$size), NoItinerary, []>;
1219
1220 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1221 // from removing one half of the matched pairs. That breaks PEI, which assumes
1222 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1223 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1224 def ADJCALLSTACKUP :
1225 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1226            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1227
1228 def ADJCALLSTACKDOWN :
1229 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1230            [(ARMcallseq_start timm:$amt)]>;
1231 }
1232
1233 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1234              [/* For disassembly only; pattern left blank */]>,
1235           Requires<[IsARM, HasV6T2]> {
1236   let Inst{27-16} = 0b001100100000;
1237   let Inst{15-8} = 0b11110000;
1238   let Inst{7-0} = 0b00000000;
1239 }
1240
1241 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1242              [/* For disassembly only; pattern left blank */]>,
1243           Requires<[IsARM, HasV6T2]> {
1244   let Inst{27-16} = 0b001100100000;
1245   let Inst{15-8} = 0b11110000;
1246   let Inst{7-0} = 0b00000001;
1247 }
1248
1249 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1250              [/* For disassembly only; pattern left blank */]>,
1251           Requires<[IsARM, HasV6T2]> {
1252   let Inst{27-16} = 0b001100100000;
1253   let Inst{15-8} = 0b11110000;
1254   let Inst{7-0} = 0b00000010;
1255 }
1256
1257 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1258              [/* For disassembly only; pattern left blank */]>,
1259           Requires<[IsARM, HasV6T2]> {
1260   let Inst{27-16} = 0b001100100000;
1261   let Inst{15-8} = 0b11110000;
1262   let Inst{7-0} = 0b00000011;
1263 }
1264
1265 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1266              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1267   bits<4> Rd;
1268   bits<4> Rn;
1269   bits<4> Rm;
1270   let Inst{3-0} = Rm;
1271   let Inst{15-12} = Rd;
1272   let Inst{19-16} = Rn;
1273   let Inst{27-20} = 0b01101000;
1274   let Inst{7-4} = 0b1011;
1275   let Inst{11-8} = 0b1111;
1276 }
1277
1278 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1279              []>, Requires<[IsARM, HasV6T2]> {
1280   let Inst{27-16} = 0b001100100000;
1281   let Inst{15-8} = 0b11110000;
1282   let Inst{7-0} = 0b00000100;
1283 }
1284
1285 // The i32imm operand $val can be used by a debugger to store more information
1286 // about the breakpoint.
1287 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1288               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1289   bits<16> val;
1290   let Inst{3-0} = val{3-0};
1291   let Inst{19-8} = val{15-4};
1292   let Inst{27-20} = 0b00010010;
1293   let Inst{7-4} = 0b0111;
1294 }
1295
1296 // Change Processor State is a system instruction -- for disassembly and
1297 // parsing only.
1298 // FIXME: Since the asm parser has currently no clean way to handle optional
1299 // operands, create 3 versions of the same instruction. Once there's a clean
1300 // framework to represent optional operands, change this behavior.
1301 class CPS<dag iops, string asm_ops>
1302   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1303         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1304   bits<2> imod;
1305   bits<3> iflags;
1306   bits<5> mode;
1307   bit M;
1308
1309   let Inst{31-28} = 0b1111;
1310   let Inst{27-20} = 0b00010000;
1311   let Inst{19-18} = imod;
1312   let Inst{17}    = M; // Enabled if mode is set;
1313   let Inst{16}    = 0;
1314   let Inst{8-6}   = iflags;
1315   let Inst{5}     = 0;
1316   let Inst{4-0}   = mode;
1317 }
1318
1319 let M = 1 in
1320   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1321                   "$imod\t$iflags, $mode">;
1322 let mode = 0, M = 0 in
1323   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1324
1325 let imod = 0, iflags = 0, M = 1 in
1326   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1327
1328 // Preload signals the memory system of possible future data/instruction access.
1329 // These are for disassembly only.
1330 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1331
1332   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1333                 !strconcat(opc, "\t$addr"),
1334                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1335     bits<4> Rt;
1336     bits<17> addr;
1337     let Inst{31-26} = 0b111101;
1338     let Inst{25} = 0; // 0 for immediate form
1339     let Inst{24} = data;
1340     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1341     let Inst{22} = read;
1342     let Inst{21-20} = 0b01;
1343     let Inst{19-16} = addr{16-13};  // Rn
1344     let Inst{15-12} = 0b1111;
1345     let Inst{11-0}  = addr{11-0};   // imm12
1346   }
1347
1348   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1349                !strconcat(opc, "\t$shift"),
1350                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1351     bits<17> shift;
1352     let Inst{31-26} = 0b111101;
1353     let Inst{25} = 1; // 1 for register form
1354     let Inst{24} = data;
1355     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1356     let Inst{22} = read;
1357     let Inst{21-20} = 0b01;
1358     let Inst{19-16} = shift{16-13}; // Rn
1359     let Inst{15-12} = 0b1111;
1360     let Inst{11-0}  = shift{11-0};
1361   }
1362 }
1363
1364 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1365 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1366 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1367
1368 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1369                  "setend\t$end", []>, Requires<[IsARM]> {
1370   bits<1> end;
1371   let Inst{31-10} = 0b1111000100000001000000;
1372   let Inst{9} = end;
1373   let Inst{8-0} = 0;
1374 }
1375
1376 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1377              []>, Requires<[IsARM, HasV7]> {
1378   bits<4> opt;
1379   let Inst{27-4} = 0b001100100000111100001111;
1380   let Inst{3-0} = opt;
1381 }
1382
1383 // A5.4 Permanently UNDEFINED instructions.
1384 let isBarrier = 1, isTerminator = 1 in
1385 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1386                "trap", [(trap)]>,
1387            Requires<[IsARM]> {
1388   let Inst = 0xe7ffdefe;
1389 }
1390
1391 // Address computation and loads and stores in PIC mode.
1392 let isNotDuplicable = 1 in {
1393 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1394                             4, IIC_iALUr,
1395                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1396
1397 let AddedComplexity = 10 in {
1398 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1399                             4, IIC_iLoad_r,
1400                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1401
1402 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1403                             4, IIC_iLoad_bh_r,
1404                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1405
1406 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1407                             4, IIC_iLoad_bh_r,
1408                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1409
1410 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1411                             4, IIC_iLoad_bh_r,
1412                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1413
1414 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1415                             4, IIC_iLoad_bh_r,
1416                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1417 }
1418 let AddedComplexity = 10 in {
1419 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1420       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1421
1422 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1423       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1424                                                    addrmodepc:$addr)]>;
1425
1426 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1427       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1428 }
1429 } // isNotDuplicable = 1
1430
1431
1432 // LEApcrel - Load a pc-relative address into a register without offending the
1433 // assembler.
1434 let neverHasSideEffects = 1, isReMaterializable = 1 in
1435 // The 'adr' mnemonic encodes differently if the label is before or after
1436 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1437 // know until then which form of the instruction will be used.
1438 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1439                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1440   bits<4> Rd;
1441   bits<12> label;
1442   let Inst{27-25} = 0b001;
1443   let Inst{20} = 0;
1444   let Inst{19-16} = 0b1111;
1445   let Inst{15-12} = Rd;
1446   let Inst{11-0} = label;
1447 }
1448 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1449                     4, IIC_iALUi, []>;
1450
1451 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1452                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1453                       4, IIC_iALUi, []>;
1454
1455 //===----------------------------------------------------------------------===//
1456 //  Control Flow Instructions.
1457 //
1458
1459 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1460   // ARMV4T and above
1461   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1462                   "bx", "\tlr", [(ARMretflag)]>,
1463                Requires<[IsARM, HasV4T]> {
1464     let Inst{27-0}  = 0b0001001011111111111100011110;
1465   }
1466
1467   // ARMV4 only
1468   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1469                   "mov", "\tpc, lr", [(ARMretflag)]>,
1470                Requires<[IsARM, NoV4T]> {
1471     let Inst{27-0} = 0b0001101000001111000000001110;
1472   }
1473 }
1474
1475 // Indirect branches
1476 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1477   // ARMV4T and above
1478   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1479                   [(brind GPR:$dst)]>,
1480               Requires<[IsARM, HasV4T]> {
1481     bits<4> dst;
1482     let Inst{31-4} = 0b1110000100101111111111110001;
1483     let Inst{3-0}  = dst;
1484   }
1485
1486   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1487                   "bx", "\t$dst", [/* pattern left blank */]>,
1488               Requires<[IsARM, HasV4T]> {
1489     bits<4> dst;
1490     let Inst{27-4} = 0b000100101111111111110001;
1491     let Inst{3-0}  = dst;
1492   }
1493 }
1494
1495 // All calls clobber the non-callee saved registers. SP is marked as
1496 // a use to prevent stack-pointer assignments that appear immediately
1497 // before calls from potentially appearing dead.
1498 let isCall = 1,
1499   // On non-Darwin platforms R9 is callee-saved.
1500   // FIXME:  Do we really need a non-predicated version? If so, it should
1501   // at least be a pseudo instruction expanding to the predicated version
1502   // at MC lowering time.
1503   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1504   Uses = [SP] in {
1505   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1506                 IIC_Br, "bl\t$func",
1507                 [(ARMcall tglobaladdr:$func)]>,
1508             Requires<[IsARM, IsNotDarwin]> {
1509     let Inst{31-28} = 0b1110;
1510     bits<24> func;
1511     let Inst{23-0} = func;
1512   }
1513
1514   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1515                    IIC_Br, "bl", "\t$func",
1516                    [(ARMcall_pred tglobaladdr:$func)]>,
1517                 Requires<[IsARM, IsNotDarwin]> {
1518     bits<24> func;
1519     let Inst{23-0} = func;
1520   }
1521
1522   // ARMv5T and above
1523   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1524                 IIC_Br, "blx\t$func",
1525                 [(ARMcall GPR:$func)]>,
1526             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1527     bits<4> func;
1528     let Inst{31-4} = 0b1110000100101111111111110011;
1529     let Inst{3-0}  = func;
1530   }
1531
1532   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1533                     IIC_Br, "blx", "\t$func",
1534                     [(ARMcall_pred GPR:$func)]>,
1535                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1536     bits<4> func;
1537     let Inst{27-4} = 0b000100101111111111110011;
1538     let Inst{3-0}  = func;
1539   }
1540
1541   // ARMv4T
1542   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1543   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1544                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1545                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1546
1547   // ARMv4
1548   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1549                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1550                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1551 }
1552
1553 let isCall = 1,
1554   // On Darwin R9 is call-clobbered.
1555   // R7 is marked as a use to prevent frame-pointer assignments from being
1556   // moved above / below calls.
1557   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1558   Uses = [R7, SP] in {
1559   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1560                 4, IIC_Br,
1561                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1562               Requires<[IsARM, IsDarwin]>;
1563
1564   def BLr9_pred : ARMPseudoExpand<(outs),
1565                    (ins bl_target:$func, pred:$p, variable_ops),
1566                    4, IIC_Br,
1567                    [(ARMcall_pred tglobaladdr:$func)],
1568                    (BL_pred bl_target:$func, pred:$p)>,
1569                   Requires<[IsARM, IsDarwin]>;
1570
1571   // ARMv5T and above
1572   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1573                 4, IIC_Br,
1574                 [(ARMcall GPR:$func)],
1575                 (BLX GPR:$func)>,
1576                Requires<[IsARM, HasV5T, IsDarwin]>;
1577
1578   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1579                 4, IIC_Br,
1580                 [(ARMcall_pred GPR:$func)],
1581                 (BLX_pred GPR:$func, pred:$p)>,
1582                    Requires<[IsARM, HasV5T, IsDarwin]>;
1583
1584   // ARMv4T
1585   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1586   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1587                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1588                   Requires<[IsARM, HasV4T, IsDarwin]>;
1589
1590   // ARMv4
1591   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1592                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1593                   Requires<[IsARM, NoV4T, IsDarwin]>;
1594 }
1595
1596 let isBranch = 1, isTerminator = 1 in {
1597   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1598   // a two-value operand where a dag node expects two operands. :(
1599   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1600                IIC_Br, "b", "\t$target",
1601                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1602     bits<24> target;
1603     let Inst{23-0} = target;
1604   }
1605
1606   let isBarrier = 1 in {
1607     // B is "predicable" since it's just a Bcc with an 'always' condition.
1608     let isPredicable = 1 in
1609     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1610     // should be sufficient.
1611     // FIXME: Is B really a Barrier? That doesn't seem right.
1612     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1613                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1614
1615     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1616     def BR_JTr : ARMPseudoInst<(outs),
1617                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1618                       0, IIC_Br,
1619                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1620     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1621     // into i12 and rs suffixed versions.
1622     def BR_JTm : ARMPseudoInst<(outs),
1623                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1624                      0, IIC_Br,
1625                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1626                        imm:$id)]>;
1627     def BR_JTadd : ARMPseudoInst<(outs),
1628                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1629                    0, IIC_Br,
1630                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1631                      imm:$id)]>;
1632     } // isNotDuplicable = 1, isIndirectBranch = 1
1633   } // isBarrier = 1
1634
1635 }
1636
1637 // BLX (immediate) -- for disassembly only
1638 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1639                "blx\t$target", [/* pattern left blank */]>,
1640            Requires<[IsARM, HasV5T]> {
1641   let Inst{31-25} = 0b1111101;
1642   bits<25> target;
1643   let Inst{23-0} = target{24-1};
1644   let Inst{24} = target{0};
1645 }
1646
1647 // Branch and Exchange Jazelle
1648 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1649               [/* pattern left blank */]> {
1650   bits<4> func;
1651   let Inst{23-20} = 0b0010;
1652   let Inst{19-8} = 0xfff;
1653   let Inst{7-4} = 0b0010;
1654   let Inst{3-0} = func;
1655 }
1656
1657 // Tail calls.
1658
1659 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1660   // Darwin versions.
1661   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1662       Uses = [SP] in {
1663     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1664                        IIC_Br, []>, Requires<[IsDarwin]>;
1665
1666     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1667                        IIC_Br, []>, Requires<[IsDarwin]>;
1668
1669     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1670                    4, IIC_Br, [],
1671                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1672                    Requires<[IsARM, IsDarwin]>;
1673
1674     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1675                    4, IIC_Br, [],
1676                    (BX GPR:$dst)>,
1677                    Requires<[IsARM, IsDarwin]>;
1678
1679   }
1680
1681   // Non-Darwin versions (the difference is R9).
1682   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1683       Uses = [SP] in {
1684     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1685                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1686
1687     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1688                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1689
1690     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1691                    4, IIC_Br, [],
1692                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1693                    Requires<[IsARM, IsNotDarwin]>;
1694
1695     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1696                      4, IIC_Br, [],
1697                      (BX GPR:$dst)>,
1698                      Requires<[IsARM, IsNotDarwin]>;
1699   }
1700 }
1701
1702
1703
1704
1705
1706 // Secure Monitor Call is a system instruction -- for disassembly only
1707 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1708               []> {
1709   bits<4> opt;
1710   let Inst{23-4} = 0b01100000000000000111;
1711   let Inst{3-0} = opt;
1712 }
1713
1714 // Supervisor Call (Software Interrupt)
1715 let isCall = 1, Uses = [SP] in {
1716 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1717   bits<24> svc;
1718   let Inst{23-0} = svc;
1719 }
1720 }
1721
1722 // Store Return State is a system instruction -- for disassembly only
1723 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1724 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1725                 NoItinerary, "srs${amode}\tsp!, $mode",
1726                 [/* For disassembly only; pattern left blank */]> {
1727   let Inst{31-28} = 0b1111;
1728   let Inst{22-20} = 0b110; // W = 1
1729   let Inst{19-8} = 0xd05;
1730   let Inst{7-5} = 0b000;
1731 }
1732
1733 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1734                 NoItinerary, "srs${amode}\tsp, $mode",
1735                 [/* For disassembly only; pattern left blank */]> {
1736   let Inst{31-28} = 0b1111;
1737   let Inst{22-20} = 0b100; // W = 0
1738   let Inst{19-8} = 0xd05;
1739   let Inst{7-5} = 0b000;
1740 }
1741
1742 // Return From Exception is a system instruction -- for disassembly only
1743 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1744                 NoItinerary, "rfe${amode}\t$base!",
1745                 [/* For disassembly only; pattern left blank */]> {
1746   let Inst{31-28} = 0b1111;
1747   let Inst{22-20} = 0b011; // W = 1
1748   let Inst{15-0} = 0x0a00;
1749 }
1750
1751 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1752                 NoItinerary, "rfe${amode}\t$base",
1753                 [/* For disassembly only; pattern left blank */]> {
1754   let Inst{31-28} = 0b1111;
1755   let Inst{22-20} = 0b001; // W = 0
1756   let Inst{15-0} = 0x0a00;
1757 }
1758 } // isCodeGenOnly = 1
1759
1760 //===----------------------------------------------------------------------===//
1761 //  Load / store Instructions.
1762 //
1763
1764 // Load
1765
1766
1767 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1768                     UnOpFrag<(load node:$Src)>>;
1769 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1770                     UnOpFrag<(zextloadi8 node:$Src)>>;
1771 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1772                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1773 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1774                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1775
1776 // Special LDR for loads from non-pc-relative constpools.
1777 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1778     isReMaterializable = 1 in
1779 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1780                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1781                  []> {
1782   bits<4> Rt;
1783   bits<17> addr;
1784   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1785   let Inst{19-16} = 0b1111;
1786   let Inst{15-12} = Rt;
1787   let Inst{11-0}  = addr{11-0};   // imm12
1788 }
1789
1790 // Loads with zero extension
1791 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1792                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1793                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1794
1795 // Loads with sign extension
1796 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1797                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1798                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1799
1800 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1801                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1802                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1803
1804 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1805 // Load doubleword
1806 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1807                  (ins addrmode3:$addr), LdMiscFrm,
1808                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1809                  []>, Requires<[IsARM, HasV5TE]>;
1810 }
1811
1812 // Indexed loads
1813 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1814   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1815                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1816                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1817     // {17-14}  Rn
1818     // {13}     reg vs. imm
1819     // {12}     isAdd
1820     // {11-0}   imm12/Rm
1821     bits<18> addr;
1822     let Inst{25} = addr{13};
1823     let Inst{23} = addr{12};
1824     let Inst{19-16} = addr{17-14};
1825     let Inst{11-0} = addr{11-0};
1826     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1827   }
1828
1829   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1830                        (ins GPR:$Rn, am2offset_reg:$offset),
1831                        IndexModePost, LdFrm, itin,
1832                        opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1833      // {12}     isAdd
1834      // {11-0}   imm12/Rm
1835      bits<14> offset;
1836      bits<4> Rn;
1837      let Inst{25} = 1;
1838      let Inst{23} = offset{12};
1839      let Inst{19-16} = Rn;
1840      let Inst{11-0} = offset{11-0};
1841      let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1842    }
1843
1844    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1845                        (ins GPR:$Rn, am2offset_imm:$offset),
1846                       IndexModePost, LdFrm, itin,
1847                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1848     // {12}     isAdd
1849     // {11-0}   imm12/Rm
1850     bits<14> offset;
1851     bits<4> Rn;
1852     let Inst{25} = 0;
1853     let Inst{23} = offset{12};
1854     let Inst{19-16} = Rn;
1855     let Inst{11-0} = offset{11-0};
1856     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
1857   }
1858 }
1859
1860 let mayLoad = 1, neverHasSideEffects = 1 in {
1861 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1862 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1863 }
1864
1865 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1866   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1867                         (ins addrmode3:$addr), IndexModePre,
1868                         LdMiscFrm, itin,
1869                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1870     bits<14> addr;
1871     let Inst{23}    = addr{8};      // U bit
1872     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1873     let Inst{19-16} = addr{12-9};   // Rn
1874     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1875     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1876   }
1877   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1878                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1879                         LdMiscFrm, itin,
1880                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1881     bits<10> offset;
1882     bits<4> Rn;
1883     let Inst{23}    = offset{8};      // U bit
1884     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1885     let Inst{19-16} = Rn;
1886     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1887     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1888   }
1889 }
1890
1891 let mayLoad = 1, neverHasSideEffects = 1 in {
1892 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1893 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1894 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1895 let hasExtraDefRegAllocReq = 1 in {
1896 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1897                           (ins addrmode3:$addr), IndexModePre,
1898                           LdMiscFrm, IIC_iLoad_d_ru,
1899                           "ldrd", "\t$Rt, $Rt2, $addr!",
1900                           "$addr.base = $Rn_wb", []> {
1901   bits<14> addr;
1902   let Inst{23}    = addr{8};      // U bit
1903   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1904   let Inst{19-16} = addr{12-9};   // Rn
1905   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1906   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1907   let DecoderMethod = "DecodeAddrMode3Instruction";
1908 }
1909 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1910                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1911                           LdMiscFrm, IIC_iLoad_d_ru,
1912                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1913                           "$Rn = $Rn_wb", []> {
1914   bits<10> offset;
1915   bits<4> Rn;
1916   let Inst{23}    = offset{8};      // U bit
1917   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1918   let Inst{19-16} = Rn;
1919   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1920   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1921   let DecoderMethod = "DecodeAddrMode3Instruction";
1922 }
1923 } // hasExtraDefRegAllocReq = 1
1924 } // mayLoad = 1, neverHasSideEffects = 1
1925
1926 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1927 let mayLoad = 1, neverHasSideEffects = 1 in {
1928 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1929                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1930                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1931   // {17-14}  Rn
1932   // {13}     1 == Rm, 0 == imm12
1933   // {12}     isAdd
1934   // {11-0}   imm12/Rm
1935   bits<18> addr;
1936   let Inst{25} = addr{13};
1937   let Inst{23} = addr{12};
1938   let Inst{21} = 1; // overwrite
1939   let Inst{19-16} = addr{17-14};
1940   let Inst{11-0} = addr{11-0};
1941   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1942 }
1943 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1944                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1945                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1946   // {17-14}  Rn
1947   // {13}     1 == Rm, 0 == imm12
1948   // {12}     isAdd
1949   // {11-0}   imm12/Rm
1950   bits<18> addr;
1951   let Inst{25} = addr{13};
1952   let Inst{23} = addr{12};
1953   let Inst{21} = 1; // overwrite
1954   let Inst{19-16} = addr{17-14};
1955   let Inst{11-0} = addr{11-0};
1956   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1957 }
1958 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1959              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1960              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1961   let Inst{21} = 1; // overwrite
1962 }
1963 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1964              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1965              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1966   let Inst{21} = 1; // overwrite
1967 }
1968 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1969              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1970              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1971   let Inst{21} = 1; // overwrite
1972 }
1973 }
1974
1975 // Store
1976
1977 // Stores with truncate
1978 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1979                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1980                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1981
1982 // Store doubleword
1983 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1984 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1985                StMiscFrm, IIC_iStore_d_r,
1986                "strd", "\t$Rt, $src2, $addr", []>,
1987            Requires<[IsARM, HasV5TE]> {
1988   let Inst{21} = 0;
1989 }
1990
1991 // Indexed stores
1992 def STR_PRE_REG  : AI2stridx_reg<0, 1, (outs GPR:$Rn_wb),
1993                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
1994                      IndexModePre, StFrm, IIC_iStore_ru,
1995                      "str", "\t$Rt, [$Rn, $offset]!",
1996                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1997                      [(set GPR:$Rn_wb,
1998                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
1999 def STR_PRE_IMM  : AI2stridx_imm<0, 1, (outs GPR:$Rn_wb),
2000                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2001                      IndexModePre, StFrm, IIC_iStore_ru,
2002                      "str", "\t$Rt, [$Rn, $offset]!",
2003                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2004                      [(set GPR:$Rn_wb,
2005                       (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2006
2007
2008
2009 def STR_POST_REG : AI2stridx_reg<0, 0, (outs GPR:$Rn_wb),
2010                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2011                      IndexModePost, StFrm, IIC_iStore_ru,
2012                      "str", "\t$Rt, [$Rn], $offset",
2013                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2014                      [(set GPR:$Rn_wb,
2015                       (post_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2016 def STR_POST_IMM : AI2stridx_imm<0, 0, (outs GPR:$Rn_wb),
2017                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2018                      IndexModePost, StFrm, IIC_iStore_ru,
2019                      "str", "\t$Rt, [$Rn], $offset",
2020                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2021                      [(set GPR:$Rn_wb,
2022                       (post_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2023
2024
2025 def STRB_PRE_REG : AI2stridx_reg<1, 1, (outs GPR:$Rn_wb),
2026                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2027                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2028                      "strb", "\t$Rt, [$Rn, $offset]!",
2029                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2030                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2031                                         GPR:$Rn, am2offset_reg:$offset))]>;
2032 def STRB_PRE_IMM : AI2stridx_imm<1, 1, (outs GPR:$Rn_wb),
2033                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2034                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2035                      "strb", "\t$Rt, [$Rn, $offset]!",
2036                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2037                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2038                                         GPR:$Rn, am2offset_imm:$offset))]>;
2039
2040 def STRB_POST_REG: AI2stridx_reg<1, 0, (outs GPR:$Rn_wb),
2041                      (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset),
2042                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2043                      "strb", "\t$Rt, [$Rn], $offset",
2044                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2045                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2046                                         GPR:$Rn, am2offset_reg:$offset))]>;
2047 def STRB_POST_IMM: AI2stridx_imm<1, 0, (outs GPR:$Rn_wb),
2048                      (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset),
2049                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2050                      "strb", "\t$Rt, [$Rn], $offset",
2051                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2052                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2053                                         GPR:$Rn, am2offset_imm:$offset))]>;
2054
2055
2056 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2057                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2058                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2059                      "strh", "\t$Rt, [$Rn, $offset]!",
2060                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2061                      [(set GPR:$Rn_wb,
2062                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2063
2064 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2065                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2066                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2067                      "strh", "\t$Rt, [$Rn], $offset",
2068                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2069                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2070                                         GPR:$Rn, am3offset:$offset))]>;
2071
2072 // For disassembly only
2073 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2074 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2075                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2076                      StMiscFrm, IIC_iStore_d_ru,
2077                      "strd", "\t$src1, $src2, [$base, $offset]!",
2078                      "$base = $base_wb", []> {
2079   bits<4> src1;
2080   bits<4> base;
2081   bits<10> offset;
2082   let Inst{23} = offset{8}; // U bit
2083   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2084   let Inst{19-16} = base;
2085   let Inst{15-12} = src1;
2086   let Inst{11-8}  = offset{7-4};
2087   let Inst{3-0}   = offset{3-0};
2088
2089   let DecoderMethod = "DecodeAddrMode3Instruction";
2090 }
2091
2092 // For disassembly only
2093 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2094                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2095                      StMiscFrm, IIC_iStore_d_ru,
2096                      "strd", "\t$src1, $src2, [$base], $offset",
2097                      "$base = $base_wb", []> {
2098   bits<4> src1;
2099   bits<4> base;
2100   bits<10> offset;
2101   let Inst{23} = offset{8}; // U bit
2102   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2103   let Inst{19-16} = base;
2104   let Inst{15-12} = src1;
2105   let Inst{11-8}  = offset{7-4};
2106   let Inst{3-0}   = offset{3-0};
2107
2108   let DecoderMethod = "DecodeAddrMode3Instruction";
2109 }
2110 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2111
2112 // STRT, STRBT, and STRHT are for disassembly only.
2113
2114 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2115                      (ins GPR:$Rt, ldst_so_reg:$addr),
2116                      IndexModePost, StFrm, IIC_iStore_ru,
2117                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2118                      [/* For disassembly only; pattern left blank */]> {
2119   let Inst{25} = 1;
2120   let Inst{21} = 1; // overwrite
2121   let Inst{4} = 0;
2122   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2123 }
2124
2125 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2126                      (ins GPR:$Rt, addrmode_imm12:$addr),
2127                      IndexModePost, StFrm, IIC_iStore_ru,
2128                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2129                      [/* For disassembly only; pattern left blank */]> {
2130   let Inst{25} = 0;
2131   let Inst{21} = 1; // overwrite
2132   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2133 }
2134
2135
2136 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2137                       (ins GPR:$Rt, ldst_so_reg:$addr),
2138                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2139                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2140                       [/* For disassembly only; pattern left blank */]> {
2141   let Inst{25} = 1;
2142   let Inst{21} = 1; // overwrite
2143   let Inst{4} = 0;
2144   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2145 }
2146
2147 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2148                       (ins GPR:$Rt, addrmode_imm12:$addr),
2149                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2150                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2151                       [/* For disassembly only; pattern left blank */]> {
2152   let Inst{25} = 0;
2153   let Inst{21} = 1; // overwrite
2154   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2155 }
2156
2157
2158 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2159                     StMiscFrm, IIC_iStore_bh_ru,
2160                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2161                     [/* For disassembly only; pattern left blank */]> {
2162   let Inst{21} = 1; // overwrite
2163   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2164 }
2165
2166 //===----------------------------------------------------------------------===//
2167 //  Load / store multiple Instructions.
2168 //
2169
2170 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2171                          InstrItinClass itin, InstrItinClass itin_upd> {
2172   // IA is the default, so no need for an explicit suffix on the
2173   // mnemonic here. Without it is the cannonical spelling.
2174   def IA :
2175     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2176          IndexModeNone, f, itin,
2177          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2178     let Inst{24-23} = 0b01;       // Increment After
2179     let Inst{21}    = 0;          // No writeback
2180     let Inst{20}    = L_bit;
2181   }
2182   def IA_UPD :
2183     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2184          IndexModeUpd, f, itin_upd,
2185          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2186     let Inst{24-23} = 0b01;       // Increment After
2187     let Inst{21}    = 1;          // Writeback
2188     let Inst{20}    = L_bit;
2189   }
2190   def DA :
2191     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2192          IndexModeNone, f, itin,
2193          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2194     let Inst{24-23} = 0b00;       // Decrement After
2195     let Inst{21}    = 0;          // No writeback
2196     let Inst{20}    = L_bit;
2197   }
2198   def DA_UPD :
2199     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2200          IndexModeUpd, f, itin_upd,
2201          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2202     let Inst{24-23} = 0b00;       // Decrement After
2203     let Inst{21}    = 1;          // Writeback
2204     let Inst{20}    = L_bit;
2205   }
2206   def DB :
2207     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2208          IndexModeNone, f, itin,
2209          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2210     let Inst{24-23} = 0b10;       // Decrement Before
2211     let Inst{21}    = 0;          // No writeback
2212     let Inst{20}    = L_bit;
2213   }
2214   def DB_UPD :
2215     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2216          IndexModeUpd, f, itin_upd,
2217          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2218     let Inst{24-23} = 0b10;       // Decrement Before
2219     let Inst{21}    = 1;          // Writeback
2220     let Inst{20}    = L_bit;
2221   }
2222   def IB :
2223     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2224          IndexModeNone, f, itin,
2225          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2226     let Inst{24-23} = 0b11;       // Increment Before
2227     let Inst{21}    = 0;          // No writeback
2228     let Inst{20}    = L_bit;
2229   }
2230   def IB_UPD :
2231     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2232          IndexModeUpd, f, itin_upd,
2233          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2234     let Inst{24-23} = 0b11;       // Increment Before
2235     let Inst{21}    = 1;          // Writeback
2236     let Inst{20}    = L_bit;
2237   }
2238 }
2239
2240 let neverHasSideEffects = 1 in {
2241
2242 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2243 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2244
2245 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2246 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2247
2248 } // neverHasSideEffects
2249
2250 // FIXME: remove when we have a way to marking a MI with these properties.
2251 // FIXME: Should pc be an implicit operand like PICADD, etc?
2252 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2253     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2254 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2255                                                  reglist:$regs, variable_ops),
2256                      4, IIC_iLoad_mBr, [],
2257                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2258       RegConstraint<"$Rn = $wb">;
2259
2260 //===----------------------------------------------------------------------===//
2261 //  Move Instructions.
2262 //
2263
2264 let neverHasSideEffects = 1 in
2265 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2266                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2267   bits<4> Rd;
2268   bits<4> Rm;
2269
2270   let Inst{19-16} = 0b0000;
2271   let Inst{11-4} = 0b00000000;
2272   let Inst{25} = 0;
2273   let Inst{3-0} = Rm;
2274   let Inst{15-12} = Rd;
2275 }
2276
2277 // A version for the smaller set of tail call registers.
2278 let neverHasSideEffects = 1 in
2279 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2280                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2281   bits<4> Rd;
2282   bits<4> Rm;
2283
2284   let Inst{11-4} = 0b00000000;
2285   let Inst{25} = 0;
2286   let Inst{3-0} = Rm;
2287   let Inst{15-12} = Rd;
2288 }
2289
2290 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2291                 DPSoRegRegFrm, IIC_iMOVsr,
2292                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2293                 UnaryDP {
2294   bits<4> Rd;
2295   bits<12> src;
2296   let Inst{15-12} = Rd;
2297   let Inst{19-16} = 0b0000;
2298   let Inst{11-8} = src{11-8};
2299   let Inst{7} = 0;
2300   let Inst{6-5} = src{6-5};
2301   let Inst{4} = 1;
2302   let Inst{3-0} = src{3-0};
2303   let Inst{25} = 0;
2304 }
2305
2306 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2307                 DPSoRegImmFrm, IIC_iMOVsr,
2308                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2309                 UnaryDP {
2310   bits<4> Rd;
2311   bits<12> src;
2312   let Inst{15-12} = Rd;
2313   let Inst{19-16} = 0b0000;
2314   let Inst{11-5} = src{11-5};
2315   let Inst{4} = 0;
2316   let Inst{3-0} = src{3-0};
2317   let Inst{25} = 0;
2318 }
2319
2320
2321
2322 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2323 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2324                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2325   bits<4> Rd;
2326   bits<12> imm;
2327   let Inst{25} = 1;
2328   let Inst{15-12} = Rd;
2329   let Inst{19-16} = 0b0000;
2330   let Inst{11-0} = imm;
2331 }
2332
2333 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2334 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2335                  DPFrm, IIC_iMOVi,
2336                  "movw", "\t$Rd, $imm",
2337                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2338                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2339   bits<4> Rd;
2340   bits<16> imm;
2341   let Inst{15-12} = Rd;
2342   let Inst{11-0}  = imm{11-0};
2343   let Inst{19-16} = imm{15-12};
2344   let Inst{20} = 0;
2345   let Inst{25} = 1;
2346 }
2347
2348 def : InstAlias<"mov${p} $Rd, $imm",
2349                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2350         Requires<[IsARM]>;
2351
2352 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2353                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2354
2355 let Constraints = "$src = $Rd" in {
2356 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2357                   DPFrm, IIC_iMOVi,
2358                   "movt", "\t$Rd, $imm",
2359                   [(set GPR:$Rd,
2360                         (or (and GPR:$src, 0xffff),
2361                             lo16AllZero:$imm))]>, UnaryDP,
2362                   Requires<[IsARM, HasV6T2]> {
2363   bits<4> Rd;
2364   bits<16> imm;
2365   let Inst{15-12} = Rd;
2366   let Inst{11-0}  = imm{11-0};
2367   let Inst{19-16} = imm{15-12};
2368   let Inst{20} = 0;
2369   let Inst{25} = 1;
2370 }
2371
2372 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2373                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2374
2375 } // Constraints
2376
2377 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2378       Requires<[IsARM, HasV6T2]>;
2379
2380 let Uses = [CPSR] in
2381 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2382                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2383                     Requires<[IsARM]>;
2384
2385 // These aren't really mov instructions, but we have to define them this way
2386 // due to flag operands.
2387
2388 let Defs = [CPSR] in {
2389 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2390                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2391                       Requires<[IsARM]>;
2392 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2393                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2394                       Requires<[IsARM]>;
2395 }
2396
2397 //===----------------------------------------------------------------------===//
2398 //  Extend Instructions.
2399 //
2400
2401 // Sign extenders
2402
2403 def SXTB  : AI_ext_rrot<0b01101010,
2404                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2405 def SXTH  : AI_ext_rrot<0b01101011,
2406                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2407
2408 def SXTAB : AI_exta_rrot<0b01101010,
2409                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2410 def SXTAH : AI_exta_rrot<0b01101011,
2411                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2412
2413 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2414
2415 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2416
2417 // Zero extenders
2418
2419 let AddedComplexity = 16 in {
2420 def UXTB   : AI_ext_rrot<0b01101110,
2421                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2422 def UXTH   : AI_ext_rrot<0b01101111,
2423                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2424 def UXTB16 : AI_ext_rrot<0b01101100,
2425                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2426
2427 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2428 //        The transformation should probably be done as a combiner action
2429 //        instead so we can include a check for masking back in the upper
2430 //        eight bits of the source into the lower eight bits of the result.
2431 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2432 //               (UXTB16r_rot GPR:$Src, 3)>;
2433 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2434                (UXTB16 GPR:$Src, 1)>;
2435
2436 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2437                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2438 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2439                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2440 }
2441
2442 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2443 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2444
2445
2446 def SBFX  : I<(outs GPR:$Rd),
2447               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2448                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2449                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2450                Requires<[IsARM, HasV6T2]> {
2451   bits<4> Rd;
2452   bits<4> Rn;
2453   bits<5> lsb;
2454   bits<5> width;
2455   let Inst{27-21} = 0b0111101;
2456   let Inst{6-4}   = 0b101;
2457   let Inst{20-16} = width;
2458   let Inst{15-12} = Rd;
2459   let Inst{11-7}  = lsb;
2460   let Inst{3-0}   = Rn;
2461 }
2462
2463 def UBFX  : I<(outs GPR:$Rd),
2464               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2465                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2466                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2467                Requires<[IsARM, HasV6T2]> {
2468   bits<4> Rd;
2469   bits<4> Rn;
2470   bits<5> lsb;
2471   bits<5> width;
2472   let Inst{27-21} = 0b0111111;
2473   let Inst{6-4}   = 0b101;
2474   let Inst{20-16} = width;
2475   let Inst{15-12} = Rd;
2476   let Inst{11-7}  = lsb;
2477   let Inst{3-0}   = Rn;
2478 }
2479
2480 //===----------------------------------------------------------------------===//
2481 //  Arithmetic Instructions.
2482 //
2483
2484 defm ADD  : AsI1_bin_irs<0b0100, "add",
2485                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2486                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2487 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2488                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2489                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2490
2491 // ADD and SUB with 's' bit set.
2492 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2493                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2494                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2495 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2496                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2497                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2498
2499 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2500                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2501                           "ADC", 1>;
2502 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2503                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2504                           "SBC">;
2505
2506 // ADC and SUBC with 's' bit set.
2507 let usesCustomInserter = 1 in {
2508 defm ADCS : AI1_adde_sube_s_irs<
2509               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2510 defm SBCS : AI1_adde_sube_s_irs<
2511               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2512 }
2513
2514 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2515                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2516                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2517   bits<4> Rd;
2518   bits<4> Rn;
2519   bits<12> imm;
2520   let Inst{25} = 1;
2521   let Inst{15-12} = Rd;
2522   let Inst{19-16} = Rn;
2523   let Inst{11-0} = imm;
2524 }
2525
2526 // The reg/reg form is only defined for the disassembler; for codegen it is
2527 // equivalent to SUBrr.
2528 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2529                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2530                  [/* For disassembly only; pattern left blank */]> {
2531   bits<4> Rd;
2532   bits<4> Rn;
2533   bits<4> Rm;
2534   let Inst{11-4} = 0b00000000;
2535   let Inst{25} = 0;
2536   let Inst{3-0} = Rm;
2537   let Inst{15-12} = Rd;
2538   let Inst{19-16} = Rn;
2539 }
2540
2541 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2542                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2543                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2544   bits<4> Rd;
2545   bits<4> Rn;
2546   bits<12> shift;
2547   let Inst{25} = 0;
2548   let Inst{19-16} = Rn;
2549   let Inst{15-12} = Rd;
2550   let Inst{11-5} = shift{11-5};
2551   let Inst{4} = 0;
2552   let Inst{3-0} = shift{3-0};
2553 }
2554
2555 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2556                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2557                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2558   bits<4> Rd;
2559   bits<4> Rn;
2560   bits<12> shift;
2561   let Inst{25} = 0;
2562   let Inst{19-16} = Rn;
2563   let Inst{15-12} = Rd;
2564   let Inst{11-8} = shift{11-8};
2565   let Inst{7} = 0;
2566   let Inst{6-5} = shift{6-5};
2567   let Inst{4} = 1;
2568   let Inst{3-0} = shift{3-0};
2569 }
2570
2571 // RSB with 's' bit set.
2572 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2573 let usesCustomInserter = 1 in {
2574 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2575                  4, IIC_iALUi,
2576                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2577 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2578                  4, IIC_iALUr,
2579                  [/* For disassembly only; pattern left blank */]>;
2580 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2581                  4, IIC_iALUsr,
2582                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2583 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2584                  4, IIC_iALUsr,
2585                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2586 }
2587
2588 let Uses = [CPSR] in {
2589 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2590                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2591                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2592                  Requires<[IsARM]> {
2593   bits<4> Rd;
2594   bits<4> Rn;
2595   bits<12> imm;
2596   let Inst{25} = 1;
2597   let Inst{15-12} = Rd;
2598   let Inst{19-16} = Rn;
2599   let Inst{11-0} = imm;
2600 }
2601 // The reg/reg form is only defined for the disassembler; for codegen it is
2602 // equivalent to SUBrr.
2603 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2604                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2605                  [/* For disassembly only; pattern left blank */]> {
2606   bits<4> Rd;
2607   bits<4> Rn;
2608   bits<4> Rm;
2609   let Inst{11-4} = 0b00000000;
2610   let Inst{25} = 0;
2611   let Inst{3-0} = Rm;
2612   let Inst{15-12} = Rd;
2613   let Inst{19-16} = Rn;
2614 }
2615 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2616                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2617                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2618                  Requires<[IsARM]> {
2619   bits<4> Rd;
2620   bits<4> Rn;
2621   bits<12> shift;
2622   let Inst{25} = 0;
2623   let Inst{19-16} = Rn;
2624   let Inst{15-12} = Rd;
2625   let Inst{11-5} = shift{11-5};
2626   let Inst{4} = 0;
2627   let Inst{3-0} = shift{3-0};
2628 }
2629 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2630                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2631                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2632                  Requires<[IsARM]> {
2633   bits<4> Rd;
2634   bits<4> Rn;
2635   bits<12> shift;
2636   let Inst{25} = 0;
2637   let Inst{19-16} = Rn;
2638   let Inst{15-12} = Rd;
2639   let Inst{11-8} = shift{11-8};
2640   let Inst{7} = 0;
2641   let Inst{6-5} = shift{6-5};
2642   let Inst{4} = 1;
2643   let Inst{3-0} = shift{3-0};
2644 }
2645 }
2646
2647
2648 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2649 let usesCustomInserter = 1, Uses = [CPSR] in {
2650 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2651                   4, IIC_iALUi,
2652                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2653 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2654                   4, IIC_iALUsr,
2655                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2656 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2657                   4, IIC_iALUsr,
2658                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2659 }
2660
2661 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2662 // The assume-no-carry-in form uses the negation of the input since add/sub
2663 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2664 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2665 // details.
2666 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2667              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2668 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2669              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2670 // The with-carry-in form matches bitwise not instead of the negation.
2671 // Effectively, the inverse interpretation of the carry flag already accounts
2672 // for part of the negation.
2673 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2674              (SBCri  GPR:$src, so_imm_not:$imm)>;
2675 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2676              (SBCSri GPR:$src, so_imm_not:$imm)>;
2677
2678 // Note: These are implemented in C++ code, because they have to generate
2679 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2680 // cannot produce.
2681 // (mul X, 2^n+1) -> (add (X << n), X)
2682 // (mul X, 2^n-1) -> (rsb X, (X << n))
2683
2684 // ARM Arithmetic Instruction
2685 // GPR:$dst = GPR:$a op GPR:$b
2686 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2687           list<dag> pattern = [],
2688           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2689   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2690   bits<4> Rn;
2691   bits<4> Rd;
2692   bits<4> Rm;
2693   let Inst{27-20} = op27_20;
2694   let Inst{11-4} = op11_4;
2695   let Inst{19-16} = Rn;
2696   let Inst{15-12} = Rd;
2697   let Inst{3-0}   = Rm;
2698 }
2699
2700 // Saturating add/subtract
2701
2702 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2703                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2704                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2705 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2706                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2707                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2708 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2709                   "\t$Rd, $Rm, $Rn">;
2710 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2711                   "\t$Rd, $Rm, $Rn">;
2712
2713 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2714 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2715 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2716 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2717 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2718 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2719 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2720 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2721 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2722 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2723 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2724 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2725
2726 // Signed/Unsigned add/subtract
2727
2728 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2729 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2730 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2731 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2732 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2733 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2734 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2735 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2736 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2737 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2738 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2739 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2740
2741 // Signed/Unsigned halving add/subtract
2742
2743 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2744 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2745 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2746 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2747 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2748 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2749 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2750 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2751 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2752 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2753 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2754 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2755
2756 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2757
2758 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2759                 MulFrm /* for convenience */, NoItinerary, "usad8",
2760                 "\t$Rd, $Rn, $Rm", []>,
2761              Requires<[IsARM, HasV6]> {
2762   bits<4> Rd;
2763   bits<4> Rn;
2764   bits<4> Rm;
2765   let Inst{27-20} = 0b01111000;
2766   let Inst{15-12} = 0b1111;
2767   let Inst{7-4} = 0b0001;
2768   let Inst{19-16} = Rd;
2769   let Inst{11-8} = Rm;
2770   let Inst{3-0} = Rn;
2771 }
2772 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2773                 MulFrm /* for convenience */, NoItinerary, "usada8",
2774                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2775              Requires<[IsARM, HasV6]> {
2776   bits<4> Rd;
2777   bits<4> Rn;
2778   bits<4> Rm;
2779   bits<4> Ra;
2780   let Inst{27-20} = 0b01111000;
2781   let Inst{7-4} = 0b0001;
2782   let Inst{19-16} = Rd;
2783   let Inst{15-12} = Ra;
2784   let Inst{11-8} = Rm;
2785   let Inst{3-0} = Rn;
2786 }
2787
2788 // Signed/Unsigned saturate -- for disassembly only
2789
2790 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2791               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2792   bits<4> Rd;
2793   bits<5> sat_imm;
2794   bits<4> Rn;
2795   bits<8> sh;
2796   let Inst{27-21} = 0b0110101;
2797   let Inst{5-4} = 0b01;
2798   let Inst{20-16} = sat_imm;
2799   let Inst{15-12} = Rd;
2800   let Inst{11-7} = sh{4-0};
2801   let Inst{6} = sh{5};
2802   let Inst{3-0} = Rn;
2803 }
2804
2805 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2806                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2807   bits<4> Rd;
2808   bits<4> sat_imm;
2809   bits<4> Rn;
2810   let Inst{27-20} = 0b01101010;
2811   let Inst{11-4} = 0b11110011;
2812   let Inst{15-12} = Rd;
2813   let Inst{19-16} = sat_imm;
2814   let Inst{3-0} = Rn;
2815 }
2816
2817 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
2818               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2819   bits<4> Rd;
2820   bits<5> sat_imm;
2821   bits<4> Rn;
2822   bits<8> sh;
2823   let Inst{27-21} = 0b0110111;
2824   let Inst{5-4} = 0b01;
2825   let Inst{15-12} = Rd;
2826   let Inst{11-7} = sh{4-0};
2827   let Inst{6} = sh{5};
2828   let Inst{20-16} = sat_imm;
2829   let Inst{3-0} = Rn;
2830 }
2831
2832 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
2833                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2834                 [/* For disassembly only; pattern left blank */]> {
2835   bits<4> Rd;
2836   bits<4> sat_imm;
2837   bits<4> Rn;
2838   let Inst{27-20} = 0b01101110;
2839   let Inst{11-4} = 0b11110011;
2840   let Inst{15-12} = Rd;
2841   let Inst{19-16} = sat_imm;
2842   let Inst{3-0} = Rn;
2843 }
2844
2845 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2846 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2847
2848 //===----------------------------------------------------------------------===//
2849 //  Bitwise Instructions.
2850 //
2851
2852 defm AND   : AsI1_bin_irs<0b0000, "and",
2853                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2854                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2855 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2856                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2857                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2858 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2859                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2860                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2861 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2862                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2863                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2864
2865 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
2866 // like in the actual instruction encoding. The complexity of mapping the mask
2867 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
2868 // instruction description.
2869 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2870                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2871                "bfc", "\t$Rd, $imm", "$src = $Rd",
2872                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2873                Requires<[IsARM, HasV6T2]> {
2874   bits<4> Rd;
2875   bits<10> imm;
2876   let Inst{27-21} = 0b0111110;
2877   let Inst{6-0}   = 0b0011111;
2878   let Inst{15-12} = Rd;
2879   let Inst{11-7}  = imm{4-0}; // lsb
2880   let Inst{20-16} = imm{9-5}; // msb
2881 }
2882
2883 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2884 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2885                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2886                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2887                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2888                                 bf_inv_mask_imm:$imm))]>,
2889                Requires<[IsARM, HasV6T2]> {
2890   bits<4> Rd;
2891   bits<4> Rn;
2892   bits<10> imm;
2893   let Inst{27-21} = 0b0111110;
2894   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2895   let Inst{15-12} = Rd;
2896   let Inst{11-7}  = imm{4-0}; // lsb
2897   let Inst{20-16} = imm{9-5}; // width
2898   let Inst{3-0}   = Rn;
2899 }
2900
2901 // GNU as only supports this form of bfi (w/ 4 arguments)
2902 let isAsmParserOnly = 1 in
2903 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2904                                    lsb_pos_imm:$lsb, width_imm:$width),
2905                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2906                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2907                []>, Requires<[IsARM, HasV6T2]> {
2908   bits<4> Rd;
2909   bits<4> Rn;
2910   bits<5> lsb;
2911   bits<5> width;
2912   let Inst{27-21} = 0b0111110;
2913   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2914   let Inst{15-12} = Rd;
2915   let Inst{11-7}  = lsb;
2916   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2917   let Inst{3-0}   = Rn;
2918 }
2919
2920 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2921                   "mvn", "\t$Rd, $Rm",
2922                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2923   bits<4> Rd;
2924   bits<4> Rm;
2925   let Inst{25} = 0;
2926   let Inst{19-16} = 0b0000;
2927   let Inst{11-4} = 0b00000000;
2928   let Inst{15-12} = Rd;
2929   let Inst{3-0} = Rm;
2930 }
2931 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2932                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2933                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2934   bits<4> Rd;
2935   bits<12> shift;
2936   let Inst{25} = 0;
2937   let Inst{19-16} = 0b0000;
2938   let Inst{15-12} = Rd;
2939   let Inst{11-5} = shift{11-5};
2940   let Inst{4} = 0;
2941   let Inst{3-0} = shift{3-0};
2942 }
2943 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2944                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2945                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2946   bits<4> Rd;
2947   bits<12> shift;
2948   let Inst{25} = 0;
2949   let Inst{19-16} = 0b0000;
2950   let Inst{15-12} = Rd;
2951   let Inst{11-8} = shift{11-8};
2952   let Inst{7} = 0;
2953   let Inst{6-5} = shift{6-5};
2954   let Inst{4} = 1;
2955   let Inst{3-0} = shift{3-0};
2956 }
2957 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2958 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2959                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2960                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2961   bits<4> Rd;
2962   bits<12> imm;
2963   let Inst{25} = 1;
2964   let Inst{19-16} = 0b0000;
2965   let Inst{15-12} = Rd;
2966   let Inst{11-0} = imm;
2967 }
2968
2969 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2970              (BICri GPR:$src, so_imm_not:$imm)>;
2971
2972 //===----------------------------------------------------------------------===//
2973 //  Multiply Instructions.
2974 //
2975 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2976              string opc, string asm, list<dag> pattern>
2977   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2978   bits<4> Rd;
2979   bits<4> Rm;
2980   bits<4> Rn;
2981   let Inst{19-16} = Rd;
2982   let Inst{11-8}  = Rm;
2983   let Inst{3-0}   = Rn;
2984 }
2985 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2986              string opc, string asm, list<dag> pattern>
2987   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2988   bits<4> RdLo;
2989   bits<4> RdHi;
2990   bits<4> Rm;
2991   bits<4> Rn;
2992   let Inst{19-16} = RdHi;
2993   let Inst{15-12} = RdLo;
2994   let Inst{11-8}  = Rm;
2995   let Inst{3-0}   = Rn;
2996 }
2997
2998 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2999 //        property. Remove them when it's possible to add those properties
3000 //        on an individual MachineInstr, not just an instuction description.
3001 let isCommutable = 1 in {
3002 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3003                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3004                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3005                    Requires<[IsARM, HasV6]> {
3006   let Inst{15-12} = 0b0000;
3007 }
3008
3009 let Constraints = "@earlyclobber $Rd" in
3010 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3011                                             pred:$p, cc_out:$s),
3012                           4, IIC_iMUL32,
3013                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3014                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3015                         Requires<[IsARM, NoV6]>;
3016 }
3017
3018 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3019                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3020                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3021                    Requires<[IsARM, HasV6]> {
3022   bits<4> Ra;
3023   let Inst{15-12} = Ra;
3024 }
3025
3026 let Constraints = "@earlyclobber $Rd" in
3027 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3028                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3029                           4, IIC_iMAC32,
3030                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3031                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3032                         Requires<[IsARM, NoV6]>;
3033
3034 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3035                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3036                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3037                    Requires<[IsARM, HasV6T2]> {
3038   bits<4> Rd;
3039   bits<4> Rm;
3040   bits<4> Rn;
3041   bits<4> Ra;
3042   let Inst{19-16} = Rd;
3043   let Inst{15-12} = Ra;
3044   let Inst{11-8}  = Rm;
3045   let Inst{3-0}   = Rn;
3046 }
3047
3048 // Extra precision multiplies with low / high results
3049 let neverHasSideEffects = 1 in {
3050 let isCommutable = 1 in {
3051 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3052                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3053                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3054                     Requires<[IsARM, HasV6]>;
3055
3056 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3057                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3058                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3059                     Requires<[IsARM, HasV6]>;
3060
3061 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3062 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3063                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3064                             4, IIC_iMUL64, [],
3065           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3066                            Requires<[IsARM, NoV6]>;
3067
3068 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3069                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3070                             4, IIC_iMUL64, [],
3071           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3072                            Requires<[IsARM, NoV6]>;
3073 }
3074 }
3075
3076 // Multiply + accumulate
3077 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3078                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3079                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3080                     Requires<[IsARM, HasV6]>;
3081 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3082                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3083                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3084                     Requires<[IsARM, HasV6]>;
3085
3086 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3087                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3088                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3089                     Requires<[IsARM, HasV6]> {
3090   bits<4> RdLo;
3091   bits<4> RdHi;
3092   bits<4> Rm;
3093   bits<4> Rn;
3094   let Inst{19-16} = RdLo;
3095   let Inst{15-12} = RdHi;
3096   let Inst{11-8}  = Rm;
3097   let Inst{3-0}   = Rn;
3098 }
3099
3100 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3101 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3102                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3103                               4, IIC_iMAC64, [],
3104           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3105                            Requires<[IsARM, NoV6]>;
3106 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3107                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3108                               4, IIC_iMAC64, [],
3109           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3110                            Requires<[IsARM, NoV6]>;
3111 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3112                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3113                               4, IIC_iMAC64, [],
3114           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3115                            Requires<[IsARM, NoV6]>;
3116 }
3117
3118 } // neverHasSideEffects
3119
3120 // Most significant word multiply
3121 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3122                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3123                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3124             Requires<[IsARM, HasV6]> {
3125   let Inst{15-12} = 0b1111;
3126 }
3127
3128 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3129                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3130                [/* For disassembly only; pattern left blank */]>,
3131             Requires<[IsARM, HasV6]> {
3132   let Inst{15-12} = 0b1111;
3133 }
3134
3135 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3136                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3137                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3138                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3139             Requires<[IsARM, HasV6]>;
3140
3141 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3142                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3143                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3144                [/* For disassembly only; pattern left blank */]>,
3145             Requires<[IsARM, HasV6]>;
3146
3147 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3148                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3149                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3150                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3151             Requires<[IsARM, HasV6]>;
3152
3153 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3154                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3155                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3156                [/* For disassembly only; pattern left blank */]>,
3157             Requires<[IsARM, HasV6]>;
3158
3159 multiclass AI_smul<string opc, PatFrag opnode> {
3160   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3161               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3162               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3163                                       (sext_inreg GPR:$Rm, i16)))]>,
3164            Requires<[IsARM, HasV5TE]>;
3165
3166   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3167               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3168               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3169                                       (sra GPR:$Rm, (i32 16))))]>,
3170            Requires<[IsARM, HasV5TE]>;
3171
3172   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3173               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3174               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3175                                       (sext_inreg GPR:$Rm, i16)))]>,
3176            Requires<[IsARM, HasV5TE]>;
3177
3178   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3179               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3180               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3181                                       (sra GPR:$Rm, (i32 16))))]>,
3182             Requires<[IsARM, HasV5TE]>;
3183
3184   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3185               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3186               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3187                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3188            Requires<[IsARM, HasV5TE]>;
3189
3190   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3191               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3192               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3193                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3194             Requires<[IsARM, HasV5TE]>;
3195 }
3196
3197
3198 multiclass AI_smla<string opc, PatFrag opnode> {
3199   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3200               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3201               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3202               [(set GPR:$Rd, (add GPR:$Ra,
3203                                (opnode (sext_inreg GPR:$Rn, i16),
3204                                        (sext_inreg GPR:$Rm, i16))))]>,
3205            Requires<[IsARM, HasV5TE]>;
3206
3207   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3208               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3209               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3210               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3211                                                    (sra GPR:$Rm, (i32 16)))))]>,
3212            Requires<[IsARM, HasV5TE]>;
3213
3214   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3215               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3216               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3217               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3218                                                 (sext_inreg GPR:$Rm, i16))))]>,
3219            Requires<[IsARM, HasV5TE]>;
3220
3221   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3222               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3223               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3224              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3225                                                    (sra GPR:$Rm, (i32 16)))))]>,
3226             Requires<[IsARM, HasV5TE]>;
3227
3228   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3229               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3230               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3231               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3232                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3233            Requires<[IsARM, HasV5TE]>;
3234
3235   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3236               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3237               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3238               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3239                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3240             Requires<[IsARM, HasV5TE]>;
3241 }
3242
3243 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3244 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3245
3246 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3247 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3248                       (ins GPR:$Rn, GPR:$Rm),
3249                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3250                       [/* For disassembly only; pattern left blank */]>,
3251               Requires<[IsARM, HasV5TE]>;
3252
3253 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3254                       (ins GPR:$Rn, GPR:$Rm),
3255                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3256                       [/* For disassembly only; pattern left blank */]>,
3257               Requires<[IsARM, HasV5TE]>;
3258
3259 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3260                       (ins GPR:$Rn, GPR:$Rm),
3261                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3262                       [/* For disassembly only; pattern left blank */]>,
3263               Requires<[IsARM, HasV5TE]>;
3264
3265 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3266                       (ins GPR:$Rn, GPR:$Rm),
3267                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3268                       [/* For disassembly only; pattern left blank */]>,
3269               Requires<[IsARM, HasV5TE]>;
3270
3271 // Helper class for AI_smld -- for disassembly only
3272 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3273                     InstrItinClass itin, string opc, string asm>
3274   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3275   bits<4> Rn;
3276   bits<4> Rm;
3277   let Inst{27-23} = 0b01110;
3278   let Inst{22}    = long;
3279   let Inst{21-20} = 0b00;
3280   let Inst{11-8}  = Rm;
3281   let Inst{7}     = 0;
3282   let Inst{6}     = sub;
3283   let Inst{5}     = swap;
3284   let Inst{4}     = 1;
3285   let Inst{3-0}   = Rn;
3286 }
3287 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3288                 InstrItinClass itin, string opc, string asm>
3289   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3290   bits<4> Rd;
3291   let Inst{15-12} = 0b1111;
3292   let Inst{19-16} = Rd;
3293 }
3294 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3295                 InstrItinClass itin, string opc, string asm>
3296   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3297   bits<4> Ra;
3298   bits<4> Rd;
3299   let Inst{19-16} = Rd;
3300   let Inst{15-12} = Ra;
3301 }
3302 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3303                   InstrItinClass itin, string opc, string asm>
3304   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3305   bits<4> RdLo;
3306   bits<4> RdHi;
3307   let Inst{19-16} = RdHi;
3308   let Inst{15-12} = RdLo;
3309 }
3310
3311 multiclass AI_smld<bit sub, string opc> {
3312
3313   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3314                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3315
3316   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3317                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3318
3319   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3320                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3321                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3322
3323   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3324                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3325                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3326
3327 }
3328
3329 defm SMLA : AI_smld<0, "smla">;
3330 defm SMLS : AI_smld<1, "smls">;
3331
3332 multiclass AI_sdml<bit sub, string opc> {
3333
3334   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3335                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3336   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3337                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3338 }
3339
3340 defm SMUA : AI_sdml<0, "smua">;
3341 defm SMUS : AI_sdml<1, "smus">;
3342
3343 //===----------------------------------------------------------------------===//
3344 //  Misc. Arithmetic Instructions.
3345 //
3346
3347 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3348               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3349               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3350
3351 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3352               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3353               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3354            Requires<[IsARM, HasV6T2]>;
3355
3356 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3357               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3358               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3359
3360 let AddedComplexity = 5 in
3361 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3362                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3363                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3364                Requires<[IsARM, HasV6]>;
3365
3366 let AddedComplexity = 5 in
3367 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3368                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3369                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3370                Requires<[IsARM, HasV6]>;
3371
3372 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3373                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3374                (REVSH GPR:$Rm)>;
3375
3376 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3377                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3378                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3379                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3380                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3381                                        0xFFFF0000)))]>,
3382                Requires<[IsARM, HasV6]>;
3383
3384 // Alternate cases for PKHBT where identities eliminate some nodes.
3385 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3386                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3387 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3388                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3389
3390 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3391 // will match the pattern below.
3392 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3393                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3394                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3395                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3396                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3397                                        0xFFFF)))]>,
3398                Requires<[IsARM, HasV6]>;
3399
3400 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3401 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3402 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3403                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3404 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3405                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3406                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3407
3408 //===----------------------------------------------------------------------===//
3409 //  Comparison Instructions...
3410 //
3411
3412 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3413                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3414                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3415
3416 // ARMcmpZ can re-use the above instruction definitions.
3417 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3418              (CMPri   GPR:$src, so_imm:$imm)>;
3419 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3420              (CMPrr   GPR:$src, GPR:$rhs)>;
3421 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3422              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3423 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3424              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3425
3426 // FIXME: We have to be careful when using the CMN instruction and comparison
3427 // with 0. One would expect these two pieces of code should give identical
3428 // results:
3429 //
3430 //   rsbs r1, r1, 0
3431 //   cmp  r0, r1
3432 //   mov  r0, #0
3433 //   it   ls
3434 //   mov  r0, #1
3435 //
3436 // and:
3437 //
3438 //   cmn  r0, r1
3439 //   mov  r0, #0
3440 //   it   ls
3441 //   mov  r0, #1
3442 //
3443 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3444 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3445 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3446 // value of r0 and the carry bit (because the "carry bit" parameter to
3447 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3448 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3449 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3450 // parameter to AddWithCarry is defined as 0).
3451 //
3452 // When x is 0 and unsigned:
3453 //
3454 //    x = 0
3455 //   ~x = 0xFFFF FFFF
3456 //   ~x + 1 = 0x1 0000 0000
3457 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3458 //
3459 // Therefore, we should disable CMN when comparing against zero, until we can
3460 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3461 // when it's a comparison which doesn't look at the 'carry' flag).
3462 //
3463 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3464 //
3465 // This is related to <rdar://problem/7569620>.
3466 //
3467 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3468 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3469
3470 // Note that TST/TEQ don't set all the same flags that CMP does!
3471 defm TST  : AI1_cmp_irs<0b1000, "tst",
3472                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3473                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3474 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3475                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3476                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3477
3478 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3479                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3480                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3481
3482 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3483 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3484
3485 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3486              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3487
3488 // Pseudo i64 compares for some floating point compares.
3489 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3490     Defs = [CPSR] in {
3491 def BCCi64 : PseudoInst<(outs),
3492     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3493      IIC_Br,
3494     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3495
3496 def BCCZi64 : PseudoInst<(outs),
3497      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3498     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3499 } // usesCustomInserter
3500
3501
3502 // Conditional moves
3503 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3504 // a two-value operand where a dag node expects two operands. :(
3505 let neverHasSideEffects = 1 in {
3506 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3507                            4, IIC_iCMOVr,
3508   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3509       RegConstraint<"$false = $Rd">;
3510 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3511                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3512                            4, IIC_iCMOVsr,
3513   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3514       RegConstraint<"$false = $Rd">;
3515 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3516                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3517                            4, IIC_iCMOVsr,
3518   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3519       RegConstraint<"$false = $Rd">;
3520
3521
3522 let isMoveImm = 1 in
3523 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3524                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3525                              4, IIC_iMOVi,
3526                              []>,
3527       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3528
3529 let isMoveImm = 1 in
3530 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3531                            (ins GPR:$false, so_imm:$imm, pred:$p),
3532                            4, IIC_iCMOVi,
3533    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3534       RegConstraint<"$false = $Rd">;
3535
3536 // Two instruction predicate mov immediate.
3537 let isMoveImm = 1 in
3538 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3539                                 (ins GPR:$false, i32imm:$src, pred:$p),
3540                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3541
3542 let isMoveImm = 1 in
3543 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3544                            (ins GPR:$false, so_imm:$imm, pred:$p),
3545                            4, IIC_iCMOVi,
3546  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3547                 RegConstraint<"$false = $Rd">;
3548 } // neverHasSideEffects
3549
3550 //===----------------------------------------------------------------------===//
3551 // Atomic operations intrinsics
3552 //
3553
3554 def MemBarrierOptOperand : AsmOperandClass {
3555   let Name = "MemBarrierOpt";
3556   let ParserMethod = "parseMemBarrierOptOperand";
3557 }
3558 def memb_opt : Operand<i32> {
3559   let PrintMethod = "printMemBOption";
3560   let ParserMatchClass = MemBarrierOptOperand;
3561 }
3562
3563 // memory barriers protect the atomic sequences
3564 let hasSideEffects = 1 in {
3565 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3566                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3567                 Requires<[IsARM, HasDB]> {
3568   bits<4> opt;
3569   let Inst{31-4} = 0xf57ff05;
3570   let Inst{3-0} = opt;
3571 }
3572 }
3573
3574 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3575                 "dsb", "\t$opt", []>,
3576                 Requires<[IsARM, HasDB]> {
3577   bits<4> opt;
3578   let Inst{31-4} = 0xf57ff04;
3579   let Inst{3-0} = opt;
3580 }
3581
3582 // ISB has only full system option
3583 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3584                 "isb", "\t$opt", []>,
3585                 Requires<[IsARM, HasDB]> {
3586   bits<4> opt;
3587   let Inst{31-4} = 0xf57ff06;
3588   let Inst{3-0} = opt;
3589 }
3590
3591 let usesCustomInserter = 1 in {
3592   let Uses = [CPSR] in {
3593     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3594       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3595       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3596     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3597       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3598       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3599     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3600       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3601       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3602     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3603       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3604       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3605     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3606       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3607       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3608     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3609       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3610       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3611     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3612       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3613       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3614     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3615       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3616       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3617     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3618       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3619       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3620     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3621       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3622       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3623     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3624       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3625       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3626     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3627       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3628       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3629     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3630       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3631       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3632     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3633       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3634       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3635     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3636       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3637       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3638     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3639       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3640       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3641     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3642       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3643       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3644     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3645       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3646       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3647     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3648       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3649       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3650     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3651       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3652       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3653     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3654       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3655       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3656     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3657       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3658       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3659     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3660       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3661       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3662     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3663       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3664       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3665     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3666       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3667       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3668     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3669       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3670       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3671     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3672       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3673       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3674     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3675       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3676       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3677     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3678       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3679       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3680     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3681       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3682       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3683
3684     def ATOMIC_SWAP_I8 : PseudoInst<
3685       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3686       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3687     def ATOMIC_SWAP_I16 : PseudoInst<
3688       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3689       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3690     def ATOMIC_SWAP_I32 : PseudoInst<
3691       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3692       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3693
3694     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3695       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3696       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3697     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3698       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3699       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3700     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3701       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3702       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3703 }
3704 }
3705
3706 let mayLoad = 1 in {
3707 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3708                     "ldrexb", "\t$Rt, $addr", []>;
3709 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3710                     "ldrexh", "\t$Rt, $addr", []>;
3711 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3712                     "ldrex", "\t$Rt, $addr", []>;
3713 let hasExtraDefRegAllocReq = 1 in
3714   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3715                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3716 }
3717
3718 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3719 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3720                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3721 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3722                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3723 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3724                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3725 }
3726
3727 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3728 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3729                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3730                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3731
3732 // Clear-Exclusive is for disassembly only.
3733 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3734                 [/* For disassembly only; pattern left blank */]>,
3735             Requires<[IsARM, HasV7]>  {
3736   let Inst{31-0} = 0b11110101011111111111000000011111;
3737 }
3738
3739 // SWP/SWPB are deprecated in V6/V7.
3740 let mayLoad = 1, mayStore = 1 in {
3741 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swp", []>;
3742 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addrmode7:$addr), "swpb", []>;
3743 }
3744
3745 //===----------------------------------------------------------------------===//
3746 // Coprocessor Instructions.
3747 //
3748
3749 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3750             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3751             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3752             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3753                           imm:$CRm, imm:$opc2)]> {
3754   bits<4> opc1;
3755   bits<4> CRn;
3756   bits<4> CRd;
3757   bits<4> cop;
3758   bits<3> opc2;
3759   bits<4> CRm;
3760
3761   let Inst{3-0}   = CRm;
3762   let Inst{4}     = 0;
3763   let Inst{7-5}   = opc2;
3764   let Inst{11-8}  = cop;
3765   let Inst{15-12} = CRd;
3766   let Inst{19-16} = CRn;
3767   let Inst{23-20} = opc1;
3768 }
3769
3770 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3771                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3772                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3773                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3774                               imm:$CRm, imm:$opc2)]> {
3775   let Inst{31-28} = 0b1111;
3776   bits<4> opc1;
3777   bits<4> CRn;
3778   bits<4> CRd;
3779   bits<4> cop;
3780   bits<3> opc2;
3781   bits<4> CRm;
3782
3783   let Inst{3-0}   = CRm;
3784   let Inst{4}     = 0;
3785   let Inst{7-5}   = opc2;
3786   let Inst{11-8}  = cop;
3787   let Inst{15-12} = CRd;
3788   let Inst{19-16} = CRn;
3789   let Inst{23-20} = opc1;
3790 }
3791
3792 class ACI<dag oops, dag iops, string opc, string asm,
3793           IndexMode im = IndexModeNone>
3794   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3795          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3796   let Inst{27-25} = 0b110;
3797 }
3798
3799 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3800
3801   def _OFFSET : ACI<(outs),
3802       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3803       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3804     let Inst{31-28} = op31_28;
3805     let Inst{24} = 1; // P = 1
3806     let Inst{21} = 0; // W = 0
3807     let Inst{22} = 0; // D = 0
3808     let Inst{20} = load;
3809   }
3810
3811   def _PRE : ACI<(outs),
3812       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3813       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3814     let Inst{31-28} = op31_28;
3815     let Inst{24} = 1; // P = 1
3816     let Inst{21} = 1; // W = 1
3817     let Inst{22} = 0; // D = 0
3818     let Inst{20} = load;
3819   }
3820
3821   def _POST : ACI<(outs),
3822       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3823       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3824     let Inst{31-28} = op31_28;
3825     let Inst{24} = 0; // P = 0
3826     let Inst{21} = 1; // W = 1
3827     let Inst{22} = 0; // D = 0
3828     let Inst{20} = load;
3829   }
3830
3831   def _OPTION : ACI<(outs),
3832       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3833             ops),
3834       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3835     let Inst{31-28} = op31_28;
3836     let Inst{24} = 0; // P = 0
3837     let Inst{23} = 1; // U = 1
3838     let Inst{21} = 0; // W = 0
3839     let Inst{22} = 0; // D = 0
3840     let Inst{20} = load;
3841   }
3842
3843   def L_OFFSET : ACI<(outs),
3844       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3845       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3846     let Inst{31-28} = op31_28;
3847     let Inst{24} = 1; // P = 1
3848     let Inst{21} = 0; // W = 0
3849     let Inst{22} = 1; // D = 1
3850     let Inst{20} = load;
3851   }
3852
3853   def L_PRE : ACI<(outs),
3854       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3855       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3856       IndexModePre> {
3857     let Inst{31-28} = op31_28;
3858     let Inst{24} = 1; // P = 1
3859     let Inst{21} = 1; // W = 1
3860     let Inst{22} = 1; // D = 1
3861     let Inst{20} = load;
3862   }
3863
3864   def L_POST : ACI<(outs),
3865       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3866       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3867       IndexModePost> {
3868     let Inst{31-28} = op31_28;
3869     let Inst{24} = 0; // P = 0
3870     let Inst{21} = 1; // W = 1
3871     let Inst{22} = 1; // D = 1
3872     let Inst{20} = load;
3873   }
3874
3875   def L_OPTION : ACI<(outs),
3876       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3877             ops),
3878       !strconcat(!strconcat(opc, "l"), cond),
3879       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3880     let Inst{31-28} = op31_28;
3881     let Inst{24} = 0; // P = 0
3882     let Inst{23} = 1; // U = 1
3883     let Inst{21} = 0; // W = 0
3884     let Inst{22} = 1; // D = 1
3885     let Inst{20} = load;
3886   }
3887 }
3888
3889 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3890 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3891 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3892 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3893
3894 //===----------------------------------------------------------------------===//
3895 // Move between coprocessor and ARM core register -- for disassembly only
3896 //
3897
3898 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3899                 list<dag> pattern>
3900   : ABI<0b1110, oops, iops, NoItinerary, opc,
3901         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3902   let Inst{20} = direction;
3903   let Inst{4} = 1;
3904
3905   bits<4> Rt;
3906   bits<4> cop;
3907   bits<3> opc1;
3908   bits<3> opc2;
3909   bits<4> CRm;
3910   bits<4> CRn;
3911
3912   let Inst{15-12} = Rt;
3913   let Inst{11-8}  = cop;
3914   let Inst{23-21} = opc1;
3915   let Inst{7-5}   = opc2;
3916   let Inst{3-0}   = CRm;
3917   let Inst{19-16} = CRn;
3918 }
3919
3920 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3921                     (outs),
3922                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3923                          c_imm:$CRm, imm0_7:$opc2),
3924                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3925                                   imm:$CRm, imm:$opc2)]>;
3926 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3927                     (outs GPR:$Rt),
3928                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3929                          imm0_7:$opc2), []>;
3930
3931 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3932              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3933
3934 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3935                  list<dag> pattern>
3936   : ABXI<0b1110, oops, iops, NoItinerary,
3937          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3938   let Inst{31-28} = 0b1111;
3939   let Inst{20} = direction;
3940   let Inst{4} = 1;
3941
3942   bits<4> Rt;
3943   bits<4> cop;
3944   bits<3> opc1;
3945   bits<3> opc2;
3946   bits<4> CRm;
3947   bits<4> CRn;
3948
3949   let Inst{15-12} = Rt;
3950   let Inst{11-8}  = cop;
3951   let Inst{23-21} = opc1;
3952   let Inst{7-5}   = opc2;
3953   let Inst{3-0}   = CRm;
3954   let Inst{19-16} = CRn;
3955 }
3956
3957 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3958                       (outs),
3959                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3960                            c_imm:$CRm, imm0_7:$opc2),
3961                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3962                                      imm:$CRm, imm:$opc2)]>;
3963 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3964                       (outs GPR:$Rt),
3965                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3966                            imm0_7:$opc2), []>;
3967
3968 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3969                               imm:$CRm, imm:$opc2),
3970                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3971
3972 class MovRRCopro<string opc, bit direction,
3973                  list<dag> pattern = [/* For disassembly only */]>
3974   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3975         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3976         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3977   let Inst{23-21} = 0b010;
3978   let Inst{20} = direction;
3979
3980   bits<4> Rt;
3981   bits<4> Rt2;
3982   bits<4> cop;
3983   bits<4> opc1;
3984   bits<4> CRm;
3985
3986   let Inst{15-12} = Rt;
3987   let Inst{19-16} = Rt2;
3988   let Inst{11-8}  = cop;
3989   let Inst{7-4}   = opc1;
3990   let Inst{3-0}   = CRm;
3991 }
3992
3993 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3994                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3995                                      imm:$CRm)]>;
3996 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3997
3998 class MovRRCopro2<string opc, bit direction,
3999                   list<dag> pattern = [/* For disassembly only */]>
4000   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4001          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4002          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4003   let Inst{31-28} = 0b1111;
4004   let Inst{23-21} = 0b010;
4005   let Inst{20} = direction;
4006
4007   bits<4> Rt;
4008   bits<4> Rt2;
4009   bits<4> cop;
4010   bits<4> opc1;
4011   bits<4> CRm;
4012
4013   let Inst{15-12} = Rt;
4014   let Inst{19-16} = Rt2;
4015   let Inst{11-8}  = cop;
4016   let Inst{7-4}   = opc1;
4017   let Inst{3-0}   = CRm;
4018 }
4019
4020 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4021                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4022                                         imm:$CRm)]>;
4023 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4024
4025 //===----------------------------------------------------------------------===//
4026 // Move between special register and ARM core register
4027 //
4028
4029 // Move to ARM core register from Special Register
4030 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4031               "mrs", "\t$Rd, apsr", []> {
4032   bits<4> Rd;
4033   let Inst{23-16} = 0b00001111;
4034   let Inst{15-12} = Rd;
4035   let Inst{7-4} = 0b0000;
4036 }
4037
4038 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4039
4040 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4041                  "mrs", "\t$Rd, spsr", []> {
4042   bits<4> Rd;
4043   let Inst{23-16} = 0b01001111;
4044   let Inst{15-12} = Rd;
4045   let Inst{7-4} = 0b0000;
4046 }
4047
4048 // Move from ARM core register to Special Register
4049 //
4050 // No need to have both system and application versions, the encodings are the
4051 // same and the assembly parser has no way to distinguish between them. The mask
4052 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4053 // the mask with the fields to be accessed in the special register.
4054 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4055               "msr", "\t$mask, $Rn", []> {
4056   bits<5> mask;
4057   bits<4> Rn;
4058
4059   let Inst{23} = 0;
4060   let Inst{22} = mask{4}; // R bit
4061   let Inst{21-20} = 0b10;
4062   let Inst{19-16} = mask{3-0};
4063   let Inst{15-12} = 0b1111;
4064   let Inst{11-4} = 0b00000000;
4065   let Inst{3-0} = Rn;
4066 }
4067
4068 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4069                "msr", "\t$mask, $a", []> {
4070   bits<5> mask;
4071   bits<12> a;
4072
4073   let Inst{23} = 0;
4074   let Inst{22} = mask{4}; // R bit
4075   let Inst{21-20} = 0b10;
4076   let Inst{19-16} = mask{3-0};
4077   let Inst{15-12} = 0b1111;
4078   let Inst{11-0} = a;
4079 }
4080
4081 //===----------------------------------------------------------------------===//
4082 // TLS Instructions
4083 //
4084
4085 // __aeabi_read_tp preserves the registers r1-r3.
4086 // This is a pseudo inst so that we can get the encoding right,
4087 // complete with fixup for the aeabi_read_tp function.
4088 let isCall = 1,
4089   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4090   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4091                [(set R0, ARMthread_pointer)]>;
4092 }
4093
4094 //===----------------------------------------------------------------------===//
4095 // SJLJ Exception handling intrinsics
4096 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4097 //   address and save #0 in R0 for the non-longjmp case.
4098 //   Since by its nature we may be coming from some other function to get
4099 //   here, and we're using the stack frame for the containing function to
4100 //   save/restore registers, we can't keep anything live in regs across
4101 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4102 //   when we get here from a longjmp(). We force everything out of registers
4103 //   except for our own input by listing the relevant registers in Defs. By
4104 //   doing so, we also cause the prologue/epilogue code to actively preserve
4105 //   all of the callee-saved resgisters, which is exactly what we want.
4106 //   A constant value is passed in $val, and we use the location as a scratch.
4107 //
4108 // These are pseudo-instructions and are lowered to individual MC-insts, so
4109 // no encoding information is necessary.
4110 let Defs =
4111   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4112     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4113   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4114                                NoItinerary,
4115                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4116                            Requires<[IsARM, HasVFP2]>;
4117 }
4118
4119 let Defs =
4120   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4121   hasSideEffects = 1, isBarrier = 1 in {
4122   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4123                                    NoItinerary,
4124                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4125                                 Requires<[IsARM, NoVFP]>;
4126 }
4127
4128 // FIXME: Non-Darwin version(s)
4129 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4130     Defs = [ R7, LR, SP ] in {
4131 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4132                              NoItinerary,
4133                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4134                                 Requires<[IsARM, IsDarwin]>;
4135 }
4136
4137 // eh.sjlj.dispatchsetup pseudo-instruction.
4138 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4139 // handled when the pseudo is expanded (which happens before any passes
4140 // that need the instruction size).
4141 let isBarrier = 1, hasSideEffects = 1 in
4142 def Int_eh_sjlj_dispatchsetup :
4143  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4144             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4145               Requires<[IsDarwin]>;
4146
4147 //===----------------------------------------------------------------------===//
4148 // Non-Instruction Patterns
4149 //
4150
4151 // ARMv4 indirect branch using (MOVr PC, dst)
4152 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4153   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4154                     4, IIC_Br, [(brind GPR:$dst)],
4155                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4156                   Requires<[IsARM, NoV4T]>;
4157
4158 // Large immediate handling.
4159
4160 // 32-bit immediate using two piece so_imms or movw + movt.
4161 // This is a single pseudo instruction, the benefit is that it can be remat'd
4162 // as a single unit instead of having to handle reg inputs.
4163 // FIXME: Remove this when we can do generalized remat.
4164 let isReMaterializable = 1, isMoveImm = 1 in
4165 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4166                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4167                            Requires<[IsARM]>;
4168
4169 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4170 // It also makes it possible to rematerialize the instructions.
4171 // FIXME: Remove this when we can do generalized remat and when machine licm
4172 // can properly the instructions.
4173 let isReMaterializable = 1 in {
4174 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4175                               IIC_iMOVix2addpc,
4176                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4177                         Requires<[IsARM, UseMovt]>;
4178
4179 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4180                              IIC_iMOVix2,
4181                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4182                         Requires<[IsARM, UseMovt]>;
4183
4184 let AddedComplexity = 10 in
4185 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4186                                 IIC_iMOVix2ld,
4187                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4188                     Requires<[IsARM, UseMovt]>;
4189 } // isReMaterializable
4190
4191 // ConstantPool, GlobalAddress, and JumpTable
4192 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4193             Requires<[IsARM, DontUseMovt]>;
4194 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4195 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4196             Requires<[IsARM, UseMovt]>;
4197 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4198              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4199
4200 // TODO: add,sub,and, 3-instr forms?
4201
4202 // Tail calls
4203 def : ARMPat<(ARMtcret tcGPR:$dst),
4204           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4205
4206 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4207           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4208
4209 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4210           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4211
4212 def : ARMPat<(ARMtcret tcGPR:$dst),
4213           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4214
4215 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4216           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4217
4218 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4219           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4220
4221 // Direct calls
4222 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4223       Requires<[IsARM, IsNotDarwin]>;
4224 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4225       Requires<[IsARM, IsDarwin]>;
4226
4227 // zextload i1 -> zextload i8
4228 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4229 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4230
4231 // extload -> zextload
4232 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4233 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4234 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4235 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4236
4237 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4238
4239 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4240 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4241
4242 // smul* and smla*
4243 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4244                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4245                  (SMULBB GPR:$a, GPR:$b)>;
4246 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4247                  (SMULBB GPR:$a, GPR:$b)>;
4248 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4249                       (sra GPR:$b, (i32 16))),
4250                  (SMULBT GPR:$a, GPR:$b)>;
4251 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4252                  (SMULBT GPR:$a, GPR:$b)>;
4253 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4254                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4255                  (SMULTB GPR:$a, GPR:$b)>;
4256 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4257                 (SMULTB GPR:$a, GPR:$b)>;
4258 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4259                       (i32 16)),
4260                  (SMULWB GPR:$a, GPR:$b)>;
4261 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4262                  (SMULWB GPR:$a, GPR:$b)>;
4263
4264 def : ARMV5TEPat<(add GPR:$acc,
4265                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4266                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4267                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4268 def : ARMV5TEPat<(add GPR:$acc,
4269                       (mul sext_16_node:$a, sext_16_node:$b)),
4270                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4271 def : ARMV5TEPat<(add GPR:$acc,
4272                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4273                            (sra GPR:$b, (i32 16)))),
4274                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4275 def : ARMV5TEPat<(add GPR:$acc,
4276                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4277                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4278 def : ARMV5TEPat<(add GPR:$acc,
4279                       (mul (sra GPR:$a, (i32 16)),
4280                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4281                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4282 def : ARMV5TEPat<(add GPR:$acc,
4283                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4284                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4285 def : ARMV5TEPat<(add GPR:$acc,
4286                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4287                            (i32 16))),
4288                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4289 def : ARMV5TEPat<(add GPR:$acc,
4290                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4291                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4292
4293
4294 // Pre-v7 uses MCR for synchronization barriers.
4295 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4296          Requires<[IsARM, HasV6]>;
4297
4298 // SXT/UXT with no rotate
4299 let AddedComplexity = 16 in {
4300 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4301 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4302 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4303 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4304                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4305 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4306                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4307 }
4308
4309 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4310 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4311
4312 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4313                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4314 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4315                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4316
4317 //===----------------------------------------------------------------------===//
4318 // Thumb Support
4319 //
4320
4321 include "ARMInstrThumb.td"
4322
4323 //===----------------------------------------------------------------------===//
4324 // Thumb2 Support
4325 //
4326
4327 include "ARMInstrThumb2.td"
4328
4329 //===----------------------------------------------------------------------===//
4330 // Floating Point Support
4331 //
4332
4333 include "ARMInstrVFP.td"
4334
4335 //===----------------------------------------------------------------------===//
4336 // Advanced SIMD (NEON) Support
4337 //
4338
4339 include "ARMInstrNEON.td"
4340
4341 //===----------------------------------------------------------------------===//
4342 // Assembler aliases
4343 //
4344
4345 // Memory barriers
4346 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4347 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4348 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4349
4350 // System instructions
4351 def : MnemonicAlias<"swi", "svc">;
4352
4353 // Load / Store Multiple
4354 def : MnemonicAlias<"ldmfd", "ldm">;
4355 def : MnemonicAlias<"ldmia", "ldm">;
4356 def : MnemonicAlias<"stmfd", "stmdb">;
4357 def : MnemonicAlias<"stmia", "stm">;
4358 def : MnemonicAlias<"stmea", "stm">;
4359
4360 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4361 // shift amount is zero (i.e., unspecified).
4362 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4363                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4364 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4365                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4366
4367 // PUSH/POP aliases for STM/LDM
4368 def : InstAlias<"push${p} $regs",
4369                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4370 def : InstAlias<"pop${p} $regs",
4371                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4372
4373 // RSB two-operand forms (optional explicit destination operand)
4374 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4375                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4376          Requires<[IsARM]>;
4377 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4378                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4379          Requires<[IsARM]>;
4380 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4381                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4382                         cc_out:$s)>, Requires<[IsARM]>;
4383 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4384                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4385                         cc_out:$s)>, Requires<[IsARM]>;
4386 // RSC two-operand forms (optional explicit destination operand)
4387 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4388                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4389          Requires<[IsARM]>;
4390 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4391                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4392          Requires<[IsARM]>;
4393 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4394                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4395                         cc_out:$s)>, Requires<[IsARM]>;
4396 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4397                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4398                         cc_out:$s)>, Requires<[IsARM]>;
4399
4400 // SSAT/USAT optional shift operand.
4401 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4402                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4403 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4404                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4405
4406
4407 // Extend instruction optional rotate operand.
4408 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4409                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4410 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4411                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4412 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4413                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4414 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4415 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4416 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4417
4418 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4419                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4420 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4421                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4422 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4423                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4424 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4425 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4426 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;