lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                                  SDTCisInt<2>]>;
  49
  50 def SDT_ARMMEMBARRIERV7  : SDTypeProfile<0, 0, []>;
  51 def SDT_ARMSYNCBARRIERV7 : SDTypeProfile<0, 0, []>;
  52 def SDT_ARMMEMBARRIERV6  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  53 def SDT_ARMSYNCBARRIERV6 : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  54
  55 // Node definitions.
  56 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  57 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  58
  59 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  60                               [SDNPHasChain, SDNPOutFlag]>;
  61 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  62                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  63
  64 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  65                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  66 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  67                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  68 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  69                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  70
  71 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  72                               [SDNPHasChain, SDNPOptInFlag]>;
  73
  74 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  75                               [SDNPInFlag]>;
  76 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  77                               [SDNPInFlag]>;
  78
  79 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  80                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  81
  82 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  83                               [SDNPHasChain]>;
  84 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  85                               [SDNPHasChain]>;
  86
  87 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  88                               [SDNPOutFlag]>;
  89
  90 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  91                               [SDNPOutFlag,SDNPCommutative]>;
  92
  93 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  94
  95 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  96 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  97 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  98
  99 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 100 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
 101
 102 def ARMMemBarrierV7  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV7,
 103                               [SDNPHasChain]>;
 104 def ARMSyncBarrierV7 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV7,
 105                               [SDNPHasChain]>;
 106 def ARMMemBarrierV6  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV6,
 107                               [SDNPHasChain]>;
 108 def ARMSyncBarrierV6 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV6,
 109                               [SDNPHasChain]>;
 110
 111 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 112
 113 //===----------------------------------------------------------------------===//
 114 // ARM Instruction Predicate Definitions.
 115 //
 116 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 117 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 118 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 119 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 120 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 121 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 122 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 123 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 124 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 125 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 126 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 127 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 128 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 129 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 130 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 131 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 132 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 133 def CarryDefIsUnused : Predicate<"!N->hasAnyUseOfValue(1)">;
 134 def CarryDefIsUsed   : Predicate<"N->hasAnyUseOfValue(1)">;
 135
 136 // FIXME: Eventually this will be just "hasV6T2Ops".
 137 def UseMovt   : Predicate<"Subtarget->useMovt()">;
 138 def DontUseMovt : Predicate<"!Subtarget->useMovt()">;
 139
 140 //===----------------------------------------------------------------------===//
 141 // ARM Flag Definitions.
 142
 143 class RegConstraint<string C> {
 144   string Constraints = C;
 145 }
 146
 147 //===----------------------------------------------------------------------===//
 148 //  ARM specific transformation functions and pattern fragments.
 149 //
 150
 151 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 152 // so_imm_neg def below.
 153 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 154   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 155 }]>;
 156
 157 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 158 // so_imm_not def below.
 159 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 160   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 161 }]>;
 162
 163 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 164 def rot_imm : PatLeaf<(i32 imm), [{
 165   int32_t v = (int32_t)N->getZExtValue();
 166   return v == 8 || v == 16 || v == 24;
 167 }]>;
 168
 169 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 170 def imm1_15 : PatLeaf<(i32 imm), [{
 171   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 172 }]>;
 173
 174 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 175 def imm16_31 : PatLeaf<(i32 imm), [{
 176   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 177 }]>;
 178
 179 def so_imm_neg :
 180   PatLeaf<(imm), [{
 181     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 182   }], so_imm_neg_XFORM>;
 183
 184 def so_imm_not :
 185   PatLeaf<(imm), [{
 186     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 187   }], so_imm_not_XFORM>;
 188
 189 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 190 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 191   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 192 }]>;
 193
 194 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 195 /// e.g., 0xf000ffff
 196 def bf_inv_mask_imm : Operand<i32>,
 197                       PatLeaf<(imm), [{
 198   uint32_t v = (uint32_t)N->getZExtValue();
 199   if (v == 0xffffffff)
 200     return 0;
 201   // there can be 1's on either or both "outsides", all the "inside"
 202   // bits must be 0's
 203   unsigned int lsb = 0, msb = 31;
 204   while (v & (1 << msb)) --msb;
 205   while (v & (1 << lsb)) ++lsb;
 206   for (unsigned int i = lsb; i <= msb; ++i) {
 207     if (v & (1 << i))
 208       return 0;
 209   }
 210   return 1;
 211 }] > {
 212   let PrintMethod = "printBitfieldInvMaskImmOperand";
 213 }
 214
 215 /// Split a 32-bit immediate into two 16 bit parts.
 216 def lo16 : SDNodeXForm<imm, [{
 217   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 218                                    MVT::i32);
 219 }]>;
 220
 221 def hi16 : SDNodeXForm<imm, [{
 222   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 223 }]>;
 224
 225 def lo16AllZero : PatLeaf<(i32 imm), [{
 226   // Returns true if all low 16-bits are 0.
 227   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 228 }], hi16>;
 229
 230 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 231 /// [0.65535].
 232 def imm0_65535 : PatLeaf<(i32 imm), [{
 233   return (uint32_t)N->getZExtValue() < 65536;
 234 }]>;
 235
 236 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 237 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 238
 239 //===----------------------------------------------------------------------===//
 240 // Operand Definitions.
 241 //
 242
 243 // Branch target.
 244 def brtarget : Operand<OtherVT>;
 245
 246 // A list of registers separated by comma. Used by load/store multiple.
 247 def reglist : Operand<i32> {
 248   let PrintMethod = "printRegisterList";
 249 }
 250
 251 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 252 def cpinst_operand : Operand<i32> {
 253   let PrintMethod = "printCPInstOperand";
 254 }
 255
 256 def jtblock_operand : Operand<i32> {
 257   let PrintMethod = "printJTBlockOperand";
 258 }
 259 def jt2block_operand : Operand<i32> {
 260   let PrintMethod = "printJT2BlockOperand";
 261 }
 262
 263 // Local PC labels.
 264 def pclabel : Operand<i32> {
 265   let PrintMethod = "printPCLabel";
 266 }
 267
 268 // shifter_operand operands: so_reg and so_imm.
 269 def so_reg : Operand<i32>,    // reg reg imm
 270             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 271                             [shl,srl,sra,rotr]> {
 272   let PrintMethod = "printSORegOperand";
 273   let MIOperandInfo = (ops GPR, GPR, i32imm);
 274 }
 275
 276 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 277 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 278 // represented in the imm field in the same 12-bit form that they are encoded
 279 // into so_imm instructions: the 8-bit immediate is the least significant bits
 280 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 281 def so_imm : Operand<i32>,
 282              PatLeaf<(imm), [{
 283       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 284     }]> {
 285   let PrintMethod = "printSOImmOperand";
 286 }
 287
 288 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 289 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 290 // get the first/second pieces.
 291 def so_imm2part : Operand<i32>,
 292                   PatLeaf<(imm), [{
 293       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 294     }]> {
 295   let PrintMethod = "printSOImm2PartOperand";
 296 }
 297
 298 def so_imm2part_1 : SDNodeXForm<imm, [{
 299   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 300   return CurDAG->getTargetConstant(V, MVT::i32);
 301 }]>;
 302
 303 def so_imm2part_2 : SDNodeXForm<imm, [{
 304   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 305   return CurDAG->getTargetConstant(V, MVT::i32);
 306 }]>;
 307
 308 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 309       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 310     }]> {
 311   let PrintMethod = "printSOImm2PartOperand";
 312 }
 313
 314 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 315   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 316   return CurDAG->getTargetConstant(V, MVT::i32);
 317 }]>;
 318
 319 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 320   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 321   return CurDAG->getTargetConstant(V, MVT::i32);
 322 }]>;
 323
 324 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 325 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 326   return (int32_t)N->getZExtValue() < 32;
 327 }]>;
 328
 329 // Define ARM specific addressing modes.
 330
 331 // addrmode2 := reg +/- reg shop imm
 332 // addrmode2 := reg +/- imm12
 333 //
 334 def addrmode2 : Operand<i32>,
 335                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 336   let PrintMethod = "printAddrMode2Operand";
 337   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 338 }
 339
 340 def am2offset : Operand<i32>,
 341                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 342   let PrintMethod = "printAddrMode2OffsetOperand";
 343   let MIOperandInfo = (ops GPR, i32imm);
 344 }
 345
 346 // addrmode3 := reg +/- reg
 347 // addrmode3 := reg +/- imm8
 348 //
 349 def addrmode3 : Operand<i32>,
 350                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 351   let PrintMethod = "printAddrMode3Operand";
 352   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 353 }
 354
 355 def am3offset : Operand<i32>,
 356                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 357   let PrintMethod = "printAddrMode3OffsetOperand";
 358   let MIOperandInfo = (ops GPR, i32imm);
 359 }
 360
 361 // addrmode4 := reg, <mode|W>
 362 //
 363 def addrmode4 : Operand<i32>,
 364                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 365   let PrintMethod = "printAddrMode4Operand";
 366   let MIOperandInfo = (ops GPR, i32imm);
 367 }
 368
 369 // addrmode5 := reg +/- imm8*4
 370 //
 371 def addrmode5 : Operand<i32>,
 372                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 373   let PrintMethod = "printAddrMode5Operand";
 374   let MIOperandInfo = (ops GPR, i32imm);
 375 }
 376
 377 // addrmode6 := reg with optional writeback
 378 //
 379 def addrmode6 : Operand<i32>,
 380                 ComplexPattern<i32, 4, "SelectAddrMode6", []> {
 381   let PrintMethod = "printAddrMode6Operand";
 382   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm, i32imm);
 383 }
 384
 385 // addrmodepc := pc + reg
 386 //
 387 def addrmodepc : Operand<i32>,
 388                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 389   let PrintMethod = "printAddrModePCOperand";
 390   let MIOperandInfo = (ops GPR, i32imm);
 391 }
 392
 393 def nohash_imm : Operand<i32> {
 394   let PrintMethod = "printNoHashImmediate";
 395 }
 396
 397 //===----------------------------------------------------------------------===//
 398
 399 include "ARMInstrFormats.td"
 400
 401 //===----------------------------------------------------------------------===//
 402 // Multiclass helpers...
 403 //
 404
 405 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 406 /// binop that produces a value.
 407 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 408                         bit Commutable = 0> {
 409   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 410                IIC_iALUi, opc, "\t$dst, $a, $b",
 411                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 412     let Inst{25} = 1;
 413   }
 414   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 415                IIC_iALUr, opc, "\t$dst, $a, $b",
 416                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 417     let Inst{11-4} = 0b00000000;
 418     let Inst{25} = 0;
 419     let isCommutable = Commutable;
 420   }
 421   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 422                IIC_iALUsr, opc, "\t$dst, $a, $b",
 423                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 424     let Inst{25} = 0;
 425   }
 426 }
 427
 428 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 429 /// instruction modifies the CPSR register.
 430 let Defs = [CPSR] in {
 431 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 432                          bit Commutable = 0> {
 433   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 434                IIC_iALUi, opc, "\t$dst, $a, $b",
 435                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 436     let Inst{20} = 1;
 437     let Inst{25} = 1;
 438   }
 439   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 440                IIC_iALUr, opc, "\t$dst, $a, $b",
 441                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 442     let isCommutable = Commutable;
 443     let Inst{11-4} = 0b00000000;
 444     let Inst{20} = 1;
 445     let Inst{25} = 0;
 446   }
 447   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 448                IIC_iALUsr, opc, "\t$dst, $a, $b",
 449                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 450     let Inst{20} = 1;
 451     let Inst{25} = 0;
 452   }
 453 }
 454 }
 455
 456 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 457 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 458 /// a explicit result, only implicitly set CPSR.
 459 let Defs = [CPSR] in {
 460 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 461                        bit Commutable = 0> {
 462   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 463                opc, "\t$a, $b",
 464                [(opnode GPR:$a, so_imm:$b)]> {
 465     let Inst{20} = 1;
 466     let Inst{25} = 1;
 467   }
 468   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 469                opc, "\t$a, $b",
 470                [(opnode GPR:$a, GPR:$b)]> {
 471     let Inst{11-4} = 0b00000000;
 472     let Inst{20} = 1;
 473     let Inst{25} = 0;
 474     let isCommutable = Commutable;
 475   }
 476   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 477                opc, "\t$a, $b",
 478                [(opnode GPR:$a, so_reg:$b)]> {
 479     let Inst{20} = 1;
 480     let Inst{25} = 0;
 481   }
 482 }
 483 }
 484
 485 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 486 /// register and one whose operand is a register rotated by 8/16/24.
 487 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 488 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 489   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 490                  IIC_iUNAr, opc, "\t$dst, $src",
 491                  [(set GPR:$dst, (opnode GPR:$src))]>,
 492               Requires<[IsARM, HasV6]> {
 493     let Inst{11-10} = 0b00;
 494     let Inst{19-16} = 0b1111;
 495   }
 496   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 497                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 498                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 499               Requires<[IsARM, HasV6]> {
 500     let Inst{19-16} = 0b1111;
 501   }
 502 }
 503
 504 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 505 /// register and one whose operand is a register rotated by 8/16/24.
 506 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 507   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 508                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 509                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 510                Requires<[IsARM, HasV6]> {
 511     let Inst{11-10} = 0b00;
 512   }
 513   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 514                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 515                   [(set GPR:$dst, (opnode GPR:$LHS,
 516                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 517                   Requires<[IsARM, HasV6]>;
 518 }
 519
 520 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 521 let Uses = [CPSR] in {
 522 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 523                              bit Commutable = 0> {
 524   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 525                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 526                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 527                Requires<[IsARM, CarryDefIsUnused]> {
 528     let Inst{25} = 1;
 529   }
 530   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 531                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 532                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 533                Requires<[IsARM, CarryDefIsUnused]> {
 534     let isCommutable = Commutable;
 535     let Inst{11-4} = 0b00000000;
 536     let Inst{25} = 0;
 537   }
 538   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 539                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 540                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 541                Requires<[IsARM, CarryDefIsUnused]> {
 542     let Inst{25} = 0;
 543   }
 544 }
 545 // Carry setting variants
 546 let Defs = [CPSR] in {
 547 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 548                              bit Commutable = 0> {
 549   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 550                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 551                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 552                Requires<[IsARM, CarryDefIsUsed]> {
 553     let Defs = [CPSR];
 554     let Inst{20} = 1;
 555     let Inst{25} = 1;
 556   }
 557   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 558                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 559                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 560                Requires<[IsARM, CarryDefIsUsed]> {
 561     let Defs = [CPSR];
 562     let Inst{11-4} = 0b00000000;
 563     let Inst{20} = 1;
 564     let Inst{25} = 0;
 565   }
 566   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 567                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 568                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 569                Requires<[IsARM, CarryDefIsUsed]> {
 570     let Defs = [CPSR];
 571     let Inst{20} = 1;
 572     let Inst{25} = 0;
 573   }
 574 }
 575 }
 576 }
 577
 578 //===----------------------------------------------------------------------===//
 579 // Instructions
 580 //===----------------------------------------------------------------------===//
 581
 582 //===----------------------------------------------------------------------===//
 583 //  Miscellaneous Instructions.
 584 //
 585
 586 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 587 /// the function.  The first operand is the ID# for this instruction, the second
 588 /// is the index into the MachineConstantPool that this is, the third is the
 589 /// size in bytes of this constant pool entry.
 590 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 591 def CONSTPOOL_ENTRY :
 592 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 593                     i32imm:$size), NoItinerary,
 594            "${instid:label} ${cpidx:cpentry}", []>;
 595
 596 let Defs = [SP], Uses = [SP] in {
 597 def ADJCALLSTACKUP :
 598 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 599            "@ ADJCALLSTACKUP $amt1",
 600            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 601
 602 def ADJCALLSTACKDOWN :
 603 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 604            "@ ADJCALLSTACKDOWN $amt",
 605            [(ARMcallseq_start timm:$amt)]>;
 606 }
 607
 608 def NOP : AI<(outs), (ins), Pseudo, NoItinerary, "nop", "",
 609              [/* For disassembly only; pattern left blank */]>,
 610           Requires<[IsARM, HasV6T2]> {
 611   let Inst{27-16} = 0b001100100000;
 612   let Inst{7-0} = 0b00000000;
 613 }
 614
 615 // The i32imm operand $val can be used by a debugger to store more information
 616 // about the breakpoint.
 617 def BKPT : AI<(outs), (ins i32imm:$val), Pseudo, NoItinerary, "bkpt", "\t$val",
 618               [/* For disassembly only; pattern left blank */]>,
 619            Requires<[IsARM]> {
 620   let Inst{27-20} = 0b00010010;
 621   let Inst{7-4} = 0b0111;
 622 }
 623
 624 def DBG : AI<(outs), (ins i32imm:$opt), Pseudo, NoItinerary, "dbg", "\t$opt",
 625              [/* For disassembly only; pattern left blank */]>,
 626           Requires<[IsARM, HasV7]> {
 627   let Inst{27-16} = 0b001100100000;
 628   let Inst{7-4} = 0b1111;
 629 }
 630
 631 // A5.4 Permanently UNDEFINED instructions.
 632 def TRAP : AI<(outs), (ins), Pseudo, NoItinerary, "trap", "",
 633               [/* For disassembly only; pattern left blank */]>,
 634            Requires<[IsARM]> {
 635   let Inst{27-25} = 0b011;
 636   let Inst{24-20} = 0b11111;
 637   let Inst{7-5} = 0b111;
 638   let Inst{4} = 0b1;
 639 }
 640
 641 // Address computation and loads and stores in PIC mode.
 642 let isNotDuplicable = 1 in {
 643 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 644                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 645                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 646
 647 let AddedComplexity = 10 in {
 648 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 649                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 650                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 651
 652 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 653                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrh${p}\t$dst, $addr",
 654                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 655
 656 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 657                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrb${p}\t$dst, $addr",
 658                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 659
 660 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 661                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsh${p}\t$dst, $addr",
 662                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 663
 664 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 665                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsb${p}\t$dst, $addr",
 666                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 667 }
 668 let AddedComplexity = 10 in {
 669 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 670                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 671                [(store GPR:$src, addrmodepc:$addr)]>;
 672
 673 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 674                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrh${p}\t$src, $addr",
 675                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 676
 677 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 678                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrb${p}\t$src, $addr",
 679                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 680 }
 681 } // isNotDuplicable = 1
 682
 683
 684 // LEApcrel - Load a pc-relative address into a register without offending the
 685 // assembler.
 686 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 687                     Pseudo, IIC_iALUi,
 688            !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 689                                  "${:private}PCRELL${:uid}+8))\n"),
 690                       !strconcat("${:private}PCRELL${:uid}:\n\t",
 691                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 692                    []>;
 693
 694 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 695                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 696           Pseudo, IIC_iALUi,
 697    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 698                          "(${label}_${id}-(",
 699                                   "${:private}PCRELL${:uid}+8))\n"),
 700                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 701                                   "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 702                    []> {
 703     let Inst{25} = 1;
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 //  Control Flow Instructions.
 708 //
 709
 710 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 711   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 712                   "bx", "\tlr", [(ARMretflag)]> {
 713   let Inst{3-0}   = 0b1110;
 714   let Inst{7-4}   = 0b0001;
 715   let Inst{19-8}  = 0b111111111111;
 716   let Inst{27-20} = 0b00010010;
 717 }
 718
 719 // Indirect branches
 720 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 721   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 722                   [(brind GPR:$dst)]> {
 723     let Inst{7-4}   = 0b0001;
 724     let Inst{19-8}  = 0b111111111111;
 725     let Inst{27-20} = 0b00010010;
 726     let Inst{31-28} = 0b1110;
 727   }
 728 }
 729
 730 // FIXME: remove when we have a way to marking a MI with these properties.
 731 // FIXME: Should pc be an implicit operand like PICADD, etc?
 732 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 733     hasExtraDefRegAllocReq = 1 in
 734   def LDM_RET : AXI4ld<(outs),
 735                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 736                     LdStMulFrm, IIC_Br, "ldm${addr:submode}${p}\t$addr, $wb",
 737                     []>;
 738
 739 // On non-Darwin platforms R9 is callee-saved.
 740 let isCall = 1,
 741   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 742           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 743           D16, D17, D18, D19, D20, D21, D22, D23,
 744           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 745   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 746                 IIC_Br, "bl\t${func:call}",
 747                 [(ARMcall tglobaladdr:$func)]>,
 748             Requires<[IsARM, IsNotDarwin]> {
 749     let Inst{31-28} = 0b1110;
 750   }
 751
 752   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 753                    IIC_Br, "bl", "\t${func:call}",
 754                    [(ARMcall_pred tglobaladdr:$func)]>,
 755                 Requires<[IsARM, IsNotDarwin]>;
 756
 757   // ARMv5T and above
 758   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 759                 IIC_Br, "blx\t$func",
 760                 [(ARMcall GPR:$func)]>,
 761             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 762     let Inst{7-4}   = 0b0011;
 763     let Inst{19-8}  = 0b111111111111;
 764     let Inst{27-20} = 0b00010010;
 765   }
 766
 767   // ARMv4T
 768   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 769                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 770                   [(ARMcall_nolink GPR:$func)]>,
 771            Requires<[IsARM, IsNotDarwin]> {
 772     let Inst{7-4}   = 0b0001;
 773     let Inst{19-8}  = 0b111111111111;
 774     let Inst{27-20} = 0b00010010;
 775   }
 776 }
 777
 778 // On Darwin R9 is call-clobbered.
 779 let isCall = 1,
 780   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 781           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 782           D16, D17, D18, D19, D20, D21, D22, D23,
 783           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 784   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 785                 IIC_Br, "bl\t${func:call}",
 786                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 787     let Inst{31-28} = 0b1110;
 788   }
 789
 790   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 791                    IIC_Br, "bl", "\t${func:call}",
 792                    [(ARMcall_pred tglobaladdr:$func)]>,
 793                   Requires<[IsARM, IsDarwin]>;
 794
 795   // ARMv5T and above
 796   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 797                 IIC_Br, "blx\t$func",
 798                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 799     let Inst{7-4}   = 0b0011;
 800     let Inst{19-8}  = 0b111111111111;
 801     let Inst{27-20} = 0b00010010;
 802   }
 803
 804   // ARMv4T
 805   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 806                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 807                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 808     let Inst{7-4}   = 0b0001;
 809     let Inst{19-8}  = 0b111111111111;
 810     let Inst{27-20} = 0b00010010;
 811   }
 812 }
 813
 814 let isBranch = 1, isTerminator = 1 in {
 815   // B is "predicable" since it can be xformed into a Bcc.
 816   let isBarrier = 1 in {
 817     let isPredicable = 1 in
 818     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 819                 "b\t$target", [(br bb:$target)]>;
 820
 821   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 822   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 823                     IIC_Br, "mov\tpc, $target \n$jt",
 824                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 825     let Inst{11-4}  = 0b00000000;
 826     let Inst{15-12} = 0b1111;
 827     let Inst{20}    = 0; // S Bit
 828     let Inst{24-21} = 0b1101;
 829     let Inst{27-25} = 0b000;
 830   }
 831   def BR_JTm : JTI<(outs),
 832                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 833                    IIC_Br, "ldr\tpc, $target \n$jt",
 834                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 835                      imm:$id)]> {
 836     let Inst{15-12} = 0b1111;
 837     let Inst{20}    = 1; // L bit
 838     let Inst{21}    = 0; // W bit
 839     let Inst{22}    = 0; // B bit
 840     let Inst{24}    = 1; // P bit
 841     let Inst{27-25} = 0b011;
 842   }
 843   def BR_JTadd : JTI<(outs),
 844                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 845                     IIC_Br, "add\tpc, $target, $idx \n$jt",
 846                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 847                       imm:$id)]> {
 848     let Inst{15-12} = 0b1111;
 849     let Inst{20}    = 0; // S bit
 850     let Inst{24-21} = 0b0100;
 851     let Inst{27-25} = 0b000;
 852   }
 853   } // isNotDuplicable = 1, isIndirectBranch = 1
 854   } // isBarrier = 1
 855
 856   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 857   // a two-value operand where a dag node expects two operands. :(
 858   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 859                IIC_Br, "b", "\t$target",
 860                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 861 }
 862
 863 // Supervisor call (software interrupt) -- for disassembly only
 864 let isCall = 1 in {
 865 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
 866               [/* For disassembly only; pattern left blank */]>;
 867 }
 868
 869 //===----------------------------------------------------------------------===//
 870 //  Load / store Instructions.
 871 //
 872
 873 // Load
 874 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 875 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 876                "ldr", "\t$dst, $addr",
 877                [(set GPR:$dst, (load addrmode2:$addr))]>;
 878
 879 // Special LDR for loads from non-pc-relative constpools.
 880 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
 881     mayHaveSideEffects = 1  in
 882 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 883                  "ldr", "\t$dst, $addr", []>;
 884
 885 // Loads with zero extension
 886 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 887                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
 888                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 889
 890 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 891                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
 892                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 893
 894 // Loads with sign extension
 895 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 896                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
 897                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 898
 899 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 900                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
 901                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 902
 903 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 904 // Load doubleword
 905 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 906                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
 907                  []>, Requires<[IsARM, HasV5TE]>;
 908
 909 // Indexed loads
 910 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 911                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 912                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 913
 914 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 915                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 916                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 917
 918 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 919                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 920                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 921
 922 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 923                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 924                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 925
 926 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 927                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 928                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 929
 930 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 931                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 932                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 933
 934 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 935                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 936                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 937
 938 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 939                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 940                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 941
 942 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 943                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 944                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 945
 946 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 947                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 948                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 949 }
 950
 951 // Store
 952 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 953                "str", "\t$src, $addr",
 954                [(store GPR:$src, addrmode2:$addr)]>;
 955
 956 // Stores with truncate
 957 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
 958                "strh", "\t$src, $addr",
 959                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 960
 961 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 962                "strb", "\t$src, $addr",
 963                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 964
 965 // Store doubleword
 966 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 967 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 968                StMiscFrm, IIC_iStorer,
 969                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
 970
 971 // Indexed stores
 972 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 973                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 974                      StFrm, IIC_iStoreru,
 975                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
 976                     [(set GPR:$base_wb,
 977                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 978
 979 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 980                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 981                      StFrm, IIC_iStoreru,
 982                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
 983                     [(set GPR:$base_wb,
 984                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 985
 986 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 987                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 988                      StMiscFrm, IIC_iStoreru,
 989                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
 990                     [(set GPR:$base_wb,
 991                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 992
 993 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 994                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 995                      StMiscFrm, IIC_iStoreru,
 996                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
 997                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 998                                          GPR:$base, am3offset:$offset))]>;
 999
1000 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1001                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1002                      StFrm, IIC_iStoreru,
1003                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1004                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1005                                          GPR:$base, am2offset:$offset))]>;
1006
1007 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1008                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1009                      StFrm, IIC_iStoreru,
1010                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1011                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1012                                          GPR:$base, am2offset:$offset))]>;
1013
1014 //===----------------------------------------------------------------------===//
1015 //  Load / store multiple Instructions.
1016 //
1017
1018 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1019 def LDM : AXI4ld<(outs),
1020                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1021                LdStMulFrm, IIC_iLoadm, "ldm${addr:submode}${p}\t$addr, $wb",
1022                []>;
1023
1024 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1025 def STM : AXI4st<(outs),
1026                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1027                LdStMulFrm, IIC_iStorem, "stm${addr:submode}${p}\t$addr, $wb",
1028                []>;
1029
1030 //===----------------------------------------------------------------------===//
1031 //  Move Instructions.
1032 //
1033
1034 let neverHasSideEffects = 1 in
1035 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1036                 "mov", "\t$dst, $src", []>, UnaryDP {
1037   let Inst{11-4} = 0b00000000;
1038   let Inst{25} = 0;
1039 }
1040
1041 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
1042                 DPSoRegFrm, IIC_iMOVsr,
1043                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
1044   let Inst{25} = 0;
1045 }
1046
1047 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1048 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
1049                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
1050   let Inst{25} = 1;
1051 }
1052
1053 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1054 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
1055                  DPFrm, IIC_iMOVi,
1056                  "movw", "\t$dst, $src",
1057                  [(set GPR:$dst, imm0_65535:$src)]>,
1058                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1059   let Inst{20} = 0;
1060   let Inst{25} = 1;
1061 }
1062
1063 let Constraints = "$src = $dst" in
1064 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
1065                   DPFrm, IIC_iMOVi,
1066                   "movt", "\t$dst, $imm",
1067                   [(set GPR:$dst,
1068                         (or (and GPR:$src, 0xffff),
1069                             lo16AllZero:$imm))]>, UnaryDP,
1070                   Requires<[IsARM, HasV6T2]> {
1071   let Inst{20} = 0;
1072   let Inst{25} = 1;
1073 }
1074
1075 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1076       Requires<[IsARM, HasV6T2]>;
1077
1078 let Uses = [CPSR] in
1079 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1080                  "mov", "\t$dst, $src, rrx",
1081                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1082
1083 // These aren't really mov instructions, but we have to define them this way
1084 // due to flag operands.
1085
1086 let Defs = [CPSR] in {
1087 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1088                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1089                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1090 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1091                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1092                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1093 }
1094
1095 //===----------------------------------------------------------------------===//
1096 //  Extend Instructions.
1097 //
1098
1099 // Sign extenders
1100
1101 defm SXTB  : AI_unary_rrot<0b01101010,
1102                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1103 defm SXTH  : AI_unary_rrot<0b01101011,
1104                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1105
1106 defm SXTAB : AI_bin_rrot<0b01101010,
1107                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1108 defm SXTAH : AI_bin_rrot<0b01101011,
1109                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1110
1111 // TODO: SXT(A){B|H}16
1112
1113 // Zero extenders
1114
1115 let AddedComplexity = 16 in {
1116 defm UXTB   : AI_unary_rrot<0b01101110,
1117                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1118 defm UXTH   : AI_unary_rrot<0b01101111,
1119                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1120 defm UXTB16 : AI_unary_rrot<0b01101100,
1121                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1122
1123 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1124                (UXTB16r_rot GPR:$Src, 24)>;
1125 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1126                (UXTB16r_rot GPR:$Src, 8)>;
1127
1128 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1129                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1130 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1131                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1132 }
1133
1134 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1135 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1136
1137 // TODO: UXT(A){B|H}16
1138
1139 def SBFX  : I<(outs GPR:$dst),
1140               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1141                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1142                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1143                Requires<[IsARM, HasV6T2]> {
1144   let Inst{27-21} = 0b0111101;
1145   let Inst{6-4}   = 0b101;
1146 }
1147
1148 def UBFX  : I<(outs GPR:$dst),
1149               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1150                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1151                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1152                Requires<[IsARM, HasV6T2]> {
1153   let Inst{27-21} = 0b0111111;
1154   let Inst{6-4}   = 0b101;
1155 }
1156
1157 //===----------------------------------------------------------------------===//
1158 //  Arithmetic Instructions.
1159 //
1160
1161 defm ADD  : AsI1_bin_irs<0b0100, "add",
1162                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1163 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1164                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1165
1166 // ADD and SUB with 's' bit set.
1167 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1168                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1169 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1170                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1171
1172 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1173                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1174 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1175                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1176 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1177                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1178 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1179                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1180
1181 // These don't define reg/reg forms, because they are handled above.
1182 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1183                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1184                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1185     let Inst{25} = 1;
1186 }
1187
1188 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1189                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1190                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1191     let Inst{25} = 0;
1192 }
1193
1194 // RSB with 's' bit set.
1195 let Defs = [CPSR] in {
1196 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1197                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1198                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1199     let Inst{20} = 1;
1200     let Inst{25} = 1;
1201 }
1202 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1203                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1204                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1205     let Inst{20} = 1;
1206     let Inst{25} = 0;
1207 }
1208 }
1209
1210 let Uses = [CPSR] in {
1211 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1212                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1213                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1214                  Requires<[IsARM, CarryDefIsUnused]> {
1215     let Inst{25} = 1;
1216 }
1217 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1218                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1219                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1220                  Requires<[IsARM, CarryDefIsUnused]> {
1221     let Inst{25} = 0;
1222 }
1223 }
1224
1225 // FIXME: Allow these to be predicated.
1226 let Defs = [CPSR], Uses = [CPSR] in {
1227 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1228                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1229                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1230                   Requires<[IsARM, CarryDefIsUnused]> {
1231     let Inst{20} = 1;
1232     let Inst{25} = 1;
1233 }
1234 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1235                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1236                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1237                   Requires<[IsARM, CarryDefIsUnused]> {
1238     let Inst{20} = 1;
1239     let Inst{25} = 0;
1240 }
1241 }
1242
1243 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1244 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1245              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1246
1247 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1248 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1249 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1250 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1251
1252 // Note: These are implemented in C++ code, because they have to generate
1253 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1254 // cannot produce.
1255 // (mul X, 2^n+1) -> (add (X << n), X)
1256 // (mul X, 2^n-1) -> (rsb X, (X << n))
1257
1258
1259 //===----------------------------------------------------------------------===//
1260 //  Bitwise Instructions.
1261 //
1262
1263 defm AND   : AsI1_bin_irs<0b0000, "and",
1264                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1265 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1266                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1267 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1268                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1269 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1270                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1271
1272 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1273                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1274                "bfc", "\t$dst, $imm", "$src = $dst",
1275                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1276                Requires<[IsARM, HasV6T2]> {
1277   let Inst{27-21} = 0b0111110;
1278   let Inst{6-0}   = 0b0011111;
1279 }
1280
1281 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1282                   "mvn", "\t$dst, $src",
1283                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1284   let Inst{25} = 0;
1285   let Inst{11-4} = 0b00000000;
1286 }
1287 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1288                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1289                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP {
1290   let Inst{25} = 0;
1291 }
1292 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1293 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1294                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1295                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1296     let Inst{25} = 1;
1297 }
1298
1299 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1300              (BICri GPR:$src, so_imm_not:$imm)>;
1301
1302 //===----------------------------------------------------------------------===//
1303 //  Multiply Instructions.
1304 //
1305
1306 let isCommutable = 1 in
1307 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1308                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1309                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1310
1311 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1312                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1313                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1314
1315 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1316                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1317                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1318                    Requires<[IsARM, HasV6T2]>;
1319
1320 // Extra precision multiplies with low / high results
1321 let neverHasSideEffects = 1 in {
1322 let isCommutable = 1 in {
1323 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1324                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1325                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1326
1327 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1328                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1329                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1330 }
1331
1332 // Multiply + accumulate
1333 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1334                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1335                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1336
1337 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1338                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1339                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1340
1341 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1342                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1343                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1344                     Requires<[IsARM, HasV6]>;
1345 } // neverHasSideEffects
1346
1347 // Most significant word multiply
1348 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1349                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1350                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1351             Requires<[IsARM, HasV6]> {
1352   let Inst{7-4}   = 0b0001;
1353   let Inst{15-12} = 0b1111;
1354 }
1355
1356 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1357                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1358                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1359             Requires<[IsARM, HasV6]> {
1360   let Inst{7-4}   = 0b0001;
1361 }
1362
1363
1364 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1365                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1366                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1367             Requires<[IsARM, HasV6]> {
1368   let Inst{7-4}   = 0b1101;
1369 }
1370
1371 multiclass AI_smul<string opc, PatFrag opnode> {
1372   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1373               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1374               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1375                                       (sext_inreg GPR:$b, i16)))]>,
1376            Requires<[IsARM, HasV5TE]> {
1377              let Inst{5} = 0;
1378              let Inst{6} = 0;
1379            }
1380
1381   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1382               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1383               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1384                                       (sra GPR:$b, (i32 16))))]>,
1385            Requires<[IsARM, HasV5TE]> {
1386              let Inst{5} = 0;
1387              let Inst{6} = 1;
1388            }
1389
1390   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1391               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1392               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1393                                       (sext_inreg GPR:$b, i16)))]>,
1394            Requires<[IsARM, HasV5TE]> {
1395              let Inst{5} = 1;
1396              let Inst{6} = 0;
1397            }
1398
1399   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1400               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1401               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1402                                       (sra GPR:$b, (i32 16))))]>,
1403             Requires<[IsARM, HasV5TE]> {
1404              let Inst{5} = 1;
1405              let Inst{6} = 1;
1406            }
1407
1408   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1409               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1410               [(set GPR:$dst, (sra (opnode GPR:$a,
1411                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1412            Requires<[IsARM, HasV5TE]> {
1413              let Inst{5} = 1;
1414              let Inst{6} = 0;
1415            }
1416
1417   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1418               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1419               [(set GPR:$dst, (sra (opnode GPR:$a,
1420                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1421             Requires<[IsARM, HasV5TE]> {
1422              let Inst{5} = 1;
1423              let Inst{6} = 1;
1424            }
1425 }
1426
1427
1428 multiclass AI_smla<string opc, PatFrag opnode> {
1429   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1430               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1431               [(set GPR:$dst, (add GPR:$acc,
1432                                (opnode (sext_inreg GPR:$a, i16),
1433                                        (sext_inreg GPR:$b, i16))))]>,
1434            Requires<[IsARM, HasV5TE]> {
1435              let Inst{5} = 0;
1436              let Inst{6} = 0;
1437            }
1438
1439   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1440               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1441               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1442                                                      (sra GPR:$b, (i32 16)))))]>,
1443            Requires<[IsARM, HasV5TE]> {
1444              let Inst{5} = 0;
1445              let Inst{6} = 1;
1446            }
1447
1448   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1449               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1450               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1451                                                  (sext_inreg GPR:$b, i16))))]>,
1452            Requires<[IsARM, HasV5TE]> {
1453              let Inst{5} = 1;
1454              let Inst{6} = 0;
1455            }
1456
1457   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1458               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1459              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1460                                                     (sra GPR:$b, (i32 16)))))]>,
1461             Requires<[IsARM, HasV5TE]> {
1462              let Inst{5} = 1;
1463              let Inst{6} = 1;
1464            }
1465
1466   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1467               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1468               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1469                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1470            Requires<[IsARM, HasV5TE]> {
1471              let Inst{5} = 0;
1472              let Inst{6} = 0;
1473            }
1474
1475   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1476               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1477               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1478                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1479             Requires<[IsARM, HasV5TE]> {
1480              let Inst{5} = 0;
1481              let Inst{6} = 1;
1482            }
1483 }
1484
1485 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1486 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1487
1488 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1489 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1490
1491 //===----------------------------------------------------------------------===//
1492 //  Misc. Arithmetic Instructions.
1493 //
1494
1495 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1496               "clz", "\t$dst, $src",
1497               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1498   let Inst{7-4}   = 0b0001;
1499   let Inst{11-8}  = 0b1111;
1500   let Inst{19-16} = 0b1111;
1501 }
1502
1503 def RBIT : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1504               "rbit", "\t$dst, $src",
1505               [(set GPR:$dst, (ARMrbit GPR:$src))]>,
1506            Requires<[IsARM, HasV6T2]> {
1507   let Inst{7-4}   = 0b0011;
1508   let Inst{11-8}  = 0b1111;
1509   let Inst{19-16} = 0b1111;
1510 }
1511
1512 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1513               "rev", "\t$dst, $src",
1514               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1515   let Inst{7-4}   = 0b0011;
1516   let Inst{11-8}  = 0b1111;
1517   let Inst{19-16} = 0b1111;
1518 }
1519
1520 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1521                "rev16", "\t$dst, $src",
1522                [(set GPR:$dst,
1523                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1524                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1525                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1526                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1527                Requires<[IsARM, HasV6]> {
1528   let Inst{7-4}   = 0b1011;
1529   let Inst{11-8}  = 0b1111;
1530   let Inst{19-16} = 0b1111;
1531 }
1532
1533 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1534                "revsh", "\t$dst, $src",
1535                [(set GPR:$dst,
1536                   (sext_inreg
1537                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1538                         (shl GPR:$src, (i32 8))), i16))]>,
1539                Requires<[IsARM, HasV6]> {
1540   let Inst{7-4}   = 0b1011;
1541   let Inst{11-8}  = 0b1111;
1542   let Inst{19-16} = 0b1111;
1543 }
1544
1545 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1546                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1547                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, LSL $shamt",
1548                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1549                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1550                                         0xFFFF0000)))]>,
1551                Requires<[IsARM, HasV6]> {
1552   let Inst{6-4} = 0b001;
1553 }
1554
1555 // Alternate cases for PKHBT where identities eliminate some nodes.
1556 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1557                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1558 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1559                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1560
1561
1562 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1563                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1564                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, ASR $shamt",
1565                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1566                                    (and (sra GPR:$src2, imm16_31:$shamt),
1567                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1568   let Inst{6-4} = 0b101;
1569 }
1570
1571 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1572 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1573 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1574                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1575 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1576                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1577                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1578
1579 //===----------------------------------------------------------------------===//
1580 //  Comparison Instructions...
1581 //
1582
1583 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1584                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1585 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
1586 //       Compare-to-zero still works out, just not the relationals
1587 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1588 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1589
1590 // Note that TST/TEQ don't set all the same flags that CMP does!
1591 defm TST  : AI1_cmp_irs<0b1000, "tst",
1592                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1593 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1594                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1595
1596 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1597                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1598 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1599                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1600
1601 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1602 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
1603
1604 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1605              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
1606
1607
1608 // Conditional moves
1609 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1610 // a two-value operand where a dag node expects two operands. :(
1611 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1612                 IIC_iCMOVr, "mov", "\t$dst, $true",
1613       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1614                 RegConstraint<"$false = $dst">, UnaryDP {
1615   let Inst{11-4} = 0b00000000;
1616   let Inst{25} = 0;
1617 }
1618
1619 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1620                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1621                 "mov", "\t$dst, $true",
1622    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1623                 RegConstraint<"$false = $dst">, UnaryDP {
1624   let Inst{25} = 0;
1625 }
1626
1627 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1628                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1629                 "mov", "\t$dst, $true",
1630    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1631                 RegConstraint<"$false = $dst">, UnaryDP {
1632   let Inst{25} = 1;
1633 }
1634
1635 //===----------------------------------------------------------------------===//
1636 // Atomic operations intrinsics
1637 //
1638
1639 // memory barriers protect the atomic sequences
1640 let hasSideEffects = 1 in {
1641 def Int_MemBarrierV7 : AInoP<(outs), (ins),
1642                         Pseudo, NoItinerary,
1643                         "dmb", "",
1644                         [(ARMMemBarrierV7)]>,
1645                         Requires<[IsARM, HasV7]> {
1646   let Inst{31-4} = 0xf57ff05;
1647   // FIXME: add support for options other than a full system DMB
1648   let Inst{3-0} = 0b1111;
1649 }
1650
1651 def Int_SyncBarrierV7 : AInoP<(outs), (ins),
1652                         Pseudo, NoItinerary,
1653                         "dsb", "",
1654                         [(ARMSyncBarrierV7)]>,
1655                         Requires<[IsARM, HasV7]> {
1656   let Inst{31-4} = 0xf57ff04;
1657   // FIXME: add support for options other than a full system DSB
1658   let Inst{3-0} = 0b1111;
1659 }
1660
1661 def Int_MemBarrierV6 : AInoP<(outs), (ins GPR:$zero),
1662                        Pseudo, NoItinerary,
1663                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
1664                        [(ARMMemBarrierV6 GPR:$zero)]>,
1665                        Requires<[IsARM, HasV6]> {
1666   // FIXME: add support for options other than a full system DMB
1667   // FIXME: add encoding
1668 }
1669
1670 def Int_SyncBarrierV6 : AInoP<(outs), (ins GPR:$zero),
1671                         Pseudo, NoItinerary,
1672                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
1673                         [(ARMSyncBarrierV6 GPR:$zero)]>,
1674                         Requires<[IsARM, HasV6]> {
1675   // FIXME: add support for options other than a full system DSB
1676   // FIXME: add encoding
1677 }
1678 }
1679
1680 let usesCustomInserter = 1 in {
1681   let Uses = [CPSR] in {
1682     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
1683       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1684       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
1685       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
1686     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
1687       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1688       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
1689       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
1690     def ATOMIC_LOAD_AND_I8 : PseudoInst<
1691       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1692       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
1693       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
1694     def ATOMIC_LOAD_OR_I8 : PseudoInst<
1695       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1696       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
1697       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
1698     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
1699       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1700       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
1701       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
1702     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
1703       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1704       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
1705       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
1706     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
1707       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1708       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
1709       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
1710     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
1711       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1712       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
1713       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
1714     def ATOMIC_LOAD_AND_I16 : PseudoInst<
1715       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1716       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
1717       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
1718     def ATOMIC_LOAD_OR_I16 : PseudoInst<
1719       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1720       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
1721       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
1722     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
1723       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1724       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
1725       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
1726     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
1727       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1728       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
1729       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
1730     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
1731       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1732       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
1733       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
1734     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
1735       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1736       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
1737       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
1738     def ATOMIC_LOAD_AND_I32 : PseudoInst<
1739       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1740       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
1741       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
1742     def ATOMIC_LOAD_OR_I32 : PseudoInst<
1743       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1744       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
1745       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
1746     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
1747       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1748       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
1749       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
1750     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
1751       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1752       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
1753       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
1754
1755     def ATOMIC_SWAP_I8 : PseudoInst<
1756       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1757       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
1758       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
1759     def ATOMIC_SWAP_I16 : PseudoInst<
1760       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1761       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
1762       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
1763     def ATOMIC_SWAP_I32 : PseudoInst<
1764       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1765       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
1766       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
1767
1768     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
1769       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1770       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
1771       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
1772     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
1773       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1774       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
1775       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
1776     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
1777       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1778       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
1779       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
1780 }
1781 }
1782
1783 let mayLoad = 1 in {
1784 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1785                     "ldrexb", "\t$dest, [$ptr]",
1786                     []>;
1787 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1788                     "ldrexh", "\t$dest, [$ptr]",
1789                     []>;
1790 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1791                     "ldrex", "\t$dest, [$ptr]",
1792                     []>;
1793 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
1794                     NoItinerary,
1795                     "ldrexd", "\t$dest, $dest2, [$ptr]",
1796                     []>;
1797 }
1798
1799 let mayStore = 1, Constraints = "@earlyclobber $success" in {
1800 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1801                     NoItinerary,
1802                     "strexb", "\t$success, $src, [$ptr]",
1803                     []>;
1804 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1805                     NoItinerary,
1806                     "strexh", "\t$success, $src, [$ptr]",
1807                     []>;
1808 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1809                     NoItinerary,
1810                     "strex", "\t$success, $src, [$ptr]",
1811                     []>;
1812 def STREXD : AIstrex<0b01, (outs GPR:$success),
1813                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
1814                     NoItinerary,
1815                     "strexd", "\t$success, $src, $src2, [$ptr]",
1816                     []>;
1817 }
1818
1819 //===----------------------------------------------------------------------===//
1820 // TLS Instructions
1821 //
1822
1823 // __aeabi_read_tp preserves the registers r1-r3.
1824 let isCall = 1,
1825   Defs = [R0, R12, LR, CPSR] in {
1826   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1827                "bl\t__aeabi_read_tp",
1828                [(set R0, ARMthread_pointer)]>;
1829 }
1830
1831 //===----------------------------------------------------------------------===//
1832 // SJLJ Exception handling intrinsics
1833 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1834 //   address and save #0 in R0 for the non-longjmp case.
1835 //   Since by its nature we may be coming from some other function to get
1836 //   here, and we're using the stack frame for the containing function to
1837 //   save/restore registers, we can't keep anything live in regs across
1838 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1839 //   when we get here from a longjmp(). We force everthing out of registers
1840 //   except for our own input by listing the relevant registers in Defs. By
1841 //   doing so, we also cause the prologue/epilogue code to actively preserve
1842 //   all of the callee-saved resgisters, which is exactly what we want.
1843 //   A constant value is passed in $val, and we use the location as a scratch.
1844 let Defs =
1845   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
1846     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1847     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1848     D31 ] in {
1849   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
1850                                AddrModeNone, SizeSpecial, IndexModeNone,
1851                                Pseudo, NoItinerary,
1852                                "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
1853                                "add\t$val, pc, #8\n\t"
1854                                "str\t$val, [$src, #+4]\n\t"
1855                                "mov\tr0, #0\n\t"
1856                                "add\tpc, pc, #0\n\t"
1857                                "mov\tr0, #1 @ eh_setjmp end", "",
1858                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>;
1859 }
1860
1861 //===----------------------------------------------------------------------===//
1862 // Non-Instruction Patterns
1863 //
1864
1865 // Large immediate handling.
1866
1867 // Two piece so_imms.
1868 let isReMaterializable = 1 in
1869 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1870                          Pseudo, IIC_iMOVi,
1871                          "mov", "\t$dst, $src",
1872                          [(set GPR:$dst, so_imm2part:$src)]>,
1873                   Requires<[IsARM, NoV6T2]>;
1874
1875 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1876              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1877                     (so_imm2part_2 imm:$RHS))>;
1878 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1879              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1880                     (so_imm2part_2 imm:$RHS))>;
1881 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
1882              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1883                     (so_imm2part_2 imm:$RHS))>;
1884 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
1885              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
1886                     (so_neg_imm2part_2 imm:$RHS))>;
1887
1888 // 32-bit immediate using movw + movt.
1889 // This is a single pseudo instruction, the benefit is that it can be remat'd
1890 // as a single unit instead of having to handle reg inputs.
1891 // FIXME: Remove this when we can do generalized remat.
1892 let isReMaterializable = 1 in
1893 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
1894                     "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
1895                      [(set GPR:$dst, (i32 imm:$src))]>,
1896                Requires<[IsARM, HasV6T2]>;
1897
1898 // ConstantPool, GlobalAddress, and JumpTable
1899 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
1900             Requires<[IsARM, DontUseMovt]>;
1901 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1902 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
1903             Requires<[IsARM, UseMovt]>;
1904 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1905              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1906
1907 // TODO: add,sub,and, 3-instr forms?
1908
1909
1910 // Direct calls
1911 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1912       Requires<[IsARM, IsNotDarwin]>;
1913 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1914       Requires<[IsARM, IsDarwin]>;
1915
1916 // zextload i1 -> zextload i8
1917 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1918
1919 // extload -> zextload
1920 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1921 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1922 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1923
1924 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1925 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1926
1927 // smul* and smla*
1928 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1929                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1930                  (SMULBB GPR:$a, GPR:$b)>;
1931 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1932                  (SMULBB GPR:$a, GPR:$b)>;
1933 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1934                       (sra GPR:$b, (i32 16))),
1935                  (SMULBT GPR:$a, GPR:$b)>;
1936 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1937                  (SMULBT GPR:$a, GPR:$b)>;
1938 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1939                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1940                  (SMULTB GPR:$a, GPR:$b)>;
1941 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1942                 (SMULTB GPR:$a, GPR:$b)>;
1943 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1944                       (i32 16)),
1945                  (SMULWB GPR:$a, GPR:$b)>;
1946 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1947                  (SMULWB GPR:$a, GPR:$b)>;
1948
1949 def : ARMV5TEPat<(add GPR:$acc,
1950                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1951                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1952                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1953 def : ARMV5TEPat<(add GPR:$acc,
1954                       (mul sext_16_node:$a, sext_16_node:$b)),
1955                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1956 def : ARMV5TEPat<(add GPR:$acc,
1957                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1958                            (sra GPR:$b, (i32 16)))),
1959                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1960 def : ARMV5TEPat<(add GPR:$acc,
1961                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1962                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1963 def : ARMV5TEPat<(add GPR:$acc,
1964                       (mul (sra GPR:$a, (i32 16)),
1965                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1966                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1967 def : ARMV5TEPat<(add GPR:$acc,
1968                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1969                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1970 def : ARMV5TEPat<(add GPR:$acc,
1971                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1972                            (i32 16))),
1973                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1974 def : ARMV5TEPat<(add GPR:$acc,
1975                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1976                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1977
1978 //===----------------------------------------------------------------------===//
1979 // Thumb Support
1980 //
1981
1982 include "ARMInstrThumb.td"
1983
1984 //===----------------------------------------------------------------------===//
1985 // Thumb2 Support
1986 //
1987
1988 include "ARMInstrThumb2.td"
1989
1990 //===----------------------------------------------------------------------===//
1991 // Floating Point Support
1992 //
1993
1994 include "ARMInstrVFP.td"
1995
1996 //===----------------------------------------------------------------------===//
1997 // Advanced SIMD (NEON) Support
1998 //
1999
2000 include "ARMInstrNEON.td"