lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 259 /// [0.65535].
 260 def imm0_65535 : ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]>;
 263
 264 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 265 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 266
 267 /// adde and sube predicates - True based on whether the carry flag output
 268 /// will be needed or not.
 269 def adde_dead_carry :
 270   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 271   [{return !N->hasAnyUseOfValue(1);}]>;
 272 def sube_dead_carry :
 273   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 274   [{return !N->hasAnyUseOfValue(1);}]>;
 275 def adde_live_carry :
 276   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 277   [{return N->hasAnyUseOfValue(1);}]>;
 278 def sube_live_carry :
 279   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 280   [{return N->hasAnyUseOfValue(1);}]>;
 281
 282 // An 'and' node with a single use.
 283 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 284   return N->hasOneUse();
 285 }]>;
 286
 287 // An 'xor' node with a single use.
 288 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 289   return N->hasOneUse();
 290 }]>;
 291
 292 // An 'fmul' node with a single use.
 293 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 294   return N->hasOneUse();
 295 }]>;
 296
 297 // An 'fadd' node which checks for single non-hazardous use.
 298 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 299   return hasNoVMLxHazardUse(N);
 300 }]>;
 301
 302 // An 'fsub' node which checks for single non-hazardous use.
 303 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 304   return hasNoVMLxHazardUse(N);
 305 }]>;
 306
 307 //===----------------------------------------------------------------------===//
 308 // Operand Definitions.
 309 //
 310
 311 // Branch target.
 312 // FIXME: rename brtarget to t2_brtarget
 313 def brtarget : Operand<OtherVT> {
 314   let EncoderMethod = "getBranchTargetOpValue";
 315 }
 316
 317 // FIXME: get rid of this one?
 318 def uncondbrtarget : Operand<OtherVT> {
 319   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 320 }
 321
 322 // Branch target for ARM. Handles conditional/unconditional
 323 def br_target : Operand<OtherVT> {
 324   let EncoderMethod = "getARMBranchTargetOpValue";
 325 }
 326
 327 // Call target.
 328 // FIXME: rename bltarget to t2_bl_target?
 329 def bltarget : Operand<i32> {
 330   // Encoded the same as branch targets.
 331   let EncoderMethod = "getBranchTargetOpValue";
 332 }
 333
 334 // Call target for ARM. Handles conditional/unconditional
 335 // FIXME: rename bl_target to t2_bltarget?
 336 def bl_target : Operand<i32> {
 337   // Encoded the same as branch targets.
 338   let EncoderMethod = "getARMBranchTargetOpValue";
 339 }
 340
 341
 342 // A list of registers separated by comma. Used by load/store multiple.
 343 def RegListAsmOperand : AsmOperandClass {
 344   let Name = "RegList";
 345   let SuperClasses = [];
 346 }
 347
 348 def DPRRegListAsmOperand : AsmOperandClass {
 349   let Name = "DPRRegList";
 350   let SuperClasses = [];
 351 }
 352
 353 def SPRRegListAsmOperand : AsmOperandClass {
 354   let Name = "SPRRegList";
 355   let SuperClasses = [];
 356 }
 357
 358 def reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = RegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def dpr_reglist : Operand<i32> {
 365   let EncoderMethod = "getRegisterListOpValue";
 366   let ParserMatchClass = DPRRegListAsmOperand;
 367   let PrintMethod = "printRegisterList";
 368 }
 369
 370 def spr_reglist : Operand<i32> {
 371   let EncoderMethod = "getRegisterListOpValue";
 372   let ParserMatchClass = SPRRegListAsmOperand;
 373   let PrintMethod = "printRegisterList";
 374 }
 375
 376 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 377 def cpinst_operand : Operand<i32> {
 378   let PrintMethod = "printCPInstOperand";
 379 }
 380
 381 // Local PC labels.
 382 def pclabel : Operand<i32> {
 383   let PrintMethod = "printPCLabel";
 384 }
 385
 386 // ADR instruction labels.
 387 def adrlabel : Operand<i32> {
 388   let EncoderMethod = "getAdrLabelOpValue";
 389 }
 390
 391 def neon_vcvt_imm32 : Operand<i32> {
 392   let EncoderMethod = "getNEONVcvtImm32OpValue";
 393 }
 394
 395 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 396 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 397     int32_t v = (int32_t)Imm;
 398     return v == 8 || v == 16 || v == 24; }]> {
 399   let EncoderMethod = "getRotImmOpValue";
 400 }
 401
 402 def ShifterAsmOperand : AsmOperandClass {
 403   let Name = "Shifter";
 404   let SuperClasses = [];
 405 }
 406
 407 // shift_imm: An integer that encodes a shift amount and the type of shift
 408 // (currently either asr or lsl) using the same encoding used for the
 409 // immediates in so_reg operands.
 410 def shift_imm : Operand<i32> {
 411   let PrintMethod = "printShiftImmOperand";
 412   let ParserMatchClass = ShifterAsmOperand;
 413 }
 414
 415 // shifter_operand operands: so_reg and so_imm.
 416 def so_reg : Operand<i32>,    // reg reg imm
 417              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 418                             [shl,srl,sra,rotr]> {
 419   let EncoderMethod = "getSORegOpValue";
 420   let PrintMethod = "printSORegOperand";
 421   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 422 }
 423 def shift_so_reg : Operand<i32>,    // reg reg imm
 424                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 425                                   [shl,srl,sra,rotr]> {
 426   let EncoderMethod = "getSORegOpValue";
 427   let PrintMethod = "printSORegOperand";
 428   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 429 }
 430
 431 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 432 // 8-bit immediate rotated by an arbitrary number of bits.
 433 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 434     return ARM_AM::getSOImmVal(Imm) != -1;
 435   }]> {
 436   let EncoderMethod = "getSOImmOpValue";
 437   let PrintMethod = "printSOImmOperand";
 438 }
 439
 440 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 441 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 442 // get the first/second pieces.
 443 def so_imm2part : PatLeaf<(imm), [{
 444       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 445 }]>;
 446
 447 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 448 ///
 449 def arm_i32imm : PatLeaf<(imm), [{
 450   if (Subtarget->hasV6T2Ops())
 451     return true;
 452   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 453 }]>;
 454
 455 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 456 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 457   return Imm >= 0 && Imm < 32;
 458 }]>;
 459
 460 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 461 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 462   return Imm >= 0 && Imm < 32;
 463 }]> {
 464   let EncoderMethod = "getImmMinusOneOpValue";
 465 }
 466
 467 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 468 // The imm is split into imm{15-12}, imm{11-0}
 469 //
 470 def i32imm_hilo16 : Operand<i32> {
 471   let EncoderMethod = "getHiLo16ImmOpValue";
 472 }
 473
 474 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 475 /// e.g., 0xf000ffff
 476 def bf_inv_mask_imm : Operand<i32>,
 477                       PatLeaf<(imm), [{
 478   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 479 }] > {
 480   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 481   let PrintMethod = "printBitfieldInvMaskImmOperand";
 482 }
 483
 484 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 485 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 486   return isInt<5>(Imm);
 487 }]>;
 488
 489 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 490 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 491   return Imm > 0 &&  Imm <= 32;
 492 }] > {
 493   let EncoderMethod = "getMsbOpValue";
 494 }
 495
 496 def ssat_imm : Operand<i32>, ImmLeaf<i32, [{
 497   return Imm > 0 && Imm <= 32;
 498 }]> {
 499   let EncoderMethod = "getSsatBitPosValue";
 500 }
 501
 502 // Define ARM specific addressing modes.
 503
 504 def MemMode2AsmOperand : AsmOperandClass {
 505   let Name = "MemMode2";
 506   let SuperClasses = [];
 507   let ParserMethod = "tryParseMemMode2Operand";
 508 }
 509
 510 def MemMode3AsmOperand : AsmOperandClass {
 511   let Name = "MemMode3";
 512   let SuperClasses = [];
 513   let ParserMethod = "tryParseMemMode3Operand";
 514 }
 515
 516 // addrmode_imm12 := reg +/- imm12
 517 //
 518 def addrmode_imm12 : Operand<i32>,
 519                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 520   // 12-bit immediate operand. Note that instructions using this encode
 521   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 522   // immediate values are as normal.
 523
 524   let EncoderMethod = "getAddrModeImm12OpValue";
 525   let PrintMethod = "printAddrModeImm12Operand";
 526   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 527 }
 528 // ldst_so_reg := reg +/- reg shop imm
 529 //
 530 def ldst_so_reg : Operand<i32>,
 531                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 532   let EncoderMethod = "getLdStSORegOpValue";
 533   // FIXME: Simplify the printer
 534   let PrintMethod = "printAddrMode2Operand";
 535   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 536 }
 537
 538 // addrmode2 := reg +/- imm12
 539 //           := reg +/- reg shop imm
 540 //
 541 def addrmode2 : Operand<i32>,
 542                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 543   let EncoderMethod = "getAddrMode2OpValue";
 544   let PrintMethod = "printAddrMode2Operand";
 545   let ParserMatchClass = MemMode2AsmOperand;
 546   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 547 }
 548
 549 def am2offset : Operand<i32>,
 550                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 551                 [], [SDNPWantRoot]> {
 552   let EncoderMethod = "getAddrMode2OffsetOpValue";
 553   let PrintMethod = "printAddrMode2OffsetOperand";
 554   let MIOperandInfo = (ops GPR, i32imm);
 555 }
 556
 557 // addrmode3 := reg +/- reg
 558 // addrmode3 := reg +/- imm8
 559 //
 560 def addrmode3 : Operand<i32>,
 561                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 562   let EncoderMethod = "getAddrMode3OpValue";
 563   let PrintMethod = "printAddrMode3Operand";
 564   let ParserMatchClass = MemMode3AsmOperand;
 565   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 566 }
 567
 568 def am3offset : Operand<i32>,
 569                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 570                                [], [SDNPWantRoot]> {
 571   let EncoderMethod = "getAddrMode3OffsetOpValue";
 572   let PrintMethod = "printAddrMode3OffsetOperand";
 573   let MIOperandInfo = (ops GPR, i32imm);
 574 }
 575
 576 // ldstm_mode := {ia, ib, da, db}
 577 //
 578 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 579   let EncoderMethod = "getLdStmModeOpValue";
 580   let PrintMethod = "printLdStmModeOperand";
 581 }
 582
 583 def MemMode5AsmOperand : AsmOperandClass {
 584   let Name = "MemMode5";
 585   let SuperClasses = [];
 586 }
 587
 588 // addrmode5 := reg +/- imm8*4
 589 //
 590 def addrmode5 : Operand<i32>,
 591                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 592   let PrintMethod = "printAddrMode5Operand";
 593   let MIOperandInfo = (ops GPR:$base, i32imm);
 594   let ParserMatchClass = MemMode5AsmOperand;
 595   let EncoderMethod = "getAddrMode5OpValue";
 596 }
 597
 598 // addrmode6 := reg with optional alignment
 599 //
 600 def addrmode6 : Operand<i32>,
 601                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 602   let PrintMethod = "printAddrMode6Operand";
 603   let MIOperandInfo = (ops GPR:$addr, i32imm);
 604   let EncoderMethod = "getAddrMode6AddressOpValue";
 605 }
 606
 607 def am6offset : Operand<i32>,
 608                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 609                                [], [SDNPWantRoot]> {
 610   let PrintMethod = "printAddrMode6OffsetOperand";
 611   let MIOperandInfo = (ops GPR);
 612   let EncoderMethod = "getAddrMode6OffsetOpValue";
 613 }
 614
 615 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 616 // (single element from one lane) for size 32.
 617 def addrmode6oneL32 : Operand<i32>,
 618                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 619   let PrintMethod = "printAddrMode6Operand";
 620   let MIOperandInfo = (ops GPR:$addr, i32imm);
 621   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 622 }
 623
 624 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 625 // instructions, specifically VLD4-dup.
 626 def addrmode6dup : Operand<i32>,
 627                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 628   let PrintMethod = "printAddrMode6Operand";
 629   let MIOperandInfo = (ops GPR:$addr, i32imm);
 630   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 631 }
 632
 633 // addrmodepc := pc + reg
 634 //
 635 def addrmodepc : Operand<i32>,
 636                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 637   let PrintMethod = "printAddrModePCOperand";
 638   let MIOperandInfo = (ops GPR, i32imm);
 639 }
 640
 641 def MemMode7AsmOperand : AsmOperandClass {
 642   let Name = "MemMode7";
 643   let SuperClasses = [];
 644 }
 645
 646 // addrmode7 := reg
 647 // Used by load/store exclusive instructions. Useful to enable right assembly
 648 // parsing and printing. Not used for any codegen matching.
 649 //
 650 def addrmode7 : Operand<i32> {
 651   let PrintMethod = "printAddrMode7Operand";
 652   let MIOperandInfo = (ops GPR);
 653   let ParserMatchClass = MemMode7AsmOperand;
 654 }
 655
 656 def nohash_imm : Operand<i32> {
 657   let PrintMethod = "printNoHashImmediate";
 658 }
 659
 660 def CoprocNumAsmOperand : AsmOperandClass {
 661   let Name = "CoprocNum";
 662   let SuperClasses = [];
 663   let ParserMethod = "tryParseCoprocNumOperand";
 664 }
 665
 666 def CoprocRegAsmOperand : AsmOperandClass {
 667   let Name = "CoprocReg";
 668   let SuperClasses = [];
 669   let ParserMethod = "tryParseCoprocRegOperand";
 670 }
 671
 672 def p_imm : Operand<i32> {
 673   let PrintMethod = "printPImmediate";
 674   let ParserMatchClass = CoprocNumAsmOperand;
 675 }
 676
 677 def c_imm : Operand<i32> {
 678   let PrintMethod = "printCImmediate";
 679   let ParserMatchClass = CoprocRegAsmOperand;
 680 }
 681
 682 //===----------------------------------------------------------------------===//
 683
 684 include "ARMInstrFormats.td"
 685
 686 //===----------------------------------------------------------------------===//
 687 // Multiclass helpers...
 688 //
 689
 690 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 691 /// binop that produces a value.
 692 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 693                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 694                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 695   // The register-immediate version is re-materializable. This is useful
 696   // in particular for taking the address of a local.
 697   let isReMaterializable = 1 in {
 698   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 699                iii, opc, "\t$Rd, $Rn, $imm",
 700                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 701     bits<4> Rd;
 702     bits<4> Rn;
 703     bits<12> imm;
 704     let Inst{25} = 1;
 705     let Inst{19-16} = Rn;
 706     let Inst{15-12} = Rd;
 707     let Inst{11-0} = imm;
 708   }
 709   }
 710   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 711                iir, opc, "\t$Rd, $Rn, $Rm",
 712                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 713     bits<4> Rd;
 714     bits<4> Rn;
 715     bits<4> Rm;
 716     let Inst{25} = 0;
 717     let isCommutable = Commutable;
 718     let Inst{19-16} = Rn;
 719     let Inst{15-12} = Rd;
 720     let Inst{11-4} = 0b00000000;
 721     let Inst{3-0} = Rm;
 722   }
 723   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 724                iis, opc, "\t$Rd, $Rn, $shift",
 725                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 726     bits<4> Rd;
 727     bits<4> Rn;
 728     bits<12> shift;
 729     let Inst{25} = 0;
 730     let Inst{19-16} = Rn;
 731     let Inst{15-12} = Rd;
 732     let Inst{11-0} = shift;
 733   }
 734
 735   // Assembly aliases for optional destination operand when it's the same
 736   // as the source operand.
 737   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 738      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 739                                                     so_imm:$imm, pred:$p,
 740                                                     cc_out:$s)>,
 741      Requires<[IsARM]>;
 742   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 743      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 744                                                     GPR:$Rm, pred:$p,
 745                                                     cc_out:$s)>,
 746      Requires<[IsARM]>;
 747   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 748      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
 749                                                     so_reg:$shift, pred:$p,
 750                                                     cc_out:$s)>,
 751      Requires<[IsARM]>;
 752 }
 753
 754 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 755 /// instruction modifies the CPSR register.
 756 let isCodeGenOnly = 1, Defs = [CPSR] in {
 757 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 758                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 759                          PatFrag opnode, bit Commutable = 0> {
 760   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 761                iii, opc, "\t$Rd, $Rn, $imm",
 762                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 763     bits<4> Rd;
 764     bits<4> Rn;
 765     bits<12> imm;
 766     let Inst{25} = 1;
 767     let Inst{20} = 1;
 768     let Inst{19-16} = Rn;
 769     let Inst{15-12} = Rd;
 770     let Inst{11-0} = imm;
 771   }
 772   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 773                iir, opc, "\t$Rd, $Rn, $Rm",
 774                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 775     bits<4> Rd;
 776     bits<4> Rn;
 777     bits<4> Rm;
 778     let isCommutable = Commutable;
 779     let Inst{25} = 0;
 780     let Inst{20} = 1;
 781     let Inst{19-16} = Rn;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-4} = 0b00000000;
 784     let Inst{3-0} = Rm;
 785   }
 786   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 787                iis, opc, "\t$Rd, $Rn, $shift",
 788                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 789     bits<4> Rd;
 790     bits<4> Rn;
 791     bits<12> shift;
 792     let Inst{25} = 0;
 793     let Inst{20} = 1;
 794     let Inst{19-16} = Rn;
 795     let Inst{15-12} = Rd;
 796     let Inst{11-0} = shift;
 797   }
 798 }
 799 }
 800
 801 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 802 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 803 /// a explicit result, only implicitly set CPSR.
 804 let isCompare = 1, Defs = [CPSR] in {
 805 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 806                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 807                        PatFrag opnode, bit Commutable = 0> {
 808   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 809                opc, "\t$Rn, $imm",
 810                [(opnode GPR:$Rn, so_imm:$imm)]> {
 811     bits<4> Rn;
 812     bits<12> imm;
 813     let Inst{25} = 1;
 814     let Inst{20} = 1;
 815     let Inst{19-16} = Rn;
 816     let Inst{15-12} = 0b0000;
 817     let Inst{11-0} = imm;
 818   }
 819   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 820                opc, "\t$Rn, $Rm",
 821                [(opnode GPR:$Rn, GPR:$Rm)]> {
 822     bits<4> Rn;
 823     bits<4> Rm;
 824     let isCommutable = Commutable;
 825     let Inst{25} = 0;
 826     let Inst{20} = 1;
 827     let Inst{19-16} = Rn;
 828     let Inst{15-12} = 0b0000;
 829     let Inst{11-4} = 0b00000000;
 830     let Inst{3-0} = Rm;
 831   }
 832   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 833                opc, "\t$Rn, $shift",
 834                [(opnode GPR:$Rn, so_reg:$shift)]> {
 835     bits<4> Rn;
 836     bits<12> shift;
 837     let Inst{25} = 0;
 838     let Inst{20} = 1;
 839     let Inst{19-16} = Rn;
 840     let Inst{15-12} = 0b0000;
 841     let Inst{11-0} = shift;
 842   }
 843 }
 844 }
 845
 846 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 847 /// register and one whose operand is a register rotated by 8/16/24.
 848 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 849 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 850   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 851                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 852                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 853               Requires<[IsARM, HasV6]> {
 854     bits<4> Rd;
 855     bits<4> Rm;
 856     let Inst{19-16} = 0b1111;
 857     let Inst{15-12} = Rd;
 858     let Inst{11-10} = 0b00;
 859     let Inst{3-0}   = Rm;
 860   }
 861   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 862                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 863                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 864               Requires<[IsARM, HasV6]> {
 865     bits<4> Rd;
 866     bits<4> Rm;
 867     bits<2> rot;
 868     let Inst{19-16} = 0b1111;
 869     let Inst{15-12} = Rd;
 870     let Inst{11-10} = rot;
 871     let Inst{3-0}   = Rm;
 872   }
 873 }
 874
 875 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 876   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 877                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 878                  [/* For disassembly only; pattern left blank */]>,
 879               Requires<[IsARM, HasV6]> {
 880     let Inst{19-16} = 0b1111;
 881     let Inst{11-10} = 0b00;
 882   }
 883   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 884                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 885                  [/* For disassembly only; pattern left blank */]>,
 886               Requires<[IsARM, HasV6]> {
 887     bits<2> rot;
 888     let Inst{19-16} = 0b1111;
 889     let Inst{11-10} = rot;
 890   }
 891 }
 892
 893 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 894 /// register and one whose operand is a register rotated by 8/16/24.
 895 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 896   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 897                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 898                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 899                Requires<[IsARM, HasV6]> {
 900     bits<4> Rd;
 901     bits<4> Rm;
 902     bits<4> Rn;
 903     let Inst{19-16} = Rn;
 904     let Inst{15-12} = Rd;
 905     let Inst{11-10} = 0b00;
 906     let Inst{9-4}   = 0b000111;
 907     let Inst{3-0}   = Rm;
 908   }
 909   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 910                                              rot_imm:$rot),
 911                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 912                   [(set GPR:$Rd, (opnode GPR:$Rn,
 913                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 914                   Requires<[IsARM, HasV6]> {
 915     bits<4> Rd;
 916     bits<4> Rm;
 917     bits<4> Rn;
 918     bits<2> rot;
 919     let Inst{19-16} = Rn;
 920     let Inst{15-12} = Rd;
 921     let Inst{11-10} = rot;
 922     let Inst{9-4}   = 0b000111;
 923     let Inst{3-0}   = Rm;
 924   }
 925 }
 926
 927 // For disassembly only.
 928 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 929   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 930                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 931                   [/* For disassembly only; pattern left blank */]>,
 932                Requires<[IsARM, HasV6]> {
 933     let Inst{11-10} = 0b00;
 934   }
 935   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 936                                              rot_imm:$rot),
 937                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 938                   [/* For disassembly only; pattern left blank */]>,
 939                   Requires<[IsARM, HasV6]> {
 940     bits<4> Rn;
 941     bits<2> rot;
 942     let Inst{19-16} = Rn;
 943     let Inst{11-10} = rot;
 944   }
 945 }
 946
 947 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 948 let Uses = [CPSR] in {
 949 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 950                              bit Commutable = 0> {
 951   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 952                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 953                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 954                Requires<[IsARM]> {
 955     bits<4> Rd;
 956     bits<4> Rn;
 957     bits<12> imm;
 958     let Inst{25} = 1;
 959     let Inst{15-12} = Rd;
 960     let Inst{19-16} = Rn;
 961     let Inst{11-0} = imm;
 962   }
 963   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 964                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 965                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 966                Requires<[IsARM]> {
 967     bits<4> Rd;
 968     bits<4> Rn;
 969     bits<4> Rm;
 970     let Inst{11-4} = 0b00000000;
 971     let Inst{25} = 0;
 972     let isCommutable = Commutable;
 973     let Inst{3-0} = Rm;
 974     let Inst{15-12} = Rd;
 975     let Inst{19-16} = Rn;
 976   }
 977   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 978                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 979                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 980                Requires<[IsARM]> {
 981     bits<4> Rd;
 982     bits<4> Rn;
 983     bits<12> shift;
 984     let Inst{25} = 0;
 985     let Inst{11-0} = shift;
 986     let Inst{15-12} = Rd;
 987     let Inst{19-16} = Rn;
 988   }
 989 }
 990 }
 991
 992 // Carry setting variants
 993 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 994 let usesCustomInserter = 1 in {
 995 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 996   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 997                Size4Bytes, IIC_iALUi,
 998                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
 999   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1000                Size4Bytes, IIC_iALUr,
1001                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1002     let isCommutable = Commutable;
1003   }
1004   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1005                Size4Bytes, IIC_iALUsr,
1006                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
1007 }
1008 }
1009
1010 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1011 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1012            InstrItinClass iir, PatFrag opnode> {
1013   // Note: We use the complex addrmode_imm12 rather than just an input
1014   // GPR and a constrained immediate so that we can use this to match
1015   // frame index references and avoid matching constant pool references.
1016   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1017                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1018                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1019     bits<4>  Rt;
1020     bits<17> addr;
1021     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1022     let Inst{19-16} = addr{16-13};  // Rn
1023     let Inst{15-12} = Rt;
1024     let Inst{11-0}  = addr{11-0};   // imm12
1025   }
1026   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1027                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1028                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1029     bits<4>  Rt;
1030     bits<17> shift;
1031     let shift{4}    = 0;            // Inst{4} = 0
1032     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1033     let Inst{19-16} = shift{16-13}; // Rn
1034     let Inst{15-12} = Rt;
1035     let Inst{11-0}  = shift{11-0};
1036   }
1037 }
1038 }
1039
1040 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1041            InstrItinClass iir, PatFrag opnode> {
1042   // Note: We use the complex addrmode_imm12 rather than just an input
1043   // GPR and a constrained immediate so that we can use this to match
1044   // frame index references and avoid matching constant pool references.
1045   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1046                    (ins GPR:$Rt, addrmode_imm12:$addr),
1047                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1048                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1049     bits<4> Rt;
1050     bits<17> addr;
1051     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1052     let Inst{19-16} = addr{16-13};  // Rn
1053     let Inst{15-12} = Rt;
1054     let Inst{11-0}  = addr{11-0};   // imm12
1055   }
1056   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1057                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1058                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1059     bits<4> Rt;
1060     bits<17> shift;
1061     let shift{4}    = 0;            // Inst{4} = 0
1062     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1063     let Inst{19-16} = shift{16-13}; // Rn
1064     let Inst{15-12} = Rt;
1065     let Inst{11-0}  = shift{11-0};
1066   }
1067 }
1068 //===----------------------------------------------------------------------===//
1069 // Instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 //===----------------------------------------------------------------------===//
1073 //  Miscellaneous Instructions.
1074 //
1075
1076 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1077 /// the function.  The first operand is the ID# for this instruction, the second
1078 /// is the index into the MachineConstantPool that this is, the third is the
1079 /// size in bytes of this constant pool entry.
1080 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1081 def CONSTPOOL_ENTRY :
1082 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1083                     i32imm:$size), NoItinerary, []>;
1084
1085 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1086 // from removing one half of the matched pairs. That breaks PEI, which assumes
1087 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1088 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1089 def ADJCALLSTACKUP :
1090 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1091            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1092
1093 def ADJCALLSTACKDOWN :
1094 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1095            [(ARMcallseq_start timm:$amt)]>;
1096 }
1097
1098 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1099              [/* For disassembly only; pattern left blank */]>,
1100           Requires<[IsARM, HasV6T2]> {
1101   let Inst{27-16} = 0b001100100000;
1102   let Inst{15-8} = 0b11110000;
1103   let Inst{7-0} = 0b00000000;
1104 }
1105
1106 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1107              [/* For disassembly only; pattern left blank */]>,
1108           Requires<[IsARM, HasV6T2]> {
1109   let Inst{27-16} = 0b001100100000;
1110   let Inst{15-8} = 0b11110000;
1111   let Inst{7-0} = 0b00000001;
1112 }
1113
1114 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1115              [/* For disassembly only; pattern left blank */]>,
1116           Requires<[IsARM, HasV6T2]> {
1117   let Inst{27-16} = 0b001100100000;
1118   let Inst{15-8} = 0b11110000;
1119   let Inst{7-0} = 0b00000010;
1120 }
1121
1122 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1123              [/* For disassembly only; pattern left blank */]>,
1124           Requires<[IsARM, HasV6T2]> {
1125   let Inst{27-16} = 0b001100100000;
1126   let Inst{15-8} = 0b11110000;
1127   let Inst{7-0} = 0b00000011;
1128 }
1129
1130 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1131              "\t$dst, $a, $b",
1132              [/* For disassembly only; pattern left blank */]>,
1133           Requires<[IsARM, HasV6]> {
1134   bits<4> Rd;
1135   bits<4> Rn;
1136   bits<4> Rm;
1137   let Inst{3-0} = Rm;
1138   let Inst{15-12} = Rd;
1139   let Inst{19-16} = Rn;
1140   let Inst{27-20} = 0b01101000;
1141   let Inst{7-4} = 0b1011;
1142   let Inst{11-8} = 0b1111;
1143 }
1144
1145 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1146              [/* For disassembly only; pattern left blank */]>,
1147           Requires<[IsARM, HasV6T2]> {
1148   let Inst{27-16} = 0b001100100000;
1149   let Inst{15-8} = 0b11110000;
1150   let Inst{7-0} = 0b00000100;
1151 }
1152
1153 // The i32imm operand $val can be used by a debugger to store more information
1154 // about the breakpoint.
1155 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1156               [/* For disassembly only; pattern left blank */]>,
1157            Requires<[IsARM]> {
1158   bits<16> val;
1159   let Inst{3-0} = val{3-0};
1160   let Inst{19-8} = val{15-4};
1161   let Inst{27-20} = 0b00010010;
1162   let Inst{7-4} = 0b0111;
1163 }
1164
1165 // Change Processor State is a system instruction -- for disassembly and
1166 // parsing only.
1167 // FIXME: Since the asm parser has currently no clean way to handle optional
1168 // operands, create 3 versions of the same instruction. Once there's a clean
1169 // framework to represent optional operands, change this behavior.
1170 class CPS<dag iops, string asm_ops>
1171   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1172         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1173   bits<2> imod;
1174   bits<3> iflags;
1175   bits<5> mode;
1176   bit M;
1177
1178   let Inst{31-28} = 0b1111;
1179   let Inst{27-20} = 0b00010000;
1180   let Inst{19-18} = imod;
1181   let Inst{17}    = M; // Enabled if mode is set;
1182   let Inst{16}    = 0;
1183   let Inst{8-6}   = iflags;
1184   let Inst{5}     = 0;
1185   let Inst{4-0}   = mode;
1186 }
1187
1188 let M = 1 in
1189   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1190                   "$imod\t$iflags, $mode">;
1191 let mode = 0, M = 0 in
1192   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1193
1194 let imod = 0, iflags = 0, M = 1 in
1195   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1196
1197 // Preload signals the memory system of possible future data/instruction access.
1198 // These are for disassembly only.
1199 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1200
1201   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1202                 !strconcat(opc, "\t$addr"),
1203                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1204     bits<4> Rt;
1205     bits<17> addr;
1206     let Inst{31-26} = 0b111101;
1207     let Inst{25} = 0; // 0 for immediate form
1208     let Inst{24} = data;
1209     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1210     let Inst{22} = read;
1211     let Inst{21-20} = 0b01;
1212     let Inst{19-16} = addr{16-13};  // Rn
1213     let Inst{15-12} = 0b1111;
1214     let Inst{11-0}  = addr{11-0};   // imm12
1215   }
1216
1217   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1218                !strconcat(opc, "\t$shift"),
1219                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1220     bits<17> shift;
1221     let Inst{31-26} = 0b111101;
1222     let Inst{25} = 1; // 1 for register form
1223     let Inst{24} = data;
1224     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1225     let Inst{22} = read;
1226     let Inst{21-20} = 0b01;
1227     let Inst{19-16} = shift{16-13}; // Rn
1228     let Inst{15-12} = 0b1111;
1229     let Inst{11-0}  = shift{11-0};
1230   }
1231 }
1232
1233 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1234 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1235 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1236
1237 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1238                  "setend\t$end",
1239                  [/* For disassembly only; pattern left blank */]>,
1240                Requires<[IsARM]> {
1241   bits<1> end;
1242   let Inst{31-10} = 0b1111000100000001000000;
1243   let Inst{9} = end;
1244   let Inst{8-0} = 0;
1245 }
1246
1247 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1248              [/* For disassembly only; pattern left blank */]>,
1249           Requires<[IsARM, HasV7]> {
1250   bits<4> opt;
1251   let Inst{27-4} = 0b001100100000111100001111;
1252   let Inst{3-0} = opt;
1253 }
1254
1255 // A5.4 Permanently UNDEFINED instructions.
1256 let isBarrier = 1, isTerminator = 1 in
1257 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1258                "trap", [(trap)]>,
1259            Requires<[IsARM]> {
1260   let Inst = 0xe7ffdefe;
1261 }
1262
1263 // Address computation and loads and stores in PIC mode.
1264 let isNotDuplicable = 1 in {
1265 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1266                             Size4Bytes, IIC_iALUr,
1267                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1268
1269 let AddedComplexity = 10 in {
1270 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1271                             Size4Bytes, IIC_iLoad_r,
1272                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1273
1274 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1275                             Size4Bytes, IIC_iLoad_bh_r,
1276                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1277
1278 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1279                             Size4Bytes, IIC_iLoad_bh_r,
1280                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1281
1282 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1283                             Size4Bytes, IIC_iLoad_bh_r,
1284                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1285
1286 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1287                             Size4Bytes, IIC_iLoad_bh_r,
1288                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1289 }
1290 let AddedComplexity = 10 in {
1291 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1292       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1293
1294 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1295       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1296                                                    addrmodepc:$addr)]>;
1297
1298 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1299       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1300 }
1301 } // isNotDuplicable = 1
1302
1303
1304 // LEApcrel - Load a pc-relative address into a register without offending the
1305 // assembler.
1306 let neverHasSideEffects = 1, isReMaterializable = 1 in
1307 // The 'adr' mnemonic encodes differently if the label is before or after
1308 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1309 // know until then which form of the instruction will be used.
1310 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1311                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1312   bits<4> Rd;
1313   bits<12> label;
1314   let Inst{27-25} = 0b001;
1315   let Inst{20} = 0;
1316   let Inst{19-16} = 0b1111;
1317   let Inst{15-12} = Rd;
1318   let Inst{11-0} = label;
1319 }
1320 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1321                     Size4Bytes, IIC_iALUi, []>;
1322
1323 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1324                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1325                       Size4Bytes, IIC_iALUi, []>;
1326
1327 //===----------------------------------------------------------------------===//
1328 //  Control Flow Instructions.
1329 //
1330
1331 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1332   // ARMV4T and above
1333   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1334                   "bx", "\tlr", [(ARMretflag)]>,
1335                Requires<[IsARM, HasV4T]> {
1336     let Inst{27-0}  = 0b0001001011111111111100011110;
1337   }
1338
1339   // ARMV4 only
1340   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1341                   "mov", "\tpc, lr", [(ARMretflag)]>,
1342                Requires<[IsARM, NoV4T]> {
1343     let Inst{27-0} = 0b0001101000001111000000001110;
1344   }
1345 }
1346
1347 // Indirect branches
1348 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1349   // ARMV4T and above
1350   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1351                   [(brind GPR:$dst)]>,
1352               Requires<[IsARM, HasV4T]> {
1353     bits<4> dst;
1354     let Inst{31-4} = 0b1110000100101111111111110001;
1355     let Inst{3-0}  = dst;
1356   }
1357
1358   // For disassembly only.
1359   def BX_pred : AXI<(outs), (ins GPR:$dst, pred:$p), BrMiscFrm, IIC_Br,
1360                   "bx$p\t$dst", [/* pattern left blank */]>,
1361               Requires<[IsARM, HasV4T]> {
1362     bits<4> dst;
1363     let Inst{27-4} = 0b000100101111111111110001;
1364     let Inst{3-0}  = dst;
1365   }
1366
1367   // ARMV4 only
1368   // FIXME: We would really like to define this as a vanilla ARMPat like:
1369   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1370   // With that, however, we can't set isBranch, isTerminator, etc..
1371   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1372                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1373                     Requires<[IsARM, NoV4T]>;
1374 }
1375
1376 // All calls clobber the non-callee saved registers. SP is marked as
1377 // a use to prevent stack-pointer assignments that appear immediately
1378 // before calls from potentially appearing dead.
1379 let isCall = 1,
1380   // On non-Darwin platforms R9 is callee-saved.
1381   // FIXME:  Do we really need a non-predicated version? If so, it should
1382   // at least be a pseudo instruction expanding to the predicated version
1383   // at MC lowering time.
1384   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1385   Uses = [SP] in {
1386   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1387                 IIC_Br, "bl\t$func",
1388                 [(ARMcall tglobaladdr:$func)]>,
1389             Requires<[IsARM, IsNotDarwin]> {
1390     let Inst{31-28} = 0b1110;
1391     bits<24> func;
1392     let Inst{23-0} = func;
1393   }
1394
1395   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1396                    IIC_Br, "bl", "\t$func",
1397                    [(ARMcall_pred tglobaladdr:$func)]>,
1398                 Requires<[IsARM, IsNotDarwin]> {
1399     bits<24> func;
1400     let Inst{23-0} = func;
1401   }
1402
1403   // ARMv5T and above
1404   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1405                 IIC_Br, "blx\t$func",
1406                 [(ARMcall GPR:$func)]>,
1407             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1408     bits<4> func;
1409     let Inst{31-4} = 0b1110000100101111111111110011;
1410     let Inst{3-0}  = func;
1411   }
1412
1413   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1414                     IIC_Br, "blx", "\t$func",
1415                     [(ARMcall_pred GPR:$func)]>,
1416                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1417     bits<4> func;
1418     let Inst{27-4} = 0b000100101111111111110011;
1419     let Inst{3-0}  = func;
1420   }
1421
1422   // ARMv4T
1423   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1424   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1425                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1426                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1427
1428   // ARMv4
1429   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1430                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1431                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1432 }
1433
1434 let isCall = 1,
1435   // On Darwin R9 is call-clobbered.
1436   // R7 is marked as a use to prevent frame-pointer assignments from being
1437   // moved above / below calls.
1438   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1439   Uses = [R7, SP] in {
1440   def BLr9  : ARMPseudoInst<(outs), (ins bltarget:$func, variable_ops),
1441                 Size4Bytes, IIC_Br,
1442                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
1443
1444   def BLr9_pred : ARMPseudoInst<(outs),
1445                    (ins bltarget:$func, pred:$p, variable_ops),
1446                    Size4Bytes, IIC_Br,
1447                    [(ARMcall_pred tglobaladdr:$func)]>,
1448                   Requires<[IsARM, IsDarwin]>;
1449
1450   // ARMv5T and above
1451   def BLXr9 : ARMPseudoInst<(outs), (ins GPR:$func, variable_ops),
1452                 Size4Bytes, IIC_Br,
1453                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]>;
1454
1455   def BLXr9_pred: ARMPseudoInst<(outs), (ins GPR:$func, pred:$p,  variable_ops),
1456                       Size4Bytes, IIC_Br,
1457                       [(ARMcall_pred GPR:$func)]>,
1458                    Requires<[IsARM, HasV5T, IsDarwin]>;
1459
1460   // ARMv4T
1461   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1462   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1463                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1464                   Requires<[IsARM, HasV4T, IsDarwin]>;
1465
1466   // ARMv4
1467   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1468                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1469                   Requires<[IsARM, NoV4T, IsDarwin]>;
1470 }
1471
1472 // Tail calls.
1473
1474 // FIXME: The Thumb versions of these should live in ARMInstrThumb.td
1475 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1476   // Darwin versions.
1477   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1478       Uses = [SP] in {
1479     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1480                        IIC_Br, []>, Requires<[IsDarwin]>;
1481
1482     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1483                        IIC_Br, []>, Requires<[IsDarwin]>;
1484
1485     def TAILJMPd : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1486                    Size4Bytes, IIC_Br,
1487                    []>, Requires<[IsARM, IsDarwin]>;
1488
1489     def tTAILJMPd: tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1490                    Size4Bytes, IIC_Br,
1491                    []>, Requires<[IsThumb, IsDarwin]>;
1492
1493     def TAILJMPr : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1494                      Size4Bytes, IIC_Br,
1495                    []>, Requires<[IsARM, IsDarwin]>;
1496
1497     def tTAILJMPr : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1498                      Size4Bytes, IIC_Br,
1499                    []>, Requires<[IsThumb, IsDarwin]>;
1500   }
1501
1502   // Non-Darwin versions (the difference is R9).
1503   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1504       Uses = [SP] in {
1505     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1506                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1507
1508     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1509                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1510
1511     def TAILJMPdND : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1512                    Size4Bytes, IIC_Br,
1513                    []>, Requires<[IsARM, IsNotDarwin]>;
1514
1515     def tTAILJMPdND : tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1516                    Size4Bytes, IIC_Br,
1517                    []>, Requires<[IsThumb, IsNotDarwin]>;
1518
1519     def TAILJMPrND : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1520                      Size4Bytes, IIC_Br,
1521                    []>, Requires<[IsARM, IsNotDarwin]>;
1522     def tTAILJMPrND : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1523                      Size4Bytes, IIC_Br,
1524                    []>, Requires<[IsThumb, IsNotDarwin]>;
1525   }
1526 }
1527
1528 let isBranch = 1, isTerminator = 1 in {
1529   // B is "predicable" since it's just a Bcc with an 'always' condition.
1530   let isBarrier = 1 in {
1531     let isPredicable = 1 in
1532     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1533     // should be sufficient.
1534     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1535                 [(br bb:$target)]>;
1536
1537     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1538     def BR_JTr : ARMPseudoInst<(outs),
1539                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1540                       SizeSpecial, IIC_Br,
1541                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1542     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1543     // into i12 and rs suffixed versions.
1544     def BR_JTm : ARMPseudoInst<(outs),
1545                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1546                      SizeSpecial, IIC_Br,
1547                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1548                        imm:$id)]>;
1549     def BR_JTadd : ARMPseudoInst<(outs),
1550                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1551                    SizeSpecial, IIC_Br,
1552                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1553                      imm:$id)]>;
1554     } // isNotDuplicable = 1, isIndirectBranch = 1
1555   } // isBarrier = 1
1556
1557   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1558   // a two-value operand where a dag node expects two operands. :(
1559   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1560                IIC_Br, "b", "\t$target",
1561                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1562     bits<24> target;
1563     let Inst{23-0} = target;
1564   }
1565 }
1566
1567 // BLX (immediate) -- for disassembly only
1568 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1569                "blx\t$target", [/* pattern left blank */]>,
1570            Requires<[IsARM, HasV5T]> {
1571   let Inst{31-25} = 0b1111101;
1572   bits<25> target;
1573   let Inst{23-0} = target{24-1};
1574   let Inst{24} = target{0};
1575 }
1576
1577 // Branch and Exchange Jazelle -- for disassembly only
1578 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1579               [/* For disassembly only; pattern left blank */]> {
1580   let Inst{23-20} = 0b0010;
1581   //let Inst{19-8} = 0xfff;
1582   let Inst{7-4} = 0b0010;
1583 }
1584
1585 // Secure Monitor Call is a system instruction -- for disassembly only
1586 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1587               [/* For disassembly only; pattern left blank */]> {
1588   bits<4> opt;
1589   let Inst{23-4} = 0b01100000000000000111;
1590   let Inst{3-0} = opt;
1591 }
1592
1593 // Supervisor Call (Software Interrupt) -- for disassembly only
1594 let isCall = 1, Uses = [SP] in {
1595 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1596               [/* For disassembly only; pattern left blank */]> {
1597   bits<24> svc;
1598   let Inst{23-0} = svc;
1599 }
1600 }
1601 def : MnemonicAlias<"swi", "svc">;
1602
1603 // Store Return State is a system instruction -- for disassembly only
1604 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1605 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1606                 NoItinerary, "srs${amode}\tsp!, $mode",
1607                 [/* For disassembly only; pattern left blank */]> {
1608   let Inst{31-28} = 0b1111;
1609   let Inst{22-20} = 0b110; // W = 1
1610   let Inst{19-8} = 0xd05;
1611   let Inst{7-5} = 0b000;
1612 }
1613
1614 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1615                 NoItinerary, "srs${amode}\tsp, $mode",
1616                 [/* For disassembly only; pattern left blank */]> {
1617   let Inst{31-28} = 0b1111;
1618   let Inst{22-20} = 0b100; // W = 0
1619   let Inst{19-8} = 0xd05;
1620   let Inst{7-5} = 0b000;
1621 }
1622
1623 // Return From Exception is a system instruction -- for disassembly only
1624 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1625                 NoItinerary, "rfe${amode}\t$base!",
1626                 [/* For disassembly only; pattern left blank */]> {
1627   let Inst{31-28} = 0b1111;
1628   let Inst{22-20} = 0b011; // W = 1
1629   let Inst{15-0} = 0x0a00;
1630 }
1631
1632 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1633                 NoItinerary, "rfe${amode}\t$base",
1634                 [/* For disassembly only; pattern left blank */]> {
1635   let Inst{31-28} = 0b1111;
1636   let Inst{22-20} = 0b001; // W = 0
1637   let Inst{15-0} = 0x0a00;
1638 }
1639 } // isCodeGenOnly = 1
1640
1641 //===----------------------------------------------------------------------===//
1642 //  Load / store Instructions.
1643 //
1644
1645 // Load
1646
1647
1648 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1649                     UnOpFrag<(load node:$Src)>>;
1650 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1651                     UnOpFrag<(zextloadi8 node:$Src)>>;
1652 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1653                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1654 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1655                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1656
1657 // Special LDR for loads from non-pc-relative constpools.
1658 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1659     isReMaterializable = 1 in
1660 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1661                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1662                  []> {
1663   bits<4> Rt;
1664   bits<17> addr;
1665   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1666   let Inst{19-16} = 0b1111;
1667   let Inst{15-12} = Rt;
1668   let Inst{11-0}  = addr{11-0};   // imm12
1669 }
1670
1671 // Loads with zero extension
1672 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1673                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1674                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1675
1676 // Loads with sign extension
1677 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1678                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1679                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1680
1681 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1682                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1683                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1684
1685 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1686 // Load doubleword
1687 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1688                  (ins addrmode3:$addr), LdMiscFrm,
1689                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1690                  []>, Requires<[IsARM, HasV5TE]>;
1691 }
1692
1693 // Indexed loads
1694 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1695   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1696                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1697                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1698     // {17-14}  Rn
1699     // {13}     1 == Rm, 0 == imm12
1700     // {12}     isAdd
1701     // {11-0}   imm12/Rm
1702     bits<18> addr;
1703     let Inst{25} = addr{13};
1704     let Inst{23} = addr{12};
1705     let Inst{19-16} = addr{17-14};
1706     let Inst{11-0} = addr{11-0};
1707     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1708   }
1709   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1710                       (ins GPR:$Rn, am2offset:$offset),
1711                       IndexModePost, LdFrm, itin,
1712                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1713     // {13}     1 == Rm, 0 == imm12
1714     // {12}     isAdd
1715     // {11-0}   imm12/Rm
1716     bits<14> offset;
1717     bits<4> Rn;
1718     let Inst{25} = offset{13};
1719     let Inst{23} = offset{12};
1720     let Inst{19-16} = Rn;
1721     let Inst{11-0} = offset{11-0};
1722   }
1723 }
1724
1725 let mayLoad = 1, neverHasSideEffects = 1 in {
1726 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1727 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1728 }
1729
1730 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1731   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1732                         (ins addrmode3:$addr), IndexModePre,
1733                         LdMiscFrm, itin,
1734                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1735     bits<14> addr;
1736     let Inst{23}    = addr{8};      // U bit
1737     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1738     let Inst{19-16} = addr{12-9};   // Rn
1739     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1740     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1741   }
1742   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1743                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1744                         LdMiscFrm, itin,
1745                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1746     bits<10> offset;
1747     bits<4> Rn;
1748     let Inst{23}    = offset{8};      // U bit
1749     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1750     let Inst{19-16} = Rn;
1751     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1752     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1753   }
1754 }
1755
1756 let mayLoad = 1, neverHasSideEffects = 1 in {
1757 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1758 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1759 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1760 let hasExtraDefRegAllocReq = 1 in {
1761 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1762                           (ins addrmode3:$addr), IndexModePre,
1763                           LdMiscFrm, IIC_iLoad_d_ru,
1764                           "ldrd", "\t$Rt, $Rt2, $addr!",
1765                           "$addr.base = $Rn_wb", []> {
1766   bits<14> addr;
1767   let Inst{23}    = addr{8};      // U bit
1768   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1769   let Inst{19-16} = addr{12-9};   // Rn
1770   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1771   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1772 }
1773 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1774                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1775                           LdMiscFrm, IIC_iLoad_d_ru,
1776                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1777                           "$Rn = $Rn_wb", []> {
1778   bits<10> offset;
1779   bits<4> Rn;
1780   let Inst{23}    = offset{8};      // U bit
1781   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1782   let Inst{19-16} = Rn;
1783   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1784   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1785 }
1786 } // hasExtraDefRegAllocReq = 1
1787 } // mayLoad = 1, neverHasSideEffects = 1
1788
1789 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1790 let mayLoad = 1, neverHasSideEffects = 1 in {
1791 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1792                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1793                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1794   // {17-14}  Rn
1795   // {13}     1 == Rm, 0 == imm12
1796   // {12}     isAdd
1797   // {11-0}   imm12/Rm
1798   bits<18> addr;
1799   let Inst{25} = addr{13};
1800   let Inst{23} = addr{12};
1801   let Inst{21} = 1; // overwrite
1802   let Inst{19-16} = addr{17-14};
1803   let Inst{11-0} = addr{11-0};
1804   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1805 }
1806 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1807                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1808                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1809   // {17-14}  Rn
1810   // {13}     1 == Rm, 0 == imm12
1811   // {12}     isAdd
1812   // {11-0}   imm12/Rm
1813   bits<18> addr;
1814   let Inst{25} = addr{13};
1815   let Inst{23} = addr{12};
1816   let Inst{21} = 1; // overwrite
1817   let Inst{19-16} = addr{17-14};
1818   let Inst{11-0} = addr{11-0};
1819   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1820 }
1821 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1822              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1823              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1824   let Inst{21} = 1; // overwrite
1825 }
1826 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1827              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1828              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1829   let Inst{21} = 1; // overwrite
1830 }
1831 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1832              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1833              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1834   let Inst{21} = 1; // overwrite
1835 }
1836 }
1837
1838 // Store
1839
1840 // Stores with truncate
1841 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1842                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1843                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1844
1845 // Store doubleword
1846 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1847 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1848                StMiscFrm, IIC_iStore_d_r,
1849                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1850
1851 // Indexed stores
1852 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1853                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1854                      IndexModePre, StFrm, IIC_iStore_ru,
1855                      "str", "\t$Rt, [$Rn, $offset]!",
1856                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1857                      [(set GPR:$Rn_wb,
1858                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1859
1860 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1861                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1862                      IndexModePost, StFrm, IIC_iStore_ru,
1863                      "str", "\t$Rt, [$Rn], $offset",
1864                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1865                      [(set GPR:$Rn_wb,
1866                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1867
1868 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1869                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1870                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1871                      "strb", "\t$Rt, [$Rn, $offset]!",
1872                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1873                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1874                                         GPR:$Rn, am2offset:$offset))]>;
1875 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1876                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1877                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1878                      "strb", "\t$Rt, [$Rn], $offset",
1879                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1880                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1881                                         GPR:$Rn, am2offset:$offset))]>;
1882
1883 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1884                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1885                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1886                      "strh", "\t$Rt, [$Rn, $offset]!",
1887                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1888                      [(set GPR:$Rn_wb,
1889                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1890
1891 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1892                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1893                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1894                      "strh", "\t$Rt, [$Rn], $offset",
1895                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1896                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1897                                         GPR:$Rn, am3offset:$offset))]>;
1898
1899 // For disassembly only
1900 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1901 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1902                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1903                      StMiscFrm, IIC_iStore_d_ru,
1904                      "strd", "\t$src1, $src2, [$base, $offset]!",
1905                      "$base = $base_wb", []>;
1906
1907 // For disassembly only
1908 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1909                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1910                      StMiscFrm, IIC_iStore_d_ru,
1911                      "strd", "\t$src1, $src2, [$base], $offset",
1912                      "$base = $base_wb", []>;
1913 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1914
1915 // STRT, STRBT, and STRHT are for disassembly only.
1916
1917 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1918                      IndexModePost, StFrm, IIC_iStore_ru,
1919                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1920                      [/* For disassembly only; pattern left blank */]> {
1921   let Inst{21} = 1; // overwrite
1922   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1923 }
1924
1925 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1926                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1927                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1928                       [/* For disassembly only; pattern left blank */]> {
1929   let Inst{21} = 1; // overwrite
1930   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1931 }
1932
1933 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1934                     StMiscFrm, IIC_iStore_bh_ru,
1935                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1936                     [/* For disassembly only; pattern left blank */]> {
1937   let Inst{21} = 1; // overwrite
1938   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1939 }
1940
1941 //===----------------------------------------------------------------------===//
1942 //  Load / store multiple Instructions.
1943 //
1944
1945 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1946                          InstrItinClass itin, InstrItinClass itin_upd> {
1947   def IA :
1948     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1949          IndexModeNone, f, itin,
1950          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1951     let Inst{24-23} = 0b01;       // Increment After
1952     let Inst{21}    = 0;          // No writeback
1953     let Inst{20}    = L_bit;
1954   }
1955   def IA_UPD :
1956     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1957          IndexModeUpd, f, itin_upd,
1958          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1959     let Inst{24-23} = 0b01;       // Increment After
1960     let Inst{21}    = 1;          // Writeback
1961     let Inst{20}    = L_bit;
1962   }
1963   def DA :
1964     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1965          IndexModeNone, f, itin,
1966          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1967     let Inst{24-23} = 0b00;       // Decrement After
1968     let Inst{21}    = 0;          // No writeback
1969     let Inst{20}    = L_bit;
1970   }
1971   def DA_UPD :
1972     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1973          IndexModeUpd, f, itin_upd,
1974          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1975     let Inst{24-23} = 0b00;       // Decrement After
1976     let Inst{21}    = 1;          // Writeback
1977     let Inst{20}    = L_bit;
1978   }
1979   def DB :
1980     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1981          IndexModeNone, f, itin,
1982          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1983     let Inst{24-23} = 0b10;       // Decrement Before
1984     let Inst{21}    = 0;          // No writeback
1985     let Inst{20}    = L_bit;
1986   }
1987   def DB_UPD :
1988     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1989          IndexModeUpd, f, itin_upd,
1990          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1991     let Inst{24-23} = 0b10;       // Decrement Before
1992     let Inst{21}    = 1;          // Writeback
1993     let Inst{20}    = L_bit;
1994   }
1995   def IB :
1996     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1997          IndexModeNone, f, itin,
1998          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1999     let Inst{24-23} = 0b11;       // Increment Before
2000     let Inst{21}    = 0;          // No writeback
2001     let Inst{20}    = L_bit;
2002   }
2003   def IB_UPD :
2004     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2005          IndexModeUpd, f, itin_upd,
2006          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2007     let Inst{24-23} = 0b11;       // Increment Before
2008     let Inst{21}    = 1;          // Writeback
2009     let Inst{20}    = L_bit;
2010   }
2011 }
2012
2013 let neverHasSideEffects = 1 in {
2014
2015 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2016 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2017
2018 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2019 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2020
2021 } // neverHasSideEffects
2022
2023 // Load / Store Multiple Mnemonic Aliases
2024 def : MnemonicAlias<"ldmfd", "ldmia">;
2025 def : MnemonicAlias<"stmfd", "stmdb">;
2026 def : MnemonicAlias<"ldm", "ldmia">;
2027 def : MnemonicAlias<"stm", "stmia">;
2028
2029 // FIXME: remove when we have a way to marking a MI with these properties.
2030 // FIXME: Should pc be an implicit operand like PICADD, etc?
2031 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2032     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2033 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2034                                                reglist:$regs, variable_ops),
2035                      Size4Bytes, IIC_iLoad_mBr, []>,
2036       RegConstraint<"$Rn = $wb">;
2037
2038 //===----------------------------------------------------------------------===//
2039 //  Move Instructions.
2040 //
2041
2042 let neverHasSideEffects = 1 in
2043 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2044                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2045   bits<4> Rd;
2046   bits<4> Rm;
2047
2048   let Inst{19-16} = 0b0000;
2049   let Inst{11-4} = 0b00000000;
2050   let Inst{25} = 0;
2051   let Inst{3-0} = Rm;
2052   let Inst{15-12} = Rd;
2053 }
2054
2055 // A version for the smaller set of tail call registers.
2056 let neverHasSideEffects = 1 in
2057 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2058                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2059   bits<4> Rd;
2060   bits<4> Rm;
2061
2062   let Inst{11-4} = 0b00000000;
2063   let Inst{25} = 0;
2064   let Inst{3-0} = Rm;
2065   let Inst{15-12} = Rd;
2066 }
2067
2068 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2069                 DPSoRegFrm, IIC_iMOVsr,
2070                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2071                 UnaryDP {
2072   bits<4> Rd;
2073   bits<12> src;
2074   let Inst{15-12} = Rd;
2075   let Inst{19-16} = 0b0000;
2076   let Inst{11-0} = src;
2077   let Inst{25} = 0;
2078 }
2079
2080 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2081 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2082                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2083   bits<4> Rd;
2084   bits<12> imm;
2085   let Inst{25} = 1;
2086   let Inst{15-12} = Rd;
2087   let Inst{19-16} = 0b0000;
2088   let Inst{11-0} = imm;
2089 }
2090
2091 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2092 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2093                  DPFrm, IIC_iMOVi,
2094                  "movw", "\t$Rd, $imm",
2095                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2096                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2097   bits<4> Rd;
2098   bits<16> imm;
2099   let Inst{15-12} = Rd;
2100   let Inst{11-0}  = imm{11-0};
2101   let Inst{19-16} = imm{15-12};
2102   let Inst{20} = 0;
2103   let Inst{25} = 1;
2104 }
2105
2106 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2107                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2108
2109 let Constraints = "$src = $Rd" in {
2110 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2111                   DPFrm, IIC_iMOVi,
2112                   "movt", "\t$Rd, $imm",
2113                   [(set GPR:$Rd,
2114                         (or (and GPR:$src, 0xffff),
2115                             lo16AllZero:$imm))]>, UnaryDP,
2116                   Requires<[IsARM, HasV6T2]> {
2117   bits<4> Rd;
2118   bits<16> imm;
2119   let Inst{15-12} = Rd;
2120   let Inst{11-0}  = imm{11-0};
2121   let Inst{19-16} = imm{15-12};
2122   let Inst{20} = 0;
2123   let Inst{25} = 1;
2124 }
2125
2126 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2127                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2128
2129 } // Constraints
2130
2131 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2132       Requires<[IsARM, HasV6T2]>;
2133
2134 let Uses = [CPSR] in
2135 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2136                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2137                     Requires<[IsARM]>;
2138
2139 // These aren't really mov instructions, but we have to define them this way
2140 // due to flag operands.
2141
2142 let Defs = [CPSR] in {
2143 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2144                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2145                       Requires<[IsARM]>;
2146 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2147                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2148                       Requires<[IsARM]>;
2149 }
2150
2151 //===----------------------------------------------------------------------===//
2152 //  Extend Instructions.
2153 //
2154
2155 // Sign extenders
2156
2157 defm SXTB  : AI_ext_rrot<0b01101010,
2158                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2159 defm SXTH  : AI_ext_rrot<0b01101011,
2160                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2161
2162 defm SXTAB : AI_exta_rrot<0b01101010,
2163                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2164 defm SXTAH : AI_exta_rrot<0b01101011,
2165                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2166
2167 // For disassembly only
2168 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2169
2170 // For disassembly only
2171 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2172
2173 // Zero extenders
2174
2175 let AddedComplexity = 16 in {
2176 defm UXTB   : AI_ext_rrot<0b01101110,
2177                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2178 defm UXTH   : AI_ext_rrot<0b01101111,
2179                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2180 defm UXTB16 : AI_ext_rrot<0b01101100,
2181                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2182
2183 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2184 //        The transformation should probably be done as a combiner action
2185 //        instead so we can include a check for masking back in the upper
2186 //        eight bits of the source into the lower eight bits of the result.
2187 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2188 //               (UXTB16r_rot GPR:$Src, 24)>;
2189 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2190                (UXTB16r_rot GPR:$Src, 8)>;
2191
2192 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2193                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2194 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2195                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2196 }
2197
2198 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2199 // For disassembly only
2200 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2201
2202
2203 def SBFX  : I<(outs GPR:$Rd),
2204               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2205                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2206                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2207                Requires<[IsARM, HasV6T2]> {
2208   bits<4> Rd;
2209   bits<4> Rn;
2210   bits<5> lsb;
2211   bits<5> width;
2212   let Inst{27-21} = 0b0111101;
2213   let Inst{6-4}   = 0b101;
2214   let Inst{20-16} = width;
2215   let Inst{15-12} = Rd;
2216   let Inst{11-7}  = lsb;
2217   let Inst{3-0}   = Rn;
2218 }
2219
2220 def UBFX  : I<(outs GPR:$Rd),
2221               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2222                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2223                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2224                Requires<[IsARM, HasV6T2]> {
2225   bits<4> Rd;
2226   bits<4> Rn;
2227   bits<5> lsb;
2228   bits<5> width;
2229   let Inst{27-21} = 0b0111111;
2230   let Inst{6-4}   = 0b101;
2231   let Inst{20-16} = width;
2232   let Inst{15-12} = Rd;
2233   let Inst{11-7}  = lsb;
2234   let Inst{3-0}   = Rn;
2235 }
2236
2237 //===----------------------------------------------------------------------===//
2238 //  Arithmetic Instructions.
2239 //
2240
2241 defm ADD  : AsI1_bin_irs<0b0100, "add",
2242                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2243                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2244 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2245                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2246                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2247
2248 // ADD and SUB with 's' bit set.
2249 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2250                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2251                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2252 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2253                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2254                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2255
2256 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2257                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2258 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2259                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2260
2261 // ADC and SUBC with 's' bit set.
2262 let usesCustomInserter = 1 in {
2263 defm ADCS : AI1_adde_sube_s_irs<
2264               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2265 defm SBCS : AI1_adde_sube_s_irs<
2266               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2267 }
2268
2269 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2270                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2271                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2272   bits<4> Rd;
2273   bits<4> Rn;
2274   bits<12> imm;
2275   let Inst{25} = 1;
2276   let Inst{15-12} = Rd;
2277   let Inst{19-16} = Rn;
2278   let Inst{11-0} = imm;
2279 }
2280
2281 // The reg/reg form is only defined for the disassembler; for codegen it is
2282 // equivalent to SUBrr.
2283 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2284                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2285                  [/* For disassembly only; pattern left blank */]> {
2286   bits<4> Rd;
2287   bits<4> Rn;
2288   bits<4> Rm;
2289   let Inst{11-4} = 0b00000000;
2290   let Inst{25} = 0;
2291   let Inst{3-0} = Rm;
2292   let Inst{15-12} = Rd;
2293   let Inst{19-16} = Rn;
2294 }
2295
2296 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2297                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2298                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2299   bits<4> Rd;
2300   bits<4> Rn;
2301   bits<12> shift;
2302   let Inst{25} = 0;
2303   let Inst{11-0} = shift;
2304   let Inst{15-12} = Rd;
2305   let Inst{19-16} = Rn;
2306 }
2307
2308 // RSB with 's' bit set.
2309 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2310 let usesCustomInserter = 1 in {
2311 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2312                  Size4Bytes, IIC_iALUi,
2313                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2314 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2315                  Size4Bytes, IIC_iALUr,
2316                  [/* For disassembly only; pattern left blank */]>;
2317 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2318                  Size4Bytes, IIC_iALUsr,
2319                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2320 }
2321
2322 let Uses = [CPSR] in {
2323 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2324                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2325                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2326                  Requires<[IsARM]> {
2327   bits<4> Rd;
2328   bits<4> Rn;
2329   bits<12> imm;
2330   let Inst{25} = 1;
2331   let Inst{15-12} = Rd;
2332   let Inst{19-16} = Rn;
2333   let Inst{11-0} = imm;
2334 }
2335 // The reg/reg form is only defined for the disassembler; for codegen it is
2336 // equivalent to SUBrr.
2337 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2338                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2339                  [/* For disassembly only; pattern left blank */]> {
2340   bits<4> Rd;
2341   bits<4> Rn;
2342   bits<4> Rm;
2343   let Inst{11-4} = 0b00000000;
2344   let Inst{25} = 0;
2345   let Inst{3-0} = Rm;
2346   let Inst{15-12} = Rd;
2347   let Inst{19-16} = Rn;
2348 }
2349 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2350                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2351                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2352                  Requires<[IsARM]> {
2353   bits<4> Rd;
2354   bits<4> Rn;
2355   bits<12> shift;
2356   let Inst{25} = 0;
2357   let Inst{11-0} = shift;
2358   let Inst{15-12} = Rd;
2359   let Inst{19-16} = Rn;
2360 }
2361 }
2362
2363 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2364 let usesCustomInserter = 1, Uses = [CPSR] in {
2365 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2366                   Size4Bytes, IIC_iALUi,
2367                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2368 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2369                   Size4Bytes, IIC_iALUsr,
2370                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2371 }
2372
2373 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2374 // The assume-no-carry-in form uses the negation of the input since add/sub
2375 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2376 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2377 // details.
2378 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2379              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2380 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2381              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2382 // The with-carry-in form matches bitwise not instead of the negation.
2383 // Effectively, the inverse interpretation of the carry flag already accounts
2384 // for part of the negation.
2385 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2386              (SBCri  GPR:$src, so_imm_not:$imm)>;
2387 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2388              (SBCSri GPR:$src, so_imm_not:$imm)>;
2389
2390 // Note: These are implemented in C++ code, because they have to generate
2391 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2392 // cannot produce.
2393 // (mul X, 2^n+1) -> (add (X << n), X)
2394 // (mul X, 2^n-1) -> (rsb X, (X << n))
2395
2396 // ARM Arithmetic Instruction -- for disassembly only
2397 // GPR:$dst = GPR:$a op GPR:$b
2398 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2399           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2400           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2401   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2402   bits<4> Rn;
2403   bits<4> Rd;
2404   bits<4> Rm;
2405   let Inst{27-20} = op27_20;
2406   let Inst{11-4} = op11_4;
2407   let Inst{19-16} = Rn;
2408   let Inst{15-12} = Rd;
2409   let Inst{3-0}   = Rm;
2410 }
2411
2412 // Saturating add/subtract -- for disassembly only
2413
2414 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2415                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2416                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2417 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2418                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2419                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2420 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2421                   "\t$Rd, $Rm, $Rn">;
2422 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2423                   "\t$Rd, $Rm, $Rn">;
2424
2425 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2426 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2427 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2428 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2429 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2430 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2431 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2432 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2433 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2434 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2435 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2436 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2437
2438 // Signed/Unsigned add/subtract -- for disassembly only
2439
2440 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2441 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2442 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2443 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2444 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2445 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2446 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2447 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2448 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2449 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2450 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2451 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2452
2453 // Signed/Unsigned halving add/subtract -- for disassembly only
2454
2455 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2456 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2457 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2458 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2459 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2460 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2461 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2462 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2463 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2464 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2465 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2466 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2467
2468 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2469
2470 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2471                 MulFrm /* for convenience */, NoItinerary, "usad8",
2472                 "\t$Rd, $Rn, $Rm", []>,
2473              Requires<[IsARM, HasV6]> {
2474   bits<4> Rd;
2475   bits<4> Rn;
2476   bits<4> Rm;
2477   let Inst{27-20} = 0b01111000;
2478   let Inst{15-12} = 0b1111;
2479   let Inst{7-4} = 0b0001;
2480   let Inst{19-16} = Rd;
2481   let Inst{11-8} = Rm;
2482   let Inst{3-0} = Rn;
2483 }
2484 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2485                 MulFrm /* for convenience */, NoItinerary, "usada8",
2486                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2487              Requires<[IsARM, HasV6]> {
2488   bits<4> Rd;
2489   bits<4> Rn;
2490   bits<4> Rm;
2491   bits<4> Ra;
2492   let Inst{27-20} = 0b01111000;
2493   let Inst{7-4} = 0b0001;
2494   let Inst{19-16} = Rd;
2495   let Inst{15-12} = Ra;
2496   let Inst{11-8} = Rm;
2497   let Inst{3-0} = Rn;
2498 }
2499
2500 // Signed/Unsigned saturate -- for disassembly only
2501
2502 def SSAT : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$a, shift_imm:$sh),
2503               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2504               [/* For disassembly only; pattern left blank */]> {
2505   bits<4> Rd;
2506   bits<5> sat_imm;
2507   bits<4> Rn;
2508   bits<8> sh;
2509   let Inst{27-21} = 0b0110101;
2510   let Inst{5-4} = 0b01;
2511   let Inst{20-16} = sat_imm;
2512   let Inst{15-12} = Rd;
2513   let Inst{11-7} = sh{7-3};
2514   let Inst{6} = sh{0};
2515   let Inst{3-0} = Rn;
2516 }
2517
2518 def SSAT16 : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$Rn), SatFrm,
2519                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2520                 [/* For disassembly only; pattern left blank */]> {
2521   bits<4> Rd;
2522   bits<4> sat_imm;
2523   bits<4> Rn;
2524   let Inst{27-20} = 0b01101010;
2525   let Inst{11-4} = 0b11110011;
2526   let Inst{15-12} = Rd;
2527   let Inst{19-16} = sat_imm;
2528   let Inst{3-0} = Rn;
2529 }
2530
2531 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2532               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2533               [/* For disassembly only; pattern left blank */]> {
2534   bits<4> Rd;
2535   bits<5> sat_imm;
2536   bits<4> Rn;
2537   bits<8> sh;
2538   let Inst{27-21} = 0b0110111;
2539   let Inst{5-4} = 0b01;
2540   let Inst{15-12} = Rd;
2541   let Inst{11-7} = sh{7-3};
2542   let Inst{6} = sh{0};
2543   let Inst{20-16} = sat_imm;
2544   let Inst{3-0} = Rn;
2545 }
2546
2547 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2548                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2549                 [/* For disassembly only; pattern left blank */]> {
2550   bits<4> Rd;
2551   bits<4> sat_imm;
2552   bits<4> Rn;
2553   let Inst{27-20} = 0b01101110;
2554   let Inst{11-4} = 0b11110011;
2555   let Inst{15-12} = Rd;
2556   let Inst{19-16} = sat_imm;
2557   let Inst{3-0} = Rn;
2558 }
2559
2560 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2561 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2562
2563 //===----------------------------------------------------------------------===//
2564 //  Bitwise Instructions.
2565 //
2566
2567 defm AND   : AsI1_bin_irs<0b0000, "and",
2568                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2569                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2570 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2571                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2572                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2573 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2574                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2575                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2576 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2577                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2578                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2579
2580 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2581                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2582                "bfc", "\t$Rd, $imm", "$src = $Rd",
2583                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2584                Requires<[IsARM, HasV6T2]> {
2585   bits<4> Rd;
2586   bits<10> imm;
2587   let Inst{27-21} = 0b0111110;
2588   let Inst{6-0}   = 0b0011111;
2589   let Inst{15-12} = Rd;
2590   let Inst{11-7}  = imm{4-0}; // lsb
2591   let Inst{20-16} = imm{9-5}; // width
2592 }
2593
2594 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2595 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2596                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2597                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2598                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2599                                 bf_inv_mask_imm:$imm))]>,
2600                Requires<[IsARM, HasV6T2]> {
2601   bits<4> Rd;
2602   bits<4> Rn;
2603   bits<10> imm;
2604   let Inst{27-21} = 0b0111110;
2605   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2606   let Inst{15-12} = Rd;
2607   let Inst{11-7}  = imm{4-0}; // lsb
2608   let Inst{20-16} = imm{9-5}; // width
2609   let Inst{3-0}   = Rn;
2610 }
2611
2612 // GNU as only supports this form of bfi (w/ 4 arguments)
2613 let isAsmParserOnly = 1 in
2614 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2615                                    lsb_pos_imm:$lsb, width_imm:$width),
2616                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2617                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2618                []>, Requires<[IsARM, HasV6T2]> {
2619   bits<4> Rd;
2620   bits<4> Rn;
2621   bits<5> lsb;
2622   bits<5> width;
2623   let Inst{27-21} = 0b0111110;
2624   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2625   let Inst{15-12} = Rd;
2626   let Inst{11-7}  = lsb;
2627   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2628   let Inst{3-0}   = Rn;
2629 }
2630
2631 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2632                   "mvn", "\t$Rd, $Rm",
2633                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2634   bits<4> Rd;
2635   bits<4> Rm;
2636   let Inst{25} = 0;
2637   let Inst{19-16} = 0b0000;
2638   let Inst{11-4} = 0b00000000;
2639   let Inst{15-12} = Rd;
2640   let Inst{3-0} = Rm;
2641 }
2642 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2643                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2644                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2645   bits<4> Rd;
2646   bits<12> shift;
2647   let Inst{25} = 0;
2648   let Inst{19-16} = 0b0000;
2649   let Inst{15-12} = Rd;
2650   let Inst{11-0} = shift;
2651 }
2652 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2653 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2654                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2655                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2656   bits<4> Rd;
2657   bits<12> imm;
2658   let Inst{25} = 1;
2659   let Inst{19-16} = 0b0000;
2660   let Inst{15-12} = Rd;
2661   let Inst{11-0} = imm;
2662 }
2663
2664 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2665              (BICri GPR:$src, so_imm_not:$imm)>;
2666
2667 //===----------------------------------------------------------------------===//
2668 //  Multiply Instructions.
2669 //
2670 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2671              string opc, string asm, list<dag> pattern>
2672   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2673   bits<4> Rd;
2674   bits<4> Rm;
2675   bits<4> Rn;
2676   let Inst{19-16} = Rd;
2677   let Inst{11-8}  = Rm;
2678   let Inst{3-0}   = Rn;
2679 }
2680 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2681              string opc, string asm, list<dag> pattern>
2682   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2683   bits<4> RdLo;
2684   bits<4> RdHi;
2685   bits<4> Rm;
2686   bits<4> Rn;
2687   let Inst{19-16} = RdHi;
2688   let Inst{15-12} = RdLo;
2689   let Inst{11-8}  = Rm;
2690   let Inst{3-0}   = Rn;
2691 }
2692
2693 let isCommutable = 1 in {
2694 let Constraints = "@earlyclobber $Rd" in
2695 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2696                                           pred:$p, cc_out:$s),
2697                           Size4Bytes, IIC_iMUL32,
2698                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2699                         Requires<[IsARM, NoV6]>;
2700
2701 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2702                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2703                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2704                    Requires<[IsARM, HasV6]> {
2705   let Inst{15-12} = 0b0000;
2706 }
2707 }
2708
2709 let Constraints = "@earlyclobber $Rd" in
2710 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2711                         (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2712                         Size4Bytes, IIC_iMAC32,
2713                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2714                         Requires<[IsARM, NoV6]>;
2715 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2716                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2717                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2718                    Requires<[IsARM, HasV6]> {
2719   bits<4> Ra;
2720   let Inst{15-12} = Ra;
2721 }
2722
2723 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2724                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2725                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2726                    Requires<[IsARM, HasV6T2]> {
2727   bits<4> Rd;
2728   bits<4> Rm;
2729   bits<4> Rn;
2730   bits<4> Ra;
2731   let Inst{19-16} = Rd;
2732   let Inst{15-12} = Ra;
2733   let Inst{11-8}  = Rm;
2734   let Inst{3-0}   = Rn;
2735 }
2736
2737 // Extra precision multiplies with low / high results
2738
2739 let neverHasSideEffects = 1 in {
2740 let isCommutable = 1 in {
2741 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2742 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2743                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2744                             Size4Bytes, IIC_iMUL64, []>,
2745                            Requires<[IsARM, NoV6]>;
2746
2747 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2748                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2749                             Size4Bytes, IIC_iMUL64, []>,
2750                            Requires<[IsARM, NoV6]>;
2751 }
2752
2753 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2754                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2755                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2756                     Requires<[IsARM, HasV6]>;
2757
2758 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2759                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2760                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2761                     Requires<[IsARM, HasV6]>;
2762 }
2763
2764 // Multiply + accumulate
2765 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2766 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2767                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2768                             Size4Bytes, IIC_iMAC64, []>,
2769                            Requires<[IsARM, NoV6]>;
2770 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2771                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2772                             Size4Bytes, IIC_iMAC64, []>,
2773                            Requires<[IsARM, NoV6]>;
2774 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2775                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2776                             Size4Bytes, IIC_iMAC64, []>,
2777                            Requires<[IsARM, NoV6]>;
2778
2779 }
2780
2781 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2782                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2783                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2784                     Requires<[IsARM, HasV6]>;
2785 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2786                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2787                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2788                     Requires<[IsARM, HasV6]>;
2789
2790 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2791                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2792                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2793                     Requires<[IsARM, HasV6]> {
2794   bits<4> RdLo;
2795   bits<4> RdHi;
2796   bits<4> Rm;
2797   bits<4> Rn;
2798   let Inst{19-16} = RdLo;
2799   let Inst{15-12} = RdHi;
2800   let Inst{11-8}  = Rm;
2801   let Inst{3-0}   = Rn;
2802 }
2803 } // neverHasSideEffects
2804
2805 // Most significant word multiply
2806 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2807                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2808                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2809             Requires<[IsARM, HasV6]> {
2810   let Inst{15-12} = 0b1111;
2811 }
2812
2813 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2814                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2815                [/* For disassembly only; pattern left blank */]>,
2816             Requires<[IsARM, HasV6]> {
2817   let Inst{15-12} = 0b1111;
2818 }
2819
2820 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2821                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2822                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2823                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2824             Requires<[IsARM, HasV6]>;
2825
2826 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2827                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2828                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2829                [/* For disassembly only; pattern left blank */]>,
2830             Requires<[IsARM, HasV6]>;
2831
2832 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2833                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2834                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2835                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2836             Requires<[IsARM, HasV6]>;
2837
2838 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2839                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2840                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2841                [/* For disassembly only; pattern left blank */]>,
2842             Requires<[IsARM, HasV6]>;
2843
2844 multiclass AI_smul<string opc, PatFrag opnode> {
2845   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2846               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2847               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2848                                       (sext_inreg GPR:$Rm, i16)))]>,
2849            Requires<[IsARM, HasV5TE]>;
2850
2851   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2852               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2853               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2854                                       (sra GPR:$Rm, (i32 16))))]>,
2855            Requires<[IsARM, HasV5TE]>;
2856
2857   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2858               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2859               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2860                                       (sext_inreg GPR:$Rm, i16)))]>,
2861            Requires<[IsARM, HasV5TE]>;
2862
2863   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2864               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2865               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2866                                       (sra GPR:$Rm, (i32 16))))]>,
2867             Requires<[IsARM, HasV5TE]>;
2868
2869   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2870               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2871               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2872                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2873            Requires<[IsARM, HasV5TE]>;
2874
2875   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2876               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2877               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2878                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2879             Requires<[IsARM, HasV5TE]>;
2880 }
2881
2882
2883 multiclass AI_smla<string opc, PatFrag opnode> {
2884   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2885               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2886               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2887               [(set GPR:$Rd, (add GPR:$Ra,
2888                                (opnode (sext_inreg GPR:$Rn, i16),
2889                                        (sext_inreg GPR:$Rm, i16))))]>,
2890            Requires<[IsARM, HasV5TE]>;
2891
2892   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2893               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2894               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2895               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2896                                                    (sra GPR:$Rm, (i32 16)))))]>,
2897            Requires<[IsARM, HasV5TE]>;
2898
2899   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2900               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2901               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2902               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2903                                                 (sext_inreg GPR:$Rm, i16))))]>,
2904            Requires<[IsARM, HasV5TE]>;
2905
2906   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2907               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2908               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2909              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2910                                                    (sra GPR:$Rm, (i32 16)))))]>,
2911             Requires<[IsARM, HasV5TE]>;
2912
2913   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2914               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2915               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2916               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2917                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2918            Requires<[IsARM, HasV5TE]>;
2919
2920   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2921               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2922               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2923               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2924                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2925             Requires<[IsARM, HasV5TE]>;
2926 }
2927
2928 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2929 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2930
2931 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2932 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2933                       (ins GPR:$Rn, GPR:$Rm),
2934                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2935                       [/* For disassembly only; pattern left blank */]>,
2936               Requires<[IsARM, HasV5TE]>;
2937
2938 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2939                       (ins GPR:$Rn, GPR:$Rm),
2940                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2941                       [/* For disassembly only; pattern left blank */]>,
2942               Requires<[IsARM, HasV5TE]>;
2943
2944 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2945                       (ins GPR:$Rn, GPR:$Rm),
2946                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2947                       [/* For disassembly only; pattern left blank */]>,
2948               Requires<[IsARM, HasV5TE]>;
2949
2950 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2951                       (ins GPR:$Rn, GPR:$Rm),
2952                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2953                       [/* For disassembly only; pattern left blank */]>,
2954               Requires<[IsARM, HasV5TE]>;
2955
2956 // Helper class for AI_smld -- for disassembly only
2957 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2958                     InstrItinClass itin, string opc, string asm>
2959   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2960   bits<4> Rn;
2961   bits<4> Rm;
2962   let Inst{4}     = 1;
2963   let Inst{5}     = swap;
2964   let Inst{6}     = sub;
2965   let Inst{7}     = 0;
2966   let Inst{21-20} = 0b00;
2967   let Inst{22}    = long;
2968   let Inst{27-23} = 0b01110;
2969   let Inst{11-8}  = Rm;
2970   let Inst{3-0}   = Rn;
2971 }
2972 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2973                 InstrItinClass itin, string opc, string asm>
2974   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2975   bits<4> Rd;
2976   let Inst{15-12} = 0b1111;
2977   let Inst{19-16} = Rd;
2978 }
2979 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2980                 InstrItinClass itin, string opc, string asm>
2981   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2982   bits<4> Ra;
2983   let Inst{15-12} = Ra;
2984 }
2985 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2986                   InstrItinClass itin, string opc, string asm>
2987   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2988   bits<4> RdLo;
2989   bits<4> RdHi;
2990   let Inst{19-16} = RdHi;
2991   let Inst{15-12} = RdLo;
2992 }
2993
2994 multiclass AI_smld<bit sub, string opc> {
2995
2996   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2997                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2998
2999   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3000                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3001
3002   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3003                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3004                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3005
3006   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3007                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3008                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3009
3010 }
3011
3012 defm SMLA : AI_smld<0, "smla">;
3013 defm SMLS : AI_smld<1, "smls">;
3014
3015 multiclass AI_sdml<bit sub, string opc> {
3016
3017   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3018                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3019   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3020                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3021 }
3022
3023 defm SMUA : AI_sdml<0, "smua">;
3024 defm SMUS : AI_sdml<1, "smus">;
3025
3026 //===----------------------------------------------------------------------===//
3027 //  Misc. Arithmetic Instructions.
3028 //
3029
3030 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3031               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3032               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3033
3034 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3035               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3036               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3037            Requires<[IsARM, HasV6T2]>;
3038
3039 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3040               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3041               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3042
3043 let AddedComplexity = 5 in
3044 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3045                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3046                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3047                Requires<[IsARM, HasV6]>;
3048
3049 let AddedComplexity = 5 in
3050 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3051                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3052                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3053                Requires<[IsARM, HasV6]>;
3054
3055 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3056                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3057                (REVSH GPR:$Rm)>;
3058
3059 def lsl_shift_imm : SDNodeXForm<imm, [{
3060   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3061   return CurDAG->getTargetConstant(Sh, MVT::i32);
3062 }]>;
3063
3064 def lsl_amt : ImmLeaf<i32, [{
3065   return Imm > 0 && Imm < 32;
3066 }], lsl_shift_imm>;
3067
3068 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3069                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3070                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3071                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3072                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3073                                        0xFFFF0000)))]>,
3074                Requires<[IsARM, HasV6]>;
3075
3076 // Alternate cases for PKHBT where identities eliminate some nodes.
3077 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3078                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3079 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3080                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3081
3082 def asr_shift_imm : SDNodeXForm<imm, [{
3083   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3084   return CurDAG->getTargetConstant(Sh, MVT::i32);
3085 }]>;
3086
3087 def asr_amt : ImmLeaf<i32, [{
3088   return Imm > 0 && Imm <= 32;
3089 }], asr_shift_imm>;
3090
3091 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3092 // will match the pattern below.
3093 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3094                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3095                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3096                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3097                                   (and (sra GPR:$Rm, asr_amt:$sh),
3098                                        0xFFFF)))]>,
3099                Requires<[IsARM, HasV6]>;
3100
3101 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3102 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3103 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3104                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3105 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3106                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3107                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3108
3109 //===----------------------------------------------------------------------===//
3110 //  Comparison Instructions...
3111 //
3112
3113 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3114                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3115                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3116
3117 // ARMcmpZ can re-use the above instruction definitions.
3118 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3119              (CMPri   GPR:$src, so_imm:$imm)>;
3120 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3121              (CMPrr   GPR:$src, GPR:$rhs)>;
3122 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3123              (CMPrs   GPR:$src, so_reg:$rhs)>;
3124
3125 // FIXME: We have to be careful when using the CMN instruction and comparison
3126 // with 0. One would expect these two pieces of code should give identical
3127 // results:
3128 //
3129 //   rsbs r1, r1, 0
3130 //   cmp  r0, r1
3131 //   mov  r0, #0
3132 //   it   ls
3133 //   mov  r0, #1
3134 //
3135 // and:
3136 //
3137 //   cmn  r0, r1
3138 //   mov  r0, #0
3139 //   it   ls
3140 //   mov  r0, #1
3141 //
3142 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3143 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3144 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3145 // value of r0 and the carry bit (because the "carry bit" parameter to
3146 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3147 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3148 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3149 // parameter to AddWithCarry is defined as 0).
3150 //
3151 // When x is 0 and unsigned:
3152 //
3153 //    x = 0
3154 //   ~x = 0xFFFF FFFF
3155 //   ~x + 1 = 0x1 0000 0000
3156 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3157 //
3158 // Therefore, we should disable CMN when comparing against zero, until we can
3159 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3160 // when it's a comparison which doesn't look at the 'carry' flag).
3161 //
3162 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3163 //
3164 // This is related to <rdar://problem/7569620>.
3165 //
3166 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3167 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3168
3169 // Note that TST/TEQ don't set all the same flags that CMP does!
3170 defm TST  : AI1_cmp_irs<0b1000, "tst",
3171                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3172                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3173 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3174                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3175                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3176
3177 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3178                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3179                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3180
3181 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3182 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3183
3184 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3185              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3186
3187 // Pseudo i64 compares for some floating point compares.
3188 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3189     Defs = [CPSR] in {
3190 def BCCi64 : PseudoInst<(outs),
3191     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3192      IIC_Br,
3193     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3194
3195 def BCCZi64 : PseudoInst<(outs),
3196      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3197     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3198 } // usesCustomInserter
3199
3200
3201 // Conditional moves
3202 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3203 // a two-value operand where a dag node expects two operands. :(
3204 let neverHasSideEffects = 1 in {
3205 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3206                            Size4Bytes, IIC_iCMOVr,
3207   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3208       RegConstraint<"$false = $Rd">;
3209 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3210                            (ins GPR:$false, so_reg:$shift, pred:$p),
3211                            Size4Bytes, IIC_iCMOVsr,
3212   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3213       RegConstraint<"$false = $Rd">;
3214
3215 let isMoveImm = 1 in
3216 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3217                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3218                              Size4Bytes, IIC_iMOVi,
3219                              []>,
3220       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3221
3222 let isMoveImm = 1 in
3223 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3224                            (ins GPR:$false, so_imm:$imm, pred:$p),
3225                            Size4Bytes, IIC_iCMOVi,
3226    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3227       RegConstraint<"$false = $Rd">;
3228
3229 // Two instruction predicate mov immediate.
3230 let isMoveImm = 1 in
3231 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3232                                 (ins GPR:$false, i32imm:$src, pred:$p),
3233                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3234
3235 let isMoveImm = 1 in
3236 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3237                            (ins GPR:$false, so_imm:$imm, pred:$p),
3238                            Size4Bytes, IIC_iCMOVi,
3239  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3240                 RegConstraint<"$false = $Rd">;
3241 } // neverHasSideEffects
3242
3243 //===----------------------------------------------------------------------===//
3244 // Atomic operations intrinsics
3245 //
3246
3247 def memb_opt : Operand<i32> {
3248   let PrintMethod = "printMemBOption";
3249   let ParserMatchClass = MemBarrierOptOperand;
3250 }
3251
3252 // memory barriers protect the atomic sequences
3253 let hasSideEffects = 1 in {
3254 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3255                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3256                 Requires<[IsARM, HasDB]> {
3257   bits<4> opt;
3258   let Inst{31-4} = 0xf57ff05;
3259   let Inst{3-0} = opt;
3260 }
3261 }
3262
3263 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3264                 "dsb", "\t$opt",
3265                 [/* For disassembly only; pattern left blank */]>,
3266                 Requires<[IsARM, HasDB]> {
3267   bits<4> opt;
3268   let Inst{31-4} = 0xf57ff04;
3269   let Inst{3-0} = opt;
3270 }
3271
3272 // ISB has only full system option -- for disassembly only
3273 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3274                 Requires<[IsARM, HasDB]> {
3275   let Inst{31-4} = 0xf57ff06;
3276   let Inst{3-0} = 0b1111;
3277 }
3278
3279 let usesCustomInserter = 1 in {
3280   let Uses = [CPSR] in {
3281     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3283       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3284     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3285       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3286       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3287     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3288       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3289       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3290     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3292       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3293     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3295       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3296     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3298       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3299     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3300       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3301       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3302     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3303       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3304       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3305     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3306       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3307       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3308     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3310       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3311     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3312       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3313       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3314     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3315       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3316       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3317     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3319       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3320     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3321       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3322       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3323     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3324       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3325       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3326     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3328       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3329     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3331       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3332     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3334       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3335     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3337       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3338     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3340       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3341     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3343       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3344     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3346       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3347     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3349       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3350     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3352       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3353     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3355       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3356     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3358       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3359     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3361       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3362     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3364       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3365     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3367       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3368     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3369       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3370       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3371
3372     def ATOMIC_SWAP_I8 : PseudoInst<
3373       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3374       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3375     def ATOMIC_SWAP_I16 : PseudoInst<
3376       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3377       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3378     def ATOMIC_SWAP_I32 : PseudoInst<
3379       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3380       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3381
3382     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3383       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3384       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3385     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3386       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3387       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3388     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3389       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3390       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3391 }
3392 }
3393
3394 let mayLoad = 1 in {
3395 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3396                     "ldrexb", "\t$Rt, $addr", []>;
3397 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3398                     "ldrexh", "\t$Rt, $addr", []>;
3399 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3400                     "ldrex", "\t$Rt, $addr", []>;
3401 let hasExtraDefRegAllocReq = 1 in
3402   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3403                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3404 }
3405
3406 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3407 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3408                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3409 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3410                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3411 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3412                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3413 }
3414
3415 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3416 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3417                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3418                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3419
3420 // Clear-Exclusive is for disassembly only.
3421 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3422                 [/* For disassembly only; pattern left blank */]>,
3423             Requires<[IsARM, HasV7]>  {
3424   let Inst{31-0} = 0b11110101011111111111000000011111;
3425 }
3426
3427 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3428 let mayLoad = 1 in {
3429 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3430              [/* For disassembly only; pattern left blank */]>;
3431 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3432              [/* For disassembly only; pattern left blank */]>;
3433 }
3434
3435 //===----------------------------------------------------------------------===//
3436 // Coprocessor Instructions.
3437 //
3438
3439 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3440             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3441             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3442             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3443                           imm:$CRm, imm:$opc2)]> {
3444   bits<4> opc1;
3445   bits<4> CRn;
3446   bits<4> CRd;
3447   bits<4> cop;
3448   bits<3> opc2;
3449   bits<4> CRm;
3450
3451   let Inst{3-0}   = CRm;
3452   let Inst{4}     = 0;
3453   let Inst{7-5}   = opc2;
3454   let Inst{11-8}  = cop;
3455   let Inst{15-12} = CRd;
3456   let Inst{19-16} = CRn;
3457   let Inst{23-20} = opc1;
3458 }
3459
3460 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3461                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3462                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3463                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3464                               imm:$CRm, imm:$opc2)]> {
3465   let Inst{31-28} = 0b1111;
3466   bits<4> opc1;
3467   bits<4> CRn;
3468   bits<4> CRd;
3469   bits<4> cop;
3470   bits<3> opc2;
3471   bits<4> CRm;
3472
3473   let Inst{3-0}   = CRm;
3474   let Inst{4}     = 0;
3475   let Inst{7-5}   = opc2;
3476   let Inst{11-8}  = cop;
3477   let Inst{15-12} = CRd;
3478   let Inst{19-16} = CRn;
3479   let Inst{23-20} = opc1;
3480 }
3481
3482 class ACI<dag oops, dag iops, string opc, string asm,
3483           IndexMode im = IndexModeNone>
3484   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3485          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3486   let Inst{27-25} = 0b110;
3487 }
3488
3489 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3490
3491   def _OFFSET : ACI<(outs),
3492       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3493       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3494     let Inst{31-28} = op31_28;
3495     let Inst{24} = 1; // P = 1
3496     let Inst{21} = 0; // W = 0
3497     let Inst{22} = 0; // D = 0
3498     let Inst{20} = load;
3499   }
3500
3501   def _PRE : ACI<(outs),
3502       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3503       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3504     let Inst{31-28} = op31_28;
3505     let Inst{24} = 1; // P = 1
3506     let Inst{21} = 1; // W = 1
3507     let Inst{22} = 0; // D = 0
3508     let Inst{20} = load;
3509   }
3510
3511   def _POST : ACI<(outs),
3512       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3513       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3514     let Inst{31-28} = op31_28;
3515     let Inst{24} = 0; // P = 0
3516     let Inst{21} = 1; // W = 1
3517     let Inst{22} = 0; // D = 0
3518     let Inst{20} = load;
3519   }
3520
3521   def _OPTION : ACI<(outs),
3522       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3523             ops),
3524       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3525     let Inst{31-28} = op31_28;
3526     let Inst{24} = 0; // P = 0
3527     let Inst{23} = 1; // U = 1
3528     let Inst{21} = 0; // W = 0
3529     let Inst{22} = 0; // D = 0
3530     let Inst{20} = load;
3531   }
3532
3533   def L_OFFSET : ACI<(outs),
3534       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3535       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3536     let Inst{31-28} = op31_28;
3537     let Inst{24} = 1; // P = 1
3538     let Inst{21} = 0; // W = 0
3539     let Inst{22} = 1; // D = 1
3540     let Inst{20} = load;
3541   }
3542
3543   def L_PRE : ACI<(outs),
3544       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3545       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3546       IndexModePre> {
3547     let Inst{31-28} = op31_28;
3548     let Inst{24} = 1; // P = 1
3549     let Inst{21} = 1; // W = 1
3550     let Inst{22} = 1; // D = 1
3551     let Inst{20} = load;
3552   }
3553
3554   def L_POST : ACI<(outs),
3555       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3556       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3557       IndexModePost> {
3558     let Inst{31-28} = op31_28;
3559     let Inst{24} = 0; // P = 0
3560     let Inst{21} = 1; // W = 1
3561     let Inst{22} = 1; // D = 1
3562     let Inst{20} = load;
3563   }
3564
3565   def L_OPTION : ACI<(outs),
3566       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3567             ops),
3568       !strconcat(!strconcat(opc, "l"), cond),
3569       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3570     let Inst{31-28} = op31_28;
3571     let Inst{24} = 0; // P = 0
3572     let Inst{23} = 1; // U = 1
3573     let Inst{21} = 0; // W = 0
3574     let Inst{22} = 1; // D = 1
3575     let Inst{20} = load;
3576   }
3577 }
3578
3579 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3580 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3581 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3582 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3583
3584 //===----------------------------------------------------------------------===//
3585 // Move between coprocessor and ARM core register -- for disassembly only
3586 //
3587
3588 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3589                 list<dag> pattern>
3590   : ABI<0b1110, oops, iops, NoItinerary, opc,
3591         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3592   let Inst{20} = direction;
3593   let Inst{4} = 1;
3594
3595   bits<4> Rt;
3596   bits<4> cop;
3597   bits<3> opc1;
3598   bits<3> opc2;
3599   bits<4> CRm;
3600   bits<4> CRn;
3601
3602   let Inst{15-12} = Rt;
3603   let Inst{11-8}  = cop;
3604   let Inst{23-21} = opc1;
3605   let Inst{7-5}   = opc2;
3606   let Inst{3-0}   = CRm;
3607   let Inst{19-16} = CRn;
3608 }
3609
3610 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3611                     (outs),
3612                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3613                          c_imm:$CRm, i32imm:$opc2),
3614                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3615                                   imm:$CRm, imm:$opc2)]>;
3616 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3617                     (outs GPR:$Rt),
3618                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3619                          i32imm:$opc2), []>;
3620
3621 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3622              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3623
3624 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3625                  list<dag> pattern>
3626   : ABXI<0b1110, oops, iops, NoItinerary,
3627          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3628   let Inst{31-28} = 0b1111;
3629   let Inst{20} = direction;
3630   let Inst{4} = 1;
3631
3632   bits<4> Rt;
3633   bits<4> cop;
3634   bits<3> opc1;
3635   bits<3> opc2;
3636   bits<4> CRm;
3637   bits<4> CRn;
3638
3639   let Inst{15-12} = Rt;
3640   let Inst{11-8}  = cop;
3641   let Inst{23-21} = opc1;
3642   let Inst{7-5}   = opc2;
3643   let Inst{3-0}   = CRm;
3644   let Inst{19-16} = CRn;
3645 }
3646
3647 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3648                       (outs),
3649                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3650                            c_imm:$CRm, i32imm:$opc2),
3651                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3652                                      imm:$CRm, imm:$opc2)]>;
3653 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3654                       (outs GPR:$Rt),
3655                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3656                            i32imm:$opc2), []>;
3657
3658 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3659                               imm:$CRm, imm:$opc2),
3660                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3661
3662 class MovRRCopro<string opc, bit direction,
3663                  list<dag> pattern = [/* For disassembly only */]>
3664   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3665         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3666         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3667   let Inst{23-21} = 0b010;
3668   let Inst{20} = direction;
3669
3670   bits<4> Rt;
3671   bits<4> Rt2;
3672   bits<4> cop;
3673   bits<4> opc1;
3674   bits<4> CRm;
3675
3676   let Inst{15-12} = Rt;
3677   let Inst{19-16} = Rt2;
3678   let Inst{11-8}  = cop;
3679   let Inst{7-4}   = opc1;
3680   let Inst{3-0}   = CRm;
3681 }
3682
3683 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3684                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3685                                      imm:$CRm)]>;
3686 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3687
3688 class MovRRCopro2<string opc, bit direction,
3689                   list<dag> pattern = [/* For disassembly only */]>
3690   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3691          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3692          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3693   let Inst{31-28} = 0b1111;
3694   let Inst{23-21} = 0b010;
3695   let Inst{20} = direction;
3696
3697   bits<4> Rt;
3698   bits<4> Rt2;
3699   bits<4> cop;
3700   bits<4> opc1;
3701   bits<4> CRm;
3702
3703   let Inst{15-12} = Rt;
3704   let Inst{19-16} = Rt2;
3705   let Inst{11-8}  = cop;
3706   let Inst{7-4}   = opc1;
3707   let Inst{3-0}   = CRm;
3708 }
3709
3710 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3711                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3712                                         imm:$CRm)]>;
3713 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3714
3715 //===----------------------------------------------------------------------===//
3716 // Move between special register and ARM core register -- for disassembly only
3717 //
3718
3719 // Move to ARM core register from Special Register
3720 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3721               [/* For disassembly only; pattern left blank */]> {
3722   bits<4> Rd;
3723   let Inst{23-16} = 0b00001111;
3724   let Inst{15-12} = Rd;
3725   let Inst{7-4} = 0b0000;
3726 }
3727
3728 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3729               [/* For disassembly only; pattern left blank */]> {
3730   bits<4> Rd;
3731   let Inst{23-16} = 0b01001111;
3732   let Inst{15-12} = Rd;
3733   let Inst{7-4} = 0b0000;
3734 }
3735
3736 // Move from ARM core register to Special Register
3737 //
3738 // No need to have both system and application versions, the encodings are the
3739 // same and the assembly parser has no way to distinguish between them. The mask
3740 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3741 // the mask with the fields to be accessed in the special register.
3742 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3743               "msr", "\t$mask, $Rn",
3744               [/* For disassembly only; pattern left blank */]> {
3745   bits<5> mask;
3746   bits<4> Rn;
3747
3748   let Inst{23} = 0;
3749   let Inst{22} = mask{4}; // R bit
3750   let Inst{21-20} = 0b10;
3751   let Inst{19-16} = mask{3-0};
3752   let Inst{15-12} = 0b1111;
3753   let Inst{11-4} = 0b00000000;
3754   let Inst{3-0} = Rn;
3755 }
3756
3757 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3758                "msr", "\t$mask, $a",
3759                [/* For disassembly only; pattern left blank */]> {
3760   bits<5> mask;
3761   bits<12> a;
3762
3763   let Inst{23} = 0;
3764   let Inst{22} = mask{4}; // R bit
3765   let Inst{21-20} = 0b10;
3766   let Inst{19-16} = mask{3-0};
3767   let Inst{15-12} = 0b1111;
3768   let Inst{11-0} = a;
3769 }
3770
3771 //===----------------------------------------------------------------------===//
3772 // TLS Instructions
3773 //
3774
3775 // __aeabi_read_tp preserves the registers r1-r3.
3776 // This is a pseudo inst so that we can get the encoding right,
3777 // complete with fixup for the aeabi_read_tp function.
3778 let isCall = 1,
3779   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3780   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3781                [(set R0, ARMthread_pointer)]>;
3782 }
3783
3784 //===----------------------------------------------------------------------===//
3785 // SJLJ Exception handling intrinsics
3786 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3787 //   address and save #0 in R0 for the non-longjmp case.
3788 //   Since by its nature we may be coming from some other function to get
3789 //   here, and we're using the stack frame for the containing function to
3790 //   save/restore registers, we can't keep anything live in regs across
3791 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3792 //   when we get here from a longjmp(). We force everything out of registers
3793 //   except for our own input by listing the relevant registers in Defs. By
3794 //   doing so, we also cause the prologue/epilogue code to actively preserve
3795 //   all of the callee-saved resgisters, which is exactly what we want.
3796 //   A constant value is passed in $val, and we use the location as a scratch.
3797 //
3798 // These are pseudo-instructions and are lowered to individual MC-insts, so
3799 // no encoding information is necessary.
3800 let Defs =
3801   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3802     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3803   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3804                                NoItinerary,
3805                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3806                            Requires<[IsARM, HasVFP2]>;
3807 }
3808
3809 let Defs =
3810   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3811   hasSideEffects = 1, isBarrier = 1 in {
3812   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3813                                    NoItinerary,
3814                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3815                                 Requires<[IsARM, NoVFP]>;
3816 }
3817
3818 // FIXME: Non-Darwin version(s)
3819 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3820     Defs = [ R7, LR, SP ] in {
3821 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3822                              NoItinerary,
3823                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3824                                 Requires<[IsARM, IsDarwin]>;
3825 }
3826
3827 // eh.sjlj.dispatchsetup pseudo-instruction.
3828 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3829 // handled when the pseudo is expanded (which happens before any passes
3830 // that need the instruction size).
3831 let isBarrier = 1, hasSideEffects = 1 in
3832 def Int_eh_sjlj_dispatchsetup :
3833  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3834             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3835               Requires<[IsDarwin]>;
3836
3837 //===----------------------------------------------------------------------===//
3838 // Non-Instruction Patterns
3839 //
3840
3841 // Large immediate handling.
3842
3843 // 32-bit immediate using two piece so_imms or movw + movt.
3844 // This is a single pseudo instruction, the benefit is that it can be remat'd
3845 // as a single unit instead of having to handle reg inputs.
3846 // FIXME: Remove this when we can do generalized remat.
3847 let isReMaterializable = 1, isMoveImm = 1 in
3848 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3849                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3850                            Requires<[IsARM]>;
3851
3852 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3853 // It also makes it possible to rematerialize the instructions.
3854 // FIXME: Remove this when we can do generalized remat and when machine licm
3855 // can properly the instructions.
3856 let isReMaterializable = 1 in {
3857 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3858                               IIC_iMOVix2addpc,
3859                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3860                         Requires<[IsARM, UseMovt]>;
3861
3862 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3863                              IIC_iMOVix2,
3864                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3865                         Requires<[IsARM, UseMovt]>;
3866
3867 let AddedComplexity = 10 in
3868 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3869                                 IIC_iMOVix2ld,
3870                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3871                     Requires<[IsARM, UseMovt]>;
3872 } // isReMaterializable
3873
3874 // ConstantPool, GlobalAddress, and JumpTable
3875 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3876             Requires<[IsARM, DontUseMovt]>;
3877 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3878 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3879             Requires<[IsARM, UseMovt]>;
3880 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3881              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3882
3883 // TODO: add,sub,and, 3-instr forms?
3884
3885 // Tail calls
3886 def : ARMPat<(ARMtcret tcGPR:$dst),
3887           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3888
3889 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3890           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3891
3892 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3893           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3894
3895 def : ARMPat<(ARMtcret tcGPR:$dst),
3896           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3897
3898 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3899           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3900
3901 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3902           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3903
3904 // Direct calls
3905 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3906       Requires<[IsARM, IsNotDarwin]>;
3907 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3908       Requires<[IsARM, IsDarwin]>;
3909
3910 // zextload i1 -> zextload i8
3911 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3912 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3913
3914 // extload -> zextload
3915 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3916 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3917 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3918 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3919
3920 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3921
3922 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3923 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3924
3925 // smul* and smla*
3926 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3927                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3928                  (SMULBB GPR:$a, GPR:$b)>;
3929 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3930                  (SMULBB GPR:$a, GPR:$b)>;
3931 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3932                       (sra GPR:$b, (i32 16))),
3933                  (SMULBT GPR:$a, GPR:$b)>;
3934 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3935                  (SMULBT GPR:$a, GPR:$b)>;
3936 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3937                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3938                  (SMULTB GPR:$a, GPR:$b)>;
3939 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3940                 (SMULTB GPR:$a, GPR:$b)>;
3941 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3942                       (i32 16)),
3943                  (SMULWB GPR:$a, GPR:$b)>;
3944 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3945                  (SMULWB GPR:$a, GPR:$b)>;
3946
3947 def : ARMV5TEPat<(add GPR:$acc,
3948                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3949                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3950                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3951 def : ARMV5TEPat<(add GPR:$acc,
3952                       (mul sext_16_node:$a, sext_16_node:$b)),
3953                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3954 def : ARMV5TEPat<(add GPR:$acc,
3955                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3956                            (sra GPR:$b, (i32 16)))),
3957                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3958 def : ARMV5TEPat<(add GPR:$acc,
3959                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3960                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3961 def : ARMV5TEPat<(add GPR:$acc,
3962                       (mul (sra GPR:$a, (i32 16)),
3963                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3964                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3965 def : ARMV5TEPat<(add GPR:$acc,
3966                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3967                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3968 def : ARMV5TEPat<(add GPR:$acc,
3969                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3970                            (i32 16))),
3971                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3972 def : ARMV5TEPat<(add GPR:$acc,
3973                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3974                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3975
3976
3977 // Pre-v7 uses MCR for synchronization barriers.
3978 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3979          Requires<[IsARM, HasV6]>;
3980
3981
3982 //===----------------------------------------------------------------------===//
3983 // Thumb Support
3984 //
3985
3986 include "ARMInstrThumb.td"
3987
3988 //===----------------------------------------------------------------------===//
3989 // Thumb2 Support
3990 //
3991
3992 include "ARMInstrThumb2.td"
3993
3994 //===----------------------------------------------------------------------===//
3995 // Floating Point Support
3996 //
3997
3998 include "ARMInstrVFP.td"
3999
4000 //===----------------------------------------------------------------------===//
4001 // Advanced SIMD (NEON) Support
4002 //
4003
4004 include "ARMInstrNEON.td"
4005