lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 392     int32_t v = (int32_t)Imm;
 393     return v == 8 || v == 16 || v == 24; }]> {
 394   let EncoderMethod = "getRotImmOpValue";
 395 }
 396
 397 // shift_imm: An integer that encodes a shift amount and the type of shift
 398 // (asr or lsl). The 6-bit immediate encodes as:
 399 //    {5}     0 ==> lsl
 400 //            1     asr
 401 //    {4-0}   imm5 shift amount.
 402 //            asr #32 encoded as imm5 == 0.
 403 def ShifterImmAsmOperand : AsmOperandClass {
 404   let Name = "ShifterImm";
 405   let ParserMethod = "parseShifterImm";
 406 }
 407 def shift_imm : Operand<i32> {
 408   let PrintMethod = "printShiftImmOperand";
 409   let ParserMatchClass = ShifterImmAsmOperand;
 410 }
 411
 412 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 413 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 414 def so_reg_reg : Operand<i32>,  // reg reg imm
 415                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 416                                 [shl, srl, sra, rotr]> {
 417   let EncoderMethod = "getSORegRegOpValue";
 418   let PrintMethod = "printSORegRegOperand";
 419   let ParserMatchClass = ShiftedRegAsmOperand;
 420   let MIOperandInfo = (ops GPR, GPR, i32imm);
 421 }
 422
 423 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 424 def so_reg_imm : Operand<i32>, // reg imm
 425                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 426                                 [shl, srl, sra, rotr]> {
 427   let EncoderMethod = "getSORegImmOpValue";
 428   let PrintMethod = "printSORegImmOperand";
 429   let ParserMatchClass = ShiftedImmAsmOperand;
 430   let MIOperandInfo = (ops GPR, i32imm);
 431 }
 432
 433 // FIXME: Does this need to be distinct from so_reg?
 434 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 435                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 436                                   [shl,srl,sra,rotr]> {
 437   let EncoderMethod = "getSORegRegOpValue";
 438   let PrintMethod = "printSORegRegOperand";
 439   let MIOperandInfo = (ops GPR, GPR, i32imm);
 440 }
 441
 442 // FIXME: Does this need to be distinct from so_reg?
 443 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 444                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 445                                   [shl,srl,sra,rotr]> {
 446   let EncoderMethod = "getSORegImmOpValue";
 447   let PrintMethod = "printSORegImmOperand";
 448   let MIOperandInfo = (ops GPR, i32imm);
 449 }
 450
 451
 452 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 453 // 8-bit immediate rotated by an arbitrary number of bits.
 454 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 455 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 456     return ARM_AM::getSOImmVal(Imm) != -1;
 457   }]> {
 458   let EncoderMethod = "getSOImmOpValue";
 459   let ParserMatchClass = SOImmAsmOperand;
 460 }
 461
 462 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 463 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 464 // get the first/second pieces.
 465 def so_imm2part : PatLeaf<(imm), [{
 466       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 467 }]>;
 468
 469 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 470 ///
 471 def arm_i32imm : PatLeaf<(imm), [{
 472   if (Subtarget->hasV6T2Ops())
 473     return true;
 474   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 475 }]>;
 476
 477 /// imm0_7 predicate - Immediate in the range [0,31].
 478 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 479 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 480   return Imm >= 0 && Imm < 8;
 481 }]> {
 482   let ParserMatchClass = Imm0_7AsmOperand;
 483 }
 484
 485 /// imm0_15 predicate - Immediate in the range [0,31].
 486 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 487 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 488   return Imm >= 0 && Imm < 16;
 489 }]> {
 490   let ParserMatchClass = Imm0_15AsmOperand;
 491 }
 492
 493 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 494 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 495 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 496   return Imm >= 0 && Imm < 32;
 497 }]>;
 498
 499 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 500 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 501   return Imm >= 0 && Imm < 32;
 502 }]> {
 503   let EncoderMethod = "getImmMinusOneOpValue";
 504 }
 505
 506 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 507 // a relocatable expression.
 508 //
 509 // FIXME: This really needs a Thumb version separate from the ARM version.
 510 // While the range is the same, and can thus use the same match class,
 511 // the encoding is different so it should have a different encoder method.
 512 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 513 def imm0_65535_expr : Operand<i32> {
 514   let EncoderMethod = "getHiLo16ImmOpValue";
 515   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 516 }
 517
 518 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 519 /// e.g., 0xf000ffff
 520 def bf_inv_mask_imm : Operand<i32>,
 521                       PatLeaf<(imm), [{
 522   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 523 }] > {
 524   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 525   let PrintMethod = "printBitfieldInvMaskImmOperand";
 526 }
 527
 528 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 529 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 530   return isInt<5>(Imm);
 531 }]>;
 532
 533 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 534 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 535   return Imm > 0 &&  Imm <= 32;
 536 }] > {
 537   let EncoderMethod = "getMsbOpValue";
 538 }
 539
 540 def imm1_32_XFORM: SDNodeXForm<imm, [{
 541   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 542 }]>;
 543 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 544 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 545     imm1_32_XFORM> {
 546   let PrintMethod = "printImmPlusOneOperand";
 547   let ParserMatchClass = Imm1_32AsmOperand;
 548 }
 549
 550 def imm1_16_XFORM: SDNodeXForm<imm, [{
 551   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 552 }]>;
 553 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 554 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 555     imm1_16_XFORM> {
 556   let PrintMethod = "printImmPlusOneOperand";
 557   let ParserMatchClass = Imm1_16AsmOperand;
 558 }
 559
 560 // Define ARM specific addressing modes.
 561 // addrmode_imm12 := reg +/- imm12
 562 //
 563 def addrmode_imm12 : Operand<i32>,
 564                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 565   // 12-bit immediate operand. Note that instructions using this encode
 566   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 567   // immediate values are as normal.
 568
 569   let EncoderMethod = "getAddrModeImm12OpValue";
 570   let PrintMethod = "printAddrModeImm12Operand";
 571   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 572 }
 573 // ldst_so_reg := reg +/- reg shop imm
 574 //
 575 def ldst_so_reg : Operand<i32>,
 576                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 577   let EncoderMethod = "getLdStSORegOpValue";
 578   // FIXME: Simplify the printer
 579   let PrintMethod = "printAddrMode2Operand";
 580   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 581 }
 582
 583 // addrmode2 := reg +/- imm12
 584 //           := reg +/- reg shop imm
 585 //
 586 def MemMode2AsmOperand : AsmOperandClass {
 587   let Name = "MemMode2";
 588   let ParserMethod = "parseMemMode2Operand";
 589 }
 590 def addrmode2 : Operand<i32>,
 591                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 592   let EncoderMethod = "getAddrMode2OpValue";
 593   let PrintMethod = "printAddrMode2Operand";
 594   let ParserMatchClass = MemMode2AsmOperand;
 595   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 596 }
 597
 598 def am2offset : Operand<i32>,
 599                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 600                 [], [SDNPWantRoot]> {
 601   let EncoderMethod = "getAddrMode2OffsetOpValue";
 602   let PrintMethod = "printAddrMode2OffsetOperand";
 603   let MIOperandInfo = (ops GPR, i32imm);
 604 }
 605
 606 // addrmode3 := reg +/- reg
 607 // addrmode3 := reg +/- imm8
 608 //
 609 def MemMode3AsmOperand : AsmOperandClass {
 610   let Name = "MemMode3";
 611   let ParserMethod = "parseMemMode3Operand";
 612 }
 613 def addrmode3 : Operand<i32>,
 614                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 615   let EncoderMethod = "getAddrMode3OpValue";
 616   let PrintMethod = "printAddrMode3Operand";
 617   let ParserMatchClass = MemMode3AsmOperand;
 618   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 619 }
 620
 621 def am3offset : Operand<i32>,
 622                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 623                                [], [SDNPWantRoot]> {
 624   let EncoderMethod = "getAddrMode3OffsetOpValue";
 625   let PrintMethod = "printAddrMode3OffsetOperand";
 626   let MIOperandInfo = (ops GPR, i32imm);
 627 }
 628
 629 // ldstm_mode := {ia, ib, da, db}
 630 //
 631 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 632   let EncoderMethod = "getLdStmModeOpValue";
 633   let PrintMethod = "printLdStmModeOperand";
 634 }
 635
 636 // addrmode5 := reg +/- imm8*4
 637 //
 638 def MemMode5AsmOperand : AsmOperandClass { let Name = "MemMode5"; }
 639 def addrmode5 : Operand<i32>,
 640                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 641   let PrintMethod = "printAddrMode5Operand";
 642   let MIOperandInfo = (ops GPR:$base, i32imm);
 643   let ParserMatchClass = MemMode5AsmOperand;
 644   let EncoderMethod = "getAddrMode5OpValue";
 645 }
 646
 647 // addrmode6 := reg with optional alignment
 648 //
 649 def addrmode6 : Operand<i32>,
 650                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 651   let PrintMethod = "printAddrMode6Operand";
 652   let MIOperandInfo = (ops GPR:$addr, i32imm);
 653   let EncoderMethod = "getAddrMode6AddressOpValue";
 654 }
 655
 656 def am6offset : Operand<i32>,
 657                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 658                                [], [SDNPWantRoot]> {
 659   let PrintMethod = "printAddrMode6OffsetOperand";
 660   let MIOperandInfo = (ops GPR);
 661   let EncoderMethod = "getAddrMode6OffsetOpValue";
 662 }
 663
 664 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 665 // (single element from one lane) for size 32.
 666 def addrmode6oneL32 : Operand<i32>,
 667                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 668   let PrintMethod = "printAddrMode6Operand";
 669   let MIOperandInfo = (ops GPR:$addr, i32imm);
 670   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 671 }
 672
 673 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 674 // instructions, specifically VLD4-dup.
 675 def addrmode6dup : Operand<i32>,
 676                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 677   let PrintMethod = "printAddrMode6Operand";
 678   let MIOperandInfo = (ops GPR:$addr, i32imm);
 679   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 680 }
 681
 682 // addrmodepc := pc + reg
 683 //
 684 def addrmodepc : Operand<i32>,
 685                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 686   let PrintMethod = "printAddrModePCOperand";
 687   let MIOperandInfo = (ops GPR, i32imm);
 688 }
 689
 690 // addrmode7 := reg
 691 // Used by load/store exclusive instructions. Useful to enable right assembly
 692 // parsing and printing. Not used for any codegen matching.
 693 //
 694 def MemMode7AsmOperand : AsmOperandClass { let Name = "MemMode7"; }
 695 def addrmode7 : Operand<i32> {
 696   let PrintMethod = "printAddrMode7Operand";
 697   let MIOperandInfo = (ops GPR);
 698   let ParserMatchClass = MemMode7AsmOperand;
 699 }
 700
 701 def nohash_imm : Operand<i32> {
 702   let PrintMethod = "printNoHashImmediate";
 703 }
 704
 705 def CoprocNumAsmOperand : AsmOperandClass {
 706   let Name = "CoprocNum";
 707   let ParserMethod = "parseCoprocNumOperand";
 708 }
 709 def p_imm : Operand<i32> {
 710   let PrintMethod = "printPImmediate";
 711   let ParserMatchClass = CoprocNumAsmOperand;
 712 }
 713
 714 def CoprocRegAsmOperand : AsmOperandClass {
 715   let Name = "CoprocReg";
 716   let ParserMethod = "parseCoprocRegOperand";
 717 }
 718 def c_imm : Operand<i32> {
 719   let PrintMethod = "printCImmediate";
 720   let ParserMatchClass = CoprocRegAsmOperand;
 721 }
 722
 723 //===----------------------------------------------------------------------===//
 724
 725 include "ARMInstrFormats.td"
 726
 727 //===----------------------------------------------------------------------===//
 728 // Multiclass helpers...
 729 //
 730
 731 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 732 /// binop that produces a value.
 733 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 734                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 735                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 736   // The register-immediate version is re-materializable. This is useful
 737   // in particular for taking the address of a local.
 738   let isReMaterializable = 1 in {
 739   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 740                iii, opc, "\t$Rd, $Rn, $imm",
 741                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 742     bits<4> Rd;
 743     bits<4> Rn;
 744     bits<12> imm;
 745     let Inst{25} = 1;
 746     let Inst{19-16} = Rn;
 747     let Inst{15-12} = Rd;
 748     let Inst{11-0} = imm;
 749   }
 750   }
 751   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 752                iir, opc, "\t$Rd, $Rn, $Rm",
 753                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 754     bits<4> Rd;
 755     bits<4> Rn;
 756     bits<4> Rm;
 757     let Inst{25} = 0;
 758     let isCommutable = Commutable;
 759     let Inst{19-16} = Rn;
 760     let Inst{15-12} = Rd;
 761     let Inst{11-4} = 0b00000000;
 762     let Inst{3-0} = Rm;
 763   }
 764
 765   def rsi : AsI1<opcod, (outs GPR:$Rd),
 766                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 767                iis, opc, "\t$Rd, $Rn, $shift",
 768                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 769     bits<4> Rd;
 770     bits<4> Rn;
 771     bits<12> shift;
 772     let Inst{25} = 0;
 773     let Inst{19-16} = Rn;
 774     let Inst{15-12} = Rd;
 775     let Inst{11-5} = shift{11-5};
 776     let Inst{4} = 0;
 777     let Inst{3-0} = shift{3-0};
 778   }
 779
 780   def rsr : AsI1<opcod, (outs GPR:$Rd),
 781                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 782                iis, opc, "\t$Rd, $Rn, $shift",
 783                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 784     bits<4> Rd;
 785     bits<4> Rn;
 786     bits<12> shift;
 787     let Inst{25} = 0;
 788     let Inst{19-16} = Rn;
 789     let Inst{15-12} = Rd;
 790     let Inst{11-8} = shift{11-8};
 791     let Inst{7} = 0;
 792     let Inst{6-5} = shift{6-5};
 793     let Inst{4} = 1;
 794     let Inst{3-0} = shift{3-0};
 795   }
 796
 797   // Assembly aliases for optional destination operand when it's the same
 798   // as the source operand.
 799   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 800      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 801                                                     so_imm:$imm, pred:$p,
 802                                                     cc_out:$s)>,
 803      Requires<[IsARM]>;
 804   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 805      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 806                                                     GPR:$Rm, pred:$p,
 807                                                     cc_out:$s)>,
 808      Requires<[IsARM]>;
 809   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 810      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 811                                                     so_reg_imm:$shift, pred:$p,
 812                                                     cc_out:$s)>,
 813      Requires<[IsARM]>;
 814   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 815      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 816                                                     so_reg_reg:$shift, pred:$p,
 817                                                     cc_out:$s)>,
 818      Requires<[IsARM]>;
 819
 820 }
 821
 822 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 823 /// instruction modifies the CPSR register.
 824 let isCodeGenOnly = 1, Defs = [CPSR] in {
 825 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 826                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 827                          PatFrag opnode, bit Commutable = 0> {
 828   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 829                iii, opc, "\t$Rd, $Rn, $imm",
 830                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 831     bits<4> Rd;
 832     bits<4> Rn;
 833     bits<12> imm;
 834     let Inst{25} = 1;
 835     let Inst{20} = 1;
 836     let Inst{19-16} = Rn;
 837     let Inst{15-12} = Rd;
 838     let Inst{11-0} = imm;
 839   }
 840   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 841                iir, opc, "\t$Rd, $Rn, $Rm",
 842                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 843     bits<4> Rd;
 844     bits<4> Rn;
 845     bits<4> Rm;
 846     let isCommutable = Commutable;
 847     let Inst{25} = 0;
 848     let Inst{20} = 1;
 849     let Inst{19-16} = Rn;
 850     let Inst{15-12} = Rd;
 851     let Inst{11-4} = 0b00000000;
 852     let Inst{3-0} = Rm;
 853   }
 854   def rsi : AI1<opcod, (outs GPR:$Rd),
 855                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 856                iis, opc, "\t$Rd, $Rn, $shift",
 857                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 858     bits<4> Rd;
 859     bits<4> Rn;
 860     bits<12> shift;
 861     let Inst{25} = 0;
 862     let Inst{20} = 1;
 863     let Inst{19-16} = Rn;
 864     let Inst{15-12} = Rd;
 865     let Inst{11-5} = shift{11-5};
 866     let Inst{4} = 0;
 867     let Inst{3-0} = shift{3-0};
 868   }
 869
 870     def rsr : AI1<opcod, (outs GPR:$Rd),
 871                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 872                iis, opc, "\t$Rd, $Rn, $shift",
 873                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 874     bits<4> Rd;
 875     bits<4> Rn;
 876     bits<12> shift;
 877     let Inst{25} = 0;
 878     let Inst{20} = 1;
 879     let Inst{19-16} = Rn;
 880     let Inst{15-12} = Rd;
 881     let Inst{11-8} = shift{11-8};
 882     let Inst{7} = 0;
 883     let Inst{6-5} = shift{6-5};
 884     let Inst{4} = 1;
 885     let Inst{3-0} = shift{3-0};
 886   }
 887 }
 888 }
 889
 890 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 891 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 892 /// a explicit result, only implicitly set CPSR.
 893 let isCompare = 1, Defs = [CPSR] in {
 894 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 895                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 896                        PatFrag opnode, bit Commutable = 0> {
 897   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 898                opc, "\t$Rn, $imm",
 899                [(opnode GPR:$Rn, so_imm:$imm)]> {
 900     bits<4> Rn;
 901     bits<12> imm;
 902     let Inst{25} = 1;
 903     let Inst{20} = 1;
 904     let Inst{19-16} = Rn;
 905     let Inst{15-12} = 0b0000;
 906     let Inst{11-0} = imm;
 907   }
 908   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 909                opc, "\t$Rn, $Rm",
 910                [(opnode GPR:$Rn, GPR:$Rm)]> {
 911     bits<4> Rn;
 912     bits<4> Rm;
 913     let isCommutable = Commutable;
 914     let Inst{25} = 0;
 915     let Inst{20} = 1;
 916     let Inst{19-16} = Rn;
 917     let Inst{15-12} = 0b0000;
 918     let Inst{11-4} = 0b00000000;
 919     let Inst{3-0} = Rm;
 920   }
 921   def rsi : AI1<opcod, (outs),
 922                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 923                opc, "\t$Rn, $shift",
 924                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 925     bits<4> Rn;
 926     bits<12> shift;
 927     let Inst{25} = 0;
 928     let Inst{20} = 1;
 929     let Inst{19-16} = Rn;
 930     let Inst{15-12} = 0b0000;
 931     let Inst{11-5} = shift{11-5};
 932     let Inst{4} = 0;
 933     let Inst{3-0} = shift{3-0};
 934   }
 935   def rsr : AI1<opcod, (outs),
 936                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 937                opc, "\t$Rn, $shift",
 938                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 939     bits<4> Rn;
 940     bits<12> shift;
 941     let Inst{25} = 0;
 942     let Inst{20} = 1;
 943     let Inst{19-16} = Rn;
 944     let Inst{15-12} = 0b0000;
 945     let Inst{11-8} = shift{11-8};
 946     let Inst{7} = 0;
 947     let Inst{6-5} = shift{6-5};
 948     let Inst{4} = 1;
 949     let Inst{3-0} = shift{3-0};
 950   }
 951
 952 }
 953 }
 954
 955 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 956 /// register and one whose operand is a register rotated by 8/16/24.
 957 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 958 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 959   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 960                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 961                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 962               Requires<[IsARM, HasV6]> {
 963     bits<4> Rd;
 964     bits<4> Rm;
 965     let Inst{19-16} = 0b1111;
 966     let Inst{15-12} = Rd;
 967     let Inst{11-10} = 0b00;
 968     let Inst{3-0}   = Rm;
 969   }
 970   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 971                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 972                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 973               Requires<[IsARM, HasV6]> {
 974     bits<4> Rd;
 975     bits<4> Rm;
 976     bits<2> rot;
 977     let Inst{19-16} = 0b1111;
 978     let Inst{15-12} = Rd;
 979     let Inst{11-10} = rot;
 980     let Inst{3-0}   = Rm;
 981   }
 982 }
 983
 984 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 985   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 986                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 987                  [/* For disassembly only; pattern left blank */]>,
 988               Requires<[IsARM, HasV6]> {
 989     let Inst{19-16} = 0b1111;
 990     let Inst{11-10} = 0b00;
 991   }
 992   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 993                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 994                  [/* For disassembly only; pattern left blank */]>,
 995               Requires<[IsARM, HasV6]> {
 996     bits<2> rot;
 997     let Inst{19-16} = 0b1111;
 998     let Inst{11-10} = rot;
 999   }
1000 }
1001
1002 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1003 /// register and one whose operand is a register rotated by 8/16/24.
1004 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
1005   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1006                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1007                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1008                Requires<[IsARM, HasV6]> {
1009     bits<4> Rd;
1010     bits<4> Rm;
1011     bits<4> Rn;
1012     let Inst{19-16} = Rn;
1013     let Inst{15-12} = Rd;
1014     let Inst{11-10} = 0b00;
1015     let Inst{9-4}   = 0b000111;
1016     let Inst{3-0}   = Rm;
1017   }
1018   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1019                                              rot_imm:$rot),
1020                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1021                   [(set GPR:$Rd, (opnode GPR:$Rn,
1022                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
1023                   Requires<[IsARM, HasV6]> {
1024     bits<4> Rd;
1025     bits<4> Rm;
1026     bits<4> Rn;
1027     bits<2> rot;
1028     let Inst{19-16} = Rn;
1029     let Inst{15-12} = Rd;
1030     let Inst{11-10} = rot;
1031     let Inst{9-4}   = 0b000111;
1032     let Inst{3-0}   = Rm;
1033   }
1034 }
1035
1036 // For disassembly only.
1037 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
1038   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1039                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1040                   [/* For disassembly only; pattern left blank */]>,
1041                Requires<[IsARM, HasV6]> {
1042     let Inst{11-10} = 0b00;
1043   }
1044   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1045                                              rot_imm:$rot),
1046                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1047                   [/* For disassembly only; pattern left blank */]>,
1048                   Requires<[IsARM, HasV6]> {
1049     bits<4> Rn;
1050     bits<2> rot;
1051     let Inst{19-16} = Rn;
1052     let Inst{11-10} = rot;
1053   }
1054 }
1055
1056 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1057 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1058                              string baseOpc, bit Commutable = 0> {
1059   let Uses = [CPSR] in {
1060   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1061                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1062                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1063                Requires<[IsARM]> {
1064     bits<4> Rd;
1065     bits<4> Rn;
1066     bits<12> imm;
1067     let Inst{25} = 1;
1068     let Inst{15-12} = Rd;
1069     let Inst{19-16} = Rn;
1070     let Inst{11-0} = imm;
1071   }
1072   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1073                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1074                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1075                Requires<[IsARM]> {
1076     bits<4> Rd;
1077     bits<4> Rn;
1078     bits<4> Rm;
1079     let Inst{11-4} = 0b00000000;
1080     let Inst{25} = 0;
1081     let isCommutable = Commutable;
1082     let Inst{3-0} = Rm;
1083     let Inst{15-12} = Rd;
1084     let Inst{19-16} = Rn;
1085   }
1086   def rsi : AsI1<opcod, (outs GPR:$Rd),
1087                 (ins GPR:$Rn, so_reg_imm:$shift),
1088                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1089                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1090                Requires<[IsARM]> {
1091     bits<4> Rd;
1092     bits<4> Rn;
1093     bits<12> shift;
1094     let Inst{25} = 0;
1095     let Inst{19-16} = Rn;
1096     let Inst{15-12} = Rd;
1097     let Inst{11-5} = shift{11-5};
1098     let Inst{4} = 0;
1099     let Inst{3-0} = shift{3-0};
1100   }
1101   def rsr : AsI1<opcod, (outs GPR:$Rd),
1102                 (ins GPR:$Rn, so_reg_reg:$shift),
1103                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1104                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1105                Requires<[IsARM]> {
1106     bits<4> Rd;
1107     bits<4> Rn;
1108     bits<12> shift;
1109     let Inst{25} = 0;
1110     let Inst{19-16} = Rn;
1111     let Inst{15-12} = Rd;
1112     let Inst{11-8} = shift{11-8};
1113     let Inst{7} = 0;
1114     let Inst{6-5} = shift{6-5};
1115     let Inst{4} = 1;
1116     let Inst{3-0} = shift{3-0};
1117   }
1118   }
1119   // Assembly aliases for optional destination operand when it's the same
1120   // as the source operand.
1121   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1122      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1123                                                     so_imm:$imm, pred:$p,
1124                                                     cc_out:$s)>,
1125      Requires<[IsARM]>;
1126   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1127      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1128                                                     GPR:$Rm, pred:$p,
1129                                                     cc_out:$s)>,
1130      Requires<[IsARM]>;
1131   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1132      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1133                                                     so_reg_imm:$shift, pred:$p,
1134                                                     cc_out:$s)>,
1135      Requires<[IsARM]>;
1136   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1137      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1138                                                     so_reg_reg:$shift, pred:$p,
1139                                                     cc_out:$s)>,
1140      Requires<[IsARM]>;
1141 }
1142
1143 // Carry setting variants
1144 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1145 let usesCustomInserter = 1 in {
1146 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1147   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1148                4, IIC_iALUi,
1149                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1150   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1151                4, IIC_iALUr,
1152                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1153     let isCommutable = Commutable;
1154   }
1155   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1156                4, IIC_iALUsr,
1157                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1158   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1159                4, IIC_iALUsr,
1160                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1161 }
1162 }
1163
1164 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1165 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1166            InstrItinClass iir, PatFrag opnode> {
1167   // Note: We use the complex addrmode_imm12 rather than just an input
1168   // GPR and a constrained immediate so that we can use this to match
1169   // frame index references and avoid matching constant pool references.
1170   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1171                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1172                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1173     bits<4>  Rt;
1174     bits<17> addr;
1175     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1176     let Inst{19-16} = addr{16-13};  // Rn
1177     let Inst{15-12} = Rt;
1178     let Inst{11-0}  = addr{11-0};   // imm12
1179   }
1180   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1181                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1182                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1183     bits<4>  Rt;
1184     bits<17> shift;
1185     let shift{4}    = 0;            // Inst{4} = 0
1186     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1187     let Inst{19-16} = shift{16-13}; // Rn
1188     let Inst{15-12} = Rt;
1189     let Inst{11-0}  = shift{11-0};
1190   }
1191 }
1192 }
1193
1194 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1195            InstrItinClass iir, PatFrag opnode> {
1196   // Note: We use the complex addrmode_imm12 rather than just an input
1197   // GPR and a constrained immediate so that we can use this to match
1198   // frame index references and avoid matching constant pool references.
1199   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1200                    (ins GPR:$Rt, addrmode_imm12:$addr),
1201                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1202                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1203     bits<4> Rt;
1204     bits<17> addr;
1205     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1206     let Inst{19-16} = addr{16-13};  // Rn
1207     let Inst{15-12} = Rt;
1208     let Inst{11-0}  = addr{11-0};   // imm12
1209   }
1210   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1211                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1212                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1213     bits<4> Rt;
1214     bits<17> shift;
1215     let shift{4}    = 0;            // Inst{4} = 0
1216     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1217     let Inst{19-16} = shift{16-13}; // Rn
1218     let Inst{15-12} = Rt;
1219     let Inst{11-0}  = shift{11-0};
1220   }
1221 }
1222 //===----------------------------------------------------------------------===//
1223 // Instructions
1224 //===----------------------------------------------------------------------===//
1225
1226 //===----------------------------------------------------------------------===//
1227 //  Miscellaneous Instructions.
1228 //
1229
1230 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1231 /// the function.  The first operand is the ID# for this instruction, the second
1232 /// is the index into the MachineConstantPool that this is, the third is the
1233 /// size in bytes of this constant pool entry.
1234 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1235 def CONSTPOOL_ENTRY :
1236 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1237                     i32imm:$size), NoItinerary, []>;
1238
1239 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1240 // from removing one half of the matched pairs. That breaks PEI, which assumes
1241 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1242 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1243 def ADJCALLSTACKUP :
1244 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1245            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1246
1247 def ADJCALLSTACKDOWN :
1248 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1249            [(ARMcallseq_start timm:$amt)]>;
1250 }
1251
1252 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1253              [/* For disassembly only; pattern left blank */]>,
1254           Requires<[IsARM, HasV6T2]> {
1255   let Inst{27-16} = 0b001100100000;
1256   let Inst{15-8} = 0b11110000;
1257   let Inst{7-0} = 0b00000000;
1258 }
1259
1260 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1261              [/* For disassembly only; pattern left blank */]>,
1262           Requires<[IsARM, HasV6T2]> {
1263   let Inst{27-16} = 0b001100100000;
1264   let Inst{15-8} = 0b11110000;
1265   let Inst{7-0} = 0b00000001;
1266 }
1267
1268 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1269              [/* For disassembly only; pattern left blank */]>,
1270           Requires<[IsARM, HasV6T2]> {
1271   let Inst{27-16} = 0b001100100000;
1272   let Inst{15-8} = 0b11110000;
1273   let Inst{7-0} = 0b00000010;
1274 }
1275
1276 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1277              [/* For disassembly only; pattern left blank */]>,
1278           Requires<[IsARM, HasV6T2]> {
1279   let Inst{27-16} = 0b001100100000;
1280   let Inst{15-8} = 0b11110000;
1281   let Inst{7-0} = 0b00000011;
1282 }
1283
1284 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1285              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1286   bits<4> Rd;
1287   bits<4> Rn;
1288   bits<4> Rm;
1289   let Inst{3-0} = Rm;
1290   let Inst{15-12} = Rd;
1291   let Inst{19-16} = Rn;
1292   let Inst{27-20} = 0b01101000;
1293   let Inst{7-4} = 0b1011;
1294   let Inst{11-8} = 0b1111;
1295 }
1296
1297 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1298              []>, Requires<[IsARM, HasV6T2]> {
1299   let Inst{27-16} = 0b001100100000;
1300   let Inst{15-8} = 0b11110000;
1301   let Inst{7-0} = 0b00000100;
1302 }
1303
1304 // The i32imm operand $val can be used by a debugger to store more information
1305 // about the breakpoint.
1306 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1307               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1308   bits<16> val;
1309   let Inst{3-0} = val{3-0};
1310   let Inst{19-8} = val{15-4};
1311   let Inst{27-20} = 0b00010010;
1312   let Inst{7-4} = 0b0111;
1313 }
1314
1315 // Change Processor State is a system instruction -- for disassembly and
1316 // parsing only.
1317 // FIXME: Since the asm parser has currently no clean way to handle optional
1318 // operands, create 3 versions of the same instruction. Once there's a clean
1319 // framework to represent optional operands, change this behavior.
1320 class CPS<dag iops, string asm_ops>
1321   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1322         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1323   bits<2> imod;
1324   bits<3> iflags;
1325   bits<5> mode;
1326   bit M;
1327
1328   let Inst{31-28} = 0b1111;
1329   let Inst{27-20} = 0b00010000;
1330   let Inst{19-18} = imod;
1331   let Inst{17}    = M; // Enabled if mode is set;
1332   let Inst{16}    = 0;
1333   let Inst{8-6}   = iflags;
1334   let Inst{5}     = 0;
1335   let Inst{4-0}   = mode;
1336 }
1337
1338 let M = 1 in
1339   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1340                   "$imod\t$iflags, $mode">;
1341 let mode = 0, M = 0 in
1342   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1343
1344 let imod = 0, iflags = 0, M = 1 in
1345   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1346
1347 // Preload signals the memory system of possible future data/instruction access.
1348 // These are for disassembly only.
1349 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1350
1351   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1352                 !strconcat(opc, "\t$addr"),
1353                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1354     bits<4> Rt;
1355     bits<17> addr;
1356     let Inst{31-26} = 0b111101;
1357     let Inst{25} = 0; // 0 for immediate form
1358     let Inst{24} = data;
1359     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1360     let Inst{22} = read;
1361     let Inst{21-20} = 0b01;
1362     let Inst{19-16} = addr{16-13};  // Rn
1363     let Inst{15-12} = 0b1111;
1364     let Inst{11-0}  = addr{11-0};   // imm12
1365   }
1366
1367   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1368                !strconcat(opc, "\t$shift"),
1369                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1370     bits<17> shift;
1371     let Inst{31-26} = 0b111101;
1372     let Inst{25} = 1; // 1 for register form
1373     let Inst{24} = data;
1374     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1375     let Inst{22} = read;
1376     let Inst{21-20} = 0b01;
1377     let Inst{19-16} = shift{16-13}; // Rn
1378     let Inst{15-12} = 0b1111;
1379     let Inst{11-0}  = shift{11-0};
1380   }
1381 }
1382
1383 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1384 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1385 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1386
1387 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1388                  "setend\t$end", []>, Requires<[IsARM]> {
1389   bits<1> end;
1390   let Inst{31-10} = 0b1111000100000001000000;
1391   let Inst{9} = end;
1392   let Inst{8-0} = 0;
1393 }
1394
1395 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1396              []>, Requires<[IsARM, HasV7]> {
1397   bits<4> opt;
1398   let Inst{27-4} = 0b001100100000111100001111;
1399   let Inst{3-0} = opt;
1400 }
1401
1402 // A5.4 Permanently UNDEFINED instructions.
1403 let isBarrier = 1, isTerminator = 1 in
1404 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1405                "trap", [(trap)]>,
1406            Requires<[IsARM]> {
1407   let Inst = 0xe7ffdefe;
1408 }
1409
1410 // Address computation and loads and stores in PIC mode.
1411 let isNotDuplicable = 1 in {
1412 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1413                             4, IIC_iALUr,
1414                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1415
1416 let AddedComplexity = 10 in {
1417 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1418                             4, IIC_iLoad_r,
1419                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1420
1421 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1422                             4, IIC_iLoad_bh_r,
1423                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1424
1425 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1426                             4, IIC_iLoad_bh_r,
1427                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1428
1429 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1430                             4, IIC_iLoad_bh_r,
1431                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1432
1433 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1434                             4, IIC_iLoad_bh_r,
1435                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1436 }
1437 let AddedComplexity = 10 in {
1438 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1439       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1440
1441 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1442       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1443                                                    addrmodepc:$addr)]>;
1444
1445 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1446       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1447 }
1448 } // isNotDuplicable = 1
1449
1450
1451 // LEApcrel - Load a pc-relative address into a register without offending the
1452 // assembler.
1453 let neverHasSideEffects = 1, isReMaterializable = 1 in
1454 // The 'adr' mnemonic encodes differently if the label is before or after
1455 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1456 // know until then which form of the instruction will be used.
1457 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1458                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1459   bits<4> Rd;
1460   bits<12> label;
1461   let Inst{27-25} = 0b001;
1462   let Inst{20} = 0;
1463   let Inst{19-16} = 0b1111;
1464   let Inst{15-12} = Rd;
1465   let Inst{11-0} = label;
1466 }
1467 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1468                     4, IIC_iALUi, []>;
1469
1470 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1471                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1472                       4, IIC_iALUi, []>;
1473
1474 //===----------------------------------------------------------------------===//
1475 //  Control Flow Instructions.
1476 //
1477
1478 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1479   // ARMV4T and above
1480   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1481                   "bx", "\tlr", [(ARMretflag)]>,
1482                Requires<[IsARM, HasV4T]> {
1483     let Inst{27-0}  = 0b0001001011111111111100011110;
1484   }
1485
1486   // ARMV4 only
1487   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1488                   "mov", "\tpc, lr", [(ARMretflag)]>,
1489                Requires<[IsARM, NoV4T]> {
1490     let Inst{27-0} = 0b0001101000001111000000001110;
1491   }
1492 }
1493
1494 // Indirect branches
1495 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1496   // ARMV4T and above
1497   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1498                   [(brind GPR:$dst)]>,
1499               Requires<[IsARM, HasV4T]> {
1500     bits<4> dst;
1501     let Inst{31-4} = 0b1110000100101111111111110001;
1502     let Inst{3-0}  = dst;
1503   }
1504
1505   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1506                   "bx", "\t$dst", [/* pattern left blank */]>,
1507               Requires<[IsARM, HasV4T]> {
1508     bits<4> dst;
1509     let Inst{27-4} = 0b000100101111111111110001;
1510     let Inst{3-0}  = dst;
1511   }
1512 }
1513
1514 // All calls clobber the non-callee saved registers. SP is marked as
1515 // a use to prevent stack-pointer assignments that appear immediately
1516 // before calls from potentially appearing dead.
1517 let isCall = 1,
1518   // On non-Darwin platforms R9 is callee-saved.
1519   // FIXME:  Do we really need a non-predicated version? If so, it should
1520   // at least be a pseudo instruction expanding to the predicated version
1521   // at MC lowering time.
1522   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1523   Uses = [SP] in {
1524   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1525                 IIC_Br, "bl\t$func",
1526                 [(ARMcall tglobaladdr:$func)]>,
1527             Requires<[IsARM, IsNotDarwin]> {
1528     let Inst{31-28} = 0b1110;
1529     bits<24> func;
1530     let Inst{23-0} = func;
1531   }
1532
1533   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1534                    IIC_Br, "bl", "\t$func",
1535                    [(ARMcall_pred tglobaladdr:$func)]>,
1536                 Requires<[IsARM, IsNotDarwin]> {
1537     bits<24> func;
1538     let Inst{23-0} = func;
1539   }
1540
1541   // ARMv5T and above
1542   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1543                 IIC_Br, "blx\t$func",
1544                 [(ARMcall GPR:$func)]>,
1545             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1546     bits<4> func;
1547     let Inst{31-4} = 0b1110000100101111111111110011;
1548     let Inst{3-0}  = func;
1549   }
1550
1551   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1552                     IIC_Br, "blx", "\t$func",
1553                     [(ARMcall_pred GPR:$func)]>,
1554                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1555     bits<4> func;
1556     let Inst{27-4} = 0b000100101111111111110011;
1557     let Inst{3-0}  = func;
1558   }
1559
1560   // ARMv4T
1561   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1562   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1563                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1564                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1565
1566   // ARMv4
1567   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1568                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1569                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1570 }
1571
1572 let isCall = 1,
1573   // On Darwin R9 is call-clobbered.
1574   // R7 is marked as a use to prevent frame-pointer assignments from being
1575   // moved above / below calls.
1576   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1577   Uses = [R7, SP] in {
1578   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1579                 4, IIC_Br,
1580                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1581               Requires<[IsARM, IsDarwin]>;
1582
1583   def BLr9_pred : ARMPseudoExpand<(outs),
1584                    (ins bl_target:$func, pred:$p, variable_ops),
1585                    4, IIC_Br,
1586                    [(ARMcall_pred tglobaladdr:$func)],
1587                    (BL_pred bl_target:$func, pred:$p)>,
1588                   Requires<[IsARM, IsDarwin]>;
1589
1590   // ARMv5T and above
1591   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1592                 4, IIC_Br,
1593                 [(ARMcall GPR:$func)],
1594                 (BLX GPR:$func)>,
1595                Requires<[IsARM, HasV5T, IsDarwin]>;
1596
1597   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1598                 4, IIC_Br,
1599                 [(ARMcall_pred GPR:$func)],
1600                 (BLX_pred GPR:$func, pred:$p)>,
1601                    Requires<[IsARM, HasV5T, IsDarwin]>;
1602
1603   // ARMv4T
1604   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1605   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1606                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1607                   Requires<[IsARM, HasV4T, IsDarwin]>;
1608
1609   // ARMv4
1610   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1611                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1612                   Requires<[IsARM, NoV4T, IsDarwin]>;
1613 }
1614
1615 let isBranch = 1, isTerminator = 1 in {
1616   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1617   // a two-value operand where a dag node expects two operands. :(
1618   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1619                IIC_Br, "b", "\t$target",
1620                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1621     bits<24> target;
1622     let Inst{23-0} = target;
1623   }
1624
1625   let isBarrier = 1 in {
1626     // B is "predicable" since it's just a Bcc with an 'always' condition.
1627     let isPredicable = 1 in
1628     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1629     // should be sufficient.
1630     // FIXME: Is B really a Barrier? That doesn't seem right.
1631     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1632                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1633
1634     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1635     def BR_JTr : ARMPseudoInst<(outs),
1636                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1637                       0, IIC_Br,
1638                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1639     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1640     // into i12 and rs suffixed versions.
1641     def BR_JTm : ARMPseudoInst<(outs),
1642                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1643                      0, IIC_Br,
1644                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1645                        imm:$id)]>;
1646     def BR_JTadd : ARMPseudoInst<(outs),
1647                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1648                    0, IIC_Br,
1649                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1650                      imm:$id)]>;
1651     } // isNotDuplicable = 1, isIndirectBranch = 1
1652   } // isBarrier = 1
1653
1654 }
1655
1656 // BLX (immediate) -- for disassembly only
1657 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1658                "blx\t$target", [/* pattern left blank */]>,
1659            Requires<[IsARM, HasV5T]> {
1660   let Inst{31-25} = 0b1111101;
1661   bits<25> target;
1662   let Inst{23-0} = target{24-1};
1663   let Inst{24} = target{0};
1664 }
1665
1666 // Branch and Exchange Jazelle
1667 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1668               [/* pattern left blank */]> {
1669   bits<4> func;
1670   let Inst{23-20} = 0b0010;
1671   let Inst{19-8} = 0xfff;
1672   let Inst{7-4} = 0b0010;
1673   let Inst{3-0} = func;
1674 }
1675
1676 // Tail calls.
1677
1678 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1679   // Darwin versions.
1680   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1681       Uses = [SP] in {
1682     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1683                        IIC_Br, []>, Requires<[IsDarwin]>;
1684
1685     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1686                        IIC_Br, []>, Requires<[IsDarwin]>;
1687
1688     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1689                    4, IIC_Br, [],
1690                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1691                    Requires<[IsARM, IsDarwin]>;
1692
1693     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1694                    4, IIC_Br, [],
1695                    (BX GPR:$dst)>,
1696                    Requires<[IsARM, IsDarwin]>;
1697
1698   }
1699
1700   // Non-Darwin versions (the difference is R9).
1701   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1702       Uses = [SP] in {
1703     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1704                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1705
1706     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1707                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1708
1709     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1710                    4, IIC_Br, [],
1711                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1712                    Requires<[IsARM, IsNotDarwin]>;
1713
1714     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1715                      4, IIC_Br, [],
1716                      (BX GPR:$dst)>,
1717                      Requires<[IsARM, IsNotDarwin]>;
1718   }
1719 }
1720
1721
1722
1723
1724
1725 // Secure Monitor Call is a system instruction -- for disassembly only
1726 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1727               []> {
1728   bits<4> opt;
1729   let Inst{23-4} = 0b01100000000000000111;
1730   let Inst{3-0} = opt;
1731 }
1732
1733 // Supervisor Call (Software Interrupt) -- for disassembly only
1734 let isCall = 1, Uses = [SP] in {
1735 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1736               [/* For disassembly only; pattern left blank */]> {
1737   bits<24> svc;
1738   let Inst{23-0} = svc;
1739 }
1740 }
1741
1742 // Store Return State is a system instruction -- for disassembly only
1743 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1744 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1745                 NoItinerary, "srs${amode}\tsp!, $mode",
1746                 [/* For disassembly only; pattern left blank */]> {
1747   let Inst{31-28} = 0b1111;
1748   let Inst{22-20} = 0b110; // W = 1
1749   let Inst{19-8} = 0xd05;
1750   let Inst{7-5} = 0b000;
1751 }
1752
1753 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1754                 NoItinerary, "srs${amode}\tsp, $mode",
1755                 [/* For disassembly only; pattern left blank */]> {
1756   let Inst{31-28} = 0b1111;
1757   let Inst{22-20} = 0b100; // W = 0
1758   let Inst{19-8} = 0xd05;
1759   let Inst{7-5} = 0b000;
1760 }
1761
1762 // Return From Exception is a system instruction -- for disassembly only
1763 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1764                 NoItinerary, "rfe${amode}\t$base!",
1765                 [/* For disassembly only; pattern left blank */]> {
1766   let Inst{31-28} = 0b1111;
1767   let Inst{22-20} = 0b011; // W = 1
1768   let Inst{15-0} = 0x0a00;
1769 }
1770
1771 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1772                 NoItinerary, "rfe${amode}\t$base",
1773                 [/* For disassembly only; pattern left blank */]> {
1774   let Inst{31-28} = 0b1111;
1775   let Inst{22-20} = 0b001; // W = 0
1776   let Inst{15-0} = 0x0a00;
1777 }
1778 } // isCodeGenOnly = 1
1779
1780 //===----------------------------------------------------------------------===//
1781 //  Load / store Instructions.
1782 //
1783
1784 // Load
1785
1786
1787 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1788                     UnOpFrag<(load node:$Src)>>;
1789 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1790                     UnOpFrag<(zextloadi8 node:$Src)>>;
1791 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1792                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1793 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1794                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1795
1796 // Special LDR for loads from non-pc-relative constpools.
1797 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1798     isReMaterializable = 1 in
1799 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1800                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1801                  []> {
1802   bits<4> Rt;
1803   bits<17> addr;
1804   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1805   let Inst{19-16} = 0b1111;
1806   let Inst{15-12} = Rt;
1807   let Inst{11-0}  = addr{11-0};   // imm12
1808 }
1809
1810 // Loads with zero extension
1811 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1812                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1813                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1814
1815 // Loads with sign extension
1816 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1817                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1818                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1819
1820 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1821                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1822                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1823
1824 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1825 // Load doubleword
1826 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1827                  (ins addrmode3:$addr), LdMiscFrm,
1828                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1829                  []>, Requires<[IsARM, HasV5TE]>;
1830 }
1831
1832 // Indexed loads
1833 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1834   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1835                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1836                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1837     // {17-14}  Rn
1838     // {13}     1 == Rm, 0 == imm12
1839     // {12}     isAdd
1840     // {11-0}   imm12/Rm
1841     bits<18> addr;
1842     let Inst{25} = addr{13};
1843     let Inst{23} = addr{12};
1844     let Inst{19-16} = addr{17-14};
1845     let Inst{11-0} = addr{11-0};
1846     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1847   }
1848   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1849                       (ins GPR:$Rn, am2offset:$offset),
1850                       IndexModePost, LdFrm, itin,
1851                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1852     // {13}     1 == Rm, 0 == imm12
1853     // {12}     isAdd
1854     // {11-0}   imm12/Rm
1855     bits<14> offset;
1856     bits<4> Rn;
1857     let Inst{25} = offset{13};
1858     let Inst{23} = offset{12};
1859     let Inst{19-16} = Rn;
1860     let Inst{11-0} = offset{11-0};
1861   }
1862 }
1863
1864 let mayLoad = 1, neverHasSideEffects = 1 in {
1865 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1866 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1867 }
1868
1869 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1870   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1871                         (ins addrmode3:$addr), IndexModePre,
1872                         LdMiscFrm, itin,
1873                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1874     bits<14> addr;
1875     let Inst{23}    = addr{8};      // U bit
1876     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1877     let Inst{19-16} = addr{12-9};   // Rn
1878     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1879     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1880   }
1881   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1882                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1883                         LdMiscFrm, itin,
1884                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1885     bits<10> offset;
1886     bits<4> Rn;
1887     let Inst{23}    = offset{8};      // U bit
1888     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1889     let Inst{19-16} = Rn;
1890     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1891     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1892   }
1893 }
1894
1895 let mayLoad = 1, neverHasSideEffects = 1 in {
1896 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1897 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1898 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1899 let hasExtraDefRegAllocReq = 1 in {
1900 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1901                           (ins addrmode3:$addr), IndexModePre,
1902                           LdMiscFrm, IIC_iLoad_d_ru,
1903                           "ldrd", "\t$Rt, $Rt2, $addr!",
1904                           "$addr.base = $Rn_wb", []> {
1905   bits<14> addr;
1906   let Inst{23}    = addr{8};      // U bit
1907   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1908   let Inst{19-16} = addr{12-9};   // Rn
1909   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1910   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1911 }
1912 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1913                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1914                           LdMiscFrm, IIC_iLoad_d_ru,
1915                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1916                           "$Rn = $Rn_wb", []> {
1917   bits<10> offset;
1918   bits<4> Rn;
1919   let Inst{23}    = offset{8};      // U bit
1920   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1921   let Inst{19-16} = Rn;
1922   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1923   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1924 }
1925 } // hasExtraDefRegAllocReq = 1
1926 } // mayLoad = 1, neverHasSideEffects = 1
1927
1928 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1929 let mayLoad = 1, neverHasSideEffects = 1 in {
1930 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1931                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1932                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1933   // {17-14}  Rn
1934   // {13}     1 == Rm, 0 == imm12
1935   // {12}     isAdd
1936   // {11-0}   imm12/Rm
1937   bits<18> addr;
1938   let Inst{25} = addr{13};
1939   let Inst{23} = addr{12};
1940   let Inst{21} = 1; // overwrite
1941   let Inst{19-16} = addr{17-14};
1942   let Inst{11-0} = addr{11-0};
1943   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1944 }
1945 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1946                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1947                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1948   // {17-14}  Rn
1949   // {13}     1 == Rm, 0 == imm12
1950   // {12}     isAdd
1951   // {11-0}   imm12/Rm
1952   bits<18> addr;
1953   let Inst{25} = addr{13};
1954   let Inst{23} = addr{12};
1955   let Inst{21} = 1; // overwrite
1956   let Inst{19-16} = addr{17-14};
1957   let Inst{11-0} = addr{11-0};
1958   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1959 }
1960 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1961              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1962              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1963   let Inst{21} = 1; // overwrite
1964 }
1965 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1966              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1967              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1968   let Inst{21} = 1; // overwrite
1969 }
1970 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1971              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1972              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1973   let Inst{21} = 1; // overwrite
1974 }
1975 }
1976
1977 // Store
1978
1979 // Stores with truncate
1980 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1981                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1982                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1983
1984 // Store doubleword
1985 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1986 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1987                StMiscFrm, IIC_iStore_d_r,
1988                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1989
1990 // Indexed stores
1991 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1992                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1993                      IndexModePre, StFrm, IIC_iStore_ru,
1994                      "str", "\t$Rt, [$Rn, $offset]!",
1995                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1996                      [(set GPR:$Rn_wb,
1997                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1998
1999 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
2000                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2001                      IndexModePost, StFrm, IIC_iStore_ru,
2002                      "str", "\t$Rt, [$Rn], $offset",
2003                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2004                      [(set GPR:$Rn_wb,
2005                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
2006
2007 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
2008                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2009                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2010                      "strb", "\t$Rt, [$Rn, $offset]!",
2011                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2012                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2013                                         GPR:$Rn, am2offset:$offset))]>;
2014 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
2015                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2016                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2017                      "strb", "\t$Rt, [$Rn], $offset",
2018                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2019                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2020                                         GPR:$Rn, am2offset:$offset))]>;
2021
2022 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2023                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2024                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2025                      "strh", "\t$Rt, [$Rn, $offset]!",
2026                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2027                      [(set GPR:$Rn_wb,
2028                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2029
2030 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2031                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2032                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2033                      "strh", "\t$Rt, [$Rn], $offset",
2034                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2035                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2036                                         GPR:$Rn, am3offset:$offset))]>;
2037
2038 // For disassembly only
2039 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2040 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2041                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2042                      StMiscFrm, IIC_iStore_d_ru,
2043                      "strd", "\t$src1, $src2, [$base, $offset]!",
2044                      "$base = $base_wb", []>;
2045
2046 // For disassembly only
2047 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2048                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2049                      StMiscFrm, IIC_iStore_d_ru,
2050                      "strd", "\t$src1, $src2, [$base], $offset",
2051                      "$base = $base_wb", []>;
2052 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2053
2054 // STRT, STRBT, and STRHT are for disassembly only.
2055
2056 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2057                      IndexModePost, StFrm, IIC_iStore_ru,
2058                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2059                      [/* For disassembly only; pattern left blank */]> {
2060   let Inst{21} = 1; // overwrite
2061   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2062 }
2063
2064 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2065                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2066                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2067                       [/* For disassembly only; pattern left blank */]> {
2068   let Inst{21} = 1; // overwrite
2069   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2070 }
2071
2072 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2073                     StMiscFrm, IIC_iStore_bh_ru,
2074                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2075                     [/* For disassembly only; pattern left blank */]> {
2076   let Inst{21} = 1; // overwrite
2077   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
2078 }
2079
2080 //===----------------------------------------------------------------------===//
2081 //  Load / store multiple Instructions.
2082 //
2083
2084 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2085                          InstrItinClass itin, InstrItinClass itin_upd> {
2086   // IA is the default, so no need for an explicit suffix on the
2087   // mnemonic here. Without it is the cannonical spelling.
2088   def IA :
2089     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2090          IndexModeNone, f, itin,
2091          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2092     let Inst{24-23} = 0b01;       // Increment After
2093     let Inst{21}    = 0;          // No writeback
2094     let Inst{20}    = L_bit;
2095   }
2096   def IA_UPD :
2097     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2098          IndexModeUpd, f, itin_upd,
2099          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2100     let Inst{24-23} = 0b01;       // Increment After
2101     let Inst{21}    = 1;          // Writeback
2102     let Inst{20}    = L_bit;
2103   }
2104   def DA :
2105     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2106          IndexModeNone, f, itin,
2107          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2108     let Inst{24-23} = 0b00;       // Decrement After
2109     let Inst{21}    = 0;          // No writeback
2110     let Inst{20}    = L_bit;
2111   }
2112   def DA_UPD :
2113     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2114          IndexModeUpd, f, itin_upd,
2115          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2116     let Inst{24-23} = 0b00;       // Decrement After
2117     let Inst{21}    = 1;          // Writeback
2118     let Inst{20}    = L_bit;
2119   }
2120   def DB :
2121     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2122          IndexModeNone, f, itin,
2123          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2124     let Inst{24-23} = 0b10;       // Decrement Before
2125     let Inst{21}    = 0;          // No writeback
2126     let Inst{20}    = L_bit;
2127   }
2128   def DB_UPD :
2129     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2130          IndexModeUpd, f, itin_upd,
2131          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2132     let Inst{24-23} = 0b10;       // Decrement Before
2133     let Inst{21}    = 1;          // Writeback
2134     let Inst{20}    = L_bit;
2135   }
2136   def IB :
2137     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2138          IndexModeNone, f, itin,
2139          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2140     let Inst{24-23} = 0b11;       // Increment Before
2141     let Inst{21}    = 0;          // No writeback
2142     let Inst{20}    = L_bit;
2143   }
2144   def IB_UPD :
2145     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2146          IndexModeUpd, f, itin_upd,
2147          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2148     let Inst{24-23} = 0b11;       // Increment Before
2149     let Inst{21}    = 1;          // Writeback
2150     let Inst{20}    = L_bit;
2151   }
2152 }
2153
2154 let neverHasSideEffects = 1 in {
2155
2156 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2157 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2158
2159 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2160 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2161
2162 } // neverHasSideEffects
2163
2164 // FIXME: remove when we have a way to marking a MI with these properties.
2165 // FIXME: Should pc be an implicit operand like PICADD, etc?
2166 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2167     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2168 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2169                                                  reglist:$regs, variable_ops),
2170                      4, IIC_iLoad_mBr, [],
2171                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2172       RegConstraint<"$Rn = $wb">;
2173
2174 //===----------------------------------------------------------------------===//
2175 //  Move Instructions.
2176 //
2177
2178 let neverHasSideEffects = 1 in
2179 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2180                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2181   bits<4> Rd;
2182   bits<4> Rm;
2183
2184   let Inst{19-16} = 0b0000;
2185   let Inst{11-4} = 0b00000000;
2186   let Inst{25} = 0;
2187   let Inst{3-0} = Rm;
2188   let Inst{15-12} = Rd;
2189 }
2190
2191 // A version for the smaller set of tail call registers.
2192 let neverHasSideEffects = 1 in
2193 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2194                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2195   bits<4> Rd;
2196   bits<4> Rm;
2197
2198   let Inst{11-4} = 0b00000000;
2199   let Inst{25} = 0;
2200   let Inst{3-0} = Rm;
2201   let Inst{15-12} = Rd;
2202 }
2203
2204 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2205                 DPSoRegRegFrm, IIC_iMOVsr,
2206                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2207                 UnaryDP {
2208   bits<4> Rd;
2209   bits<12> src;
2210   let Inst{15-12} = Rd;
2211   let Inst{19-16} = 0b0000;
2212   let Inst{11-8} = src{11-8};
2213   let Inst{7} = 0;
2214   let Inst{6-5} = src{6-5};
2215   let Inst{4} = 1;
2216   let Inst{3-0} = src{3-0};
2217   let Inst{25} = 0;
2218 }
2219
2220 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2221                 DPSoRegImmFrm, IIC_iMOVsr,
2222                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2223                 UnaryDP {
2224   bits<4> Rd;
2225   bits<12> src;
2226   let Inst{15-12} = Rd;
2227   let Inst{19-16} = 0b0000;
2228   let Inst{11-5} = src{11-5};
2229   let Inst{4} = 0;
2230   let Inst{3-0} = src{3-0};
2231   let Inst{25} = 0;
2232 }
2233
2234
2235
2236 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2237 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2238                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2239   bits<4> Rd;
2240   bits<12> imm;
2241   let Inst{25} = 1;
2242   let Inst{15-12} = Rd;
2243   let Inst{19-16} = 0b0000;
2244   let Inst{11-0} = imm;
2245 }
2246
2247 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2248 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2249                  DPFrm, IIC_iMOVi,
2250                  "movw", "\t$Rd, $imm",
2251                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2252                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2253   bits<4> Rd;
2254   bits<16> imm;
2255   let Inst{15-12} = Rd;
2256   let Inst{11-0}  = imm{11-0};
2257   let Inst{19-16} = imm{15-12};
2258   let Inst{20} = 0;
2259   let Inst{25} = 1;
2260 }
2261
2262 def : InstAlias<"mov${p} $Rd, $imm",
2263                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2264         Requires<[IsARM]>;
2265
2266 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2267                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2268
2269 let Constraints = "$src = $Rd" in {
2270 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2271                   DPFrm, IIC_iMOVi,
2272                   "movt", "\t$Rd, $imm",
2273                   [(set GPR:$Rd,
2274                         (or (and GPR:$src, 0xffff),
2275                             lo16AllZero:$imm))]>, UnaryDP,
2276                   Requires<[IsARM, HasV6T2]> {
2277   bits<4> Rd;
2278   bits<16> imm;
2279   let Inst{15-12} = Rd;
2280   let Inst{11-0}  = imm{11-0};
2281   let Inst{19-16} = imm{15-12};
2282   let Inst{20} = 0;
2283   let Inst{25} = 1;
2284 }
2285
2286 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2287                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2288
2289 } // Constraints
2290
2291 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2292       Requires<[IsARM, HasV6T2]>;
2293
2294 let Uses = [CPSR] in
2295 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2296                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2297                     Requires<[IsARM]>;
2298
2299 // These aren't really mov instructions, but we have to define them this way
2300 // due to flag operands.
2301
2302 let Defs = [CPSR] in {
2303 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2304                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2305                       Requires<[IsARM]>;
2306 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2307                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2308                       Requires<[IsARM]>;
2309 }
2310
2311 //===----------------------------------------------------------------------===//
2312 //  Extend Instructions.
2313 //
2314
2315 // Sign extenders
2316
2317 defm SXTB  : AI_ext_rrot<0b01101010,
2318                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2319 defm SXTH  : AI_ext_rrot<0b01101011,
2320                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2321
2322 defm SXTAB : AI_exta_rrot<0b01101010,
2323                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2324 defm SXTAH : AI_exta_rrot<0b01101011,
2325                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2326
2327 // For disassembly only
2328 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2329
2330 // For disassembly only
2331 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2332
2333 // Zero extenders
2334
2335 let AddedComplexity = 16 in {
2336 defm UXTB   : AI_ext_rrot<0b01101110,
2337                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2338 defm UXTH   : AI_ext_rrot<0b01101111,
2339                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2340 defm UXTB16 : AI_ext_rrot<0b01101100,
2341                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2342
2343 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2344 //        The transformation should probably be done as a combiner action
2345 //        instead so we can include a check for masking back in the upper
2346 //        eight bits of the source into the lower eight bits of the result.
2347 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2348 //               (UXTB16r_rot GPR:$Src, 24)>;
2349 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2350                (UXTB16r_rot GPR:$Src, 8)>;
2351
2352 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2353                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2354 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2355                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2356 }
2357
2358 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2359 // For disassembly only
2360 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2361
2362
2363 def SBFX  : I<(outs GPR:$Rd),
2364               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2365                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2366                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2367                Requires<[IsARM, HasV6T2]> {
2368   bits<4> Rd;
2369   bits<4> Rn;
2370   bits<5> lsb;
2371   bits<5> width;
2372   let Inst{27-21} = 0b0111101;
2373   let Inst{6-4}   = 0b101;
2374   let Inst{20-16} = width;
2375   let Inst{15-12} = Rd;
2376   let Inst{11-7}  = lsb;
2377   let Inst{3-0}   = Rn;
2378 }
2379
2380 def UBFX  : I<(outs GPR:$Rd),
2381               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2382                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2383                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2384                Requires<[IsARM, HasV6T2]> {
2385   bits<4> Rd;
2386   bits<4> Rn;
2387   bits<5> lsb;
2388   bits<5> width;
2389   let Inst{27-21} = 0b0111111;
2390   let Inst{6-4}   = 0b101;
2391   let Inst{20-16} = width;
2392   let Inst{15-12} = Rd;
2393   let Inst{11-7}  = lsb;
2394   let Inst{3-0}   = Rn;
2395 }
2396
2397 //===----------------------------------------------------------------------===//
2398 //  Arithmetic Instructions.
2399 //
2400
2401 defm ADD  : AsI1_bin_irs<0b0100, "add",
2402                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2403                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2404 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2405                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2406                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2407
2408 // ADD and SUB with 's' bit set.
2409 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2410                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2411                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2412 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2413                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2414                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2415
2416 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2417                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2418                           "ADC", 1>;
2419 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2420                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2421                           "SBC">;
2422
2423 // ADC and SUBC with 's' bit set.
2424 let usesCustomInserter = 1 in {
2425 defm ADCS : AI1_adde_sube_s_irs<
2426               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2427 defm SBCS : AI1_adde_sube_s_irs<
2428               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2429 }
2430
2431 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2432                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2433                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2434   bits<4> Rd;
2435   bits<4> Rn;
2436   bits<12> imm;
2437   let Inst{25} = 1;
2438   let Inst{15-12} = Rd;
2439   let Inst{19-16} = Rn;
2440   let Inst{11-0} = imm;
2441 }
2442
2443 // The reg/reg form is only defined for the disassembler; for codegen it is
2444 // equivalent to SUBrr.
2445 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2446                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2447                  [/* For disassembly only; pattern left blank */]> {
2448   bits<4> Rd;
2449   bits<4> Rn;
2450   bits<4> Rm;
2451   let Inst{11-4} = 0b00000000;
2452   let Inst{25} = 0;
2453   let Inst{3-0} = Rm;
2454   let Inst{15-12} = Rd;
2455   let Inst{19-16} = Rn;
2456 }
2457
2458 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2459                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2460                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2461   bits<4> Rd;
2462   bits<4> Rn;
2463   bits<12> shift;
2464   let Inst{25} = 0;
2465   let Inst{19-16} = Rn;
2466   let Inst{15-12} = Rd;
2467   let Inst{11-5} = shift{11-5};
2468   let Inst{4} = 0;
2469   let Inst{3-0} = shift{3-0};
2470 }
2471
2472 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2473                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2474                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2475   bits<4> Rd;
2476   bits<4> Rn;
2477   bits<12> shift;
2478   let Inst{25} = 0;
2479   let Inst{19-16} = Rn;
2480   let Inst{15-12} = Rd;
2481   let Inst{11-8} = shift{11-8};
2482   let Inst{7} = 0;
2483   let Inst{6-5} = shift{6-5};
2484   let Inst{4} = 1;
2485   let Inst{3-0} = shift{3-0};
2486 }
2487
2488 // RSB with 's' bit set.
2489 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2490 let usesCustomInserter = 1 in {
2491 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2492                  4, IIC_iALUi,
2493                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2494 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2495                  4, IIC_iALUr,
2496                  [/* For disassembly only; pattern left blank */]>;
2497 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2498                  4, IIC_iALUsr,
2499                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2500 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2501                  4, IIC_iALUsr,
2502                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2503 }
2504
2505 let Uses = [CPSR] in {
2506 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2507                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2508                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2509                  Requires<[IsARM]> {
2510   bits<4> Rd;
2511   bits<4> Rn;
2512   bits<12> imm;
2513   let Inst{25} = 1;
2514   let Inst{15-12} = Rd;
2515   let Inst{19-16} = Rn;
2516   let Inst{11-0} = imm;
2517 }
2518 // The reg/reg form is only defined for the disassembler; for codegen it is
2519 // equivalent to SUBrr.
2520 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2521                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2522                  [/* For disassembly only; pattern left blank */]> {
2523   bits<4> Rd;
2524   bits<4> Rn;
2525   bits<4> Rm;
2526   let Inst{11-4} = 0b00000000;
2527   let Inst{25} = 0;
2528   let Inst{3-0} = Rm;
2529   let Inst{15-12} = Rd;
2530   let Inst{19-16} = Rn;
2531 }
2532 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2533                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2534                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2535                  Requires<[IsARM]> {
2536   bits<4> Rd;
2537   bits<4> Rn;
2538   bits<12> shift;
2539   let Inst{25} = 0;
2540   let Inst{19-16} = Rn;
2541   let Inst{15-12} = Rd;
2542   let Inst{11-5} = shift{11-5};
2543   let Inst{4} = 0;
2544   let Inst{3-0} = shift{3-0};
2545 }
2546 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2547                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2548                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2549                  Requires<[IsARM]> {
2550   bits<4> Rd;
2551   bits<4> Rn;
2552   bits<12> shift;
2553   let Inst{25} = 0;
2554   let Inst{19-16} = Rn;
2555   let Inst{15-12} = Rd;
2556   let Inst{11-8} = shift{11-8};
2557   let Inst{7} = 0;
2558   let Inst{6-5} = shift{6-5};
2559   let Inst{4} = 1;
2560   let Inst{3-0} = shift{3-0};
2561 }
2562 }
2563
2564
2565 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2566 let usesCustomInserter = 1, Uses = [CPSR] in {
2567 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2568                   4, IIC_iALUi,
2569                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2570 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2571                   4, IIC_iALUsr,
2572                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2573 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2574                   4, IIC_iALUsr,
2575                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2576 }
2577
2578 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2579 // The assume-no-carry-in form uses the negation of the input since add/sub
2580 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2581 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2582 // details.
2583 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2584              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2585 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2586              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2587 // The with-carry-in form matches bitwise not instead of the negation.
2588 // Effectively, the inverse interpretation of the carry flag already accounts
2589 // for part of the negation.
2590 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2591              (SBCri  GPR:$src, so_imm_not:$imm)>;
2592 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2593              (SBCSri GPR:$src, so_imm_not:$imm)>;
2594
2595 // Note: These are implemented in C++ code, because they have to generate
2596 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2597 // cannot produce.
2598 // (mul X, 2^n+1) -> (add (X << n), X)
2599 // (mul X, 2^n-1) -> (rsb X, (X << n))
2600
2601 // ARM Arithmetic Instruction
2602 // GPR:$dst = GPR:$a op GPR:$b
2603 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2604           list<dag> pattern = [],
2605           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2606   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2607   bits<4> Rn;
2608   bits<4> Rd;
2609   bits<4> Rm;
2610   let Inst{27-20} = op27_20;
2611   let Inst{11-4} = op11_4;
2612   let Inst{19-16} = Rn;
2613   let Inst{15-12} = Rd;
2614   let Inst{3-0}   = Rm;
2615 }
2616
2617 // Saturating add/subtract
2618
2619 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2620                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2621                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2622 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2623                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2624                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2625 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2626                   "\t$Rd, $Rm, $Rn">;
2627 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2628                   "\t$Rd, $Rm, $Rn">;
2629
2630 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2631 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2632 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2633 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2634 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2635 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2636 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2637 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2638 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2639 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2640 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2641 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2642
2643 // Signed/Unsigned add/subtract
2644
2645 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2646 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2647 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2648 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2649 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2650 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2651 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2652 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2653 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2654 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2655 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2656 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2657
2658 // Signed/Unsigned halving add/subtract
2659
2660 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2661 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2662 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2663 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2664 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2665 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2666 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2667 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2668 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2669 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2670 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2671 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2672
2673 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2674
2675 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2676                 MulFrm /* for convenience */, NoItinerary, "usad8",
2677                 "\t$Rd, $Rn, $Rm", []>,
2678              Requires<[IsARM, HasV6]> {
2679   bits<4> Rd;
2680   bits<4> Rn;
2681   bits<4> Rm;
2682   let Inst{27-20} = 0b01111000;
2683   let Inst{15-12} = 0b1111;
2684   let Inst{7-4} = 0b0001;
2685   let Inst{19-16} = Rd;
2686   let Inst{11-8} = Rm;
2687   let Inst{3-0} = Rn;
2688 }
2689 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2690                 MulFrm /* for convenience */, NoItinerary, "usada8",
2691                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2692              Requires<[IsARM, HasV6]> {
2693   bits<4> Rd;
2694   bits<4> Rn;
2695   bits<4> Rm;
2696   bits<4> Ra;
2697   let Inst{27-20} = 0b01111000;
2698   let Inst{7-4} = 0b0001;
2699   let Inst{19-16} = Rd;
2700   let Inst{15-12} = Ra;
2701   let Inst{11-8} = Rm;
2702   let Inst{3-0} = Rn;
2703 }
2704
2705 // Signed/Unsigned saturate -- for disassembly only
2706
2707 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2708               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2709   bits<4> Rd;
2710   bits<5> sat_imm;
2711   bits<4> Rn;
2712   bits<8> sh;
2713   let Inst{27-21} = 0b0110101;
2714   let Inst{5-4} = 0b01;
2715   let Inst{20-16} = sat_imm;
2716   let Inst{15-12} = Rd;
2717   let Inst{11-7} = sh{4-0};
2718   let Inst{6} = sh{5};
2719   let Inst{3-0} = Rn;
2720 }
2721
2722 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2723                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2724   bits<4> Rd;
2725   bits<4> sat_imm;
2726   bits<4> Rn;
2727   let Inst{27-20} = 0b01101010;
2728   let Inst{11-4} = 0b11110011;
2729   let Inst{15-12} = Rd;
2730   let Inst{19-16} = sat_imm;
2731   let Inst{3-0} = Rn;
2732 }
2733
2734 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn, shift_imm:$sh),
2735               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2736   bits<4> Rd;
2737   bits<5> sat_imm;
2738   bits<4> Rn;
2739   bits<8> sh;
2740   let Inst{27-21} = 0b0110111;
2741   let Inst{5-4} = 0b01;
2742   let Inst{15-12} = Rd;
2743   let Inst{11-7} = sh{4-0};
2744   let Inst{6} = sh{5};
2745   let Inst{20-16} = sat_imm;
2746   let Inst{3-0} = Rn;
2747 }
2748
2749 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2750                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2751                 [/* For disassembly only; pattern left blank */]> {
2752   bits<4> Rd;
2753   bits<4> sat_imm;
2754   bits<4> Rn;
2755   let Inst{27-20} = 0b01101110;
2756   let Inst{11-4} = 0b11110011;
2757   let Inst{15-12} = Rd;
2758   let Inst{19-16} = sat_imm;
2759   let Inst{3-0} = Rn;
2760 }
2761
2762 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2763 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2764
2765 //===----------------------------------------------------------------------===//
2766 //  Bitwise Instructions.
2767 //
2768
2769 defm AND   : AsI1_bin_irs<0b0000, "and",
2770                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2771                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2772 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2773                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2774                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2775 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2776                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2777                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2778 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2779                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2780                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2781
2782 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2783                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2784                "bfc", "\t$Rd, $imm", "$src = $Rd",
2785                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2786                Requires<[IsARM, HasV6T2]> {
2787   bits<4> Rd;
2788   bits<10> imm;
2789   let Inst{27-21} = 0b0111110;
2790   let Inst{6-0}   = 0b0011111;
2791   let Inst{15-12} = Rd;
2792   let Inst{11-7}  = imm{4-0}; // lsb
2793   let Inst{20-16} = imm{9-5}; // width
2794 }
2795
2796 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2797 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2798                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2799                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2800                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2801                                 bf_inv_mask_imm:$imm))]>,
2802                Requires<[IsARM, HasV6T2]> {
2803   bits<4> Rd;
2804   bits<4> Rn;
2805   bits<10> imm;
2806   let Inst{27-21} = 0b0111110;
2807   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2808   let Inst{15-12} = Rd;
2809   let Inst{11-7}  = imm{4-0}; // lsb
2810   let Inst{20-16} = imm{9-5}; // width
2811   let Inst{3-0}   = Rn;
2812 }
2813
2814 // GNU as only supports this form of bfi (w/ 4 arguments)
2815 let isAsmParserOnly = 1 in
2816 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2817                                    lsb_pos_imm:$lsb, width_imm:$width),
2818                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2819                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2820                []>, Requires<[IsARM, HasV6T2]> {
2821   bits<4> Rd;
2822   bits<4> Rn;
2823   bits<5> lsb;
2824   bits<5> width;
2825   let Inst{27-21} = 0b0111110;
2826   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2827   let Inst{15-12} = Rd;
2828   let Inst{11-7}  = lsb;
2829   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2830   let Inst{3-0}   = Rn;
2831 }
2832
2833 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2834                   "mvn", "\t$Rd, $Rm",
2835                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2836   bits<4> Rd;
2837   bits<4> Rm;
2838   let Inst{25} = 0;
2839   let Inst{19-16} = 0b0000;
2840   let Inst{11-4} = 0b00000000;
2841   let Inst{15-12} = Rd;
2842   let Inst{3-0} = Rm;
2843 }
2844 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2845                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2846                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2847   bits<4> Rd;
2848   bits<12> shift;
2849   let Inst{25} = 0;
2850   let Inst{19-16} = 0b0000;
2851   let Inst{15-12} = Rd;
2852   let Inst{11-5} = shift{11-5};
2853   let Inst{4} = 0;
2854   let Inst{3-0} = shift{3-0};
2855 }
2856 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2857                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2858                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2859   bits<4> Rd;
2860   bits<12> shift;
2861   let Inst{25} = 0;
2862   let Inst{19-16} = 0b0000;
2863   let Inst{15-12} = Rd;
2864   let Inst{11-8} = shift{11-8};
2865   let Inst{7} = 0;
2866   let Inst{6-5} = shift{6-5};
2867   let Inst{4} = 1;
2868   let Inst{3-0} = shift{3-0};
2869 }
2870 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2871 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2872                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2873                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2874   bits<4> Rd;
2875   bits<12> imm;
2876   let Inst{25} = 1;
2877   let Inst{19-16} = 0b0000;
2878   let Inst{15-12} = Rd;
2879   let Inst{11-0} = imm;
2880 }
2881
2882 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2883              (BICri GPR:$src, so_imm_not:$imm)>;
2884
2885 //===----------------------------------------------------------------------===//
2886 //  Multiply Instructions.
2887 //
2888 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2889              string opc, string asm, list<dag> pattern>
2890   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2891   bits<4> Rd;
2892   bits<4> Rm;
2893   bits<4> Rn;
2894   let Inst{19-16} = Rd;
2895   let Inst{11-8}  = Rm;
2896   let Inst{3-0}   = Rn;
2897 }
2898 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2899              string opc, string asm, list<dag> pattern>
2900   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2901   bits<4> RdLo;
2902   bits<4> RdHi;
2903   bits<4> Rm;
2904   bits<4> Rn;
2905   let Inst{19-16} = RdHi;
2906   let Inst{15-12} = RdLo;
2907   let Inst{11-8}  = Rm;
2908   let Inst{3-0}   = Rn;
2909 }
2910
2911 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2912 //        property. Remove them when it's possible to add those properties
2913 //        on an individual MachineInstr, not just an instuction description.
2914 let isCommutable = 1 in {
2915 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2916                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2917                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2918                    Requires<[IsARM, HasV6]> {
2919   let Inst{15-12} = 0b0000;
2920 }
2921
2922 let Constraints = "@earlyclobber $Rd" in
2923 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2924                                             pred:$p, cc_out:$s),
2925                           4, IIC_iMUL32,
2926                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2927                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2928                         Requires<[IsARM, NoV6]>;
2929 }
2930
2931 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2932                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2933                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2934                    Requires<[IsARM, HasV6]> {
2935   bits<4> Ra;
2936   let Inst{15-12} = Ra;
2937 }
2938
2939 let Constraints = "@earlyclobber $Rd" in
2940 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2941                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2942                           4, IIC_iMAC32,
2943                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2944                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2945                         Requires<[IsARM, NoV6]>;
2946
2947 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2948                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2949                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2950                    Requires<[IsARM, HasV6T2]> {
2951   bits<4> Rd;
2952   bits<4> Rm;
2953   bits<4> Rn;
2954   bits<4> Ra;
2955   let Inst{19-16} = Rd;
2956   let Inst{15-12} = Ra;
2957   let Inst{11-8}  = Rm;
2958   let Inst{3-0}   = Rn;
2959 }
2960
2961 // Extra precision multiplies with low / high results
2962 let neverHasSideEffects = 1 in {
2963 let isCommutable = 1 in {
2964 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2965                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2966                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2967                     Requires<[IsARM, HasV6]>;
2968
2969 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2970                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2971                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2972                     Requires<[IsARM, HasV6]>;
2973
2974 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2975 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2976                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2977                             4, IIC_iMUL64, [],
2978           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2979                            Requires<[IsARM, NoV6]>;
2980
2981 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2982                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2983                             4, IIC_iMUL64, [],
2984           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2985                            Requires<[IsARM, NoV6]>;
2986 }
2987 }
2988
2989 // Multiply + accumulate
2990 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2991                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2992                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2993                     Requires<[IsARM, HasV6]>;
2994 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2995                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2996                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2997                     Requires<[IsARM, HasV6]>;
2998
2999 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3000                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3001                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3002                     Requires<[IsARM, HasV6]> {
3003   bits<4> RdLo;
3004   bits<4> RdHi;
3005   bits<4> Rm;
3006   bits<4> Rn;
3007   let Inst{19-16} = RdLo;
3008   let Inst{15-12} = RdHi;
3009   let Inst{11-8}  = Rm;
3010   let Inst{3-0}   = Rn;
3011 }
3012
3013 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3014 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3015                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3016                               4, IIC_iMAC64, [],
3017           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3018                            Requires<[IsARM, NoV6]>;
3019 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3020                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3021                               4, IIC_iMAC64, [],
3022           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3023                            Requires<[IsARM, NoV6]>;
3024 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3025                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3026                               4, IIC_iMAC64, [],
3027           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3028                            Requires<[IsARM, NoV6]>;
3029 }
3030
3031 } // neverHasSideEffects
3032
3033 // Most significant word multiply
3034 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3035                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3036                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3037             Requires<[IsARM, HasV6]> {
3038   let Inst{15-12} = 0b1111;
3039 }
3040
3041 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3042                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3043                [/* For disassembly only; pattern left blank */]>,
3044             Requires<[IsARM, HasV6]> {
3045   let Inst{15-12} = 0b1111;
3046 }
3047
3048 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3049                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3050                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3051                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3052             Requires<[IsARM, HasV6]>;
3053
3054 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3055                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3056                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3057                [/* For disassembly only; pattern left blank */]>,
3058             Requires<[IsARM, HasV6]>;
3059
3060 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3061                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3062                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3063                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3064             Requires<[IsARM, HasV6]>;
3065
3066 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3067                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3068                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3069                [/* For disassembly only; pattern left blank */]>,
3070             Requires<[IsARM, HasV6]>;
3071
3072 multiclass AI_smul<string opc, PatFrag opnode> {
3073   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3074               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3075               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3076                                       (sext_inreg GPR:$Rm, i16)))]>,
3077            Requires<[IsARM, HasV5TE]>;
3078
3079   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3080               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3081               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3082                                       (sra GPR:$Rm, (i32 16))))]>,
3083            Requires<[IsARM, HasV5TE]>;
3084
3085   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3086               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3087               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3088                                       (sext_inreg GPR:$Rm, i16)))]>,
3089            Requires<[IsARM, HasV5TE]>;
3090
3091   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3092               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3093               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3094                                       (sra GPR:$Rm, (i32 16))))]>,
3095             Requires<[IsARM, HasV5TE]>;
3096
3097   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3098               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3099               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3100                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3101            Requires<[IsARM, HasV5TE]>;
3102
3103   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3104               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3105               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3106                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3107             Requires<[IsARM, HasV5TE]>;
3108 }
3109
3110
3111 multiclass AI_smla<string opc, PatFrag opnode> {
3112   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3113               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3114               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3115               [(set GPR:$Rd, (add GPR:$Ra,
3116                                (opnode (sext_inreg GPR:$Rn, i16),
3117                                        (sext_inreg GPR:$Rm, i16))))]>,
3118            Requires<[IsARM, HasV5TE]>;
3119
3120   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3121               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3122               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3123               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3124                                                    (sra GPR:$Rm, (i32 16)))))]>,
3125            Requires<[IsARM, HasV5TE]>;
3126
3127   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3128               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3129               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3130               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3131                                                 (sext_inreg GPR:$Rm, i16))))]>,
3132            Requires<[IsARM, HasV5TE]>;
3133
3134   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3135               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3136               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3137              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3138                                                    (sra GPR:$Rm, (i32 16)))))]>,
3139             Requires<[IsARM, HasV5TE]>;
3140
3141   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3142               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3143               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3144               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3145                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3146            Requires<[IsARM, HasV5TE]>;
3147
3148   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3149               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3150               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3151               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3152                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3153             Requires<[IsARM, HasV5TE]>;
3154 }
3155
3156 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3157 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3158
3159 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3160 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3161                       (ins GPR:$Rn, GPR:$Rm),
3162                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3163                       [/* For disassembly only; pattern left blank */]>,
3164               Requires<[IsARM, HasV5TE]>;
3165
3166 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3167                       (ins GPR:$Rn, GPR:$Rm),
3168                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3169                       [/* For disassembly only; pattern left blank */]>,
3170               Requires<[IsARM, HasV5TE]>;
3171
3172 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3173                       (ins GPR:$Rn, GPR:$Rm),
3174                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3175                       [/* For disassembly only; pattern left blank */]>,
3176               Requires<[IsARM, HasV5TE]>;
3177
3178 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3179                       (ins GPR:$Rn, GPR:$Rm),
3180                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3181                       [/* For disassembly only; pattern left blank */]>,
3182               Requires<[IsARM, HasV5TE]>;
3183
3184 // Helper class for AI_smld -- for disassembly only
3185 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3186                     InstrItinClass itin, string opc, string asm>
3187   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3188   bits<4> Rn;
3189   bits<4> Rm;
3190   let Inst{27-23} = 0b01110;
3191   let Inst{22}    = long;
3192   let Inst{21-20} = 0b00;
3193   let Inst{11-8}  = Rm;
3194   let Inst{7}     = 0;
3195   let Inst{6}     = sub;
3196   let Inst{5}     = swap;
3197   let Inst{4}     = 1;
3198   let Inst{3-0}   = Rn;
3199 }
3200 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3201                 InstrItinClass itin, string opc, string asm>
3202   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3203   bits<4> Rd;
3204   let Inst{15-12} = 0b1111;
3205   let Inst{19-16} = Rd;
3206 }
3207 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3208                 InstrItinClass itin, string opc, string asm>
3209   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3210   bits<4> Ra;
3211   bits<4> Rd;
3212   let Inst{19-16} = Rd;
3213   let Inst{15-12} = Ra;
3214 }
3215 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3216                   InstrItinClass itin, string opc, string asm>
3217   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3218   bits<4> RdLo;
3219   bits<4> RdHi;
3220   let Inst{19-16} = RdHi;
3221   let Inst{15-12} = RdLo;
3222 }
3223
3224 multiclass AI_smld<bit sub, string opc> {
3225
3226   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3227                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3228
3229   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3230                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3231
3232   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3233                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3234                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3235
3236   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3237                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3238                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3239
3240 }
3241
3242 defm SMLA : AI_smld<0, "smla">;
3243 defm SMLS : AI_smld<1, "smls">;
3244
3245 multiclass AI_sdml<bit sub, string opc> {
3246
3247   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3248                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3249   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3250                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3251 }
3252
3253 defm SMUA : AI_sdml<0, "smua">;
3254 defm SMUS : AI_sdml<1, "smus">;
3255
3256 //===----------------------------------------------------------------------===//
3257 //  Misc. Arithmetic Instructions.
3258 //
3259
3260 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3261               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3262               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3263
3264 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3265               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3266               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3267            Requires<[IsARM, HasV6T2]>;
3268
3269 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3270               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3271               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3272
3273 let AddedComplexity = 5 in
3274 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3275                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3276                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3277                Requires<[IsARM, HasV6]>;
3278
3279 let AddedComplexity = 5 in
3280 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3281                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3282                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3283                Requires<[IsARM, HasV6]>;
3284
3285 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3286                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3287                (REVSH GPR:$Rm)>;
3288
3289 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3290                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3291                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3292                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3293                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3294                                        0xFFFF0000)))]>,
3295                Requires<[IsARM, HasV6]>;
3296
3297 // Alternate cases for PKHBT where identities eliminate some nodes.
3298 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3299                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3300 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3301                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3302
3303 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3304 // will match the pattern below.
3305 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3306                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3307                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3308                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3309                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3310                                        0xFFFF)))]>,
3311                Requires<[IsARM, HasV6]>;
3312
3313 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3314 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3315 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3316                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3317 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3318                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3319                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3320
3321 //===----------------------------------------------------------------------===//
3322 //  Comparison Instructions...
3323 //
3324
3325 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3326                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3327                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3328
3329 // ARMcmpZ can re-use the above instruction definitions.
3330 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3331              (CMPri   GPR:$src, so_imm:$imm)>;
3332 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3333              (CMPrr   GPR:$src, GPR:$rhs)>;
3334 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3335              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3336 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3337              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3338
3339 // FIXME: We have to be careful when using the CMN instruction and comparison
3340 // with 0. One would expect these two pieces of code should give identical
3341 // results:
3342 //
3343 //   rsbs r1, r1, 0
3344 //   cmp  r0, r1
3345 //   mov  r0, #0
3346 //   it   ls
3347 //   mov  r0, #1
3348 //
3349 // and:
3350 //
3351 //   cmn  r0, r1
3352 //   mov  r0, #0
3353 //   it   ls
3354 //   mov  r0, #1
3355 //
3356 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3357 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3358 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3359 // value of r0 and the carry bit (because the "carry bit" parameter to
3360 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3361 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3362 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3363 // parameter to AddWithCarry is defined as 0).
3364 //
3365 // When x is 0 and unsigned:
3366 //
3367 //    x = 0
3368 //   ~x = 0xFFFF FFFF
3369 //   ~x + 1 = 0x1 0000 0000
3370 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3371 //
3372 // Therefore, we should disable CMN when comparing against zero, until we can
3373 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3374 // when it's a comparison which doesn't look at the 'carry' flag).
3375 //
3376 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3377 //
3378 // This is related to <rdar://problem/7569620>.
3379 //
3380 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3381 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3382
3383 // Note that TST/TEQ don't set all the same flags that CMP does!
3384 defm TST  : AI1_cmp_irs<0b1000, "tst",
3385                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3386                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3387 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3388                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3389                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3390
3391 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3392                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3393                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3394
3395 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3396 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3397
3398 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3399              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3400
3401 // Pseudo i64 compares for some floating point compares.
3402 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3403     Defs = [CPSR] in {
3404 def BCCi64 : PseudoInst<(outs),
3405     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3406      IIC_Br,
3407     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3408
3409 def BCCZi64 : PseudoInst<(outs),
3410      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3411     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3412 } // usesCustomInserter
3413
3414
3415 // Conditional moves
3416 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3417 // a two-value operand where a dag node expects two operands. :(
3418 let neverHasSideEffects = 1 in {
3419 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3420                            4, IIC_iCMOVr,
3421   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3422       RegConstraint<"$false = $Rd">;
3423 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3424                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3425                            4, IIC_iCMOVsr,
3426   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3427       RegConstraint<"$false = $Rd">;
3428 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3429                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3430                            4, IIC_iCMOVsr,
3431   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3432       RegConstraint<"$false = $Rd">;
3433
3434
3435 let isMoveImm = 1 in
3436 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3437                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3438                              4, IIC_iMOVi,
3439                              []>,
3440       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3441
3442 let isMoveImm = 1 in
3443 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3444                            (ins GPR:$false, so_imm:$imm, pred:$p),
3445                            4, IIC_iCMOVi,
3446    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3447       RegConstraint<"$false = $Rd">;
3448
3449 // Two instruction predicate mov immediate.
3450 let isMoveImm = 1 in
3451 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3452                                 (ins GPR:$false, i32imm:$src, pred:$p),
3453                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3454
3455 let isMoveImm = 1 in
3456 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3457                            (ins GPR:$false, so_imm:$imm, pred:$p),
3458                            4, IIC_iCMOVi,
3459  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3460                 RegConstraint<"$false = $Rd">;
3461 } // neverHasSideEffects
3462
3463 //===----------------------------------------------------------------------===//
3464 // Atomic operations intrinsics
3465 //
3466
3467 def MemBarrierOptOperand : AsmOperandClass {
3468   let Name = "MemBarrierOpt";
3469   let ParserMethod = "parseMemBarrierOptOperand";
3470 }
3471 def memb_opt : Operand<i32> {
3472   let PrintMethod = "printMemBOption";
3473   let ParserMatchClass = MemBarrierOptOperand;
3474 }
3475
3476 // memory barriers protect the atomic sequences
3477 let hasSideEffects = 1 in {
3478 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3479                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3480                 Requires<[IsARM, HasDB]> {
3481   bits<4> opt;
3482   let Inst{31-4} = 0xf57ff05;
3483   let Inst{3-0} = opt;
3484 }
3485 }
3486
3487 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3488                 "dsb", "\t$opt", []>,
3489                 Requires<[IsARM, HasDB]> {
3490   bits<4> opt;
3491   let Inst{31-4} = 0xf57ff04;
3492   let Inst{3-0} = opt;
3493 }
3494
3495 // ISB has only full system option
3496 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3497                 "isb", "\t$opt", []>,
3498                 Requires<[IsARM, HasDB]> {
3499   bits<4> opt;
3500   let Inst{31-4} = 0xf57ff06;
3501   let Inst{3-0} = opt;
3502 }
3503
3504 let usesCustomInserter = 1 in {
3505   let Uses = [CPSR] in {
3506     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3507       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3508       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3509     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3510       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3511       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3512     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3513       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3514       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3515     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3516       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3517       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3518     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3519       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3520       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3521     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3522       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3523       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3524     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3525       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3526       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3527     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3528       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3529       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3530     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3531       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3532       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3533     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3534       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3535       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3536     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3537       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3538       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3539     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3540       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3541       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3542     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3543       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3544       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3545     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3546       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3547       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3548     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3549       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3550       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3551     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3552       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3553       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3554     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3555       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3556       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3557     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3558       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3559       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3560     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3561       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3562       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3563     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3564       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3565       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3566     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3567       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3568       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3569     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3570       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3571       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3572     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3573       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3574       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3575     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3576       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3577       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3578     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3579       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3580       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3581     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3582       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3583       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3584     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3585       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3586       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3587     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3588       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3589       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3590     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3591       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3592       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3593     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3594       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3595       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3596
3597     def ATOMIC_SWAP_I8 : PseudoInst<
3598       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3599       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3600     def ATOMIC_SWAP_I16 : PseudoInst<
3601       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3602       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3603     def ATOMIC_SWAP_I32 : PseudoInst<
3604       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3605       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3606
3607     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3608       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3609       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3610     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3611       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3612       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3613     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3614       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3615       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3616 }
3617 }
3618
3619 let mayLoad = 1 in {
3620 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3621                     "ldrexb", "\t$Rt, $addr", []>;
3622 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3623                     "ldrexh", "\t$Rt, $addr", []>;
3624 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3625                     "ldrex", "\t$Rt, $addr", []>;
3626 let hasExtraDefRegAllocReq = 1 in
3627   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3628                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3629 }
3630
3631 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3632 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3633                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3634 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3635                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3636 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3637                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3638 }
3639
3640 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3641 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3642                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3643                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3644
3645 // Clear-Exclusive is for disassembly only.
3646 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3647                 [/* For disassembly only; pattern left blank */]>,
3648             Requires<[IsARM, HasV7]>  {
3649   let Inst{31-0} = 0b11110101011111111111000000011111;
3650 }
3651
3652 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3653 let mayLoad = 1 in {
3654 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3655              [/* For disassembly only; pattern left blank */]>;
3656 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3657              [/* For disassembly only; pattern left blank */]>;
3658 }
3659
3660 //===----------------------------------------------------------------------===//
3661 // Coprocessor Instructions.
3662 //
3663
3664 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3665             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3666             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3667             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3668                           imm:$CRm, imm:$opc2)]> {
3669   bits<4> opc1;
3670   bits<4> CRn;
3671   bits<4> CRd;
3672   bits<4> cop;
3673   bits<3> opc2;
3674   bits<4> CRm;
3675
3676   let Inst{3-0}   = CRm;
3677   let Inst{4}     = 0;
3678   let Inst{7-5}   = opc2;
3679   let Inst{11-8}  = cop;
3680   let Inst{15-12} = CRd;
3681   let Inst{19-16} = CRn;
3682   let Inst{23-20} = opc1;
3683 }
3684
3685 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3686                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3687                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3688                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3689                               imm:$CRm, imm:$opc2)]> {
3690   let Inst{31-28} = 0b1111;
3691   bits<4> opc1;
3692   bits<4> CRn;
3693   bits<4> CRd;
3694   bits<4> cop;
3695   bits<3> opc2;
3696   bits<4> CRm;
3697
3698   let Inst{3-0}   = CRm;
3699   let Inst{4}     = 0;
3700   let Inst{7-5}   = opc2;
3701   let Inst{11-8}  = cop;
3702   let Inst{15-12} = CRd;
3703   let Inst{19-16} = CRn;
3704   let Inst{23-20} = opc1;
3705 }
3706
3707 class ACI<dag oops, dag iops, string opc, string asm,
3708           IndexMode im = IndexModeNone>
3709   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3710          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3711   let Inst{27-25} = 0b110;
3712 }
3713
3714 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3715
3716   def _OFFSET : ACI<(outs),
3717       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3718       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3719     let Inst{31-28} = op31_28;
3720     let Inst{24} = 1; // P = 1
3721     let Inst{21} = 0; // W = 0
3722     let Inst{22} = 0; // D = 0
3723     let Inst{20} = load;
3724   }
3725
3726   def _PRE : ACI<(outs),
3727       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3728       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3729     let Inst{31-28} = op31_28;
3730     let Inst{24} = 1; // P = 1
3731     let Inst{21} = 1; // W = 1
3732     let Inst{22} = 0; // D = 0
3733     let Inst{20} = load;
3734   }
3735
3736   def _POST : ACI<(outs),
3737       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3738       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3739     let Inst{31-28} = op31_28;
3740     let Inst{24} = 0; // P = 0
3741     let Inst{21} = 1; // W = 1
3742     let Inst{22} = 0; // D = 0
3743     let Inst{20} = load;
3744   }
3745
3746   def _OPTION : ACI<(outs),
3747       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3748             ops),
3749       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3750     let Inst{31-28} = op31_28;
3751     let Inst{24} = 0; // P = 0
3752     let Inst{23} = 1; // U = 1
3753     let Inst{21} = 0; // W = 0
3754     let Inst{22} = 0; // D = 0
3755     let Inst{20} = load;
3756   }
3757
3758   def L_OFFSET : ACI<(outs),
3759       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3760       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3761     let Inst{31-28} = op31_28;
3762     let Inst{24} = 1; // P = 1
3763     let Inst{21} = 0; // W = 0
3764     let Inst{22} = 1; // D = 1
3765     let Inst{20} = load;
3766   }
3767
3768   def L_PRE : ACI<(outs),
3769       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3770       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3771       IndexModePre> {
3772     let Inst{31-28} = op31_28;
3773     let Inst{24} = 1; // P = 1
3774     let Inst{21} = 1; // W = 1
3775     let Inst{22} = 1; // D = 1
3776     let Inst{20} = load;
3777   }
3778
3779   def L_POST : ACI<(outs),
3780       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3781       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3782       IndexModePost> {
3783     let Inst{31-28} = op31_28;
3784     let Inst{24} = 0; // P = 0
3785     let Inst{21} = 1; // W = 1
3786     let Inst{22} = 1; // D = 1
3787     let Inst{20} = load;
3788   }
3789
3790   def L_OPTION : ACI<(outs),
3791       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3792             ops),
3793       !strconcat(!strconcat(opc, "l"), cond),
3794       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3795     let Inst{31-28} = op31_28;
3796     let Inst{24} = 0; // P = 0
3797     let Inst{23} = 1; // U = 1
3798     let Inst{21} = 0; // W = 0
3799     let Inst{22} = 1; // D = 1
3800     let Inst{20} = load;
3801   }
3802 }
3803
3804 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3805 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3806 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3807 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3808
3809 //===----------------------------------------------------------------------===//
3810 // Move between coprocessor and ARM core register -- for disassembly only
3811 //
3812
3813 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3814                 list<dag> pattern>
3815   : ABI<0b1110, oops, iops, NoItinerary, opc,
3816         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3817   let Inst{20} = direction;
3818   let Inst{4} = 1;
3819
3820   bits<4> Rt;
3821   bits<4> cop;
3822   bits<3> opc1;
3823   bits<3> opc2;
3824   bits<4> CRm;
3825   bits<4> CRn;
3826
3827   let Inst{15-12} = Rt;
3828   let Inst{11-8}  = cop;
3829   let Inst{23-21} = opc1;
3830   let Inst{7-5}   = opc2;
3831   let Inst{3-0}   = CRm;
3832   let Inst{19-16} = CRn;
3833 }
3834
3835 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3836                     (outs),
3837                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3838                          c_imm:$CRm, imm0_7:$opc2),
3839                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3840                                   imm:$CRm, imm:$opc2)]>;
3841 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3842                     (outs GPR:$Rt),
3843                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3844                          imm0_7:$opc2), []>;
3845
3846 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3847              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3848
3849 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3850                  list<dag> pattern>
3851   : ABXI<0b1110, oops, iops, NoItinerary,
3852          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3853   let Inst{31-28} = 0b1111;
3854   let Inst{20} = direction;
3855   let Inst{4} = 1;
3856
3857   bits<4> Rt;
3858   bits<4> cop;
3859   bits<3> opc1;
3860   bits<3> opc2;
3861   bits<4> CRm;
3862   bits<4> CRn;
3863
3864   let Inst{15-12} = Rt;
3865   let Inst{11-8}  = cop;
3866   let Inst{23-21} = opc1;
3867   let Inst{7-5}   = opc2;
3868   let Inst{3-0}   = CRm;
3869   let Inst{19-16} = CRn;
3870 }
3871
3872 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3873                       (outs),
3874                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3875                            c_imm:$CRm, imm0_7:$opc2),
3876                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3877                                      imm:$CRm, imm:$opc2)]>;
3878 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3879                       (outs GPR:$Rt),
3880                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3881                            imm0_7:$opc2), []>;
3882
3883 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3884                               imm:$CRm, imm:$opc2),
3885                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3886
3887 class MovRRCopro<string opc, bit direction,
3888                  list<dag> pattern = [/* For disassembly only */]>
3889   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3890         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3891         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3892   let Inst{23-21} = 0b010;
3893   let Inst{20} = direction;
3894
3895   bits<4> Rt;
3896   bits<4> Rt2;
3897   bits<4> cop;
3898   bits<4> opc1;
3899   bits<4> CRm;
3900
3901   let Inst{15-12} = Rt;
3902   let Inst{19-16} = Rt2;
3903   let Inst{11-8}  = cop;
3904   let Inst{7-4}   = opc1;
3905   let Inst{3-0}   = CRm;
3906 }
3907
3908 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3909                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3910                                      imm:$CRm)]>;
3911 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3912
3913 class MovRRCopro2<string opc, bit direction,
3914                   list<dag> pattern = [/* For disassembly only */]>
3915   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3916          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3917          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3918   let Inst{31-28} = 0b1111;
3919   let Inst{23-21} = 0b010;
3920   let Inst{20} = direction;
3921
3922   bits<4> Rt;
3923   bits<4> Rt2;
3924   bits<4> cop;
3925   bits<4> opc1;
3926   bits<4> CRm;
3927
3928   let Inst{15-12} = Rt;
3929   let Inst{19-16} = Rt2;
3930   let Inst{11-8}  = cop;
3931   let Inst{7-4}   = opc1;
3932   let Inst{3-0}   = CRm;
3933 }
3934
3935 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3936                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3937                                         imm:$CRm)]>;
3938 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3939
3940 //===----------------------------------------------------------------------===//
3941 // Move between special register and ARM core register
3942 //
3943
3944 // Move to ARM core register from Special Register
3945 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3946               "mrs", "\t$Rd, apsr", []> {
3947   bits<4> Rd;
3948   let Inst{23-16} = 0b00001111;
3949   let Inst{15-12} = Rd;
3950   let Inst{7-4} = 0b0000;
3951 }
3952
3953 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
3954
3955 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3956                  "mrs", "\t$Rd, spsr", []> {
3957   bits<4> Rd;
3958   let Inst{23-16} = 0b01001111;
3959   let Inst{15-12} = Rd;
3960   let Inst{7-4} = 0b0000;
3961 }
3962
3963 // Move from ARM core register to Special Register
3964 //
3965 // No need to have both system and application versions, the encodings are the
3966 // same and the assembly parser has no way to distinguish between them. The mask
3967 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3968 // the mask with the fields to be accessed in the special register.
3969 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3970               "msr", "\t$mask, $Rn", []> {
3971   bits<5> mask;
3972   bits<4> Rn;
3973
3974   let Inst{23} = 0;
3975   let Inst{22} = mask{4}; // R bit
3976   let Inst{21-20} = 0b10;
3977   let Inst{19-16} = mask{3-0};
3978   let Inst{15-12} = 0b1111;
3979   let Inst{11-4} = 0b00000000;
3980   let Inst{3-0} = Rn;
3981 }
3982
3983 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3984                "msr", "\t$mask, $a", []> {
3985   bits<5> mask;
3986   bits<12> a;
3987
3988   let Inst{23} = 0;
3989   let Inst{22} = mask{4}; // R bit
3990   let Inst{21-20} = 0b10;
3991   let Inst{19-16} = mask{3-0};
3992   let Inst{15-12} = 0b1111;
3993   let Inst{11-0} = a;
3994 }
3995
3996 //===----------------------------------------------------------------------===//
3997 // TLS Instructions
3998 //
3999
4000 // __aeabi_read_tp preserves the registers r1-r3.
4001 // This is a pseudo inst so that we can get the encoding right,
4002 // complete with fixup for the aeabi_read_tp function.
4003 let isCall = 1,
4004   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4005   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4006                [(set R0, ARMthread_pointer)]>;
4007 }
4008
4009 //===----------------------------------------------------------------------===//
4010 // SJLJ Exception handling intrinsics
4011 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4012 //   address and save #0 in R0 for the non-longjmp case.
4013 //   Since by its nature we may be coming from some other function to get
4014 //   here, and we're using the stack frame for the containing function to
4015 //   save/restore registers, we can't keep anything live in regs across
4016 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4017 //   when we get here from a longjmp(). We force everything out of registers
4018 //   except for our own input by listing the relevant registers in Defs. By
4019 //   doing so, we also cause the prologue/epilogue code to actively preserve
4020 //   all of the callee-saved resgisters, which is exactly what we want.
4021 //   A constant value is passed in $val, and we use the location as a scratch.
4022 //
4023 // These are pseudo-instructions and are lowered to individual MC-insts, so
4024 // no encoding information is necessary.
4025 let Defs =
4026   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4027     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4028   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4029                                NoItinerary,
4030                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4031                            Requires<[IsARM, HasVFP2]>;
4032 }
4033
4034 let Defs =
4035   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4036   hasSideEffects = 1, isBarrier = 1 in {
4037   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4038                                    NoItinerary,
4039                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4040                                 Requires<[IsARM, NoVFP]>;
4041 }
4042
4043 // FIXME: Non-Darwin version(s)
4044 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4045     Defs = [ R7, LR, SP ] in {
4046 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4047                              NoItinerary,
4048                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4049                                 Requires<[IsARM, IsDarwin]>;
4050 }
4051
4052 // eh.sjlj.dispatchsetup pseudo-instruction.
4053 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4054 // handled when the pseudo is expanded (which happens before any passes
4055 // that need the instruction size).
4056 let isBarrier = 1, hasSideEffects = 1 in
4057 def Int_eh_sjlj_dispatchsetup :
4058  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4059             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4060               Requires<[IsDarwin]>;
4061
4062 //===----------------------------------------------------------------------===//
4063 // Non-Instruction Patterns
4064 //
4065
4066 // ARMv4 indirect branch using (MOVr PC, dst)
4067 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4068   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4069                     4, IIC_Br, [(brind GPR:$dst)],
4070                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4071                   Requires<[IsARM, NoV4T]>;
4072
4073 // Large immediate handling.
4074
4075 // 32-bit immediate using two piece so_imms or movw + movt.
4076 // This is a single pseudo instruction, the benefit is that it can be remat'd
4077 // as a single unit instead of having to handle reg inputs.
4078 // FIXME: Remove this when we can do generalized remat.
4079 let isReMaterializable = 1, isMoveImm = 1 in
4080 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4081                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4082                            Requires<[IsARM]>;
4083
4084 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4085 // It also makes it possible to rematerialize the instructions.
4086 // FIXME: Remove this when we can do generalized remat and when machine licm
4087 // can properly the instructions.
4088 let isReMaterializable = 1 in {
4089 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4090                               IIC_iMOVix2addpc,
4091                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4092                         Requires<[IsARM, UseMovt]>;
4093
4094 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4095                              IIC_iMOVix2,
4096                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4097                         Requires<[IsARM, UseMovt]>;
4098
4099 let AddedComplexity = 10 in
4100 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4101                                 IIC_iMOVix2ld,
4102                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4103                     Requires<[IsARM, UseMovt]>;
4104 } // isReMaterializable
4105
4106 // ConstantPool, GlobalAddress, and JumpTable
4107 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4108             Requires<[IsARM, DontUseMovt]>;
4109 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4110 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4111             Requires<[IsARM, UseMovt]>;
4112 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4113              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4114
4115 // TODO: add,sub,and, 3-instr forms?
4116
4117 // Tail calls
4118 def : ARMPat<(ARMtcret tcGPR:$dst),
4119           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4120
4121 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4122           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4123
4124 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4125           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4126
4127 def : ARMPat<(ARMtcret tcGPR:$dst),
4128           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4129
4130 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4131           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4132
4133 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4134           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4135
4136 // Direct calls
4137 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4138       Requires<[IsARM, IsNotDarwin]>;
4139 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4140       Requires<[IsARM, IsDarwin]>;
4141
4142 // zextload i1 -> zextload i8
4143 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4144 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4145
4146 // extload -> zextload
4147 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4148 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4149 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4150 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4151
4152 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4153
4154 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4155 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4156
4157 // smul* and smla*
4158 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4159                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4160                  (SMULBB GPR:$a, GPR:$b)>;
4161 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4162                  (SMULBB GPR:$a, GPR:$b)>;
4163 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4164                       (sra GPR:$b, (i32 16))),
4165                  (SMULBT GPR:$a, GPR:$b)>;
4166 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4167                  (SMULBT GPR:$a, GPR:$b)>;
4168 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4169                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4170                  (SMULTB GPR:$a, GPR:$b)>;
4171 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4172                 (SMULTB GPR:$a, GPR:$b)>;
4173 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4174                       (i32 16)),
4175                  (SMULWB GPR:$a, GPR:$b)>;
4176 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4177                  (SMULWB GPR:$a, GPR:$b)>;
4178
4179 def : ARMV5TEPat<(add GPR:$acc,
4180                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4181                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4182                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4183 def : ARMV5TEPat<(add GPR:$acc,
4184                       (mul sext_16_node:$a, sext_16_node:$b)),
4185                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4186 def : ARMV5TEPat<(add GPR:$acc,
4187                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4188                            (sra GPR:$b, (i32 16)))),
4189                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4190 def : ARMV5TEPat<(add GPR:$acc,
4191                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4192                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4193 def : ARMV5TEPat<(add GPR:$acc,
4194                       (mul (sra GPR:$a, (i32 16)),
4195                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4196                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4197 def : ARMV5TEPat<(add GPR:$acc,
4198                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4199                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4200 def : ARMV5TEPat<(add GPR:$acc,
4201                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4202                            (i32 16))),
4203                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4204 def : ARMV5TEPat<(add GPR:$acc,
4205                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4206                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4207
4208
4209 // Pre-v7 uses MCR for synchronization barriers.
4210 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4211          Requires<[IsARM, HasV6]>;
4212
4213
4214 //===----------------------------------------------------------------------===//
4215 // Thumb Support
4216 //
4217
4218 include "ARMInstrThumb.td"
4219
4220 //===----------------------------------------------------------------------===//
4221 // Thumb2 Support
4222 //
4223
4224 include "ARMInstrThumb2.td"
4225
4226 //===----------------------------------------------------------------------===//
4227 // Floating Point Support
4228 //
4229
4230 include "ARMInstrVFP.td"
4231
4232 //===----------------------------------------------------------------------===//
4233 // Advanced SIMD (NEON) Support
4234 //
4235
4236 include "ARMInstrNEON.td"
4237
4238 //===----------------------------------------------------------------------===//
4239 // Assembler aliases
4240 //
4241
4242 // Memory barriers
4243 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4244 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4245 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4246
4247 // System instructions
4248 def : MnemonicAlias<"swi", "svc">;
4249
4250 // Load / Store Multiple
4251 def : MnemonicAlias<"ldmfd", "ldm">;
4252 def : MnemonicAlias<"ldmia", "ldm">;
4253 def : MnemonicAlias<"stmfd", "stmdb">;
4254 def : MnemonicAlias<"stmia", "stm">;
4255 def : MnemonicAlias<"stmea", "stm">;
4256
4257 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4258 // shift amount is zero (i.e., unspecified).
4259 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4260                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4261 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4262                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4263
4264 // PUSH/POP aliases for STM/LDM
4265 def : InstAlias<"push${p} $regs",
4266                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4267 def : InstAlias<"pop${p} $regs",
4268                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4269
4270 // RSB two-operand forms (optional explicit destination operand)
4271 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4272                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4273          Requires<[IsARM]>;
4274 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4275                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4276          Requires<[IsARM]>;
4277 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4278                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4279                         cc_out:$s)>, Requires<[IsARM]>;
4280 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4281                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4282                         cc_out:$s)>, Requires<[IsARM]>;
4283 // RSC two-operand forms (optional explicit destination operand)
4284 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4285                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4286          Requires<[IsARM]>;
4287 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4288                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4289          Requires<[IsARM]>;
4290 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4291                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4292                         cc_out:$s)>, Requires<[IsARM]>;
4293 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4294                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4295                         cc_out:$s)>, Requires<[IsARM]>;
4296
4297 // SSAT optional shift operand.
4298 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4299                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;