lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 let mayLoad = 1 in {
 119 // Use vldmia to load a Q register as a D register pair.
 120 // This is equivalent to VLDMD except that it has a Q register operand
 121 // instead of a pair of D registers.
 122 def VLDMQ
 123   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 124           IndexModeNone, IIC_fpLoadm,
 125           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 126 def VLDMQ_UPD
 127   : AXDI5<(outs QPR:$dst, GPR:$wb), (ins addrmode5:$addr, pred:$p),
 128           IndexModeUpd, IIC_fpLoadm,
 129           "vldm${addr:submode}${p}\t${addr:base}!, ${dst:dregpair}",
 130           "$addr.base = $wb", []>;
 131
 132 // Use vld1 to load a Q register as a D register pair.
 133 // This alternative to VLDMQ allows an alignment to be specified.
 134 // This is equivalent to VLD1q64 except that it has a Q register operand.
 135 def VLD1q
 136   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 137           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 138 def VLD1q_UPD
 139   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst, GPR:$wb),
 140           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", "64",
 141           "${dst:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 142 } // mayLoad = 1
 143
 144 let mayStore = 1 in {
 145 // Use vstmia to store a Q register as a D register pair.
 146 // This is equivalent to VSTMD except that it has a Q register operand
 147 // instead of a pair of D registers.
 148 def VSTMQ
 149   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 150           IndexModeNone, IIC_fpStorem,
 151           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 152 def VSTMQ_UPD
 153   : AXDI5<(outs GPR:$wb), (ins QPR:$src, addrmode5:$addr, pred:$p),
 154           IndexModeUpd, IIC_fpStorem,
 155           "vstm${addr:submode}${p}\t${addr:base}!, ${src:dregpair}",
 156           "$addr.base = $wb", []>;
 157
 158 // Use vst1 to store a Q register as a D register pair.
 159 // This alternative to VSTMQ allows an alignment to be specified.
 160 // This is equivalent to VST1q64 except that it has a Q register operand.
 161 def VST1q
 162   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 163           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 164 def VST1q_UPD
 165   : NLdSt<0,0b00,0b1010,0b1100, (outs GPR:$wb),
 166           (ins addrmode6:$addr, am6offset:$offset, QPR:$src),
 167           IIC_VST, "vst1", "64", "{$src:dregpair}, $addr$offset",
 168           "$addr.addr = $wb", []>;
 169 } // mayStore = 1
 170
 171 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 172
 173 //   VLD1     : Vector Load (multiple single elements)
 174 class VLD1D<bits<4> op7_4, string Dt>
 175   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 176           (ins addrmode6:$addr), IIC_VLD1,
 177           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 178 class VLD1Q<bits<4> op7_4, string Dt>
 179   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 180           (ins addrmode6:$addr), IIC_VLD1,
 181           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 182
 183 def  VLD1d8   : VLD1D<0b0000, "8">;
 184 def  VLD1d16  : VLD1D<0b0100, "16">;
 185 def  VLD1d32  : VLD1D<0b1000, "32">;
 186 def  VLD1d64  : VLD1D<0b1100, "64">;
 187
 188 def  VLD1q8   : VLD1Q<0b0000, "8">;
 189 def  VLD1q16  : VLD1Q<0b0100, "16">;
 190 def  VLD1q32  : VLD1Q<0b1000, "32">;
 191 def  VLD1q64  : VLD1Q<0b1100, "64">;
 192
 193 // ...with address register writeback:
 194 class VLD1DWB<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 196           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 197           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 198           "$addr.addr = $wb", []>;
 199 class VLD1QWB<bits<4> op7_4, string Dt>
 200   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 201           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 202           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 203           "$addr.addr = $wb", []>;
 204
 205 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 206 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 207 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 208 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 209
 210 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 211 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 212 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 213 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 214
 215 // ...with 3 registers (some of these are only for the disassembler):
 216 class VLD1D3<bits<4> op7_4, string Dt>
 217   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 218           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 219           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 220 class VLD1D3WB<bits<4> op7_4, string Dt>
 221   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 222           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 223           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 224
 225 def VLD1d8T      : VLD1D3<0b0000, "8">;
 226 def VLD1d16T     : VLD1D3<0b0100, "16">;
 227 def VLD1d32T     : VLD1D3<0b1000, "32">;
 228 def VLD1d64T     : VLD1D3<0b1100, "64">;
 229
 230 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 231 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 232 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 233 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 234
 235 // ...with 4 registers (some of these are only for the disassembler):
 236 class VLD1D4<bits<4> op7_4, string Dt>
 237   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 238           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 239           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 240 class VLD1D4WB<bits<4> op7_4, string Dt>
 241   : NLdSt<0,0b10,0b0010,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 244           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 245           []>;
 246
 247 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 248 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 249 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 250 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 251
 252 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 253 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 254 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 255 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 256
 257 //   VLD2     : Vector Load (multiple 2-element structures)
 258 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 259   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 260           (ins addrmode6:$addr), IIC_VLD2,
 261           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 262 class VLD2Q<bits<4> op7_4, string Dt>
 263   : NLdSt<0, 0b10, 0b0011, op7_4,
 264           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 265           (ins addrmode6:$addr), IIC_VLD2,
 266           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 267
 268 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 269 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 270 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 271
 272 def  VLD2q8   : VLD2Q<0b0000, "8">;
 273 def  VLD2q16  : VLD2Q<0b0100, "16">;
 274 def  VLD2q32  : VLD2Q<0b1000, "32">;
 275
 276 // ...with address register writeback:
 277 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 278   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 279           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 280           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 281           "$addr.addr = $wb", []>;
 282 class VLD2QWB<bits<4> op7_4, string Dt>
 283   : NLdSt<0, 0b10, 0b0011, op7_4,
 284           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 285           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 286           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 287           "$addr.addr = $wb", []>;
 288
 289 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 290 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 291 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 292
 293 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 294 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 295 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 296
 297 // ...with double-spaced registers (for disassembly only):
 298 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 299 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 300 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 301 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 302 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 303 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 304
 305 //   VLD3     : Vector Load (multiple 3-element structures)
 306 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 307   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 308           (ins addrmode6:$addr), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 310
 311 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 312 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 313 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 314
 315 // ...with address register writeback:
 316 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 317   : NLdSt<0, 0b10, op11_8, op7_4,
 318           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 319           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 320           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 321           "$addr.addr = $wb", []>;
 322
 323 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 324 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 325 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 326
 327 // ...with double-spaced registers (non-updating versions for disassembly only):
 328 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 329 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 330 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 331 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 332 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 333 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 334
 335 // ...alternate versions to be allocated odd register numbers:
 336 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 337 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 338 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 339
 340 //   VLD4     : Vector Load (multiple 4-element structures)
 341 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 342   : NLdSt<0, 0b10, op11_8, op7_4,
 343           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 344           (ins addrmode6:$addr), IIC_VLD4,
 345           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 346
 347 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 348 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 349 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 350
 351 // ...with address register writeback:
 352 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 353   : NLdSt<0, 0b10, op11_8, op7_4,
 354           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 355           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 356           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 357           "$addr.addr = $wb", []>;
 358
 359 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 360 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 361 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 362
 363 // ...with double-spaced registers (non-updating versions for disassembly only):
 364 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 365 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 366 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 367 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 368 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 369 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 370
 371 // ...alternate versions to be allocated odd register numbers:
 372 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 373 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 374 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 375
 376 //   VLD1LN   : Vector Load (single element to one lane)
 377 //   FIXME: Not yet implemented.
 378
 379 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 380 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 381   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 382           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 383           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 384           "$src1 = $dst1, $src2 = $dst2", []>;
 385
 386 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 387 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 388 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 389
 390 // ...with double-spaced registers:
 391 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 392 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 393
 394 // ...alternate versions to be allocated odd register numbers:
 395 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 396 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 397
 398 // ...with address register writeback:
 399 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 400   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 401           (ins addrmode6:$addr, am6offset:$offset,
 402            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 403           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 404           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 405
 406 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 407 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 408 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 409
 410 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 411 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 412
 413 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 414 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 415   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 416           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 417           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 418           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 419           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 420
 421 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 422 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 423 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 424
 425 // ...with double-spaced registers:
 426 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 427 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 428
 429 // ...alternate versions to be allocated odd register numbers:
 430 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 431 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 432
 433 // ...with address register writeback:
 434 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 435   : NLdSt<1, 0b10, op11_8, op7_4,
 436           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 437           (ins addrmode6:$addr, am6offset:$offset,
 438            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 439           IIC_VLD3, "vld3", Dt,
 440           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 441           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 442           []>;
 443
 444 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 445 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 446 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 447
 448 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 449 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 450
 451 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 452 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 453   : NLdSt<1, 0b10, op11_8, op7_4,
 454           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 455           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 456           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 457           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 458           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 459
 460 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 461 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 462 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 463
 464 // ...with double-spaced registers:
 465 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 466 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 467
 468 // ...alternate versions to be allocated odd register numbers:
 469 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 470 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 471
 472 // ...with address register writeback:
 473 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 474   : NLdSt<1, 0b10, op11_8, op7_4,
 475           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 476           (ins addrmode6:$addr, am6offset:$offset,
 477            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 478           IIC_VLD4, "vld4", Dt,
 479 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 480 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 481           []>;
 482
 483 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 484 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 485 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 486
 487 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 488 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 489
 490 //   VLD1DUP  : Vector Load (single element to all lanes)
 491 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 492 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 493 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 494 //   FIXME: Not yet implemented.
 495 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 496
 497 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 498
 499 //   VST1     : Vector Store (multiple single elements)
 500 class VST1D<bits<4> op7_4, string Dt>
 501   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 502           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 503 class VST1Q<bits<4> op7_4, string Dt>
 504   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 505           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 506           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 507
 508 def  VST1d8   : VST1D<0b0000, "8">;
 509 def  VST1d16  : VST1D<0b0100, "16">;
 510 def  VST1d32  : VST1D<0b1000, "32">;
 511 def  VST1d64  : VST1D<0b1100, "64">;
 512
 513 def  VST1q8   : VST1Q<0b0000, "8">;
 514 def  VST1q16  : VST1Q<0b0100, "16">;
 515 def  VST1q32  : VST1Q<0b1000, "32">;
 516 def  VST1q64  : VST1Q<0b1100, "64">;
 517
 518 // ...with address register writeback:
 519 class VST1DWB<bits<4> op7_4, string Dt>
 520   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 521           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 522           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 523 class VST1QWB<bits<4> op7_4, string Dt>
 524   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 525           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 526           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 527
 528 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 529 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 530 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 531 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 532
 533 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 534 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 535 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 536 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 537
 538 // ...with 3 registers (some of these are only for the disassembler):
 539 class VST1D3<bits<4> op7_4, string Dt>
 540   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 541           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 542           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 543 class VST1D3WB<bits<4> op7_4, string Dt>
 544   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 545           (ins addrmode6:$addr, am6offset:$offset,
 546            DPR:$src1, DPR:$src2, DPR:$src3),
 547           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 548           "$addr.addr = $wb", []>;
 549
 550 def VST1d8T      : VST1D3<0b0000, "8">;
 551 def VST1d16T     : VST1D3<0b0100, "16">;
 552 def VST1d32T     : VST1D3<0b1000, "32">;
 553 def VST1d64T     : VST1D3<0b1100, "64">;
 554
 555 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 556 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 557 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 558 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 559
 560 // ...with 4 registers (some of these are only for the disassembler):
 561 class VST1D4<bits<4> op7_4, string Dt>
 562   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 563           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 564           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 565           []>;
 566 class VST1D4WB<bits<4> op7_4, string Dt>
 567   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 568           (ins addrmode6:$addr, am6offset:$offset,
 569            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 570           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 571           "$addr.addr = $wb", []>;
 572
 573 def VST1d8Q      : VST1D4<0b0000, "8">;
 574 def VST1d16Q     : VST1D4<0b0100, "16">;
 575 def VST1d32Q     : VST1D4<0b1000, "32">;
 576 def VST1d64Q     : VST1D4<0b1100, "64">;
 577
 578 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 579 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 580 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 581 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 582
 583 //   VST2     : Vector Store (multiple 2-element structures)
 584 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 586           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 587           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 588 class VST2Q<bits<4> op7_4, string Dt>
 589   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 590           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 591           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 592           "", []>;
 593
 594 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 595 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 596 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 597
 598 def  VST2q8   : VST2Q<0b0000, "8">;
 599 def  VST2q16  : VST2Q<0b0100, "16">;
 600 def  VST2q32  : VST2Q<0b1000, "32">;
 601
 602 // ...with address register writeback:
 603 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 604   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 605           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 606           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 607           "$addr.addr = $wb", []>;
 608 class VST2QWB<bits<4> op7_4, string Dt>
 609   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 610           (ins addrmode6:$addr, am6offset:$offset,
 611            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 612           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 613           "$addr.addr = $wb", []>;
 614
 615 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 616 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 617 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 618
 619 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 620 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 621 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 622
 623 // ...with double-spaced registers (for disassembly only):
 624 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 625 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 626 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 627 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 628 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 629 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 630
 631 //   VST3     : Vector Store (multiple 3-element structures)
 632 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 633   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 634           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 635           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 636
 637 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 638 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 639 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 640
 641 // ...with address register writeback:
 642 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 643   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 644           (ins addrmode6:$addr, am6offset:$offset,
 645            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 646           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 647           "$addr.addr = $wb", []>;
 648
 649 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 650 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 651 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 652
 653 // ...with double-spaced registers (non-updating versions for disassembly only):
 654 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 655 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 656 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 657 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 658 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 659 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 660
 661 // ...alternate versions to be allocated odd register numbers:
 662 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 663 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 664 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 665
 666 //   VST4     : Vector Store (multiple 4-element structures)
 667 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 669           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 670           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 671           "", []>;
 672
 673 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 674 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 675 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 676
 677 // ...with address register writeback:
 678 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 679   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 680           (ins addrmode6:$addr, am6offset:$offset,
 681            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 682            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 683           "$addr.addr = $wb", []>;
 684
 685 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 686 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 687 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 688
 689 // ...with double-spaced registers (non-updating versions for disassembly only):
 690 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 691 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 692 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 693 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 694 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 695 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 696
 697 // ...alternate versions to be allocated odd register numbers:
 698 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 699 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 700 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 701
 702 //   VST1LN   : Vector Store (single element from one lane)
 703 //   FIXME: Not yet implemented.
 704
 705 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 706 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 707   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 708           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 709           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 710           "", []>;
 711
 712 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 713 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 714 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 715
 716 // ...with double-spaced registers:
 717 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 718 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 719
 720 // ...alternate versions to be allocated odd register numbers:
 721 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 722 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 723
 724 // ...with address register writeback:
 725 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 726   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 727           (ins addrmode6:$addr, am6offset:$offset,
 728            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 729           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 730           "$addr.addr = $wb", []>;
 731
 732 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 733 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 734 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 735
 736 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 737 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 738
 739 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 740 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 741   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 742           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 743            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 744           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 745
 746 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 747 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 748 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 749
 750 // ...with double-spaced registers:
 751 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 752 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 753
 754 // ...alternate versions to be allocated odd register numbers:
 755 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 756 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 757
 758 // ...with address register writeback:
 759 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 760   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 761           (ins addrmode6:$addr, am6offset:$offset,
 762            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 763           IIC_VST, "vst3", Dt,
 764           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 765           "$addr.addr = $wb", []>;
 766
 767 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 768 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 769 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 770
 771 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 772 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 773
 774 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 775 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 776   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 777           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 778            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 779           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 780           "", []>;
 781
 782 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 783 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 784 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 785
 786 // ...with double-spaced registers:
 787 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 788 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 789
 790 // ...alternate versions to be allocated odd register numbers:
 791 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 792 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 793
 794 // ...with address register writeback:
 795 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 796   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 797           (ins addrmode6:$addr, am6offset:$offset,
 798            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 799           IIC_VST, "vst4", Dt,
 800   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 801           "$addr.addr = $wb", []>;
 802
 803 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 804 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 805 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 806
 807 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 808 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 809
 810 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 811
 812
 813 //===----------------------------------------------------------------------===//
 814 // NEON pattern fragments
 815 //===----------------------------------------------------------------------===//
 816
 817 // Extract D sub-registers of Q registers.
 818 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 819 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 820   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 821 }]>;
 822 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 823   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 824 }]>;
 825 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 826   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 827 }]>;
 828 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 829   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 830 }]>;
 831 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 832   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 833 }]>;
 834
 835 // Extract S sub-registers of Q/D registers.
 836 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 837 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 838   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 839 }]>;
 840
 841 // Translate lane numbers from Q registers to D subregs.
 842 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 843   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 844 }]>;
 845 def SubReg_i16_lane : SDNodeXForm<imm, [{
 846   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 847 }]>;
 848 def SubReg_i32_lane : SDNodeXForm<imm, [{
 849   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 850 }]>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Instruction Classes
 854 //===----------------------------------------------------------------------===//
 855
 856 // Basic 2-register operations: single-, double- and quad-register.
 857 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 858            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 859            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 860   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 861         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 862         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 863 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 864            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 865            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 866   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 867         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 868         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 869 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 870            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 871            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 872   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 873         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 874         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 875
 876 // Basic 2-register intrinsics, both double- and quad-register.
 877 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 878               bits<2> op17_16, bits<5> op11_7, bit op4,
 879               InstrItinClass itin, string OpcodeStr, string Dt,
 880               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 881   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 882         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 883         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 884 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 885               bits<2> op17_16, bits<5> op11_7, bit op4,
 886               InstrItinClass itin, string OpcodeStr, string Dt,
 887               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 888   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 889         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 890         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 891
 892 // Narrow 2-register intrinsics.
 893 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 894               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 895               InstrItinClass itin, string OpcodeStr, string Dt,
 896               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 897   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 898         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 899         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 900
 901 // Long 2-register intrinsics (currently only used for VMOVL).
 902 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 903               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 904               InstrItinClass itin, string OpcodeStr, string Dt,
 905               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 906   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 907         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 908         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 909
 910 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 911 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 912   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 913         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 914         OpcodeStr, Dt, "$dst1, $dst2",
 915         "$src1 = $dst1, $src2 = $dst2", []>;
 916 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 917                   InstrItinClass itin, string OpcodeStr, string Dt>
 918   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 919         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 920         "$src1 = $dst1, $src2 = $dst2", []>;
 921
 922 // Basic 3-register operations: single-, double- and quad-register.
 923 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 924            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 925            SDNode OpNode, bit Commutable>
 926   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 927         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 928         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 929   let isCommutable = Commutable;
 930 }
 931
 932 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 933            InstrItinClass itin, string OpcodeStr, string Dt,
 934            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 935   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 936         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 937         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 938         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 939   let isCommutable = Commutable;
 940 }
 941 // Same as N3VD but no data type.
 942 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 943            InstrItinClass itin, string OpcodeStr,
 944            ValueType ResTy, ValueType OpTy,
 945            SDNode OpNode, bit Commutable>
 946   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 947          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 948          OpcodeStr, "$dst, $src1, $src2", "",
 949          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 950   let isCommutable = Commutable;
 951 }
 952 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 953              InstrItinClass itin, string OpcodeStr, string Dt,
 954              ValueType Ty, SDNode ShOp>
 955   : N3V<0, 1, op21_20, op11_8, 1, 0,
 956         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 957         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 958         [(set (Ty DPR:$dst),
 959               (Ty (ShOp (Ty DPR:$src1),
 960                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 961   let isCommutable = 0;
 962 }
 963 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 964                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 965   : N3V<0, 1, op21_20, op11_8, 1, 0,
 966         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 967         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 968         [(set (Ty DPR:$dst),
 969               (Ty (ShOp (Ty DPR:$src1),
 970                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 971   let isCommutable = 0;
 972 }
 973
 974 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 975            InstrItinClass itin, string OpcodeStr, string Dt,
 976            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 977   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 978         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 979         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 980         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 981   let isCommutable = Commutable;
 982 }
 983 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 984            InstrItinClass itin, string OpcodeStr,
 985            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 986   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 987          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 988          OpcodeStr, "$dst, $src1, $src2", "",
 989          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 990   let isCommutable = Commutable;
 991 }
 992 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 993              InstrItinClass itin, string OpcodeStr, string Dt,
 994              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 995   : N3V<1, 1, op21_20, op11_8, 1, 0,
 996         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 997         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 998         [(set (ResTy QPR:$dst),
 999               (ResTy (ShOp (ResTy QPR:$src1),
1000                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1001                                                 imm:$lane)))))]> {
1002   let isCommutable = 0;
1003 }
1004 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1005                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1006   : N3V<1, 1, op21_20, op11_8, 1, 0,
1007         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1008         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1009         [(set (ResTy QPR:$dst),
1010               (ResTy (ShOp (ResTy QPR:$src1),
1011                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1012                                                 imm:$lane)))))]> {
1013   let isCommutable = 0;
1014 }
1015
1016 // Basic 3-register intrinsics, both double- and quad-register.
1017 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1018               InstrItinClass itin, string OpcodeStr, string Dt,
1019               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1020   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1021         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1022         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1023         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1024   let isCommutable = Commutable;
1025 }
1026 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1027                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1028   : N3V<0, 1, op21_20, op11_8, 1, 0,
1029         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1030         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1031         [(set (Ty DPR:$dst),
1032               (Ty (IntOp (Ty DPR:$src1),
1033                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1034                                            imm:$lane)))))]> {
1035   let isCommutable = 0;
1036 }
1037 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1038                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1039   : N3V<0, 1, op21_20, op11_8, 1, 0,
1040         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1041         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1042         [(set (Ty DPR:$dst),
1043               (Ty (IntOp (Ty DPR:$src1),
1044                          (Ty (NEONvduplane (Ty DPR_8:$src2),
1045                                            imm:$lane)))))]> {
1046   let isCommutable = 0;
1047 }
1048
1049 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1050               InstrItinClass itin, string OpcodeStr, string Dt,
1051               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1052   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1053         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
1054         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1055         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1056   let isCommutable = Commutable;
1057 }
1058 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1059                 string OpcodeStr, string Dt,
1060                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1061   : N3V<1, 1, op21_20, op11_8, 1, 0,
1062         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1063         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1064         [(set (ResTy QPR:$dst),
1065               (ResTy (IntOp (ResTy QPR:$src1),
1066                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1067                                                  imm:$lane)))))]> {
1068   let isCommutable = 0;
1069 }
1070 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1071                   string OpcodeStr, string Dt,
1072                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1073   : N3V<1, 1, op21_20, op11_8, 1, 0,
1074         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1075         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1076         [(set (ResTy QPR:$dst),
1077               (ResTy (IntOp (ResTy QPR:$src1),
1078                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1079                                                  imm:$lane)))))]> {
1080   let isCommutable = 0;
1081 }
1082
1083 // Multiply-Add/Sub operations: single-, double- and quad-register.
1084 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1085                 InstrItinClass itin, string OpcodeStr, string Dt,
1086                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1087   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1088         (outs DPR_VFP2:$dst),
1089         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
1090         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1091
1092 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1093                 InstrItinClass itin, string OpcodeStr, string Dt,
1094                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1095   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1096         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1097         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1098         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1099                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1100 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1101                   string OpcodeStr, string Dt,
1102                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1103   : N3V<0, 1, op21_20, op11_8, 1, 0,
1104         (outs DPR:$dst),
1105         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1106         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1107         [(set (Ty DPR:$dst),
1108               (Ty (ShOp (Ty DPR:$src1),
1109                         (Ty (MulOp DPR:$src2,
1110                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1111                                                      imm:$lane)))))))]>;
1112 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1113                     string OpcodeStr, string Dt,
1114                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1115   : N3V<0, 1, op21_20, op11_8, 1, 0,
1116         (outs DPR:$dst),
1117         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1118         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1119         [(set (Ty DPR:$dst),
1120               (Ty (ShOp (Ty DPR:$src1),
1121                         (Ty (MulOp DPR:$src2,
1122                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1123                                                      imm:$lane)))))))]>;
1124
1125 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1126                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1127                 SDNode MulOp, SDNode OpNode>
1128   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1129         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1130         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1131         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1132                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1133 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1134                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1135                   SDNode MulOp, SDNode ShOp>
1136   : N3V<1, 1, op21_20, op11_8, 1, 0,
1137         (outs QPR:$dst),
1138         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1139         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1140         [(set (ResTy QPR:$dst),
1141               (ResTy (ShOp (ResTy QPR:$src1),
1142                            (ResTy (MulOp QPR:$src2,
1143                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1144                                                         imm:$lane)))))))]>;
1145 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1146                     string OpcodeStr, string Dt,
1147                     ValueType ResTy, ValueType OpTy,
1148                     SDNode MulOp, SDNode ShOp>
1149   : N3V<1, 1, op21_20, op11_8, 1, 0,
1150         (outs QPR:$dst),
1151         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1152         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1153         [(set (ResTy QPR:$dst),
1154               (ResTy (ShOp (ResTy QPR:$src1),
1155                            (ResTy (MulOp QPR:$src2,
1156                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1157                                                         imm:$lane)))))))]>;
1158
1159 // Neon 3-argument intrinsics, both double- and quad-register.
1160 // The destination register is also used as the first source operand register.
1161 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1162                InstrItinClass itin, string OpcodeStr, string Dt,
1163                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1164   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1165         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1166         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1167         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1168                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1169 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1170                InstrItinClass itin, string OpcodeStr, string Dt,
1171                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1172   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1173         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1174         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1175         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1176                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1177
1178 // Neon Long 3-argument intrinsic.  The destination register is
1179 // a quad-register and is also used as the first source operand register.
1180 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1181                InstrItinClass itin, string OpcodeStr, string Dt,
1182                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1183   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1184         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
1185         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1186         [(set QPR:$dst,
1187           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1188 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1189                  string OpcodeStr, string Dt,
1190                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1191   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1192         (outs QPR:$dst),
1193         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1194         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1195         [(set (ResTy QPR:$dst),
1196               (ResTy (IntOp (ResTy QPR:$src1),
1197                             (OpTy DPR:$src2),
1198                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1199                                                 imm:$lane)))))]>;
1200 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1201                    InstrItinClass itin, string OpcodeStr, string Dt,
1202                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1203   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1204         (outs QPR:$dst),
1205         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1206         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1207         [(set (ResTy QPR:$dst),
1208               (ResTy (IntOp (ResTy QPR:$src1),
1209                             (OpTy DPR:$src2),
1210                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1211                                                 imm:$lane)))))]>;
1212
1213 // Narrowing 3-register intrinsics.
1214 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1215               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1216               Intrinsic IntOp, bit Commutable>
1217   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1218         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
1219         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1220         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1221   let isCommutable = Commutable;
1222 }
1223
1224 // Long 3-register intrinsics.
1225 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1226               InstrItinClass itin, string OpcodeStr, string Dt,
1227               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1228   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1229         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1230         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1231         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1232   let isCommutable = Commutable;
1233 }
1234 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1235                 string OpcodeStr, string Dt,
1236                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1237   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1238         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1239         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1240         [(set (ResTy QPR:$dst),
1241               (ResTy (IntOp (OpTy DPR:$src1),
1242                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1243                                                 imm:$lane)))))]>;
1244 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1245                   InstrItinClass itin, string OpcodeStr, string Dt,
1246                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1247   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1248         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1249         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1250         [(set (ResTy QPR:$dst),
1251               (ResTy (IntOp (OpTy DPR:$src1),
1252                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1253                                                 imm:$lane)))))]>;
1254
1255 // Wide 3-register intrinsics.
1256 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1257               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1258               Intrinsic IntOp, bit Commutable>
1259   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1260         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1261         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1262         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1263   let isCommutable = Commutable;
1264 }
1265
1266 // Pairwise long 2-register intrinsics, both double- and quad-register.
1267 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1268                 bits<2> op17_16, bits<5> op11_7, bit op4,
1269                 string OpcodeStr, string Dt,
1270                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1271   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1272         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1273         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1274 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1275                 bits<2> op17_16, bits<5> op11_7, bit op4,
1276                 string OpcodeStr, string Dt,
1277                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1278   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1279         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1280         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1281
1282 // Pairwise long 2-register accumulate intrinsics,
1283 // both double- and quad-register.
1284 // The destination register is also used as the first source operand register.
1285 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1286                  bits<2> op17_16, bits<5> op11_7, bit op4,
1287                  string OpcodeStr, string Dt,
1288                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1289   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1290         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1291         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1292         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1293 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1294                  bits<2> op17_16, bits<5> op11_7, bit op4,
1295                  string OpcodeStr, string Dt,
1296                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1297   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1298         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1299         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1300         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1301
1302 // Shift by immediate,
1303 // both double- and quad-register.
1304 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1305              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1306              ValueType Ty, SDNode OpNode>
1307   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1308            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1309            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1310            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1311 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1312              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1313              ValueType Ty, SDNode OpNode>
1314   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1315            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1316            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1317            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1318
1319 // Long shift by immediate.
1320 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1321              string OpcodeStr, string Dt,
1322              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1323   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1324            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1325            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1326            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1327                                           (i32 imm:$SIMM))))]>;
1328
1329 // Narrow shift by immediate.
1330 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1331              InstrItinClass itin, string OpcodeStr, string Dt,
1332              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1333   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1334            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1335            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1336            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1337                                           (i32 imm:$SIMM))))]>;
1338
1339 // Shift right by immediate and accumulate,
1340 // both double- and quad-register.
1341 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1342                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1343   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1344            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1345            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1346            [(set DPR:$dst, (Ty (add DPR:$src1,
1347                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1348 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1349                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1350   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1351            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1352            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1353            [(set QPR:$dst, (Ty (add QPR:$src1,
1354                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1355
1356 // Shift by immediate and insert,
1357 // both double- and quad-register.
1358 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1359                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1360   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1361            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1362            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1363            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1364 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1365                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1366   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1367            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1368            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1369            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1370
1371 // Convert, with fractional bits immediate,
1372 // both double- and quad-register.
1373 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1374               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1375               Intrinsic IntOp>
1376   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1377            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1378            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1379            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1380 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1381               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1382               Intrinsic IntOp>
1383   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1384            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1385            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1386            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1387
1388 //===----------------------------------------------------------------------===//
1389 // Multiclasses
1390 //===----------------------------------------------------------------------===//
1391
1392 // Abbreviations used in multiclass suffixes:
1393 //   Q = quarter int (8 bit) elements
1394 //   H = half int (16 bit) elements
1395 //   S = single int (32 bit) elements
1396 //   D = double int (64 bit) elements
1397
1398 // Neon 2-register vector operations -- for disassembly only.
1399
1400 // First with only element sizes of 8, 16 and 32 bits:
1401 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1402                        bits<5> op11_7, bit op4, string opc, string Dt,
1403                        string asm> {
1404   // 64-bit vector types.
1405   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1406                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1407                   opc, !strconcat(Dt, "8"), asm, "", []>;
1408   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1409                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1410                   opc, !strconcat(Dt, "16"), asm, "", []>;
1411   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1412                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1413                   opc, !strconcat(Dt, "32"), asm, "", []>;
1414   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1415                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1416                   opc, "f32", asm, "", []> {
1417     let Inst{10} = 1; // overwrite F = 1
1418   }
1419
1420   // 128-bit vector types.
1421   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1422                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1423                   opc, !strconcat(Dt, "8"), asm, "", []>;
1424   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1425                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1426                   opc, !strconcat(Dt, "16"), asm, "", []>;
1427   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1428                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1429                   opc, !strconcat(Dt, "32"), asm, "", []>;
1430   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1431                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1432                   opc, "f32", asm, "", []> {
1433     let Inst{10} = 1; // overwrite F = 1
1434   }
1435 }
1436
1437 // Neon 3-register vector operations.
1438
1439 // First with only element sizes of 8, 16 and 32 bits:
1440 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1441                    InstrItinClass itinD16, InstrItinClass itinD32,
1442                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1443                    string OpcodeStr, string Dt,
1444                    SDNode OpNode, bit Commutable = 0> {
1445   // 64-bit vector types.
1446   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1447                    OpcodeStr, !strconcat(Dt, "8"),
1448                    v8i8, v8i8, OpNode, Commutable>;
1449   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1450                    OpcodeStr, !strconcat(Dt, "16"),
1451                    v4i16, v4i16, OpNode, Commutable>;
1452   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1453                    OpcodeStr, !strconcat(Dt, "32"),
1454                    v2i32, v2i32, OpNode, Commutable>;
1455
1456   // 128-bit vector types.
1457   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1458                    OpcodeStr, !strconcat(Dt, "8"),
1459                    v16i8, v16i8, OpNode, Commutable>;
1460   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1461                    OpcodeStr, !strconcat(Dt, "16"),
1462                    v8i16, v8i16, OpNode, Commutable>;
1463   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1464                    OpcodeStr, !strconcat(Dt, "32"),
1465                    v4i32, v4i32, OpNode, Commutable>;
1466 }
1467
1468 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1469   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1470                        v4i16, ShOp>;
1471   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1472                      v2i32, ShOp>;
1473   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1474                        v8i16, v4i16, ShOp>;
1475   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1476                      v4i32, v2i32, ShOp>;
1477 }
1478
1479 // ....then also with element size 64 bits:
1480 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1481                     InstrItinClass itinD, InstrItinClass itinQ,
1482                     string OpcodeStr, string Dt,
1483                     SDNode OpNode, bit Commutable = 0>
1484   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1485             OpcodeStr, Dt, OpNode, Commutable> {
1486   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1487                    OpcodeStr, !strconcat(Dt, "64"),
1488                    v1i64, v1i64, OpNode, Commutable>;
1489   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1490                    OpcodeStr, !strconcat(Dt, "64"),
1491                    v2i64, v2i64, OpNode, Commutable>;
1492 }
1493
1494
1495 // Neon Narrowing 2-register vector intrinsics,
1496 //   source operand element sizes of 16, 32 and 64 bits:
1497 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1498                        bits<5> op11_7, bit op6, bit op4,
1499                        InstrItinClass itin, string OpcodeStr, string Dt,
1500                        Intrinsic IntOp> {
1501   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1502                       itin, OpcodeStr, !strconcat(Dt, "16"),
1503                       v8i8, v8i16, IntOp>;
1504   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1505                       itin, OpcodeStr, !strconcat(Dt, "32"),
1506                       v4i16, v4i32, IntOp>;
1507   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1508                       itin, OpcodeStr, !strconcat(Dt, "64"),
1509                       v2i32, v2i64, IntOp>;
1510 }
1511
1512
1513 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1514 //   source operand element sizes of 16, 32 and 64 bits:
1515 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1516                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1517   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1518                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1519   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1520                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1521   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1522                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1523 }
1524
1525
1526 // Neon 3-register vector intrinsics.
1527
1528 // First with only element sizes of 16 and 32 bits:
1529 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1530                      InstrItinClass itinD16, InstrItinClass itinD32,
1531                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1532                      string OpcodeStr, string Dt,
1533                      Intrinsic IntOp, bit Commutable = 0> {
1534   // 64-bit vector types.
1535   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1536                       OpcodeStr, !strconcat(Dt, "16"),
1537                       v4i16, v4i16, IntOp, Commutable>;
1538   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1539                       OpcodeStr, !strconcat(Dt, "32"),
1540                       v2i32, v2i32, IntOp, Commutable>;
1541
1542   // 128-bit vector types.
1543   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1544                       OpcodeStr, !strconcat(Dt, "16"),
1545                       v8i16, v8i16, IntOp, Commutable>;
1546   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1547                       OpcodeStr, !strconcat(Dt, "32"),
1548                       v4i32, v4i32, IntOp, Commutable>;
1549 }
1550
1551 multiclass N3VIntSL_HS<bits<4> op11_8,
1552                        InstrItinClass itinD16, InstrItinClass itinD32,
1553                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1554                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1555   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1556                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1557   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1558                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1559   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1560                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1561   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1562                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1563 }
1564
1565 // ....then also with element size of 8 bits:
1566 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1567                       InstrItinClass itinD16, InstrItinClass itinD32,
1568                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1569                       string OpcodeStr, string Dt,
1570                       Intrinsic IntOp, bit Commutable = 0>
1571   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1572               OpcodeStr, Dt, IntOp, Commutable> {
1573   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1574                       OpcodeStr, !strconcat(Dt, "8"),
1575                       v8i8, v8i8, IntOp, Commutable>;
1576   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1577                       OpcodeStr, !strconcat(Dt, "8"),
1578                       v16i8, v16i8, IntOp, Commutable>;
1579 }
1580
1581 // ....then also with element size of 64 bits:
1582 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1583                        InstrItinClass itinD16, InstrItinClass itinD32,
1584                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1585                        string OpcodeStr, string Dt,
1586                        Intrinsic IntOp, bit Commutable = 0>
1587   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1588                OpcodeStr, Dt, IntOp, Commutable> {
1589   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1590                       OpcodeStr, !strconcat(Dt, "64"),
1591                       v1i64, v1i64, IntOp, Commutable>;
1592   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1593                       OpcodeStr, !strconcat(Dt, "64"),
1594                       v2i64, v2i64, IntOp, Commutable>;
1595 }
1596
1597
1598 // Neon Narrowing 3-register vector intrinsics,
1599 //   source operand element sizes of 16, 32 and 64 bits:
1600 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1601                        string OpcodeStr, string Dt,
1602                        Intrinsic IntOp, bit Commutable = 0> {
1603   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1604                       OpcodeStr, !strconcat(Dt, "16"),
1605                       v8i8, v8i16, IntOp, Commutable>;
1606   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1607                       OpcodeStr, !strconcat(Dt, "32"),
1608                       v4i16, v4i32, IntOp, Commutable>;
1609   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1610                       OpcodeStr, !strconcat(Dt, "64"),
1611                       v2i32, v2i64, IntOp, Commutable>;
1612 }
1613
1614
1615 // Neon Long 3-register vector intrinsics.
1616
1617 // First with only element sizes of 16 and 32 bits:
1618 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1619                       InstrItinClass itin, string OpcodeStr, string Dt,
1620                       Intrinsic IntOp, bit Commutable = 0> {
1621   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1622                       OpcodeStr, !strconcat(Dt, "16"),
1623                       v4i32, v4i16, IntOp, Commutable>;
1624   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1625                       OpcodeStr, !strconcat(Dt, "32"),
1626                       v2i64, v2i32, IntOp, Commutable>;
1627 }
1628
1629 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1630                         InstrItinClass itin, string OpcodeStr, string Dt,
1631                         Intrinsic IntOp> {
1632   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1633                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1634   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1635                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1636 }
1637
1638 // ....then also with element size of 8 bits:
1639 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1640                        InstrItinClass itin, string OpcodeStr, string Dt,
1641                        Intrinsic IntOp, bit Commutable = 0>
1642   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1643                IntOp, Commutable> {
1644   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1645                       OpcodeStr, !strconcat(Dt, "8"),
1646                       v8i16, v8i8, IntOp, Commutable>;
1647 }
1648
1649
1650 // Neon Wide 3-register vector intrinsics,
1651 //   source operand element sizes of 8, 16 and 32 bits:
1652 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1653                        string OpcodeStr, string Dt,
1654                        Intrinsic IntOp, bit Commutable = 0> {
1655   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1656                       OpcodeStr, !strconcat(Dt, "8"),
1657                       v8i16, v8i8, IntOp, Commutable>;
1658   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1659                       OpcodeStr, !strconcat(Dt, "16"),
1660                       v4i32, v4i16, IntOp, Commutable>;
1661   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1662                       OpcodeStr, !strconcat(Dt, "32"),
1663                       v2i64, v2i32, IntOp, Commutable>;
1664 }
1665
1666
1667 // Neon Multiply-Op vector operations,
1668 //   element sizes of 8, 16 and 32 bits:
1669 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1670                         InstrItinClass itinD16, InstrItinClass itinD32,
1671                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1672                         string OpcodeStr, string Dt, SDNode OpNode> {
1673   // 64-bit vector types.
1674   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1675                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1676   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1677                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1678   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1679                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1680
1681   // 128-bit vector types.
1682   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1683                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1684   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1685                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1686   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1687                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1688 }
1689
1690 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1691                          InstrItinClass itinD16, InstrItinClass itinD32,
1692                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1693                          string OpcodeStr, string Dt, SDNode ShOp> {
1694   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1695                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1696   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1697                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1698   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1699                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1700                             mul, ShOp>;
1701   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1702                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1703                           mul, ShOp>;
1704 }
1705
1706 // Neon 3-argument intrinsics,
1707 //   element sizes of 8, 16 and 32 bits:
1708 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1709                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1710   // 64-bit vector types.
1711   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1712                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1713   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1714                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1715   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1716                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1717
1718   // 128-bit vector types.
1719   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1720                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1721   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1722                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1723   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1724                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1725 }
1726
1727
1728 // Neon Long 3-argument intrinsics.
1729
1730 // First with only element sizes of 16 and 32 bits:
1731 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1732                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1733   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1734                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1735   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1736                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1737 }
1738
1739 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1740                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1741   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1742                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1743   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1744                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1745 }
1746
1747 // ....then also with element size of 8 bits:
1748 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1749                         string OpcodeStr, string Dt, Intrinsic IntOp>
1750   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1751   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1752                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1753 }
1754
1755
1756 // Neon 2-register vector intrinsics,
1757 //   element sizes of 8, 16 and 32 bits:
1758 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1759                       bits<5> op11_7, bit op4,
1760                       InstrItinClass itinD, InstrItinClass itinQ,
1761                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1762   // 64-bit vector types.
1763   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1764                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1765   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1766                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1767   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1768                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1769
1770   // 128-bit vector types.
1771   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1772                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1773   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1774                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1775   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1776                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1777 }
1778
1779
1780 // Neon Pairwise long 2-register intrinsics,
1781 //   element sizes of 8, 16 and 32 bits:
1782 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1783                         bits<5> op11_7, bit op4,
1784                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1785   // 64-bit vector types.
1786   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1787                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1788   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1789                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1790   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1791                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1792
1793   // 128-bit vector types.
1794   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1795                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1796   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1797                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1798   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1799                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1800 }
1801
1802
1803 // Neon Pairwise long 2-register accumulate intrinsics,
1804 //   element sizes of 8, 16 and 32 bits:
1805 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1806                          bits<5> op11_7, bit op4,
1807                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1808   // 64-bit vector types.
1809   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1810                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1811   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1812                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1813   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1814                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1815
1816   // 128-bit vector types.
1817   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1818                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1819   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1820                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1821   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1822                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1823 }
1824
1825
1826 // Neon 2-register vector shift by immediate,
1827 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1828 //   element sizes of 8, 16, 32 and 64 bits:
1829 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1830                      InstrItinClass itin, string OpcodeStr, string Dt,
1831                      SDNode OpNode, Format f> {
1832   // 64-bit vector types.
1833   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1834                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1835     let Inst{21-19} = 0b001; // imm6 = 001xxx
1836   }
1837   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1838                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1839     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1840   }
1841   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1842                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1843     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1844   }
1845   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1846                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1847                              // imm6 = xxxxxx
1848
1849   // 128-bit vector types.
1850   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1851                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1852     let Inst{21-19} = 0b001; // imm6 = 001xxx
1853   }
1854   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1855                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1856     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1857   }
1858   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1859                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1860     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1861   }
1862   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1863                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1864                              // imm6 = xxxxxx
1865 }
1866
1867 // Neon Shift-Accumulate vector operations,
1868 //   element sizes of 8, 16, 32 and 64 bits:
1869 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1870                          string OpcodeStr, string Dt, SDNode ShOp> {
1871   // 64-bit vector types.
1872   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1873                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1874     let Inst{21-19} = 0b001; // imm6 = 001xxx
1875   }
1876   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1877                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1878     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1879   }
1880   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1881                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1882     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1883   }
1884   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1885                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1886                              // imm6 = xxxxxx
1887
1888   // 128-bit vector types.
1889   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1890                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1891     let Inst{21-19} = 0b001; // imm6 = 001xxx
1892   }
1893   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1894                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1895     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1896   }
1897   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1898                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1899     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1900   }
1901   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1902                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1903                              // imm6 = xxxxxx
1904 }
1905
1906
1907 // Neon Shift-Insert vector operations,
1908 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1909 //   element sizes of 8, 16, 32 and 64 bits:
1910 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1911                          string OpcodeStr, SDNode ShOp,
1912                          Format f> {
1913   // 64-bit vector types.
1914   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1915                         f, OpcodeStr, "8", v8i8, ShOp> {
1916     let Inst{21-19} = 0b001; // imm6 = 001xxx
1917   }
1918   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1919                         f, OpcodeStr, "16", v4i16, ShOp> {
1920     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1921   }
1922   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1923                         f, OpcodeStr, "32", v2i32, ShOp> {
1924     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1925   }
1926   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1927                         f, OpcodeStr, "64", v1i64, ShOp>;
1928                              // imm6 = xxxxxx
1929
1930   // 128-bit vector types.
1931   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1932                         f, OpcodeStr, "8", v16i8, ShOp> {
1933     let Inst{21-19} = 0b001; // imm6 = 001xxx
1934   }
1935   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1936                         f, OpcodeStr, "16", v8i16, ShOp> {
1937     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1938   }
1939   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1940                         f, OpcodeStr, "32", v4i32, ShOp> {
1941     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1942   }
1943   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1944                         f, OpcodeStr, "64", v2i64, ShOp>;
1945                              // imm6 = xxxxxx
1946 }
1947
1948 // Neon Shift Long operations,
1949 //   element sizes of 8, 16, 32 bits:
1950 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1951                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1952   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1953                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1954     let Inst{21-19} = 0b001; // imm6 = 001xxx
1955   }
1956   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1957                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1958     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1959   }
1960   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1961                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1962     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1963   }
1964 }
1965
1966 // Neon Shift Narrow operations,
1967 //   element sizes of 16, 32, 64 bits:
1968 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1969                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1970                       SDNode OpNode> {
1971   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1972                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1973     let Inst{21-19} = 0b001; // imm6 = 001xxx
1974   }
1975   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1976                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1977     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1978   }
1979   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1980                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1981     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1982   }
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 // Instruction Definitions.
1987 //===----------------------------------------------------------------------===//
1988
1989 // Vector Add Operations.
1990
1991 //   VADD     : Vector Add (integer and floating-point)
1992 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1993                          add, 1>;
1994 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1995                      v2f32, v2f32, fadd, 1>;
1996 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1997                      v4f32, v4f32, fadd, 1>;
1998 //   VADDL    : Vector Add Long (Q = D + D)
1999 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
2000                             int_arm_neon_vaddls, 1>;
2001 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
2002                             int_arm_neon_vaddlu, 1>;
2003 //   VADDW    : Vector Add Wide (Q = Q + D)
2004 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2005 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2006 //   VHADD    : Vector Halving Add
2007 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2008                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
2009 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2010                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
2011 //   VRHADD   : Vector Rounding Halving Add
2012 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2013                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2014 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2015                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2016 //   VQADD    : Vector Saturating Add
2017 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2018                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
2019 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2020                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
2021 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2022 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2023                             int_arm_neon_vaddhn, 1>;
2024 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2025 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2026                             int_arm_neon_vraddhn, 1>;
2027
2028 // Vector Multiply Operations.
2029
2030 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2031 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2032                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2033 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
2034                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
2035 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
2036                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
2037 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2038                      v2f32, v2f32, fmul, 1>;
2039 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2040                      v4f32, v4f32, fmul, 1>;
2041 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2042 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2043 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2044                        v2f32, fmul>;
2045
2046 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2047                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2048           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2049                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2050                                       (DSubReg_i16_reg imm:$lane))),
2051                               (SubReg_i16_lane imm:$lane)))>;
2052 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2053                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2054           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2055                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2056                                       (DSubReg_i32_reg imm:$lane))),
2057                               (SubReg_i32_lane imm:$lane)))>;
2058 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2059                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2060           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2061                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2062                                    (DSubReg_i32_reg imm:$lane))),
2063                            (SubReg_i32_lane imm:$lane)))>;
2064
2065 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2066 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2067                           IIC_VMULi16Q, IIC_VMULi32Q,
2068                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2069 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2070                             IIC_VMULi16Q, IIC_VMULi32Q,
2071                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2072 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2073                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2074                                                             imm:$lane)))),
2075           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2076                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2077                                          (DSubReg_i16_reg imm:$lane))),
2078                                  (SubReg_i16_lane imm:$lane)))>;
2079 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2080                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2081                                                             imm:$lane)))),
2082           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2083                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2084                                          (DSubReg_i32_reg imm:$lane))),
2085                                  (SubReg_i32_lane imm:$lane)))>;
2086
2087 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2088 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2089                             IIC_VMULi16Q, IIC_VMULi32Q,
2090                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2091 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2092                               IIC_VMULi16Q, IIC_VMULi32Q,
2093                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2094 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2095                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2096                                                              imm:$lane)))),
2097           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2098                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2099                                           (DSubReg_i16_reg imm:$lane))),
2100                                   (SubReg_i16_lane imm:$lane)))>;
2101 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2102                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2103                                                              imm:$lane)))),
2104           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2105                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2106                                           (DSubReg_i32_reg imm:$lane))),
2107                                   (SubReg_i32_lane imm:$lane)))>;
2108
2109 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2110 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
2111                             int_arm_neon_vmulls, 1>;
2112 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
2113                             int_arm_neon_vmullu, 1>;
2114 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2115                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2116 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2117                              int_arm_neon_vmulls>;
2118 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2119                              int_arm_neon_vmullu>;
2120
2121 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2122 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
2123                            int_arm_neon_vqdmull, 1>;
2124 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
2125                              int_arm_neon_vqdmull>;
2126
2127 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2128
2129 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2130 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2131                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2132 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2133                           v2f32, fmul, fadd>;
2134 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2135                           v4f32, fmul, fadd>;
2136 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2137                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2138 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2139                             v2f32, fmul, fadd>;
2140 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2141                             v4f32, v2f32, fmul, fadd>;
2142
2143 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2144                   (mul (v8i16 QPR:$src2),
2145                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2146           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2147                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2148                                       (DSubReg_i16_reg imm:$lane))),
2149                               (SubReg_i16_lane imm:$lane)))>;
2150
2151 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2152                   (mul (v4i32 QPR:$src2),
2153                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2154           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2155                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2156                                       (DSubReg_i32_reg imm:$lane))),
2157                               (SubReg_i32_lane imm:$lane)))>;
2158
2159 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2160                   (fmul (v4f32 QPR:$src2),
2161                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2162           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2163                            (v4f32 QPR:$src2),
2164                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2165                                    (DSubReg_i32_reg imm:$lane))),
2166                            (SubReg_i32_lane imm:$lane)))>;
2167
2168 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2169 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
2170 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
2171
2172 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2173 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2174
2175 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2176 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
2177                             int_arm_neon_vqdmlal>;
2178 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2179
2180 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2181 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2182                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2183 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2184                           v2f32, fmul, fsub>;
2185 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2186                           v4f32, fmul, fsub>;
2187 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2188                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2189 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2190                             v2f32, fmul, fsub>;
2191 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2192                             v4f32, v2f32, fmul, fsub>;
2193
2194 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2195                   (mul (v8i16 QPR:$src2),
2196                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2197           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2198                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2199                                       (DSubReg_i16_reg imm:$lane))),
2200                               (SubReg_i16_lane imm:$lane)))>;
2201
2202 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2203                   (mul (v4i32 QPR:$src2),
2204                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2205           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2206                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2207                                       (DSubReg_i32_reg imm:$lane))),
2208                               (SubReg_i32_lane imm:$lane)))>;
2209
2210 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2211                   (fmul (v4f32 QPR:$src2),
2212                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2213           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2214                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2215                                    (DSubReg_i32_reg imm:$lane))),
2216                            (SubReg_i32_lane imm:$lane)))>;
2217
2218 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2219 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
2220 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
2221
2222 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2223 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2224
2225 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2226 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
2227                             int_arm_neon_vqdmlsl>;
2228 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2229
2230 // Vector Subtract Operations.
2231
2232 //   VSUB     : Vector Subtract (integer and floating-point)
2233 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2234                          "vsub", "i", sub, 0>;
2235 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2236                      v2f32, v2f32, fsub, 0>;
2237 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2238                      v4f32, v4f32, fsub, 0>;
2239 //   VSUBL    : Vector Subtract Long (Q = D - D)
2240 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
2241                             int_arm_neon_vsubls, 1>;
2242 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
2243                             int_arm_neon_vsublu, 1>;
2244 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2245 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2246 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2247 //   VHSUB    : Vector Halving Subtract
2248 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2249                            IIC_VBINi4Q, IIC_VBINi4Q,
2250                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2251 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2252                            IIC_VBINi4Q, IIC_VBINi4Q,
2253                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2254 //   VQSUB    : Vector Saturing Subtract
2255 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2256                             IIC_VBINi4Q, IIC_VBINi4Q,
2257                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2258 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2259                             IIC_VBINi4Q, IIC_VBINi4Q,
2260                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2261 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2262 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2263                             int_arm_neon_vsubhn, 0>;
2264 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2265 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2266                             int_arm_neon_vrsubhn, 0>;
2267
2268 // Vector Comparisons.
2269
2270 //   VCEQ     : Vector Compare Equal
2271 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2272                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2273 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2274                      NEONvceq, 1>;
2275 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2276                      NEONvceq, 1>;
2277 // For disassembly only.
2278 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2279                            "$dst, $src, #0">;
2280
2281 //   VCGE     : Vector Compare Greater Than or Equal
2282 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2283                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2284 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2285                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2286 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2287                      NEONvcge, 0>;
2288 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2289                      NEONvcge, 0>;
2290 // For disassembly only.
2291 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2292                             "$dst, $src, #0">;
2293 // For disassembly only.
2294 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2295                             "$dst, $src, #0">;
2296
2297 //   VCGT     : Vector Compare Greater Than
2298 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2299                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2300 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2301                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2302 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2303                      NEONvcgt, 0>;
2304 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2305                      NEONvcgt, 0>;
2306 // For disassembly only.
2307 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2308                             "$dst, $src, #0">;
2309 // For disassembly only.
2310 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2311                             "$dst, $src, #0">;
2312
2313 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2314 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
2315                         v2i32, v2f32, int_arm_neon_vacged, 0>;
2316 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
2317                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2318 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2319 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
2320                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2321 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
2322                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2323 //   VTST     : Vector Test Bits
2324 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2325                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2326
2327 // Vector Bitwise Operations.
2328
2329 //   VAND     : Vector Bitwise AND
2330 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2331                       v2i32, v2i32, and, 1>;
2332 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2333                       v4i32, v4i32, and, 1>;
2334
2335 //   VEOR     : Vector Bitwise Exclusive OR
2336 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2337                       v2i32, v2i32, xor, 1>;
2338 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2339                       v4i32, v4i32, xor, 1>;
2340
2341 //   VORR     : Vector Bitwise OR
2342 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2343                       v2i32, v2i32, or, 1>;
2344 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2345                       v4i32, v4i32, or, 1>;
2346
2347 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2348 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2349                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2350                     "vbic", "$dst, $src1, $src2", "",
2351                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2352                                                 (vnot_conv DPR:$src2))))]>;
2353 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2354                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2355                     "vbic", "$dst, $src1, $src2", "",
2356                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2357                                                 (vnot_conv QPR:$src2))))]>;
2358
2359 //   VORN     : Vector Bitwise OR NOT
2360 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2361                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2362                     "vorn", "$dst, $src1, $src2", "",
2363                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2364                                                (vnot_conv DPR:$src2))))]>;
2365 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2366                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2367                     "vorn", "$dst, $src1, $src2", "",
2368                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2369                                                (vnot_conv QPR:$src2))))]>;
2370
2371 //   VMVN     : Vector Bitwise NOT
2372 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2373                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2374                     "vmvn", "$dst, $src", "",
2375                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2376 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2377                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2378                     "vmvn", "$dst, $src", "",
2379                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2380 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2381 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2382
2383 //   VBSL     : Vector Bitwise Select
2384 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2385                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2386                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2387                     [(set DPR:$dst,
2388                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2389                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2390 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2391                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2392                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2393                     [(set QPR:$dst,
2394                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2395                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2396
2397 //   VBIF     : Vector Bitwise Insert if False
2398 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2399 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2400                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2401                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2402                      [/* For disassembly only; pattern left blank */]>;
2403 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2404                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2405                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2406                      [/* For disassembly only; pattern left blank */]>;
2407
2408 //   VBIT     : Vector Bitwise Insert if True
2409 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2410 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2411                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2412                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2413                      [/* For disassembly only; pattern left blank */]>;
2414 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2415                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2416                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2417                      [/* For disassembly only; pattern left blank */]>;
2418
2419 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2420 // for equivalent operations with different register constraints; it just
2421 // inserts copies.
2422
2423 // Vector Absolute Differences.
2424
2425 //   VABD     : Vector Absolute Difference
2426 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2427                            IIC_VBINi4Q, IIC_VBINi4Q,
2428                            "vabd", "s", int_arm_neon_vabds, 0>;
2429 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2430                            IIC_VBINi4Q, IIC_VBINi4Q,
2431                            "vabd", "u", int_arm_neon_vabdu, 0>;
2432 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2433                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2434 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2435                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2436
2437 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2438 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2439                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2440 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2441                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2442
2443 //   VABA     : Vector Absolute Difference and Accumulate
2444 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2445 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2446
2447 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2448 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2449 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2450
2451 // Vector Maximum and Minimum.
2452
2453 //   VMAX     : Vector Maximum
2454 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2455                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2456 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2457                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2458 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2459                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2460 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2461                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2462
2463 //   VMIN     : Vector Minimum
2464 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2465                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2466 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2467                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2468 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2469                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2470 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2471                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2472
2473 // Vector Pairwise Operations.
2474
2475 //   VPADD    : Vector Pairwise Add
2476 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2477                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2478 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2479                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2480 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2481                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2482 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2483                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2484
2485 //   VPADDL   : Vector Pairwise Add Long
2486 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2487                              int_arm_neon_vpaddls>;
2488 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2489                              int_arm_neon_vpaddlu>;
2490
2491 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2492 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2493                               int_arm_neon_vpadals>;
2494 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2495                               int_arm_neon_vpadalu>;
2496
2497 //   VPMAX    : Vector Pairwise Maximum
2498 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2499                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2500 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2501                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2502 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2503                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2504 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2505                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2506 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2507                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2508 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2509                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2510 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2511                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2512
2513 //   VPMIN    : Vector Pairwise Minimum
2514 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2515                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2516 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2517                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2518 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2519                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2520 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2521                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2522 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2523                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2524 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2525                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2526 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2527                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2528
2529 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2530
2531 //   VRECPE   : Vector Reciprocal Estimate
2532 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2533                         IIC_VUNAD, "vrecpe", "u32",
2534                         v2i32, v2i32, int_arm_neon_vrecpe>;
2535 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2536                         IIC_VUNAQ, "vrecpe", "u32",
2537                         v4i32, v4i32, int_arm_neon_vrecpe>;
2538 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2539                         IIC_VUNAD, "vrecpe", "f32",
2540                         v2f32, v2f32, int_arm_neon_vrecpe>;
2541 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2542                         IIC_VUNAQ, "vrecpe", "f32",
2543                         v4f32, v4f32, int_arm_neon_vrecpe>;
2544
2545 //   VRECPS   : Vector Reciprocal Step
2546 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2547                         IIC_VRECSD, "vrecps", "f32",
2548                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2549 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2550                         IIC_VRECSQ, "vrecps", "f32",
2551                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2552
2553 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2554 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2555                          IIC_VUNAD, "vrsqrte", "u32",
2556                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2557 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2558                          IIC_VUNAQ, "vrsqrte", "u32",
2559                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2560 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2561                          IIC_VUNAD, "vrsqrte", "f32",
2562                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2563 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2564                          IIC_VUNAQ, "vrsqrte", "f32",
2565                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2566
2567 //   VRSQRTS  : Vector Reciprocal Square Root Step
2568 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2569                         IIC_VRECSD, "vrsqrts", "f32",
2570                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2571 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2572                         IIC_VRECSQ, "vrsqrts", "f32",
2573                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2574
2575 // Vector Shifts.
2576
2577 //   VSHL     : Vector Shift
2578 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2579                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2580 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2581                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2582 //   VSHL     : Vector Shift Left (Immediate)
2583 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2584                            N2RegVShLFrm>;
2585 //   VSHR     : Vector Shift Right (Immediate)
2586 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2587                            N2RegVShRFrm>;
2588 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2589                            N2RegVShRFrm>;
2590
2591 //   VSHLL    : Vector Shift Left Long
2592 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2593 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2594
2595 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2596 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2597                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2598                 ValueType OpTy, SDNode OpNode>
2599   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2600            ResTy, OpTy, OpNode> {
2601   let Inst{21-16} = op21_16;
2602 }
2603 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2604                           v8i16, v8i8, NEONvshlli>;
2605 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2606                           v4i32, v4i16, NEONvshlli>;
2607 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2608                           v2i64, v2i32, NEONvshlli>;
2609
2610 //   VSHRN    : Vector Shift Right and Narrow
2611 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2612                            NEONvshrn>;
2613
2614 //   VRSHL    : Vector Rounding Shift
2615 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2616                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2617 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2618                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2619 //   VRSHR    : Vector Rounding Shift Right
2620 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2621                            N2RegVShRFrm>;
2622 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2623                            N2RegVShRFrm>;
2624
2625 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2626 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2627                            NEONvrshrn>;
2628
2629 //   VQSHL    : Vector Saturating Shift
2630 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2631                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2632 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2633                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2634 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2635 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2636                            N2RegVShLFrm>;
2637 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2638                            N2RegVShLFrm>;
2639 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2640 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2641                            N2RegVShLFrm>;
2642
2643 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2644 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2645                            NEONvqshrns>;
2646 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2647                            NEONvqshrnu>;
2648
2649 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2650 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2651                            NEONvqshrnsu>;
2652
2653 //   VQRSHL   : Vector Saturating Rounding Shift
2654 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2655                             IIC_VSHLi4Q, "vqrshl", "s",
2656                             int_arm_neon_vqrshifts, 0>;
2657 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2658                             IIC_VSHLi4Q, "vqrshl", "u",
2659                             int_arm_neon_vqrshiftu, 0>;
2660
2661 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2662 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2663                            NEONvqrshrns>;
2664 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2665                            NEONvqrshrnu>;
2666
2667 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2668 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2669                            NEONvqrshrnsu>;
2670
2671 //   VSRA     : Vector Shift Right and Accumulate
2672 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2673 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2674 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2675 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2676 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2677
2678 //   VSLI     : Vector Shift Left and Insert
2679 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2680 //   VSRI     : Vector Shift Right and Insert
2681 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2682
2683 // Vector Absolute and Saturating Absolute.
2684
2685 //   VABS     : Vector Absolute Value
2686 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2687                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2688                            int_arm_neon_vabs>;
2689 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2690                         IIC_VUNAD, "vabs", "f32",
2691                         v2f32, v2f32, int_arm_neon_vabs>;
2692 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2693                         IIC_VUNAQ, "vabs", "f32",
2694                         v4f32, v4f32, int_arm_neon_vabs>;
2695
2696 //   VQABS    : Vector Saturating Absolute Value
2697 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2698                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2699                            int_arm_neon_vqabs>;
2700
2701 // Vector Negate.
2702
2703 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2704 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2705
2706 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2707   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2708         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2709         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2710 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2711   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2712         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2713         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2714
2715 //   VNEG     : Vector Negate
2716 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2717 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2718 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2719 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2720 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2721 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2722
2723 //   VNEG     : Vector Negate (floating-point)
2724 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2725                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2726                     "vneg", "f32", "$dst, $src", "",
2727                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2728 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2729                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2730                     "vneg", "f32", "$dst, $src", "",
2731                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2732
2733 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2734 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2735 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2736 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2737 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2738 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2739
2740 //   VQNEG    : Vector Saturating Negate
2741 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2742                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2743                            int_arm_neon_vqneg>;
2744
2745 // Vector Bit Counting Operations.
2746
2747 //   VCLS     : Vector Count Leading Sign Bits
2748 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2749                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2750                            int_arm_neon_vcls>;
2751 //   VCLZ     : Vector Count Leading Zeros
2752 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2753                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2754                            int_arm_neon_vclz>;
2755 //   VCNT     : Vector Count One Bits
2756 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2757                         IIC_VCNTiD, "vcnt", "8",
2758                         v8i8, v8i8, int_arm_neon_vcnt>;
2759 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2760                         IIC_VCNTiQ, "vcnt", "8",
2761                         v16i8, v16i8, int_arm_neon_vcnt>;
2762
2763 // Vector Swap -- for disassembly only.
2764 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2765                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2766                      "vswp", "$dst, $src", "", []>;
2767 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2768                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2769                      "vswp", "$dst, $src", "", []>;
2770
2771 // Vector Move Operations.
2772
2773 //   VMOV     : Vector Move (Register)
2774
2775 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2776                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2777 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2778                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2779
2780 //   VMOV     : Vector Move (Immediate)
2781
2782 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2783 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2784   return ARM::getVMOVImm(N, 1, *CurDAG);
2785 }]>;
2786 def vmovImm8 : PatLeaf<(build_vector), [{
2787   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2788 }], VMOV_get_imm8>;
2789
2790 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2791 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2792   return ARM::getVMOVImm(N, 2, *CurDAG);
2793 }]>;
2794 def vmovImm16 : PatLeaf<(build_vector), [{
2795   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2796 }], VMOV_get_imm16>;
2797
2798 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2799 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2800   return ARM::getVMOVImm(N, 4, *CurDAG);
2801 }]>;
2802 def vmovImm32 : PatLeaf<(build_vector), [{
2803   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2804 }], VMOV_get_imm32>;
2805
2806 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2807 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2808   return ARM::getVMOVImm(N, 8, *CurDAG);
2809 }]>;
2810 def vmovImm64 : PatLeaf<(build_vector), [{
2811   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2812 }], VMOV_get_imm64>;
2813
2814 // Note: Some of the cmode bits in the following VMOV instructions need to
2815 // be encoded based on the immed values.
2816
2817 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2818                          (ins h8imm:$SIMM), IIC_VMOVImm,
2819                          "vmov", "i8", "$dst, $SIMM", "",
2820                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2821 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2822                          (ins h8imm:$SIMM), IIC_VMOVImm,
2823                          "vmov", "i8", "$dst, $SIMM", "",
2824                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2825
2826 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2827                          (ins h16imm:$SIMM), IIC_VMOVImm,
2828                          "vmov", "i16", "$dst, $SIMM", "",
2829                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2830 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2831                          (ins h16imm:$SIMM), IIC_VMOVImm,
2832                          "vmov", "i16", "$dst, $SIMM", "",
2833                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2834
2835 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2836                          (ins h32imm:$SIMM), IIC_VMOVImm,
2837                          "vmov", "i32", "$dst, $SIMM", "",
2838                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2839 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2840                          (ins h32imm:$SIMM), IIC_VMOVImm,
2841                          "vmov", "i32", "$dst, $SIMM", "",
2842                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2843
2844 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2845                          (ins h64imm:$SIMM), IIC_VMOVImm,
2846                          "vmov", "i64", "$dst, $SIMM", "",
2847                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2848 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2849                          (ins h64imm:$SIMM), IIC_VMOVImm,
2850                          "vmov", "i64", "$dst, $SIMM", "",
2851                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2852
2853 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2854
2855 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2856                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2857                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2858                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2859                                            imm:$lane))]>;
2860 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2861                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2862                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2863                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2864                                            imm:$lane))]>;
2865 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2866                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2867                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2868                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2869                                            imm:$lane))]>;
2870 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2871                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2872                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2873                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2874                                            imm:$lane))]>;
2875 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2876                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2877                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2878                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2879                                            imm:$lane))]>;
2880 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2881 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2882           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2883                            (DSubReg_i8_reg imm:$lane))),
2884                      (SubReg_i8_lane imm:$lane))>;
2885 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2886           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2887                              (DSubReg_i16_reg imm:$lane))),
2888                      (SubReg_i16_lane imm:$lane))>;
2889 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2890           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2891                            (DSubReg_i8_reg imm:$lane))),
2892                      (SubReg_i8_lane imm:$lane))>;
2893 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2894           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2895                              (DSubReg_i16_reg imm:$lane))),
2896                      (SubReg_i16_lane imm:$lane))>;
2897 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2898           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2899                              (DSubReg_i32_reg imm:$lane))),
2900                      (SubReg_i32_lane imm:$lane))>;
2901 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2902           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2903                           (SSubReg_f32_reg imm:$src2))>;
2904 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2905           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2906                           (SSubReg_f32_reg imm:$src2))>;
2907 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2908 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2909 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2910           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2911
2912
2913 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2914
2915 let Constraints = "$src1 = $dst" in {
2916 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2917                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2918                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2919                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2920                                            GPR:$src2, imm:$lane))]>;
2921 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2922                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2923                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2924                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2925                                            GPR:$src2, imm:$lane))]>;
2926 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2927                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2928                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2929                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2930                                            GPR:$src2, imm:$lane))]>;
2931 }
2932 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2933           (v16i8 (INSERT_SUBREG QPR:$src1,
2934                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2935                                    (DSubReg_i8_reg imm:$lane))),
2936                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2937                   (DSubReg_i8_reg imm:$lane)))>;
2938 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2939           (v8i16 (INSERT_SUBREG QPR:$src1,
2940                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2941                                      (DSubReg_i16_reg imm:$lane))),
2942                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2943                   (DSubReg_i16_reg imm:$lane)))>;
2944 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2945           (v4i32 (INSERT_SUBREG QPR:$src1,
2946                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2947                                      (DSubReg_i32_reg imm:$lane))),
2948                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2949                   (DSubReg_i32_reg imm:$lane)))>;
2950
2951 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2952           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2953                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2954 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2955           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2956                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2957
2958 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2959 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2960 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2961           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2962
2963 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2964           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2965 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2966           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2967 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2968           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2969
2970 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2971           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2972 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2973           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2974 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2975           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2976
2977 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2978           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2979                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2980                          arm_dsubreg_0)>;
2981 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2982           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2983                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2984                          arm_dsubreg_0)>;
2985 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2986           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2987                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2988                          arm_dsubreg_0)>;
2989
2990 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2991
2992 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2993   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2994           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2995           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2996 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2997   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2998           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2999           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3000
3001 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3002 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3003 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3004 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3005 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3006 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3007
3008 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3009                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3010                       [(set DPR:$dst, (v2f32 (NEONvdup
3011                                               (f32 (bitconvert GPR:$src)))))]>;
3012 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3013                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3014                       [(set QPR:$dst, (v4f32 (NEONvdup
3015                                               (f32 (bitconvert GPR:$src)))))]>;
3016
3017 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3018
3019 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3020               ValueType Ty>
3021   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3022               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3023               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3024
3025 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3026               ValueType ResTy, ValueType OpTy>
3027   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3028               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3029               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3030                                       imm:$lane)))]>;
3031
3032 // Inst{19-16} is partially specified depending on the element size.
3033
3034 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3035 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3036 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3037 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3038 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3039 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3040 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3041 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3042
3043 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3044           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3045                                   (DSubReg_i8_reg imm:$lane))),
3046                            (SubReg_i8_lane imm:$lane)))>;
3047 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3048           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3049                                     (DSubReg_i16_reg imm:$lane))),
3050                             (SubReg_i16_lane imm:$lane)))>;
3051 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3052           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3053                                     (DSubReg_i32_reg imm:$lane))),
3054                             (SubReg_i32_lane imm:$lane)))>;
3055 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3056           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3057                                    (DSubReg_i32_reg imm:$lane))),
3058                            (SubReg_i32_lane imm:$lane)))>;
3059
3060 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3061                     (outs DPR:$dst), (ins SPR:$src),
3062                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3063                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3064
3065 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3066                     (outs QPR:$dst), (ins SPR:$src),
3067                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3068                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3069
3070 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3071           (INSERT_SUBREG QPR:$src,
3072                          (i64 (EXTRACT_SUBREG QPR:$src,
3073                                (DSubReg_f64_reg imm:$lane))),
3074                          (DSubReg_f64_other_reg imm:$lane))>;
3075 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3076           (INSERT_SUBREG QPR:$src,
3077                          (f64 (EXTRACT_SUBREG QPR:$src,
3078                                (DSubReg_f64_reg imm:$lane))),
3079                          (DSubReg_f64_other_reg imm:$lane))>;
3080
3081 //   VMOVN    : Vector Narrowing Move
3082 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3083                             "vmovn", "i", int_arm_neon_vmovn>;
3084 //   VQMOVN   : Vector Saturating Narrowing Move
3085 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3086                             "vqmovn", "s", int_arm_neon_vqmovns>;
3087 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3088                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3089 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3090                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3091 //   VMOVL    : Vector Lengthening Move
3092 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3093                             int_arm_neon_vmovls>;
3094 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3095                             int_arm_neon_vmovlu>;
3096
3097 // Vector Conversions.
3098
3099 //   VCVT     : Vector Convert Between Floating-Point and Integers
3100 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3101                      v2i32, v2f32, fp_to_sint>;
3102 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3103                      v2i32, v2f32, fp_to_uint>;
3104 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3105                      v2f32, v2i32, sint_to_fp>;
3106 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3107                      v2f32, v2i32, uint_to_fp>;
3108
3109 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3110                      v4i32, v4f32, fp_to_sint>;
3111 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3112                      v4i32, v4f32, fp_to_uint>;
3113 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3114                      v4f32, v4i32, sint_to_fp>;
3115 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3116                      v4f32, v4i32, uint_to_fp>;
3117
3118 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3119 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3120                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3121 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3122                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3123 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3124                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3125 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3126                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3127
3128 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3129                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3130 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3131                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3132 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3133                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3134 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3135                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3136
3137 // Vector Reverse.
3138
3139 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3140
3141 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3142   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3143         (ins DPR:$src), IIC_VMOVD,
3144         OpcodeStr, Dt, "$dst, $src", "",
3145         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3146 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3147   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3148         (ins QPR:$src), IIC_VMOVD,
3149         OpcodeStr, Dt, "$dst, $src", "",
3150         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3151
3152 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3153 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3154 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3155 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3156
3157 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3158 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3159 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3160 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3161
3162 //   VREV32   : Vector Reverse elements within 32-bit words
3163
3164 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3165   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3166         (ins DPR:$src), IIC_VMOVD,
3167         OpcodeStr, Dt, "$dst, $src", "",
3168         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3169 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3170   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3171         (ins QPR:$src), IIC_VMOVD,
3172         OpcodeStr, Dt, "$dst, $src", "",
3173         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3174
3175 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3176 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3177
3178 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3179 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3180
3181 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3182
3183 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3184   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3185         (ins DPR:$src), IIC_VMOVD,
3186         OpcodeStr, Dt, "$dst, $src", "",
3187         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3188 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3189   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3190         (ins QPR:$src), IIC_VMOVD,
3191         OpcodeStr, Dt, "$dst, $src", "",
3192         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3193
3194 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3195 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3196
3197 // Other Vector Shuffles.
3198
3199 //   VEXT     : Vector Extract
3200
3201 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3202   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3203         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
3204         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3205         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3206                                       (Ty DPR:$rhs), imm:$index)))]>;
3207
3208 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3209   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3210         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
3211         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3212         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3213                                       (Ty QPR:$rhs), imm:$index)))]>;
3214
3215 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3216 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3217 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3218 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3219
3220 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3221 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3222 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3223 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3224
3225 //   VTRN     : Vector Transpose
3226
3227 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3228 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3229 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3230
3231 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3232 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3233 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3234
3235 //   VUZP     : Vector Unzip (Deinterleave)
3236
3237 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3238 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3239 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3240
3241 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3242 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3243 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3244
3245 //   VZIP     : Vector Zip (Interleave)
3246
3247 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3248 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3249 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3250
3251 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3252 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3253 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3254
3255 // Vector Table Lookup and Table Extension.
3256
3257 //   VTBL     : Vector Table Lookup
3258 def  VTBL1
3259   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3260         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3261         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3262         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3263 let hasExtraSrcRegAllocReq = 1 in {
3264 def  VTBL2
3265   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3266         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3267         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3268         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3269                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3270 def  VTBL3
3271   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3272         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3273         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3274         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3275                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3276 def  VTBL4
3277   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3278         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3279         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3280         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3281                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3282 } // hasExtraSrcRegAllocReq = 1
3283
3284 //   VTBX     : Vector Table Extension
3285 def  VTBX1
3286   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3287         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3288         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3289         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3290                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3291 let hasExtraSrcRegAllocReq = 1 in {
3292 def  VTBX2
3293   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3294         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3295         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3296         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3297                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3298 def  VTBX3
3299   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3300         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3301         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3302         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3303                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3304 def  VTBX4
3305   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3306         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3307         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3308         "$orig = $dst",
3309         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3310                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3311 } // hasExtraSrcRegAllocReq = 1
3312
3313 //===----------------------------------------------------------------------===//
3314 // NEON instructions for single-precision FP math
3315 //===----------------------------------------------------------------------===//
3316
3317 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3318   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3319               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3320                                                        SPR:$a, arm_ssubreg_0))),
3321                               arm_ssubreg_0)>;
3322
3323 class N3VSPat<SDNode OpNode, NeonI Inst>
3324   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3325               (EXTRACT_SUBREG (v2f32
3326                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3327                                                       SPR:$a, arm_ssubreg_0),
3328                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3329                                                       SPR:$b, arm_ssubreg_0))),
3330                               arm_ssubreg_0)>;
3331
3332 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3333   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3334               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3335                                                    SPR:$acc, arm_ssubreg_0),
3336                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3337                                                    SPR:$a, arm_ssubreg_0),
3338                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3339                                                    SPR:$b, arm_ssubreg_0)),
3340                               arm_ssubreg_0)>;
3341
3342 // These need separate instructions because they must use DPR_VFP2 register
3343 // class which have SPR sub-registers.
3344
3345 // Vector Add Operations used for single-precision FP
3346 let neverHasSideEffects = 1 in
3347 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3348 def : N3VSPat<fadd, VADDfd_sfp>;
3349
3350 // Vector Sub Operations used for single-precision FP
3351 let neverHasSideEffects = 1 in
3352 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3353 def : N3VSPat<fsub, VSUBfd_sfp>;
3354
3355 // Vector Multiply Operations used for single-precision FP
3356 let neverHasSideEffects = 1 in
3357 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3358 def : N3VSPat<fmul, VMULfd_sfp>;
3359
3360 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3361 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3362 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3363
3364 //let neverHasSideEffects = 1 in
3365 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3366 //                            v2f32, fmul, fadd>;
3367 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3368
3369 //let neverHasSideEffects = 1 in
3370 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3371 //                            v2f32, fmul, fsub>;
3372 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3373
3374 // Vector Absolute used for single-precision FP
3375 let neverHasSideEffects = 1 in
3376 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3377                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3378                       "vabs", "f32", "$dst, $src", "", []>;
3379 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3380
3381 // Vector Negate used for single-precision FP
3382 let neverHasSideEffects = 1 in
3383 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3384                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3385                       "vneg", "f32", "$dst, $src", "", []>;
3386 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3387
3388 // Vector Maximum used for single-precision FP
3389 let neverHasSideEffects = 1 in
3390 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3391                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3392                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3393 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3394
3395 // Vector Minimum used for single-precision FP
3396 let neverHasSideEffects = 1 in
3397 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3398                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3399                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3400 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3401
3402 // Vector Convert between single-precision FP and integer
3403 let neverHasSideEffects = 1 in
3404 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3405                          v2i32, v2f32, fp_to_sint>;
3406 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3407
3408 let neverHasSideEffects = 1 in
3409 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3410                          v2i32, v2f32, fp_to_uint>;
3411 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3412
3413 let neverHasSideEffects = 1 in
3414 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3415                          v2f32, v2i32, sint_to_fp>;
3416 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3417
3418 let neverHasSideEffects = 1 in
3419 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3420                          v2f32, v2i32, uint_to_fp>;
3421 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3422
3423 //===----------------------------------------------------------------------===//
3424 // Non-Instruction Patterns
3425 //===----------------------------------------------------------------------===//
3426
3427 // bit_convert
3428 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3429 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3430 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3431 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3432 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3433 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3434 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3435 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3436 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3437 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3438 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3439 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3440 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3441 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3442 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3443 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3444 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3445 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3446 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3447 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3448 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3449 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3450 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3451 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3452 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3453 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3454 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3455 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3456 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3457 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3458
3459 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3460 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3461 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3462 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3463 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3464 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3465 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3466 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3467 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3468 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3469 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3470 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3471 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3472 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3473 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3474 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3475 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3476 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3477 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3478 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3479 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3480 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3481 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3482 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3483 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3484 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3485 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3486 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3487 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3488 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;