lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  73                                            SDTCisVT<2, i32>]>;
  74 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  75
  76 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  77
  78 // VDUPLANE can produce a quad-register result from a double-register source,
  79 // so the result is not constrained to match the source.
  80 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  81                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  82                                                 SDTCisVT<2, i32>]>>;
  83
  84 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  85                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  86 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  87
  88 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  89 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  90 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  91 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  92
  93 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  94                                          SDTCisSameAs<0, 2>,
  95                                          SDTCisSameAs<0, 3>]>;
  96 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  97 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  98 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  99
 100 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 101                                          SDTCisSameAs<1, 2>]>;
 102 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 103 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 104
 105 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 106                                          SDTCisSameAs<0, 2>]>;
 107 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 108 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 109
 110 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 111   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 112   unsigned EltBits = 0;
 113   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 114   return (EltBits == 32 && EltVal == 0);
 115 }]>;
 116
 117 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 8 && EltVal == 0xff);
 122 }]>;
 123
 124 //===----------------------------------------------------------------------===//
 125 // NEON operand definitions
 126 //===----------------------------------------------------------------------===//
 127
 128 def nModImm : Operand<i32> {
 129   let PrintMethod = "printNEONModImmOperand";
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 // NEON load / store instructions
 134 //===----------------------------------------------------------------------===//
 135
 136 // Use VLDM to load a Q register as a D register pair.
 137 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 138 def VLDMQ
 139   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn, ldstm_mode:$mode),
 140                     IIC_fpLoad_m, "",
 141                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 142
 143 // Use VSTM to store a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 145 def VSTMQ
 146   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn, ldstm_mode:$mode),
 147                     IIC_fpStore_m, "",
 148                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 149
 150 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 151
 152 // Classes for VLD* pseudo-instructions with multi-register operands.
 153 // These are expanded to real instructions after register allocation.
 154 class VLDQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 162 class VLDQQWBPseudo<InstrItinClass itin>
 163   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 164                 (ins addrmode6:$addr, am6offset:$offset), itin,
 165                 "$addr.addr = $wb">;
 166 class VLDQQQQWBPseudo<InstrItinClass itin>
 167   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 168                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 169                 "$addr.addr = $wb, $src = $dst">;
 170
 171 //   VLD1     : Vector Load (multiple single elements)
 172 class VLD1D<bits<4> op7_4, string Dt>
 173   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 174           (ins addrmode6:$Rn), IIC_VLD1,
 175           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 176   let Rm = 0b1111;
 177   let Inst{4} = Rn{4};
 178 }
 179 class VLD1Q<bits<4> op7_4, string Dt>
 180   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 181           (ins addrmode6:$Rn), IIC_VLD1x2,
 182           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 183   let Rm = 0b1111;
 184   let Inst{5-4} = Rn{5-4};
 185 }
 186
 187 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 188 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 189 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 190 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 191
 192 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 193 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 194 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 195 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 196
 197 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 198 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 199 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 200 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 201
 202 // ...with address register writeback:
 203 class VLD1DWB<bits<4> op7_4, string Dt>
 204   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 205           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 206           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 207           "$Rn.addr = $wb", []> {
 208   let Inst{4} = Rn{4};
 209 }
 210 class VLD1QWB<bits<4> op7_4, string Dt>
 211   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 212           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 213           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 214           "$Rn.addr = $wb", []> {
 215   let Inst{5-4} = Rn{5-4};
 216 }
 217
 218 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 219 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 220 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 221 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 222
 223 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 224 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 225 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 226 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 227
 228 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 229 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 230 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 231 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 232
 233 // ...with 3 registers (some of these are only for the disassembler):
 234 class VLD1D3<bits<4> op7_4, string Dt>
 235   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 236           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 237           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 238   let Rm = 0b1111;
 239   let Inst{4} = Rn{4};
 240 }
 241 class VLD1D3WB<bits<4> op7_4, string Dt>
 242   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 243           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 244           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 245   let Inst{4} = Rn{4};
 246 }
 247
 248 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 249 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 250 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 251 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 252
 253 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 254 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 255 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 256 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 257
 258 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 259 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 260
 261 // ...with 4 registers (some of these are only for the disassembler):
 262 class VLD1D4<bits<4> op7_4, string Dt>
 263   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 264           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 265           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 266   let Rm = 0b1111;
 267   let Inst{5-4} = Rn{5-4};
 268 }
 269 class VLD1D4WB<bits<4> op7_4, string Dt>
 270   : NLdSt<0,0b10,0b0010,op7_4,
 271           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 272           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 273           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 274           []> {
 275   let Inst{5-4} = Rn{5-4};
 276 }
 277
 278 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 279 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 280 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 281 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 282
 283 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 284 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 285 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 286 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 287
 288 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 289 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 290
 291 //   VLD2     : Vector Load (multiple 2-element structures)
 292 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 293   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 294           (ins addrmode6:$Rn), IIC_VLD2,
 295           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 296   let Rm = 0b1111;
 297   let Inst{5-4} = Rn{5-4};
 298 }
 299 class VLD2Q<bits<4> op7_4, string Dt>
 300   : NLdSt<0, 0b10, 0b0011, op7_4,
 301           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 302           (ins addrmode6:$Rn), IIC_VLD2x2,
 303           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 304   let Rm = 0b1111;
 305   let Inst{5-4} = Rn{5-4};
 306 }
 307
 308 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 309 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 310 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 311
 312 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 313 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 314 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 315
 316 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 317 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 318 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 319
 320 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 321 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 322 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 323
 324 // ...with address register writeback:
 325 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 326   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 327           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 328           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 329           "$Rn.addr = $wb", []> {
 330   let Inst{5-4} = Rn{5-4};
 331 }
 332 class VLD2QWB<bits<4> op7_4, string Dt>
 333   : NLdSt<0, 0b10, 0b0011, op7_4,
 334           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 335           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 336           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 337           "$Rn.addr = $wb", []> {
 338   let Inst{5-4} = Rn{5-4};
 339 }
 340
 341 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 342 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 343 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 344
 345 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 346 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 347 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 348
 349 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 350 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 351 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 352
 353 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 354 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 355 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 356
 357 // ...with double-spaced registers (for disassembly only):
 358 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 359 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 360 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 361 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 362 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 363 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 364
 365 //   VLD3     : Vector Load (multiple 3-element structures)
 366 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 367   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 368           (ins addrmode6:$Rn), IIC_VLD3,
 369           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 370   let Rm = 0b1111;
 371   let Inst{4} = Rn{4};
 372 }
 373
 374 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 375 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 376 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 377
 378 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 379 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 380 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 381
 382 // ...with address register writeback:
 383 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 384   : NLdSt<0, 0b10, op11_8, op7_4,
 385           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 386           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 387           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 388           "$Rn.addr = $wb", []> {
 389   let Inst{4} = Rn{4};
 390 }
 391
 392 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 393 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 394 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 395
 396 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 397 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 398 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 399
 400 // ...with double-spaced registers (non-updating versions for disassembly only):
 401 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 402 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 403 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 404 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 405 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 406 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 407
 408 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 409 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 410 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 411
 412 // ...alternate versions to be allocated odd register numbers:
 413 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 414 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 415 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 416
 417 //   VLD4     : Vector Load (multiple 4-element structures)
 418 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 419   : NLdSt<0, 0b10, op11_8, op7_4,
 420           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 421           (ins addrmode6:$Rn), IIC_VLD4,
 422           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 423   let Rm = 0b1111;
 424   let Inst{5-4} = Rn{5-4};
 425 }
 426
 427 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 428 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 429 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 430
 431 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 432 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 433 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 434
 435 // ...with address register writeback:
 436 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 437   : NLdSt<0, 0b10, op11_8, op7_4,
 438           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 439           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 440           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 441           "$Rn.addr = $wb", []> {
 442   let Inst{5-4} = Rn{5-4};
 443 }
 444
 445 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 446 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 447 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 448
 449 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 450 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 451 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 452
 453 // ...with double-spaced registers (non-updating versions for disassembly only):
 454 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 455 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 456 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 457 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 458 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 459 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 460
 461 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 462 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 463 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 464
 465 // ...alternate versions to be allocated odd register numbers:
 466 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 467 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 468 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 469
 470 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 471
 472 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 473 // These are expanded to real instructions after register allocation.
 474 class VLDQLNPseudo<InstrItinClass itin>
 475   : PseudoNLdSt<(outs QPR:$dst),
 476                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 477                 itin, "$src = $dst">;
 478 class VLDQLNWBPseudo<InstrItinClass itin>
 479   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 480                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 481                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 482 class VLDQQLNPseudo<InstrItinClass itin>
 483   : PseudoNLdSt<(outs QQPR:$dst),
 484                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 485                 itin, "$src = $dst">;
 486 class VLDQQLNWBPseudo<InstrItinClass itin>
 487   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 488                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 489                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 490 class VLDQQQQLNPseudo<InstrItinClass itin>
 491   : PseudoNLdSt<(outs QQQQPR:$dst),
 492                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 493                 itin, "$src = $dst">;
 494 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 495   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 496                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 497                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 498
 499 //   VLD1LN   : Vector Load (single element to one lane)
 500 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 501              PatFrag LoadOp>
 502   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 503           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 504           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 505           "$src = $Vd",
 506           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 507                                          (i32 (LoadOp addrmode6:$Rn)),
 508                                          imm:$lane))]> {
 509   let Rm = 0b1111;
 510 }
 511 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 512   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 513                                                (i32 (LoadOp addrmode6:$addr)),
 514                                                imm:$lane))];
 515 }
 516
 517 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 518   let Inst{7-5} = lane{2-0};
 519 }
 520 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 521   let Inst{7-6} = lane{1-0};
 522   let Inst{4}   = Rn{4};
 523 }
 524 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 525   let Inst{7} = lane{0};
 526   let Inst{5} = Rn{4};
 527   let Inst{4} = Rn{4};
 528 }
 529
 530 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 531 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 532 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 533
 534 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 535
 536 // ...with address register writeback:
 537 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 538   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 539           (ins addrmode6:$Rn, am6offset:$Rm,
 540            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 541           "\\{$Vd[$lane]\\}, $Rn$Rm",
 542           "$src = $Vd, $Rn.addr = $wb", []>;
 543
 544 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 545   let Inst{7-5} = lane{2-0};
 546 }
 547 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 548   let Inst{7-6} = lane{1-0};
 549   let Inst{4}   = Rn{4};
 550 }
 551 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 552   let Inst{7} = lane{0};
 553   let Inst{5} = Rn{4};
 554   let Inst{4} = Rn{4};
 555 }
 556
 557 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 558 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 559 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 560
 561 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 562 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 563   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 564           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 565           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 566           "$src1 = $Vd, $src2 = $dst2", []> {
 567   let Rm = 0b1111;
 568   let Inst{4}   = Rn{4};
 569 }
 570
 571 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 572   let Inst{7-5} = lane{2-0};
 573 }
 574 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 575   let Inst{7-6} = lane{1-0};
 576 }
 577 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 578   let Inst{7} = lane{0};
 579 }
 580
 581 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 582 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 583 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 584
 585 // ...with double-spaced registers:
 586 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 587   let Inst{7-6} = lane{1-0};
 588 }
 589 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 590   let Inst{7} = lane{0};
 591 }
 592
 593 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 594 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 595
 596 // ...with address register writeback:
 597 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 598   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 599           (ins addrmode6:$Rn, am6offset:$Rm,
 600            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 601           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 602           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 603   let Inst{4}   = Rn{4};
 604 }
 605
 606 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 607   let Inst{7-5} = lane{2-0};
 608 }
 609 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 610   let Inst{7-6} = lane{1-0};
 611 }
 612 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 613   let Inst{7} = lane{0};
 614 }
 615
 616 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 617 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 618 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 619
 620 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 621   let Inst{7-6} = lane{1-0};
 622 }
 623 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 624   let Inst{7} = lane{0};
 625 }
 626
 627 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 628 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 629
 630 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 631 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 632   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 633           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 634           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 635           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 636           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 637   let Rm = 0b1111;
 638 }
 639
 640 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 641   let Inst{7-5} = lane{2-0};
 642 }
 643 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 644   let Inst{7-6} = lane{1-0};
 645 }
 646 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 647   let Inst{7}   = lane{0};
 648 }
 649
 650 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 651 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 652 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 653
 654 // ...with double-spaced registers:
 655 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 656   let Inst{7-6} = lane{1-0};
 657 }
 658 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 659   let Inst{7}   = lane{0};
 660 }
 661
 662 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 663 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 664
 665 // ...with address register writeback:
 666 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 667   : NLdStLn<1, 0b10, op11_8, op7_4,
 668           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 669           (ins addrmode6:$Rn, am6offset:$Rm,
 670            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 671           IIC_VLD3lnu, "vld3", Dt,
 672           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 673           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 674           []>;
 675
 676 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 677   let Inst{7-5} = lane{2-0};
 678 }
 679 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 680   let Inst{7-6} = lane{1-0};
 681 }
 682 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 683   let Inst{7}   = lane{0};
 684 }
 685
 686 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 687 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 688 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 689
 690 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 691   let Inst{7-6} = lane{1-0};
 692 }
 693 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 694   let Inst{7}   = lane{0};
 695 }
 696
 697 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 698 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 699
 700 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 701 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 702   : NLdStLn<1, 0b10, op11_8, op7_4,
 703           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 704           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 705           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 706           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 707           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 708   let Rm = 0b1111;
 709   let Inst{4}   = Rn{4};
 710 }
 711
 712 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 713   let Inst{7-5} = lane{2-0};
 714 }
 715 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 716   let Inst{7-6} = lane{1-0};
 717 }
 718 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 719   let Inst{7}   = lane{0};
 720   let Inst{5} = Rn{5};
 721 }
 722
 723 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 724 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 725 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 726
 727 // ...with double-spaced registers:
 728 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 729   let Inst{7-6} = lane{1-0};
 730 }
 731 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 732   let Inst{7}   = lane{0};
 733   let Inst{5} = Rn{5};
 734 }
 735
 736 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 737 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 738
 739 // ...with address register writeback:
 740 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 741   : NLdStLn<1, 0b10, op11_8, op7_4,
 742           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 743           (ins addrmode6:$Rn, am6offset:$Rm,
 744            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 745           IIC_VLD4ln, "vld4", Dt,
 746 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 747 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 748           []> {
 749   let Inst{4}   = Rn{4};
 750 }
 751
 752 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 753   let Inst{7-5} = lane{2-0};
 754 }
 755 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 756   let Inst{7-6} = lane{1-0};
 757 }
 758 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 759   let Inst{7}   = lane{0};
 760   let Inst{5} = Rn{5};
 761 }
 762
 763 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 764 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 765 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 766
 767 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 768   let Inst{7-6} = lane{1-0};
 769 }
 770 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 771   let Inst{7}   = lane{0};
 772   let Inst{5} = Rn{5};
 773 }
 774
 775 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 776 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 777
 778 //   VLD1DUP  : Vector Load (single element to all lanes)
 779 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 780 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 781 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 782 //   FIXME: Not yet implemented.
 783 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 784
 785 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 786
 787 // Classes for VST* pseudo-instructions with multi-register operands.
 788 // These are expanded to real instructions after register allocation.
 789 class VSTQPseudo<InstrItinClass itin>
 790   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 791 class VSTQWBPseudo<InstrItinClass itin>
 792   : PseudoNLdSt<(outs GPR:$wb),
 793                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 794                 "$addr.addr = $wb">;
 795 class VSTQQPseudo<InstrItinClass itin>
 796   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 797 class VSTQQWBPseudo<InstrItinClass itin>
 798   : PseudoNLdSt<(outs GPR:$wb),
 799                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 800                 "$addr.addr = $wb">;
 801 class VSTQQQQWBPseudo<InstrItinClass itin>
 802   : PseudoNLdSt<(outs GPR:$wb),
 803                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 804                 "$addr.addr = $wb">;
 805
 806 //   VST1     : Vector Store (multiple single elements)
 807 class VST1D<bits<4> op7_4, string Dt>
 808   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 809           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 810   let Rm = 0b1111;
 811   let Inst{4} = Rn{4};
 812 }
 813 class VST1Q<bits<4> op7_4, string Dt>
 814   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 815           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 816           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 817   let Rm = 0b1111;
 818   let Inst{5-4} = Rn{5-4};
 819 }
 820
 821 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 822 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 823 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 824 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 825
 826 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 827 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 828 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 829 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 830
 831 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 832 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 833 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 834 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 835
 836 // ...with address register writeback:
 837 class VST1DWB<bits<4> op7_4, string Dt>
 838   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 840           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 841   let Inst{4} = Rn{4};
 842 }
 843 class VST1QWB<bits<4> op7_4, string Dt>
 844   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 845           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 846           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 847           "$Rn.addr = $wb", []> {
 848   let Inst{5-4} = Rn{5-4};
 849 }
 850
 851 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 852 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 853 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 854 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 855
 856 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 857 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 858 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 859 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 860
 861 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 862 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 863 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 864 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 865
 866 // ...with 3 registers (some of these are only for the disassembler):
 867 class VST1D3<bits<4> op7_4, string Dt>
 868   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 869           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 870           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 871   let Rm = 0b1111;
 872   let Inst{4} = Rn{4};
 873 }
 874 class VST1D3WB<bits<4> op7_4, string Dt>
 875   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 876           (ins addrmode6:$Rn, am6offset:$Rm,
 877            DPR:$Vd, DPR:$src2, DPR:$src3),
 878           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 879           "$Rn.addr = $wb", []> {
 880   let Inst{4} = Rn{4};
 881 }
 882
 883 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 884 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 885 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 886 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 887
 888 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 889 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 890 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 891 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 892
 893 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 894 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 895
 896 // ...with 4 registers (some of these are only for the disassembler):
 897 class VST1D4<bits<4> op7_4, string Dt>
 898   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 899           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 900           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 901           []> {
 902   let Rm = 0b1111;
 903   let Inst{5-4} = Rn{5-4};
 904 }
 905 class VST1D4WB<bits<4> op7_4, string Dt>
 906   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 907           (ins addrmode6:$Rn, am6offset:$Rm,
 908            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 909           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 910           "$Rn.addr = $wb", []> {
 911   let Inst{5-4} = Rn{5-4};
 912 }
 913
 914 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 915 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 916 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 917 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 918
 919 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 920 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 921 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 922 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
 923
 924 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 925 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 926
 927 //   VST2     : Vector Store (multiple 2-element structures)
 928 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 929   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 930           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
 931           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 932   let Rm = 0b1111;
 933   let Inst{5-4} = Rn{5-4};
 934 }
 935 class VST2Q<bits<4> op7_4, string Dt>
 936   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 937           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 938           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
 939           "", []> {
 940   let Rm = 0b1111;
 941   let Inst{5-4} = Rn{5-4};
 942 }
 943
 944 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
 945 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
 946 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
 947
 948 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
 949 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
 950 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
 951
 952 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 953 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 954 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 955
 956 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 957 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 958 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 959
 960 // ...with address register writeback:
 961 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 962   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 963           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 964           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 965           "$Rn.addr = $wb", []> {
 966   let Inst{5-4} = Rn{5-4};
 967 }
 968 class VST2QWB<bits<4> op7_4, string Dt>
 969   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 970           (ins addrmode6:$Rn, am6offset:$Rm,
 971            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 972           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 973           "$Rn.addr = $wb", []> {
 974   let Inst{5-4} = Rn{5-4};
 975 }
 976
 977 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
 978 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
 979 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
 980
 981 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
 982 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
 983 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
 984
 985 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 986 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 987 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 988
 989 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 990 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 991 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 992
 993 // ...with double-spaced registers (for disassembly only):
 994 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
 995 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
 996 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
 997 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
 998 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
 999 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1000
1001 //   VST3     : Vector Store (multiple 3-element structures)
1002 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1003   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1004           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1005           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1006   let Rm = 0b1111;
1007   let Inst{4} = Rn{4};
1008 }
1009
1010 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1011 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1012 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1013
1014 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1015 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1016 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1017
1018 // ...with address register writeback:
1019 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1020   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1021           (ins addrmode6:$Rn, am6offset:$Rm,
1022            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1023           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1024           "$Rn.addr = $wb", []> {
1025   let Inst{4} = Rn{4};
1026 }
1027
1028 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1029 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1030 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1031
1032 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1033 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1034 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1035
1036 // ...with double-spaced registers (non-updating versions for disassembly only):
1037 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1038 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1039 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1040 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1041 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1042 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1043
1044 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1045 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1046 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1047
1048 // ...alternate versions to be allocated odd register numbers:
1049 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1050 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1051 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1052
1053 //   VST4     : Vector Store (multiple 4-element structures)
1054 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1055   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1056           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1057           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1058           "", []> {
1059   let Rm = 0b1111;
1060   let Inst{5-4} = Rn{5-4};
1061 }
1062
1063 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1064 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1065 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1066
1067 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1068 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1069 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1070
1071 // ...with address register writeback:
1072 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1073   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1074           (ins addrmode6:$Rn, am6offset:$Rm,
1075            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1076            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1077           "$Rn.addr = $wb", []> {
1078   let Inst{5-4} = Rn{5-4};
1079 }
1080
1081 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1082 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1083 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1084
1085 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1086 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1087 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1088
1089 // ...with double-spaced registers (non-updating versions for disassembly only):
1090 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1091 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1092 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1093 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1094 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1095 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1096
1097 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1098 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1099 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1100
1101 // ...alternate versions to be allocated odd register numbers:
1102 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1103 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1104 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1105
1106 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1107
1108 // Classes for VST*LN pseudo-instructions with multi-register operands.
1109 // These are expanded to real instructions after register allocation.
1110 class VSTQLNPseudo<InstrItinClass itin>
1111   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1112                 itin, "">;
1113 class VSTQLNWBPseudo<InstrItinClass itin>
1114   : PseudoNLdSt<(outs GPR:$wb),
1115                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1116                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1117 class VSTQQLNPseudo<InstrItinClass itin>
1118   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1119                 itin, "">;
1120 class VSTQQLNWBPseudo<InstrItinClass itin>
1121   : PseudoNLdSt<(outs GPR:$wb),
1122                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1123                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1124 class VSTQQQQLNPseudo<InstrItinClass itin>
1125   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1126                 itin, "">;
1127 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1128   : PseudoNLdSt<(outs GPR:$wb),
1129                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1130                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1131
1132 //   VST1LN   : Vector Store (single element from one lane)
1133 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1134              PatFrag StoreOp, SDNode ExtractOp>
1135   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1136           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1137           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1138           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1139   let Rm = 0b1111;
1140 }
1141 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1142   : VSTQLNPseudo<IIC_VST1ln> {
1143   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1144                           addrmode6:$addr)];
1145 }
1146
1147 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1148                        NEONvgetlaneu> {
1149   let Inst{7-5} = lane{2-0};
1150 }
1151 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1152                        NEONvgetlaneu> {
1153   let Inst{7-6} = lane{1-0};
1154   let Inst{4}   = Rn{5};
1155 }
1156 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1157   let Inst{7}   = lane{0};
1158   let Inst{5-4} = Rn{5-4};
1159 }
1160
1161 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1162 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1163 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1164
1165 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1166
1167 // ...with address register writeback:
1168 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1169   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1170           (ins addrmode6:$Rn, am6offset:$Rm,
1171            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1172           "\\{$Vd[$lane]\\}, $Rn$Rm",
1173           "$Rn.addr = $wb", []>;
1174
1175 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1176   let Inst{7-5} = lane{2-0};
1177 }
1178 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1179   let Inst{7-6} = lane{1-0};
1180   let Inst{4}   = Rn{5};
1181 }
1182 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1183   let Inst{7}   = lane{0};
1184   let Inst{5-4} = Rn{5-4};
1185 }
1186
1187 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1188 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1189 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1190
1191 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1192 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1193   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1194           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1195           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1196           "", []> {
1197   let Rm = 0b1111;
1198   let Inst{4}   = Rn{4};
1199 }
1200
1201 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1202   let Inst{7-5} = lane{2-0};
1203 }
1204 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1205   let Inst{7-6} = lane{1-0};
1206 }
1207 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1208   let Inst{7}   = lane{0};
1209 }
1210
1211 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1212 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1213 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1214
1215 // ...with double-spaced registers:
1216 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1217   let Inst{7-6} = lane{1-0};
1218   let Inst{4}   = Rn{4};
1219 }
1220 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1221   let Inst{7}   = lane{0};
1222   let Inst{4}   = Rn{4};
1223 }
1224
1225 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1226 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1227
1228 // ...with address register writeback:
1229 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1230   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1231           (ins addrmode6:$addr, am6offset:$offset,
1232            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1233           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1234           "$addr.addr = $wb", []> {
1235   let Inst{4}   = Rn{4};
1236 }
1237
1238 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1239   let Inst{7-5} = lane{2-0};
1240 }
1241 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1242   let Inst{7-6} = lane{1-0};
1243 }
1244 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1245   let Inst{7}   = lane{0};
1246 }
1247
1248 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1249 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1250 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1251
1252 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1253   let Inst{7-6} = lane{1-0};
1254 }
1255 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1256   let Inst{7}   = lane{0};
1257 }
1258
1259 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1260 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1261
1262 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1263 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1264   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1265           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1266            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1267           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1268   let Rm = 0b1111;
1269 }
1270
1271 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1272   let Inst{7-5} = lane{2-0};
1273 }
1274 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1275   let Inst{7-6} = lane{1-0};
1276 }
1277 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1278   let Inst{7}   = lane{0};
1279 }
1280
1281 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1282 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1283 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1284
1285 // ...with double-spaced registers:
1286 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1287   let Inst{7-6} = lane{1-0};
1288 }
1289 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1290   let Inst{7}   = lane{0};
1291 }
1292
1293 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1294 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1295
1296 // ...with address register writeback:
1297 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1298   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1299           (ins addrmode6:$Rn, am6offset:$Rm,
1300            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1301           IIC_VST3lnu, "vst3", Dt,
1302           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1303           "$Rn.addr = $wb", []>;
1304
1305 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1306   let Inst{7-5} = lane{2-0};
1307 }
1308 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1309   let Inst{7-6} = lane{1-0};
1310 }
1311 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1312   let Inst{7}   = lane{0};
1313 }
1314
1315 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1316 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1317 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1318
1319 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1320   let Inst{7-6} = lane{1-0};
1321 }
1322 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1323   let Inst{7}   = lane{0};
1324 }
1325
1326 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1327 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1328
1329 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1330 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1331   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1332           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1333            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1334           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1335           "", []> {
1336   let Rm = 0b1111;
1337   let Inst{4} = Rn{4};
1338 }
1339
1340 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1341   let Inst{7-5} = lane{2-0};
1342 }
1343 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1344   let Inst{7-6} = lane{1-0};
1345 }
1346 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1347   let Inst{7}   = lane{0};
1348   let Inst{5} = Rn{5};
1349 }
1350
1351 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1352 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1353 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1354
1355 // ...with double-spaced registers:
1356 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1357   let Inst{7-6} = lane{1-0};
1358 }
1359 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1360   let Inst{7}   = lane{0};
1361   let Inst{5} = Rn{5};
1362 }
1363
1364 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1365 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1366
1367 // ...with address register writeback:
1368 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1369   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1370           (ins addrmode6:$Rn, am6offset:$Rm,
1371            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1372           IIC_VST4lnu, "vst4", Dt,
1373   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1374           "$Rn.addr = $wb", []> {
1375   let Inst{4} = Rn{4};
1376 }
1377
1378 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1379   let Inst{7-5} = lane{2-0};
1380 }
1381 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1382   let Inst{7-6} = lane{1-0};
1383 }
1384 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1385   let Inst{7}   = lane{0};
1386   let Inst{5} = Rn{5};
1387 }
1388
1389 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1390 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1391 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1392
1393 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1394   let Inst{7-6} = lane{1-0};
1395 }
1396 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1397   let Inst{7}   = lane{0};
1398   let Inst{5} = Rn{5};
1399 }
1400
1401 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1402 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1403
1404 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1405
1406
1407 //===----------------------------------------------------------------------===//
1408 // NEON pattern fragments
1409 //===----------------------------------------------------------------------===//
1410
1411 // Extract D sub-registers of Q registers.
1412 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1413   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1414   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1415 }]>;
1416 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1417   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1418   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1419 }]>;
1420 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1421   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1422   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1423 }]>;
1424 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1425   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1426   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1427 }]>;
1428
1429 // Extract S sub-registers of Q/D registers.
1430 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1431   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1432   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1433 }]>;
1434
1435 // Translate lane numbers from Q registers to D subregs.
1436 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1437   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1438 }]>;
1439 def SubReg_i16_lane : SDNodeXForm<imm, [{
1440   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1441 }]>;
1442 def SubReg_i32_lane : SDNodeXForm<imm, [{
1443   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1444 }]>;
1445
1446 //===----------------------------------------------------------------------===//
1447 // Instruction Classes
1448 //===----------------------------------------------------------------------===//
1449
1450 // Basic 2-register operations: single-, double- and quad-register.
1451 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1452            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1453            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1454   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1455         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1456         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1457 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1458            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1459            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1460   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1461         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1462         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1463 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1464            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1465            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1466   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1467         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1468         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1469
1470 // Basic 2-register intrinsics, both double- and quad-register.
1471 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1472               bits<2> op17_16, bits<5> op11_7, bit op4,
1473               InstrItinClass itin, string OpcodeStr, string Dt,
1474               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1475   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1476         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1477         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1478 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1479               bits<2> op17_16, bits<5> op11_7, bit op4,
1480               InstrItinClass itin, string OpcodeStr, string Dt,
1481               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1482   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1483         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1484         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1485
1486 // Narrow 2-register operations.
1487 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1488            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1489            InstrItinClass itin, string OpcodeStr, string Dt,
1490            ValueType TyD, ValueType TyQ, SDNode OpNode>
1491   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1492         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1493         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1494
1495 // Narrow 2-register intrinsics.
1496 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1497               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1498               InstrItinClass itin, string OpcodeStr, string Dt,
1499               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1500   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1501         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1502         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1503
1504 // Long 2-register operations (currently only used for VMOVL).
1505 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1506            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1507            InstrItinClass itin, string OpcodeStr, string Dt,
1508            ValueType TyQ, ValueType TyD, SDNode OpNode>
1509   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1510         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1511         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1512
1513 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1514 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1515   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1516         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1517         OpcodeStr, Dt, "$dst1, $dst2",
1518         "$src1 = $dst1, $src2 = $dst2", []>;
1519 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1520                   InstrItinClass itin, string OpcodeStr, string Dt>
1521   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1522         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1523         "$src1 = $dst1, $src2 = $dst2", []>;
1524
1525 // Basic 3-register operations: single-, double- and quad-register.
1526 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1527            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1528            SDNode OpNode, bit Commutable>
1529   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1530         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1531         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1532   let isCommutable = Commutable;
1533 }
1534
1535 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1536            InstrItinClass itin, string OpcodeStr, string Dt,
1537            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1538   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1539         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1540         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1541         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1542   let isCommutable = Commutable;
1543 }
1544 // Same as N3VD but no data type.
1545 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1546            InstrItinClass itin, string OpcodeStr,
1547            ValueType ResTy, ValueType OpTy,
1548            SDNode OpNode, bit Commutable>
1549   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1550          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1551          OpcodeStr, "$dst, $src1, $src2", "",
1552          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1553   let isCommutable = Commutable;
1554 }
1555
1556 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1557              InstrItinClass itin, string OpcodeStr, string Dt,
1558              ValueType Ty, SDNode ShOp>
1559   : N3V<0, 1, op21_20, op11_8, 1, 0,
1560         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1561         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1562         [(set (Ty DPR:$dst),
1563               (Ty (ShOp (Ty DPR:$src1),
1564                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1565   let isCommutable = 0;
1566 }
1567 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1568                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1569   : N3V<0, 1, op21_20, op11_8, 1, 0,
1570         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1571         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1572         [(set (Ty DPR:$dst),
1573               (Ty (ShOp (Ty DPR:$src1),
1574                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1575   let isCommutable = 0;
1576 }
1577
1578 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1579            InstrItinClass itin, string OpcodeStr, string Dt,
1580            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1581   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1582         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1583         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1584         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1585   let isCommutable = Commutable;
1586 }
1587 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1588            InstrItinClass itin, string OpcodeStr,
1589            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1590   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1591          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1592          OpcodeStr, "$dst, $src1, $src2", "",
1593          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1594   let isCommutable = Commutable;
1595 }
1596 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1597              InstrItinClass itin, string OpcodeStr, string Dt,
1598              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1599   : N3V<1, 1, op21_20, op11_8, 1, 0,
1600         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1601         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1602         [(set (ResTy QPR:$dst),
1603               (ResTy (ShOp (ResTy QPR:$src1),
1604                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1605                                                 imm:$lane)))))]> {
1606   let isCommutable = 0;
1607 }
1608 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1609                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1610   : N3V<1, 1, op21_20, op11_8, 1, 0,
1611         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1612         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1613         [(set (ResTy QPR:$dst),
1614               (ResTy (ShOp (ResTy QPR:$src1),
1615                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1616                                                 imm:$lane)))))]> {
1617   let isCommutable = 0;
1618 }
1619
1620 // Basic 3-register intrinsics, both double- and quad-register.
1621 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1622               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1623               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1624   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1625         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1626         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1627         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1628   let isCommutable = Commutable;
1629 }
1630 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1631                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1632   : N3V<0, 1, op21_20, op11_8, 1, 0,
1633         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1634         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1635         [(set (Ty DPR:$dst),
1636               (Ty (IntOp (Ty DPR:$src1),
1637                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1638                                            imm:$lane)))))]> {
1639   let isCommutable = 0;
1640 }
1641 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1642                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1643   : N3V<0, 1, op21_20, op11_8, 1, 0,
1644         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1645         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1646         [(set (Ty DPR:$dst),
1647               (Ty (IntOp (Ty DPR:$src1),
1648                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1649   let isCommutable = 0;
1650 }
1651 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1652               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1653               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1654   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1655         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1656         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1657         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1658   let isCommutable = 0;
1659 }
1660
1661 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1662               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1663               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1664   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1665         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1666         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1667         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1668   let isCommutable = Commutable;
1669 }
1670 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1671                 string OpcodeStr, string Dt,
1672                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1673   : N3V<1, 1, op21_20, op11_8, 1, 0,
1674         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1675         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1676         [(set (ResTy QPR:$dst),
1677               (ResTy (IntOp (ResTy QPR:$src1),
1678                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1679                                                  imm:$lane)))))]> {
1680   let isCommutable = 0;
1681 }
1682 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1683                   string OpcodeStr, string Dt,
1684                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1685   : N3V<1, 1, op21_20, op11_8, 1, 0,
1686         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1687         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1688         [(set (ResTy QPR:$dst),
1689               (ResTy (IntOp (ResTy QPR:$src1),
1690                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1691                                                  imm:$lane)))))]> {
1692   let isCommutable = 0;
1693 }
1694 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1695               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1696               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1697   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1698         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1699         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1700         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1701   let isCommutable = 0;
1702 }
1703
1704 // Multiply-Add/Sub operations: single-, double- and quad-register.
1705 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1706                 InstrItinClass itin, string OpcodeStr, string Dt,
1707                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1708   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1709         (outs DPR_VFP2:$dst),
1710         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1711         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1712
1713 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1714                 InstrItinClass itin, string OpcodeStr, string Dt,
1715                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1716   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1717         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1718         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1719         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1720                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1721
1722 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1723                   string OpcodeStr, string Dt,
1724                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1725   : N3V<0, 1, op21_20, op11_8, 1, 0,
1726         (outs DPR:$dst),
1727         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1728         NVMulSLFrm, itin,
1729         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1730         [(set (Ty DPR:$dst),
1731               (Ty (ShOp (Ty DPR:$src1),
1732                         (Ty (MulOp DPR:$src2,
1733                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1734                                                      imm:$lane)))))))]>;
1735 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1736                     string OpcodeStr, string Dt,
1737                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1738   : N3V<0, 1, op21_20, op11_8, 1, 0,
1739         (outs DPR:$Vd),
1740         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1741         NVMulSLFrm, itin,
1742         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1743         [(set (Ty DPR:$Vd),
1744               (Ty (ShOp (Ty DPR:$src1),
1745                         (Ty (MulOp DPR:$Vn,
1746                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1747                                                      imm:$lane)))))))]>;
1748
1749 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1750                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1751                 SDNode MulOp, SDNode OpNode>
1752   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1753         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1754         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1755         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1756                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1757 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1758                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1759                   SDNode MulOp, SDNode ShOp>
1760   : N3V<1, 1, op21_20, op11_8, 1, 0,
1761         (outs QPR:$dst),
1762         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1763         NVMulSLFrm, itin,
1764         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1765         [(set (ResTy QPR:$dst),
1766               (ResTy (ShOp (ResTy QPR:$src1),
1767                            (ResTy (MulOp QPR:$src2,
1768                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1769                                                         imm:$lane)))))))]>;
1770 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1771                     string OpcodeStr, string Dt,
1772                     ValueType ResTy, ValueType OpTy,
1773                     SDNode MulOp, SDNode ShOp>
1774   : N3V<1, 1, op21_20, op11_8, 1, 0,
1775         (outs QPR:$dst),
1776         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1777         NVMulSLFrm, itin,
1778         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1779         [(set (ResTy QPR:$dst),
1780               (ResTy (ShOp (ResTy QPR:$src1),
1781                            (ResTy (MulOp QPR:$src2,
1782                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1783                                                         imm:$lane)))))))]>;
1784
1785 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1786 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1787                 InstrItinClass itin, string OpcodeStr, string Dt,
1788                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1789   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1790         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1791         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1792         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1793                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1794 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1795                 InstrItinClass itin, string OpcodeStr, string Dt,
1796                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1797   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1798         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1799         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1800         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1801                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1802
1803 // Neon 3-argument intrinsics, both double- and quad-register.
1804 // The destination register is also used as the first source operand register.
1805 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1806                InstrItinClass itin, string OpcodeStr, string Dt,
1807                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1808   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1809         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1810         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1811         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1812                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1813 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1814                InstrItinClass itin, string OpcodeStr, string Dt,
1815                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1816   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1817         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1818         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1819         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1820                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1821
1822 // Long Multiply-Add/Sub operations.
1823 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1824                 InstrItinClass itin, string OpcodeStr, string Dt,
1825                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1826   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1827         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1828         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1829         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1830                                 (TyQ (MulOp (TyD DPR:$Vn),
1831                                             (TyD DPR:$Vm)))))]>;
1832 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1833                   InstrItinClass itin, string OpcodeStr, string Dt,
1834                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1835   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1836         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1837         NVMulSLFrm, itin,
1838         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1839         [(set QPR:$dst,
1840           (OpNode (TyQ QPR:$src1),
1841                   (TyQ (MulOp (TyD DPR:$src2),
1842                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1843                                                  imm:$lane))))))]>;
1844 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1845                     InstrItinClass itin, string OpcodeStr, string Dt,
1846                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1847   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1848         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1849         NVMulSLFrm, itin,
1850         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1851         [(set QPR:$dst,
1852           (OpNode (TyQ QPR:$src1),
1853                   (TyQ (MulOp (TyD DPR:$src2),
1854                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1855                                                  imm:$lane))))))]>;
1856
1857 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1858 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1859                    InstrItinClass itin, string OpcodeStr, string Dt,
1860                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1861                    SDNode OpNode>
1862   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1863         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1864         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1865         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1866                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1867                                                         (TyD DPR:$Vm)))))))]>;
1868
1869 // Neon Long 3-argument intrinsic.  The destination register is
1870 // a quad-register and is also used as the first source operand register.
1871 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1872                InstrItinClass itin, string OpcodeStr, string Dt,
1873                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1874   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1875         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1876         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1877         [(set QPR:$Vd,
1878           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1879 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1880                  string OpcodeStr, string Dt,
1881                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1882   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1883         (outs QPR:$dst),
1884         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1885         NVMulSLFrm, itin,
1886         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1887         [(set (ResTy QPR:$dst),
1888               (ResTy (IntOp (ResTy QPR:$src1),
1889                             (OpTy DPR:$src2),
1890                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1891                                                 imm:$lane)))))]>;
1892 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1893                    InstrItinClass itin, string OpcodeStr, string Dt,
1894                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1895   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1896         (outs QPR:$dst),
1897         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1898         NVMulSLFrm, itin,
1899         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1900         [(set (ResTy QPR:$dst),
1901               (ResTy (IntOp (ResTy QPR:$src1),
1902                             (OpTy DPR:$src2),
1903                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1904                                                 imm:$lane)))))]>;
1905
1906 // Narrowing 3-register intrinsics.
1907 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1908               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1909               Intrinsic IntOp, bit Commutable>
1910   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1911         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1912         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1913         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1914   let isCommutable = Commutable;
1915 }
1916
1917 // Long 3-register operations.
1918 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1919            InstrItinClass itin, string OpcodeStr, string Dt,
1920            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1921   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1922         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1923         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1924         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1925   let isCommutable = Commutable;
1926 }
1927 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1928              InstrItinClass itin, string OpcodeStr, string Dt,
1929              ValueType TyQ, ValueType TyD, SDNode OpNode>
1930   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1931         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1932         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1933         [(set QPR:$dst,
1934           (TyQ (OpNode (TyD DPR:$src1),
1935                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1936 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1937                InstrItinClass itin, string OpcodeStr, string Dt,
1938                ValueType TyQ, ValueType TyD, SDNode OpNode>
1939   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1940         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1941         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1942         [(set QPR:$dst,
1943           (TyQ (OpNode (TyD DPR:$src1),
1944                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1945
1946 // Long 3-register operations with explicitly extended operands.
1947 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1948               InstrItinClass itin, string OpcodeStr, string Dt,
1949               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1950               bit Commutable>
1951   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1952         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1953         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1954         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1955                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1956   let isCommutable = Commutable;
1957 }
1958
1959 // Long 3-register intrinsics with explicit extend (VABDL).
1960 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1961                  InstrItinClass itin, string OpcodeStr, string Dt,
1962                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1963                  bit Commutable>
1964   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1965         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1966         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1967         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1968                                                 (TyD DPR:$src2))))))]> {
1969   let isCommutable = Commutable;
1970 }
1971
1972 // Long 3-register intrinsics.
1973 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1974               InstrItinClass itin, string OpcodeStr, string Dt,
1975               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1976   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1977         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1978         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1979         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1980   let isCommutable = Commutable;
1981 }
1982 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1983                 string OpcodeStr, string Dt,
1984                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1985   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1986         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1987         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1988         [(set (ResTy QPR:$dst),
1989               (ResTy (IntOp (OpTy DPR:$src1),
1990                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1991                                                 imm:$lane)))))]>;
1992 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1993                   InstrItinClass itin, string OpcodeStr, string Dt,
1994                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1995   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1996         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1997         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1998         [(set (ResTy QPR:$dst),
1999               (ResTy (IntOp (OpTy DPR:$src1),
2000                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
2001                                                 imm:$lane)))))]>;
2002
2003 // Wide 3-register operations.
2004 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2005            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2006            SDNode OpNode, SDNode ExtOp, bit Commutable>
2007   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2008         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
2009         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
2010         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
2011                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2012   let isCommutable = Commutable;
2013 }
2014
2015 // Pairwise long 2-register intrinsics, both double- and quad-register.
2016 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2017                 bits<2> op17_16, bits<5> op11_7, bit op4,
2018                 string OpcodeStr, string Dt,
2019                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2020   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2021         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2022         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2023 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2024                 bits<2> op17_16, bits<5> op11_7, bit op4,
2025                 string OpcodeStr, string Dt,
2026                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2027   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2028         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2029         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2030
2031 // Pairwise long 2-register accumulate intrinsics,
2032 // both double- and quad-register.
2033 // The destination register is also used as the first source operand register.
2034 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2035                  bits<2> op17_16, bits<5> op11_7, bit op4,
2036                  string OpcodeStr, string Dt,
2037                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2038   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2039         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2040         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2041         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2042 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2043                  bits<2> op17_16, bits<5> op11_7, bit op4,
2044                  string OpcodeStr, string Dt,
2045                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2046   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2047         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2048         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2049         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2050
2051 // Shift by immediate,
2052 // both double- and quad-register.
2053 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2054              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2055              ValueType Ty, SDNode OpNode>
2056   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2057            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2058            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2059            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2060 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2061              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2062              ValueType Ty, SDNode OpNode>
2063   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2064            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2065            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2066            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2067
2068 // Long shift by immediate.
2069 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2070              string OpcodeStr, string Dt,
2071              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2072   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2073            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2074            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2075            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2076                                           (i32 imm:$SIMM))))]>;
2077
2078 // Narrow shift by immediate.
2079 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2080              InstrItinClass itin, string OpcodeStr, string Dt,
2081              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2082   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2083            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2084            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2085            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2086                                           (i32 imm:$SIMM))))]>;
2087
2088 // Shift right by immediate and accumulate,
2089 // both double- and quad-register.
2090 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2091                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2092   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2093            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2094            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2095            [(set DPR:$Vd, (Ty (add DPR:$src1,
2096                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2097 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2098                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2099   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2100            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2101            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2102            [(set QPR:$Vd, (Ty (add QPR:$src1,
2103                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2104
2105 // Shift by immediate and insert,
2106 // both double- and quad-register.
2107 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2108                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2109   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2110            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2111            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2112            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2113 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2114                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2115   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2116            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2117            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2118            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2119
2120 // Convert, with fractional bits immediate,
2121 // both double- and quad-register.
2122 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2123               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2124               Intrinsic IntOp>
2125   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2126            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2127            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2128            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2129 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2130               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2131               Intrinsic IntOp>
2132   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2133            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2134            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2135            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2136
2137 //===----------------------------------------------------------------------===//
2138 // Multiclasses
2139 //===----------------------------------------------------------------------===//
2140
2141 // Abbreviations used in multiclass suffixes:
2142 //   Q = quarter int (8 bit) elements
2143 //   H = half int (16 bit) elements
2144 //   S = single int (32 bit) elements
2145 //   D = double int (64 bit) elements
2146
2147 // Neon 2-register vector operations -- for disassembly only.
2148
2149 // First with only element sizes of 8, 16 and 32 bits:
2150 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2151                        bits<5> op11_7, bit op4, string opc, string Dt,
2152                        string asm> {
2153   // 64-bit vector types.
2154   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2155                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2156                   opc, !strconcat(Dt, "8"), asm, "", []>;
2157   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2158                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2159                   opc, !strconcat(Dt, "16"), asm, "", []>;
2160   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2161                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2162                   opc, !strconcat(Dt, "32"), asm, "", []>;
2163   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2164                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2165                   opc, "f32", asm, "", []> {
2166     let Inst{10} = 1; // overwrite F = 1
2167   }
2168
2169   // 128-bit vector types.
2170   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2171                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2172                   opc, !strconcat(Dt, "8"), asm, "", []>;
2173   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2174                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2175                   opc, !strconcat(Dt, "16"), asm, "", []>;
2176   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2177                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2178                   opc, !strconcat(Dt, "32"), asm, "", []>;
2179   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2180                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2181                   opc, "f32", asm, "", []> {
2182     let Inst{10} = 1; // overwrite F = 1
2183   }
2184 }
2185
2186 // Neon 3-register vector operations.
2187
2188 // First with only element sizes of 8, 16 and 32 bits:
2189 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2190                    InstrItinClass itinD16, InstrItinClass itinD32,
2191                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2192                    string OpcodeStr, string Dt,
2193                    SDNode OpNode, bit Commutable = 0> {
2194   // 64-bit vector types.
2195   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2196                    OpcodeStr, !strconcat(Dt, "8"),
2197                    v8i8, v8i8, OpNode, Commutable>;
2198   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2199                    OpcodeStr, !strconcat(Dt, "16"),
2200                    v4i16, v4i16, OpNode, Commutable>;
2201   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2202                    OpcodeStr, !strconcat(Dt, "32"),
2203                    v2i32, v2i32, OpNode, Commutable>;
2204
2205   // 128-bit vector types.
2206   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2207                    OpcodeStr, !strconcat(Dt, "8"),
2208                    v16i8, v16i8, OpNode, Commutable>;
2209   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2210                    OpcodeStr, !strconcat(Dt, "16"),
2211                    v8i16, v8i16, OpNode, Commutable>;
2212   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2213                    OpcodeStr, !strconcat(Dt, "32"),
2214                    v4i32, v4i32, OpNode, Commutable>;
2215 }
2216
2217 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2218   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2219                        v4i16, ShOp>;
2220   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2221                      v2i32, ShOp>;
2222   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2223                        v8i16, v4i16, ShOp>;
2224   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2225                      v4i32, v2i32, ShOp>;
2226 }
2227
2228 // ....then also with element size 64 bits:
2229 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2230                     InstrItinClass itinD, InstrItinClass itinQ,
2231                     string OpcodeStr, string Dt,
2232                     SDNode OpNode, bit Commutable = 0>
2233   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2234             OpcodeStr, Dt, OpNode, Commutable> {
2235   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2236                    OpcodeStr, !strconcat(Dt, "64"),
2237                    v1i64, v1i64, OpNode, Commutable>;
2238   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2239                    OpcodeStr, !strconcat(Dt, "64"),
2240                    v2i64, v2i64, OpNode, Commutable>;
2241 }
2242
2243
2244 // Neon Narrowing 2-register vector operations,
2245 //   source operand element sizes of 16, 32 and 64 bits:
2246 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2247                     bits<5> op11_7, bit op6, bit op4,
2248                     InstrItinClass itin, string OpcodeStr, string Dt,
2249                     SDNode OpNode> {
2250   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2251                    itin, OpcodeStr, !strconcat(Dt, "16"),
2252                    v8i8, v8i16, OpNode>;
2253   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2254                    itin, OpcodeStr, !strconcat(Dt, "32"),
2255                    v4i16, v4i32, OpNode>;
2256   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2257                    itin, OpcodeStr, !strconcat(Dt, "64"),
2258                    v2i32, v2i64, OpNode>;
2259 }
2260
2261 // Neon Narrowing 2-register vector intrinsics,
2262 //   source operand element sizes of 16, 32 and 64 bits:
2263 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2264                        bits<5> op11_7, bit op6, bit op4,
2265                        InstrItinClass itin, string OpcodeStr, string Dt,
2266                        Intrinsic IntOp> {
2267   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2268                       itin, OpcodeStr, !strconcat(Dt, "16"),
2269                       v8i8, v8i16, IntOp>;
2270   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2271                       itin, OpcodeStr, !strconcat(Dt, "32"),
2272                       v4i16, v4i32, IntOp>;
2273   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2274                       itin, OpcodeStr, !strconcat(Dt, "64"),
2275                       v2i32, v2i64, IntOp>;
2276 }
2277
2278
2279 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2280 //   source operand element sizes of 16, 32 and 64 bits:
2281 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2282                     string OpcodeStr, string Dt, SDNode OpNode> {
2283   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2284                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2285   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2286                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2287   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2288                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2289 }
2290
2291
2292 // Neon 3-register vector intrinsics.
2293
2294 // First with only element sizes of 16 and 32 bits:
2295 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2296                      InstrItinClass itinD16, InstrItinClass itinD32,
2297                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2298                      string OpcodeStr, string Dt,
2299                      Intrinsic IntOp, bit Commutable = 0> {
2300   // 64-bit vector types.
2301   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2302                       OpcodeStr, !strconcat(Dt, "16"),
2303                       v4i16, v4i16, IntOp, Commutable>;
2304   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2305                       OpcodeStr, !strconcat(Dt, "32"),
2306                       v2i32, v2i32, IntOp, Commutable>;
2307
2308   // 128-bit vector types.
2309   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2310                       OpcodeStr, !strconcat(Dt, "16"),
2311                       v8i16, v8i16, IntOp, Commutable>;
2312   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2313                       OpcodeStr, !strconcat(Dt, "32"),
2314                       v4i32, v4i32, IntOp, Commutable>;
2315 }
2316 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2317                      InstrItinClass itinD16, InstrItinClass itinD32,
2318                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2319                      string OpcodeStr, string Dt,
2320                      Intrinsic IntOp> {
2321   // 64-bit vector types.
2322   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2323                       OpcodeStr, !strconcat(Dt, "16"),
2324                       v4i16, v4i16, IntOp>;
2325   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2326                       OpcodeStr, !strconcat(Dt, "32"),
2327                       v2i32, v2i32, IntOp>;
2328
2329   // 128-bit vector types.
2330   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2331                       OpcodeStr, !strconcat(Dt, "16"),
2332                       v8i16, v8i16, IntOp>;
2333   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2334                       OpcodeStr, !strconcat(Dt, "32"),
2335                       v4i32, v4i32, IntOp>;
2336 }
2337
2338 multiclass N3VIntSL_HS<bits<4> op11_8,
2339                        InstrItinClass itinD16, InstrItinClass itinD32,
2340                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2341                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2342   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2343                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2344   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2345                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2346   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2347                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2348   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2349                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2350 }
2351
2352 // ....then also with element size of 8 bits:
2353 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2354                       InstrItinClass itinD16, InstrItinClass itinD32,
2355                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2356                       string OpcodeStr, string Dt,
2357                       Intrinsic IntOp, bit Commutable = 0>
2358   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2359               OpcodeStr, Dt, IntOp, Commutable> {
2360   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2361                       OpcodeStr, !strconcat(Dt, "8"),
2362                       v8i8, v8i8, IntOp, Commutable>;
2363   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2364                       OpcodeStr, !strconcat(Dt, "8"),
2365                       v16i8, v16i8, IntOp, Commutable>;
2366 }
2367 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2368                       InstrItinClass itinD16, InstrItinClass itinD32,
2369                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2370                       string OpcodeStr, string Dt,
2371                       Intrinsic IntOp>
2372   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2373               OpcodeStr, Dt, IntOp> {
2374   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2375                       OpcodeStr, !strconcat(Dt, "8"),
2376                       v8i8, v8i8, IntOp>;
2377   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2378                       OpcodeStr, !strconcat(Dt, "8"),
2379                       v16i8, v16i8, IntOp>;
2380 }
2381
2382
2383 // ....then also with element size of 64 bits:
2384 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2385                        InstrItinClass itinD16, InstrItinClass itinD32,
2386                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2387                        string OpcodeStr, string Dt,
2388                        Intrinsic IntOp, bit Commutable = 0>
2389   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2390                OpcodeStr, Dt, IntOp, Commutable> {
2391   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2392                       OpcodeStr, !strconcat(Dt, "64"),
2393                       v1i64, v1i64, IntOp, Commutable>;
2394   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2395                       OpcodeStr, !strconcat(Dt, "64"),
2396                       v2i64, v2i64, IntOp, Commutable>;
2397 }
2398 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2399                        InstrItinClass itinD16, InstrItinClass itinD32,
2400                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2401                        string OpcodeStr, string Dt,
2402                        Intrinsic IntOp>
2403   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2404                OpcodeStr, Dt, IntOp> {
2405   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2406                       OpcodeStr, !strconcat(Dt, "64"),
2407                       v1i64, v1i64, IntOp>;
2408   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2409                       OpcodeStr, !strconcat(Dt, "64"),
2410                       v2i64, v2i64, IntOp>;
2411 }
2412
2413 // Neon Narrowing 3-register vector intrinsics,
2414 //   source operand element sizes of 16, 32 and 64 bits:
2415 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2416                        string OpcodeStr, string Dt,
2417                        Intrinsic IntOp, bit Commutable = 0> {
2418   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2419                       OpcodeStr, !strconcat(Dt, "16"),
2420                       v8i8, v8i16, IntOp, Commutable>;
2421   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2422                       OpcodeStr, !strconcat(Dt, "32"),
2423                       v4i16, v4i32, IntOp, Commutable>;
2424   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2425                       OpcodeStr, !strconcat(Dt, "64"),
2426                       v2i32, v2i64, IntOp, Commutable>;
2427 }
2428
2429
2430 // Neon Long 3-register vector operations.
2431
2432 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2433                     InstrItinClass itin16, InstrItinClass itin32,
2434                     string OpcodeStr, string Dt,
2435                     SDNode OpNode, bit Commutable = 0> {
2436   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2437                    OpcodeStr, !strconcat(Dt, "8"),
2438                    v8i16, v8i8, OpNode, Commutable>;
2439   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2440                    OpcodeStr, !strconcat(Dt, "16"),
2441                    v4i32, v4i16, OpNode, Commutable>;
2442   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2443                    OpcodeStr, !strconcat(Dt, "32"),
2444                    v2i64, v2i32, OpNode, Commutable>;
2445 }
2446
2447 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2448                      InstrItinClass itin, string OpcodeStr, string Dt,
2449                      SDNode OpNode> {
2450   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2451                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2452   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2453                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2454 }
2455
2456 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2457                        InstrItinClass itin16, InstrItinClass itin32,
2458                        string OpcodeStr, string Dt,
2459                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2460   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2461                       OpcodeStr, !strconcat(Dt, "8"),
2462                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2463   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2464                       OpcodeStr, !strconcat(Dt, "16"),
2465                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2466   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2467                       OpcodeStr, !strconcat(Dt, "32"),
2468                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2469 }
2470
2471 // Neon Long 3-register vector intrinsics.
2472
2473 // First with only element sizes of 16 and 32 bits:
2474 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2475                       InstrItinClass itin16, InstrItinClass itin32,
2476                       string OpcodeStr, string Dt,
2477                       Intrinsic IntOp, bit Commutable = 0> {
2478   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2479                       OpcodeStr, !strconcat(Dt, "16"),
2480                       v4i32, v4i16, IntOp, Commutable>;
2481   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2482                       OpcodeStr, !strconcat(Dt, "32"),
2483                       v2i64, v2i32, IntOp, Commutable>;
2484 }
2485
2486 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2487                         InstrItinClass itin, string OpcodeStr, string Dt,
2488                         Intrinsic IntOp> {
2489   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2490                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2491   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2492                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2493 }
2494
2495 // ....then also with element size of 8 bits:
2496 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2497                        InstrItinClass itin16, InstrItinClass itin32,
2498                        string OpcodeStr, string Dt,
2499                        Intrinsic IntOp, bit Commutable = 0>
2500   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2501                IntOp, Commutable> {
2502   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2503                       OpcodeStr, !strconcat(Dt, "8"),
2504                       v8i16, v8i8, IntOp, Commutable>;
2505 }
2506
2507 // ....with explicit extend (VABDL).
2508 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2509                        InstrItinClass itin, string OpcodeStr, string Dt,
2510                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2511   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2512                          OpcodeStr, !strconcat(Dt, "8"),
2513                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2514   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2515                          OpcodeStr, !strconcat(Dt, "16"),
2516                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2517   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2518                          OpcodeStr, !strconcat(Dt, "32"),
2519                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2520 }
2521
2522
2523 // Neon Wide 3-register vector intrinsics,
2524 //   source operand element sizes of 8, 16 and 32 bits:
2525 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2526                     string OpcodeStr, string Dt,
2527                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2528   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2529                    OpcodeStr, !strconcat(Dt, "8"),
2530                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2531   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2532                    OpcodeStr, !strconcat(Dt, "16"),
2533                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2534   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2535                    OpcodeStr, !strconcat(Dt, "32"),
2536                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2537 }
2538
2539
2540 // Neon Multiply-Op vector operations,
2541 //   element sizes of 8, 16 and 32 bits:
2542 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2543                         InstrItinClass itinD16, InstrItinClass itinD32,
2544                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2545                         string OpcodeStr, string Dt, SDNode OpNode> {
2546   // 64-bit vector types.
2547   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2548                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2549   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2550                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2551   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2552                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2553
2554   // 128-bit vector types.
2555   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2556                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2557   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2558                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2559   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2560                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2561 }
2562
2563 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2564                          InstrItinClass itinD16, InstrItinClass itinD32,
2565                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2566                          string OpcodeStr, string Dt, SDNode ShOp> {
2567   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2568                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2569   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2570                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2571   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2572                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2573                             mul, ShOp>;
2574   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2575                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2576                           mul, ShOp>;
2577 }
2578
2579 // Neon Intrinsic-Op vector operations,
2580 //   element sizes of 8, 16 and 32 bits:
2581 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2582                         InstrItinClass itinD, InstrItinClass itinQ,
2583                         string OpcodeStr, string Dt, Intrinsic IntOp,
2584                         SDNode OpNode> {
2585   // 64-bit vector types.
2586   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2587                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2588   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2589                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2590   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2591                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2592
2593   // 128-bit vector types.
2594   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2595                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2596   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2597                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2598   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2599                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2600 }
2601
2602 // Neon 3-argument intrinsics,
2603 //   element sizes of 8, 16 and 32 bits:
2604 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2605                        InstrItinClass itinD, InstrItinClass itinQ,
2606                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2607   // 64-bit vector types.
2608   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2609                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2610   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2611                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2612   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2613                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2614
2615   // 128-bit vector types.
2616   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2617                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2618   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2619                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2620   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2621                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2622 }
2623
2624
2625 // Neon Long Multiply-Op vector operations,
2626 //   element sizes of 8, 16 and 32 bits:
2627 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2628                          InstrItinClass itin16, InstrItinClass itin32,
2629                          string OpcodeStr, string Dt, SDNode MulOp,
2630                          SDNode OpNode> {
2631   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2632                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2633   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2634                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2635   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2636                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2637 }
2638
2639 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2640                           string Dt, SDNode MulOp, SDNode OpNode> {
2641   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2642                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2643   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2644                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2645 }
2646
2647
2648 // Neon Long 3-argument intrinsics.
2649
2650 // First with only element sizes of 16 and 32 bits:
2651 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2652                        InstrItinClass itin16, InstrItinClass itin32,
2653                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2654   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2655                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2656   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2657                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2658 }
2659
2660 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2661                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2662   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2663                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2664   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2665                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2666 }
2667
2668 // ....then also with element size of 8 bits:
2669 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2670                         InstrItinClass itin16, InstrItinClass itin32,
2671                         string OpcodeStr, string Dt, Intrinsic IntOp>
2672   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2673   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2674                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2675 }
2676
2677 // ....with explicit extend (VABAL).
2678 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2679                             InstrItinClass itin, string OpcodeStr, string Dt,
2680                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2681   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2682                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2683                            IntOp, ExtOp, OpNode>;
2684   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2685                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2686                            IntOp, ExtOp, OpNode>;
2687   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2688                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2689                            IntOp, ExtOp, OpNode>;
2690 }
2691
2692
2693 // Neon 2-register vector intrinsics,
2694 //   element sizes of 8, 16 and 32 bits:
2695 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2696                       bits<5> op11_7, bit op4,
2697                       InstrItinClass itinD, InstrItinClass itinQ,
2698                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2699   // 64-bit vector types.
2700   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2701                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2702   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2703                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2704   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2705                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2706
2707   // 128-bit vector types.
2708   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2709                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2710   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2711                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2712   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2713                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2714 }
2715
2716
2717 // Neon Pairwise long 2-register intrinsics,
2718 //   element sizes of 8, 16 and 32 bits:
2719 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2720                         bits<5> op11_7, bit op4,
2721                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2722   // 64-bit vector types.
2723   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2724                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2725   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2726                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2727   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2728                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2729
2730   // 128-bit vector types.
2731   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2732                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2733   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2734                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2735   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2736                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2737 }
2738
2739
2740 // Neon Pairwise long 2-register accumulate intrinsics,
2741 //   element sizes of 8, 16 and 32 bits:
2742 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2743                          bits<5> op11_7, bit op4,
2744                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2745   // 64-bit vector types.
2746   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2747                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2748   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2749                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2750   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2751                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2752
2753   // 128-bit vector types.
2754   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2755                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2756   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2757                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2758   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2759                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2760 }
2761
2762
2763 // Neon 2-register vector shift by immediate,
2764 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2765 //   element sizes of 8, 16, 32 and 64 bits:
2766 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2767                      InstrItinClass itin, string OpcodeStr, string Dt,
2768                      SDNode OpNode, Format f> {
2769   // 64-bit vector types.
2770   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2771                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2772     let Inst{21-19} = 0b001; // imm6 = 001xxx
2773   }
2774   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2775                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2776     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2777   }
2778   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2779                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2780     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2781   }
2782   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2783                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2784                              // imm6 = xxxxxx
2785
2786   // 128-bit vector types.
2787   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2788                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2789     let Inst{21-19} = 0b001; // imm6 = 001xxx
2790   }
2791   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2792                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2793     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2794   }
2795   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2796                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2797     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2798   }
2799   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2800                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2801                              // imm6 = xxxxxx
2802 }
2803
2804 // Neon Shift-Accumulate vector operations,
2805 //   element sizes of 8, 16, 32 and 64 bits:
2806 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2807                          string OpcodeStr, string Dt, SDNode ShOp> {
2808   // 64-bit vector types.
2809   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2810                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2811     let Inst{21-19} = 0b001; // imm6 = 001xxx
2812   }
2813   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2814                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2815     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2816   }
2817   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2818                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2819     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2820   }
2821   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2822                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2823                              // imm6 = xxxxxx
2824
2825   // 128-bit vector types.
2826   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2827                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2828     let Inst{21-19} = 0b001; // imm6 = 001xxx
2829   }
2830   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2831                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2832     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2833   }
2834   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2835                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2836     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2837   }
2838   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2839                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2840                              // imm6 = xxxxxx
2841 }
2842
2843
2844 // Neon Shift-Insert vector operations,
2845 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2846 //   element sizes of 8, 16, 32 and 64 bits:
2847 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2848                          string OpcodeStr, SDNode ShOp,
2849                          Format f> {
2850   // 64-bit vector types.
2851   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2852                         f, OpcodeStr, "8", v8i8, ShOp> {
2853     let Inst{21-19} = 0b001; // imm6 = 001xxx
2854   }
2855   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2856                         f, OpcodeStr, "16", v4i16, ShOp> {
2857     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2858   }
2859   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2860                         f, OpcodeStr, "32", v2i32, ShOp> {
2861     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2862   }
2863   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2864                         f, OpcodeStr, "64", v1i64, ShOp>;
2865                              // imm6 = xxxxxx
2866
2867   // 128-bit vector types.
2868   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2869                         f, OpcodeStr, "8", v16i8, ShOp> {
2870     let Inst{21-19} = 0b001; // imm6 = 001xxx
2871   }
2872   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2873                         f, OpcodeStr, "16", v8i16, ShOp> {
2874     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2875   }
2876   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2877                         f, OpcodeStr, "32", v4i32, ShOp> {
2878     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2879   }
2880   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2881                         f, OpcodeStr, "64", v2i64, ShOp>;
2882                              // imm6 = xxxxxx
2883 }
2884
2885 // Neon Shift Long operations,
2886 //   element sizes of 8, 16, 32 bits:
2887 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2888                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2889   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2890                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2891     let Inst{21-19} = 0b001; // imm6 = 001xxx
2892   }
2893   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2894                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2895     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2896   }
2897   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2898                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2899     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2900   }
2901 }
2902
2903 // Neon Shift Narrow operations,
2904 //   element sizes of 16, 32, 64 bits:
2905 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2906                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2907                       SDNode OpNode> {
2908   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2909                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2910     let Inst{21-19} = 0b001; // imm6 = 001xxx
2911   }
2912   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2913                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2914     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2915   }
2916   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2917                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2918     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2919   }
2920 }
2921
2922 //===----------------------------------------------------------------------===//
2923 // Instruction Definitions.
2924 //===----------------------------------------------------------------------===//
2925
2926 // Vector Add Operations.
2927
2928 //   VADD     : Vector Add (integer and floating-point)
2929 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2930                          add, 1>;
2931 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2932                      v2f32, v2f32, fadd, 1>;
2933 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2934                      v4f32, v4f32, fadd, 1>;
2935 //   VADDL    : Vector Add Long (Q = D + D)
2936 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2937                             "vaddl", "s", add, sext, 1>;
2938 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2939                             "vaddl", "u", add, zext, 1>;
2940 //   VADDW    : Vector Add Wide (Q = Q + D)
2941 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2942 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2943 //   VHADD    : Vector Halving Add
2944 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2945                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2946                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2947 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2948                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2949                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2950 //   VRHADD   : Vector Rounding Halving Add
2951 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2952                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2953                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2954 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2955                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2956                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2957 //   VQADD    : Vector Saturating Add
2958 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2959                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2960                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2961 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2962                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2963                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2964 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2965 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2966                             int_arm_neon_vaddhn, 1>;
2967 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2968 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2969                             int_arm_neon_vraddhn, 1>;
2970
2971 // Vector Multiply Operations.
2972
2973 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2974 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2975                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2976 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2977                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2978 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2979                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2980 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2981                      v2f32, v2f32, fmul, 1>;
2982 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2983                      v4f32, v4f32, fmul, 1>;
2984 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2985 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2986 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2987                        v2f32, fmul>;
2988
2989 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2990                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2991           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2992                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2993                                       (DSubReg_i16_reg imm:$lane))),
2994                               (SubReg_i16_lane imm:$lane)))>;
2995 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2996                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2997           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2998                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2999                                       (DSubReg_i32_reg imm:$lane))),
3000                               (SubReg_i32_lane imm:$lane)))>;
3001 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3002                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3003           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3004                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3005                                    (DSubReg_i32_reg imm:$lane))),
3006                            (SubReg_i32_lane imm:$lane)))>;
3007
3008 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3009 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3010                           IIC_VMULi16Q, IIC_VMULi32Q,
3011                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3012 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3013                             IIC_VMULi16Q, IIC_VMULi32Q,
3014                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3015 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3016                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3017                                                             imm:$lane)))),
3018           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3019                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3020                                          (DSubReg_i16_reg imm:$lane))),
3021                                  (SubReg_i16_lane imm:$lane)))>;
3022 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3023                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3024                                                             imm:$lane)))),
3025           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3026                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3027                                          (DSubReg_i32_reg imm:$lane))),
3028                                  (SubReg_i32_lane imm:$lane)))>;
3029
3030 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3031 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3032                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3033                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3034 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3035                               IIC_VMULi16Q, IIC_VMULi32Q,
3036                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3037 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3038                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3039                                                              imm:$lane)))),
3040           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3041                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3042                                           (DSubReg_i16_reg imm:$lane))),
3043                                   (SubReg_i16_lane imm:$lane)))>;
3044 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3045                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3046                                                              imm:$lane)))),
3047           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3048                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3049                                           (DSubReg_i32_reg imm:$lane))),
3050                                   (SubReg_i32_lane imm:$lane)))>;
3051
3052 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3053 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3054                          "vmull", "s", NEONvmulls, 1>;
3055 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3056                          "vmull", "u", NEONvmullu, 1>;
3057 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3058                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3059 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3060 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3061
3062 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3063 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3064                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3065 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3066                              "vqdmull", "s", int_arm_neon_vqdmull>;
3067
3068 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3069
3070 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3071 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3072                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3073 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3074                           v2f32, fmul, fadd>;
3075 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3076                           v4f32, fmul, fadd>;
3077 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3078                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3079 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3080                             v2f32, fmul, fadd>;
3081 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3082                             v4f32, v2f32, fmul, fadd>;
3083
3084 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3085                   (mul (v8i16 QPR:$src2),
3086                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3087           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3088                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3089                                       (DSubReg_i16_reg imm:$lane))),
3090                               (SubReg_i16_lane imm:$lane)))>;
3091
3092 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3093                   (mul (v4i32 QPR:$src2),
3094                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3095           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3096                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3097                                       (DSubReg_i32_reg imm:$lane))),
3098                               (SubReg_i32_lane imm:$lane)))>;
3099
3100 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3101                   (fmul (v4f32 QPR:$src2),
3102                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3103           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3104                            (v4f32 QPR:$src2),
3105                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3106                                    (DSubReg_i32_reg imm:$lane))),
3107                            (SubReg_i32_lane imm:$lane)))>;
3108
3109 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3110 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3111                               "vmlal", "s", NEONvmulls, add>;
3112 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3113                               "vmlal", "u", NEONvmullu, add>;
3114
3115 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3116 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3117
3118 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3119 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3120                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3121 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3122
3123 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3124 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3125                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3126 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3127                           v2f32, fmul, fsub>;
3128 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3129                           v4f32, fmul, fsub>;
3130 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3131                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3132 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3133                             v2f32, fmul, fsub>;
3134 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3135                             v4f32, v2f32, fmul, fsub>;
3136
3137 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3138                   (mul (v8i16 QPR:$src2),
3139                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3140           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3141                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3142                                       (DSubReg_i16_reg imm:$lane))),
3143                               (SubReg_i16_lane imm:$lane)))>;
3144
3145 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3146                   (mul (v4i32 QPR:$src2),
3147                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3148           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3149                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3150                                       (DSubReg_i32_reg imm:$lane))),
3151                               (SubReg_i32_lane imm:$lane)))>;
3152
3153 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3154                   (fmul (v4f32 QPR:$src2),
3155                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3156           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3157                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3158                                    (DSubReg_i32_reg imm:$lane))),
3159                            (SubReg_i32_lane imm:$lane)))>;
3160
3161 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3162 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3163                               "vmlsl", "s", NEONvmulls, sub>;
3164 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3165                               "vmlsl", "u", NEONvmullu, sub>;
3166
3167 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3168 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3169
3170 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3171 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3172                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3173 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3174
3175 // Vector Subtract Operations.
3176
3177 //   VSUB     : Vector Subtract (integer and floating-point)
3178 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3179                          "vsub", "i", sub, 0>;
3180 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3181                      v2f32, v2f32, fsub, 0>;
3182 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3183                      v4f32, v4f32, fsub, 0>;
3184 //   VSUBL    : Vector Subtract Long (Q = D - D)
3185 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3186                             "vsubl", "s", sub, sext, 0>;
3187 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3188                             "vsubl", "u", sub, zext, 0>;
3189 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3190 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3191 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3192 //   VHSUB    : Vector Halving Subtract
3193 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3194                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3195                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3196 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3197                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3198                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3199 //   VQSUB    : Vector Saturing Subtract
3200 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3201                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3202                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3203 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3204                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3205                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3206 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3207 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3208                             int_arm_neon_vsubhn, 0>;
3209 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3210 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3211                             int_arm_neon_vrsubhn, 0>;
3212
3213 // Vector Comparisons.
3214
3215 //   VCEQ     : Vector Compare Equal
3216 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3217                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3218 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3219                      NEONvceq, 1>;
3220 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3221                      NEONvceq, 1>;
3222 // For disassembly only.
3223 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3224                             "$dst, $src, #0">;
3225
3226 //   VCGE     : Vector Compare Greater Than or Equal
3227 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3228                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3229 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3230                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3231 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3232                      NEONvcge, 0>;
3233 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3234                      NEONvcge, 0>;
3235 // For disassembly only.
3236 // FIXME: This instruction's encoding MAY NOT BE correct.
3237 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3238                             "$dst, $src, #0">;
3239 // For disassembly only.
3240 // FIXME: This instruction's encoding MAY NOT BE correct.
3241 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3242                             "$dst, $src, #0">;
3243
3244 //   VCGT     : Vector Compare Greater Than
3245 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3246                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3247 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3248                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3249 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3250                      NEONvcgt, 0>;
3251 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3252                      NEONvcgt, 0>;
3253 // For disassembly only.
3254 // FIXME: This instruction's encoding MAY NOT BE correct.
3255 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3256                             "$dst, $src, #0">;
3257 // For disassembly only.
3258 // FIXME: This instruction's encoding MAY NOT BE correct.
3259 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3260                             "$dst, $src, #0">;
3261
3262 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3263 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3264                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3265 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3266                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3267 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3268 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3269                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3270 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3271                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3272 //   VTST     : Vector Test Bits
3273 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3274                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3275
3276 // Vector Bitwise Operations.
3277
3278 def vnotd : PatFrag<(ops node:$in),
3279                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3280 def vnotq : PatFrag<(ops node:$in),
3281                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3282
3283
3284 //   VAND     : Vector Bitwise AND
3285 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3286                       v2i32, v2i32, and, 1>;
3287 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3288                       v4i32, v4i32, and, 1>;
3289
3290 //   VEOR     : Vector Bitwise Exclusive OR
3291 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3292                       v2i32, v2i32, xor, 1>;
3293 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3294                       v4i32, v4i32, xor, 1>;
3295
3296 //   VORR     : Vector Bitwise OR
3297 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3298                       v2i32, v2i32, or, 1>;
3299 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3300                       v4i32, v4i32, or, 1>;
3301
3302 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3303                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3304                           IIC_VMOVImm,
3305                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3306                           [(set DPR:$Vd,
3307                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3308   let Inst{9} = SIMM{9};
3309 }
3310
3311 def VORRiv2i32 : N1ModImm<1, 0b000, {?,?,?,1}, 0, 0, 0, 1,
3312                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3313                           IIC_VMOVImm,
3314                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3315                           [(set DPR:$Vd,
3316                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3317   let Inst{11-9} = SIMM{11-9};
3318 }
3319
3320 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3321                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3322                           IIC_VMOVImm,
3323                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3324                           [(set QPR:$Vd,
3325                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3326   let Inst{9} = SIMM{9};
3327 }
3328
3329 def VORRiv4i32 : N1ModImm<1, 0b000, {?,?,?,1}, 0, 1, 0, 1,
3330                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3331                           IIC_VMOVImm,
3332                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3333                           [(set QPR:$Vd,
3334                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3335   let Inst{11-9} = SIMM{11-9};
3336 }
3337
3338
3339 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3340 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3341                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3342                      "vbic", "$dst, $src1, $src2", "",
3343                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3344                                                  (vnotd DPR:$src2))))]>;
3345 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3346                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3347                      "vbic", "$dst, $src1, $src2", "",
3348                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3349                                                  (vnotq QPR:$src2))))]>;
3350
3351 //   VORN     : Vector Bitwise OR NOT
3352 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3353                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3354                      "vorn", "$dst, $src1, $src2", "",
3355                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3356                                                 (vnotd DPR:$src2))))]>;
3357 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3358                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3359                      "vorn", "$dst, $src1, $src2", "",
3360                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3361                                                 (vnotq QPR:$src2))))]>;
3362
3363 //   VMVN     : Vector Bitwise NOT (Immediate)
3364
3365 let isReMaterializable = 1 in {
3366
3367 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3368                          (ins nModImm:$SIMM), IIC_VMOVImm,
3369                          "vmvn", "i16", "$dst, $SIMM", "",
3370                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3371   let Inst{9} = SIMM{9};
3372 }
3373
3374 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3375                          (ins nModImm:$SIMM), IIC_VMOVImm,
3376                          "vmvn", "i16", "$dst, $SIMM", "",
3377                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3378   let Inst{9} = SIMM{9};
3379 }
3380
3381 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3382                          (ins nModImm:$SIMM), IIC_VMOVImm,
3383                          "vmvn", "i32", "$dst, $SIMM", "",
3384                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3385   let Inst{11-8} = SIMM{11-8};
3386 }
3387
3388 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3389                          (ins nModImm:$SIMM), IIC_VMOVImm,
3390                          "vmvn", "i32", "$dst, $SIMM", "",
3391                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3392   let Inst{11-8} = SIMM{11-8};
3393 }
3394 }
3395
3396 //   VMVN     : Vector Bitwise NOT
3397 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3398                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3399                      "vmvn", "$dst, $src", "",
3400                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3401 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3402                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3403                      "vmvn", "$dst, $src", "",
3404                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3405 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3406 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3407
3408 //   VBSL     : Vector Bitwise Select
3409 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3410                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3411                      N3RegFrm, IIC_VCNTiD,
3412                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3413                      [(set DPR:$Vd,
3414                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3415                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3416 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3417                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3418                      N3RegFrm, IIC_VCNTiQ,
3419                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3420                      [(set QPR:$Vd,
3421                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3422                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3423
3424 //   VBIF     : Vector Bitwise Insert if False
3425 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3426 // FIXME: This instruction's encoding MAY NOT BE correct.
3427 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3428                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3429                      N3RegFrm, IIC_VBINiD,
3430                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3431                      [/* For disassembly only; pattern left blank */]>;
3432 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3433                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3434                      N3RegFrm, IIC_VBINiQ,
3435                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3436                      [/* For disassembly only; pattern left blank */]>;
3437
3438 //   VBIT     : Vector Bitwise Insert if True
3439 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3440 // FIXME: This instruction's encoding MAY NOT BE correct.
3441 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3442                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3443                      N3RegFrm, IIC_VBINiD,
3444                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3445                      [/* For disassembly only; pattern left blank */]>;
3446 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3447                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3448                      N3RegFrm, IIC_VBINiQ,
3449                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3450                      [/* For disassembly only; pattern left blank */]>;
3451
3452 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3453 // for equivalent operations with different register constraints; it just
3454 // inserts copies.
3455
3456 // Vector Absolute Differences.
3457
3458 //   VABD     : Vector Absolute Difference
3459 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3460                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3461                            "vabd", "s", int_arm_neon_vabds, 1>;
3462 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3463                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3464                            "vabd", "u", int_arm_neon_vabdu, 1>;
3465 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3466                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3467 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3468                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3469
3470 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3471 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3472                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3473 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3474                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3475
3476 //   VABA     : Vector Absolute Difference and Accumulate
3477 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3478                              "vaba", "s", int_arm_neon_vabds, add>;
3479 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3480                              "vaba", "u", int_arm_neon_vabdu, add>;
3481
3482 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3483 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3484                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3485 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3486                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3487
3488 // Vector Maximum and Minimum.
3489
3490 //   VMAX     : Vector Maximum
3491 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3492                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3493                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3494 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3495                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3496                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3497 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3498                         "vmax", "f32",
3499                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3500 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3501                         "vmax", "f32",
3502                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3503
3504 //   VMIN     : Vector Minimum
3505 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3506                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3507                            "vmin", "s", int_arm_neon_vmins, 1>;
3508 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3509                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3510                            "vmin", "u", int_arm_neon_vminu, 1>;
3511 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3512                         "vmin", "f32",
3513                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3514 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3515                         "vmin", "f32",
3516                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3517
3518 // Vector Pairwise Operations.
3519
3520 //   VPADD    : Vector Pairwise Add
3521 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3522                         "vpadd", "i8",
3523                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3524 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3525                         "vpadd", "i16",
3526                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3527 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3528                         "vpadd", "i32",
3529                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3530 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3531                         IIC_VPBIND, "vpadd", "f32",
3532                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3533
3534 //   VPADDL   : Vector Pairwise Add Long
3535 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3536                              int_arm_neon_vpaddls>;
3537 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3538                              int_arm_neon_vpaddlu>;
3539
3540 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3541 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3542                               int_arm_neon_vpadals>;
3543 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3544                               int_arm_neon_vpadalu>;
3545
3546 //   VPMAX    : Vector Pairwise Maximum
3547 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3548                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3549 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3550                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3551 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3552                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3553 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3554                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3555 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3556                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3557 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3558                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3559 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3560                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3561
3562 //   VPMIN    : Vector Pairwise Minimum
3563 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3564                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3565 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3566                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3567 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3568                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3569 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3570                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3571 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3572                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3573 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3574                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3575 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3576                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3577
3578 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3579
3580 //   VRECPE   : Vector Reciprocal Estimate
3581 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3582                         IIC_VUNAD, "vrecpe", "u32",
3583                         v2i32, v2i32, int_arm_neon_vrecpe>;
3584 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3585                         IIC_VUNAQ, "vrecpe", "u32",
3586                         v4i32, v4i32, int_arm_neon_vrecpe>;
3587 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3588                         IIC_VUNAD, "vrecpe", "f32",
3589                         v2f32, v2f32, int_arm_neon_vrecpe>;
3590 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3591                         IIC_VUNAQ, "vrecpe", "f32",
3592                         v4f32, v4f32, int_arm_neon_vrecpe>;
3593
3594 //   VRECPS   : Vector Reciprocal Step
3595 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3596                         IIC_VRECSD, "vrecps", "f32",
3597                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3598 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3599                         IIC_VRECSQ, "vrecps", "f32",
3600                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3601
3602 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3603 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3604                          IIC_VUNAD, "vrsqrte", "u32",
3605                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3606 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3607                          IIC_VUNAQ, "vrsqrte", "u32",
3608                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3609 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3610                          IIC_VUNAD, "vrsqrte", "f32",
3611                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3612 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3613                          IIC_VUNAQ, "vrsqrte", "f32",
3614                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3615
3616 //   VRSQRTS  : Vector Reciprocal Square Root Step
3617 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3618                         IIC_VRECSD, "vrsqrts", "f32",
3619                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3620 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3621                         IIC_VRECSQ, "vrsqrts", "f32",
3622                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3623
3624 // Vector Shifts.
3625
3626 //   VSHL     : Vector Shift
3627 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3628                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3629                             "vshl", "s", int_arm_neon_vshifts>;
3630 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3631                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3632                             "vshl", "u", int_arm_neon_vshiftu>;
3633 //   VSHL     : Vector Shift Left (Immediate)
3634 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3635                            N2RegVShLFrm>;
3636 //   VSHR     : Vector Shift Right (Immediate)
3637 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3638                            N2RegVShRFrm>;
3639 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3640                            N2RegVShRFrm>;
3641
3642 //   VSHLL    : Vector Shift Left Long
3643 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3644 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3645
3646 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3647 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3648                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3649                 ValueType OpTy, SDNode OpNode>
3650   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3651            ResTy, OpTy, OpNode> {
3652   let Inst{21-16} = op21_16;
3653 }
3654 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3655                           v8i16, v8i8, NEONvshlli>;
3656 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3657                           v4i32, v4i16, NEONvshlli>;
3658 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3659                           v2i64, v2i32, NEONvshlli>;
3660
3661 //   VSHRN    : Vector Shift Right and Narrow
3662 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3663                            NEONvshrn>;
3664
3665 //   VRSHL    : Vector Rounding Shift
3666 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3667                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3668                             "vrshl", "s", int_arm_neon_vrshifts>;
3669 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3670                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3671                             "vrshl", "u", int_arm_neon_vrshiftu>;
3672 //   VRSHR    : Vector Rounding Shift Right
3673 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3674                            N2RegVShRFrm>;
3675 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3676                            N2RegVShRFrm>;
3677
3678 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3679 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3680                            NEONvrshrn>;
3681
3682 //   VQSHL    : Vector Saturating Shift
3683 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3684                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3685                             "vqshl", "s", int_arm_neon_vqshifts>;
3686 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3687                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3688                             "vqshl", "u", int_arm_neon_vqshiftu>;
3689 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3690 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3691                            N2RegVShLFrm>;
3692 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3693                            N2RegVShLFrm>;
3694 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3695 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3696                            N2RegVShLFrm>;
3697
3698 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3699 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3700                            NEONvqshrns>;
3701 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3702                            NEONvqshrnu>;
3703
3704 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3705 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3706                            NEONvqshrnsu>;
3707
3708 //   VQRSHL   : Vector Saturating Rounding Shift
3709 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3710                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3711                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3712 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3713                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3714                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3715
3716 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3717 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3718                            NEONvqrshrns>;
3719 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3720                            NEONvqrshrnu>;
3721
3722 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3723 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3724                            NEONvqrshrnsu>;
3725
3726 //   VSRA     : Vector Shift Right and Accumulate
3727 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3728 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3729 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3730 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3731 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3732
3733 //   VSLI     : Vector Shift Left and Insert
3734 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3735 //   VSRI     : Vector Shift Right and Insert
3736 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3737
3738 // Vector Absolute and Saturating Absolute.
3739
3740 //   VABS     : Vector Absolute Value
3741 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3742                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3743                            int_arm_neon_vabs>;
3744 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3745                         IIC_VUNAD, "vabs", "f32",
3746                         v2f32, v2f32, int_arm_neon_vabs>;
3747 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3748                         IIC_VUNAQ, "vabs", "f32",
3749                         v4f32, v4f32, int_arm_neon_vabs>;
3750
3751 //   VQABS    : Vector Saturating Absolute Value
3752 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3753                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3754                            int_arm_neon_vqabs>;
3755
3756 // Vector Negate.
3757
3758 def vnegd  : PatFrag<(ops node:$in),
3759                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3760 def vnegq  : PatFrag<(ops node:$in),
3761                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3762
3763 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3764   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3765         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3766         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3767 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3768   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3769         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3770         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3771
3772 //   VNEG     : Vector Negate (integer)
3773 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3774 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3775 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3776 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3777 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3778 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3779
3780 //   VNEG     : Vector Negate (floating-point)
3781 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3782                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3783                     "vneg", "f32", "$dst, $src", "",
3784                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3785 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3786                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3787                     "vneg", "f32", "$dst, $src", "",
3788                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3789
3790 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3791 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3792 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3793 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3794 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3795 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3796
3797 //   VQNEG    : Vector Saturating Negate
3798 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3799                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3800                            int_arm_neon_vqneg>;
3801
3802 // Vector Bit Counting Operations.
3803
3804 //   VCLS     : Vector Count Leading Sign Bits
3805 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3806                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3807                            int_arm_neon_vcls>;
3808 //   VCLZ     : Vector Count Leading Zeros
3809 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3810                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3811                            int_arm_neon_vclz>;
3812 //   VCNT     : Vector Count One Bits
3813 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3814                         IIC_VCNTiD, "vcnt", "8",
3815                         v8i8, v8i8, int_arm_neon_vcnt>;
3816 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3817                         IIC_VCNTiQ, "vcnt", "8",
3818                         v16i8, v16i8, int_arm_neon_vcnt>;
3819
3820 // Vector Swap -- for disassembly only.
3821 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3822                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3823                      "vswp", "$dst, $src", "", []>;
3824 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3825                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3826                      "vswp", "$dst, $src", "", []>;
3827
3828 // Vector Move Operations.
3829
3830 //   VMOV     : Vector Move (Register)
3831
3832 let neverHasSideEffects = 1 in {
3833 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3834                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3835 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3836                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3837
3838 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3839 // be expanded after register allocation is completed.
3840 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3841                 NoItinerary, "", []>;
3842
3843 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3844                 NoItinerary, "", []>;
3845 } // neverHasSideEffects
3846
3847 //   VMOV     : Vector Move (Immediate)
3848
3849 let isReMaterializable = 1 in {
3850 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3851                          (ins nModImm:$SIMM), IIC_VMOVImm,
3852                          "vmov", "i8", "$dst, $SIMM", "",
3853                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3854 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3855                          (ins nModImm:$SIMM), IIC_VMOVImm,
3856                          "vmov", "i8", "$dst, $SIMM", "",
3857                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3858
3859 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3860                          (ins nModImm:$SIMM), IIC_VMOVImm,
3861                          "vmov", "i16", "$dst, $SIMM", "",
3862                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3863   let Inst{9} = SIMM{9};
3864 }
3865
3866 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3867                          (ins nModImm:$SIMM), IIC_VMOVImm,
3868                          "vmov", "i16", "$dst, $SIMM", "",
3869                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3870  let Inst{9} = SIMM{9};
3871 }
3872
3873 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3874                          (ins nModImm:$SIMM), IIC_VMOVImm,
3875                          "vmov", "i32", "$dst, $SIMM", "",
3876                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3877   let Inst{11-8} = SIMM{11-8};
3878 }
3879
3880 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3881                          (ins nModImm:$SIMM), IIC_VMOVImm,
3882                          "vmov", "i32", "$dst, $SIMM", "",
3883                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3884   let Inst{11-8} = SIMM{11-8};
3885 }
3886
3887 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3888                          (ins nModImm:$SIMM), IIC_VMOVImm,
3889                          "vmov", "i64", "$dst, $SIMM", "",
3890                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3891 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3892                          (ins nModImm:$SIMM), IIC_VMOVImm,
3893                          "vmov", "i64", "$dst, $SIMM", "",
3894                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3895 } // isReMaterializable
3896
3897 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3898
3899 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3900                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3901                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3902                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3903                                            imm:$lane))]> {
3904   let Inst{21}  = lane{2};
3905   let Inst{6-5} = lane{1-0};
3906 }
3907 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3908                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3909                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3910                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3911                                            imm:$lane))]> {
3912   let Inst{21} = lane{1};
3913   let Inst{6}  = lane{0};
3914 }
3915 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3916                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3917                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3918                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3919                                            imm:$lane))]> {
3920   let Inst{21}  = lane{2};
3921   let Inst{6-5} = lane{1-0};
3922 }
3923 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3924                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3925                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3926                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3927                                            imm:$lane))]> {
3928   let Inst{21} = lane{1};
3929   let Inst{6}  = lane{0};
3930 }
3931 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3932                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3933                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3934                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3935                                            imm:$lane))]> {
3936   let Inst{21} = lane{0};
3937 }
3938 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3939 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3940           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3941                            (DSubReg_i8_reg imm:$lane))),
3942                      (SubReg_i8_lane imm:$lane))>;
3943 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3944           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3945                              (DSubReg_i16_reg imm:$lane))),
3946                      (SubReg_i16_lane imm:$lane))>;
3947 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3948           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3949                            (DSubReg_i8_reg imm:$lane))),
3950                      (SubReg_i8_lane imm:$lane))>;
3951 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3952           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3953                              (DSubReg_i16_reg imm:$lane))),
3954                      (SubReg_i16_lane imm:$lane))>;
3955 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3956           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3957                              (DSubReg_i32_reg imm:$lane))),
3958                      (SubReg_i32_lane imm:$lane))>;
3959 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3960           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3961                           (SSubReg_f32_reg imm:$src2))>;
3962 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3963           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3964                           (SSubReg_f32_reg imm:$src2))>;
3965 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3966 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3967 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3968           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3969
3970
3971 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3972
3973 let Constraints = "$src1 = $V" in {
3974 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3975                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3976                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3977                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3978                                            GPR:$R, imm:$lane))]> {
3979   let Inst{21}  = lane{2};
3980   let Inst{6-5} = lane{1-0};
3981 }
3982 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3983                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3984                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3985                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3986                                            GPR:$R, imm:$lane))]> {
3987   let Inst{21} = lane{1};
3988   let Inst{6}  = lane{0};
3989 }
3990 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3991                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3992                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3993                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3994                                            GPR:$R, imm:$lane))]> {
3995   let Inst{21} = lane{0};
3996 }
3997 }
3998 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3999           (v16i8 (INSERT_SUBREG QPR:$src1,
4000                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4001                                    (DSubReg_i8_reg imm:$lane))),
4002                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4003                   (DSubReg_i8_reg imm:$lane)))>;
4004 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4005           (v8i16 (INSERT_SUBREG QPR:$src1,
4006                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4007                                      (DSubReg_i16_reg imm:$lane))),
4008                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4009                   (DSubReg_i16_reg imm:$lane)))>;
4010 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4011           (v4i32 (INSERT_SUBREG QPR:$src1,
4012                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4013                                      (DSubReg_i32_reg imm:$lane))),
4014                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4015                   (DSubReg_i32_reg imm:$lane)))>;
4016
4017 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4018           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4019                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4020 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4021           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4022                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4023
4024 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4025 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4026 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4027           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4028
4029 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4030           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4031 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4032           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4033 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4034           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4035
4036 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4037           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4038 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4039           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4040 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4041           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4042
4043 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4044           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4045                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4046                          dsub_0)>;
4047 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4048           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4049                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4050                          dsub_0)>;
4051 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4052           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4053                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4054                          dsub_0)>;
4055
4056 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4057
4058 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4059   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4060           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4061           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4062 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4063   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4064           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4065           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4066
4067 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4068 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4069 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4070 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4071 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4072 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4073
4074 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4075                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4076                       [(set DPR:$dst, (v2f32 (NEONvdup
4077                                               (f32 (bitconvert GPR:$src)))))]>;
4078 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4079                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4080                       [(set QPR:$dst, (v4f32 (NEONvdup
4081                                               (f32 (bitconvert GPR:$src)))))]>;
4082
4083 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4084
4085 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4086               ValueType Ty>
4087   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4088               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4089               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4090
4091 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4092               ValueType ResTy, ValueType OpTy>
4093   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4094               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4095               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4096                                       imm:$lane)))]>;
4097
4098 // Inst{19-16} is partially specified depending on the element size.
4099
4100 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4101   let Inst{19-17} = lane{2-0};
4102 }
4103 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4104   let Inst{19-18} = lane{1-0};
4105 }
4106 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4107   let Inst{19} = lane{0};
4108 }
4109 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4110   let Inst{19} = lane{0};
4111 }
4112 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4113   let Inst{19-17} = lane{2-0};
4114 }
4115 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4116   let Inst{19-18} = lane{1-0};
4117 }
4118 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4119   let Inst{19} = lane{0};
4120 }
4121 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4122   let Inst{19} = lane{0};
4123 }
4124
4125 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4126           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4127                                   (DSubReg_i8_reg imm:$lane))),
4128                            (SubReg_i8_lane imm:$lane)))>;
4129 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4130           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4131                                     (DSubReg_i16_reg imm:$lane))),
4132                             (SubReg_i16_lane imm:$lane)))>;
4133 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4134           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4135                                     (DSubReg_i32_reg imm:$lane))),
4136                             (SubReg_i32_lane imm:$lane)))>;
4137 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4138           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4139                                    (DSubReg_i32_reg imm:$lane))),
4140                            (SubReg_i32_lane imm:$lane)))>;
4141
4142 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4143                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4144 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4145                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4146
4147 //   VMOVN    : Vector Narrowing Move
4148 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4149                          "vmovn", "i", trunc>;
4150 //   VQMOVN   : Vector Saturating Narrowing Move
4151 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4152                             "vqmovn", "s", int_arm_neon_vqmovns>;
4153 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4154                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4155 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4156                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4157 //   VMOVL    : Vector Lengthening Move
4158 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4159 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4160
4161 // Vector Conversions.
4162
4163 //   VCVT     : Vector Convert Between Floating-Point and Integers
4164 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4165                      v2i32, v2f32, fp_to_sint>;
4166 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4167                      v2i32, v2f32, fp_to_uint>;
4168 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4169                      v2f32, v2i32, sint_to_fp>;
4170 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4171                      v2f32, v2i32, uint_to_fp>;
4172
4173 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4174                      v4i32, v4f32, fp_to_sint>;
4175 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4176                      v4i32, v4f32, fp_to_uint>;
4177 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4178                      v4f32, v4i32, sint_to_fp>;
4179 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4180                      v4f32, v4i32, uint_to_fp>;
4181
4182 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4183 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4184                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4185 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4186                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4187 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4188                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4189 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4190                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4191
4192 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4193                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4194 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4195                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4196 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4197                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4198 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4199                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4200
4201 // Vector Reverse.
4202
4203 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4204
4205 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4206   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4207         (ins DPR:$src), IIC_VMOVD,
4208         OpcodeStr, Dt, "$dst, $src", "",
4209         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4210 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4211   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4212         (ins QPR:$src), IIC_VMOVQ,
4213         OpcodeStr, Dt, "$dst, $src", "",
4214         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4215
4216 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4217 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4218 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4219 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4220
4221 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4222 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4223 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4224 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4225
4226 //   VREV32   : Vector Reverse elements within 32-bit words
4227
4228 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4229   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4230         (ins DPR:$src), IIC_VMOVD,
4231         OpcodeStr, Dt, "$dst, $src", "",
4232         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4233 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4234   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4235         (ins QPR:$src), IIC_VMOVQ,
4236         OpcodeStr, Dt, "$dst, $src", "",
4237         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4238
4239 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4240 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4241
4242 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4243 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4244
4245 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4246
4247 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4248   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4249         (ins DPR:$src), IIC_VMOVD,
4250         OpcodeStr, Dt, "$dst, $src", "",
4251         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4252 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4253   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4254         (ins QPR:$src), IIC_VMOVQ,
4255         OpcodeStr, Dt, "$dst, $src", "",
4256         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4257
4258 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4259 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4260
4261 // Other Vector Shuffles.
4262
4263 //   VEXT     : Vector Extract
4264
4265 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4266   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4267         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4268         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4269         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4270                                       (Ty DPR:$rhs), imm:$index)))]> {
4271   bits<4> index;
4272   let Inst{11-8} = index{3-0};
4273 }
4274
4275 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4276   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4277         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4278         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4279         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4280                                       (Ty QPR:$rhs), imm:$index)))]> {
4281   bits<4> index;
4282   let Inst{11-8} = index{3-0};
4283 }
4284
4285 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4286   let Inst{11-8} = index{3-0};
4287 }
4288 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4289   let Inst{11-9} = index{2-0};
4290   let Inst{8}    = 0b0;
4291 }
4292 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4293   let Inst{11-10} = index{1-0};
4294   let Inst{9-8}    = 0b00;
4295 }
4296 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4297   let Inst{11}    = index{0};
4298   let Inst{10-8}  = 0b000;
4299 }
4300
4301 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4302   let Inst{11-8} = index{3-0};
4303 }
4304 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4305   let Inst{11-9} = index{2-0};
4306   let Inst{8}    = 0b0;
4307 }
4308 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4309   let Inst{11-10} = index{1-0};
4310   let Inst{9-8}    = 0b00;
4311 }
4312 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4313   let Inst{11}    = index{0};
4314   let Inst{10-8}  = 0b000;
4315 }
4316
4317 //   VTRN     : Vector Transpose
4318
4319 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4320 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4321 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4322
4323 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4324 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4325 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4326
4327 //   VUZP     : Vector Unzip (Deinterleave)
4328
4329 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4330 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4331 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4332
4333 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4334 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4335 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4336
4337 //   VZIP     : Vector Zip (Interleave)
4338
4339 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4340 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4341 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4342
4343 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4344 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4345 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4346
4347 // Vector Table Lookup and Table Extension.
4348
4349 //   VTBL     : Vector Table Lookup
4350 def  VTBL1
4351   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4352         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4353         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4354         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4355 let hasExtraSrcRegAllocReq = 1 in {
4356 def  VTBL2
4357   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4358         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4359         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4360 def  VTBL3
4361   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4362         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4363         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4364 def  VTBL4
4365   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4366         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4367         NVTBLFrm, IIC_VTB4,
4368         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4369 } // hasExtraSrcRegAllocReq = 1
4370
4371 def  VTBL2Pseudo
4372   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4373 def  VTBL3Pseudo
4374   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4375 def  VTBL4Pseudo
4376   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4377
4378 //   VTBX     : Vector Table Extension
4379 def  VTBX1
4380   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4381         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4382         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4383         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4384                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4385 let hasExtraSrcRegAllocReq = 1 in {
4386 def  VTBX2
4387   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4388         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4389         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4390 def  VTBX3
4391   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4392         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4393         NVTBLFrm, IIC_VTBX3,
4394         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4395         "$orig = $Vd", []>;
4396 def  VTBX4
4397   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4398         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4399         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4400         "$orig = $Vd", []>;
4401 } // hasExtraSrcRegAllocReq = 1
4402
4403 def  VTBX2Pseudo
4404   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4405                 IIC_VTBX2, "$orig = $dst", []>;
4406 def  VTBX3Pseudo
4407   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4408                 IIC_VTBX3, "$orig = $dst", []>;
4409 def  VTBX4Pseudo
4410   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4411                 IIC_VTBX4, "$orig = $dst", []>;
4412
4413 //===----------------------------------------------------------------------===//
4414 // NEON instructions for single-precision FP math
4415 //===----------------------------------------------------------------------===//
4416
4417 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4418   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4419               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4420                                                        SPR:$a, ssub_0))),
4421                               ssub_0)>;
4422
4423 class N3VSPat<SDNode OpNode, NeonI Inst>
4424   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4425               (EXTRACT_SUBREG (v2f32
4426                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4427                                                       SPR:$a, ssub_0),
4428                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4429                                                       SPR:$b, ssub_0))),
4430                               ssub_0)>;
4431
4432 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4433   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4434               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4435                                                    SPR:$acc, ssub_0),
4436                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4437                                                    SPR:$a, ssub_0),
4438                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4439                                                    SPR:$b, ssub_0)),
4440                               ssub_0)>;
4441
4442 // These need separate instructions because they must use DPR_VFP2 register
4443 // class which have SPR sub-registers.
4444
4445 // Vector Add Operations used for single-precision FP
4446 let neverHasSideEffects = 1 in
4447 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4448 def : N3VSPat<fadd, VADDfd_sfp>;
4449
4450 // Vector Sub Operations used for single-precision FP
4451 let neverHasSideEffects = 1 in
4452 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4453 def : N3VSPat<fsub, VSUBfd_sfp>;
4454
4455 // Vector Multiply Operations used for single-precision FP
4456 let neverHasSideEffects = 1 in
4457 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4458 def : N3VSPat<fmul, VMULfd_sfp>;
4459
4460 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4461 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4462 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4463
4464 //let neverHasSideEffects = 1 in
4465 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4466 //                           v2f32, fmul, fadd>;
4467 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4468
4469 //let neverHasSideEffects = 1 in
4470 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4471 //                           v2f32, fmul, fsub>;
4472 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4473
4474 // Vector Absolute used for single-precision FP
4475 let neverHasSideEffects = 1 in
4476 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4477                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4478                       "vabs", "f32", "$dst, $src", "", []>;
4479 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4480
4481 // Vector Negate used for single-precision FP
4482 let neverHasSideEffects = 1 in
4483 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4484                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4485                       "vneg", "f32", "$dst, $src", "", []>;
4486 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4487
4488 // Vector Maximum used for single-precision FP
4489 let neverHasSideEffects = 1 in
4490 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4491                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4492                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4493 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4494
4495 // Vector Minimum used for single-precision FP
4496 let neverHasSideEffects = 1 in
4497 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4498                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4499                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4500 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4501
4502 // Vector Convert between single-precision FP and integer
4503 let neverHasSideEffects = 1 in
4504 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4505                          v2i32, v2f32, fp_to_sint>;
4506 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4507
4508 let neverHasSideEffects = 1 in
4509 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4510                          v2i32, v2f32, fp_to_uint>;
4511 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4512
4513 let neverHasSideEffects = 1 in
4514 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4515                          v2f32, v2i32, sint_to_fp>;
4516 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4517
4518 let neverHasSideEffects = 1 in
4519 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4520                          v2f32, v2i32, uint_to_fp>;
4521 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4522
4523 //===----------------------------------------------------------------------===//
4524 // Non-Instruction Patterns
4525 //===----------------------------------------------------------------------===//
4526
4527 // bit_convert
4528 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4529 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4530 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4531 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4532 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4533 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4534 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4535 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4536 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4537 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4538 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4539 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4540 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4541 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4542 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4543 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4544 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4545 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4546 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4547 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4548 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4549 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4550 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4551 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4552 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4553 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4554 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4555 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4556 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4557 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4558
4559 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4560 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4561 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4562 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4563 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4564 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4565 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4566 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4567 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4568 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4569 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4570 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4571 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4572 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4573 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4574 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4575 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4576 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4577 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4578 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4579 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4580 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4581 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4582 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4583 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4584 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4585 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4586 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4587 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4588 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;