lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use VLDM to load a Q register as a D register pair.
 133 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 134 def VLDMQ
 135   : PseudoVFPLdStM<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoad_m, "",
 136                    [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 137
 138 // Use VSTM to store a Q register as a D register pair.
 139 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 140 def VSTMQ
 141   : PseudoVFPLdStM<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStore_m, "",
 142                    [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 143
 144 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 145
 146 // Classes for VLD* pseudo-instructions with multi-register operands.
 147 // These are expanded to real instructions after register allocation.
 148 class VLDQPseudo<InstrItinClass itin>
 149   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 150 class VLDQWBPseudo<InstrItinClass itin>
 151   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 152                 (ins addrmode6:$addr, am6offset:$offset), itin,
 153                 "$addr.addr = $wb">;
 154 class VLDQQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQQQWBPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 162                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 163                 "$addr.addr = $wb, $src = $dst">;
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 168           (ins addrmode6:$Rn), IIC_VLD1,
 169           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 170   let Rm = 0b1111;
 171   let Inst{4} = Rn{4};
 172 }
 173 class VLD1Q<bits<4> op7_4, string Dt>
 174   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 175           (ins addrmode6:$Rn), IIC_VLD1x2,
 176           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 177   let Rm = 0b1111;
 178   let Inst{5-4} = Rn{5-4};
 179 }
 180
 181 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 182 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 183 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 184 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 185
 186 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 187 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 188 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 189 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 190
 191 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 192 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 193 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 194 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 195
 196 // ...with address register writeback:
 197 class VLD1DWB<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 199           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 200           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 201           "$Rn.addr = $wb", []> {
 202   let Inst{4} = Rn{4};
 203 }
 204 class VLD1QWB<bits<4> op7_4, string Dt>
 205   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 206           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 207           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 208           "$Rn.addr = $wb", []> {
 209   let Inst{5-4} = Rn{5-4};
 210 }
 211
 212 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 213 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 214 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 215 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 216
 217 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 218 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 219 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 220 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 221
 222 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 223 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 224 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 225 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 226
 227 // ...with 3 registers (some of these are only for the disassembler):
 228 class VLD1D3<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 230           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 231           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 232   let Rm = 0b1111;
 233   let Inst{4} = Rn{4};
 234 }
 235 class VLD1D3WB<bits<4> op7_4, string Dt>
 236   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 237           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 238           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 239   let Inst{4} = Rn{4};
 240 }
 241
 242 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 243 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 244 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 245 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 246
 247 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 248 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 249 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 250 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 251
 252 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 253 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 254
 255 // ...with 4 registers (some of these are only for the disassembler):
 256 class VLD1D4<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 258           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 260   let Rm = 0b1111;
 261   let Inst{5-4} = Rn{5-4};
 262 }
 263 class VLD1D4WB<bits<4> op7_4, string Dt>
 264   : NLdSt<0,0b10,0b0010,op7_4,
 265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 266           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 267           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 268           []> {
 269   let Inst{5-4} = Rn{5-4};
 270 }
 271
 272 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 273 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 274 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 275 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 288           (ins addrmode6:$addr), IIC_VLD2,
 289           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 290 class VLD2Q<bits<4> op7_4, string Dt>
 291   : NLdSt<0, 0b10, 0b0011, op7_4,
 292           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 293           (ins addrmode6:$addr), IIC_VLD2x2,
 294           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 295
 296 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 297 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 298 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 299
 300 def  VLD2q8   : VLD2Q<0b0000, "8">;
 301 def  VLD2q16  : VLD2Q<0b0100, "16">;
 302 def  VLD2q32  : VLD2Q<0b1000, "32">;
 303
 304 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 305 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 306 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 307
 308 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 309 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 310 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 311
 312 // ...with address register writeback:
 313 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 314   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 315           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2u,
 316           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 317           "$addr.addr = $wb", []>;
 318 class VLD2QWB<bits<4> op7_4, string Dt>
 319   : NLdSt<0, 0b10, 0b0011, op7_4,
 320           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 321           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2x2u,
 322           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 323           "$addr.addr = $wb", []>;
 324
 325 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 326 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 327 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 328
 329 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 330 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 331 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 332
 333 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 334 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 335 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 336
 337 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 338 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 339 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 340
 341 // ...with double-spaced registers (for disassembly only):
 342 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 343 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 344 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 345 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 346 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 347 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 348
 349 //   VLD3     : Vector Load (multiple 3-element structures)
 350 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 351   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 352           (ins addrmode6:$addr), IIC_VLD3,
 353           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 354
 355 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 356 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 357 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 358
 359 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 360 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 361 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 362
 363 // ...with address register writeback:
 364 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 365   : NLdSt<0, 0b10, op11_8, op7_4,
 366           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 367           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3u,
 368           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 369           "$addr.addr = $wb", []>;
 370
 371 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 372 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 373 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 374
 375 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 376 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 377 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 378
 379 // ...with double-spaced registers (non-updating versions for disassembly only):
 380 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 381 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 382 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 383 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 384 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 385 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 386
 387 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 388 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 389 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 390
 391 // ...alternate versions to be allocated odd register numbers:
 392 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 393 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 394 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 395
 396 //   VLD4     : Vector Load (multiple 4-element structures)
 397 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 398   : NLdSt<0, 0b10, op11_8, op7_4,
 399           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 400           (ins addrmode6:$addr), IIC_VLD4,
 401           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 402
 403 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 404 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 405 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 406
 407 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 408 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 409 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 410
 411 // ...with address register writeback:
 412 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 413   : NLdSt<0, 0b10, op11_8, op7_4,
 414           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 415           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 416           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 417           "$addr.addr = $wb", []>;
 418
 419 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 420 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 421 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 422
 423 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 424 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 425 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 426
 427 // ...with double-spaced registers (non-updating versions for disassembly only):
 428 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 429 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 430 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 431 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 432 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 433 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 434
 435 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 436 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 437 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 438
 439 // ...alternate versions to be allocated odd register numbers:
 440 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 441 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 442 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 443
 444 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 445
 446 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 447 // These are expanded to real instructions after register allocation.
 448 class VLDQLNPseudo<InstrItinClass itin>
 449   : PseudoNLdSt<(outs QPR:$dst),
 450                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 451                 itin, "$src = $dst">;
 452 class VLDQLNWBPseudo<InstrItinClass itin>
 453   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 454                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 455                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 456 class VLDQQLNPseudo<InstrItinClass itin>
 457   : PseudoNLdSt<(outs QQPR:$dst),
 458                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 459                 itin, "$src = $dst">;
 460 class VLDQQLNWBPseudo<InstrItinClass itin>
 461   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 462                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 463                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 464 class VLDQQQQLNPseudo<InstrItinClass itin>
 465   : PseudoNLdSt<(outs QQQQPR:$dst),
 466                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 467                 itin, "$src = $dst">;
 468 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 469   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 470                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 471                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 472
 473 //   VLD1LN   : Vector Load (single element to one lane)
 474 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 475              PatFrag LoadOp>
 476   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst),
 477           (ins addrmode6:$addr, DPR:$src, nohash_imm:$lane),
 478           IIC_VLD1ln, "vld1", Dt, "\\{$dst[$lane]\\}, $addr",
 479           "$src = $dst",
 480           [(set DPR:$dst, (vector_insert (Ty DPR:$src),
 481                                          (i32 (LoadOp addrmode6:$addr)),
 482                                          imm:$lane))]>;
 483 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 484   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 485                                                (i32 (LoadOp addrmode6:$addr)),
 486                                                imm:$lane))];
 487 }
 488
 489 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8>;
 490 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16>;
 491 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load>;
 492
 493 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 494 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 495 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 496
 497 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 498
 499 // ...with address register writeback:
 500 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 501   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst, GPR:$wb),
 502           (ins addrmode6:$addr, am6offset:$offset,
 503            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 504           "\\{$dst[$lane]\\}, $addr$offset",
 505           "$src = $dst, $addr.addr = $wb", []>;
 506
 507 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8">;
 508 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16">;
 509 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32">;
 510
 511 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 512 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 513 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 514
 515 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 516 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 517   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 518           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 519           IIC_VLD2ln, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 520           "$src1 = $dst1, $src2 = $dst2", []>;
 521
 522 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 523 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 524 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 525
 526 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 527 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 528 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 529
 530 // ...with double-spaced registers:
 531 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 532 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 533
 534 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 535 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 536
 537 // ...with address register writeback:
 538 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 539   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 540           (ins addrmode6:$addr, am6offset:$offset,
 541            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 542           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 543           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 544
 545 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 546 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 547 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 548
 549 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 550 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 551 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 552
 553 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 554 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 555
 556 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 557 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 558
 559 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 560 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 561   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 562           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 563           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 564           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 565           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 566
 567 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 568 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 569 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 570
 571 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 572 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 573 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 574
 575 // ...with double-spaced registers:
 576 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 577 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 578
 579 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 580 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 581
 582 // ...with address register writeback:
 583 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 584   : NLdSt<1, 0b10, op11_8, op7_4,
 585           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 586           (ins addrmode6:$addr, am6offset:$offset,
 587            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 588           IIC_VLD3lnu, "vld3", Dt,
 589           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 590           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 591           []>;
 592
 593 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 594 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 595 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 596
 597 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 598 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 599 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 600
 601 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 602 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 603
 604 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 605 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 606
 607 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 608 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 609   : NLdSt<1, 0b10, op11_8, op7_4,
 610           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 611           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 612           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 613           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 614           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 615
 616 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 617 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 618 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 619
 620 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 621 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 622 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 623
 624 // ...with double-spaced registers:
 625 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 626 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 627
 628 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 629 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 630
 631 // ...with address register writeback:
 632 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 633   : NLdSt<1, 0b10, op11_8, op7_4,
 634           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 635           (ins addrmode6:$addr, am6offset:$offset,
 636            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 637           IIC_VLD4ln, "vld4", Dt,
 638 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 639 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 640           []>;
 641
 642 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 643 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 644 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 645
 646 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 647 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 648 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 649
 650 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 651 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 652
 653 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 654 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 655
 656 //   VLD1DUP  : Vector Load (single element to all lanes)
 657 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 658 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 659 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 660 //   FIXME: Not yet implemented.
 661 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 662
 663 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 664
 665 // Classes for VST* pseudo-instructions with multi-register operands.
 666 // These are expanded to real instructions after register allocation.
 667 class VSTQPseudo<InstrItinClass itin>
 668   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 669 class VSTQWBPseudo<InstrItinClass itin>
 670   : PseudoNLdSt<(outs GPR:$wb),
 671                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 672                 "$addr.addr = $wb">;
 673 class VSTQQPseudo<InstrItinClass itin>
 674   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 675 class VSTQQWBPseudo<InstrItinClass itin>
 676   : PseudoNLdSt<(outs GPR:$wb),
 677                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 678                 "$addr.addr = $wb">;
 679 class VSTQQQQWBPseudo<InstrItinClass itin>
 680   : PseudoNLdSt<(outs GPR:$wb),
 681                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 682                 "$addr.addr = $wb">;
 683
 684 //   VST1     : Vector Store (multiple single elements)
 685 class VST1D<bits<4> op7_4, string Dt>
 686   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src),
 687           IIC_VST1, "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 688 class VST1Q<bits<4> op7_4, string Dt>
 689   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 690           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST1x2,
 691           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 692
 693 def  VST1d8   : VST1D<0b0000, "8">;
 694 def  VST1d16  : VST1D<0b0100, "16">;
 695 def  VST1d32  : VST1D<0b1000, "32">;
 696 def  VST1d64  : VST1D<0b1100, "64">;
 697
 698 def  VST1q8   : VST1Q<0b0000, "8">;
 699 def  VST1q16  : VST1Q<0b0100, "16">;
 700 def  VST1q32  : VST1Q<0b1000, "32">;
 701 def  VST1q64  : VST1Q<0b1100, "64">;
 702
 703 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 704 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 705 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 706 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 707
 708 // ...with address register writeback:
 709 class VST1DWB<bits<4> op7_4, string Dt>
 710   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 711           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST1u,
 712           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 713 class VST1QWB<bits<4> op7_4, string Dt>
 714   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 715           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 716           IIC_VST1x2u, "vst1", Dt, "\\{$src1, $src2\\}, $addr$offset",
 717           "$addr.addr = $wb", []>;
 718
 719 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 720 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 721 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 722 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 723
 724 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 725 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 726 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 727 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 728
 729 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 730 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 731 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 732 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 733
 734 // ...with 3 registers (some of these are only for the disassembler):
 735 class VST1D3<bits<4> op7_4, string Dt>
 736   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 737           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 738           IIC_VST1x3, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 739 class VST1D3WB<bits<4> op7_4, string Dt>
 740   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 741           (ins addrmode6:$addr, am6offset:$offset,
 742            DPR:$src1, DPR:$src2, DPR:$src3),
 743           IIC_VST1x3u, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 744           "$addr.addr = $wb", []>;
 745
 746 def VST1d8T      : VST1D3<0b0000, "8">;
 747 def VST1d16T     : VST1D3<0b0100, "16">;
 748 def VST1d32T     : VST1D3<0b1000, "32">;
 749 def VST1d64T     : VST1D3<0b1100, "64">;
 750
 751 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 752 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 753 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 754 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 755
 756 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 757 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 758
 759 // ...with 4 registers (some of these are only for the disassembler):
 760 class VST1D4<bits<4> op7_4, string Dt>
 761   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 762           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 763           IIC_VST1x4, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 764           []>;
 765 class VST1D4WB<bits<4> op7_4, string Dt>
 766   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 767           (ins addrmode6:$addr, am6offset:$offset,
 768            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 769           "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 770           "$addr.addr = $wb", []>;
 771
 772 def VST1d8Q      : VST1D4<0b0000, "8">;
 773 def VST1d16Q     : VST1D4<0b0100, "16">;
 774 def VST1d32Q     : VST1D4<0b1000, "32">;
 775 def VST1d64Q     : VST1D4<0b1100, "64">;
 776
 777 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 778 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 779 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 780 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 781
 782 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 783 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 784
 785 //   VST2     : Vector Store (multiple 2-element structures)
 786 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 787   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 788           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 789           IIC_VST2, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 790 class VST2Q<bits<4> op7_4, string Dt>
 791   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 792           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 793           IIC_VST2x2, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 794           "", []>;
 795
 796 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 797 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 798 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 799
 800 def  VST2q8   : VST2Q<0b0000, "8">;
 801 def  VST2q16  : VST2Q<0b0100, "16">;
 802 def  VST2q32  : VST2Q<0b1000, "32">;
 803
 804 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 805 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 806 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 807
 808 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 809 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 810 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 811
 812 // ...with address register writeback:
 813 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 814   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 815           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 816           IIC_VST2u, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 817           "$addr.addr = $wb", []>;
 818 class VST2QWB<bits<4> op7_4, string Dt>
 819   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 820           (ins addrmode6:$addr, am6offset:$offset,
 821            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 822           "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 823           "$addr.addr = $wb", []>;
 824
 825 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 826 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 827 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 828
 829 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 830 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 831 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 832
 833 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 834 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 835 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 836
 837 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 838 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 839 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 840
 841 // ...with double-spaced registers (for disassembly only):
 842 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 843 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 844 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 845 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 846 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 847 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 848
 849 //   VST3     : Vector Store (multiple 3-element structures)
 850 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 851   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 852           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3,
 853           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 854
 855 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 856 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 857 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 858
 859 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
 860 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
 861 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
 862
 863 // ...with address register writeback:
 864 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 865   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 866           (ins addrmode6:$addr, am6offset:$offset,
 867            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3u,
 868           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 869           "$addr.addr = $wb", []>;
 870
 871 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 872 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 873 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 874
 875 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
 876 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
 877 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
 878
 879 // ...with double-spaced registers (non-updating versions for disassembly only):
 880 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 881 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 882 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 883 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 884 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 885 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 886
 887 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
 888 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
 889 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
 890
 891 // ...alternate versions to be allocated odd register numbers:
 892 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
 893 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
 894 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
 895
 896 //   VST4     : Vector Store (multiple 4-element structures)
 897 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 898   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 899           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 900           IIC_VST4, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 901           "", []>;
 902
 903 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 904 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 905 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 906
 907 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
 908 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
 909 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
 910
 911 // ...with address register writeback:
 912 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 913   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 914           (ins addrmode6:$addr, am6offset:$offset,
 915            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
 916            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 917           "$addr.addr = $wb", []>;
 918
 919 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 920 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 921 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 922
 923 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
 924 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
 925 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
 926
 927 // ...with double-spaced registers (non-updating versions for disassembly only):
 928 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 929 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 930 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 931 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 932 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 933 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 934
 935 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
 936 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
 937 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
 938
 939 // ...alternate versions to be allocated odd register numbers:
 940 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
 941 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
 942 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
 943
 944 // Classes for VST*LN pseudo-instructions with multi-register operands.
 945 // These are expanded to real instructions after register allocation.
 946 class VSTQLNPseudo<InstrItinClass itin>
 947   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 948                 itin, "">;
 949 class VSTQLNWBPseudo<InstrItinClass itin>
 950   : PseudoNLdSt<(outs GPR:$wb),
 951                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 952                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 953 class VSTQQLNPseudo<InstrItinClass itin>
 954   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 955                 itin, "">;
 956 class VSTQQLNWBPseudo<InstrItinClass itin>
 957   : PseudoNLdSt<(outs GPR:$wb),
 958                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 959                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 960 class VSTQQQQLNPseudo<InstrItinClass itin>
 961   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 962                 itin, "">;
 963 class VSTQQQQLNWBPseudo<InstrItinClass itin>
 964   : PseudoNLdSt<(outs GPR:$wb),
 965                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 966                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 967
 968 //   VST1LN   : Vector Store (single element from one lane)
 969 //   FIXME: Not yet implemented.
 970
 971 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 972 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 973   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 974           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 975           IIC_VST2ln, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 976           "", []>;
 977
 978 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 979 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 980 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 981
 982 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
 983 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
 984 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
 985
 986 // ...with double-spaced registers:
 987 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 988 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 989
 990 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
 991 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
 992
 993 // ...with address register writeback:
 994 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 995   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 996           (ins addrmode6:$addr, am6offset:$offset,
 997            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
 998           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 999           "$addr.addr = $wb", []>;
1000
1001 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
1002 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
1003 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
1004
1005 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1006 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1007 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1008
1009 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
1010 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
1011
1012 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1013 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1014
1015 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1016 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1017   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1018           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
1019            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1020           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
1021
1022 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
1023 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
1024 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
1025
1026 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1027 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1028 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1029
1030 // ...with double-spaced registers:
1031 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
1032 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
1033
1034 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1035 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1036
1037 // ...with address register writeback:
1038 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1039   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1040           (ins addrmode6:$addr, am6offset:$offset,
1041            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1042           IIC_VST3lnu, "vst3", Dt,
1043           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
1044           "$addr.addr = $wb", []>;
1045
1046 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
1047 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
1048 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
1049
1050 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1051 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1052 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1053
1054 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
1055 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
1056
1057 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1058 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1059
1060 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1061 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1062   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1063           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1064            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1065           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
1066           "", []>;
1067
1068 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
1069 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
1070 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
1071
1072 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1073 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1074 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1075
1076 // ...with double-spaced registers:
1077 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
1078 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
1079
1080 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1081 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1082
1083 // ...with address register writeback:
1084 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1085   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1086           (ins addrmode6:$addr, am6offset:$offset,
1087            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1088           IIC_VST4lnu, "vst4", Dt,
1089   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
1090           "$addr.addr = $wb", []>;
1091
1092 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
1093 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
1094 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
1095
1096 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1097 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1098 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1099
1100 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
1101 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
1102
1103 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1104 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1105
1106 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1107
1108
1109 //===----------------------------------------------------------------------===//
1110 // NEON pattern fragments
1111 //===----------------------------------------------------------------------===//
1112
1113 // Extract D sub-registers of Q registers.
1114 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1115   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1116   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1117 }]>;
1118 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1119   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1120   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1121 }]>;
1122 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1123   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1124   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1125 }]>;
1126 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1127   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1128   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1129 }]>;
1130
1131 // Extract S sub-registers of Q/D registers.
1132 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1133   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1134   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1135 }]>;
1136
1137 // Translate lane numbers from Q registers to D subregs.
1138 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1139   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1140 }]>;
1141 def SubReg_i16_lane : SDNodeXForm<imm, [{
1142   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1143 }]>;
1144 def SubReg_i32_lane : SDNodeXForm<imm, [{
1145   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1146 }]>;
1147
1148 //===----------------------------------------------------------------------===//
1149 // Instruction Classes
1150 //===----------------------------------------------------------------------===//
1151
1152 // Basic 2-register operations: single-, double- and quad-register.
1153 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1154            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1155            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1156   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1157         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1158         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1159 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1160            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1161            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1162   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1163         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1164         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1165 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1166            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1167            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1168   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1169         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1170         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1171
1172 // Basic 2-register intrinsics, both double- and quad-register.
1173 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1174               bits<2> op17_16, bits<5> op11_7, bit op4,
1175               InstrItinClass itin, string OpcodeStr, string Dt,
1176               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1177   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1178         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1179         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1180 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1181               bits<2> op17_16, bits<5> op11_7, bit op4,
1182               InstrItinClass itin, string OpcodeStr, string Dt,
1183               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1184   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1185         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1186         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1187
1188 // Narrow 2-register operations.
1189 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1190            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1191            InstrItinClass itin, string OpcodeStr, string Dt,
1192            ValueType TyD, ValueType TyQ, SDNode OpNode>
1193   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1194         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1195         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1196
1197 // Narrow 2-register intrinsics.
1198 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1199               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1200               InstrItinClass itin, string OpcodeStr, string Dt,
1201               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1202   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1203         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1204         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1205
1206 // Long 2-register operations (currently only used for VMOVL).
1207 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1208            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1209            InstrItinClass itin, string OpcodeStr, string Dt,
1210            ValueType TyQ, ValueType TyD, SDNode OpNode>
1211   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1212         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1213         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1214
1215 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1216 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1217   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1218         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1219         OpcodeStr, Dt, "$dst1, $dst2",
1220         "$src1 = $dst1, $src2 = $dst2", []>;
1221 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1222                   InstrItinClass itin, string OpcodeStr, string Dt>
1223   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1224         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1225         "$src1 = $dst1, $src2 = $dst2", []>;
1226
1227 // Basic 3-register operations: single-, double- and quad-register.
1228 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1229            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1230            SDNode OpNode, bit Commutable>
1231   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1232         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1233         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1234   let isCommutable = Commutable;
1235 }
1236
1237 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1238            InstrItinClass itin, string OpcodeStr, string Dt,
1239            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1240   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1241         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1242         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1243         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1244   let isCommutable = Commutable;
1245 }
1246 // Same as N3VD but no data type.
1247 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1248            InstrItinClass itin, string OpcodeStr,
1249            ValueType ResTy, ValueType OpTy,
1250            SDNode OpNode, bit Commutable>
1251   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1252          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1253          OpcodeStr, "$dst, $src1, $src2", "",
1254          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1255   let isCommutable = Commutable;
1256 }
1257
1258 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1259              InstrItinClass itin, string OpcodeStr, string Dt,
1260              ValueType Ty, SDNode ShOp>
1261   : N3V<0, 1, op21_20, op11_8, 1, 0,
1262         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1263         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1264         [(set (Ty DPR:$dst),
1265               (Ty (ShOp (Ty DPR:$src1),
1266                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1267   let isCommutable = 0;
1268 }
1269 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1270                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1271   : N3V<0, 1, op21_20, op11_8, 1, 0,
1272         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1273         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1274         [(set (Ty DPR:$dst),
1275               (Ty (ShOp (Ty DPR:$src1),
1276                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1277   let isCommutable = 0;
1278 }
1279
1280 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1281            InstrItinClass itin, string OpcodeStr, string Dt,
1282            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1283   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1284         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1285         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1286         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1287   let isCommutable = Commutable;
1288 }
1289 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1290            InstrItinClass itin, string OpcodeStr,
1291            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1292   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1293          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1294          OpcodeStr, "$dst, $src1, $src2", "",
1295          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1296   let isCommutable = Commutable;
1297 }
1298 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1299              InstrItinClass itin, string OpcodeStr, string Dt,
1300              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1301   : N3V<1, 1, op21_20, op11_8, 1, 0,
1302         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1303         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1304         [(set (ResTy QPR:$dst),
1305               (ResTy (ShOp (ResTy QPR:$src1),
1306                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1307                                                 imm:$lane)))))]> {
1308   let isCommutable = 0;
1309 }
1310 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1311                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1312   : N3V<1, 1, op21_20, op11_8, 1, 0,
1313         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1314         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1315         [(set (ResTy QPR:$dst),
1316               (ResTy (ShOp (ResTy QPR:$src1),
1317                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1318                                                 imm:$lane)))))]> {
1319   let isCommutable = 0;
1320 }
1321
1322 // Basic 3-register intrinsics, both double- and quad-register.
1323 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1324               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1325               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1326   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1327         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1328         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1329         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1330   let isCommutable = Commutable;
1331 }
1332 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1333                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1334   : N3V<0, 1, op21_20, op11_8, 1, 0,
1335         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1336         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1337         [(set (Ty DPR:$dst),
1338               (Ty (IntOp (Ty DPR:$src1),
1339                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1340                                            imm:$lane)))))]> {
1341   let isCommutable = 0;
1342 }
1343 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1344                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1345   : N3V<0, 1, op21_20, op11_8, 1, 0,
1346         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1347         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1348         [(set (Ty DPR:$dst),
1349               (Ty (IntOp (Ty DPR:$src1),
1350                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1351   let isCommutable = 0;
1352 }
1353 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1354               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1355               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1356   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1357         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1358         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1359         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1360   let isCommutable = 0;
1361 }
1362
1363 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1364               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1365               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1366   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1367         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1368         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1369         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1370   let isCommutable = Commutable;
1371 }
1372 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1373                 string OpcodeStr, string Dt,
1374                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1375   : N3V<1, 1, op21_20, op11_8, 1, 0,
1376         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1377         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1378         [(set (ResTy QPR:$dst),
1379               (ResTy (IntOp (ResTy QPR:$src1),
1380                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1381                                                  imm:$lane)))))]> {
1382   let isCommutable = 0;
1383 }
1384 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1385                   string OpcodeStr, string Dt,
1386                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1387   : N3V<1, 1, op21_20, op11_8, 1, 0,
1388         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1389         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1390         [(set (ResTy QPR:$dst),
1391               (ResTy (IntOp (ResTy QPR:$src1),
1392                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1393                                                  imm:$lane)))))]> {
1394   let isCommutable = 0;
1395 }
1396 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1397               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1398               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1399   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1400         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1401         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1402         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1403   let isCommutable = 0;
1404 }
1405
1406 // Multiply-Add/Sub operations: single-, double- and quad-register.
1407 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1408                 InstrItinClass itin, string OpcodeStr, string Dt,
1409                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1410   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1411         (outs DPR_VFP2:$dst),
1412         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1413         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1414
1415 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1416                 InstrItinClass itin, string OpcodeStr, string Dt,
1417                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1418   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1419         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1420         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1421         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1422                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1423
1424 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1425                   string OpcodeStr, string Dt,
1426                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1427   : N3V<0, 1, op21_20, op11_8, 1, 0,
1428         (outs DPR:$dst),
1429         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1430         NVMulSLFrm, itin,
1431         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1432         [(set (Ty DPR:$dst),
1433               (Ty (ShOp (Ty DPR:$src1),
1434                         (Ty (MulOp DPR:$src2,
1435                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1436                                                      imm:$lane)))))))]>;
1437 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1438                     string OpcodeStr, string Dt,
1439                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1440   : N3V<0, 1, op21_20, op11_8, 1, 0,
1441         (outs DPR:$Vd),
1442         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1443         NVMulSLFrm, itin,
1444         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1445         [(set (Ty DPR:$Vd),
1446               (Ty (ShOp (Ty DPR:$src1),
1447                         (Ty (MulOp DPR:$Vn,
1448                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1449                                                      imm:$lane)))))))]>;
1450
1451 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1452                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1453                 SDNode MulOp, SDNode OpNode>
1454   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1455         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1456         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1457         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1458                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1459 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1460                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1461                   SDNode MulOp, SDNode ShOp>
1462   : N3V<1, 1, op21_20, op11_8, 1, 0,
1463         (outs QPR:$dst),
1464         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1465         NVMulSLFrm, itin,
1466         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1467         [(set (ResTy QPR:$dst),
1468               (ResTy (ShOp (ResTy QPR:$src1),
1469                            (ResTy (MulOp QPR:$src2,
1470                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1471                                                         imm:$lane)))))))]>;
1472 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1473                     string OpcodeStr, string Dt,
1474                     ValueType ResTy, ValueType OpTy,
1475                     SDNode MulOp, SDNode ShOp>
1476   : N3V<1, 1, op21_20, op11_8, 1, 0,
1477         (outs QPR:$dst),
1478         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1479         NVMulSLFrm, itin,
1480         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1481         [(set (ResTy QPR:$dst),
1482               (ResTy (ShOp (ResTy QPR:$src1),
1483                            (ResTy (MulOp QPR:$src2,
1484                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1485                                                         imm:$lane)))))))]>;
1486
1487 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1488 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1489                 InstrItinClass itin, string OpcodeStr, string Dt,
1490                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1491   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1492         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1493         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1494         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1495                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1496 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1497                 InstrItinClass itin, string OpcodeStr, string Dt,
1498                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1499   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1500         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1501         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1502         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1503                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1504
1505 // Neon 3-argument intrinsics, both double- and quad-register.
1506 // The destination register is also used as the first source operand register.
1507 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1508                InstrItinClass itin, string OpcodeStr, string Dt,
1509                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1510   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1511         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1512         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1513         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1514                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1515 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1516                InstrItinClass itin, string OpcodeStr, string Dt,
1517                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1518   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1519         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1520         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1521         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1522                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1523
1524 // Long Multiply-Add/Sub operations.
1525 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1526                 InstrItinClass itin, string OpcodeStr, string Dt,
1527                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1528   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1529         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1530         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1531         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1532                                 (TyQ (MulOp (TyD DPR:$Vn),
1533                                             (TyD DPR:$Vm)))))]>;
1534 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1535                   InstrItinClass itin, string OpcodeStr, string Dt,
1536                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1537   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1538         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1539         NVMulSLFrm, itin,
1540         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1541         [(set QPR:$dst,
1542           (OpNode (TyQ QPR:$src1),
1543                   (TyQ (MulOp (TyD DPR:$src2),
1544                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1545                                                  imm:$lane))))))]>;
1546 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1547                     InstrItinClass itin, string OpcodeStr, string Dt,
1548                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1549   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1550         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1551         NVMulSLFrm, itin,
1552         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1553         [(set QPR:$dst,
1554           (OpNode (TyQ QPR:$src1),
1555                   (TyQ (MulOp (TyD DPR:$src2),
1556                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1557                                                  imm:$lane))))))]>;
1558
1559 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1560 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1561                    InstrItinClass itin, string OpcodeStr, string Dt,
1562                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1563                    SDNode OpNode>
1564   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1565         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1566         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1567         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1568                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1569                                                         (TyD DPR:$Vm)))))))]>;
1570
1571 // Neon Long 3-argument intrinsic.  The destination register is
1572 // a quad-register and is also used as the first source operand register.
1573 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1574                InstrItinClass itin, string OpcodeStr, string Dt,
1575                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1576   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1577         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1578         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1579         [(set QPR:$Vd,
1580           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1581 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1582                  string OpcodeStr, string Dt,
1583                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1584   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1585         (outs QPR:$dst),
1586         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1587         NVMulSLFrm, itin,
1588         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1589         [(set (ResTy QPR:$dst),
1590               (ResTy (IntOp (ResTy QPR:$src1),
1591                             (OpTy DPR:$src2),
1592                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1593                                                 imm:$lane)))))]>;
1594 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1595                    InstrItinClass itin, string OpcodeStr, string Dt,
1596                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1597   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1598         (outs QPR:$dst),
1599         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1600         NVMulSLFrm, itin,
1601         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1602         [(set (ResTy QPR:$dst),
1603               (ResTy (IntOp (ResTy QPR:$src1),
1604                             (OpTy DPR:$src2),
1605                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1606                                                 imm:$lane)))))]>;
1607
1608 // Narrowing 3-register intrinsics.
1609 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1610               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1611               Intrinsic IntOp, bit Commutable>
1612   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1613         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1614         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1615         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1616   let isCommutable = Commutable;
1617 }
1618
1619 // Long 3-register operations.
1620 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1621            InstrItinClass itin, string OpcodeStr, string Dt,
1622            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1623   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1624         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1625         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1626         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1627   let isCommutable = Commutable;
1628 }
1629 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1630              InstrItinClass itin, string OpcodeStr, string Dt,
1631              ValueType TyQ, ValueType TyD, SDNode OpNode>
1632   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1633         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1634         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1635         [(set QPR:$dst,
1636           (TyQ (OpNode (TyD DPR:$src1),
1637                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1638 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1639                InstrItinClass itin, string OpcodeStr, string Dt,
1640                ValueType TyQ, ValueType TyD, SDNode OpNode>
1641   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1642         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1643         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1644         [(set QPR:$dst,
1645           (TyQ (OpNode (TyD DPR:$src1),
1646                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1647
1648 // Long 3-register operations with explicitly extended operands.
1649 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1650               InstrItinClass itin, string OpcodeStr, string Dt,
1651               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1652               bit Commutable>
1653   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1654         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1655         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1656         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1657                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1658   let isCommutable = Commutable;
1659 }
1660
1661 // Long 3-register intrinsics with explicit extend (VABDL).
1662 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1663                  InstrItinClass itin, string OpcodeStr, string Dt,
1664                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1665                  bit Commutable>
1666   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1667         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1668         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1669         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1670                                                 (TyD DPR:$src2))))))]> {
1671   let isCommutable = Commutable;
1672 }
1673
1674 // Long 3-register intrinsics.
1675 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1676               InstrItinClass itin, string OpcodeStr, string Dt,
1677               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1678   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1679         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1680         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1681         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1682   let isCommutable = Commutable;
1683 }
1684 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1685                 string OpcodeStr, string Dt,
1686                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1687   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1688         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1689         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1690         [(set (ResTy QPR:$dst),
1691               (ResTy (IntOp (OpTy DPR:$src1),
1692                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1693                                                 imm:$lane)))))]>;
1694 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1695                   InstrItinClass itin, string OpcodeStr, string Dt,
1696                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1697   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1698         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1699         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1700         [(set (ResTy QPR:$dst),
1701               (ResTy (IntOp (OpTy DPR:$src1),
1702                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1703                                                 imm:$lane)))))]>;
1704
1705 // Wide 3-register operations.
1706 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1707            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1708            SDNode OpNode, SDNode ExtOp, bit Commutable>
1709   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1710         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
1711         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
1712         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
1713                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1714   let isCommutable = Commutable;
1715 }
1716
1717 // Pairwise long 2-register intrinsics, both double- and quad-register.
1718 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1719                 bits<2> op17_16, bits<5> op11_7, bit op4,
1720                 string OpcodeStr, string Dt,
1721                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1722   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1723         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1724         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1725 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1726                 bits<2> op17_16, bits<5> op11_7, bit op4,
1727                 string OpcodeStr, string Dt,
1728                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1729   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1730         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1731         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1732
1733 // Pairwise long 2-register accumulate intrinsics,
1734 // both double- and quad-register.
1735 // The destination register is also used as the first source operand register.
1736 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1737                  bits<2> op17_16, bits<5> op11_7, bit op4,
1738                  string OpcodeStr, string Dt,
1739                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1740   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1741         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
1742         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1743         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
1744 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1745                  bits<2> op17_16, bits<5> op11_7, bit op4,
1746                  string OpcodeStr, string Dt,
1747                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1748   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1749         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
1750         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1751         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
1752
1753 // Shift by immediate,
1754 // both double- and quad-register.
1755 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1756              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1757              ValueType Ty, SDNode OpNode>
1758   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1759            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1760            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1761            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1762 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1763              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1764              ValueType Ty, SDNode OpNode>
1765   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1766            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1767            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1768            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1769
1770 // Long shift by immediate.
1771 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1772              string OpcodeStr, string Dt,
1773              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1774   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1775            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1776            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1777            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1778                                           (i32 imm:$SIMM))))]>;
1779
1780 // Narrow shift by immediate.
1781 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1782              InstrItinClass itin, string OpcodeStr, string Dt,
1783              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1784   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1785            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1786            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1787            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1788                                           (i32 imm:$SIMM))))]>;
1789
1790 // Shift right by immediate and accumulate,
1791 // both double- and quad-register.
1792 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1793                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1794   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1795            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1796            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1797            [(set DPR:$Vd, (Ty (add DPR:$src1,
1798                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
1799 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1800                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1801   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1802            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1803            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1804            [(set QPR:$Vd, (Ty (add QPR:$src1,
1805                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
1806
1807 // Shift by immediate and insert,
1808 // both double- and quad-register.
1809 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1810                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1811   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1812            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
1813            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1814            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
1815 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1816                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1817   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1818            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
1819            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1820            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
1821
1822 // Convert, with fractional bits immediate,
1823 // both double- and quad-register.
1824 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1825               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1826               Intrinsic IntOp>
1827   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1828            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1829            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1830            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
1831 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1832               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1833               Intrinsic IntOp>
1834   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1835            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1836            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1837            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
1838
1839 //===----------------------------------------------------------------------===//
1840 // Multiclasses
1841 //===----------------------------------------------------------------------===//
1842
1843 // Abbreviations used in multiclass suffixes:
1844 //   Q = quarter int (8 bit) elements
1845 //   H = half int (16 bit) elements
1846 //   S = single int (32 bit) elements
1847 //   D = double int (64 bit) elements
1848
1849 // Neon 2-register vector operations -- for disassembly only.
1850
1851 // First with only element sizes of 8, 16 and 32 bits:
1852 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1853                        bits<5> op11_7, bit op4, string opc, string Dt,
1854                        string asm> {
1855   // 64-bit vector types.
1856   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1857                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1858                   opc, !strconcat(Dt, "8"), asm, "", []>;
1859   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1860                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1861                   opc, !strconcat(Dt, "16"), asm, "", []>;
1862   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1863                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1864                   opc, !strconcat(Dt, "32"), asm, "", []>;
1865   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1866                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1867                   opc, "f32", asm, "", []> {
1868     let Inst{10} = 1; // overwrite F = 1
1869   }
1870
1871   // 128-bit vector types.
1872   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1873                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1874                   opc, !strconcat(Dt, "8"), asm, "", []>;
1875   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1876                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1877                   opc, !strconcat(Dt, "16"), asm, "", []>;
1878   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1879                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1880                   opc, !strconcat(Dt, "32"), asm, "", []>;
1881   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1882                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1883                   opc, "f32", asm, "", []> {
1884     let Inst{10} = 1; // overwrite F = 1
1885   }
1886 }
1887
1888 // Neon 3-register vector operations.
1889
1890 // First with only element sizes of 8, 16 and 32 bits:
1891 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1892                    InstrItinClass itinD16, InstrItinClass itinD32,
1893                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1894                    string OpcodeStr, string Dt,
1895                    SDNode OpNode, bit Commutable = 0> {
1896   // 64-bit vector types.
1897   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1898                    OpcodeStr, !strconcat(Dt, "8"),
1899                    v8i8, v8i8, OpNode, Commutable>;
1900   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1901                    OpcodeStr, !strconcat(Dt, "16"),
1902                    v4i16, v4i16, OpNode, Commutable>;
1903   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1904                    OpcodeStr, !strconcat(Dt, "32"),
1905                    v2i32, v2i32, OpNode, Commutable>;
1906
1907   // 128-bit vector types.
1908   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1909                    OpcodeStr, !strconcat(Dt, "8"),
1910                    v16i8, v16i8, OpNode, Commutable>;
1911   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1912                    OpcodeStr, !strconcat(Dt, "16"),
1913                    v8i16, v8i16, OpNode, Commutable>;
1914   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1915                    OpcodeStr, !strconcat(Dt, "32"),
1916                    v4i32, v4i32, OpNode, Commutable>;
1917 }
1918
1919 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1920   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1921                        v4i16, ShOp>;
1922   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1923                      v2i32, ShOp>;
1924   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1925                        v8i16, v4i16, ShOp>;
1926   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1927                      v4i32, v2i32, ShOp>;
1928 }
1929
1930 // ....then also with element size 64 bits:
1931 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1932                     InstrItinClass itinD, InstrItinClass itinQ,
1933                     string OpcodeStr, string Dt,
1934                     SDNode OpNode, bit Commutable = 0>
1935   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1936             OpcodeStr, Dt, OpNode, Commutable> {
1937   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1938                    OpcodeStr, !strconcat(Dt, "64"),
1939                    v1i64, v1i64, OpNode, Commutable>;
1940   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1941                    OpcodeStr, !strconcat(Dt, "64"),
1942                    v2i64, v2i64, OpNode, Commutable>;
1943 }
1944
1945
1946 // Neon Narrowing 2-register vector operations,
1947 //   source operand element sizes of 16, 32 and 64 bits:
1948 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1949                     bits<5> op11_7, bit op6, bit op4,
1950                     InstrItinClass itin, string OpcodeStr, string Dt,
1951                     SDNode OpNode> {
1952   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1953                    itin, OpcodeStr, !strconcat(Dt, "16"),
1954                    v8i8, v8i16, OpNode>;
1955   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1956                    itin, OpcodeStr, !strconcat(Dt, "32"),
1957                    v4i16, v4i32, OpNode>;
1958   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1959                    itin, OpcodeStr, !strconcat(Dt, "64"),
1960                    v2i32, v2i64, OpNode>;
1961 }
1962
1963 // Neon Narrowing 2-register vector intrinsics,
1964 //   source operand element sizes of 16, 32 and 64 bits:
1965 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1966                        bits<5> op11_7, bit op6, bit op4,
1967                        InstrItinClass itin, string OpcodeStr, string Dt,
1968                        Intrinsic IntOp> {
1969   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1970                       itin, OpcodeStr, !strconcat(Dt, "16"),
1971                       v8i8, v8i16, IntOp>;
1972   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1973                       itin, OpcodeStr, !strconcat(Dt, "32"),
1974                       v4i16, v4i32, IntOp>;
1975   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1976                       itin, OpcodeStr, !strconcat(Dt, "64"),
1977                       v2i32, v2i64, IntOp>;
1978 }
1979
1980
1981 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1982 //   source operand element sizes of 16, 32 and 64 bits:
1983 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1984                     string OpcodeStr, string Dt, SDNode OpNode> {
1985   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1986                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1987   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1988                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1989   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1990                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1991 }
1992
1993
1994 // Neon 3-register vector intrinsics.
1995
1996 // First with only element sizes of 16 and 32 bits:
1997 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1998                      InstrItinClass itinD16, InstrItinClass itinD32,
1999                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2000                      string OpcodeStr, string Dt,
2001                      Intrinsic IntOp, bit Commutable = 0> {
2002   // 64-bit vector types.
2003   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2004                       OpcodeStr, !strconcat(Dt, "16"),
2005                       v4i16, v4i16, IntOp, Commutable>;
2006   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2007                       OpcodeStr, !strconcat(Dt, "32"),
2008                       v2i32, v2i32, IntOp, Commutable>;
2009
2010   // 128-bit vector types.
2011   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2012                       OpcodeStr, !strconcat(Dt, "16"),
2013                       v8i16, v8i16, IntOp, Commutable>;
2014   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2015                       OpcodeStr, !strconcat(Dt, "32"),
2016                       v4i32, v4i32, IntOp, Commutable>;
2017 }
2018 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2019                      InstrItinClass itinD16, InstrItinClass itinD32,
2020                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2021                      string OpcodeStr, string Dt,
2022                      Intrinsic IntOp> {
2023   // 64-bit vector types.
2024   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2025                       OpcodeStr, !strconcat(Dt, "16"),
2026                       v4i16, v4i16, IntOp>;
2027   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2028                       OpcodeStr, !strconcat(Dt, "32"),
2029                       v2i32, v2i32, IntOp>;
2030
2031   // 128-bit vector types.
2032   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2033                       OpcodeStr, !strconcat(Dt, "16"),
2034                       v8i16, v8i16, IntOp>;
2035   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2036                       OpcodeStr, !strconcat(Dt, "32"),
2037                       v4i32, v4i32, IntOp>;
2038 }
2039
2040 multiclass N3VIntSL_HS<bits<4> op11_8,
2041                        InstrItinClass itinD16, InstrItinClass itinD32,
2042                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2043                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2044   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2045                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2046   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2047                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2048   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2049                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2050   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2051                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2052 }
2053
2054 // ....then also with element size of 8 bits:
2055 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2056                       InstrItinClass itinD16, InstrItinClass itinD32,
2057                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2058                       string OpcodeStr, string Dt,
2059                       Intrinsic IntOp, bit Commutable = 0>
2060   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2061               OpcodeStr, Dt, IntOp, Commutable> {
2062   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2063                       OpcodeStr, !strconcat(Dt, "8"),
2064                       v8i8, v8i8, IntOp, Commutable>;
2065   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2066                       OpcodeStr, !strconcat(Dt, "8"),
2067                       v16i8, v16i8, IntOp, Commutable>;
2068 }
2069 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2070                       InstrItinClass itinD16, InstrItinClass itinD32,
2071                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2072                       string OpcodeStr, string Dt,
2073                       Intrinsic IntOp>
2074   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2075               OpcodeStr, Dt, IntOp> {
2076   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2077                       OpcodeStr, !strconcat(Dt, "8"),
2078                       v8i8, v8i8, IntOp>;
2079   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2080                       OpcodeStr, !strconcat(Dt, "8"),
2081                       v16i8, v16i8, IntOp>;
2082 }
2083
2084
2085 // ....then also with element size of 64 bits:
2086 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2087                        InstrItinClass itinD16, InstrItinClass itinD32,
2088                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2089                        string OpcodeStr, string Dt,
2090                        Intrinsic IntOp, bit Commutable = 0>
2091   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2092                OpcodeStr, Dt, IntOp, Commutable> {
2093   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2094                       OpcodeStr, !strconcat(Dt, "64"),
2095                       v1i64, v1i64, IntOp, Commutable>;
2096   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2097                       OpcodeStr, !strconcat(Dt, "64"),
2098                       v2i64, v2i64, IntOp, Commutable>;
2099 }
2100 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2101                        InstrItinClass itinD16, InstrItinClass itinD32,
2102                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2103                        string OpcodeStr, string Dt,
2104                        Intrinsic IntOp>
2105   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2106                OpcodeStr, Dt, IntOp> {
2107   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2108                       OpcodeStr, !strconcat(Dt, "64"),
2109                       v1i64, v1i64, IntOp>;
2110   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2111                       OpcodeStr, !strconcat(Dt, "64"),
2112                       v2i64, v2i64, IntOp>;
2113 }
2114
2115 // Neon Narrowing 3-register vector intrinsics,
2116 //   source operand element sizes of 16, 32 and 64 bits:
2117 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2118                        string OpcodeStr, string Dt,
2119                        Intrinsic IntOp, bit Commutable = 0> {
2120   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2121                       OpcodeStr, !strconcat(Dt, "16"),
2122                       v8i8, v8i16, IntOp, Commutable>;
2123   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2124                       OpcodeStr, !strconcat(Dt, "32"),
2125                       v4i16, v4i32, IntOp, Commutable>;
2126   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2127                       OpcodeStr, !strconcat(Dt, "64"),
2128                       v2i32, v2i64, IntOp, Commutable>;
2129 }
2130
2131
2132 // Neon Long 3-register vector operations.
2133
2134 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2135                     InstrItinClass itin16, InstrItinClass itin32,
2136                     string OpcodeStr, string Dt,
2137                     SDNode OpNode, bit Commutable = 0> {
2138   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2139                    OpcodeStr, !strconcat(Dt, "8"),
2140                    v8i16, v8i8, OpNode, Commutable>;
2141   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2142                    OpcodeStr, !strconcat(Dt, "16"),
2143                    v4i32, v4i16, OpNode, Commutable>;
2144   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2145                    OpcodeStr, !strconcat(Dt, "32"),
2146                    v2i64, v2i32, OpNode, Commutable>;
2147 }
2148
2149 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2150                      InstrItinClass itin, string OpcodeStr, string Dt,
2151                      SDNode OpNode> {
2152   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2153                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2154   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2155                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2156 }
2157
2158 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2159                        InstrItinClass itin16, InstrItinClass itin32,
2160                        string OpcodeStr, string Dt,
2161                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2162   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2163                       OpcodeStr, !strconcat(Dt, "8"),
2164                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2165   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2166                       OpcodeStr, !strconcat(Dt, "16"),
2167                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2168   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2169                       OpcodeStr, !strconcat(Dt, "32"),
2170                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2171 }
2172
2173 // Neon Long 3-register vector intrinsics.
2174
2175 // First with only element sizes of 16 and 32 bits:
2176 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2177                       InstrItinClass itin16, InstrItinClass itin32,
2178                       string OpcodeStr, string Dt,
2179                       Intrinsic IntOp, bit Commutable = 0> {
2180   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2181                       OpcodeStr, !strconcat(Dt, "16"),
2182                       v4i32, v4i16, IntOp, Commutable>;
2183   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2184                       OpcodeStr, !strconcat(Dt, "32"),
2185                       v2i64, v2i32, IntOp, Commutable>;
2186 }
2187
2188 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2189                         InstrItinClass itin, string OpcodeStr, string Dt,
2190                         Intrinsic IntOp> {
2191   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2192                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2193   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2194                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2195 }
2196
2197 // ....then also with element size of 8 bits:
2198 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2199                        InstrItinClass itin16, InstrItinClass itin32,
2200                        string OpcodeStr, string Dt,
2201                        Intrinsic IntOp, bit Commutable = 0>
2202   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2203                IntOp, Commutable> {
2204   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2205                       OpcodeStr, !strconcat(Dt, "8"),
2206                       v8i16, v8i8, IntOp, Commutable>;
2207 }
2208
2209 // ....with explicit extend (VABDL).
2210 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2211                        InstrItinClass itin, string OpcodeStr, string Dt,
2212                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2213   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2214                          OpcodeStr, !strconcat(Dt, "8"),
2215                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2216   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2217                          OpcodeStr, !strconcat(Dt, "16"),
2218                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2219   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2220                          OpcodeStr, !strconcat(Dt, "32"),
2221                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2222 }
2223
2224
2225 // Neon Wide 3-register vector intrinsics,
2226 //   source operand element sizes of 8, 16 and 32 bits:
2227 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2228                     string OpcodeStr, string Dt,
2229                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2230   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2231                    OpcodeStr, !strconcat(Dt, "8"),
2232                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2233   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2234                    OpcodeStr, !strconcat(Dt, "16"),
2235                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2236   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2237                    OpcodeStr, !strconcat(Dt, "32"),
2238                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2239 }
2240
2241
2242 // Neon Multiply-Op vector operations,
2243 //   element sizes of 8, 16 and 32 bits:
2244 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2245                         InstrItinClass itinD16, InstrItinClass itinD32,
2246                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2247                         string OpcodeStr, string Dt, SDNode OpNode> {
2248   // 64-bit vector types.
2249   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2250                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2251   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2252                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2253   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2254                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2255
2256   // 128-bit vector types.
2257   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2258                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2259   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2260                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2261   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2262                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2263 }
2264
2265 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2266                          InstrItinClass itinD16, InstrItinClass itinD32,
2267                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2268                          string OpcodeStr, string Dt, SDNode ShOp> {
2269   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2270                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2271   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2272                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2273   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2274                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2275                             mul, ShOp>;
2276   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2277                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2278                           mul, ShOp>;
2279 }
2280
2281 // Neon Intrinsic-Op vector operations,
2282 //   element sizes of 8, 16 and 32 bits:
2283 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2284                         InstrItinClass itinD, InstrItinClass itinQ,
2285                         string OpcodeStr, string Dt, Intrinsic IntOp,
2286                         SDNode OpNode> {
2287   // 64-bit vector types.
2288   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2289                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2290   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2291                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2292   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2293                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2294
2295   // 128-bit vector types.
2296   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2297                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2298   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2299                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2300   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2301                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2302 }
2303
2304 // Neon 3-argument intrinsics,
2305 //   element sizes of 8, 16 and 32 bits:
2306 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2307                        InstrItinClass itinD, InstrItinClass itinQ,
2308                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2309   // 64-bit vector types.
2310   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2311                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2312   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2313                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2314   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2315                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2316
2317   // 128-bit vector types.
2318   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2319                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2320   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2321                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2322   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2323                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2324 }
2325
2326
2327 // Neon Long Multiply-Op vector operations,
2328 //   element sizes of 8, 16 and 32 bits:
2329 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2330                          InstrItinClass itin16, InstrItinClass itin32,
2331                          string OpcodeStr, string Dt, SDNode MulOp,
2332                          SDNode OpNode> {
2333   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2334                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2335   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2336                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2337   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2338                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2339 }
2340
2341 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2342                           string Dt, SDNode MulOp, SDNode OpNode> {
2343   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2344                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2345   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2346                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2347 }
2348
2349
2350 // Neon Long 3-argument intrinsics.
2351
2352 // First with only element sizes of 16 and 32 bits:
2353 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2354                        InstrItinClass itin16, InstrItinClass itin32,
2355                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2356   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2357                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2358   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2359                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2360 }
2361
2362 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2363                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2364   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2365                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2366   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2367                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2368 }
2369
2370 // ....then also with element size of 8 bits:
2371 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2372                         InstrItinClass itin16, InstrItinClass itin32,
2373                         string OpcodeStr, string Dt, Intrinsic IntOp>
2374   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2375   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2376                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2377 }
2378
2379 // ....with explicit extend (VABAL).
2380 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2381                             InstrItinClass itin, string OpcodeStr, string Dt,
2382                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2383   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2384                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2385                            IntOp, ExtOp, OpNode>;
2386   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2387                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2388                            IntOp, ExtOp, OpNode>;
2389   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2390                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2391                            IntOp, ExtOp, OpNode>;
2392 }
2393
2394
2395 // Neon 2-register vector intrinsics,
2396 //   element sizes of 8, 16 and 32 bits:
2397 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2398                       bits<5> op11_7, bit op4,
2399                       InstrItinClass itinD, InstrItinClass itinQ,
2400                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2401   // 64-bit vector types.
2402   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2403                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2404   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2405                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2406   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2407                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2408
2409   // 128-bit vector types.
2410   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2411                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2412   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2413                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2414   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2415                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2416 }
2417
2418
2419 // Neon Pairwise long 2-register intrinsics,
2420 //   element sizes of 8, 16 and 32 bits:
2421 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2422                         bits<5> op11_7, bit op4,
2423                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2424   // 64-bit vector types.
2425   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2426                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2427   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2428                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2429   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2430                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2431
2432   // 128-bit vector types.
2433   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2434                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2435   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2436                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2437   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2438                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2439 }
2440
2441
2442 // Neon Pairwise long 2-register accumulate intrinsics,
2443 //   element sizes of 8, 16 and 32 bits:
2444 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2445                          bits<5> op11_7, bit op4,
2446                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2447   // 64-bit vector types.
2448   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2449                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2450   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2451                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2452   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2453                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2454
2455   // 128-bit vector types.
2456   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2457                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2458   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2459                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2460   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2461                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2462 }
2463
2464
2465 // Neon 2-register vector shift by immediate,
2466 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2467 //   element sizes of 8, 16, 32 and 64 bits:
2468 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2469                      InstrItinClass itin, string OpcodeStr, string Dt,
2470                      SDNode OpNode, Format f> {
2471   // 64-bit vector types.
2472   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2473                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2474     let Inst{21-19} = 0b001; // imm6 = 001xxx
2475   }
2476   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2477                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2478     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2479   }
2480   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2481                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2482     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2483   }
2484   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2485                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2486                              // imm6 = xxxxxx
2487
2488   // 128-bit vector types.
2489   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2490                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2491     let Inst{21-19} = 0b001; // imm6 = 001xxx
2492   }
2493   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2494                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2495     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2496   }
2497   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2498                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2499     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2500   }
2501   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2502                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2503                              // imm6 = xxxxxx
2504 }
2505
2506 // Neon Shift-Accumulate vector operations,
2507 //   element sizes of 8, 16, 32 and 64 bits:
2508 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2509                          string OpcodeStr, string Dt, SDNode ShOp> {
2510   // 64-bit vector types.
2511   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2512                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2513     let Inst{21-19} = 0b001; // imm6 = 001xxx
2514   }
2515   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2516                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2517     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2518   }
2519   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2520                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2521     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2522   }
2523   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2524                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2525                              // imm6 = xxxxxx
2526
2527   // 128-bit vector types.
2528   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2529                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2530     let Inst{21-19} = 0b001; // imm6 = 001xxx
2531   }
2532   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2533                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2534     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2535   }
2536   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2537                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2538     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2539   }
2540   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2541                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2542                              // imm6 = xxxxxx
2543 }
2544
2545
2546 // Neon Shift-Insert vector operations,
2547 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2548 //   element sizes of 8, 16, 32 and 64 bits:
2549 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2550                          string OpcodeStr, SDNode ShOp,
2551                          Format f> {
2552   // 64-bit vector types.
2553   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2554                         f, OpcodeStr, "8", v8i8, ShOp> {
2555     let Inst{21-19} = 0b001; // imm6 = 001xxx
2556   }
2557   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2558                         f, OpcodeStr, "16", v4i16, ShOp> {
2559     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2560   }
2561   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2562                         f, OpcodeStr, "32", v2i32, ShOp> {
2563     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2564   }
2565   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2566                         f, OpcodeStr, "64", v1i64, ShOp>;
2567                              // imm6 = xxxxxx
2568
2569   // 128-bit vector types.
2570   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2571                         f, OpcodeStr, "8", v16i8, ShOp> {
2572     let Inst{21-19} = 0b001; // imm6 = 001xxx
2573   }
2574   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2575                         f, OpcodeStr, "16", v8i16, ShOp> {
2576     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2577   }
2578   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2579                         f, OpcodeStr, "32", v4i32, ShOp> {
2580     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2581   }
2582   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2583                         f, OpcodeStr, "64", v2i64, ShOp>;
2584                              // imm6 = xxxxxx
2585 }
2586
2587 // Neon Shift Long operations,
2588 //   element sizes of 8, 16, 32 bits:
2589 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2590                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2591   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2592                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2593     let Inst{21-19} = 0b001; // imm6 = 001xxx
2594   }
2595   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2596                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2597     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2598   }
2599   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2600                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2601     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2602   }
2603 }
2604
2605 // Neon Shift Narrow operations,
2606 //   element sizes of 16, 32, 64 bits:
2607 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2608                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2609                       SDNode OpNode> {
2610   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2611                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2612     let Inst{21-19} = 0b001; // imm6 = 001xxx
2613   }
2614   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2615                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2616     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2617   }
2618   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2619                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2620     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2621   }
2622 }
2623
2624 //===----------------------------------------------------------------------===//
2625 // Instruction Definitions.
2626 //===----------------------------------------------------------------------===//
2627
2628 // Vector Add Operations.
2629
2630 //   VADD     : Vector Add (integer and floating-point)
2631 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2632                          add, 1>;
2633 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2634                      v2f32, v2f32, fadd, 1>;
2635 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2636                      v4f32, v4f32, fadd, 1>;
2637 //   VADDL    : Vector Add Long (Q = D + D)
2638 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2639                             "vaddl", "s", add, sext, 1>;
2640 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2641                             "vaddl", "u", add, zext, 1>;
2642 //   VADDW    : Vector Add Wide (Q = Q + D)
2643 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2644 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2645 //   VHADD    : Vector Halving Add
2646 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2647                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2648                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2649 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2650                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2651                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2652 //   VRHADD   : Vector Rounding Halving Add
2653 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2654                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2655                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2656 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2657                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2658                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2659 //   VQADD    : Vector Saturating Add
2660 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2661                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2662                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2663 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2664                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2665                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2666 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2667 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2668                             int_arm_neon_vaddhn, 1>;
2669 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2670 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2671                             int_arm_neon_vraddhn, 1>;
2672
2673 // Vector Multiply Operations.
2674
2675 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2676 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2677                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2678 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2679                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2680 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2681                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2682 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2683                      v2f32, v2f32, fmul, 1>;
2684 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2685                      v4f32, v4f32, fmul, 1>;
2686 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2687 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2688 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2689                        v2f32, fmul>;
2690
2691 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2692                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2693           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2694                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2695                                       (DSubReg_i16_reg imm:$lane))),
2696                               (SubReg_i16_lane imm:$lane)))>;
2697 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2698                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2699           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2700                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2701                                       (DSubReg_i32_reg imm:$lane))),
2702                               (SubReg_i32_lane imm:$lane)))>;
2703 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2704                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2705           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2706                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2707                                    (DSubReg_i32_reg imm:$lane))),
2708                            (SubReg_i32_lane imm:$lane)))>;
2709
2710 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2711 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2712                           IIC_VMULi16Q, IIC_VMULi32Q,
2713                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2714 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2715                             IIC_VMULi16Q, IIC_VMULi32Q,
2716                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2717 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2718                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2719                                                             imm:$lane)))),
2720           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2721                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2722                                          (DSubReg_i16_reg imm:$lane))),
2723                                  (SubReg_i16_lane imm:$lane)))>;
2724 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2725                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2726                                                             imm:$lane)))),
2727           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2728                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2729                                          (DSubReg_i32_reg imm:$lane))),
2730                                  (SubReg_i32_lane imm:$lane)))>;
2731
2732 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2733 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2734                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2735                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2736 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2737                               IIC_VMULi16Q, IIC_VMULi32Q,
2738                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2739 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2740                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2741                                                              imm:$lane)))),
2742           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2743                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2744                                           (DSubReg_i16_reg imm:$lane))),
2745                                   (SubReg_i16_lane imm:$lane)))>;
2746 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2747                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2748                                                              imm:$lane)))),
2749           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2750                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2751                                           (DSubReg_i32_reg imm:$lane))),
2752                                   (SubReg_i32_lane imm:$lane)))>;
2753
2754 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2755 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2756                          "vmull", "s", NEONvmulls, 1>;
2757 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2758                          "vmull", "u", NEONvmullu, 1>;
2759 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2760                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2761 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2762 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2763
2764 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2765 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2766                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2767 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2768                              "vqdmull", "s", int_arm_neon_vqdmull>;
2769
2770 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2771
2772 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2773 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2774                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2775 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2776                           v2f32, fmul, fadd>;
2777 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2778                           v4f32, fmul, fadd>;
2779 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2780                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2781 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2782                             v2f32, fmul, fadd>;
2783 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2784                             v4f32, v2f32, fmul, fadd>;
2785
2786 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2787                   (mul (v8i16 QPR:$src2),
2788                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2789           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2790                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2791                                       (DSubReg_i16_reg imm:$lane))),
2792                               (SubReg_i16_lane imm:$lane)))>;
2793
2794 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2795                   (mul (v4i32 QPR:$src2),
2796                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2797           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2798                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2799                                       (DSubReg_i32_reg imm:$lane))),
2800                               (SubReg_i32_lane imm:$lane)))>;
2801
2802 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2803                   (fmul (v4f32 QPR:$src2),
2804                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2805           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2806                            (v4f32 QPR:$src2),
2807                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2808                                    (DSubReg_i32_reg imm:$lane))),
2809                            (SubReg_i32_lane imm:$lane)))>;
2810
2811 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2812 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2813                               "vmlal", "s", NEONvmulls, add>;
2814 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2815                               "vmlal", "u", NEONvmullu, add>;
2816
2817 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2818 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2819
2820 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2821 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2822                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2823 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2824
2825 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2826 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2827                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2828 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2829                           v2f32, fmul, fsub>;
2830 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2831                           v4f32, fmul, fsub>;
2832 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2833                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2834 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2835                             v2f32, fmul, fsub>;
2836 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2837                             v4f32, v2f32, fmul, fsub>;
2838
2839 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2840                   (mul (v8i16 QPR:$src2),
2841                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2842           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2843                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2844                                       (DSubReg_i16_reg imm:$lane))),
2845                               (SubReg_i16_lane imm:$lane)))>;
2846
2847 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2848                   (mul (v4i32 QPR:$src2),
2849                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2850           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2851                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2852                                       (DSubReg_i32_reg imm:$lane))),
2853                               (SubReg_i32_lane imm:$lane)))>;
2854
2855 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2856                   (fmul (v4f32 QPR:$src2),
2857                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2858           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2859                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2860                                    (DSubReg_i32_reg imm:$lane))),
2861                            (SubReg_i32_lane imm:$lane)))>;
2862
2863 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2864 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2865                               "vmlsl", "s", NEONvmulls, sub>;
2866 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2867                               "vmlsl", "u", NEONvmullu, sub>;
2868
2869 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2870 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2871
2872 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2873 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2874                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2875 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2876
2877 // Vector Subtract Operations.
2878
2879 //   VSUB     : Vector Subtract (integer and floating-point)
2880 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2881                          "vsub", "i", sub, 0>;
2882 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2883                      v2f32, v2f32, fsub, 0>;
2884 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2885                      v4f32, v4f32, fsub, 0>;
2886 //   VSUBL    : Vector Subtract Long (Q = D - D)
2887 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2888                             "vsubl", "s", sub, sext, 0>;
2889 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2890                             "vsubl", "u", sub, zext, 0>;
2891 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2892 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
2893 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
2894 //   VHSUB    : Vector Halving Subtract
2895 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2896                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2897                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2898 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2899                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2900                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2901 //   VQSUB    : Vector Saturing Subtract
2902 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2903                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2904                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2905 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2906                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2907                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2908 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2909 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2910                             int_arm_neon_vsubhn, 0>;
2911 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2912 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2913                             int_arm_neon_vrsubhn, 0>;
2914
2915 // Vector Comparisons.
2916
2917 //   VCEQ     : Vector Compare Equal
2918 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2919                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2920 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2921                      NEONvceq, 1>;
2922 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2923                      NEONvceq, 1>;
2924 // For disassembly only.
2925 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2926                             "$dst, $src, #0">;
2927
2928 //   VCGE     : Vector Compare Greater Than or Equal
2929 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2930                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2931 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2932                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2933 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2934                      NEONvcge, 0>;
2935 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2936                      NEONvcge, 0>;
2937 // For disassembly only.
2938 // FIXME: This instruction's encoding MAY NOT BE correct.
2939 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2940                             "$dst, $src, #0">;
2941 // For disassembly only.
2942 // FIXME: This instruction's encoding MAY NOT BE correct.
2943 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2944                             "$dst, $src, #0">;
2945
2946 //   VCGT     : Vector Compare Greater Than
2947 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2948                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2949 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2950                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2951 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2952                      NEONvcgt, 0>;
2953 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2954                      NEONvcgt, 0>;
2955 // For disassembly only.
2956 // FIXME: This instruction's encoding MAY NOT BE correct.
2957 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2958                             "$dst, $src, #0">;
2959 // For disassembly only.
2960 // FIXME: This instruction's encoding MAY NOT BE correct.
2961 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2962                             "$dst, $src, #0">;
2963
2964 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2965 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2966                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2967 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2968                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2969 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2970 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2971                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2972 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2973                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2974 //   VTST     : Vector Test Bits
2975 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2976                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2977
2978 // Vector Bitwise Operations.
2979
2980 def vnotd : PatFrag<(ops node:$in),
2981                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2982 def vnotq : PatFrag<(ops node:$in),
2983                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2984
2985
2986 //   VAND     : Vector Bitwise AND
2987 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2988                       v2i32, v2i32, and, 1>;
2989 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2990                       v4i32, v4i32, and, 1>;
2991
2992 //   VEOR     : Vector Bitwise Exclusive OR
2993 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2994                       v2i32, v2i32, xor, 1>;
2995 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2996                       v4i32, v4i32, xor, 1>;
2997
2998 //   VORR     : Vector Bitwise OR
2999 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3000                       v2i32, v2i32, or, 1>;
3001 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3002                       v4i32, v4i32, or, 1>;
3003
3004 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3005 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3006                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3007                      "vbic", "$dst, $src1, $src2", "",
3008                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3009                                                  (vnotd DPR:$src2))))]>;
3010 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3011                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3012                      "vbic", "$dst, $src1, $src2", "",
3013                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3014                                                  (vnotq QPR:$src2))))]>;
3015
3016 //   VORN     : Vector Bitwise OR NOT
3017 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3018                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3019                      "vorn", "$dst, $src1, $src2", "",
3020                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3021                                                 (vnotd DPR:$src2))))]>;
3022 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3023                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3024                      "vorn", "$dst, $src1, $src2", "",
3025                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3026                                                 (vnotq QPR:$src2))))]>;
3027
3028 //   VMVN     : Vector Bitwise NOT (Immediate)
3029
3030 let isReMaterializable = 1 in {
3031
3032 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3033                          (ins nModImm:$SIMM), IIC_VMOVImm,
3034                          "vmvn", "i16", "$dst, $SIMM", "",
3035                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3036   let Inst{9} = SIMM{9};
3037 }
3038
3039 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3040                          (ins nModImm:$SIMM), IIC_VMOVImm,
3041                          "vmvn", "i16", "$dst, $SIMM", "",
3042                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3043   let Inst{9} = SIMM{9};
3044 }
3045
3046 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3047                          (ins nModImm:$SIMM), IIC_VMOVImm,
3048                          "vmvn", "i32", "$dst, $SIMM", "",
3049                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3050   let Inst{11-8} = SIMM{11-8};
3051 }
3052
3053 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3054                          (ins nModImm:$SIMM), IIC_VMOVImm,
3055                          "vmvn", "i32", "$dst, $SIMM", "",
3056                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3057   let Inst{11-8} = SIMM{11-8};
3058 }
3059 }
3060
3061 //   VMVN     : Vector Bitwise NOT
3062 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3063                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3064                      "vmvn", "$dst, $src", "",
3065                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3066 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3067                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3068                      "vmvn", "$dst, $src", "",
3069                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3070 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3071 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3072
3073 //   VBSL     : Vector Bitwise Select
3074 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3075                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3076                      N3RegFrm, IIC_VCNTiD,
3077                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3078                      [(set DPR:$Vd,
3079                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3080                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3081 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3082                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3083                      N3RegFrm, IIC_VCNTiQ,
3084                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3085                      [(set QPR:$Vd,
3086                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3087                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3088
3089 //   VBIF     : Vector Bitwise Insert if False
3090 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3091 // FIXME: This instruction's encoding MAY NOT BE correct.
3092 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3093                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3094                      N3RegFrm, IIC_VBINiD,
3095                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3096                      [/* For disassembly only; pattern left blank */]>;
3097 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3098                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3099                      N3RegFrm, IIC_VBINiQ,
3100                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3101                      [/* For disassembly only; pattern left blank */]>;
3102
3103 //   VBIT     : Vector Bitwise Insert if True
3104 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3105 // FIXME: This instruction's encoding MAY NOT BE correct.
3106 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3107                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3108                      N3RegFrm, IIC_VBINiD,
3109                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3110                      [/* For disassembly only; pattern left blank */]>;
3111 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3112                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3113                      N3RegFrm, IIC_VBINiQ,
3114                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3115                      [/* For disassembly only; pattern left blank */]>;
3116
3117 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3118 // for equivalent operations with different register constraints; it just
3119 // inserts copies.
3120
3121 // Vector Absolute Differences.
3122
3123 //   VABD     : Vector Absolute Difference
3124 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3125                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3126                            "vabd", "s", int_arm_neon_vabds, 1>;
3127 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3128                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3129                            "vabd", "u", int_arm_neon_vabdu, 1>;
3130 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3131                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3132 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3133                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3134
3135 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3136 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3137                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3138 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3139                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3140
3141 //   VABA     : Vector Absolute Difference and Accumulate
3142 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3143                              "vaba", "s", int_arm_neon_vabds, add>;
3144 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3145                              "vaba", "u", int_arm_neon_vabdu, add>;
3146
3147 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3148 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3149                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3150 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3151                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3152
3153 // Vector Maximum and Minimum.
3154
3155 //   VMAX     : Vector Maximum
3156 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3157                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3158                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3159 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3160                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3161                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3162 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3163                         "vmax", "f32",
3164                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3165 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3166                         "vmax", "f32",
3167                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3168
3169 //   VMIN     : Vector Minimum
3170 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3171                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3172                            "vmin", "s", int_arm_neon_vmins, 1>;
3173 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3174                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3175                            "vmin", "u", int_arm_neon_vminu, 1>;
3176 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3177                         "vmin", "f32",
3178                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3179 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3180                         "vmin", "f32",
3181                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3182
3183 // Vector Pairwise Operations.
3184
3185 //   VPADD    : Vector Pairwise Add
3186 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3187                         "vpadd", "i8",
3188                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3189 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3190                         "vpadd", "i16",
3191                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3192 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3193                         "vpadd", "i32",
3194                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3195 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3196                         IIC_VPBIND, "vpadd", "f32",
3197                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3198
3199 //   VPADDL   : Vector Pairwise Add Long
3200 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3201                              int_arm_neon_vpaddls>;
3202 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3203                              int_arm_neon_vpaddlu>;
3204
3205 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3206 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3207                               int_arm_neon_vpadals>;
3208 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3209                               int_arm_neon_vpadalu>;
3210
3211 //   VPMAX    : Vector Pairwise Maximum
3212 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3213                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3214 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3215                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3216 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3217                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3218 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3219                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3220 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3221                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3222 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3223                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3224 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3225                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3226
3227 //   VPMIN    : Vector Pairwise Minimum
3228 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3229                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3230 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3231                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3232 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3233                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3234 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3235                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3236 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3237                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3238 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3239                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3240 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3241                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3242
3243 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3244
3245 //   VRECPE   : Vector Reciprocal Estimate
3246 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3247                         IIC_VUNAD, "vrecpe", "u32",
3248                         v2i32, v2i32, int_arm_neon_vrecpe>;
3249 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3250                         IIC_VUNAQ, "vrecpe", "u32",
3251                         v4i32, v4i32, int_arm_neon_vrecpe>;
3252 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3253                         IIC_VUNAD, "vrecpe", "f32",
3254                         v2f32, v2f32, int_arm_neon_vrecpe>;
3255 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3256                         IIC_VUNAQ, "vrecpe", "f32",
3257                         v4f32, v4f32, int_arm_neon_vrecpe>;
3258
3259 //   VRECPS   : Vector Reciprocal Step
3260 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3261                         IIC_VRECSD, "vrecps", "f32",
3262                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3263 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3264                         IIC_VRECSQ, "vrecps", "f32",
3265                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3266
3267 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3268 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3269                          IIC_VUNAD, "vrsqrte", "u32",
3270                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3271 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3272                          IIC_VUNAQ, "vrsqrte", "u32",
3273                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3274 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3275                          IIC_VUNAD, "vrsqrte", "f32",
3276                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3277 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3278                          IIC_VUNAQ, "vrsqrte", "f32",
3279                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3280
3281 //   VRSQRTS  : Vector Reciprocal Square Root Step
3282 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3283                         IIC_VRECSD, "vrsqrts", "f32",
3284                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3285 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3286                         IIC_VRECSQ, "vrsqrts", "f32",
3287                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3288
3289 // Vector Shifts.
3290
3291 //   VSHL     : Vector Shift
3292 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3293                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3294                             "vshl", "s", int_arm_neon_vshifts>;
3295 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3296                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3297                             "vshl", "u", int_arm_neon_vshiftu>;
3298 //   VSHL     : Vector Shift Left (Immediate)
3299 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3300                            N2RegVShLFrm>;
3301 //   VSHR     : Vector Shift Right (Immediate)
3302 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3303                            N2RegVShRFrm>;
3304 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3305                            N2RegVShRFrm>;
3306
3307 //   VSHLL    : Vector Shift Left Long
3308 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3309 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3310
3311 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3312 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3313                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3314                 ValueType OpTy, SDNode OpNode>
3315   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3316            ResTy, OpTy, OpNode> {
3317   let Inst{21-16} = op21_16;
3318 }
3319 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3320                           v8i16, v8i8, NEONvshlli>;
3321 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3322                           v4i32, v4i16, NEONvshlli>;
3323 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3324                           v2i64, v2i32, NEONvshlli>;
3325
3326 //   VSHRN    : Vector Shift Right and Narrow
3327 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3328                            NEONvshrn>;
3329
3330 //   VRSHL    : Vector Rounding Shift
3331 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3332                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3333                             "vrshl", "s", int_arm_neon_vrshifts>;
3334 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3335                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3336                             "vrshl", "u", int_arm_neon_vrshiftu>;
3337 //   VRSHR    : Vector Rounding Shift Right
3338 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3339                            N2RegVShRFrm>;
3340 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3341                            N2RegVShRFrm>;
3342
3343 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3344 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3345                            NEONvrshrn>;
3346
3347 //   VQSHL    : Vector Saturating Shift
3348 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3349                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3350                             "vqshl", "s", int_arm_neon_vqshifts>;
3351 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3352                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3353                             "vqshl", "u", int_arm_neon_vqshiftu>;
3354 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3355 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3356                            N2RegVShLFrm>;
3357 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3358                            N2RegVShLFrm>;
3359 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3360 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3361                            N2RegVShLFrm>;
3362
3363 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3364 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3365                            NEONvqshrns>;
3366 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3367                            NEONvqshrnu>;
3368
3369 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3370 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3371                            NEONvqshrnsu>;
3372
3373 //   VQRSHL   : Vector Saturating Rounding Shift
3374 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3375                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3376                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3377 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3378                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3379                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3380
3381 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3382 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3383                            NEONvqrshrns>;
3384 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3385                            NEONvqrshrnu>;
3386
3387 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3388 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3389                            NEONvqrshrnsu>;
3390
3391 //   VSRA     : Vector Shift Right and Accumulate
3392 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3393 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3394 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3395 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3396 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3397
3398 //   VSLI     : Vector Shift Left and Insert
3399 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3400 //   VSRI     : Vector Shift Right and Insert
3401 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3402
3403 // Vector Absolute and Saturating Absolute.
3404
3405 //   VABS     : Vector Absolute Value
3406 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3407                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3408                            int_arm_neon_vabs>;
3409 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3410                         IIC_VUNAD, "vabs", "f32",
3411                         v2f32, v2f32, int_arm_neon_vabs>;
3412 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3413                         IIC_VUNAQ, "vabs", "f32",
3414                         v4f32, v4f32, int_arm_neon_vabs>;
3415
3416 //   VQABS    : Vector Saturating Absolute Value
3417 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3418                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3419                            int_arm_neon_vqabs>;
3420
3421 // Vector Negate.
3422
3423 def vnegd  : PatFrag<(ops node:$in),
3424                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3425 def vnegq  : PatFrag<(ops node:$in),
3426                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3427
3428 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3429   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3430         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3431         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3432 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3433   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3434         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3435         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3436
3437 //   VNEG     : Vector Negate (integer)
3438 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3439 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3440 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3441 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3442 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3443 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3444
3445 //   VNEG     : Vector Negate (floating-point)
3446 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3447                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3448                     "vneg", "f32", "$dst, $src", "",
3449                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3450 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3451                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3452                     "vneg", "f32", "$dst, $src", "",
3453                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3454
3455 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3456 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3457 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3458 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3459 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3460 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3461
3462 //   VQNEG    : Vector Saturating Negate
3463 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3464                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3465                            int_arm_neon_vqneg>;
3466
3467 // Vector Bit Counting Operations.
3468
3469 //   VCLS     : Vector Count Leading Sign Bits
3470 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3471                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3472                            int_arm_neon_vcls>;
3473 //   VCLZ     : Vector Count Leading Zeros
3474 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3475                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3476                            int_arm_neon_vclz>;
3477 //   VCNT     : Vector Count One Bits
3478 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3479                         IIC_VCNTiD, "vcnt", "8",
3480                         v8i8, v8i8, int_arm_neon_vcnt>;
3481 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3482                         IIC_VCNTiQ, "vcnt", "8",
3483                         v16i8, v16i8, int_arm_neon_vcnt>;
3484
3485 // Vector Swap -- for disassembly only.
3486 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3487                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3488                      "vswp", "$dst, $src", "", []>;
3489 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3490                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3491                      "vswp", "$dst, $src", "", []>;
3492
3493 // Vector Move Operations.
3494
3495 //   VMOV     : Vector Move (Register)
3496
3497 let neverHasSideEffects = 1 in {
3498 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3499                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3500 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3501                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3502
3503 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3504 // be expanded after register allocation is completed.
3505 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3506                 NoItinerary, "", []>;
3507
3508 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3509                 NoItinerary, "", []>;
3510 } // neverHasSideEffects
3511
3512 //   VMOV     : Vector Move (Immediate)
3513
3514 let isReMaterializable = 1 in {
3515 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3516                          (ins nModImm:$SIMM), IIC_VMOVImm,
3517                          "vmov", "i8", "$dst, $SIMM", "",
3518                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3519 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3520                          (ins nModImm:$SIMM), IIC_VMOVImm,
3521                          "vmov", "i8", "$dst, $SIMM", "",
3522                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3523
3524 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3525                          (ins nModImm:$SIMM), IIC_VMOVImm,
3526                          "vmov", "i16", "$dst, $SIMM", "",
3527                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3528   let Inst{9} = SIMM{9};
3529 }
3530
3531 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3532                          (ins nModImm:$SIMM), IIC_VMOVImm,
3533                          "vmov", "i16", "$dst, $SIMM", "",
3534                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3535  let Inst{9} = SIMM{9};
3536 }
3537
3538 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3539                          (ins nModImm:$SIMM), IIC_VMOVImm,
3540                          "vmov", "i32", "$dst, $SIMM", "",
3541                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3542   let Inst{11-8} = SIMM{11-8};
3543 }
3544
3545 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3546                          (ins nModImm:$SIMM), IIC_VMOVImm,
3547                          "vmov", "i32", "$dst, $SIMM", "",
3548                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3549   let Inst{11-8} = SIMM{11-8};
3550 }
3551
3552 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3553                          (ins nModImm:$SIMM), IIC_VMOVImm,
3554                          "vmov", "i64", "$dst, $SIMM", "",
3555                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3556 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3557                          (ins nModImm:$SIMM), IIC_VMOVImm,
3558                          "vmov", "i64", "$dst, $SIMM", "",
3559                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3560 } // isReMaterializable
3561
3562 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3563
3564 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3565                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3566                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3567                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3568                                            imm:$lane))]> {
3569   let Inst{21}  = lane{2};
3570   let Inst{6-5} = lane{1-0};
3571 }
3572 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3573                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3574                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3575                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3576                                            imm:$lane))]> {
3577   let Inst{21} = lane{1};
3578   let Inst{6}  = lane{0};
3579 }
3580 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3581                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3582                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3583                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3584                                            imm:$lane))]> {
3585   let Inst{21}  = lane{2};
3586   let Inst{6-5} = lane{1-0};
3587 }
3588 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3589                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3590                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3591                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3592                                            imm:$lane))]> {
3593   let Inst{21} = lane{1};
3594   let Inst{6}  = lane{0};
3595 }
3596 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3597                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3598                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3599                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3600                                            imm:$lane))]> {
3601   let Inst{21} = lane{0};
3602 }
3603 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3604 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3605           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3606                            (DSubReg_i8_reg imm:$lane))),
3607                      (SubReg_i8_lane imm:$lane))>;
3608 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3609           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3610                              (DSubReg_i16_reg imm:$lane))),
3611                      (SubReg_i16_lane imm:$lane))>;
3612 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3613           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3614                            (DSubReg_i8_reg imm:$lane))),
3615                      (SubReg_i8_lane imm:$lane))>;
3616 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3617           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3618                              (DSubReg_i16_reg imm:$lane))),
3619                      (SubReg_i16_lane imm:$lane))>;
3620 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3621           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3622                              (DSubReg_i32_reg imm:$lane))),
3623                      (SubReg_i32_lane imm:$lane))>;
3624 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3625           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3626                           (SSubReg_f32_reg imm:$src2))>;
3627 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3628           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3629                           (SSubReg_f32_reg imm:$src2))>;
3630 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3631 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3632 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3633           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3634
3635
3636 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3637
3638 let Constraints = "$src1 = $V" in {
3639 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3640                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3641                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3642                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3643                                            GPR:$R, imm:$lane))]> {
3644   let Inst{21}  = lane{2};
3645   let Inst{6-5} = lane{1-0};
3646 }
3647 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3648                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3649                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3650                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3651                                            GPR:$R, imm:$lane))]> {
3652   let Inst{21} = lane{1};
3653   let Inst{6}  = lane{0};
3654 }
3655 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3656                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3657                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3658                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3659                                            GPR:$R, imm:$lane))]> {
3660   let Inst{21} = lane{0};
3661 }
3662 }
3663 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3664           (v16i8 (INSERT_SUBREG QPR:$src1,
3665                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3666                                    (DSubReg_i8_reg imm:$lane))),
3667                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3668                   (DSubReg_i8_reg imm:$lane)))>;
3669 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3670           (v8i16 (INSERT_SUBREG QPR:$src1,
3671                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3672                                      (DSubReg_i16_reg imm:$lane))),
3673                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3674                   (DSubReg_i16_reg imm:$lane)))>;
3675 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3676           (v4i32 (INSERT_SUBREG QPR:$src1,
3677                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3678                                      (DSubReg_i32_reg imm:$lane))),
3679                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3680                   (DSubReg_i32_reg imm:$lane)))>;
3681
3682 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3683           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3684                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3685 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3686           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3687                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3688
3689 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3690 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3691 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3692           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3693
3694 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3695           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3696 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3697           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3698 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3699           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3700
3701 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3702           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3703 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3704           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3705 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3706           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3707
3708 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3709           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3710                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3711                          dsub_0)>;
3712 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3713           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3714                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3715                          dsub_0)>;
3716 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3717           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3718                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3719                          dsub_0)>;
3720
3721 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3722
3723 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3724   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3725           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3726           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3727 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3728   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3729           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3730           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3731
3732 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3733 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3734 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3735 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3736 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3737 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3738
3739 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3740                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3741                       [(set DPR:$dst, (v2f32 (NEONvdup
3742                                               (f32 (bitconvert GPR:$src)))))]>;
3743 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3744                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3745                       [(set QPR:$dst, (v4f32 (NEONvdup
3746                                               (f32 (bitconvert GPR:$src)))))]>;
3747
3748 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3749
3750 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3751               ValueType Ty>
3752   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3753               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3754               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3755
3756 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3757               ValueType ResTy, ValueType OpTy>
3758   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3759               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
3760               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3761                                       imm:$lane)))]>;
3762
3763 // Inst{19-16} is partially specified depending on the element size.
3764
3765 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
3766   let Inst{19-17} = lane{2-0};
3767 }
3768 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
3769   let Inst{19-18} = lane{1-0};
3770 }
3771 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
3772   let Inst{19} = lane{0};
3773 }
3774 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
3775   let Inst{19} = lane{0};
3776 }
3777 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
3778   let Inst{19-17} = lane{2-0};
3779 }
3780 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
3781   let Inst{19-18} = lane{1-0};
3782 }
3783 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
3784   let Inst{19} = lane{0};
3785 }
3786 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
3787   let Inst{19} = lane{0};
3788 }
3789
3790 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3791           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3792                                   (DSubReg_i8_reg imm:$lane))),
3793                            (SubReg_i8_lane imm:$lane)))>;
3794 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3795           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3796                                     (DSubReg_i16_reg imm:$lane))),
3797                             (SubReg_i16_lane imm:$lane)))>;
3798 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3799           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3800                                     (DSubReg_i32_reg imm:$lane))),
3801                             (SubReg_i32_lane imm:$lane)))>;
3802 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3803           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3804                                    (DSubReg_i32_reg imm:$lane))),
3805                            (SubReg_i32_lane imm:$lane)))>;
3806
3807 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3808                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3809 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3810                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3811
3812 //   VMOVN    : Vector Narrowing Move
3813 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
3814                          "vmovn", "i", trunc>;
3815 //   VQMOVN   : Vector Saturating Narrowing Move
3816 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3817                             "vqmovn", "s", int_arm_neon_vqmovns>;
3818 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3819                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3820 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3821                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3822 //   VMOVL    : Vector Lengthening Move
3823 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3824 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3825
3826 // Vector Conversions.
3827
3828 //   VCVT     : Vector Convert Between Floating-Point and Integers
3829 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3830                      v2i32, v2f32, fp_to_sint>;
3831 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3832                      v2i32, v2f32, fp_to_uint>;
3833 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3834                      v2f32, v2i32, sint_to_fp>;
3835 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3836                      v2f32, v2i32, uint_to_fp>;
3837
3838 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3839                      v4i32, v4f32, fp_to_sint>;
3840 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3841                      v4i32, v4f32, fp_to_uint>;
3842 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3843                      v4f32, v4i32, sint_to_fp>;
3844 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3845                      v4f32, v4i32, uint_to_fp>;
3846
3847 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3848 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3849                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3850 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3851                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3852 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3853                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3854 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3855                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3856
3857 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3858                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3859 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3860                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3861 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3862                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3863 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3864                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3865
3866 // Vector Reverse.
3867
3868 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3869
3870 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3871   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3872         (ins DPR:$src), IIC_VMOVD,
3873         OpcodeStr, Dt, "$dst, $src", "",
3874         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3875 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3876   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3877         (ins QPR:$src), IIC_VMOVQ,
3878         OpcodeStr, Dt, "$dst, $src", "",
3879         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3880
3881 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3882 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3883 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3884 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3885
3886 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3887 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3888 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3889 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3890
3891 //   VREV32   : Vector Reverse elements within 32-bit words
3892
3893 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3894   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3895         (ins DPR:$src), IIC_VMOVD,
3896         OpcodeStr, Dt, "$dst, $src", "",
3897         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3898 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3899   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3900         (ins QPR:$src), IIC_VMOVQ,
3901         OpcodeStr, Dt, "$dst, $src", "",
3902         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3903
3904 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3905 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3906
3907 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3908 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3909
3910 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3911
3912 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3913   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3914         (ins DPR:$src), IIC_VMOVD,
3915         OpcodeStr, Dt, "$dst, $src", "",
3916         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3917 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3918   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3919         (ins QPR:$src), IIC_VMOVQ,
3920         OpcodeStr, Dt, "$dst, $src", "",
3921         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3922
3923 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3924 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3925
3926 // Other Vector Shuffles.
3927
3928 //   VEXT     : Vector Extract
3929
3930 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3931   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3932         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3933         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3934         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3935                                       (Ty DPR:$rhs), imm:$index)))]> {
3936   bits<4> index;
3937   let Inst{11-8} = index{3-0};
3938 }
3939
3940 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3941   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3942         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3943         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3944         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3945                                       (Ty QPR:$rhs), imm:$index)))]> {
3946   bits<4> index;
3947   let Inst{11-8} = index{3-0};
3948 }
3949
3950 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3951 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3952 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3953 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3954
3955 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3956 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3957 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3958 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3959
3960 //   VTRN     : Vector Transpose
3961
3962 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3963 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3964 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3965
3966 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3967 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3968 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3969
3970 //   VUZP     : Vector Unzip (Deinterleave)
3971
3972 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3973 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3974 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3975
3976 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3977 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3978 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3979
3980 //   VZIP     : Vector Zip (Interleave)
3981
3982 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3983 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3984 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3985
3986 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3987 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3988 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3989
3990 // Vector Table Lookup and Table Extension.
3991
3992 //   VTBL     : Vector Table Lookup
3993 def  VTBL1
3994   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
3995         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
3996         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
3997         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
3998 let hasExtraSrcRegAllocReq = 1 in {
3999 def  VTBL2
4000   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4001         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4002         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4003 def  VTBL3
4004   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4005         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4006         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4007 def  VTBL4
4008   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4009         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4010         NVTBLFrm, IIC_VTB4,
4011         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4012 } // hasExtraSrcRegAllocReq = 1
4013
4014 def  VTBL2Pseudo
4015   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4016 def  VTBL3Pseudo
4017   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4018 def  VTBL4Pseudo
4019   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4020
4021 //   VTBX     : Vector Table Extension
4022 def  VTBX1
4023   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4024         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4025         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4026         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4027                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4028 let hasExtraSrcRegAllocReq = 1 in {
4029 def  VTBX2
4030   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4031         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4032         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4033 def  VTBX3
4034   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4035         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4036         NVTBLFrm, IIC_VTBX3,
4037         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4038         "$orig = $Vd", []>;
4039 def  VTBX4
4040   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4041         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4042         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4043         "$orig = $Vd", []>;
4044 } // hasExtraSrcRegAllocReq = 1
4045
4046 def  VTBX2Pseudo
4047   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4048                 IIC_VTBX2, "$orig = $dst", []>;
4049 def  VTBX3Pseudo
4050   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4051                 IIC_VTBX3, "$orig = $dst", []>;
4052 def  VTBX4Pseudo
4053   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4054                 IIC_VTBX4, "$orig = $dst", []>;
4055
4056 //===----------------------------------------------------------------------===//
4057 // NEON instructions for single-precision FP math
4058 //===----------------------------------------------------------------------===//
4059
4060 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4061   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4062               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4063                                                        SPR:$a, ssub_0))),
4064                               ssub_0)>;
4065
4066 class N3VSPat<SDNode OpNode, NeonI Inst>
4067   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4068               (EXTRACT_SUBREG (v2f32
4069                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4070                                                       SPR:$a, ssub_0),
4071                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4072                                                       SPR:$b, ssub_0))),
4073                               ssub_0)>;
4074
4075 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4076   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4077               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4078                                                    SPR:$acc, ssub_0),
4079                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4080                                                    SPR:$a, ssub_0),
4081                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4082                                                    SPR:$b, ssub_0)),
4083                               ssub_0)>;
4084
4085 // These need separate instructions because they must use DPR_VFP2 register
4086 // class which have SPR sub-registers.
4087
4088 // Vector Add Operations used for single-precision FP
4089 let neverHasSideEffects = 1 in
4090 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4091 def : N3VSPat<fadd, VADDfd_sfp>;
4092
4093 // Vector Sub Operations used for single-precision FP
4094 let neverHasSideEffects = 1 in
4095 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4096 def : N3VSPat<fsub, VSUBfd_sfp>;
4097
4098 // Vector Multiply Operations used for single-precision FP
4099 let neverHasSideEffects = 1 in
4100 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4101 def : N3VSPat<fmul, VMULfd_sfp>;
4102
4103 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4104 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4105 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4106
4107 //let neverHasSideEffects = 1 in
4108 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4109 //                           v2f32, fmul, fadd>;
4110 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4111
4112 //let neverHasSideEffects = 1 in
4113 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4114 //                           v2f32, fmul, fsub>;
4115 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4116
4117 // Vector Absolute used for single-precision FP
4118 let neverHasSideEffects = 1 in
4119 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4120                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4121                       "vabs", "f32", "$dst, $src", "", []>;
4122 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4123
4124 // Vector Negate used for single-precision FP
4125 let neverHasSideEffects = 1 in
4126 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4127                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4128                       "vneg", "f32", "$dst, $src", "", []>;
4129 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4130
4131 // Vector Maximum used for single-precision FP
4132 let neverHasSideEffects = 1 in
4133 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4134                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4135                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4136 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4137
4138 // Vector Minimum used for single-precision FP
4139 let neverHasSideEffects = 1 in
4140 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4141                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4142                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4143 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4144
4145 // Vector Convert between single-precision FP and integer
4146 let neverHasSideEffects = 1 in
4147 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4148                          v2i32, v2f32, fp_to_sint>;
4149 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4150
4151 let neverHasSideEffects = 1 in
4152 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4153                          v2i32, v2f32, fp_to_uint>;
4154 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4155
4156 let neverHasSideEffects = 1 in
4157 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4158                          v2f32, v2i32, sint_to_fp>;
4159 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4160
4161 let neverHasSideEffects = 1 in
4162 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4163                          v2f32, v2i32, uint_to_fp>;
4164 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4165
4166 //===----------------------------------------------------------------------===//
4167 // Non-Instruction Patterns
4168 //===----------------------------------------------------------------------===//
4169
4170 // bit_convert
4171 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4172 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4173 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4174 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4175 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4176 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4177 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4178 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4179 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4180 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4181 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4182 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4183 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4184 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4185 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4186 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4187 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4188 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4189 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4190 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4191 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4192 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4193 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4194 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4195 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4196 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4197 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4198 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4199 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4200 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4201
4202 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4203 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4204 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4205 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4206 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4207 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4208 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4209 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4210 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4211 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4212 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4213 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4214 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4215 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4216 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4217 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4218 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4219 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4220 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4221 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4222 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4223 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4224 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4225 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4226 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4227 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4228 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4229 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4230 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4231 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;