lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use VLDM to load a Q register as a D register pair.
 133 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 134 def VLDMQ
 135   : PseudoVFPLdStM<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoad_m, "",
 136                    [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 137
 138 // Use VSTM to store a Q register as a D register pair.
 139 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 140 def VSTMQ
 141   : PseudoVFPLdStM<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStore_m, "",
 142                    [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 143
 144 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 145
 146 // Classes for VLD* pseudo-instructions with multi-register operands.
 147 // These are expanded to real instructions after register allocation.
 148 class VLDQPseudo<InstrItinClass itin>
 149   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 150 class VLDQWBPseudo<InstrItinClass itin>
 151   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 152                 (ins addrmode6:$addr, am6offset:$offset), itin,
 153                 "$addr.addr = $wb">;
 154 class VLDQQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQQQWBPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 162                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 163                 "$addr.addr = $wb, $src = $dst">;
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 168           (ins addrmode6:$Rn), IIC_VLD1,
 169           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 170   let Rm = 0b1111;
 171   let Inst{4} = Rn{4};
 172 }
 173 class VLD1Q<bits<4> op7_4, string Dt>
 174   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 175           (ins addrmode6:$Rn), IIC_VLD1x2,
 176           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 177   let Rm = 0b1111;
 178   let Inst{5-4} = Rn{5-4};
 179 }
 180
 181 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 182 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 183 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 184 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 185
 186 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 187 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 188 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 189 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 190
 191 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 192 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 193 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 194 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 195
 196 // ...with address register writeback:
 197 class VLD1DWB<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 199           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 200           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 201           "$Rn.addr = $wb", []> {
 202   let Inst{4} = Rn{4};
 203 }
 204 class VLD1QWB<bits<4> op7_4, string Dt>
 205   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 206           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 207           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 208           "$Rn.addr = $wb", []> {
 209   let Inst{5-4} = Rn{5-4};
 210 }
 211
 212 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 213 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 214 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 215 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 216
 217 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 218 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 219 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 220 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 221
 222 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 223 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 224 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 225 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 226
 227 // ...with 3 registers (some of these are only for the disassembler):
 228 class VLD1D3<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 230           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 231           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 232   let Rm = 0b1111;
 233   let Inst{4} = Rn{4};
 234 }
 235 class VLD1D3WB<bits<4> op7_4, string Dt>
 236   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 237           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 238           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 239   let Inst{4} = Rn{4};
 240 }
 241
 242 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 243 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 244 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 245 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 246
 247 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 248 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 249 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 250 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 251
 252 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 253 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 254
 255 // ...with 4 registers (some of these are only for the disassembler):
 256 class VLD1D4<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 258           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 260   let Rm = 0b1111;
 261   let Inst{5-4} = Rn{5-4};
 262 }
 263 class VLD1D4WB<bits<4> op7_4, string Dt>
 264   : NLdSt<0,0b10,0b0010,op7_4,
 265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 266           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 267           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 268           []> {
 269   let Inst{5-4} = Rn{5-4};
 270 }
 271
 272 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 273 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 274 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 275 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 288           (ins addrmode6:$Rn), IIC_VLD2,
 289           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 290   let Rm = 0b1111;
 291   let Inst{5-4} = Rn{5-4};
 292 }
 293 class VLD2Q<bits<4> op7_4, string Dt>
 294   : NLdSt<0, 0b10, 0b0011, op7_4,
 295           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 296           (ins addrmode6:$Rn), IIC_VLD2x2,
 297           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 298   let Rm = 0b1111;
 299   let Inst{5-4} = Rn{5-4};
 300 }
 301
 302 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 303 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 304 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 305
 306 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 307 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 308 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 309
 310 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 311 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 312 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 313
 314 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 315 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 316 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 317
 318 // ...with address register writeback:
 319 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 320   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 321           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 322           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 323           "$Rn.addr = $wb", []> {
 324   let Inst{5-4} = Rn{5-4};
 325 }
 326 class VLD2QWB<bits<4> op7_4, string Dt>
 327   : NLdSt<0, 0b10, 0b0011, op7_4,
 328           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 329           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 330           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 331           "$Rn.addr = $wb", []> {
 332   let Inst{5-4} = Rn{5-4};
 333 }
 334
 335 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 336 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 337 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 338
 339 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 340 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 341 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 342
 343 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 344 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 345 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 346
 347 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 348 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 349 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 350
 351 // ...with double-spaced registers (for disassembly only):
 352 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 353 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 354 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 355 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 356 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 357 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 358
 359 //   VLD3     : Vector Load (multiple 3-element structures)
 360 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 361   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 362           (ins addrmode6:$Rn), IIC_VLD3,
 363           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 364   let Rm = 0b1111;
 365   let Inst{4} = Rn{4};
 366 }
 367
 368 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 369 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 370 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 371
 372 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 373 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 374 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 375
 376 // ...with address register writeback:
 377 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 378   : NLdSt<0, 0b10, op11_8, op7_4,
 379           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 380           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 381           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 382           "$Rn.addr = $wb", []> {
 383   let Inst{4} = Rn{4};
 384 }
 385
 386 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 387 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 388 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 389
 390 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 391 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 392 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 393
 394 // ...with double-spaced registers (non-updating versions for disassembly only):
 395 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 396 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 397 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 398 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 399 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 400 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 401
 402 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 403 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 404 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 405
 406 // ...alternate versions to be allocated odd register numbers:
 407 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 408 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 409 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 410
 411 //   VLD4     : Vector Load (multiple 4-element structures)
 412 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 413   : NLdSt<0, 0b10, op11_8, op7_4,
 414           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 415           (ins addrmode6:$Rn), IIC_VLD4,
 416           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 417   let Rm = 0b1111;
 418   let Inst{5-4} = Rn{5-4};
 419 }
 420
 421 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 422 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 423 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 424
 425 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 426 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 427 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 428
 429 // ...with address register writeback:
 430 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 431   : NLdSt<0, 0b10, op11_8, op7_4,
 432           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 433           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 434           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 435           "$Rn.addr = $wb", []> {
 436   let Inst{5-4} = Rn{5-4};
 437 }
 438
 439 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 440 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 441 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 442
 443 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 444 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 445 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 446
 447 // ...with double-spaced registers (non-updating versions for disassembly only):
 448 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 449 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 450 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 451 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 452 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 453 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 454
 455 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 456 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 457 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 458
 459 // ...alternate versions to be allocated odd register numbers:
 460 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 461 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 462 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 463
 464 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 465
 466 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 467 // These are expanded to real instructions after register allocation.
 468 class VLDQLNPseudo<InstrItinClass itin>
 469   : PseudoNLdSt<(outs QPR:$dst),
 470                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 471                 itin, "$src = $dst">;
 472 class VLDQLNWBPseudo<InstrItinClass itin>
 473   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 474                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 475                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 476 class VLDQQLNPseudo<InstrItinClass itin>
 477   : PseudoNLdSt<(outs QQPR:$dst),
 478                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 479                 itin, "$src = $dst">;
 480 class VLDQQLNWBPseudo<InstrItinClass itin>
 481   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 482                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 483                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 484 class VLDQQQQLNPseudo<InstrItinClass itin>
 485   : PseudoNLdSt<(outs QQQQPR:$dst),
 486                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 487                 itin, "$src = $dst">;
 488 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 489   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 490                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 491                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 492
 493 //   VLD1LN   : Vector Load (single element to one lane)
 494 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 495              PatFrag LoadOp>
 496   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 497           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 498           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 499           "$src = $Vd",
 500           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 501                                          (i32 (LoadOp addrmode6:$Rn)),
 502                                          imm:$lane))]> {
 503   let Rm = 0b1111;
 504 }
 505 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 506   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 507                                                (i32 (LoadOp addrmode6:$addr)),
 508                                                imm:$lane))];
 509 }
 510
 511 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 512   let Inst{7-5} = lane{2-0};
 513 }
 514 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 515   let Inst{7-6} = lane{1-0};
 516   let Inst{4}   = Rn{4};
 517 }
 518 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 519   let Inst{7} = lane{0};
 520   let Inst{5} = Rn{4};
 521   let Inst{4} = Rn{4};
 522 }
 523
 524 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 525 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 526 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 527
 528 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 529
 530 // ...with address register writeback:
 531 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 532   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 533           (ins addrmode6:$Rn, am6offset:$Rm,
 534            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 535           "\\{$Vd[$lane]\\}, $Rn$Rm",
 536           "$src = $Vd, $Rn.addr = $wb", []>;
 537
 538 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 539   let Inst{7-5} = lane{2-0};
 540 }
 541 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 542   let Inst{7-6} = lane{1-0};
 543   let Inst{4}   = Rn{4};
 544 }
 545 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 546   let Inst{7} = lane{0};
 547   let Inst{5} = Rn{4};
 548   let Inst{4} = Rn{4};
 549 }
 550
 551 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 552 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 553 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 554
 555 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 556 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 557   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 558           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 559           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 560           "$src1 = $Vd, $src2 = $dst2", []> {
 561   let Rm = 0b1111;
 562   let Inst{4}   = Rn{4};
 563 }
 564
 565 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 566   let Inst{7-5} = lane{2-0};
 567 }
 568 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 569   let Inst{7-6} = lane{1-0};
 570 }
 571 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 572   let Inst{7} = lane{0};
 573 }
 574
 575 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 576 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 577 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 578
 579 // ...with double-spaced registers:
 580 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 581   let Inst{7-6} = lane{1-0};
 582 }
 583 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 584   let Inst{7} = lane{0};
 585 }
 586
 587 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 588 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 589
 590 // ...with address register writeback:
 591 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 592   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 593           (ins addrmode6:$Rn, am6offset:$Rm,
 594            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 595           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 596           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 597   let Inst{4}   = Rn{4};
 598 }
 599
 600 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 601   let Inst{7-5} = lane{2-0};
 602 }
 603 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 604   let Inst{7-6} = lane{1-0};
 605 }
 606 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 607   let Inst{7} = lane{0};
 608 }
 609
 610 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 611 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 612 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 613
 614 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 615   let Inst{7-6} = lane{1-0};
 616 }
 617 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 618   let Inst{7} = lane{0};
 619 }
 620
 621 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 622 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 623
 624 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 625 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 626   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 627           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 628           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 629           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 630           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 631   let Rm = 0b1111;
 632 }
 633
 634 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 635   let Inst{7-5} = lane{2-0};
 636 }
 637 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 638   let Inst{7-6} = lane{1-0};
 639 }
 640 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 641   let Inst{7}   = lane{0};
 642 }
 643
 644 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 645 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 646 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 647
 648 // ...with double-spaced registers:
 649 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 650   let Inst{7-6} = lane{1-0};
 651 }
 652 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 653   let Inst{7}   = lane{0};
 654 }
 655
 656 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 657 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 658
 659 // ...with address register writeback:
 660 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 661   : NLdStLn<1, 0b10, op11_8, op7_4,
 662           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 663           (ins addrmode6:$Rn, am6offset:$Rm,
 664            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 665           IIC_VLD3lnu, "vld3", Dt,
 666           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 667           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 668           []>;
 669
 670 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 671   let Inst{7-5} = lane{2-0};
 672 }
 673 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 674   let Inst{7-6} = lane{1-0};
 675 }
 676 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 677   let Inst{7}   = lane{0};
 678 }
 679
 680 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 681 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 682 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 683
 684 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 685   let Inst{7-6} = lane{1-0};
 686 }
 687 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 688   let Inst{7}   = lane{0};
 689 }
 690
 691 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 692 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 693
 694 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 695 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 696   : NLdStLn<1, 0b10, op11_8, op7_4,
 697           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 698           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 699           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 700           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 701           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 702   let Rm = 0b1111;
 703   let Inst{4}   = Rn{4};
 704 }
 705
 706 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 707   let Inst{7-5} = lane{2-0};
 708 }
 709 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 710   let Inst{7-6} = lane{1-0};
 711 }
 712 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 713   let Inst{7}   = lane{0};
 714   let Inst{5} = Rn{5};
 715 }
 716
 717 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 718 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 719 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 720
 721 // ...with double-spaced registers:
 722 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 723   let Inst{7-6} = lane{1-0};
 724 }
 725 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 726   let Inst{7}   = lane{0};
 727   let Inst{5} = Rn{5};
 728 }
 729
 730 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 731 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 732
 733 // ...with address register writeback:
 734 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 735   : NLdStLn<1, 0b10, op11_8, op7_4,
 736           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 737           (ins addrmode6:$Rn, am6offset:$Rm,
 738            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 739           IIC_VLD4ln, "vld4", Dt,
 740 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 741 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 742           []> {
 743   let Inst{4}   = Rn{4};
 744 }
 745
 746 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 747   let Inst{7-5} = lane{2-0};
 748 }
 749 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 750   let Inst{7-6} = lane{1-0};
 751 }
 752 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 753   let Inst{7}   = lane{0};
 754   let Inst{5} = Rn{5};
 755 }
 756
 757 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 758 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 759 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 760
 761 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 762   let Inst{7-6} = lane{1-0};
 763 }
 764 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 765   let Inst{7}   = lane{0};
 766   let Inst{5} = Rn{5};
 767 }
 768
 769 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 770 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 771
 772 //   VLD1DUP  : Vector Load (single element to all lanes)
 773 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 774 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 775 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 776 //   FIXME: Not yet implemented.
 777 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 778
 779 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 780
 781 // Classes for VST* pseudo-instructions with multi-register operands.
 782 // These are expanded to real instructions after register allocation.
 783 class VSTQPseudo<InstrItinClass itin>
 784   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 785 class VSTQWBPseudo<InstrItinClass itin>
 786   : PseudoNLdSt<(outs GPR:$wb),
 787                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 788                 "$addr.addr = $wb">;
 789 class VSTQQPseudo<InstrItinClass itin>
 790   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 791 class VSTQQWBPseudo<InstrItinClass itin>
 792   : PseudoNLdSt<(outs GPR:$wb),
 793                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 794                 "$addr.addr = $wb">;
 795 class VSTQQQQWBPseudo<InstrItinClass itin>
 796   : PseudoNLdSt<(outs GPR:$wb),
 797                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 798                 "$addr.addr = $wb">;
 799
 800 //   VST1     : Vector Store (multiple single elements)
 801 class VST1D<bits<4> op7_4, string Dt>
 802   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 803           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 804   let Rm = 0b1111;
 805   let Inst{4} = Rn{4};
 806 }
 807 class VST1Q<bits<4> op7_4, string Dt>
 808   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 809           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 810           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 811   let Rm = 0b1111;
 812   let Inst{5-4} = Rn{5-4};
 813 }
 814
 815 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 816 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 817 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 818 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 819
 820 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 821 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 822 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 823 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 824
 825 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 826 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 827 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 828 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 829
 830 // ...with address register writeback:
 831 class VST1DWB<bits<4> op7_4, string Dt>
 832   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 833           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 834           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 835   let Inst{4} = Rn{4};
 836 }
 837 class VST1QWB<bits<4> op7_4, string Dt>
 838   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 840           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 841           "$Rn.addr = $wb", []> {
 842   let Inst{5-4} = Rn{5-4};
 843 }
 844
 845 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 846 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 847 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 848 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 849
 850 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 851 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 852 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 853 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 854
 855 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 856 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 857 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 858 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 859
 860 // ...with 3 registers (some of these are only for the disassembler):
 861 class VST1D3<bits<4> op7_4, string Dt>
 862   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 863           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 864           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 865   let Rm = 0b1111;
 866   let Inst{4} = Rn{4};
 867 }
 868 class VST1D3WB<bits<4> op7_4, string Dt>
 869   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 870           (ins addrmode6:$Rn, am6offset:$Rm,
 871            DPR:$Vd, DPR:$src2, DPR:$src3),
 872           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 873           "$Rn.addr = $wb", []> {
 874   let Inst{4} = Rn{4};
 875 }
 876
 877 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 878 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 879 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 880 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 881
 882 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 883 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 884 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 885 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 886
 887 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 888 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 889
 890 // ...with 4 registers (some of these are only for the disassembler):
 891 class VST1D4<bits<4> op7_4, string Dt>
 892   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 893           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 894           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 895           []> {
 896   let Rm = 0b1111;
 897   let Inst{5-4} = Rn{5-4};
 898 }
 899 class VST1D4WB<bits<4> op7_4, string Dt>
 900   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 901           (ins addrmode6:$Rn, am6offset:$Rm,
 902            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 903           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 904           "$Rn.addr = $wb", []> {
 905   let Inst{5-4} = Rn{5-4};
 906 }
 907
 908 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 909 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 910 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 911 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 912
 913 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 914 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 915 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 916 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
 917
 918 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 919 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 920
 921 //   VST2     : Vector Store (multiple 2-element structures)
 922 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 923   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 924           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
 925           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 926   let Rm = 0b1111;
 927   let Inst{5-4} = Rn{5-4};
 928 }
 929 class VST2Q<bits<4> op7_4, string Dt>
 930   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 931           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 932           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
 933           "", []> {
 934   let Rm = 0b1111;
 935   let Inst{5-4} = Rn{5-4};
 936 }
 937
 938 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
 939 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
 940 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
 941
 942 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
 943 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
 944 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
 945
 946 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 947 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 948 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 949
 950 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 951 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 952 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 953
 954 // ...with address register writeback:
 955 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 956   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 957           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 958           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 959           "$Rn.addr = $wb", []> {
 960   let Inst{5-4} = Rn{5-4};
 961 }
 962 class VST2QWB<bits<4> op7_4, string Dt>
 963   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 964           (ins addrmode6:$Rn, am6offset:$Rm,
 965            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 966           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 967           "$Rn.addr = $wb", []> {
 968   let Inst{5-4} = Rn{5-4};
 969 }
 970
 971 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
 972 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
 973 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
 974
 975 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
 976 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
 977 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
 978
 979 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 980 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 981 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 982
 983 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 984 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 985 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 986
 987 // ...with double-spaced registers (for disassembly only):
 988 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
 989 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
 990 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
 991 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
 992 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
 993 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
 994
 995 //   VST3     : Vector Store (multiple 3-element structures)
 996 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 997   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 998           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3,
 999           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
1000
1001 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
1002 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
1003 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
1004
1005 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1006 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1007 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1008
1009 // ...with address register writeback:
1010 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1011   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1012           (ins addrmode6:$addr, am6offset:$offset,
1013            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3u,
1014           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
1015           "$addr.addr = $wb", []>;
1016
1017 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
1018 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
1019 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
1020
1021 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1022 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1023 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1024
1025 // ...with double-spaced registers (non-updating versions for disassembly only):
1026 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
1027 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
1028 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
1029 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
1030 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
1031 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
1032
1033 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1034 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1035 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1036
1037 // ...alternate versions to be allocated odd register numbers:
1038 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1039 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1040 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1041
1042 //   VST4     : Vector Store (multiple 4-element structures)
1043 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1044   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1045           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
1046           IIC_VST4, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
1047           "", []>;
1048
1049 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
1050 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
1051 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
1052
1053 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1054 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1055 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1056
1057 // ...with address register writeback:
1058 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1059   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1060           (ins addrmode6:$addr, am6offset:$offset,
1061            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1062            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
1063           "$addr.addr = $wb", []>;
1064
1065 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
1066 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
1067 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
1068
1069 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1070 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1071 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1072
1073 // ...with double-spaced registers (non-updating versions for disassembly only):
1074 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
1075 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
1076 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
1077 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
1078 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
1079 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
1080
1081 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1082 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1083 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1084
1085 // ...alternate versions to be allocated odd register numbers:
1086 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1087 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1088 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1089
1090 // Classes for VST*LN pseudo-instructions with multi-register operands.
1091 // These are expanded to real instructions after register allocation.
1092 class VSTQLNPseudo<InstrItinClass itin>
1093   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1094                 itin, "">;
1095 class VSTQLNWBPseudo<InstrItinClass itin>
1096   : PseudoNLdSt<(outs GPR:$wb),
1097                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1098                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1099 class VSTQQLNPseudo<InstrItinClass itin>
1100   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1101                 itin, "">;
1102 class VSTQQLNWBPseudo<InstrItinClass itin>
1103   : PseudoNLdSt<(outs GPR:$wb),
1104                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1105                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1106 class VSTQQQQLNPseudo<InstrItinClass itin>
1107   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1108                 itin, "">;
1109 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1110   : PseudoNLdSt<(outs GPR:$wb),
1111                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1112                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1113
1114 //   VST1LN   : Vector Store (single element from one lane)
1115 //   FIXME: Not yet implemented.
1116
1117 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1118 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1119   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1120           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1121           IIC_VST2ln, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
1122           "", []>;
1123
1124 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
1125 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
1126 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
1127
1128 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1129 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1130 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1131
1132 // ...with double-spaced registers:
1133 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
1134 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
1135
1136 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1137 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1138
1139 // ...with address register writeback:
1140 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1141   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1142           (ins addrmode6:$addr, am6offset:$offset,
1143            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1144           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1145           "$addr.addr = $wb", []>;
1146
1147 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
1148 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
1149 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
1150
1151 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1152 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1153 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1154
1155 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
1156 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
1157
1158 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1159 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1160
1161 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1162 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1163   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1164           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
1165            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1166           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
1167
1168 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
1169 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
1170 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
1171
1172 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1173 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1174 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1175
1176 // ...with double-spaced registers:
1177 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
1178 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
1179
1180 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1181 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1182
1183 // ...with address register writeback:
1184 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1185   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1186           (ins addrmode6:$addr, am6offset:$offset,
1187            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1188           IIC_VST3lnu, "vst3", Dt,
1189           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
1190           "$addr.addr = $wb", []>;
1191
1192 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
1193 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
1194 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
1195
1196 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1197 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1198 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1199
1200 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
1201 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
1202
1203 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1204 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1205
1206 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1207 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1208   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1209           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1210            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1211           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
1212           "", []>;
1213
1214 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
1215 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
1216 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
1217
1218 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1219 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1220 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1221
1222 // ...with double-spaced registers:
1223 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
1224 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
1225
1226 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1227 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1228
1229 // ...with address register writeback:
1230 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1231   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1232           (ins addrmode6:$addr, am6offset:$offset,
1233            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1234           IIC_VST4lnu, "vst4", Dt,
1235   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
1236           "$addr.addr = $wb", []>;
1237
1238 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
1239 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
1240 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
1241
1242 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1243 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1244 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1245
1246 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
1247 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
1248
1249 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1250 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1251
1252 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1253
1254
1255 //===----------------------------------------------------------------------===//
1256 // NEON pattern fragments
1257 //===----------------------------------------------------------------------===//
1258
1259 // Extract D sub-registers of Q registers.
1260 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1261   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1262   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1263 }]>;
1264 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1265   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1266   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1267 }]>;
1268 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1269   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1270   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1271 }]>;
1272 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1273   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1274   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1275 }]>;
1276
1277 // Extract S sub-registers of Q/D registers.
1278 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1279   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1280   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1281 }]>;
1282
1283 // Translate lane numbers from Q registers to D subregs.
1284 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1285   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1286 }]>;
1287 def SubReg_i16_lane : SDNodeXForm<imm, [{
1288   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1289 }]>;
1290 def SubReg_i32_lane : SDNodeXForm<imm, [{
1291   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1292 }]>;
1293
1294 //===----------------------------------------------------------------------===//
1295 // Instruction Classes
1296 //===----------------------------------------------------------------------===//
1297
1298 // Basic 2-register operations: single-, double- and quad-register.
1299 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1300            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1301            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1302   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1303         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1304         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1305 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1306            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1307            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1308   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1309         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1310         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1311 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1312            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1313            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1314   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1315         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1316         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1317
1318 // Basic 2-register intrinsics, both double- and quad-register.
1319 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1320               bits<2> op17_16, bits<5> op11_7, bit op4,
1321               InstrItinClass itin, string OpcodeStr, string Dt,
1322               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1323   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1324         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1325         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1326 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1327               bits<2> op17_16, bits<5> op11_7, bit op4,
1328               InstrItinClass itin, string OpcodeStr, string Dt,
1329               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1330   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1331         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1332         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1333
1334 // Narrow 2-register operations.
1335 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1336            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1337            InstrItinClass itin, string OpcodeStr, string Dt,
1338            ValueType TyD, ValueType TyQ, SDNode OpNode>
1339   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1340         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1341         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1342
1343 // Narrow 2-register intrinsics.
1344 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1345               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1346               InstrItinClass itin, string OpcodeStr, string Dt,
1347               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1348   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1349         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1350         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1351
1352 // Long 2-register operations (currently only used for VMOVL).
1353 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1354            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1355            InstrItinClass itin, string OpcodeStr, string Dt,
1356            ValueType TyQ, ValueType TyD, SDNode OpNode>
1357   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1358         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1359         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1360
1361 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1362 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1363   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1364         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1365         OpcodeStr, Dt, "$dst1, $dst2",
1366         "$src1 = $dst1, $src2 = $dst2", []>;
1367 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1368                   InstrItinClass itin, string OpcodeStr, string Dt>
1369   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1370         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1371         "$src1 = $dst1, $src2 = $dst2", []>;
1372
1373 // Basic 3-register operations: single-, double- and quad-register.
1374 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1375            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1376            SDNode OpNode, bit Commutable>
1377   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1378         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1379         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1380   let isCommutable = Commutable;
1381 }
1382
1383 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1384            InstrItinClass itin, string OpcodeStr, string Dt,
1385            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1386   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1387         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1388         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1389         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1390   let isCommutable = Commutable;
1391 }
1392 // Same as N3VD but no data type.
1393 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1394            InstrItinClass itin, string OpcodeStr,
1395            ValueType ResTy, ValueType OpTy,
1396            SDNode OpNode, bit Commutable>
1397   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1398          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1399          OpcodeStr, "$dst, $src1, $src2", "",
1400          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1401   let isCommutable = Commutable;
1402 }
1403
1404 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1405              InstrItinClass itin, string OpcodeStr, string Dt,
1406              ValueType Ty, SDNode ShOp>
1407   : N3V<0, 1, op21_20, op11_8, 1, 0,
1408         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1409         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1410         [(set (Ty DPR:$dst),
1411               (Ty (ShOp (Ty DPR:$src1),
1412                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1413   let isCommutable = 0;
1414 }
1415 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1416                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1417   : N3V<0, 1, op21_20, op11_8, 1, 0,
1418         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1419         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1420         [(set (Ty DPR:$dst),
1421               (Ty (ShOp (Ty DPR:$src1),
1422                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1423   let isCommutable = 0;
1424 }
1425
1426 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1427            InstrItinClass itin, string OpcodeStr, string Dt,
1428            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1429   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1430         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1431         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1432         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1433   let isCommutable = Commutable;
1434 }
1435 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1436            InstrItinClass itin, string OpcodeStr,
1437            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1438   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1439          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1440          OpcodeStr, "$dst, $src1, $src2", "",
1441          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1442   let isCommutable = Commutable;
1443 }
1444 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1445              InstrItinClass itin, string OpcodeStr, string Dt,
1446              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1447   : N3V<1, 1, op21_20, op11_8, 1, 0,
1448         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1449         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1450         [(set (ResTy QPR:$dst),
1451               (ResTy (ShOp (ResTy QPR:$src1),
1452                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1453                                                 imm:$lane)))))]> {
1454   let isCommutable = 0;
1455 }
1456 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1457                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1458   : N3V<1, 1, op21_20, op11_8, 1, 0,
1459         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1460         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1461         [(set (ResTy QPR:$dst),
1462               (ResTy (ShOp (ResTy QPR:$src1),
1463                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1464                                                 imm:$lane)))))]> {
1465   let isCommutable = 0;
1466 }
1467
1468 // Basic 3-register intrinsics, both double- and quad-register.
1469 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1470               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1471               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1472   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1473         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1474         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1475         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1476   let isCommutable = Commutable;
1477 }
1478 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1479                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1480   : N3V<0, 1, op21_20, op11_8, 1, 0,
1481         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1482         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1483         [(set (Ty DPR:$dst),
1484               (Ty (IntOp (Ty DPR:$src1),
1485                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1486                                            imm:$lane)))))]> {
1487   let isCommutable = 0;
1488 }
1489 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1490                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1491   : N3V<0, 1, op21_20, op11_8, 1, 0,
1492         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1493         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1494         [(set (Ty DPR:$dst),
1495               (Ty (IntOp (Ty DPR:$src1),
1496                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1497   let isCommutable = 0;
1498 }
1499 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1500               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1501               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1502   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1503         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1504         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1505         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1506   let isCommutable = 0;
1507 }
1508
1509 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1510               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1511               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1512   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1513         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1514         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1515         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1516   let isCommutable = Commutable;
1517 }
1518 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1519                 string OpcodeStr, string Dt,
1520                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1521   : N3V<1, 1, op21_20, op11_8, 1, 0,
1522         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1523         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1524         [(set (ResTy QPR:$dst),
1525               (ResTy (IntOp (ResTy QPR:$src1),
1526                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1527                                                  imm:$lane)))))]> {
1528   let isCommutable = 0;
1529 }
1530 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1531                   string OpcodeStr, string Dt,
1532                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1533   : N3V<1, 1, op21_20, op11_8, 1, 0,
1534         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1535         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1536         [(set (ResTy QPR:$dst),
1537               (ResTy (IntOp (ResTy QPR:$src1),
1538                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1539                                                  imm:$lane)))))]> {
1540   let isCommutable = 0;
1541 }
1542 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1543               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1544               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1545   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1546         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1547         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1548         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1549   let isCommutable = 0;
1550 }
1551
1552 // Multiply-Add/Sub operations: single-, double- and quad-register.
1553 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1554                 InstrItinClass itin, string OpcodeStr, string Dt,
1555                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1556   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1557         (outs DPR_VFP2:$dst),
1558         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1559         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1560
1561 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1562                 InstrItinClass itin, string OpcodeStr, string Dt,
1563                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1564   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1565         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1566         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1567         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1568                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1569
1570 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1571                   string OpcodeStr, string Dt,
1572                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1573   : N3V<0, 1, op21_20, op11_8, 1, 0,
1574         (outs DPR:$dst),
1575         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1576         NVMulSLFrm, itin,
1577         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1578         [(set (Ty DPR:$dst),
1579               (Ty (ShOp (Ty DPR:$src1),
1580                         (Ty (MulOp DPR:$src2,
1581                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1582                                                      imm:$lane)))))))]>;
1583 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1584                     string OpcodeStr, string Dt,
1585                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1586   : N3V<0, 1, op21_20, op11_8, 1, 0,
1587         (outs DPR:$Vd),
1588         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1589         NVMulSLFrm, itin,
1590         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1591         [(set (Ty DPR:$Vd),
1592               (Ty (ShOp (Ty DPR:$src1),
1593                         (Ty (MulOp DPR:$Vn,
1594                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1595                                                      imm:$lane)))))))]>;
1596
1597 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1598                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1599                 SDNode MulOp, SDNode OpNode>
1600   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1601         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1602         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1603         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1604                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1605 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1606                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1607                   SDNode MulOp, SDNode ShOp>
1608   : N3V<1, 1, op21_20, op11_8, 1, 0,
1609         (outs QPR:$dst),
1610         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1611         NVMulSLFrm, itin,
1612         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1613         [(set (ResTy QPR:$dst),
1614               (ResTy (ShOp (ResTy QPR:$src1),
1615                            (ResTy (MulOp QPR:$src2,
1616                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1617                                                         imm:$lane)))))))]>;
1618 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1619                     string OpcodeStr, string Dt,
1620                     ValueType ResTy, ValueType OpTy,
1621                     SDNode MulOp, SDNode ShOp>
1622   : N3V<1, 1, op21_20, op11_8, 1, 0,
1623         (outs QPR:$dst),
1624         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1625         NVMulSLFrm, itin,
1626         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1627         [(set (ResTy QPR:$dst),
1628               (ResTy (ShOp (ResTy QPR:$src1),
1629                            (ResTy (MulOp QPR:$src2,
1630                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1631                                                         imm:$lane)))))))]>;
1632
1633 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1634 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1635                 InstrItinClass itin, string OpcodeStr, string Dt,
1636                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1637   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1638         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1639         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1640         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1641                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1642 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1643                 InstrItinClass itin, string OpcodeStr, string Dt,
1644                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1645   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1646         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1647         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1648         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1649                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1650
1651 // Neon 3-argument intrinsics, both double- and quad-register.
1652 // The destination register is also used as the first source operand register.
1653 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1654                InstrItinClass itin, string OpcodeStr, string Dt,
1655                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1656   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1657         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1658         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1659         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1660                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1661 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1662                InstrItinClass itin, string OpcodeStr, string Dt,
1663                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1664   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1665         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1666         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1667         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1668                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1669
1670 // Long Multiply-Add/Sub operations.
1671 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1672                 InstrItinClass itin, string OpcodeStr, string Dt,
1673                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1674   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1675         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1676         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1677         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1678                                 (TyQ (MulOp (TyD DPR:$Vn),
1679                                             (TyD DPR:$Vm)))))]>;
1680 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1681                   InstrItinClass itin, string OpcodeStr, string Dt,
1682                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1683   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1684         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1685         NVMulSLFrm, itin,
1686         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1687         [(set QPR:$dst,
1688           (OpNode (TyQ QPR:$src1),
1689                   (TyQ (MulOp (TyD DPR:$src2),
1690                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1691                                                  imm:$lane))))))]>;
1692 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1693                     InstrItinClass itin, string OpcodeStr, string Dt,
1694                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1695   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1696         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1697         NVMulSLFrm, itin,
1698         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1699         [(set QPR:$dst,
1700           (OpNode (TyQ QPR:$src1),
1701                   (TyQ (MulOp (TyD DPR:$src2),
1702                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1703                                                  imm:$lane))))))]>;
1704
1705 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1706 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1707                    InstrItinClass itin, string OpcodeStr, string Dt,
1708                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1709                    SDNode OpNode>
1710   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1711         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1712         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1713         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1714                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1715                                                         (TyD DPR:$Vm)))))))]>;
1716
1717 // Neon Long 3-argument intrinsic.  The destination register is
1718 // a quad-register and is also used as the first source operand register.
1719 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1720                InstrItinClass itin, string OpcodeStr, string Dt,
1721                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1722   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1723         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1724         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1725         [(set QPR:$Vd,
1726           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1727 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1728                  string OpcodeStr, string Dt,
1729                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1730   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1731         (outs QPR:$dst),
1732         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1733         NVMulSLFrm, itin,
1734         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1735         [(set (ResTy QPR:$dst),
1736               (ResTy (IntOp (ResTy QPR:$src1),
1737                             (OpTy DPR:$src2),
1738                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1739                                                 imm:$lane)))))]>;
1740 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1741                    InstrItinClass itin, string OpcodeStr, string Dt,
1742                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1743   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1744         (outs QPR:$dst),
1745         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1746         NVMulSLFrm, itin,
1747         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1748         [(set (ResTy QPR:$dst),
1749               (ResTy (IntOp (ResTy QPR:$src1),
1750                             (OpTy DPR:$src2),
1751                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1752                                                 imm:$lane)))))]>;
1753
1754 // Narrowing 3-register intrinsics.
1755 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1756               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1757               Intrinsic IntOp, bit Commutable>
1758   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1759         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1760         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1761         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1762   let isCommutable = Commutable;
1763 }
1764
1765 // Long 3-register operations.
1766 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1767            InstrItinClass itin, string OpcodeStr, string Dt,
1768            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1769   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1770         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1771         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1772         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1773   let isCommutable = Commutable;
1774 }
1775 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1776              InstrItinClass itin, string OpcodeStr, string Dt,
1777              ValueType TyQ, ValueType TyD, SDNode OpNode>
1778   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1779         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1780         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1781         [(set QPR:$dst,
1782           (TyQ (OpNode (TyD DPR:$src1),
1783                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1784 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1785                InstrItinClass itin, string OpcodeStr, string Dt,
1786                ValueType TyQ, ValueType TyD, SDNode OpNode>
1787   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1788         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1789         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1790         [(set QPR:$dst,
1791           (TyQ (OpNode (TyD DPR:$src1),
1792                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1793
1794 // Long 3-register operations with explicitly extended operands.
1795 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1796               InstrItinClass itin, string OpcodeStr, string Dt,
1797               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1798               bit Commutable>
1799   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1800         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1801         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1802         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1803                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1804   let isCommutable = Commutable;
1805 }
1806
1807 // Long 3-register intrinsics with explicit extend (VABDL).
1808 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1809                  InstrItinClass itin, string OpcodeStr, string Dt,
1810                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1811                  bit Commutable>
1812   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1813         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1814         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1815         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1816                                                 (TyD DPR:$src2))))))]> {
1817   let isCommutable = Commutable;
1818 }
1819
1820 // Long 3-register intrinsics.
1821 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1822               InstrItinClass itin, string OpcodeStr, string Dt,
1823               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1824   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1825         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1826         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1827         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1828   let isCommutable = Commutable;
1829 }
1830 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1831                 string OpcodeStr, string Dt,
1832                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1833   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1834         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1835         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1836         [(set (ResTy QPR:$dst),
1837               (ResTy (IntOp (OpTy DPR:$src1),
1838                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1839                                                 imm:$lane)))))]>;
1840 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1841                   InstrItinClass itin, string OpcodeStr, string Dt,
1842                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1843   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1844         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1845         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1846         [(set (ResTy QPR:$dst),
1847               (ResTy (IntOp (OpTy DPR:$src1),
1848                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1849                                                 imm:$lane)))))]>;
1850
1851 // Wide 3-register operations.
1852 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1853            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1854            SDNode OpNode, SDNode ExtOp, bit Commutable>
1855   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1856         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
1857         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
1858         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
1859                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1860   let isCommutable = Commutable;
1861 }
1862
1863 // Pairwise long 2-register intrinsics, both double- and quad-register.
1864 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1865                 bits<2> op17_16, bits<5> op11_7, bit op4,
1866                 string OpcodeStr, string Dt,
1867                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1868   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1869         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1870         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1871 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1872                 bits<2> op17_16, bits<5> op11_7, bit op4,
1873                 string OpcodeStr, string Dt,
1874                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1875   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1876         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1877         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1878
1879 // Pairwise long 2-register accumulate intrinsics,
1880 // both double- and quad-register.
1881 // The destination register is also used as the first source operand register.
1882 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1883                  bits<2> op17_16, bits<5> op11_7, bit op4,
1884                  string OpcodeStr, string Dt,
1885                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1886   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1887         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
1888         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1889         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
1890 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1891                  bits<2> op17_16, bits<5> op11_7, bit op4,
1892                  string OpcodeStr, string Dt,
1893                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1894   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1895         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
1896         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1897         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
1898
1899 // Shift by immediate,
1900 // both double- and quad-register.
1901 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1902              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1903              ValueType Ty, SDNode OpNode>
1904   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1905            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1906            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1907            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1908 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1909              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1910              ValueType Ty, SDNode OpNode>
1911   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1912            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1913            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1914            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1915
1916 // Long shift by immediate.
1917 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1918              string OpcodeStr, string Dt,
1919              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1920   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1921            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1922            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1923            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1924                                           (i32 imm:$SIMM))))]>;
1925
1926 // Narrow shift by immediate.
1927 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1928              InstrItinClass itin, string OpcodeStr, string Dt,
1929              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1930   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1931            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1932            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1933            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1934                                           (i32 imm:$SIMM))))]>;
1935
1936 // Shift right by immediate and accumulate,
1937 // both double- and quad-register.
1938 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1939                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1940   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1941            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1942            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1943            [(set DPR:$Vd, (Ty (add DPR:$src1,
1944                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
1945 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1946                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1947   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1948            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1949            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1950            [(set QPR:$Vd, (Ty (add QPR:$src1,
1951                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
1952
1953 // Shift by immediate and insert,
1954 // both double- and quad-register.
1955 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1956                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1957   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1958            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
1959            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1960            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
1961 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1962                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1963   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1964            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
1965            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1966            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
1967
1968 // Convert, with fractional bits immediate,
1969 // both double- and quad-register.
1970 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1971               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1972               Intrinsic IntOp>
1973   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1974            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1975            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1976            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
1977 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1978               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1979               Intrinsic IntOp>
1980   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1981            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1982            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1983            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
1984
1985 //===----------------------------------------------------------------------===//
1986 // Multiclasses
1987 //===----------------------------------------------------------------------===//
1988
1989 // Abbreviations used in multiclass suffixes:
1990 //   Q = quarter int (8 bit) elements
1991 //   H = half int (16 bit) elements
1992 //   S = single int (32 bit) elements
1993 //   D = double int (64 bit) elements
1994
1995 // Neon 2-register vector operations -- for disassembly only.
1996
1997 // First with only element sizes of 8, 16 and 32 bits:
1998 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1999                        bits<5> op11_7, bit op4, string opc, string Dt,
2000                        string asm> {
2001   // 64-bit vector types.
2002   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2003                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2004                   opc, !strconcat(Dt, "8"), asm, "", []>;
2005   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2006                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2007                   opc, !strconcat(Dt, "16"), asm, "", []>;
2008   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2009                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2010                   opc, !strconcat(Dt, "32"), asm, "", []>;
2011   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2012                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2013                   opc, "f32", asm, "", []> {
2014     let Inst{10} = 1; // overwrite F = 1
2015   }
2016
2017   // 128-bit vector types.
2018   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2019                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2020                   opc, !strconcat(Dt, "8"), asm, "", []>;
2021   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2022                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2023                   opc, !strconcat(Dt, "16"), asm, "", []>;
2024   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2025                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2026                   opc, !strconcat(Dt, "32"), asm, "", []>;
2027   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2028                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2029                   opc, "f32", asm, "", []> {
2030     let Inst{10} = 1; // overwrite F = 1
2031   }
2032 }
2033
2034 // Neon 3-register vector operations.
2035
2036 // First with only element sizes of 8, 16 and 32 bits:
2037 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2038                    InstrItinClass itinD16, InstrItinClass itinD32,
2039                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2040                    string OpcodeStr, string Dt,
2041                    SDNode OpNode, bit Commutable = 0> {
2042   // 64-bit vector types.
2043   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2044                    OpcodeStr, !strconcat(Dt, "8"),
2045                    v8i8, v8i8, OpNode, Commutable>;
2046   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2047                    OpcodeStr, !strconcat(Dt, "16"),
2048                    v4i16, v4i16, OpNode, Commutable>;
2049   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2050                    OpcodeStr, !strconcat(Dt, "32"),
2051                    v2i32, v2i32, OpNode, Commutable>;
2052
2053   // 128-bit vector types.
2054   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2055                    OpcodeStr, !strconcat(Dt, "8"),
2056                    v16i8, v16i8, OpNode, Commutable>;
2057   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2058                    OpcodeStr, !strconcat(Dt, "16"),
2059                    v8i16, v8i16, OpNode, Commutable>;
2060   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2061                    OpcodeStr, !strconcat(Dt, "32"),
2062                    v4i32, v4i32, OpNode, Commutable>;
2063 }
2064
2065 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2066   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2067                        v4i16, ShOp>;
2068   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2069                      v2i32, ShOp>;
2070   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2071                        v8i16, v4i16, ShOp>;
2072   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2073                      v4i32, v2i32, ShOp>;
2074 }
2075
2076 // ....then also with element size 64 bits:
2077 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2078                     InstrItinClass itinD, InstrItinClass itinQ,
2079                     string OpcodeStr, string Dt,
2080                     SDNode OpNode, bit Commutable = 0>
2081   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2082             OpcodeStr, Dt, OpNode, Commutable> {
2083   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2084                    OpcodeStr, !strconcat(Dt, "64"),
2085                    v1i64, v1i64, OpNode, Commutable>;
2086   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2087                    OpcodeStr, !strconcat(Dt, "64"),
2088                    v2i64, v2i64, OpNode, Commutable>;
2089 }
2090
2091
2092 // Neon Narrowing 2-register vector operations,
2093 //   source operand element sizes of 16, 32 and 64 bits:
2094 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2095                     bits<5> op11_7, bit op6, bit op4,
2096                     InstrItinClass itin, string OpcodeStr, string Dt,
2097                     SDNode OpNode> {
2098   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2099                    itin, OpcodeStr, !strconcat(Dt, "16"),
2100                    v8i8, v8i16, OpNode>;
2101   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2102                    itin, OpcodeStr, !strconcat(Dt, "32"),
2103                    v4i16, v4i32, OpNode>;
2104   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2105                    itin, OpcodeStr, !strconcat(Dt, "64"),
2106                    v2i32, v2i64, OpNode>;
2107 }
2108
2109 // Neon Narrowing 2-register vector intrinsics,
2110 //   source operand element sizes of 16, 32 and 64 bits:
2111 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2112                        bits<5> op11_7, bit op6, bit op4,
2113                        InstrItinClass itin, string OpcodeStr, string Dt,
2114                        Intrinsic IntOp> {
2115   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2116                       itin, OpcodeStr, !strconcat(Dt, "16"),
2117                       v8i8, v8i16, IntOp>;
2118   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2119                       itin, OpcodeStr, !strconcat(Dt, "32"),
2120                       v4i16, v4i32, IntOp>;
2121   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2122                       itin, OpcodeStr, !strconcat(Dt, "64"),
2123                       v2i32, v2i64, IntOp>;
2124 }
2125
2126
2127 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2128 //   source operand element sizes of 16, 32 and 64 bits:
2129 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2130                     string OpcodeStr, string Dt, SDNode OpNode> {
2131   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2132                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2133   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2134                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2135   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2136                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2137 }
2138
2139
2140 // Neon 3-register vector intrinsics.
2141
2142 // First with only element sizes of 16 and 32 bits:
2143 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2144                      InstrItinClass itinD16, InstrItinClass itinD32,
2145                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2146                      string OpcodeStr, string Dt,
2147                      Intrinsic IntOp, bit Commutable = 0> {
2148   // 64-bit vector types.
2149   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2150                       OpcodeStr, !strconcat(Dt, "16"),
2151                       v4i16, v4i16, IntOp, Commutable>;
2152   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2153                       OpcodeStr, !strconcat(Dt, "32"),
2154                       v2i32, v2i32, IntOp, Commutable>;
2155
2156   // 128-bit vector types.
2157   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2158                       OpcodeStr, !strconcat(Dt, "16"),
2159                       v8i16, v8i16, IntOp, Commutable>;
2160   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2161                       OpcodeStr, !strconcat(Dt, "32"),
2162                       v4i32, v4i32, IntOp, Commutable>;
2163 }
2164 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2165                      InstrItinClass itinD16, InstrItinClass itinD32,
2166                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2167                      string OpcodeStr, string Dt,
2168                      Intrinsic IntOp> {
2169   // 64-bit vector types.
2170   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2171                       OpcodeStr, !strconcat(Dt, "16"),
2172                       v4i16, v4i16, IntOp>;
2173   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2174                       OpcodeStr, !strconcat(Dt, "32"),
2175                       v2i32, v2i32, IntOp>;
2176
2177   // 128-bit vector types.
2178   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2179                       OpcodeStr, !strconcat(Dt, "16"),
2180                       v8i16, v8i16, IntOp>;
2181   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2182                       OpcodeStr, !strconcat(Dt, "32"),
2183                       v4i32, v4i32, IntOp>;
2184 }
2185
2186 multiclass N3VIntSL_HS<bits<4> op11_8,
2187                        InstrItinClass itinD16, InstrItinClass itinD32,
2188                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2189                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2190   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2191                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2192   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2193                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2194   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2195                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2196   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2197                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2198 }
2199
2200 // ....then also with element size of 8 bits:
2201 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2202                       InstrItinClass itinD16, InstrItinClass itinD32,
2203                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2204                       string OpcodeStr, string Dt,
2205                       Intrinsic IntOp, bit Commutable = 0>
2206   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2207               OpcodeStr, Dt, IntOp, Commutable> {
2208   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2209                       OpcodeStr, !strconcat(Dt, "8"),
2210                       v8i8, v8i8, IntOp, Commutable>;
2211   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2212                       OpcodeStr, !strconcat(Dt, "8"),
2213                       v16i8, v16i8, IntOp, Commutable>;
2214 }
2215 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2216                       InstrItinClass itinD16, InstrItinClass itinD32,
2217                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2218                       string OpcodeStr, string Dt,
2219                       Intrinsic IntOp>
2220   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2221               OpcodeStr, Dt, IntOp> {
2222   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2223                       OpcodeStr, !strconcat(Dt, "8"),
2224                       v8i8, v8i8, IntOp>;
2225   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2226                       OpcodeStr, !strconcat(Dt, "8"),
2227                       v16i8, v16i8, IntOp>;
2228 }
2229
2230
2231 // ....then also with element size of 64 bits:
2232 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2233                        InstrItinClass itinD16, InstrItinClass itinD32,
2234                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2235                        string OpcodeStr, string Dt,
2236                        Intrinsic IntOp, bit Commutable = 0>
2237   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2238                OpcodeStr, Dt, IntOp, Commutable> {
2239   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2240                       OpcodeStr, !strconcat(Dt, "64"),
2241                       v1i64, v1i64, IntOp, Commutable>;
2242   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2243                       OpcodeStr, !strconcat(Dt, "64"),
2244                       v2i64, v2i64, IntOp, Commutable>;
2245 }
2246 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2247                        InstrItinClass itinD16, InstrItinClass itinD32,
2248                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2249                        string OpcodeStr, string Dt,
2250                        Intrinsic IntOp>
2251   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2252                OpcodeStr, Dt, IntOp> {
2253   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2254                       OpcodeStr, !strconcat(Dt, "64"),
2255                       v1i64, v1i64, IntOp>;
2256   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2257                       OpcodeStr, !strconcat(Dt, "64"),
2258                       v2i64, v2i64, IntOp>;
2259 }
2260
2261 // Neon Narrowing 3-register vector intrinsics,
2262 //   source operand element sizes of 16, 32 and 64 bits:
2263 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2264                        string OpcodeStr, string Dt,
2265                        Intrinsic IntOp, bit Commutable = 0> {
2266   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2267                       OpcodeStr, !strconcat(Dt, "16"),
2268                       v8i8, v8i16, IntOp, Commutable>;
2269   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2270                       OpcodeStr, !strconcat(Dt, "32"),
2271                       v4i16, v4i32, IntOp, Commutable>;
2272   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2273                       OpcodeStr, !strconcat(Dt, "64"),
2274                       v2i32, v2i64, IntOp, Commutable>;
2275 }
2276
2277
2278 // Neon Long 3-register vector operations.
2279
2280 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2281                     InstrItinClass itin16, InstrItinClass itin32,
2282                     string OpcodeStr, string Dt,
2283                     SDNode OpNode, bit Commutable = 0> {
2284   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2285                    OpcodeStr, !strconcat(Dt, "8"),
2286                    v8i16, v8i8, OpNode, Commutable>;
2287   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2288                    OpcodeStr, !strconcat(Dt, "16"),
2289                    v4i32, v4i16, OpNode, Commutable>;
2290   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2291                    OpcodeStr, !strconcat(Dt, "32"),
2292                    v2i64, v2i32, OpNode, Commutable>;
2293 }
2294
2295 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2296                      InstrItinClass itin, string OpcodeStr, string Dt,
2297                      SDNode OpNode> {
2298   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2299                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2300   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2301                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2302 }
2303
2304 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2305                        InstrItinClass itin16, InstrItinClass itin32,
2306                        string OpcodeStr, string Dt,
2307                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2308   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2309                       OpcodeStr, !strconcat(Dt, "8"),
2310                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2311   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2312                       OpcodeStr, !strconcat(Dt, "16"),
2313                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2314   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2315                       OpcodeStr, !strconcat(Dt, "32"),
2316                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2317 }
2318
2319 // Neon Long 3-register vector intrinsics.
2320
2321 // First with only element sizes of 16 and 32 bits:
2322 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2323                       InstrItinClass itin16, InstrItinClass itin32,
2324                       string OpcodeStr, string Dt,
2325                       Intrinsic IntOp, bit Commutable = 0> {
2326   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2327                       OpcodeStr, !strconcat(Dt, "16"),
2328                       v4i32, v4i16, IntOp, Commutable>;
2329   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2330                       OpcodeStr, !strconcat(Dt, "32"),
2331                       v2i64, v2i32, IntOp, Commutable>;
2332 }
2333
2334 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2335                         InstrItinClass itin, string OpcodeStr, string Dt,
2336                         Intrinsic IntOp> {
2337   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2338                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2339   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2340                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2341 }
2342
2343 // ....then also with element size of 8 bits:
2344 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2345                        InstrItinClass itin16, InstrItinClass itin32,
2346                        string OpcodeStr, string Dt,
2347                        Intrinsic IntOp, bit Commutable = 0>
2348   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2349                IntOp, Commutable> {
2350   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2351                       OpcodeStr, !strconcat(Dt, "8"),
2352                       v8i16, v8i8, IntOp, Commutable>;
2353 }
2354
2355 // ....with explicit extend (VABDL).
2356 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2357                        InstrItinClass itin, string OpcodeStr, string Dt,
2358                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2359   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2360                          OpcodeStr, !strconcat(Dt, "8"),
2361                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2362   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2363                          OpcodeStr, !strconcat(Dt, "16"),
2364                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2365   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2366                          OpcodeStr, !strconcat(Dt, "32"),
2367                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2368 }
2369
2370
2371 // Neon Wide 3-register vector intrinsics,
2372 //   source operand element sizes of 8, 16 and 32 bits:
2373 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2374                     string OpcodeStr, string Dt,
2375                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2376   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2377                    OpcodeStr, !strconcat(Dt, "8"),
2378                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2379   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2380                    OpcodeStr, !strconcat(Dt, "16"),
2381                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2382   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2383                    OpcodeStr, !strconcat(Dt, "32"),
2384                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2385 }
2386
2387
2388 // Neon Multiply-Op vector operations,
2389 //   element sizes of 8, 16 and 32 bits:
2390 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2391                         InstrItinClass itinD16, InstrItinClass itinD32,
2392                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2393                         string OpcodeStr, string Dt, SDNode OpNode> {
2394   // 64-bit vector types.
2395   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2396                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2397   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2398                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2399   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2400                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2401
2402   // 128-bit vector types.
2403   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2404                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2405   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2406                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2407   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2408                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2409 }
2410
2411 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2412                          InstrItinClass itinD16, InstrItinClass itinD32,
2413                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2414                          string OpcodeStr, string Dt, SDNode ShOp> {
2415   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2416                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2417   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2418                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2419   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2420                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2421                             mul, ShOp>;
2422   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2423                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2424                           mul, ShOp>;
2425 }
2426
2427 // Neon Intrinsic-Op vector operations,
2428 //   element sizes of 8, 16 and 32 bits:
2429 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2430                         InstrItinClass itinD, InstrItinClass itinQ,
2431                         string OpcodeStr, string Dt, Intrinsic IntOp,
2432                         SDNode OpNode> {
2433   // 64-bit vector types.
2434   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2435                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2436   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2437                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2438   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2439                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2440
2441   // 128-bit vector types.
2442   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2443                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2444   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2445                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2446   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2447                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2448 }
2449
2450 // Neon 3-argument intrinsics,
2451 //   element sizes of 8, 16 and 32 bits:
2452 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2453                        InstrItinClass itinD, InstrItinClass itinQ,
2454                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2455   // 64-bit vector types.
2456   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2457                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2458   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2459                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2460   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2461                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2462
2463   // 128-bit vector types.
2464   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2465                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2466   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2467                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2468   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2469                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2470 }
2471
2472
2473 // Neon Long Multiply-Op vector operations,
2474 //   element sizes of 8, 16 and 32 bits:
2475 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2476                          InstrItinClass itin16, InstrItinClass itin32,
2477                          string OpcodeStr, string Dt, SDNode MulOp,
2478                          SDNode OpNode> {
2479   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2480                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2481   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2482                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2483   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2484                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2485 }
2486
2487 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2488                           string Dt, SDNode MulOp, SDNode OpNode> {
2489   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2490                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2491   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2492                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2493 }
2494
2495
2496 // Neon Long 3-argument intrinsics.
2497
2498 // First with only element sizes of 16 and 32 bits:
2499 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2500                        InstrItinClass itin16, InstrItinClass itin32,
2501                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2502   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2503                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2504   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2505                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2506 }
2507
2508 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2509                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2510   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2511                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2512   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2513                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2514 }
2515
2516 // ....then also with element size of 8 bits:
2517 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2518                         InstrItinClass itin16, InstrItinClass itin32,
2519                         string OpcodeStr, string Dt, Intrinsic IntOp>
2520   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2521   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2522                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2523 }
2524
2525 // ....with explicit extend (VABAL).
2526 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2527                             InstrItinClass itin, string OpcodeStr, string Dt,
2528                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2529   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2530                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2531                            IntOp, ExtOp, OpNode>;
2532   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2533                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2534                            IntOp, ExtOp, OpNode>;
2535   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2536                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2537                            IntOp, ExtOp, OpNode>;
2538 }
2539
2540
2541 // Neon 2-register vector intrinsics,
2542 //   element sizes of 8, 16 and 32 bits:
2543 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2544                       bits<5> op11_7, bit op4,
2545                       InstrItinClass itinD, InstrItinClass itinQ,
2546                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2547   // 64-bit vector types.
2548   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2549                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2550   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2551                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2552   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2553                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2554
2555   // 128-bit vector types.
2556   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2557                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2558   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2559                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2560   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2561                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2562 }
2563
2564
2565 // Neon Pairwise long 2-register intrinsics,
2566 //   element sizes of 8, 16 and 32 bits:
2567 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2568                         bits<5> op11_7, bit op4,
2569                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2570   // 64-bit vector types.
2571   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2572                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2573   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2574                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2575   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2576                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2577
2578   // 128-bit vector types.
2579   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2580                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2581   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2582                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2583   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2584                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2585 }
2586
2587
2588 // Neon Pairwise long 2-register accumulate intrinsics,
2589 //   element sizes of 8, 16 and 32 bits:
2590 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2591                          bits<5> op11_7, bit op4,
2592                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2593   // 64-bit vector types.
2594   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2595                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2596   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2597                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2598   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2599                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2600
2601   // 128-bit vector types.
2602   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2603                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2604   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2605                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2606   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2607                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2608 }
2609
2610
2611 // Neon 2-register vector shift by immediate,
2612 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2613 //   element sizes of 8, 16, 32 and 64 bits:
2614 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2615                      InstrItinClass itin, string OpcodeStr, string Dt,
2616                      SDNode OpNode, Format f> {
2617   // 64-bit vector types.
2618   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2619                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2620     let Inst{21-19} = 0b001; // imm6 = 001xxx
2621   }
2622   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2623                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2624     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2625   }
2626   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2627                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2628     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2629   }
2630   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2631                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2632                              // imm6 = xxxxxx
2633
2634   // 128-bit vector types.
2635   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2636                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2637     let Inst{21-19} = 0b001; // imm6 = 001xxx
2638   }
2639   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2640                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2641     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2642   }
2643   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2644                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2645     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2646   }
2647   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2648                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2649                              // imm6 = xxxxxx
2650 }
2651
2652 // Neon Shift-Accumulate vector operations,
2653 //   element sizes of 8, 16, 32 and 64 bits:
2654 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2655                          string OpcodeStr, string Dt, SDNode ShOp> {
2656   // 64-bit vector types.
2657   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2658                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2659     let Inst{21-19} = 0b001; // imm6 = 001xxx
2660   }
2661   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2662                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2663     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2664   }
2665   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2666                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2667     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2668   }
2669   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2670                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2671                              // imm6 = xxxxxx
2672
2673   // 128-bit vector types.
2674   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2675                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2676     let Inst{21-19} = 0b001; // imm6 = 001xxx
2677   }
2678   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2679                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2680     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2681   }
2682   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2683                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2684     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2685   }
2686   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2687                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2688                              // imm6 = xxxxxx
2689 }
2690
2691
2692 // Neon Shift-Insert vector operations,
2693 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2694 //   element sizes of 8, 16, 32 and 64 bits:
2695 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2696                          string OpcodeStr, SDNode ShOp,
2697                          Format f> {
2698   // 64-bit vector types.
2699   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2700                         f, OpcodeStr, "8", v8i8, ShOp> {
2701     let Inst{21-19} = 0b001; // imm6 = 001xxx
2702   }
2703   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2704                         f, OpcodeStr, "16", v4i16, ShOp> {
2705     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2706   }
2707   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2708                         f, OpcodeStr, "32", v2i32, ShOp> {
2709     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2710   }
2711   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2712                         f, OpcodeStr, "64", v1i64, ShOp>;
2713                              // imm6 = xxxxxx
2714
2715   // 128-bit vector types.
2716   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2717                         f, OpcodeStr, "8", v16i8, ShOp> {
2718     let Inst{21-19} = 0b001; // imm6 = 001xxx
2719   }
2720   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2721                         f, OpcodeStr, "16", v8i16, ShOp> {
2722     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2723   }
2724   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2725                         f, OpcodeStr, "32", v4i32, ShOp> {
2726     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2727   }
2728   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2729                         f, OpcodeStr, "64", v2i64, ShOp>;
2730                              // imm6 = xxxxxx
2731 }
2732
2733 // Neon Shift Long operations,
2734 //   element sizes of 8, 16, 32 bits:
2735 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2736                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2737   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2738                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2739     let Inst{21-19} = 0b001; // imm6 = 001xxx
2740   }
2741   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2742                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2743     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2744   }
2745   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2746                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2747     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2748   }
2749 }
2750
2751 // Neon Shift Narrow operations,
2752 //   element sizes of 16, 32, 64 bits:
2753 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2754                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2755                       SDNode OpNode> {
2756   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2757                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2758     let Inst{21-19} = 0b001; // imm6 = 001xxx
2759   }
2760   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2761                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2762     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2763   }
2764   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2765                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2766     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2767   }
2768 }
2769
2770 //===----------------------------------------------------------------------===//
2771 // Instruction Definitions.
2772 //===----------------------------------------------------------------------===//
2773
2774 // Vector Add Operations.
2775
2776 //   VADD     : Vector Add (integer and floating-point)
2777 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2778                          add, 1>;
2779 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2780                      v2f32, v2f32, fadd, 1>;
2781 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2782                      v4f32, v4f32, fadd, 1>;
2783 //   VADDL    : Vector Add Long (Q = D + D)
2784 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2785                             "vaddl", "s", add, sext, 1>;
2786 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2787                             "vaddl", "u", add, zext, 1>;
2788 //   VADDW    : Vector Add Wide (Q = Q + D)
2789 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2790 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2791 //   VHADD    : Vector Halving Add
2792 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2793                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2794                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2795 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2796                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2797                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2798 //   VRHADD   : Vector Rounding Halving Add
2799 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2800                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2801                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2802 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2803                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2804                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2805 //   VQADD    : Vector Saturating Add
2806 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2807                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2808                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2809 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2810                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2811                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2812 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2813 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2814                             int_arm_neon_vaddhn, 1>;
2815 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2816 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2817                             int_arm_neon_vraddhn, 1>;
2818
2819 // Vector Multiply Operations.
2820
2821 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2822 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2823                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2824 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2825                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2826 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2827                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2828 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2829                      v2f32, v2f32, fmul, 1>;
2830 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2831                      v4f32, v4f32, fmul, 1>;
2832 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2833 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2834 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2835                        v2f32, fmul>;
2836
2837 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2838                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2839           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2840                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2841                                       (DSubReg_i16_reg imm:$lane))),
2842                               (SubReg_i16_lane imm:$lane)))>;
2843 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2844                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2845           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2846                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2847                                       (DSubReg_i32_reg imm:$lane))),
2848                               (SubReg_i32_lane imm:$lane)))>;
2849 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2850                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2851           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2852                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2853                                    (DSubReg_i32_reg imm:$lane))),
2854                            (SubReg_i32_lane imm:$lane)))>;
2855
2856 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2857 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2858                           IIC_VMULi16Q, IIC_VMULi32Q,
2859                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2860 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2861                             IIC_VMULi16Q, IIC_VMULi32Q,
2862                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2863 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2864                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2865                                                             imm:$lane)))),
2866           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2867                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2868                                          (DSubReg_i16_reg imm:$lane))),
2869                                  (SubReg_i16_lane imm:$lane)))>;
2870 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2871                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2872                                                             imm:$lane)))),
2873           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2874                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2875                                          (DSubReg_i32_reg imm:$lane))),
2876                                  (SubReg_i32_lane imm:$lane)))>;
2877
2878 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2879 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2880                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2881                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2882 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2883                               IIC_VMULi16Q, IIC_VMULi32Q,
2884                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2885 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2886                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2887                                                              imm:$lane)))),
2888           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2889                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2890                                           (DSubReg_i16_reg imm:$lane))),
2891                                   (SubReg_i16_lane imm:$lane)))>;
2892 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2893                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2894                                                              imm:$lane)))),
2895           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2896                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2897                                           (DSubReg_i32_reg imm:$lane))),
2898                                   (SubReg_i32_lane imm:$lane)))>;
2899
2900 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2901 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2902                          "vmull", "s", NEONvmulls, 1>;
2903 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2904                          "vmull", "u", NEONvmullu, 1>;
2905 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2906                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2907 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2908 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2909
2910 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2911 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2912                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2913 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2914                              "vqdmull", "s", int_arm_neon_vqdmull>;
2915
2916 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2917
2918 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2919 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2920                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2921 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2922                           v2f32, fmul, fadd>;
2923 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2924                           v4f32, fmul, fadd>;
2925 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2926                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2927 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2928                             v2f32, fmul, fadd>;
2929 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2930                             v4f32, v2f32, fmul, fadd>;
2931
2932 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2933                   (mul (v8i16 QPR:$src2),
2934                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2935           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2936                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2937                                       (DSubReg_i16_reg imm:$lane))),
2938                               (SubReg_i16_lane imm:$lane)))>;
2939
2940 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2941                   (mul (v4i32 QPR:$src2),
2942                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2943           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2944                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2945                                       (DSubReg_i32_reg imm:$lane))),
2946                               (SubReg_i32_lane imm:$lane)))>;
2947
2948 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2949                   (fmul (v4f32 QPR:$src2),
2950                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2951           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2952                            (v4f32 QPR:$src2),
2953                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2954                                    (DSubReg_i32_reg imm:$lane))),
2955                            (SubReg_i32_lane imm:$lane)))>;
2956
2957 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2958 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2959                               "vmlal", "s", NEONvmulls, add>;
2960 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2961                               "vmlal", "u", NEONvmullu, add>;
2962
2963 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2964 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2965
2966 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2967 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2968                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2969 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2970
2971 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2972 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2973                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2974 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2975                           v2f32, fmul, fsub>;
2976 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2977                           v4f32, fmul, fsub>;
2978 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2979                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2980 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2981                             v2f32, fmul, fsub>;
2982 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2983                             v4f32, v2f32, fmul, fsub>;
2984
2985 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2986                   (mul (v8i16 QPR:$src2),
2987                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2988           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2989                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2990                                       (DSubReg_i16_reg imm:$lane))),
2991                               (SubReg_i16_lane imm:$lane)))>;
2992
2993 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2994                   (mul (v4i32 QPR:$src2),
2995                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2996           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2997                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2998                                       (DSubReg_i32_reg imm:$lane))),
2999                               (SubReg_i32_lane imm:$lane)))>;
3000
3001 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3002                   (fmul (v4f32 QPR:$src2),
3003                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3004           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3005                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3006                                    (DSubReg_i32_reg imm:$lane))),
3007                            (SubReg_i32_lane imm:$lane)))>;
3008
3009 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3010 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3011                               "vmlsl", "s", NEONvmulls, sub>;
3012 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3013                               "vmlsl", "u", NEONvmullu, sub>;
3014
3015 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3016 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3017
3018 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3019 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3020                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3021 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3022
3023 // Vector Subtract Operations.
3024
3025 //   VSUB     : Vector Subtract (integer and floating-point)
3026 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3027                          "vsub", "i", sub, 0>;
3028 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3029                      v2f32, v2f32, fsub, 0>;
3030 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3031                      v4f32, v4f32, fsub, 0>;
3032 //   VSUBL    : Vector Subtract Long (Q = D - D)
3033 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3034                             "vsubl", "s", sub, sext, 0>;
3035 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3036                             "vsubl", "u", sub, zext, 0>;
3037 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3038 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3039 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3040 //   VHSUB    : Vector Halving Subtract
3041 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3042                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3043                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3044 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3045                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3046                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3047 //   VQSUB    : Vector Saturing Subtract
3048 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3049                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3050                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3051 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3052                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3053                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3054 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3055 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3056                             int_arm_neon_vsubhn, 0>;
3057 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3058 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3059                             int_arm_neon_vrsubhn, 0>;
3060
3061 // Vector Comparisons.
3062
3063 //   VCEQ     : Vector Compare Equal
3064 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3065                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3066 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3067                      NEONvceq, 1>;
3068 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3069                      NEONvceq, 1>;
3070 // For disassembly only.
3071 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3072                             "$dst, $src, #0">;
3073
3074 //   VCGE     : Vector Compare Greater Than or Equal
3075 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3076                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3077 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3078                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3079 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3080                      NEONvcge, 0>;
3081 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3082                      NEONvcge, 0>;
3083 // For disassembly only.
3084 // FIXME: This instruction's encoding MAY NOT BE correct.
3085 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3086                             "$dst, $src, #0">;
3087 // For disassembly only.
3088 // FIXME: This instruction's encoding MAY NOT BE correct.
3089 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3090                             "$dst, $src, #0">;
3091
3092 //   VCGT     : Vector Compare Greater Than
3093 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3094                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3095 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3096                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3097 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3098                      NEONvcgt, 0>;
3099 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3100                      NEONvcgt, 0>;
3101 // For disassembly only.
3102 // FIXME: This instruction's encoding MAY NOT BE correct.
3103 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3104                             "$dst, $src, #0">;
3105 // For disassembly only.
3106 // FIXME: This instruction's encoding MAY NOT BE correct.
3107 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3108                             "$dst, $src, #0">;
3109
3110 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3111 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3112                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3113 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3114                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3115 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3116 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3117                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3118 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3119                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3120 //   VTST     : Vector Test Bits
3121 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3122                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3123
3124 // Vector Bitwise Operations.
3125
3126 def vnotd : PatFrag<(ops node:$in),
3127                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3128 def vnotq : PatFrag<(ops node:$in),
3129                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3130
3131
3132 //   VAND     : Vector Bitwise AND
3133 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3134                       v2i32, v2i32, and, 1>;
3135 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3136                       v4i32, v4i32, and, 1>;
3137
3138 //   VEOR     : Vector Bitwise Exclusive OR
3139 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3140                       v2i32, v2i32, xor, 1>;
3141 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3142                       v4i32, v4i32, xor, 1>;
3143
3144 //   VORR     : Vector Bitwise OR
3145 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3146                       v2i32, v2i32, or, 1>;
3147 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3148                       v4i32, v4i32, or, 1>;
3149
3150 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3151 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3152                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3153                      "vbic", "$dst, $src1, $src2", "",
3154                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3155                                                  (vnotd DPR:$src2))))]>;
3156 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3157                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3158                      "vbic", "$dst, $src1, $src2", "",
3159                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3160                                                  (vnotq QPR:$src2))))]>;
3161
3162 //   VORN     : Vector Bitwise OR NOT
3163 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3164                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3165                      "vorn", "$dst, $src1, $src2", "",
3166                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3167                                                 (vnotd DPR:$src2))))]>;
3168 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3169                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3170                      "vorn", "$dst, $src1, $src2", "",
3171                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3172                                                 (vnotq QPR:$src2))))]>;
3173
3174 //   VMVN     : Vector Bitwise NOT (Immediate)
3175
3176 let isReMaterializable = 1 in {
3177
3178 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3179                          (ins nModImm:$SIMM), IIC_VMOVImm,
3180                          "vmvn", "i16", "$dst, $SIMM", "",
3181                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3182   let Inst{9} = SIMM{9};
3183 }
3184
3185 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3186                          (ins nModImm:$SIMM), IIC_VMOVImm,
3187                          "vmvn", "i16", "$dst, $SIMM", "",
3188                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3189   let Inst{9} = SIMM{9};
3190 }
3191
3192 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3193                          (ins nModImm:$SIMM), IIC_VMOVImm,
3194                          "vmvn", "i32", "$dst, $SIMM", "",
3195                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3196   let Inst{11-8} = SIMM{11-8};
3197 }
3198
3199 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3200                          (ins nModImm:$SIMM), IIC_VMOVImm,
3201                          "vmvn", "i32", "$dst, $SIMM", "",
3202                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3203   let Inst{11-8} = SIMM{11-8};
3204 }
3205 }
3206
3207 //   VMVN     : Vector Bitwise NOT
3208 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3209                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3210                      "vmvn", "$dst, $src", "",
3211                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3212 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3213                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3214                      "vmvn", "$dst, $src", "",
3215                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3216 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3217 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3218
3219 //   VBSL     : Vector Bitwise Select
3220 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3221                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3222                      N3RegFrm, IIC_VCNTiD,
3223                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3224                      [(set DPR:$Vd,
3225                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3226                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3227 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3228                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3229                      N3RegFrm, IIC_VCNTiQ,
3230                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3231                      [(set QPR:$Vd,
3232                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3233                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3234
3235 //   VBIF     : Vector Bitwise Insert if False
3236 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3237 // FIXME: This instruction's encoding MAY NOT BE correct.
3238 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3239                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3240                      N3RegFrm, IIC_VBINiD,
3241                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3242                      [/* For disassembly only; pattern left blank */]>;
3243 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3244                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3245                      N3RegFrm, IIC_VBINiQ,
3246                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3247                      [/* For disassembly only; pattern left blank */]>;
3248
3249 //   VBIT     : Vector Bitwise Insert if True
3250 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3251 // FIXME: This instruction's encoding MAY NOT BE correct.
3252 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3253                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3254                      N3RegFrm, IIC_VBINiD,
3255                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3256                      [/* For disassembly only; pattern left blank */]>;
3257 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3258                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3259                      N3RegFrm, IIC_VBINiQ,
3260                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3261                      [/* For disassembly only; pattern left blank */]>;
3262
3263 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3264 // for equivalent operations with different register constraints; it just
3265 // inserts copies.
3266
3267 // Vector Absolute Differences.
3268
3269 //   VABD     : Vector Absolute Difference
3270 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3271                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3272                            "vabd", "s", int_arm_neon_vabds, 1>;
3273 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3274                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3275                            "vabd", "u", int_arm_neon_vabdu, 1>;
3276 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3277                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3278 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3279                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3280
3281 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3282 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3283                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3284 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3285                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3286
3287 //   VABA     : Vector Absolute Difference and Accumulate
3288 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3289                              "vaba", "s", int_arm_neon_vabds, add>;
3290 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3291                              "vaba", "u", int_arm_neon_vabdu, add>;
3292
3293 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3294 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3295                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3296 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3297                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3298
3299 // Vector Maximum and Minimum.
3300
3301 //   VMAX     : Vector Maximum
3302 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3303                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3304                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3305 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3306                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3307                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3308 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3309                         "vmax", "f32",
3310                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3311 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3312                         "vmax", "f32",
3313                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3314
3315 //   VMIN     : Vector Minimum
3316 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3317                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3318                            "vmin", "s", int_arm_neon_vmins, 1>;
3319 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3320                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3321                            "vmin", "u", int_arm_neon_vminu, 1>;
3322 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3323                         "vmin", "f32",
3324                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3325 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3326                         "vmin", "f32",
3327                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3328
3329 // Vector Pairwise Operations.
3330
3331 //   VPADD    : Vector Pairwise Add
3332 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3333                         "vpadd", "i8",
3334                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3335 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3336                         "vpadd", "i16",
3337                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3338 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3339                         "vpadd", "i32",
3340                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3341 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3342                         IIC_VPBIND, "vpadd", "f32",
3343                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3344
3345 //   VPADDL   : Vector Pairwise Add Long
3346 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3347                              int_arm_neon_vpaddls>;
3348 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3349                              int_arm_neon_vpaddlu>;
3350
3351 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3352 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3353                               int_arm_neon_vpadals>;
3354 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3355                               int_arm_neon_vpadalu>;
3356
3357 //   VPMAX    : Vector Pairwise Maximum
3358 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3359                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3360 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3361                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3362 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3363                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3364 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3365                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3366 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3367                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3368 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3369                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3370 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3371                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3372
3373 //   VPMIN    : Vector Pairwise Minimum
3374 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3375                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3376 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3377                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3378 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3379                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3380 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3381                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3382 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3383                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3384 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3385                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3386 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3387                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3388
3389 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3390
3391 //   VRECPE   : Vector Reciprocal Estimate
3392 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3393                         IIC_VUNAD, "vrecpe", "u32",
3394                         v2i32, v2i32, int_arm_neon_vrecpe>;
3395 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3396                         IIC_VUNAQ, "vrecpe", "u32",
3397                         v4i32, v4i32, int_arm_neon_vrecpe>;
3398 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3399                         IIC_VUNAD, "vrecpe", "f32",
3400                         v2f32, v2f32, int_arm_neon_vrecpe>;
3401 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3402                         IIC_VUNAQ, "vrecpe", "f32",
3403                         v4f32, v4f32, int_arm_neon_vrecpe>;
3404
3405 //   VRECPS   : Vector Reciprocal Step
3406 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3407                         IIC_VRECSD, "vrecps", "f32",
3408                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3409 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3410                         IIC_VRECSQ, "vrecps", "f32",
3411                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3412
3413 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3414 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3415                          IIC_VUNAD, "vrsqrte", "u32",
3416                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3417 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3418                          IIC_VUNAQ, "vrsqrte", "u32",
3419                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3420 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3421                          IIC_VUNAD, "vrsqrte", "f32",
3422                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3423 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3424                          IIC_VUNAQ, "vrsqrte", "f32",
3425                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3426
3427 //   VRSQRTS  : Vector Reciprocal Square Root Step
3428 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3429                         IIC_VRECSD, "vrsqrts", "f32",
3430                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3431 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3432                         IIC_VRECSQ, "vrsqrts", "f32",
3433                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3434
3435 // Vector Shifts.
3436
3437 //   VSHL     : Vector Shift
3438 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3439                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3440                             "vshl", "s", int_arm_neon_vshifts>;
3441 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3442                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3443                             "vshl", "u", int_arm_neon_vshiftu>;
3444 //   VSHL     : Vector Shift Left (Immediate)
3445 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3446                            N2RegVShLFrm>;
3447 //   VSHR     : Vector Shift Right (Immediate)
3448 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3449                            N2RegVShRFrm>;
3450 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3451                            N2RegVShRFrm>;
3452
3453 //   VSHLL    : Vector Shift Left Long
3454 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3455 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3456
3457 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3458 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3459                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3460                 ValueType OpTy, SDNode OpNode>
3461   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3462            ResTy, OpTy, OpNode> {
3463   let Inst{21-16} = op21_16;
3464 }
3465 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3466                           v8i16, v8i8, NEONvshlli>;
3467 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3468                           v4i32, v4i16, NEONvshlli>;
3469 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3470                           v2i64, v2i32, NEONvshlli>;
3471
3472 //   VSHRN    : Vector Shift Right and Narrow
3473 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3474                            NEONvshrn>;
3475
3476 //   VRSHL    : Vector Rounding Shift
3477 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3478                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3479                             "vrshl", "s", int_arm_neon_vrshifts>;
3480 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3481                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3482                             "vrshl", "u", int_arm_neon_vrshiftu>;
3483 //   VRSHR    : Vector Rounding Shift Right
3484 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3485                            N2RegVShRFrm>;
3486 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3487                            N2RegVShRFrm>;
3488
3489 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3490 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3491                            NEONvrshrn>;
3492
3493 //   VQSHL    : Vector Saturating Shift
3494 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3495                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3496                             "vqshl", "s", int_arm_neon_vqshifts>;
3497 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3498                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3499                             "vqshl", "u", int_arm_neon_vqshiftu>;
3500 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3501 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3502                            N2RegVShLFrm>;
3503 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3504                            N2RegVShLFrm>;
3505 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3506 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3507                            N2RegVShLFrm>;
3508
3509 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3510 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3511                            NEONvqshrns>;
3512 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3513                            NEONvqshrnu>;
3514
3515 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3516 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3517                            NEONvqshrnsu>;
3518
3519 //   VQRSHL   : Vector Saturating Rounding Shift
3520 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3521                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3522                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3523 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3524                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3525                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3526
3527 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3528 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3529                            NEONvqrshrns>;
3530 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3531                            NEONvqrshrnu>;
3532
3533 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3534 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3535                            NEONvqrshrnsu>;
3536
3537 //   VSRA     : Vector Shift Right and Accumulate
3538 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3539 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3540 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3541 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3542 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3543
3544 //   VSLI     : Vector Shift Left and Insert
3545 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3546 //   VSRI     : Vector Shift Right and Insert
3547 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3548
3549 // Vector Absolute and Saturating Absolute.
3550
3551 //   VABS     : Vector Absolute Value
3552 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3553                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3554                            int_arm_neon_vabs>;
3555 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3556                         IIC_VUNAD, "vabs", "f32",
3557                         v2f32, v2f32, int_arm_neon_vabs>;
3558 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3559                         IIC_VUNAQ, "vabs", "f32",
3560                         v4f32, v4f32, int_arm_neon_vabs>;
3561
3562 //   VQABS    : Vector Saturating Absolute Value
3563 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3564                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3565                            int_arm_neon_vqabs>;
3566
3567 // Vector Negate.
3568
3569 def vnegd  : PatFrag<(ops node:$in),
3570                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3571 def vnegq  : PatFrag<(ops node:$in),
3572                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3573
3574 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3575   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3576         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3577         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3578 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3579   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3580         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3581         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3582
3583 //   VNEG     : Vector Negate (integer)
3584 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3585 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3586 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3587 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3588 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3589 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3590
3591 //   VNEG     : Vector Negate (floating-point)
3592 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3593                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3594                     "vneg", "f32", "$dst, $src", "",
3595                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3596 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3597                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3598                     "vneg", "f32", "$dst, $src", "",
3599                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3600
3601 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3602 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3603 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3604 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3605 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3606 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3607
3608 //   VQNEG    : Vector Saturating Negate
3609 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3610                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3611                            int_arm_neon_vqneg>;
3612
3613 // Vector Bit Counting Operations.
3614
3615 //   VCLS     : Vector Count Leading Sign Bits
3616 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3617                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3618                            int_arm_neon_vcls>;
3619 //   VCLZ     : Vector Count Leading Zeros
3620 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3621                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3622                            int_arm_neon_vclz>;
3623 //   VCNT     : Vector Count One Bits
3624 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3625                         IIC_VCNTiD, "vcnt", "8",
3626                         v8i8, v8i8, int_arm_neon_vcnt>;
3627 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3628                         IIC_VCNTiQ, "vcnt", "8",
3629                         v16i8, v16i8, int_arm_neon_vcnt>;
3630
3631 // Vector Swap -- for disassembly only.
3632 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3633                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3634                      "vswp", "$dst, $src", "", []>;
3635 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3636                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3637                      "vswp", "$dst, $src", "", []>;
3638
3639 // Vector Move Operations.
3640
3641 //   VMOV     : Vector Move (Register)
3642
3643 let neverHasSideEffects = 1 in {
3644 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3645                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3646 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3647                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3648
3649 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3650 // be expanded after register allocation is completed.
3651 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3652                 NoItinerary, "", []>;
3653
3654 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3655                 NoItinerary, "", []>;
3656 } // neverHasSideEffects
3657
3658 //   VMOV     : Vector Move (Immediate)
3659
3660 let isReMaterializable = 1 in {
3661 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3662                          (ins nModImm:$SIMM), IIC_VMOVImm,
3663                          "vmov", "i8", "$dst, $SIMM", "",
3664                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3665 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3666                          (ins nModImm:$SIMM), IIC_VMOVImm,
3667                          "vmov", "i8", "$dst, $SIMM", "",
3668                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3669
3670 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3671                          (ins nModImm:$SIMM), IIC_VMOVImm,
3672                          "vmov", "i16", "$dst, $SIMM", "",
3673                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3674   let Inst{9} = SIMM{9};
3675 }
3676
3677 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3678                          (ins nModImm:$SIMM), IIC_VMOVImm,
3679                          "vmov", "i16", "$dst, $SIMM", "",
3680                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3681  let Inst{9} = SIMM{9};
3682 }
3683
3684 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3685                          (ins nModImm:$SIMM), IIC_VMOVImm,
3686                          "vmov", "i32", "$dst, $SIMM", "",
3687                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3688   let Inst{11-8} = SIMM{11-8};
3689 }
3690
3691 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3692                          (ins nModImm:$SIMM), IIC_VMOVImm,
3693                          "vmov", "i32", "$dst, $SIMM", "",
3694                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3695   let Inst{11-8} = SIMM{11-8};
3696 }
3697
3698 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3699                          (ins nModImm:$SIMM), IIC_VMOVImm,
3700                          "vmov", "i64", "$dst, $SIMM", "",
3701                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3702 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3703                          (ins nModImm:$SIMM), IIC_VMOVImm,
3704                          "vmov", "i64", "$dst, $SIMM", "",
3705                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3706 } // isReMaterializable
3707
3708 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3709
3710 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3711                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3712                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3713                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3714                                            imm:$lane))]> {
3715   let Inst{21}  = lane{2};
3716   let Inst{6-5} = lane{1-0};
3717 }
3718 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3719                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3720                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3721                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3722                                            imm:$lane))]> {
3723   let Inst{21} = lane{1};
3724   let Inst{6}  = lane{0};
3725 }
3726 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3727                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3728                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3729                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3730                                            imm:$lane))]> {
3731   let Inst{21}  = lane{2};
3732   let Inst{6-5} = lane{1-0};
3733 }
3734 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3735                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3736                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3737                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3738                                            imm:$lane))]> {
3739   let Inst{21} = lane{1};
3740   let Inst{6}  = lane{0};
3741 }
3742 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3743                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3744                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3745                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3746                                            imm:$lane))]> {
3747   let Inst{21} = lane{0};
3748 }
3749 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3750 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3751           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3752                            (DSubReg_i8_reg imm:$lane))),
3753                      (SubReg_i8_lane imm:$lane))>;
3754 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3755           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3756                              (DSubReg_i16_reg imm:$lane))),
3757                      (SubReg_i16_lane imm:$lane))>;
3758 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3759           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3760                            (DSubReg_i8_reg imm:$lane))),
3761                      (SubReg_i8_lane imm:$lane))>;
3762 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3763           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3764                              (DSubReg_i16_reg imm:$lane))),
3765                      (SubReg_i16_lane imm:$lane))>;
3766 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3767           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3768                              (DSubReg_i32_reg imm:$lane))),
3769                      (SubReg_i32_lane imm:$lane))>;
3770 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3771           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3772                           (SSubReg_f32_reg imm:$src2))>;
3773 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3774           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3775                           (SSubReg_f32_reg imm:$src2))>;
3776 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3777 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3778 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3779           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3780
3781
3782 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3783
3784 let Constraints = "$src1 = $V" in {
3785 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3786                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3787                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3788                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3789                                            GPR:$R, imm:$lane))]> {
3790   let Inst{21}  = lane{2};
3791   let Inst{6-5} = lane{1-0};
3792 }
3793 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3794                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3795                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3796                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3797                                            GPR:$R, imm:$lane))]> {
3798   let Inst{21} = lane{1};
3799   let Inst{6}  = lane{0};
3800 }
3801 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3802                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3803                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3804                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3805                                            GPR:$R, imm:$lane))]> {
3806   let Inst{21} = lane{0};
3807 }
3808 }
3809 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3810           (v16i8 (INSERT_SUBREG QPR:$src1,
3811                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3812                                    (DSubReg_i8_reg imm:$lane))),
3813                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3814                   (DSubReg_i8_reg imm:$lane)))>;
3815 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3816           (v8i16 (INSERT_SUBREG QPR:$src1,
3817                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3818                                      (DSubReg_i16_reg imm:$lane))),
3819                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3820                   (DSubReg_i16_reg imm:$lane)))>;
3821 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3822           (v4i32 (INSERT_SUBREG QPR:$src1,
3823                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3824                                      (DSubReg_i32_reg imm:$lane))),
3825                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3826                   (DSubReg_i32_reg imm:$lane)))>;
3827
3828 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3829           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3830                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3831 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3832           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3833                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3834
3835 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3836 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3837 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3838           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3839
3840 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3841           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3842 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3843           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3844 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3845           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3846
3847 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3848           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3849 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3850           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3851 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3852           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3853
3854 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3855           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3856                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3857                          dsub_0)>;
3858 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3859           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3860                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3861                          dsub_0)>;
3862 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3863           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3864                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3865                          dsub_0)>;
3866
3867 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3868
3869 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3870   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3871           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3872           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3873 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3874   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3875           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3876           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3877
3878 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3879 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3880 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3881 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3882 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3883 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3884
3885 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3886                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3887                       [(set DPR:$dst, (v2f32 (NEONvdup
3888                                               (f32 (bitconvert GPR:$src)))))]>;
3889 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3890                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3891                       [(set QPR:$dst, (v4f32 (NEONvdup
3892                                               (f32 (bitconvert GPR:$src)))))]>;
3893
3894 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3895
3896 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3897               ValueType Ty>
3898   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3899               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3900               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3901
3902 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3903               ValueType ResTy, ValueType OpTy>
3904   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3905               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
3906               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3907                                       imm:$lane)))]>;
3908
3909 // Inst{19-16} is partially specified depending on the element size.
3910
3911 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
3912   let Inst{19-17} = lane{2-0};
3913 }
3914 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
3915   let Inst{19-18} = lane{1-0};
3916 }
3917 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
3918   let Inst{19} = lane{0};
3919 }
3920 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
3921   let Inst{19} = lane{0};
3922 }
3923 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
3924   let Inst{19-17} = lane{2-0};
3925 }
3926 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
3927   let Inst{19-18} = lane{1-0};
3928 }
3929 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
3930   let Inst{19} = lane{0};
3931 }
3932 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
3933   let Inst{19} = lane{0};
3934 }
3935
3936 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3937           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3938                                   (DSubReg_i8_reg imm:$lane))),
3939                            (SubReg_i8_lane imm:$lane)))>;
3940 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3941           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3942                                     (DSubReg_i16_reg imm:$lane))),
3943                             (SubReg_i16_lane imm:$lane)))>;
3944 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3945           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3946                                     (DSubReg_i32_reg imm:$lane))),
3947                             (SubReg_i32_lane imm:$lane)))>;
3948 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3949           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3950                                    (DSubReg_i32_reg imm:$lane))),
3951                            (SubReg_i32_lane imm:$lane)))>;
3952
3953 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3954                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3955 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3956                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3957
3958 //   VMOVN    : Vector Narrowing Move
3959 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
3960                          "vmovn", "i", trunc>;
3961 //   VQMOVN   : Vector Saturating Narrowing Move
3962 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3963                             "vqmovn", "s", int_arm_neon_vqmovns>;
3964 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3965                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3966 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3967                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3968 //   VMOVL    : Vector Lengthening Move
3969 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3970 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3971
3972 // Vector Conversions.
3973
3974 //   VCVT     : Vector Convert Between Floating-Point and Integers
3975 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3976                      v2i32, v2f32, fp_to_sint>;
3977 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3978                      v2i32, v2f32, fp_to_uint>;
3979 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3980                      v2f32, v2i32, sint_to_fp>;
3981 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3982                      v2f32, v2i32, uint_to_fp>;
3983
3984 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3985                      v4i32, v4f32, fp_to_sint>;
3986 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3987                      v4i32, v4f32, fp_to_uint>;
3988 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3989                      v4f32, v4i32, sint_to_fp>;
3990 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3991                      v4f32, v4i32, uint_to_fp>;
3992
3993 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3994 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3995                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3996 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3997                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3998 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3999                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4000 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4001                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4002
4003 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4004                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4005 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4006                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4007 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4008                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4009 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4010                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4011
4012 // Vector Reverse.
4013
4014 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4015
4016 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4017   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4018         (ins DPR:$src), IIC_VMOVD,
4019         OpcodeStr, Dt, "$dst, $src", "",
4020         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4021 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4022   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4023         (ins QPR:$src), IIC_VMOVQ,
4024         OpcodeStr, Dt, "$dst, $src", "",
4025         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4026
4027 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4028 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4029 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4030 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4031
4032 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4033 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4034 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4035 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4036
4037 //   VREV32   : Vector Reverse elements within 32-bit words
4038
4039 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4040   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4041         (ins DPR:$src), IIC_VMOVD,
4042         OpcodeStr, Dt, "$dst, $src", "",
4043         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4044 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4045   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4046         (ins QPR:$src), IIC_VMOVQ,
4047         OpcodeStr, Dt, "$dst, $src", "",
4048         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4049
4050 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4051 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4052
4053 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4054 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4055
4056 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4057
4058 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4059   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4060         (ins DPR:$src), IIC_VMOVD,
4061         OpcodeStr, Dt, "$dst, $src", "",
4062         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4063 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4064   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4065         (ins QPR:$src), IIC_VMOVQ,
4066         OpcodeStr, Dt, "$dst, $src", "",
4067         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4068
4069 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4070 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4071
4072 // Other Vector Shuffles.
4073
4074 //   VEXT     : Vector Extract
4075
4076 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4077   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4078         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4079         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4080         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4081                                       (Ty DPR:$rhs), imm:$index)))]> {
4082   bits<4> index;
4083   let Inst{11-8} = index{3-0};
4084 }
4085
4086 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4087   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4088         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4089         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4090         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4091                                       (Ty QPR:$rhs), imm:$index)))]> {
4092   bits<4> index;
4093   let Inst{11-8} = index{3-0};
4094 }
4095
4096 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
4097 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
4098 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
4099 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
4100
4101 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
4102 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
4103 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
4104 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
4105
4106 //   VTRN     : Vector Transpose
4107
4108 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4109 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4110 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4111
4112 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4113 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4114 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4115
4116 //   VUZP     : Vector Unzip (Deinterleave)
4117
4118 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4119 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4120 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4121
4122 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4123 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4124 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4125
4126 //   VZIP     : Vector Zip (Interleave)
4127
4128 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4129 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4130 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4131
4132 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4133 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4134 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4135
4136 // Vector Table Lookup and Table Extension.
4137
4138 //   VTBL     : Vector Table Lookup
4139 def  VTBL1
4140   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4141         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4142         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4143         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4144 let hasExtraSrcRegAllocReq = 1 in {
4145 def  VTBL2
4146   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4147         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4148         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4149 def  VTBL3
4150   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4151         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4152         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4153 def  VTBL4
4154   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4155         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4156         NVTBLFrm, IIC_VTB4,
4157         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4158 } // hasExtraSrcRegAllocReq = 1
4159
4160 def  VTBL2Pseudo
4161   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4162 def  VTBL3Pseudo
4163   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4164 def  VTBL4Pseudo
4165   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4166
4167 //   VTBX     : Vector Table Extension
4168 def  VTBX1
4169   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4170         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4171         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4172         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4173                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4174 let hasExtraSrcRegAllocReq = 1 in {
4175 def  VTBX2
4176   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4177         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4178         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4179 def  VTBX3
4180   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4181         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4182         NVTBLFrm, IIC_VTBX3,
4183         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4184         "$orig = $Vd", []>;
4185 def  VTBX4
4186   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4187         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4188         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4189         "$orig = $Vd", []>;
4190 } // hasExtraSrcRegAllocReq = 1
4191
4192 def  VTBX2Pseudo
4193   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4194                 IIC_VTBX2, "$orig = $dst", []>;
4195 def  VTBX3Pseudo
4196   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4197                 IIC_VTBX3, "$orig = $dst", []>;
4198 def  VTBX4Pseudo
4199   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4200                 IIC_VTBX4, "$orig = $dst", []>;
4201
4202 //===----------------------------------------------------------------------===//
4203 // NEON instructions for single-precision FP math
4204 //===----------------------------------------------------------------------===//
4205
4206 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4207   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4208               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4209                                                        SPR:$a, ssub_0))),
4210                               ssub_0)>;
4211
4212 class N3VSPat<SDNode OpNode, NeonI Inst>
4213   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4214               (EXTRACT_SUBREG (v2f32
4215                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4216                                                       SPR:$a, ssub_0),
4217                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4218                                                       SPR:$b, ssub_0))),
4219                               ssub_0)>;
4220
4221 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4222   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4223               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4224                                                    SPR:$acc, ssub_0),
4225                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4226                                                    SPR:$a, ssub_0),
4227                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4228                                                    SPR:$b, ssub_0)),
4229                               ssub_0)>;
4230
4231 // These need separate instructions because they must use DPR_VFP2 register
4232 // class which have SPR sub-registers.
4233
4234 // Vector Add Operations used for single-precision FP
4235 let neverHasSideEffects = 1 in
4236 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4237 def : N3VSPat<fadd, VADDfd_sfp>;
4238
4239 // Vector Sub Operations used for single-precision FP
4240 let neverHasSideEffects = 1 in
4241 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4242 def : N3VSPat<fsub, VSUBfd_sfp>;
4243
4244 // Vector Multiply Operations used for single-precision FP
4245 let neverHasSideEffects = 1 in
4246 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4247 def : N3VSPat<fmul, VMULfd_sfp>;
4248
4249 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4250 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4251 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4252
4253 //let neverHasSideEffects = 1 in
4254 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4255 //                           v2f32, fmul, fadd>;
4256 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4257
4258 //let neverHasSideEffects = 1 in
4259 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4260 //                           v2f32, fmul, fsub>;
4261 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4262
4263 // Vector Absolute used for single-precision FP
4264 let neverHasSideEffects = 1 in
4265 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4266                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4267                       "vabs", "f32", "$dst, $src", "", []>;
4268 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4269
4270 // Vector Negate used for single-precision FP
4271 let neverHasSideEffects = 1 in
4272 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4273                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4274                       "vneg", "f32", "$dst, $src", "", []>;
4275 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4276
4277 // Vector Maximum used for single-precision FP
4278 let neverHasSideEffects = 1 in
4279 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4280                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4281                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4282 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4283
4284 // Vector Minimum used for single-precision FP
4285 let neverHasSideEffects = 1 in
4286 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4287                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4288                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4289 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4290
4291 // Vector Convert between single-precision FP and integer
4292 let neverHasSideEffects = 1 in
4293 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4294                          v2i32, v2f32, fp_to_sint>;
4295 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4296
4297 let neverHasSideEffects = 1 in
4298 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4299                          v2i32, v2f32, fp_to_uint>;
4300 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4301
4302 let neverHasSideEffects = 1 in
4303 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4304                          v2f32, v2i32, sint_to_fp>;
4305 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4306
4307 let neverHasSideEffects = 1 in
4308 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4309                          v2f32, v2i32, uint_to_fp>;
4310 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4311
4312 //===----------------------------------------------------------------------===//
4313 // Non-Instruction Patterns
4314 //===----------------------------------------------------------------------===//
4315
4316 // bit_convert
4317 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4318 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4319 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4320 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4321 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4322 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4323 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4324 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4325 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4326 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4327 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4328 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4329 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4330 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4331 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4332 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4333 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4334 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4335 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4336 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4337 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4338 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4339 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4340 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4341 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4342 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4343 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4344 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4345 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4346 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4347
4348 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4349 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4350 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4351 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4352 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4353 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4354 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4355 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4356 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4357 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4358 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4359 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4360 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4361 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4362 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4363 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4364 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4365 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4366 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4367 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4368 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4369 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4370 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4371 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4372 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4373 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4374 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4375 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4376 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4377 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;