lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use VLDM to load a Q register as a D register pair.
 133 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 134 def VLDMQ
 135   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn, ldstm_mode:$mode),
 136                     IIC_fpLoad_m, "",
 137                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 138
 139 // Use VSTM to store a Q register as a D register pair.
 140 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 141 def VSTMQ
 142   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn, ldstm_mode:$mode),
 143                     IIC_fpStore_m, "",
 144                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 145
 146 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 147
 148 // Classes for VLD* pseudo-instructions with multi-register operands.
 149 // These are expanded to real instructions after register allocation.
 150 class VLDQPseudo<InstrItinClass itin>
 151   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 152 class VLDQWBPseudo<InstrItinClass itin>
 153   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 154                 (ins addrmode6:$addr, am6offset:$offset), itin,
 155                 "$addr.addr = $wb">;
 156 class VLDQQPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 158 class VLDQQWBPseudo<InstrItinClass itin>
 159   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 160                 (ins addrmode6:$addr, am6offset:$offset), itin,
 161                 "$addr.addr = $wb">;
 162 class VLDQQQQWBPseudo<InstrItinClass itin>
 163   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 164                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 165                 "$addr.addr = $wb, $src = $dst">;
 166
 167 //   VLD1     : Vector Load (multiple single elements)
 168 class VLD1D<bits<4> op7_4, string Dt>
 169   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 170           (ins addrmode6:$Rn), IIC_VLD1,
 171           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 172   let Rm = 0b1111;
 173   let Inst{4} = Rn{4};
 174 }
 175 class VLD1Q<bits<4> op7_4, string Dt>
 176   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 177           (ins addrmode6:$Rn), IIC_VLD1x2,
 178           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 179   let Rm = 0b1111;
 180   let Inst{5-4} = Rn{5-4};
 181 }
 182
 183 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 184 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 185 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 186 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 187
 188 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 189 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 190 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 191 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 192
 193 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 194 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 195 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 196 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 197
 198 // ...with address register writeback:
 199 class VLD1DWB<bits<4> op7_4, string Dt>
 200   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 201           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 202           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 203           "$Rn.addr = $wb", []> {
 204   let Inst{4} = Rn{4};
 205 }
 206 class VLD1QWB<bits<4> op7_4, string Dt>
 207   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 208           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 209           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 210           "$Rn.addr = $wb", []> {
 211   let Inst{5-4} = Rn{5-4};
 212 }
 213
 214 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 215 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 216 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 217 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 218
 219 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 220 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 221 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 222 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 223
 224 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 225 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 226 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 227 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 228
 229 // ...with 3 registers (some of these are only for the disassembler):
 230 class VLD1D3<bits<4> op7_4, string Dt>
 231   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 232           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 233           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 234   let Rm = 0b1111;
 235   let Inst{4} = Rn{4};
 236 }
 237 class VLD1D3WB<bits<4> op7_4, string Dt>
 238   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 239           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 240           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 241   let Inst{4} = Rn{4};
 242 }
 243
 244 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 245 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 246 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 247 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 248
 249 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 250 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 251 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 252 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 253
 254 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 255 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 256
 257 // ...with 4 registers (some of these are only for the disassembler):
 258 class VLD1D4<bits<4> op7_4, string Dt>
 259   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 260           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 261           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 262   let Rm = 0b1111;
 263   let Inst{5-4} = Rn{5-4};
 264 }
 265 class VLD1D4WB<bits<4> op7_4, string Dt>
 266   : NLdSt<0,0b10,0b0010,op7_4,
 267           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 268           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 269           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 270           []> {
 271   let Inst{5-4} = Rn{5-4};
 272 }
 273
 274 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 275 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 276 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 277 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 278
 279 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 280 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 281 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 282 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 283
 284 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 285 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 286
 287 //   VLD2     : Vector Load (multiple 2-element structures)
 288 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 289   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 290           (ins addrmode6:$Rn), IIC_VLD2,
 291           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 292   let Rm = 0b1111;
 293   let Inst{5-4} = Rn{5-4};
 294 }
 295 class VLD2Q<bits<4> op7_4, string Dt>
 296   : NLdSt<0, 0b10, 0b0011, op7_4,
 297           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 298           (ins addrmode6:$Rn), IIC_VLD2x2,
 299           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 300   let Rm = 0b1111;
 301   let Inst{5-4} = Rn{5-4};
 302 }
 303
 304 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 305 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 306 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 307
 308 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 309 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 310 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 311
 312 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 313 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 314 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 315
 316 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 317 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 318 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 319
 320 // ...with address register writeback:
 321 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 322   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 323           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 324           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 325           "$Rn.addr = $wb", []> {
 326   let Inst{5-4} = Rn{5-4};
 327 }
 328 class VLD2QWB<bits<4> op7_4, string Dt>
 329   : NLdSt<0, 0b10, 0b0011, op7_4,
 330           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 331           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 332           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 333           "$Rn.addr = $wb", []> {
 334   let Inst{5-4} = Rn{5-4};
 335 }
 336
 337 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 338 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 339 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 340
 341 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 342 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 343 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 344
 345 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 346 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 347 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 348
 349 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 350 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 351 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 352
 353 // ...with double-spaced registers (for disassembly only):
 354 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 355 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 356 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 357 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 358 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 359 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 360
 361 //   VLD3     : Vector Load (multiple 3-element structures)
 362 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 363   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 364           (ins addrmode6:$Rn), IIC_VLD3,
 365           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 366   let Rm = 0b1111;
 367   let Inst{4} = Rn{4};
 368 }
 369
 370 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 371 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 372 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 373
 374 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 375 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 376 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 377
 378 // ...with address register writeback:
 379 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 380   : NLdSt<0, 0b10, op11_8, op7_4,
 381           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 382           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 383           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 384           "$Rn.addr = $wb", []> {
 385   let Inst{4} = Rn{4};
 386 }
 387
 388 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 389 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 390 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 391
 392 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 393 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 394 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 395
 396 // ...with double-spaced registers (non-updating versions for disassembly only):
 397 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 398 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 399 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 400 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 401 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 402 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 403
 404 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 405 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 406 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 407
 408 // ...alternate versions to be allocated odd register numbers:
 409 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 410 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 411 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 412
 413 //   VLD4     : Vector Load (multiple 4-element structures)
 414 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 415   : NLdSt<0, 0b10, op11_8, op7_4,
 416           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 417           (ins addrmode6:$Rn), IIC_VLD4,
 418           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 419   let Rm = 0b1111;
 420   let Inst{5-4} = Rn{5-4};
 421 }
 422
 423 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 424 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 425 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 426
 427 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 428 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 429 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 430
 431 // ...with address register writeback:
 432 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 433   : NLdSt<0, 0b10, op11_8, op7_4,
 434           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 435           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 436           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 437           "$Rn.addr = $wb", []> {
 438   let Inst{5-4} = Rn{5-4};
 439 }
 440
 441 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 442 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 443 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 444
 445 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 446 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 447 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 448
 449 // ...with double-spaced registers (non-updating versions for disassembly only):
 450 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 451 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 452 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 453 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 454 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 455 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 456
 457 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 458 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 459 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 460
 461 // ...alternate versions to be allocated odd register numbers:
 462 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 463 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 464 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 465
 466 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 467
 468 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 469 // These are expanded to real instructions after register allocation.
 470 class VLDQLNPseudo<InstrItinClass itin>
 471   : PseudoNLdSt<(outs QPR:$dst),
 472                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 473                 itin, "$src = $dst">;
 474 class VLDQLNWBPseudo<InstrItinClass itin>
 475   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 476                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 477                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 478 class VLDQQLNPseudo<InstrItinClass itin>
 479   : PseudoNLdSt<(outs QQPR:$dst),
 480                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 481                 itin, "$src = $dst">;
 482 class VLDQQLNWBPseudo<InstrItinClass itin>
 483   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 484                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 485                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 486 class VLDQQQQLNPseudo<InstrItinClass itin>
 487   : PseudoNLdSt<(outs QQQQPR:$dst),
 488                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 489                 itin, "$src = $dst">;
 490 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 491   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 492                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 493                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 494
 495 //   VLD1LN   : Vector Load (single element to one lane)
 496 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 497              PatFrag LoadOp>
 498   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 499           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 500           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 501           "$src = $Vd",
 502           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 503                                          (i32 (LoadOp addrmode6:$Rn)),
 504                                          imm:$lane))]> {
 505   let Rm = 0b1111;
 506 }
 507 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 508   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 509                                                (i32 (LoadOp addrmode6:$addr)),
 510                                                imm:$lane))];
 511 }
 512
 513 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 514   let Inst{7-5} = lane{2-0};
 515 }
 516 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 517   let Inst{7-6} = lane{1-0};
 518   let Inst{4}   = Rn{4};
 519 }
 520 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 521   let Inst{7} = lane{0};
 522   let Inst{5} = Rn{4};
 523   let Inst{4} = Rn{4};
 524 }
 525
 526 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 527 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 528 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 529
 530 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 531
 532 // ...with address register writeback:
 533 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 534   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 535           (ins addrmode6:$Rn, am6offset:$Rm,
 536            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 537           "\\{$Vd[$lane]\\}, $Rn$Rm",
 538           "$src = $Vd, $Rn.addr = $wb", []>;
 539
 540 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 541   let Inst{7-5} = lane{2-0};
 542 }
 543 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 544   let Inst{7-6} = lane{1-0};
 545   let Inst{4}   = Rn{4};
 546 }
 547 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 548   let Inst{7} = lane{0};
 549   let Inst{5} = Rn{4};
 550   let Inst{4} = Rn{4};
 551 }
 552
 553 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 554 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 555 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 556
 557 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 558 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 559   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 560           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 561           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 562           "$src1 = $Vd, $src2 = $dst2", []> {
 563   let Rm = 0b1111;
 564   let Inst{4}   = Rn{4};
 565 }
 566
 567 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 568   let Inst{7-5} = lane{2-0};
 569 }
 570 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 571   let Inst{7-6} = lane{1-0};
 572 }
 573 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 574   let Inst{7} = lane{0};
 575 }
 576
 577 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 578 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 579 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 580
 581 // ...with double-spaced registers:
 582 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 583   let Inst{7-6} = lane{1-0};
 584 }
 585 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 586   let Inst{7} = lane{0};
 587 }
 588
 589 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 590 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 591
 592 // ...with address register writeback:
 593 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 594   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 595           (ins addrmode6:$Rn, am6offset:$Rm,
 596            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 597           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 598           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 599   let Inst{4}   = Rn{4};
 600 }
 601
 602 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 603   let Inst{7-5} = lane{2-0};
 604 }
 605 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 606   let Inst{7-6} = lane{1-0};
 607 }
 608 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 609   let Inst{7} = lane{0};
 610 }
 611
 612 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 613 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 614 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 615
 616 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 617   let Inst{7-6} = lane{1-0};
 618 }
 619 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 620   let Inst{7} = lane{0};
 621 }
 622
 623 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 624 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 625
 626 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 627 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 628   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 629           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 630           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 631           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 632           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 633   let Rm = 0b1111;
 634 }
 635
 636 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 637   let Inst{7-5} = lane{2-0};
 638 }
 639 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 640   let Inst{7-6} = lane{1-0};
 641 }
 642 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 643   let Inst{7}   = lane{0};
 644 }
 645
 646 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 647 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 648 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 649
 650 // ...with double-spaced registers:
 651 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 652   let Inst{7-6} = lane{1-0};
 653 }
 654 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 655   let Inst{7}   = lane{0};
 656 }
 657
 658 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 659 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 660
 661 // ...with address register writeback:
 662 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 663   : NLdStLn<1, 0b10, op11_8, op7_4,
 664           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 665           (ins addrmode6:$Rn, am6offset:$Rm,
 666            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 667           IIC_VLD3lnu, "vld3", Dt,
 668           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 669           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 670           []>;
 671
 672 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 673   let Inst{7-5} = lane{2-0};
 674 }
 675 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 676   let Inst{7-6} = lane{1-0};
 677 }
 678 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 679   let Inst{7}   = lane{0};
 680 }
 681
 682 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 683 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 684 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 685
 686 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 687   let Inst{7-6} = lane{1-0};
 688 }
 689 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 690   let Inst{7}   = lane{0};
 691 }
 692
 693 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 694 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 695
 696 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 697 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 698   : NLdStLn<1, 0b10, op11_8, op7_4,
 699           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 700           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 701           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 702           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 703           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 704   let Rm = 0b1111;
 705   let Inst{4}   = Rn{4};
 706 }
 707
 708 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 709   let Inst{7-5} = lane{2-0};
 710 }
 711 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 712   let Inst{7-6} = lane{1-0};
 713 }
 714 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 715   let Inst{7}   = lane{0};
 716   let Inst{5} = Rn{5};
 717 }
 718
 719 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 720 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 721 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 722
 723 // ...with double-spaced registers:
 724 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 725   let Inst{7-6} = lane{1-0};
 726 }
 727 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 728   let Inst{7}   = lane{0};
 729   let Inst{5} = Rn{5};
 730 }
 731
 732 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 733 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 734
 735 // ...with address register writeback:
 736 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 737   : NLdStLn<1, 0b10, op11_8, op7_4,
 738           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 739           (ins addrmode6:$Rn, am6offset:$Rm,
 740            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 741           IIC_VLD4ln, "vld4", Dt,
 742 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 743 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 744           []> {
 745   let Inst{4}   = Rn{4};
 746 }
 747
 748 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 749   let Inst{7-5} = lane{2-0};
 750 }
 751 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 752   let Inst{7-6} = lane{1-0};
 753 }
 754 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 755   let Inst{7}   = lane{0};
 756   let Inst{5} = Rn{5};
 757 }
 758
 759 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 760 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 761 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 762
 763 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 764   let Inst{7-6} = lane{1-0};
 765 }
 766 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 767   let Inst{7}   = lane{0};
 768   let Inst{5} = Rn{5};
 769 }
 770
 771 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 772 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 773
 774 //   VLD1DUP  : Vector Load (single element to all lanes)
 775 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 776 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 777 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 778 //   FIXME: Not yet implemented.
 779 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 780
 781 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 782
 783 // Classes for VST* pseudo-instructions with multi-register operands.
 784 // These are expanded to real instructions after register allocation.
 785 class VSTQPseudo<InstrItinClass itin>
 786   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 787 class VSTQWBPseudo<InstrItinClass itin>
 788   : PseudoNLdSt<(outs GPR:$wb),
 789                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 790                 "$addr.addr = $wb">;
 791 class VSTQQPseudo<InstrItinClass itin>
 792   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 793 class VSTQQWBPseudo<InstrItinClass itin>
 794   : PseudoNLdSt<(outs GPR:$wb),
 795                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 796                 "$addr.addr = $wb">;
 797 class VSTQQQQWBPseudo<InstrItinClass itin>
 798   : PseudoNLdSt<(outs GPR:$wb),
 799                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 800                 "$addr.addr = $wb">;
 801
 802 //   VST1     : Vector Store (multiple single elements)
 803 class VST1D<bits<4> op7_4, string Dt>
 804   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 805           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 806   let Rm = 0b1111;
 807   let Inst{4} = Rn{4};
 808 }
 809 class VST1Q<bits<4> op7_4, string Dt>
 810   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 811           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 812           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 813   let Rm = 0b1111;
 814   let Inst{5-4} = Rn{5-4};
 815 }
 816
 817 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 818 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 819 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 820 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 821
 822 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 823 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 824 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 825 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 826
 827 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 828 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 829 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 830 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 831
 832 // ...with address register writeback:
 833 class VST1DWB<bits<4> op7_4, string Dt>
 834   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 835           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 836           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 837   let Inst{4} = Rn{4};
 838 }
 839 class VST1QWB<bits<4> op7_4, string Dt>
 840   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 841           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 842           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 843           "$Rn.addr = $wb", []> {
 844   let Inst{5-4} = Rn{5-4};
 845 }
 846
 847 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 848 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 849 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 850 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 851
 852 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 853 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 854 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 855 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 856
 857 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 858 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 859 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 860 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 861
 862 // ...with 3 registers (some of these are only for the disassembler):
 863 class VST1D3<bits<4> op7_4, string Dt>
 864   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 865           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 866           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 867   let Rm = 0b1111;
 868   let Inst{4} = Rn{4};
 869 }
 870 class VST1D3WB<bits<4> op7_4, string Dt>
 871   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 872           (ins addrmode6:$Rn, am6offset:$Rm,
 873            DPR:$Vd, DPR:$src2, DPR:$src3),
 874           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 875           "$Rn.addr = $wb", []> {
 876   let Inst{4} = Rn{4};
 877 }
 878
 879 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 880 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 881 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 882 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 883
 884 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 885 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 886 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 887 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 888
 889 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 890 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 891
 892 // ...with 4 registers (some of these are only for the disassembler):
 893 class VST1D4<bits<4> op7_4, string Dt>
 894   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 895           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 896           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 897           []> {
 898   let Rm = 0b1111;
 899   let Inst{5-4} = Rn{5-4};
 900 }
 901 class VST1D4WB<bits<4> op7_4, string Dt>
 902   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 903           (ins addrmode6:$Rn, am6offset:$Rm,
 904            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 905           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 906           "$Rn.addr = $wb", []> {
 907   let Inst{5-4} = Rn{5-4};
 908 }
 909
 910 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 911 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 912 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 913 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 914
 915 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 916 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 917 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 918 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
 919
 920 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 921 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 922
 923 //   VST2     : Vector Store (multiple 2-element structures)
 924 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 925   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 926           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
 927           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 928   let Rm = 0b1111;
 929   let Inst{5-4} = Rn{5-4};
 930 }
 931 class VST2Q<bits<4> op7_4, string Dt>
 932   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 933           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 934           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
 935           "", []> {
 936   let Rm = 0b1111;
 937   let Inst{5-4} = Rn{5-4};
 938 }
 939
 940 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
 941 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
 942 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
 943
 944 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
 945 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
 946 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
 947
 948 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 949 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 950 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 951
 952 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 953 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 954 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 955
 956 // ...with address register writeback:
 957 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 958   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 959           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 960           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 961           "$Rn.addr = $wb", []> {
 962   let Inst{5-4} = Rn{5-4};
 963 }
 964 class VST2QWB<bits<4> op7_4, string Dt>
 965   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 966           (ins addrmode6:$Rn, am6offset:$Rm,
 967            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 968           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 969           "$Rn.addr = $wb", []> {
 970   let Inst{5-4} = Rn{5-4};
 971 }
 972
 973 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
 974 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
 975 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
 976
 977 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
 978 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
 979 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
 980
 981 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 982 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 983 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 984
 985 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 986 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 987 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 988
 989 // ...with double-spaced registers (for disassembly only):
 990 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
 991 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
 992 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
 993 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
 994 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
 995 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
 996
 997 //   VST3     : Vector Store (multiple 3-element structures)
 998 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 999   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1000           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1001           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1002   let Rm = 0b1111;
1003   let Inst{4} = Rn{4};
1004 }
1005
1006 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1007 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1008 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1009
1010 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1011 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1012 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1013
1014 // ...with address register writeback:
1015 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1016   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1017           (ins addrmode6:$Rn, am6offset:$Rm,
1018            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1019           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1020           "$Rn.addr = $wb", []> {
1021   let Inst{4} = Rn{4};
1022 }
1023
1024 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1025 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1026 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1027
1028 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1029 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1030 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1031
1032 // ...with double-spaced registers (non-updating versions for disassembly only):
1033 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1034 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1035 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1036 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1037 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1038 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1039
1040 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1041 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1042 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1043
1044 // ...alternate versions to be allocated odd register numbers:
1045 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1046 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1047 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1048
1049 //   VST4     : Vector Store (multiple 4-element structures)
1050 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1051   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1052           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1053           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1054           "", []> {
1055   let Rm = 0b1111;
1056   let Inst{5-4} = Rn{5-4};
1057 }
1058
1059 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1060 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1061 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1062
1063 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1064 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1065 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1066
1067 // ...with address register writeback:
1068 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1069   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1070           (ins addrmode6:$Rn, am6offset:$Rm,
1071            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1072            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1073           "$Rn.addr = $wb", []> {
1074   let Inst{5-4} = Rn{5-4};
1075 }
1076
1077 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1078 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1079 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1080
1081 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1082 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1083 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1084
1085 // ...with double-spaced registers (non-updating versions for disassembly only):
1086 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1087 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1088 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1089 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1090 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1091 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1092
1093 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1094 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1095 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1096
1097 // ...alternate versions to be allocated odd register numbers:
1098 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1099 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1100 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1101
1102 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1103
1104 // Classes for VST*LN pseudo-instructions with multi-register operands.
1105 // These are expanded to real instructions after register allocation.
1106 class VSTQLNPseudo<InstrItinClass itin>
1107   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1108                 itin, "">;
1109 class VSTQLNWBPseudo<InstrItinClass itin>
1110   : PseudoNLdSt<(outs GPR:$wb),
1111                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1112                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1113 class VSTQQLNPseudo<InstrItinClass itin>
1114   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1115                 itin, "">;
1116 class VSTQQLNWBPseudo<InstrItinClass itin>
1117   : PseudoNLdSt<(outs GPR:$wb),
1118                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1119                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1120 class VSTQQQQLNPseudo<InstrItinClass itin>
1121   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1122                 itin, "">;
1123 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1124   : PseudoNLdSt<(outs GPR:$wb),
1125                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1126                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1127
1128 //   VST1LN   : Vector Store (single element from one lane)
1129 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1130   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1131           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1132           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "", []> {
1133   let Rm = 0b1111;
1134 }
1135
1136 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8"> {
1137   let Inst{7-5} = lane{2-0};
1138 }
1139 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16"> {
1140   let Inst{7-6} = lane{1-0};
1141   let Inst{4}   = Rn{5};
1142 }
1143 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32"> {
1144   let Inst{7}   = lane{0};
1145   let Inst{5-4} = Rn{5-4};
1146 }
1147
1148 def VST1LNq8Pseudo  : VSTQLNPseudo<IIC_VST1ln>;
1149 def VST1LNq16Pseudo : VSTQLNPseudo<IIC_VST1ln>;
1150 def VST1LNq32Pseudo : VSTQLNPseudo<IIC_VST1ln>;
1151
1152 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1153
1154 // ...with address register writeback:
1155 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1156   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1157           (ins addrmode6:$Rn, am6offset:$Rm,
1158            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1159           "\\{$Vd[$lane]\\}, $Rn$Rm",
1160           "$Rn.addr = $wb", []>;
1161
1162 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1163   let Inst{7-5} = lane{2-0};
1164 }
1165 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1166   let Inst{7-6} = lane{1-0};
1167   let Inst{4}   = Rn{5};
1168 }
1169 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1170   let Inst{7}   = lane{0};
1171   let Inst{5-4} = Rn{5-4};
1172 }
1173
1174 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1175 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1176 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1177
1178 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1179 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1180   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1181           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1182           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1183           "", []> {
1184   let Rm = 0b1111;
1185   let Inst{4}   = Rn{4};
1186 }
1187
1188 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1189   let Inst{7-5} = lane{2-0};
1190 }
1191 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1192   let Inst{7-6} = lane{1-0};
1193 }
1194 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1195   let Inst{7}   = lane{0};
1196 }
1197
1198 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1199 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1200 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1201
1202 // ...with double-spaced registers:
1203 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1204   let Inst{7-6} = lane{1-0};
1205   let Inst{4}   = Rn{4};
1206 }
1207 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1208   let Inst{7}   = lane{0};
1209   let Inst{4}   = Rn{4};
1210 }
1211
1212 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1213 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1214
1215 // ...with address register writeback:
1216 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1217   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1218           (ins addrmode6:$addr, am6offset:$offset,
1219            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1220           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1221           "$addr.addr = $wb", []> {
1222   let Inst{4}   = Rn{4};
1223 }
1224
1225 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1226   let Inst{7-5} = lane{2-0};
1227 }
1228 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1229   let Inst{7-6} = lane{1-0};
1230 }
1231 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1232   let Inst{7}   = lane{0};
1233 }
1234
1235 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1236 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1237 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1238
1239 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1240   let Inst{7-6} = lane{1-0};
1241 }
1242 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1243   let Inst{7}   = lane{0};
1244 }
1245
1246 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1247 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1248
1249 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1250 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1251   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1252           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1253            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1254           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1255   let Rm = 0b1111;
1256 }
1257
1258 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1259   let Inst{7-5} = lane{2-0};
1260 }
1261 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1262   let Inst{7-6} = lane{1-0};
1263 }
1264 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1265   let Inst{7}   = lane{0};
1266 }
1267
1268 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1269 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1270 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1271
1272 // ...with double-spaced registers:
1273 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1274   let Inst{7-6} = lane{1-0};
1275 }
1276 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1277   let Inst{7}   = lane{0};
1278 }
1279
1280 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1281 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1282
1283 // ...with address register writeback:
1284 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1285   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1286           (ins addrmode6:$Rn, am6offset:$Rm,
1287            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1288           IIC_VST3lnu, "vst3", Dt,
1289           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1290           "$Rn.addr = $wb", []>;
1291
1292 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1293   let Inst{7-5} = lane{2-0};
1294 }
1295 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1296   let Inst{7-6} = lane{1-0};
1297 }
1298 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1299   let Inst{7}   = lane{0};
1300 }
1301
1302 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1303 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1304 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1305
1306 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1307   let Inst{7-6} = lane{1-0};
1308 }
1309 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1310   let Inst{7}   = lane{0};
1311 }
1312
1313 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1314 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1315
1316 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1317 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1318   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1319           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1320            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1321           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1322           "", []> {
1323   let Rm = 0b1111;
1324   let Inst{4} = Rn{4};
1325 }
1326
1327 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1328   let Inst{7-5} = lane{2-0};
1329 }
1330 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1331   let Inst{7-6} = lane{1-0};
1332 }
1333 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1334   let Inst{7}   = lane{0};
1335   let Inst{5} = Rn{5};
1336 }
1337
1338 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1339 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1340 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1341
1342 // ...with double-spaced registers:
1343 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1344   let Inst{7-6} = lane{1-0};
1345 }
1346 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1347   let Inst{7}   = lane{0};
1348   let Inst{5} = Rn{5};
1349 }
1350
1351 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1352 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1353
1354 // ...with address register writeback:
1355 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1356   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1357           (ins addrmode6:$Rn, am6offset:$Rm,
1358            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1359           IIC_VST4lnu, "vst4", Dt,
1360   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1361           "$Rn.addr = $wb", []> {
1362   let Inst{4} = Rn{4};
1363 }
1364
1365 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1366   let Inst{7-5} = lane{2-0};
1367 }
1368 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1369   let Inst{7-6} = lane{1-0};
1370 }
1371 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1372   let Inst{7}   = lane{0};
1373   let Inst{5} = Rn{5};
1374 }
1375
1376 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1377 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1378 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1379
1380 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1381   let Inst{7-6} = lane{1-0};
1382 }
1383 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1384   let Inst{7}   = lane{0};
1385   let Inst{5} = Rn{5};
1386 }
1387
1388 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1389 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1390
1391 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1392
1393
1394 //===----------------------------------------------------------------------===//
1395 // NEON pattern fragments
1396 //===----------------------------------------------------------------------===//
1397
1398 // Extract D sub-registers of Q registers.
1399 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1400   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1401   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1402 }]>;
1403 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1404   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1405   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1406 }]>;
1407 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1408   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1409   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1410 }]>;
1411 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1412   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1413   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1414 }]>;
1415
1416 // Extract S sub-registers of Q/D registers.
1417 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1418   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1419   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1420 }]>;
1421
1422 // Translate lane numbers from Q registers to D subregs.
1423 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1424   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1425 }]>;
1426 def SubReg_i16_lane : SDNodeXForm<imm, [{
1427   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1428 }]>;
1429 def SubReg_i32_lane : SDNodeXForm<imm, [{
1430   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1431 }]>;
1432
1433 //===----------------------------------------------------------------------===//
1434 // Instruction Classes
1435 //===----------------------------------------------------------------------===//
1436
1437 // Basic 2-register operations: single-, double- and quad-register.
1438 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1439            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1440            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1441   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1442         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1443         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1444 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1445            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1446            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1447   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1448         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1449         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1450 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1451            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1452            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1453   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1454         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1455         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1456
1457 // Basic 2-register intrinsics, both double- and quad-register.
1458 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1459               bits<2> op17_16, bits<5> op11_7, bit op4,
1460               InstrItinClass itin, string OpcodeStr, string Dt,
1461               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1462   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1463         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1464         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1465 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1466               bits<2> op17_16, bits<5> op11_7, bit op4,
1467               InstrItinClass itin, string OpcodeStr, string Dt,
1468               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1469   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1470         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1471         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1472
1473 // Narrow 2-register operations.
1474 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1475            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1476            InstrItinClass itin, string OpcodeStr, string Dt,
1477            ValueType TyD, ValueType TyQ, SDNode OpNode>
1478   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1479         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1480         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1481
1482 // Narrow 2-register intrinsics.
1483 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1484               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1485               InstrItinClass itin, string OpcodeStr, string Dt,
1486               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1487   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1488         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1489         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1490
1491 // Long 2-register operations (currently only used for VMOVL).
1492 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1493            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1494            InstrItinClass itin, string OpcodeStr, string Dt,
1495            ValueType TyQ, ValueType TyD, SDNode OpNode>
1496   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1497         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1498         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1499
1500 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1501 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1502   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1503         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1504         OpcodeStr, Dt, "$dst1, $dst2",
1505         "$src1 = $dst1, $src2 = $dst2", []>;
1506 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1507                   InstrItinClass itin, string OpcodeStr, string Dt>
1508   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1509         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1510         "$src1 = $dst1, $src2 = $dst2", []>;
1511
1512 // Basic 3-register operations: single-, double- and quad-register.
1513 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1514            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1515            SDNode OpNode, bit Commutable>
1516   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1517         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1518         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1519   let isCommutable = Commutable;
1520 }
1521
1522 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1523            InstrItinClass itin, string OpcodeStr, string Dt,
1524            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1525   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1526         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1527         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1528         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1529   let isCommutable = Commutable;
1530 }
1531 // Same as N3VD but no data type.
1532 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1533            InstrItinClass itin, string OpcodeStr,
1534            ValueType ResTy, ValueType OpTy,
1535            SDNode OpNode, bit Commutable>
1536   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1537          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1538          OpcodeStr, "$dst, $src1, $src2", "",
1539          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1540   let isCommutable = Commutable;
1541 }
1542
1543 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1544              InstrItinClass itin, string OpcodeStr, string Dt,
1545              ValueType Ty, SDNode ShOp>
1546   : N3V<0, 1, op21_20, op11_8, 1, 0,
1547         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1548         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1549         [(set (Ty DPR:$dst),
1550               (Ty (ShOp (Ty DPR:$src1),
1551                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1552   let isCommutable = 0;
1553 }
1554 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1555                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1556   : N3V<0, 1, op21_20, op11_8, 1, 0,
1557         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1558         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1559         [(set (Ty DPR:$dst),
1560               (Ty (ShOp (Ty DPR:$src1),
1561                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1562   let isCommutable = 0;
1563 }
1564
1565 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1566            InstrItinClass itin, string OpcodeStr, string Dt,
1567            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1568   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1569         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1570         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1571         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1572   let isCommutable = Commutable;
1573 }
1574 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1575            InstrItinClass itin, string OpcodeStr,
1576            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1577   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1578          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1579          OpcodeStr, "$dst, $src1, $src2", "",
1580          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1581   let isCommutable = Commutable;
1582 }
1583 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1584              InstrItinClass itin, string OpcodeStr, string Dt,
1585              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1586   : N3V<1, 1, op21_20, op11_8, 1, 0,
1587         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1588         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1589         [(set (ResTy QPR:$dst),
1590               (ResTy (ShOp (ResTy QPR:$src1),
1591                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1592                                                 imm:$lane)))))]> {
1593   let isCommutable = 0;
1594 }
1595 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1596                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1597   : N3V<1, 1, op21_20, op11_8, 1, 0,
1598         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1599         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1600         [(set (ResTy QPR:$dst),
1601               (ResTy (ShOp (ResTy QPR:$src1),
1602                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1603                                                 imm:$lane)))))]> {
1604   let isCommutable = 0;
1605 }
1606
1607 // Basic 3-register intrinsics, both double- and quad-register.
1608 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1609               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1610               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1611   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1612         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1613         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1614         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1615   let isCommutable = Commutable;
1616 }
1617 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1618                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1619   : N3V<0, 1, op21_20, op11_8, 1, 0,
1620         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1621         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1622         [(set (Ty DPR:$dst),
1623               (Ty (IntOp (Ty DPR:$src1),
1624                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1625                                            imm:$lane)))))]> {
1626   let isCommutable = 0;
1627 }
1628 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1629                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1630   : N3V<0, 1, op21_20, op11_8, 1, 0,
1631         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1632         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1633         [(set (Ty DPR:$dst),
1634               (Ty (IntOp (Ty DPR:$src1),
1635                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1636   let isCommutable = 0;
1637 }
1638 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1639               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1640               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1641   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1642         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1643         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1644         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1645   let isCommutable = 0;
1646 }
1647
1648 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1649               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1650               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1651   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1652         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1653         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1654         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1655   let isCommutable = Commutable;
1656 }
1657 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1658                 string OpcodeStr, string Dt,
1659                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1660   : N3V<1, 1, op21_20, op11_8, 1, 0,
1661         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1662         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1663         [(set (ResTy QPR:$dst),
1664               (ResTy (IntOp (ResTy QPR:$src1),
1665                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1666                                                  imm:$lane)))))]> {
1667   let isCommutable = 0;
1668 }
1669 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1670                   string OpcodeStr, string Dt,
1671                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1672   : N3V<1, 1, op21_20, op11_8, 1, 0,
1673         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1674         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1675         [(set (ResTy QPR:$dst),
1676               (ResTy (IntOp (ResTy QPR:$src1),
1677                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1678                                                  imm:$lane)))))]> {
1679   let isCommutable = 0;
1680 }
1681 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1682               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1683               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1684   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1685         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1686         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1687         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1688   let isCommutable = 0;
1689 }
1690
1691 // Multiply-Add/Sub operations: single-, double- and quad-register.
1692 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1693                 InstrItinClass itin, string OpcodeStr, string Dt,
1694                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1695   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1696         (outs DPR_VFP2:$dst),
1697         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1698         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1699
1700 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1701                 InstrItinClass itin, string OpcodeStr, string Dt,
1702                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1703   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1704         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1705         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1706         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1707                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1708
1709 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1710                   string OpcodeStr, string Dt,
1711                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1712   : N3V<0, 1, op21_20, op11_8, 1, 0,
1713         (outs DPR:$dst),
1714         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1715         NVMulSLFrm, itin,
1716         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1717         [(set (Ty DPR:$dst),
1718               (Ty (ShOp (Ty DPR:$src1),
1719                         (Ty (MulOp DPR:$src2,
1720                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1721                                                      imm:$lane)))))))]>;
1722 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1723                     string OpcodeStr, string Dt,
1724                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1725   : N3V<0, 1, op21_20, op11_8, 1, 0,
1726         (outs DPR:$Vd),
1727         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1728         NVMulSLFrm, itin,
1729         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1730         [(set (Ty DPR:$Vd),
1731               (Ty (ShOp (Ty DPR:$src1),
1732                         (Ty (MulOp DPR:$Vn,
1733                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1734                                                      imm:$lane)))))))]>;
1735
1736 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1737                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1738                 SDNode MulOp, SDNode OpNode>
1739   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1740         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1741         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1742         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1743                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1744 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1745                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1746                   SDNode MulOp, SDNode ShOp>
1747   : N3V<1, 1, op21_20, op11_8, 1, 0,
1748         (outs QPR:$dst),
1749         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1750         NVMulSLFrm, itin,
1751         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1752         [(set (ResTy QPR:$dst),
1753               (ResTy (ShOp (ResTy QPR:$src1),
1754                            (ResTy (MulOp QPR:$src2,
1755                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1756                                                         imm:$lane)))))))]>;
1757 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1758                     string OpcodeStr, string Dt,
1759                     ValueType ResTy, ValueType OpTy,
1760                     SDNode MulOp, SDNode ShOp>
1761   : N3V<1, 1, op21_20, op11_8, 1, 0,
1762         (outs QPR:$dst),
1763         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1764         NVMulSLFrm, itin,
1765         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1766         [(set (ResTy QPR:$dst),
1767               (ResTy (ShOp (ResTy QPR:$src1),
1768                            (ResTy (MulOp QPR:$src2,
1769                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1770                                                         imm:$lane)))))))]>;
1771
1772 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1773 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1774                 InstrItinClass itin, string OpcodeStr, string Dt,
1775                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1776   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1777         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1778         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1779         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1780                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1781 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1782                 InstrItinClass itin, string OpcodeStr, string Dt,
1783                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1784   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1785         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1786         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1787         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1788                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1789
1790 // Neon 3-argument intrinsics, both double- and quad-register.
1791 // The destination register is also used as the first source operand register.
1792 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1793                InstrItinClass itin, string OpcodeStr, string Dt,
1794                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1795   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1796         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1797         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1798         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1799                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1800 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1801                InstrItinClass itin, string OpcodeStr, string Dt,
1802                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1803   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1804         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1805         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1806         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1807                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1808
1809 // Long Multiply-Add/Sub operations.
1810 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1811                 InstrItinClass itin, string OpcodeStr, string Dt,
1812                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1813   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1814         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1815         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1816         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1817                                 (TyQ (MulOp (TyD DPR:$Vn),
1818                                             (TyD DPR:$Vm)))))]>;
1819 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1820                   InstrItinClass itin, string OpcodeStr, string Dt,
1821                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1822   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1823         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1824         NVMulSLFrm, itin,
1825         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1826         [(set QPR:$dst,
1827           (OpNode (TyQ QPR:$src1),
1828                   (TyQ (MulOp (TyD DPR:$src2),
1829                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1830                                                  imm:$lane))))))]>;
1831 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1832                     InstrItinClass itin, string OpcodeStr, string Dt,
1833                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1834   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1835         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1836         NVMulSLFrm, itin,
1837         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1838         [(set QPR:$dst,
1839           (OpNode (TyQ QPR:$src1),
1840                   (TyQ (MulOp (TyD DPR:$src2),
1841                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1842                                                  imm:$lane))))))]>;
1843
1844 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1845 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1846                    InstrItinClass itin, string OpcodeStr, string Dt,
1847                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1848                    SDNode OpNode>
1849   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1850         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1851         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1852         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1853                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1854                                                         (TyD DPR:$Vm)))))))]>;
1855
1856 // Neon Long 3-argument intrinsic.  The destination register is
1857 // a quad-register and is also used as the first source operand register.
1858 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1859                InstrItinClass itin, string OpcodeStr, string Dt,
1860                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1861   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1862         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1863         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1864         [(set QPR:$Vd,
1865           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1866 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1867                  string OpcodeStr, string Dt,
1868                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1869   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1870         (outs QPR:$dst),
1871         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1872         NVMulSLFrm, itin,
1873         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1874         [(set (ResTy QPR:$dst),
1875               (ResTy (IntOp (ResTy QPR:$src1),
1876                             (OpTy DPR:$src2),
1877                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1878                                                 imm:$lane)))))]>;
1879 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1880                    InstrItinClass itin, string OpcodeStr, string Dt,
1881                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1882   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1883         (outs QPR:$dst),
1884         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1885         NVMulSLFrm, itin,
1886         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1887         [(set (ResTy QPR:$dst),
1888               (ResTy (IntOp (ResTy QPR:$src1),
1889                             (OpTy DPR:$src2),
1890                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1891                                                 imm:$lane)))))]>;
1892
1893 // Narrowing 3-register intrinsics.
1894 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1895               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1896               Intrinsic IntOp, bit Commutable>
1897   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1898         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1899         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1900         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1901   let isCommutable = Commutable;
1902 }
1903
1904 // Long 3-register operations.
1905 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1906            InstrItinClass itin, string OpcodeStr, string Dt,
1907            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1908   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1909         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1910         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1911         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1912   let isCommutable = Commutable;
1913 }
1914 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1915              InstrItinClass itin, string OpcodeStr, string Dt,
1916              ValueType TyQ, ValueType TyD, SDNode OpNode>
1917   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1918         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1919         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1920         [(set QPR:$dst,
1921           (TyQ (OpNode (TyD DPR:$src1),
1922                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1923 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1924                InstrItinClass itin, string OpcodeStr, string Dt,
1925                ValueType TyQ, ValueType TyD, SDNode OpNode>
1926   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1927         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1928         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1929         [(set QPR:$dst,
1930           (TyQ (OpNode (TyD DPR:$src1),
1931                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1932
1933 // Long 3-register operations with explicitly extended operands.
1934 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1935               InstrItinClass itin, string OpcodeStr, string Dt,
1936               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1937               bit Commutable>
1938   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1939         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1940         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1941         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1942                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1943   let isCommutable = Commutable;
1944 }
1945
1946 // Long 3-register intrinsics with explicit extend (VABDL).
1947 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1948                  InstrItinClass itin, string OpcodeStr, string Dt,
1949                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1950                  bit Commutable>
1951   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1952         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1953         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1954         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1955                                                 (TyD DPR:$src2))))))]> {
1956   let isCommutable = Commutable;
1957 }
1958
1959 // Long 3-register intrinsics.
1960 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1961               InstrItinClass itin, string OpcodeStr, string Dt,
1962               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1963   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1964         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1965         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1966         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1967   let isCommutable = Commutable;
1968 }
1969 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1970                 string OpcodeStr, string Dt,
1971                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1972   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1973         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1974         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1975         [(set (ResTy QPR:$dst),
1976               (ResTy (IntOp (OpTy DPR:$src1),
1977                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1978                                                 imm:$lane)))))]>;
1979 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1980                   InstrItinClass itin, string OpcodeStr, string Dt,
1981                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1982   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1983         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1984         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1985         [(set (ResTy QPR:$dst),
1986               (ResTy (IntOp (OpTy DPR:$src1),
1987                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1988                                                 imm:$lane)))))]>;
1989
1990 // Wide 3-register operations.
1991 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1992            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1993            SDNode OpNode, SDNode ExtOp, bit Commutable>
1994   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1995         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
1996         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
1997         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
1998                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1999   let isCommutable = Commutable;
2000 }
2001
2002 // Pairwise long 2-register intrinsics, both double- and quad-register.
2003 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2004                 bits<2> op17_16, bits<5> op11_7, bit op4,
2005                 string OpcodeStr, string Dt,
2006                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2007   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2008         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2009         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2010 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2011                 bits<2> op17_16, bits<5> op11_7, bit op4,
2012                 string OpcodeStr, string Dt,
2013                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2014   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2015         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2016         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2017
2018 // Pairwise long 2-register accumulate intrinsics,
2019 // both double- and quad-register.
2020 // The destination register is also used as the first source operand register.
2021 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2022                  bits<2> op17_16, bits<5> op11_7, bit op4,
2023                  string OpcodeStr, string Dt,
2024                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2025   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2026         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2027         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2028         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2029 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2030                  bits<2> op17_16, bits<5> op11_7, bit op4,
2031                  string OpcodeStr, string Dt,
2032                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2033   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2034         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2035         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2036         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2037
2038 // Shift by immediate,
2039 // both double- and quad-register.
2040 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2041              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2042              ValueType Ty, SDNode OpNode>
2043   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2044            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2045            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2046            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2047 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2048              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2049              ValueType Ty, SDNode OpNode>
2050   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2051            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2052            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2053            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2054
2055 // Long shift by immediate.
2056 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2057              string OpcodeStr, string Dt,
2058              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2059   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2060            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2061            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2062            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2063                                           (i32 imm:$SIMM))))]>;
2064
2065 // Narrow shift by immediate.
2066 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2067              InstrItinClass itin, string OpcodeStr, string Dt,
2068              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2069   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2070            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2071            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2072            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2073                                           (i32 imm:$SIMM))))]>;
2074
2075 // Shift right by immediate and accumulate,
2076 // both double- and quad-register.
2077 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2078                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2079   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2080            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2081            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2082            [(set DPR:$Vd, (Ty (add DPR:$src1,
2083                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2084 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2085                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2086   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2087            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2088            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2089            [(set QPR:$Vd, (Ty (add QPR:$src1,
2090                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2091
2092 // Shift by immediate and insert,
2093 // both double- and quad-register.
2094 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2095                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2096   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2097            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2098            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2099            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2100 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2101                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2102   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2103            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2104            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2105            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2106
2107 // Convert, with fractional bits immediate,
2108 // both double- and quad-register.
2109 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2110               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2111               Intrinsic IntOp>
2112   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2113            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2114            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2115            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2116 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2117               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2118               Intrinsic IntOp>
2119   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2120            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2121            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2122            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2123
2124 //===----------------------------------------------------------------------===//
2125 // Multiclasses
2126 //===----------------------------------------------------------------------===//
2127
2128 // Abbreviations used in multiclass suffixes:
2129 //   Q = quarter int (8 bit) elements
2130 //   H = half int (16 bit) elements
2131 //   S = single int (32 bit) elements
2132 //   D = double int (64 bit) elements
2133
2134 // Neon 2-register vector operations -- for disassembly only.
2135
2136 // First with only element sizes of 8, 16 and 32 bits:
2137 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2138                        bits<5> op11_7, bit op4, string opc, string Dt,
2139                        string asm> {
2140   // 64-bit vector types.
2141   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2142                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2143                   opc, !strconcat(Dt, "8"), asm, "", []>;
2144   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2145                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2146                   opc, !strconcat(Dt, "16"), asm, "", []>;
2147   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2148                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2149                   opc, !strconcat(Dt, "32"), asm, "", []>;
2150   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2151                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2152                   opc, "f32", asm, "", []> {
2153     let Inst{10} = 1; // overwrite F = 1
2154   }
2155
2156   // 128-bit vector types.
2157   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2158                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2159                   opc, !strconcat(Dt, "8"), asm, "", []>;
2160   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2161                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2162                   opc, !strconcat(Dt, "16"), asm, "", []>;
2163   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2164                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2165                   opc, !strconcat(Dt, "32"), asm, "", []>;
2166   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2167                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2168                   opc, "f32", asm, "", []> {
2169     let Inst{10} = 1; // overwrite F = 1
2170   }
2171 }
2172
2173 // Neon 3-register vector operations.
2174
2175 // First with only element sizes of 8, 16 and 32 bits:
2176 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2177                    InstrItinClass itinD16, InstrItinClass itinD32,
2178                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2179                    string OpcodeStr, string Dt,
2180                    SDNode OpNode, bit Commutable = 0> {
2181   // 64-bit vector types.
2182   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2183                    OpcodeStr, !strconcat(Dt, "8"),
2184                    v8i8, v8i8, OpNode, Commutable>;
2185   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2186                    OpcodeStr, !strconcat(Dt, "16"),
2187                    v4i16, v4i16, OpNode, Commutable>;
2188   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2189                    OpcodeStr, !strconcat(Dt, "32"),
2190                    v2i32, v2i32, OpNode, Commutable>;
2191
2192   // 128-bit vector types.
2193   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2194                    OpcodeStr, !strconcat(Dt, "8"),
2195                    v16i8, v16i8, OpNode, Commutable>;
2196   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2197                    OpcodeStr, !strconcat(Dt, "16"),
2198                    v8i16, v8i16, OpNode, Commutable>;
2199   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2200                    OpcodeStr, !strconcat(Dt, "32"),
2201                    v4i32, v4i32, OpNode, Commutable>;
2202 }
2203
2204 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2205   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2206                        v4i16, ShOp>;
2207   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2208                      v2i32, ShOp>;
2209   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2210                        v8i16, v4i16, ShOp>;
2211   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2212                      v4i32, v2i32, ShOp>;
2213 }
2214
2215 // ....then also with element size 64 bits:
2216 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2217                     InstrItinClass itinD, InstrItinClass itinQ,
2218                     string OpcodeStr, string Dt,
2219                     SDNode OpNode, bit Commutable = 0>
2220   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2221             OpcodeStr, Dt, OpNode, Commutable> {
2222   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2223                    OpcodeStr, !strconcat(Dt, "64"),
2224                    v1i64, v1i64, OpNode, Commutable>;
2225   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2226                    OpcodeStr, !strconcat(Dt, "64"),
2227                    v2i64, v2i64, OpNode, Commutable>;
2228 }
2229
2230
2231 // Neon Narrowing 2-register vector operations,
2232 //   source operand element sizes of 16, 32 and 64 bits:
2233 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2234                     bits<5> op11_7, bit op6, bit op4,
2235                     InstrItinClass itin, string OpcodeStr, string Dt,
2236                     SDNode OpNode> {
2237   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2238                    itin, OpcodeStr, !strconcat(Dt, "16"),
2239                    v8i8, v8i16, OpNode>;
2240   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2241                    itin, OpcodeStr, !strconcat(Dt, "32"),
2242                    v4i16, v4i32, OpNode>;
2243   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2244                    itin, OpcodeStr, !strconcat(Dt, "64"),
2245                    v2i32, v2i64, OpNode>;
2246 }
2247
2248 // Neon Narrowing 2-register vector intrinsics,
2249 //   source operand element sizes of 16, 32 and 64 bits:
2250 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2251                        bits<5> op11_7, bit op6, bit op4,
2252                        InstrItinClass itin, string OpcodeStr, string Dt,
2253                        Intrinsic IntOp> {
2254   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2255                       itin, OpcodeStr, !strconcat(Dt, "16"),
2256                       v8i8, v8i16, IntOp>;
2257   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2258                       itin, OpcodeStr, !strconcat(Dt, "32"),
2259                       v4i16, v4i32, IntOp>;
2260   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2261                       itin, OpcodeStr, !strconcat(Dt, "64"),
2262                       v2i32, v2i64, IntOp>;
2263 }
2264
2265
2266 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2267 //   source operand element sizes of 16, 32 and 64 bits:
2268 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2269                     string OpcodeStr, string Dt, SDNode OpNode> {
2270   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2271                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2272   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2273                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2274   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2275                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2276 }
2277
2278
2279 // Neon 3-register vector intrinsics.
2280
2281 // First with only element sizes of 16 and 32 bits:
2282 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2283                      InstrItinClass itinD16, InstrItinClass itinD32,
2284                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2285                      string OpcodeStr, string Dt,
2286                      Intrinsic IntOp, bit Commutable = 0> {
2287   // 64-bit vector types.
2288   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2289                       OpcodeStr, !strconcat(Dt, "16"),
2290                       v4i16, v4i16, IntOp, Commutable>;
2291   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2292                       OpcodeStr, !strconcat(Dt, "32"),
2293                       v2i32, v2i32, IntOp, Commutable>;
2294
2295   // 128-bit vector types.
2296   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2297                       OpcodeStr, !strconcat(Dt, "16"),
2298                       v8i16, v8i16, IntOp, Commutable>;
2299   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2300                       OpcodeStr, !strconcat(Dt, "32"),
2301                       v4i32, v4i32, IntOp, Commutable>;
2302 }
2303 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2304                      InstrItinClass itinD16, InstrItinClass itinD32,
2305                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2306                      string OpcodeStr, string Dt,
2307                      Intrinsic IntOp> {
2308   // 64-bit vector types.
2309   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2310                       OpcodeStr, !strconcat(Dt, "16"),
2311                       v4i16, v4i16, IntOp>;
2312   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2313                       OpcodeStr, !strconcat(Dt, "32"),
2314                       v2i32, v2i32, IntOp>;
2315
2316   // 128-bit vector types.
2317   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2318                       OpcodeStr, !strconcat(Dt, "16"),
2319                       v8i16, v8i16, IntOp>;
2320   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2321                       OpcodeStr, !strconcat(Dt, "32"),
2322                       v4i32, v4i32, IntOp>;
2323 }
2324
2325 multiclass N3VIntSL_HS<bits<4> op11_8,
2326                        InstrItinClass itinD16, InstrItinClass itinD32,
2327                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2328                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2329   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2330                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2331   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2332                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2333   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2334                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2335   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2336                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2337 }
2338
2339 // ....then also with element size of 8 bits:
2340 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2341                       InstrItinClass itinD16, InstrItinClass itinD32,
2342                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2343                       string OpcodeStr, string Dt,
2344                       Intrinsic IntOp, bit Commutable = 0>
2345   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2346               OpcodeStr, Dt, IntOp, Commutable> {
2347   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2348                       OpcodeStr, !strconcat(Dt, "8"),
2349                       v8i8, v8i8, IntOp, Commutable>;
2350   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2351                       OpcodeStr, !strconcat(Dt, "8"),
2352                       v16i8, v16i8, IntOp, Commutable>;
2353 }
2354 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2355                       InstrItinClass itinD16, InstrItinClass itinD32,
2356                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2357                       string OpcodeStr, string Dt,
2358                       Intrinsic IntOp>
2359   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2360               OpcodeStr, Dt, IntOp> {
2361   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2362                       OpcodeStr, !strconcat(Dt, "8"),
2363                       v8i8, v8i8, IntOp>;
2364   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2365                       OpcodeStr, !strconcat(Dt, "8"),
2366                       v16i8, v16i8, IntOp>;
2367 }
2368
2369
2370 // ....then also with element size of 64 bits:
2371 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2372                        InstrItinClass itinD16, InstrItinClass itinD32,
2373                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2374                        string OpcodeStr, string Dt,
2375                        Intrinsic IntOp, bit Commutable = 0>
2376   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2377                OpcodeStr, Dt, IntOp, Commutable> {
2378   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2379                       OpcodeStr, !strconcat(Dt, "64"),
2380                       v1i64, v1i64, IntOp, Commutable>;
2381   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2382                       OpcodeStr, !strconcat(Dt, "64"),
2383                       v2i64, v2i64, IntOp, Commutable>;
2384 }
2385 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2386                        InstrItinClass itinD16, InstrItinClass itinD32,
2387                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2388                        string OpcodeStr, string Dt,
2389                        Intrinsic IntOp>
2390   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2391                OpcodeStr, Dt, IntOp> {
2392   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2393                       OpcodeStr, !strconcat(Dt, "64"),
2394                       v1i64, v1i64, IntOp>;
2395   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2396                       OpcodeStr, !strconcat(Dt, "64"),
2397                       v2i64, v2i64, IntOp>;
2398 }
2399
2400 // Neon Narrowing 3-register vector intrinsics,
2401 //   source operand element sizes of 16, 32 and 64 bits:
2402 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2403                        string OpcodeStr, string Dt,
2404                        Intrinsic IntOp, bit Commutable = 0> {
2405   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2406                       OpcodeStr, !strconcat(Dt, "16"),
2407                       v8i8, v8i16, IntOp, Commutable>;
2408   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2409                       OpcodeStr, !strconcat(Dt, "32"),
2410                       v4i16, v4i32, IntOp, Commutable>;
2411   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2412                       OpcodeStr, !strconcat(Dt, "64"),
2413                       v2i32, v2i64, IntOp, Commutable>;
2414 }
2415
2416
2417 // Neon Long 3-register vector operations.
2418
2419 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2420                     InstrItinClass itin16, InstrItinClass itin32,
2421                     string OpcodeStr, string Dt,
2422                     SDNode OpNode, bit Commutable = 0> {
2423   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2424                    OpcodeStr, !strconcat(Dt, "8"),
2425                    v8i16, v8i8, OpNode, Commutable>;
2426   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2427                    OpcodeStr, !strconcat(Dt, "16"),
2428                    v4i32, v4i16, OpNode, Commutable>;
2429   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2430                    OpcodeStr, !strconcat(Dt, "32"),
2431                    v2i64, v2i32, OpNode, Commutable>;
2432 }
2433
2434 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2435                      InstrItinClass itin, string OpcodeStr, string Dt,
2436                      SDNode OpNode> {
2437   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2438                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2439   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2440                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2441 }
2442
2443 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2444                        InstrItinClass itin16, InstrItinClass itin32,
2445                        string OpcodeStr, string Dt,
2446                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2447   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2448                       OpcodeStr, !strconcat(Dt, "8"),
2449                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2450   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2451                       OpcodeStr, !strconcat(Dt, "16"),
2452                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2453   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2454                       OpcodeStr, !strconcat(Dt, "32"),
2455                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2456 }
2457
2458 // Neon Long 3-register vector intrinsics.
2459
2460 // First with only element sizes of 16 and 32 bits:
2461 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2462                       InstrItinClass itin16, InstrItinClass itin32,
2463                       string OpcodeStr, string Dt,
2464                       Intrinsic IntOp, bit Commutable = 0> {
2465   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2466                       OpcodeStr, !strconcat(Dt, "16"),
2467                       v4i32, v4i16, IntOp, Commutable>;
2468   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2469                       OpcodeStr, !strconcat(Dt, "32"),
2470                       v2i64, v2i32, IntOp, Commutable>;
2471 }
2472
2473 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2474                         InstrItinClass itin, string OpcodeStr, string Dt,
2475                         Intrinsic IntOp> {
2476   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2477                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2478   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2479                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2480 }
2481
2482 // ....then also with element size of 8 bits:
2483 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2484                        InstrItinClass itin16, InstrItinClass itin32,
2485                        string OpcodeStr, string Dt,
2486                        Intrinsic IntOp, bit Commutable = 0>
2487   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2488                IntOp, Commutable> {
2489   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2490                       OpcodeStr, !strconcat(Dt, "8"),
2491                       v8i16, v8i8, IntOp, Commutable>;
2492 }
2493
2494 // ....with explicit extend (VABDL).
2495 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2496                        InstrItinClass itin, string OpcodeStr, string Dt,
2497                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2498   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2499                          OpcodeStr, !strconcat(Dt, "8"),
2500                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2501   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2502                          OpcodeStr, !strconcat(Dt, "16"),
2503                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2504   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2505                          OpcodeStr, !strconcat(Dt, "32"),
2506                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2507 }
2508
2509
2510 // Neon Wide 3-register vector intrinsics,
2511 //   source operand element sizes of 8, 16 and 32 bits:
2512 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2513                     string OpcodeStr, string Dt,
2514                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2515   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2516                    OpcodeStr, !strconcat(Dt, "8"),
2517                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2518   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2519                    OpcodeStr, !strconcat(Dt, "16"),
2520                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2521   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2522                    OpcodeStr, !strconcat(Dt, "32"),
2523                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2524 }
2525
2526
2527 // Neon Multiply-Op vector operations,
2528 //   element sizes of 8, 16 and 32 bits:
2529 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2530                         InstrItinClass itinD16, InstrItinClass itinD32,
2531                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2532                         string OpcodeStr, string Dt, SDNode OpNode> {
2533   // 64-bit vector types.
2534   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2535                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2536   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2537                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2538   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2539                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2540
2541   // 128-bit vector types.
2542   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2543                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2544   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2545                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2546   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2547                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2548 }
2549
2550 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2551                          InstrItinClass itinD16, InstrItinClass itinD32,
2552                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2553                          string OpcodeStr, string Dt, SDNode ShOp> {
2554   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2555                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2556   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2557                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2558   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2559                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2560                             mul, ShOp>;
2561   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2562                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2563                           mul, ShOp>;
2564 }
2565
2566 // Neon Intrinsic-Op vector operations,
2567 //   element sizes of 8, 16 and 32 bits:
2568 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2569                         InstrItinClass itinD, InstrItinClass itinQ,
2570                         string OpcodeStr, string Dt, Intrinsic IntOp,
2571                         SDNode OpNode> {
2572   // 64-bit vector types.
2573   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2574                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2575   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2576                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2577   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2578                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2579
2580   // 128-bit vector types.
2581   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2582                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2583   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2584                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2585   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2586                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2587 }
2588
2589 // Neon 3-argument intrinsics,
2590 //   element sizes of 8, 16 and 32 bits:
2591 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2592                        InstrItinClass itinD, InstrItinClass itinQ,
2593                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2594   // 64-bit vector types.
2595   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2596                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2597   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2598                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2599   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2600                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2601
2602   // 128-bit vector types.
2603   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2604                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2605   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2606                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2607   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2608                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2609 }
2610
2611
2612 // Neon Long Multiply-Op vector operations,
2613 //   element sizes of 8, 16 and 32 bits:
2614 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2615                          InstrItinClass itin16, InstrItinClass itin32,
2616                          string OpcodeStr, string Dt, SDNode MulOp,
2617                          SDNode OpNode> {
2618   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2619                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2620   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2621                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2622   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2623                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2624 }
2625
2626 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2627                           string Dt, SDNode MulOp, SDNode OpNode> {
2628   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2629                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2630   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2631                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2632 }
2633
2634
2635 // Neon Long 3-argument intrinsics.
2636
2637 // First with only element sizes of 16 and 32 bits:
2638 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2639                        InstrItinClass itin16, InstrItinClass itin32,
2640                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2641   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2642                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2643   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2644                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2645 }
2646
2647 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2648                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2649   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2650                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2651   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2652                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2653 }
2654
2655 // ....then also with element size of 8 bits:
2656 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2657                         InstrItinClass itin16, InstrItinClass itin32,
2658                         string OpcodeStr, string Dt, Intrinsic IntOp>
2659   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2660   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2661                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2662 }
2663
2664 // ....with explicit extend (VABAL).
2665 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2666                             InstrItinClass itin, string OpcodeStr, string Dt,
2667                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2668   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2669                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2670                            IntOp, ExtOp, OpNode>;
2671   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2672                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2673                            IntOp, ExtOp, OpNode>;
2674   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2675                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2676                            IntOp, ExtOp, OpNode>;
2677 }
2678
2679
2680 // Neon 2-register vector intrinsics,
2681 //   element sizes of 8, 16 and 32 bits:
2682 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2683                       bits<5> op11_7, bit op4,
2684                       InstrItinClass itinD, InstrItinClass itinQ,
2685                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2686   // 64-bit vector types.
2687   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2688                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2689   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2690                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2691   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2692                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2693
2694   // 128-bit vector types.
2695   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2696                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2697   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2698                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2699   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2700                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2701 }
2702
2703
2704 // Neon Pairwise long 2-register intrinsics,
2705 //   element sizes of 8, 16 and 32 bits:
2706 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2707                         bits<5> op11_7, bit op4,
2708                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2709   // 64-bit vector types.
2710   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2711                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2712   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2713                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2714   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2715                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2716
2717   // 128-bit vector types.
2718   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2719                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2720   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2721                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2722   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2723                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2724 }
2725
2726
2727 // Neon Pairwise long 2-register accumulate intrinsics,
2728 //   element sizes of 8, 16 and 32 bits:
2729 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2730                          bits<5> op11_7, bit op4,
2731                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2732   // 64-bit vector types.
2733   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2734                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2735   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2736                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2737   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2738                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2739
2740   // 128-bit vector types.
2741   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2742                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2743   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2744                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2745   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2746                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2747 }
2748
2749
2750 // Neon 2-register vector shift by immediate,
2751 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2752 //   element sizes of 8, 16, 32 and 64 bits:
2753 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2754                      InstrItinClass itin, string OpcodeStr, string Dt,
2755                      SDNode OpNode, Format f> {
2756   // 64-bit vector types.
2757   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2758                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2759     let Inst{21-19} = 0b001; // imm6 = 001xxx
2760   }
2761   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2762                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2763     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2764   }
2765   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2766                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2767     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2768   }
2769   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2770                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2771                              // imm6 = xxxxxx
2772
2773   // 128-bit vector types.
2774   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2775                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2776     let Inst{21-19} = 0b001; // imm6 = 001xxx
2777   }
2778   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2779                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2780     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2781   }
2782   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2783                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2784     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2785   }
2786   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2787                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2788                              // imm6 = xxxxxx
2789 }
2790
2791 // Neon Shift-Accumulate vector operations,
2792 //   element sizes of 8, 16, 32 and 64 bits:
2793 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2794                          string OpcodeStr, string Dt, SDNode ShOp> {
2795   // 64-bit vector types.
2796   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2797                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2798     let Inst{21-19} = 0b001; // imm6 = 001xxx
2799   }
2800   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2801                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2802     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2803   }
2804   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2805                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2806     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2807   }
2808   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2809                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2810                              // imm6 = xxxxxx
2811
2812   // 128-bit vector types.
2813   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2814                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2815     let Inst{21-19} = 0b001; // imm6 = 001xxx
2816   }
2817   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2818                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2819     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2820   }
2821   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2822                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2823     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2824   }
2825   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2826                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2827                              // imm6 = xxxxxx
2828 }
2829
2830
2831 // Neon Shift-Insert vector operations,
2832 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2833 //   element sizes of 8, 16, 32 and 64 bits:
2834 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2835                          string OpcodeStr, SDNode ShOp,
2836                          Format f> {
2837   // 64-bit vector types.
2838   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2839                         f, OpcodeStr, "8", v8i8, ShOp> {
2840     let Inst{21-19} = 0b001; // imm6 = 001xxx
2841   }
2842   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2843                         f, OpcodeStr, "16", v4i16, ShOp> {
2844     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2845   }
2846   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2847                         f, OpcodeStr, "32", v2i32, ShOp> {
2848     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2849   }
2850   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2851                         f, OpcodeStr, "64", v1i64, ShOp>;
2852                              // imm6 = xxxxxx
2853
2854   // 128-bit vector types.
2855   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2856                         f, OpcodeStr, "8", v16i8, ShOp> {
2857     let Inst{21-19} = 0b001; // imm6 = 001xxx
2858   }
2859   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2860                         f, OpcodeStr, "16", v8i16, ShOp> {
2861     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2862   }
2863   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2864                         f, OpcodeStr, "32", v4i32, ShOp> {
2865     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2866   }
2867   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2868                         f, OpcodeStr, "64", v2i64, ShOp>;
2869                              // imm6 = xxxxxx
2870 }
2871
2872 // Neon Shift Long operations,
2873 //   element sizes of 8, 16, 32 bits:
2874 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2875                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2876   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2877                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2878     let Inst{21-19} = 0b001; // imm6 = 001xxx
2879   }
2880   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2881                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2882     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2883   }
2884   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2885                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2886     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2887   }
2888 }
2889
2890 // Neon Shift Narrow operations,
2891 //   element sizes of 16, 32, 64 bits:
2892 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2893                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2894                       SDNode OpNode> {
2895   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2896                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2897     let Inst{21-19} = 0b001; // imm6 = 001xxx
2898   }
2899   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2900                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2901     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2902   }
2903   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2904                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2905     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2906   }
2907 }
2908
2909 //===----------------------------------------------------------------------===//
2910 // Instruction Definitions.
2911 //===----------------------------------------------------------------------===//
2912
2913 // Vector Add Operations.
2914
2915 //   VADD     : Vector Add (integer and floating-point)
2916 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2917                          add, 1>;
2918 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2919                      v2f32, v2f32, fadd, 1>;
2920 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2921                      v4f32, v4f32, fadd, 1>;
2922 //   VADDL    : Vector Add Long (Q = D + D)
2923 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2924                             "vaddl", "s", add, sext, 1>;
2925 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2926                             "vaddl", "u", add, zext, 1>;
2927 //   VADDW    : Vector Add Wide (Q = Q + D)
2928 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2929 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2930 //   VHADD    : Vector Halving Add
2931 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2932                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2933                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2934 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2935                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2936                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2937 //   VRHADD   : Vector Rounding Halving Add
2938 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2939                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2940                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2941 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2942                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2943                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2944 //   VQADD    : Vector Saturating Add
2945 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2946                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2947                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2948 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2949                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2950                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2951 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2952 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2953                             int_arm_neon_vaddhn, 1>;
2954 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2955 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2956                             int_arm_neon_vraddhn, 1>;
2957
2958 // Vector Multiply Operations.
2959
2960 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2961 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2962                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2963 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2964                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2965 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2966                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2967 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2968                      v2f32, v2f32, fmul, 1>;
2969 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2970                      v4f32, v4f32, fmul, 1>;
2971 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2972 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2973 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2974                        v2f32, fmul>;
2975
2976 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2977                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2978           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2979                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2980                                       (DSubReg_i16_reg imm:$lane))),
2981                               (SubReg_i16_lane imm:$lane)))>;
2982 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2983                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2984           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2985                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2986                                       (DSubReg_i32_reg imm:$lane))),
2987                               (SubReg_i32_lane imm:$lane)))>;
2988 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2989                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2990           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2991                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2992                                    (DSubReg_i32_reg imm:$lane))),
2993                            (SubReg_i32_lane imm:$lane)))>;
2994
2995 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2996 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2997                           IIC_VMULi16Q, IIC_VMULi32Q,
2998                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2999 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3000                             IIC_VMULi16Q, IIC_VMULi32Q,
3001                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3002 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3003                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3004                                                             imm:$lane)))),
3005           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3006                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3007                                          (DSubReg_i16_reg imm:$lane))),
3008                                  (SubReg_i16_lane imm:$lane)))>;
3009 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3010                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3011                                                             imm:$lane)))),
3012           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3013                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3014                                          (DSubReg_i32_reg imm:$lane))),
3015                                  (SubReg_i32_lane imm:$lane)))>;
3016
3017 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3018 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3019                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3020                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3021 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3022                               IIC_VMULi16Q, IIC_VMULi32Q,
3023                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3024 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3025                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3026                                                              imm:$lane)))),
3027           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3028                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3029                                           (DSubReg_i16_reg imm:$lane))),
3030                                   (SubReg_i16_lane imm:$lane)))>;
3031 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3032                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3033                                                              imm:$lane)))),
3034           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3035                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3036                                           (DSubReg_i32_reg imm:$lane))),
3037                                   (SubReg_i32_lane imm:$lane)))>;
3038
3039 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3040 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3041                          "vmull", "s", NEONvmulls, 1>;
3042 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3043                          "vmull", "u", NEONvmullu, 1>;
3044 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3045                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3046 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3047 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3048
3049 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3050 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3051                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3052 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3053                              "vqdmull", "s", int_arm_neon_vqdmull>;
3054
3055 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3056
3057 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3058 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3059                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3060 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3061                           v2f32, fmul, fadd>;
3062 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3063                           v4f32, fmul, fadd>;
3064 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3065                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3066 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3067                             v2f32, fmul, fadd>;
3068 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3069                             v4f32, v2f32, fmul, fadd>;
3070
3071 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3072                   (mul (v8i16 QPR:$src2),
3073                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3074           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3075                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3076                                       (DSubReg_i16_reg imm:$lane))),
3077                               (SubReg_i16_lane imm:$lane)))>;
3078
3079 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3080                   (mul (v4i32 QPR:$src2),
3081                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3082           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3083                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3084                                       (DSubReg_i32_reg imm:$lane))),
3085                               (SubReg_i32_lane imm:$lane)))>;
3086
3087 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3088                   (fmul (v4f32 QPR:$src2),
3089                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3090           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3091                            (v4f32 QPR:$src2),
3092                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3093                                    (DSubReg_i32_reg imm:$lane))),
3094                            (SubReg_i32_lane imm:$lane)))>;
3095
3096 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3097 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3098                               "vmlal", "s", NEONvmulls, add>;
3099 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3100                               "vmlal", "u", NEONvmullu, add>;
3101
3102 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3103 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3104
3105 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3106 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3107                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3108 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3109
3110 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3111 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3112                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3113 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3114                           v2f32, fmul, fsub>;
3115 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3116                           v4f32, fmul, fsub>;
3117 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3118                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3119 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3120                             v2f32, fmul, fsub>;
3121 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3122                             v4f32, v2f32, fmul, fsub>;
3123
3124 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3125                   (mul (v8i16 QPR:$src2),
3126                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3127           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3128                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3129                                       (DSubReg_i16_reg imm:$lane))),
3130                               (SubReg_i16_lane imm:$lane)))>;
3131
3132 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3133                   (mul (v4i32 QPR:$src2),
3134                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3135           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3136                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3137                                       (DSubReg_i32_reg imm:$lane))),
3138                               (SubReg_i32_lane imm:$lane)))>;
3139
3140 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3141                   (fmul (v4f32 QPR:$src2),
3142                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3143           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3144                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3145                                    (DSubReg_i32_reg imm:$lane))),
3146                            (SubReg_i32_lane imm:$lane)))>;
3147
3148 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3149 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3150                               "vmlsl", "s", NEONvmulls, sub>;
3151 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3152                               "vmlsl", "u", NEONvmullu, sub>;
3153
3154 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3155 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3156
3157 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3158 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3159                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3160 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3161
3162 // Vector Subtract Operations.
3163
3164 //   VSUB     : Vector Subtract (integer and floating-point)
3165 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3166                          "vsub", "i", sub, 0>;
3167 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3168                      v2f32, v2f32, fsub, 0>;
3169 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3170                      v4f32, v4f32, fsub, 0>;
3171 //   VSUBL    : Vector Subtract Long (Q = D - D)
3172 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3173                             "vsubl", "s", sub, sext, 0>;
3174 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3175                             "vsubl", "u", sub, zext, 0>;
3176 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3177 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3178 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3179 //   VHSUB    : Vector Halving Subtract
3180 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3181                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3182                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3183 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3184                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3185                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3186 //   VQSUB    : Vector Saturing Subtract
3187 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3188                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3189                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3190 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3191                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3192                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3193 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3194 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3195                             int_arm_neon_vsubhn, 0>;
3196 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3197 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3198                             int_arm_neon_vrsubhn, 0>;
3199
3200 // Vector Comparisons.
3201
3202 //   VCEQ     : Vector Compare Equal
3203 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3204                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3205 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3206                      NEONvceq, 1>;
3207 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3208                      NEONvceq, 1>;
3209 // For disassembly only.
3210 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3211                             "$dst, $src, #0">;
3212
3213 //   VCGE     : Vector Compare Greater Than or Equal
3214 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3215                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3216 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3217                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3218 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3219                      NEONvcge, 0>;
3220 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3221                      NEONvcge, 0>;
3222 // For disassembly only.
3223 // FIXME: This instruction's encoding MAY NOT BE correct.
3224 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3225                             "$dst, $src, #0">;
3226 // For disassembly only.
3227 // FIXME: This instruction's encoding MAY NOT BE correct.
3228 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3229                             "$dst, $src, #0">;
3230
3231 //   VCGT     : Vector Compare Greater Than
3232 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3233                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3234 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3235                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3236 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3237                      NEONvcgt, 0>;
3238 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3239                      NEONvcgt, 0>;
3240 // For disassembly only.
3241 // FIXME: This instruction's encoding MAY NOT BE correct.
3242 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3243                             "$dst, $src, #0">;
3244 // For disassembly only.
3245 // FIXME: This instruction's encoding MAY NOT BE correct.
3246 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3247                             "$dst, $src, #0">;
3248
3249 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3250 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3251                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3252 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3253                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3254 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3255 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3256                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3257 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3258                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3259 //   VTST     : Vector Test Bits
3260 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3261                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3262
3263 // Vector Bitwise Operations.
3264
3265 def vnotd : PatFrag<(ops node:$in),
3266                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3267 def vnotq : PatFrag<(ops node:$in),
3268                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3269
3270
3271 //   VAND     : Vector Bitwise AND
3272 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3273                       v2i32, v2i32, and, 1>;
3274 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3275                       v4i32, v4i32, and, 1>;
3276
3277 //   VEOR     : Vector Bitwise Exclusive OR
3278 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3279                       v2i32, v2i32, xor, 1>;
3280 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3281                       v4i32, v4i32, xor, 1>;
3282
3283 //   VORR     : Vector Bitwise OR
3284 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3285                       v2i32, v2i32, or, 1>;
3286 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3287                       v4i32, v4i32, or, 1>;
3288
3289 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3290 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3291                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3292                      "vbic", "$dst, $src1, $src2", "",
3293                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3294                                                  (vnotd DPR:$src2))))]>;
3295 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3296                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3297                      "vbic", "$dst, $src1, $src2", "",
3298                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3299                                                  (vnotq QPR:$src2))))]>;
3300
3301 //   VORN     : Vector Bitwise OR NOT
3302 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3303                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3304                      "vorn", "$dst, $src1, $src2", "",
3305                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3306                                                 (vnotd DPR:$src2))))]>;
3307 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3308                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3309                      "vorn", "$dst, $src1, $src2", "",
3310                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3311                                                 (vnotq QPR:$src2))))]>;
3312
3313 //   VMVN     : Vector Bitwise NOT (Immediate)
3314
3315 let isReMaterializable = 1 in {
3316
3317 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3318                          (ins nModImm:$SIMM), IIC_VMOVImm,
3319                          "vmvn", "i16", "$dst, $SIMM", "",
3320                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3321   let Inst{9} = SIMM{9};
3322 }
3323
3324 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3325                          (ins nModImm:$SIMM), IIC_VMOVImm,
3326                          "vmvn", "i16", "$dst, $SIMM", "",
3327                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3328   let Inst{9} = SIMM{9};
3329 }
3330
3331 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3332                          (ins nModImm:$SIMM), IIC_VMOVImm,
3333                          "vmvn", "i32", "$dst, $SIMM", "",
3334                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3335   let Inst{11-8} = SIMM{11-8};
3336 }
3337
3338 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3339                          (ins nModImm:$SIMM), IIC_VMOVImm,
3340                          "vmvn", "i32", "$dst, $SIMM", "",
3341                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3342   let Inst{11-8} = SIMM{11-8};
3343 }
3344 }
3345
3346 //   VMVN     : Vector Bitwise NOT
3347 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3348                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3349                      "vmvn", "$dst, $src", "",
3350                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3351 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3352                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3353                      "vmvn", "$dst, $src", "",
3354                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3355 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3356 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3357
3358 //   VBSL     : Vector Bitwise Select
3359 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3360                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3361                      N3RegFrm, IIC_VCNTiD,
3362                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3363                      [(set DPR:$Vd,
3364                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3365                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3366 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3367                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3368                      N3RegFrm, IIC_VCNTiQ,
3369                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3370                      [(set QPR:$Vd,
3371                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3372                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3373
3374 //   VBIF     : Vector Bitwise Insert if False
3375 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3376 // FIXME: This instruction's encoding MAY NOT BE correct.
3377 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3378                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3379                      N3RegFrm, IIC_VBINiD,
3380                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3381                      [/* For disassembly only; pattern left blank */]>;
3382 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3383                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3384                      N3RegFrm, IIC_VBINiQ,
3385                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3386                      [/* For disassembly only; pattern left blank */]>;
3387
3388 //   VBIT     : Vector Bitwise Insert if True
3389 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3390 // FIXME: This instruction's encoding MAY NOT BE correct.
3391 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3392                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3393                      N3RegFrm, IIC_VBINiD,
3394                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3395                      [/* For disassembly only; pattern left blank */]>;
3396 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3397                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3398                      N3RegFrm, IIC_VBINiQ,
3399                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3400                      [/* For disassembly only; pattern left blank */]>;
3401
3402 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3403 // for equivalent operations with different register constraints; it just
3404 // inserts copies.
3405
3406 // Vector Absolute Differences.
3407
3408 //   VABD     : Vector Absolute Difference
3409 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3410                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3411                            "vabd", "s", int_arm_neon_vabds, 1>;
3412 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3413                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3414                            "vabd", "u", int_arm_neon_vabdu, 1>;
3415 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3416                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3417 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3418                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3419
3420 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3421 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3422                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3423 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3424                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3425
3426 //   VABA     : Vector Absolute Difference and Accumulate
3427 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3428                              "vaba", "s", int_arm_neon_vabds, add>;
3429 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3430                              "vaba", "u", int_arm_neon_vabdu, add>;
3431
3432 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3433 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3434                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3435 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3436                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3437
3438 // Vector Maximum and Minimum.
3439
3440 //   VMAX     : Vector Maximum
3441 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3442                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3443                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3444 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3445                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3446                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3447 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3448                         "vmax", "f32",
3449                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3450 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3451                         "vmax", "f32",
3452                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3453
3454 //   VMIN     : Vector Minimum
3455 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3456                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3457                            "vmin", "s", int_arm_neon_vmins, 1>;
3458 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3459                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3460                            "vmin", "u", int_arm_neon_vminu, 1>;
3461 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3462                         "vmin", "f32",
3463                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3464 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3465                         "vmin", "f32",
3466                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3467
3468 // Vector Pairwise Operations.
3469
3470 //   VPADD    : Vector Pairwise Add
3471 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3472                         "vpadd", "i8",
3473                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3474 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3475                         "vpadd", "i16",
3476                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3477 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3478                         "vpadd", "i32",
3479                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3480 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3481                         IIC_VPBIND, "vpadd", "f32",
3482                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3483
3484 //   VPADDL   : Vector Pairwise Add Long
3485 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3486                              int_arm_neon_vpaddls>;
3487 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3488                              int_arm_neon_vpaddlu>;
3489
3490 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3491 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3492                               int_arm_neon_vpadals>;
3493 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3494                               int_arm_neon_vpadalu>;
3495
3496 //   VPMAX    : Vector Pairwise Maximum
3497 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3498                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3499 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3500                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3501 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3502                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3503 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3504                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3505 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3506                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3507 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3508                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3509 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3510                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3511
3512 //   VPMIN    : Vector Pairwise Minimum
3513 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3514                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3515 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3516                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3517 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3518                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3519 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3520                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3521 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3522                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3523 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3524                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3525 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3526                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3527
3528 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3529
3530 //   VRECPE   : Vector Reciprocal Estimate
3531 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3532                         IIC_VUNAD, "vrecpe", "u32",
3533                         v2i32, v2i32, int_arm_neon_vrecpe>;
3534 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3535                         IIC_VUNAQ, "vrecpe", "u32",
3536                         v4i32, v4i32, int_arm_neon_vrecpe>;
3537 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3538                         IIC_VUNAD, "vrecpe", "f32",
3539                         v2f32, v2f32, int_arm_neon_vrecpe>;
3540 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3541                         IIC_VUNAQ, "vrecpe", "f32",
3542                         v4f32, v4f32, int_arm_neon_vrecpe>;
3543
3544 //   VRECPS   : Vector Reciprocal Step
3545 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3546                         IIC_VRECSD, "vrecps", "f32",
3547                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3548 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3549                         IIC_VRECSQ, "vrecps", "f32",
3550                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3551
3552 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3553 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3554                          IIC_VUNAD, "vrsqrte", "u32",
3555                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3556 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3557                          IIC_VUNAQ, "vrsqrte", "u32",
3558                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3559 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3560                          IIC_VUNAD, "vrsqrte", "f32",
3561                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3562 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3563                          IIC_VUNAQ, "vrsqrte", "f32",
3564                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3565
3566 //   VRSQRTS  : Vector Reciprocal Square Root Step
3567 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3568                         IIC_VRECSD, "vrsqrts", "f32",
3569                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3570 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3571                         IIC_VRECSQ, "vrsqrts", "f32",
3572                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3573
3574 // Vector Shifts.
3575
3576 //   VSHL     : Vector Shift
3577 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3578                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3579                             "vshl", "s", int_arm_neon_vshifts>;
3580 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3581                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3582                             "vshl", "u", int_arm_neon_vshiftu>;
3583 //   VSHL     : Vector Shift Left (Immediate)
3584 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3585                            N2RegVShLFrm>;
3586 //   VSHR     : Vector Shift Right (Immediate)
3587 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3588                            N2RegVShRFrm>;
3589 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3590                            N2RegVShRFrm>;
3591
3592 //   VSHLL    : Vector Shift Left Long
3593 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3594 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3595
3596 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3597 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3598                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3599                 ValueType OpTy, SDNode OpNode>
3600   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3601            ResTy, OpTy, OpNode> {
3602   let Inst{21-16} = op21_16;
3603 }
3604 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3605                           v8i16, v8i8, NEONvshlli>;
3606 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3607                           v4i32, v4i16, NEONvshlli>;
3608 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3609                           v2i64, v2i32, NEONvshlli>;
3610
3611 //   VSHRN    : Vector Shift Right and Narrow
3612 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3613                            NEONvshrn>;
3614
3615 //   VRSHL    : Vector Rounding Shift
3616 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3617                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3618                             "vrshl", "s", int_arm_neon_vrshifts>;
3619 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3620                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3621                             "vrshl", "u", int_arm_neon_vrshiftu>;
3622 //   VRSHR    : Vector Rounding Shift Right
3623 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3624                            N2RegVShRFrm>;
3625 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3626                            N2RegVShRFrm>;
3627
3628 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3629 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3630                            NEONvrshrn>;
3631
3632 //   VQSHL    : Vector Saturating Shift
3633 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3634                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3635                             "vqshl", "s", int_arm_neon_vqshifts>;
3636 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3637                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3638                             "vqshl", "u", int_arm_neon_vqshiftu>;
3639 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3640 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3641                            N2RegVShLFrm>;
3642 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3643                            N2RegVShLFrm>;
3644 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3645 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3646                            N2RegVShLFrm>;
3647
3648 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3649 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3650                            NEONvqshrns>;
3651 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3652                            NEONvqshrnu>;
3653
3654 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3655 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3656                            NEONvqshrnsu>;
3657
3658 //   VQRSHL   : Vector Saturating Rounding Shift
3659 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3660                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3661                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3662 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3663                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3664                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3665
3666 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3667 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3668                            NEONvqrshrns>;
3669 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3670                            NEONvqrshrnu>;
3671
3672 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3673 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3674                            NEONvqrshrnsu>;
3675
3676 //   VSRA     : Vector Shift Right and Accumulate
3677 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3678 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3679 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3680 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3681 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3682
3683 //   VSLI     : Vector Shift Left and Insert
3684 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3685 //   VSRI     : Vector Shift Right and Insert
3686 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3687
3688 // Vector Absolute and Saturating Absolute.
3689
3690 //   VABS     : Vector Absolute Value
3691 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3692                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3693                            int_arm_neon_vabs>;
3694 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3695                         IIC_VUNAD, "vabs", "f32",
3696                         v2f32, v2f32, int_arm_neon_vabs>;
3697 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3698                         IIC_VUNAQ, "vabs", "f32",
3699                         v4f32, v4f32, int_arm_neon_vabs>;
3700
3701 //   VQABS    : Vector Saturating Absolute Value
3702 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3703                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3704                            int_arm_neon_vqabs>;
3705
3706 // Vector Negate.
3707
3708 def vnegd  : PatFrag<(ops node:$in),
3709                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3710 def vnegq  : PatFrag<(ops node:$in),
3711                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3712
3713 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3714   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3715         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3716         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3717 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3718   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3719         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3720         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3721
3722 //   VNEG     : Vector Negate (integer)
3723 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3724 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3725 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3726 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3727 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3728 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3729
3730 //   VNEG     : Vector Negate (floating-point)
3731 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3732                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3733                     "vneg", "f32", "$dst, $src", "",
3734                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3735 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3736                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3737                     "vneg", "f32", "$dst, $src", "",
3738                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3739
3740 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3741 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3742 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3743 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3744 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3745 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3746
3747 //   VQNEG    : Vector Saturating Negate
3748 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3749                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3750                            int_arm_neon_vqneg>;
3751
3752 // Vector Bit Counting Operations.
3753
3754 //   VCLS     : Vector Count Leading Sign Bits
3755 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3756                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3757                            int_arm_neon_vcls>;
3758 //   VCLZ     : Vector Count Leading Zeros
3759 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3760                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3761                            int_arm_neon_vclz>;
3762 //   VCNT     : Vector Count One Bits
3763 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3764                         IIC_VCNTiD, "vcnt", "8",
3765                         v8i8, v8i8, int_arm_neon_vcnt>;
3766 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3767                         IIC_VCNTiQ, "vcnt", "8",
3768                         v16i8, v16i8, int_arm_neon_vcnt>;
3769
3770 // Vector Swap -- for disassembly only.
3771 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3772                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3773                      "vswp", "$dst, $src", "", []>;
3774 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3775                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3776                      "vswp", "$dst, $src", "", []>;
3777
3778 // Vector Move Operations.
3779
3780 //   VMOV     : Vector Move (Register)
3781
3782 let neverHasSideEffects = 1 in {
3783 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3784                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3785 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3786                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3787
3788 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3789 // be expanded after register allocation is completed.
3790 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3791                 NoItinerary, "", []>;
3792
3793 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3794                 NoItinerary, "", []>;
3795 } // neverHasSideEffects
3796
3797 //   VMOV     : Vector Move (Immediate)
3798
3799 let isReMaterializable = 1 in {
3800 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3801                          (ins nModImm:$SIMM), IIC_VMOVImm,
3802                          "vmov", "i8", "$dst, $SIMM", "",
3803                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3804 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3805                          (ins nModImm:$SIMM), IIC_VMOVImm,
3806                          "vmov", "i8", "$dst, $SIMM", "",
3807                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3808
3809 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3810                          (ins nModImm:$SIMM), IIC_VMOVImm,
3811                          "vmov", "i16", "$dst, $SIMM", "",
3812                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3813   let Inst{9} = SIMM{9};
3814 }
3815
3816 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3817                          (ins nModImm:$SIMM), IIC_VMOVImm,
3818                          "vmov", "i16", "$dst, $SIMM", "",
3819                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3820  let Inst{9} = SIMM{9};
3821 }
3822
3823 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3824                          (ins nModImm:$SIMM), IIC_VMOVImm,
3825                          "vmov", "i32", "$dst, $SIMM", "",
3826                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3827   let Inst{11-8} = SIMM{11-8};
3828 }
3829
3830 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3831                          (ins nModImm:$SIMM), IIC_VMOVImm,
3832                          "vmov", "i32", "$dst, $SIMM", "",
3833                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3834   let Inst{11-8} = SIMM{11-8};
3835 }
3836
3837 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3838                          (ins nModImm:$SIMM), IIC_VMOVImm,
3839                          "vmov", "i64", "$dst, $SIMM", "",
3840                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3841 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3842                          (ins nModImm:$SIMM), IIC_VMOVImm,
3843                          "vmov", "i64", "$dst, $SIMM", "",
3844                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3845 } // isReMaterializable
3846
3847 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3848
3849 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3850                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3851                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3852                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3853                                            imm:$lane))]> {
3854   let Inst{21}  = lane{2};
3855   let Inst{6-5} = lane{1-0};
3856 }
3857 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3858                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3859                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3860                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3861                                            imm:$lane))]> {
3862   let Inst{21} = lane{1};
3863   let Inst{6}  = lane{0};
3864 }
3865 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3866                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3867                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3868                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3869                                            imm:$lane))]> {
3870   let Inst{21}  = lane{2};
3871   let Inst{6-5} = lane{1-0};
3872 }
3873 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3874                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3875                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3876                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3877                                            imm:$lane))]> {
3878   let Inst{21} = lane{1};
3879   let Inst{6}  = lane{0};
3880 }
3881 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3882                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3883                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3884                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3885                                            imm:$lane))]> {
3886   let Inst{21} = lane{0};
3887 }
3888 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3889 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3890           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3891                            (DSubReg_i8_reg imm:$lane))),
3892                      (SubReg_i8_lane imm:$lane))>;
3893 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3894           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3895                              (DSubReg_i16_reg imm:$lane))),
3896                      (SubReg_i16_lane imm:$lane))>;
3897 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3898           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3899                            (DSubReg_i8_reg imm:$lane))),
3900                      (SubReg_i8_lane imm:$lane))>;
3901 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3902           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3903                              (DSubReg_i16_reg imm:$lane))),
3904                      (SubReg_i16_lane imm:$lane))>;
3905 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3906           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3907                              (DSubReg_i32_reg imm:$lane))),
3908                      (SubReg_i32_lane imm:$lane))>;
3909 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3910           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3911                           (SSubReg_f32_reg imm:$src2))>;
3912 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3913           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3914                           (SSubReg_f32_reg imm:$src2))>;
3915 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3916 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3917 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3918           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3919
3920
3921 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3922
3923 let Constraints = "$src1 = $V" in {
3924 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3925                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3926                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3927                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3928                                            GPR:$R, imm:$lane))]> {
3929   let Inst{21}  = lane{2};
3930   let Inst{6-5} = lane{1-0};
3931 }
3932 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3933                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3934                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3935                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3936                                            GPR:$R, imm:$lane))]> {
3937   let Inst{21} = lane{1};
3938   let Inst{6}  = lane{0};
3939 }
3940 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3941                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3942                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3943                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3944                                            GPR:$R, imm:$lane))]> {
3945   let Inst{21} = lane{0};
3946 }
3947 }
3948 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3949           (v16i8 (INSERT_SUBREG QPR:$src1,
3950                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3951                                    (DSubReg_i8_reg imm:$lane))),
3952                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3953                   (DSubReg_i8_reg imm:$lane)))>;
3954 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3955           (v8i16 (INSERT_SUBREG QPR:$src1,
3956                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3957                                      (DSubReg_i16_reg imm:$lane))),
3958                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3959                   (DSubReg_i16_reg imm:$lane)))>;
3960 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3961           (v4i32 (INSERT_SUBREG QPR:$src1,
3962                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3963                                      (DSubReg_i32_reg imm:$lane))),
3964                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3965                   (DSubReg_i32_reg imm:$lane)))>;
3966
3967 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3968           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3969                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3970 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3971           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3972                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3973
3974 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3975 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3976 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3977           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3978
3979 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3980           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3981 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3982           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3983 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3984           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3985
3986 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3987           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3988 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3989           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3990 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3991           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3992
3993 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3994           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3995                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3996                          dsub_0)>;
3997 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3998           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3999                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4000                          dsub_0)>;
4001 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4002           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4003                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4004                          dsub_0)>;
4005
4006 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4007
4008 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4009   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4010           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4011           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4012 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4013   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4014           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4015           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4016
4017 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4018 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4019 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4020 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4021 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4022 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4023
4024 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4025                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4026                       [(set DPR:$dst, (v2f32 (NEONvdup
4027                                               (f32 (bitconvert GPR:$src)))))]>;
4028 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4029                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4030                       [(set QPR:$dst, (v4f32 (NEONvdup
4031                                               (f32 (bitconvert GPR:$src)))))]>;
4032
4033 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4034
4035 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4036               ValueType Ty>
4037   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4038               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4039               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4040
4041 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4042               ValueType ResTy, ValueType OpTy>
4043   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4044               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4045               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4046                                       imm:$lane)))]>;
4047
4048 // Inst{19-16} is partially specified depending on the element size.
4049
4050 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4051   let Inst{19-17} = lane{2-0};
4052 }
4053 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4054   let Inst{19-18} = lane{1-0};
4055 }
4056 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4057   let Inst{19} = lane{0};
4058 }
4059 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4060   let Inst{19} = lane{0};
4061 }
4062 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4063   let Inst{19-17} = lane{2-0};
4064 }
4065 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4066   let Inst{19-18} = lane{1-0};
4067 }
4068 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4069   let Inst{19} = lane{0};
4070 }
4071 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4072   let Inst{19} = lane{0};
4073 }
4074
4075 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4076           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4077                                   (DSubReg_i8_reg imm:$lane))),
4078                            (SubReg_i8_lane imm:$lane)))>;
4079 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4080           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4081                                     (DSubReg_i16_reg imm:$lane))),
4082                             (SubReg_i16_lane imm:$lane)))>;
4083 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4084           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4085                                     (DSubReg_i32_reg imm:$lane))),
4086                             (SubReg_i32_lane imm:$lane)))>;
4087 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4088           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4089                                    (DSubReg_i32_reg imm:$lane))),
4090                            (SubReg_i32_lane imm:$lane)))>;
4091
4092 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4093                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4094 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4095                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4096
4097 //   VMOVN    : Vector Narrowing Move
4098 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4099                          "vmovn", "i", trunc>;
4100 //   VQMOVN   : Vector Saturating Narrowing Move
4101 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4102                             "vqmovn", "s", int_arm_neon_vqmovns>;
4103 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4104                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4105 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4106                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4107 //   VMOVL    : Vector Lengthening Move
4108 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4109 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4110
4111 // Vector Conversions.
4112
4113 //   VCVT     : Vector Convert Between Floating-Point and Integers
4114 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4115                      v2i32, v2f32, fp_to_sint>;
4116 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4117                      v2i32, v2f32, fp_to_uint>;
4118 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4119                      v2f32, v2i32, sint_to_fp>;
4120 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4121                      v2f32, v2i32, uint_to_fp>;
4122
4123 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4124                      v4i32, v4f32, fp_to_sint>;
4125 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4126                      v4i32, v4f32, fp_to_uint>;
4127 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4128                      v4f32, v4i32, sint_to_fp>;
4129 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4130                      v4f32, v4i32, uint_to_fp>;
4131
4132 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4133 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4134                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4135 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4136                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4137 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4138                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4139 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4140                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4141
4142 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4143                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4144 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4145                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4146 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4147                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4148 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4149                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4150
4151 // Vector Reverse.
4152
4153 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4154
4155 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4156   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4157         (ins DPR:$src), IIC_VMOVD,
4158         OpcodeStr, Dt, "$dst, $src", "",
4159         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4160 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4161   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4162         (ins QPR:$src), IIC_VMOVQ,
4163         OpcodeStr, Dt, "$dst, $src", "",
4164         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4165
4166 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4167 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4168 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4169 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4170
4171 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4172 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4173 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4174 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4175
4176 //   VREV32   : Vector Reverse elements within 32-bit words
4177
4178 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4179   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4180         (ins DPR:$src), IIC_VMOVD,
4181         OpcodeStr, Dt, "$dst, $src", "",
4182         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4183 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4184   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4185         (ins QPR:$src), IIC_VMOVQ,
4186         OpcodeStr, Dt, "$dst, $src", "",
4187         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4188
4189 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4190 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4191
4192 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4193 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4194
4195 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4196
4197 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4198   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4199         (ins DPR:$src), IIC_VMOVD,
4200         OpcodeStr, Dt, "$dst, $src", "",
4201         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4202 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4203   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4204         (ins QPR:$src), IIC_VMOVQ,
4205         OpcodeStr, Dt, "$dst, $src", "",
4206         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4207
4208 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4209 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4210
4211 // Other Vector Shuffles.
4212
4213 //   VEXT     : Vector Extract
4214
4215 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4216   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4217         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4218         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4219         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4220                                       (Ty DPR:$rhs), imm:$index)))]> {
4221   bits<4> index;
4222   let Inst{11-8} = index{3-0};
4223 }
4224
4225 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4226   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4227         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4228         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4229         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4230                                       (Ty QPR:$rhs), imm:$index)))]> {
4231   bits<4> index;
4232   let Inst{11-8} = index{3-0};
4233 }
4234
4235 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
4236 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
4237 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
4238 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
4239
4240 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
4241 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
4242 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
4243 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
4244
4245 //   VTRN     : Vector Transpose
4246
4247 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4248 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4249 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4250
4251 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4252 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4253 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4254
4255 //   VUZP     : Vector Unzip (Deinterleave)
4256
4257 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4258 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4259 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4260
4261 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4262 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4263 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4264
4265 //   VZIP     : Vector Zip (Interleave)
4266
4267 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4268 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4269 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4270
4271 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4272 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4273 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4274
4275 // Vector Table Lookup and Table Extension.
4276
4277 //   VTBL     : Vector Table Lookup
4278 def  VTBL1
4279   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4280         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4281         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4282         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4283 let hasExtraSrcRegAllocReq = 1 in {
4284 def  VTBL2
4285   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4286         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4287         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4288 def  VTBL3
4289   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4290         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4291         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4292 def  VTBL4
4293   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4294         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4295         NVTBLFrm, IIC_VTB4,
4296         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4297 } // hasExtraSrcRegAllocReq = 1
4298
4299 def  VTBL2Pseudo
4300   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4301 def  VTBL3Pseudo
4302   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4303 def  VTBL4Pseudo
4304   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4305
4306 //   VTBX     : Vector Table Extension
4307 def  VTBX1
4308   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4309         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4310         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4311         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4312                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4313 let hasExtraSrcRegAllocReq = 1 in {
4314 def  VTBX2
4315   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4316         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4317         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4318 def  VTBX3
4319   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4320         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4321         NVTBLFrm, IIC_VTBX3,
4322         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4323         "$orig = $Vd", []>;
4324 def  VTBX4
4325   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4326         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4327         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4328         "$orig = $Vd", []>;
4329 } // hasExtraSrcRegAllocReq = 1
4330
4331 def  VTBX2Pseudo
4332   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4333                 IIC_VTBX2, "$orig = $dst", []>;
4334 def  VTBX3Pseudo
4335   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4336                 IIC_VTBX3, "$orig = $dst", []>;
4337 def  VTBX4Pseudo
4338   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4339                 IIC_VTBX4, "$orig = $dst", []>;
4340
4341 //===----------------------------------------------------------------------===//
4342 // NEON instructions for single-precision FP math
4343 //===----------------------------------------------------------------------===//
4344
4345 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4346   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4347               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4348                                                        SPR:$a, ssub_0))),
4349                               ssub_0)>;
4350
4351 class N3VSPat<SDNode OpNode, NeonI Inst>
4352   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4353               (EXTRACT_SUBREG (v2f32
4354                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4355                                                       SPR:$a, ssub_0),
4356                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4357                                                       SPR:$b, ssub_0))),
4358                               ssub_0)>;
4359
4360 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4361   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4362               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4363                                                    SPR:$acc, ssub_0),
4364                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4365                                                    SPR:$a, ssub_0),
4366                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4367                                                    SPR:$b, ssub_0)),
4368                               ssub_0)>;
4369
4370 // These need separate instructions because they must use DPR_VFP2 register
4371 // class which have SPR sub-registers.
4372
4373 // Vector Add Operations used for single-precision FP
4374 let neverHasSideEffects = 1 in
4375 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4376 def : N3VSPat<fadd, VADDfd_sfp>;
4377
4378 // Vector Sub Operations used for single-precision FP
4379 let neverHasSideEffects = 1 in
4380 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4381 def : N3VSPat<fsub, VSUBfd_sfp>;
4382
4383 // Vector Multiply Operations used for single-precision FP
4384 let neverHasSideEffects = 1 in
4385 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4386 def : N3VSPat<fmul, VMULfd_sfp>;
4387
4388 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4389 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4390 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4391
4392 //let neverHasSideEffects = 1 in
4393 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4394 //                           v2f32, fmul, fadd>;
4395 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4396
4397 //let neverHasSideEffects = 1 in
4398 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4399 //                           v2f32, fmul, fsub>;
4400 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4401
4402 // Vector Absolute used for single-precision FP
4403 let neverHasSideEffects = 1 in
4404 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4405                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4406                       "vabs", "f32", "$dst, $src", "", []>;
4407 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4408
4409 // Vector Negate used for single-precision FP
4410 let neverHasSideEffects = 1 in
4411 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4412                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4413                       "vneg", "f32", "$dst, $src", "", []>;
4414 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4415
4416 // Vector Maximum used for single-precision FP
4417 let neverHasSideEffects = 1 in
4418 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4419                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4420                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4421 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4422
4423 // Vector Minimum used for single-precision FP
4424 let neverHasSideEffects = 1 in
4425 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4426                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4427                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4428 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4429
4430 // Vector Convert between single-precision FP and integer
4431 let neverHasSideEffects = 1 in
4432 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4433                          v2i32, v2f32, fp_to_sint>;
4434 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4435
4436 let neverHasSideEffects = 1 in
4437 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4438                          v2i32, v2f32, fp_to_uint>;
4439 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4440
4441 let neverHasSideEffects = 1 in
4442 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4443                          v2f32, v2i32, sint_to_fp>;
4444 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4445
4446 let neverHasSideEffects = 1 in
4447 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4448                          v2f32, v2i32, uint_to_fp>;
4449 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4450
4451 //===----------------------------------------------------------------------===//
4452 // Non-Instruction Patterns
4453 //===----------------------------------------------------------------------===//
4454
4455 // bit_convert
4456 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4457 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4458 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4459 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4460 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4461 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4462 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4463 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4464 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4465 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4466 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4467 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4468 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4469 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4470 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4471 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4472 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4473 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4474 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4475 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4476 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4477 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4478 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4479 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4480 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4481 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
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4486
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