lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 let mayLoad = 1 in {
 119 // Use vldmia to load a Q register as a D register pair.
 120 // This is equivalent to VLDMD except that it has a Q register operand
 121 // instead of a pair of D registers.
 122 def VLDMQ
 123   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 124           IndexModeNone, IIC_fpLoadm,
 125           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 126 } // mayLoad = 1
 127
 128 let mayStore = 1 in {
 129 // Use vstmia to store a Q register as a D register pair.
 130 // This is equivalent to VSTMD except that it has a Q register operand
 131 // instead of a pair of D registers.
 132 def VSTMQ
 133   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 134           IndexModeNone, IIC_fpStorem,
 135           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 136 } // mayStore = 1
 137
 138 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 139
 140 //   VLD1     : Vector Load (multiple single elements)
 141 class VLD1D<bits<4> op7_4, string Dt>
 142   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 143           (ins addrmode6:$addr), IIC_VLD1,
 144           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 145 class VLD1Q<bits<4> op7_4, string Dt>
 146   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 147           (ins addrmode6:$addr), IIC_VLD1,
 148           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 149
 150 def  VLD1d8   : VLD1D<0b0000, "8">;
 151 def  VLD1d16  : VLD1D<0b0100, "16">;
 152 def  VLD1d32  : VLD1D<0b1000, "32">;
 153 def  VLD1d64  : VLD1D<0b1100, "64">;
 154
 155 def  VLD1q8   : VLD1Q<0b0000, "8">;
 156 def  VLD1q16  : VLD1Q<0b0100, "16">;
 157 def  VLD1q32  : VLD1Q<0b1000, "32">;
 158 def  VLD1q64  : VLD1Q<0b1100, "64">;
 159
 160 // ...with address register writeback:
 161 class VLD1DWB<bits<4> op7_4, string Dt>
 162   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 163           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 164           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 165           "$addr.addr = $wb", []>;
 166 class VLD1QWB<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 168           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 169           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 170           "$addr.addr = $wb", []>;
 171
 172 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 173 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 174 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 175 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 176
 177 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 178 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 179 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 180 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 181
 182 // ...with 3 registers (some of these are only for the disassembler):
 183 class VLD1D3<bits<4> op7_4, string Dt>
 184   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 185           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 186           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 187 class VLD1D3WB<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 189           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 190           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 191
 192 def VLD1d8T      : VLD1D3<0b0000, "8">;
 193 def VLD1d16T     : VLD1D3<0b0100, "16">;
 194 def VLD1d32T     : VLD1D3<0b1000, "32">;
 195 def VLD1d64T     : VLD1D3<0b1100, "64">;
 196
 197 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 198 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 199 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 200 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 201
 202 // ...with 4 registers (some of these are only for the disassembler):
 203 class VLD1D4<bits<4> op7_4, string Dt>
 204   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 205           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 206           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 207 class VLD1D4WB<bits<4> op7_4, string Dt>
 208   : NLdSt<0,0b10,0b0010,op7_4,
 209           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 210           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 211           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 212           []>;
 213
 214 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 215 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 216 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 217 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 218
 219 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 220 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 221 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 222 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 223
 224 //   VLD2     : Vector Load (multiple 2-element structures)
 225 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 226   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 227           (ins addrmode6:$addr), IIC_VLD2,
 228           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 229 class VLD2Q<bits<4> op7_4, string Dt>
 230   : NLdSt<0, 0b10, 0b0011, op7_4,
 231           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 232           (ins addrmode6:$addr), IIC_VLD2,
 233           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 234
 235 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 236 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 237 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 238
 239 def  VLD2q8   : VLD2Q<0b0000, "8">;
 240 def  VLD2q16  : VLD2Q<0b0100, "16">;
 241 def  VLD2q32  : VLD2Q<0b1000, "32">;
 242
 243 // ...with address register writeback:
 244 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 245   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 246           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 247           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 248           "$addr.addr = $wb", []>;
 249 class VLD2QWB<bits<4> op7_4, string Dt>
 250   : NLdSt<0, 0b10, 0b0011, op7_4,
 251           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 252           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 253           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 254           "$addr.addr = $wb", []>;
 255
 256 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 257 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 258 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 259
 260 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 261 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 262 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 263
 264 // ...with double-spaced registers (for disassembly only):
 265 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 266 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 267 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 268 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 269 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 270 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 271
 272 //   VLD3     : Vector Load (multiple 3-element structures)
 273 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 274   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 275           (ins addrmode6:$addr), IIC_VLD3,
 276           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 277
 278 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 279 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 280 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 281
 282 // ...with address register writeback:
 283 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 284   : NLdSt<0, 0b10, op11_8, op7_4,
 285           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 286           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 287           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 288           "$addr.addr = $wb", []>;
 289
 290 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 291 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 292 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 293
 294 // ...with double-spaced registers (non-updating versions for disassembly only):
 295 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 296 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 297 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 298 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 299 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 300 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 301
 302 // ...alternate versions to be allocated odd register numbers:
 303 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 304 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 305 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 306
 307 //   VLD4     : Vector Load (multiple 4-element structures)
 308 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 309   : NLdSt<0, 0b10, op11_8, op7_4,
 310           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 311           (ins addrmode6:$addr), IIC_VLD4,
 312           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 313
 314 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 315 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 316 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 317
 318 // ...with address register writeback:
 319 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 320   : NLdSt<0, 0b10, op11_8, op7_4,
 321           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 322           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 323           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 324           "$addr.addr = $wb", []>;
 325
 326 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 327 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 328 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 329
 330 // ...with double-spaced registers (non-updating versions for disassembly only):
 331 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 332 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 333 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 334 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 335 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 336 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 337
 338 // ...alternate versions to be allocated odd register numbers:
 339 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 340 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 341 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 342
 343 //   VLD1LN   : Vector Load (single element to one lane)
 344 //   FIXME: Not yet implemented.
 345
 346 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 347 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 348   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 349           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 350           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 351           "$src1 = $dst1, $src2 = $dst2", []>;
 352
 353 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 354 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 355 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 356
 357 // ...with double-spaced registers:
 358 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 359 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 360
 361 // ...alternate versions to be allocated odd register numbers:
 362 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 363 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 364
 365 // ...with address register writeback:
 366 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 367   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 368           (ins addrmode6:$addr, am6offset:$offset,
 369            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 370           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 371           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 372
 373 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 374 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 375 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 376
 377 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 378 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 379
 380 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 381 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 384           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 385           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 386           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 387
 388 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 389 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 390 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 391
 392 // ...with double-spaced registers:
 393 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 394 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 395
 396 // ...alternate versions to be allocated odd register numbers:
 397 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 398 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 399
 400 // ...with address register writeback:
 401 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 402   : NLdSt<1, 0b10, op11_8, op7_4,
 403           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 404           (ins addrmode6:$addr, am6offset:$offset,
 405            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 406           IIC_VLD3, "vld3", Dt,
 407           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 408           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 409           []>;
 410
 411 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 412 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 413 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 414
 415 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 416 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 417
 418 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 419 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 420   : NLdSt<1, 0b10, op11_8, op7_4,
 421           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 422           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 423           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 424           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 425           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 426
 427 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 428 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 429 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 430
 431 // ...with double-spaced registers:
 432 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 433 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 434
 435 // ...alternate versions to be allocated odd register numbers:
 436 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 437 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 438
 439 // ...with address register writeback:
 440 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 441   : NLdSt<1, 0b10, op11_8, op7_4,
 442           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 443           (ins addrmode6:$addr, am6offset:$offset,
 444            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 445           IIC_VLD4, "vld4", Dt,
 446 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 447 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 448           []>;
 449
 450 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 451 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 452 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 453
 454 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 455 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 456
 457 //   VLD1DUP  : Vector Load (single element to all lanes)
 458 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 459 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 460 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 461 //   FIXME: Not yet implemented.
 462 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 463
 464 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 465
 466 //   VST1     : Vector Store (multiple single elements)
 467 class VST1D<bits<4> op7_4, string Dt>
 468   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 469           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 470 class VST1Q<bits<4> op7_4, string Dt>
 471   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 472           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 473           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 474
 475 def  VST1d8   : VST1D<0b0000, "8">;
 476 def  VST1d16  : VST1D<0b0100, "16">;
 477 def  VST1d32  : VST1D<0b1000, "32">;
 478 def  VST1d64  : VST1D<0b1100, "64">;
 479
 480 def  VST1q8   : VST1Q<0b0000, "8">;
 481 def  VST1q16  : VST1Q<0b0100, "16">;
 482 def  VST1q32  : VST1Q<0b1000, "32">;
 483 def  VST1q64  : VST1Q<0b1100, "64">;
 484
 485 // ...with address register writeback:
 486 class VST1DWB<bits<4> op7_4, string Dt>
 487   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 488           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 489           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 490 class VST1QWB<bits<4> op7_4, string Dt>
 491   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 492           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 493           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 494
 495 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 496 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 497 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 498 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 499
 500 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 501 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 502 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 503 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 504
 505 // ...with 3 registers (some of these are only for the disassembler):
 506 class VST1D3<bits<4> op7_4, string Dt>
 507   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 508           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 509           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 510 class VST1D3WB<bits<4> op7_4, string Dt>
 511   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 512           (ins addrmode6:$addr, am6offset:$offset,
 513            DPR:$src1, DPR:$src2, DPR:$src3),
 514           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 515           "$addr.addr = $wb", []>;
 516
 517 def VST1d8T      : VST1D3<0b0000, "8">;
 518 def VST1d16T     : VST1D3<0b0100, "16">;
 519 def VST1d32T     : VST1D3<0b1000, "32">;
 520 def VST1d64T     : VST1D3<0b1100, "64">;
 521
 522 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 523 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 524 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 525 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 526
 527 // ...with 4 registers (some of these are only for the disassembler):
 528 class VST1D4<bits<4> op7_4, string Dt>
 529   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 530           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 531           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 532           []>;
 533 class VST1D4WB<bits<4> op7_4, string Dt>
 534   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 535           (ins addrmode6:$addr, am6offset:$offset,
 536            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 537           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 538           "$addr.addr = $wb", []>;
 539
 540 def VST1d8Q      : VST1D4<0b0000, "8">;
 541 def VST1d16Q     : VST1D4<0b0100, "16">;
 542 def VST1d32Q     : VST1D4<0b1000, "32">;
 543 def VST1d64Q     : VST1D4<0b1100, "64">;
 544
 545 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 546 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 547 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 548 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 549
 550 //   VST2     : Vector Store (multiple 2-element structures)
 551 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 552   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 553           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 554           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 555 class VST2Q<bits<4> op7_4, string Dt>
 556   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 557           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 558           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 559           "", []>;
 560
 561 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 562 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 563 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 564
 565 def  VST2q8   : VST2Q<0b0000, "8">;
 566 def  VST2q16  : VST2Q<0b0100, "16">;
 567 def  VST2q32  : VST2Q<0b1000, "32">;
 568
 569 // ...with address register writeback:
 570 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 571   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 572           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 573           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 574           "$addr.addr = $wb", []>;
 575 class VST2QWB<bits<4> op7_4, string Dt>
 576   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 577           (ins addrmode6:$addr, am6offset:$offset,
 578            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 579           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 580           "$addr.addr = $wb", []>;
 581
 582 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 583 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 584 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 585
 586 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 587 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 588 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 589
 590 // ...with double-spaced registers (for disassembly only):
 591 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 592 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 593 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 594 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 595 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 596 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 597
 598 //   VST3     : Vector Store (multiple 3-element structures)
 599 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 600   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 601           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 602           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 603
 604 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 605 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 606 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 607
 608 // ...with address register writeback:
 609 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 610   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 611           (ins addrmode6:$addr, am6offset:$offset,
 612            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 613           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 614           "$addr.addr = $wb", []>;
 615
 616 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 617 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 618 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 619
 620 // ...with double-spaced registers (non-updating versions for disassembly only):
 621 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 622 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 623 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 624 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 625 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 626 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 627
 628 // ...alternate versions to be allocated odd register numbers:
 629 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 630 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 631 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 632
 633 //   VST4     : Vector Store (multiple 4-element structures)
 634 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 635   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 636           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 637           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 638           "", []>;
 639
 640 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 641 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 642 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 643
 644 // ...with address register writeback:
 645 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 646   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 647           (ins addrmode6:$addr, am6offset:$offset,
 648            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 649            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 650           "$addr.addr = $wb", []>;
 651
 652 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 653 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 654 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 655
 656 // ...with double-spaced registers (non-updating versions for disassembly only):
 657 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 658 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 659 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 660 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 661 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 662 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 663
 664 // ...alternate versions to be allocated odd register numbers:
 665 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 666 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 667 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 668
 669 //   VST1LN   : Vector Store (single element from one lane)
 670 //   FIXME: Not yet implemented.
 671
 672 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 673 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 674   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 675           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 676           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 677           "", []>;
 678
 679 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 680 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 681 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 682
 683 // ...with double-spaced registers:
 684 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 685 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 686
 687 // ...alternate versions to be allocated odd register numbers:
 688 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 689 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 690
 691 // ...with address register writeback:
 692 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 693   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 694           (ins addrmode6:$addr, am6offset:$offset,
 695            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 696           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 697           "$addr.addr = $wb", []>;
 698
 699 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 700 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 701 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 702
 703 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 704 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 705
 706 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 707 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 708   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 709           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 710            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 711           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 712
 713 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 714 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 715 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 716
 717 // ...with double-spaced registers:
 718 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 719 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 720
 721 // ...alternate versions to be allocated odd register numbers:
 722 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 723 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 724
 725 // ...with address register writeback:
 726 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 727   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 728           (ins addrmode6:$addr, am6offset:$offset,
 729            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 730           IIC_VST, "vst3", Dt,
 731           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 732           "$addr.addr = $wb", []>;
 733
 734 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 735 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 736 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 737
 738 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 739 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 740
 741 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 742 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 743   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 744           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 745            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 746           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 747           "", []>;
 748
 749 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 750 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 751 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 752
 753 // ...with double-spaced registers:
 754 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 755 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 756
 757 // ...alternate versions to be allocated odd register numbers:
 758 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 759 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 760
 761 // ...with address register writeback:
 762 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 763   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 764           (ins addrmode6:$addr, am6offset:$offset,
 765            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 766           IIC_VST, "vst4", Dt,
 767   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 768           "$addr.addr = $wb", []>;
 769
 770 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 771 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 772 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 773
 774 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 775 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 776
 777 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 778
 779
 780 //===----------------------------------------------------------------------===//
 781 // NEON pattern fragments
 782 //===----------------------------------------------------------------------===//
 783
 784 // Extract D sub-registers of Q registers.
 785 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 786 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 787   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 788 }]>;
 789 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 790   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 791 }]>;
 792 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 793   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 794 }]>;
 795 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 796   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 797 }]>;
 798 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 799   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 800 }]>;
 801
 802 // Extract S sub-registers of Q/D registers.
 803 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 804 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 805   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 806 }]>;
 807
 808 // Translate lane numbers from Q registers to D subregs.
 809 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 810   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 811 }]>;
 812 def SubReg_i16_lane : SDNodeXForm<imm, [{
 813   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 814 }]>;
 815 def SubReg_i32_lane : SDNodeXForm<imm, [{
 816   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 817 }]>;
 818
 819 //===----------------------------------------------------------------------===//
 820 // Instruction Classes
 821 //===----------------------------------------------------------------------===//
 822
 823 // Basic 2-register operations: single-, double- and quad-register.
 824 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 825            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 826            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 827   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 828         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 829         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 830 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 831            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 832            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 833   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 834         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 835         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 836 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 837            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 838            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 839   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 840         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 841         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 842
 843 // Basic 2-register intrinsics, both double- and quad-register.
 844 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 845               bits<2> op17_16, bits<5> op11_7, bit op4,
 846               InstrItinClass itin, string OpcodeStr, string Dt,
 847               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 848   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 849         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 850         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 851 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 852               bits<2> op17_16, bits<5> op11_7, bit op4,
 853               InstrItinClass itin, string OpcodeStr, string Dt,
 854               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 855   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 856         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 857         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 858
 859 // Narrow 2-register intrinsics.
 860 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 861               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 862               InstrItinClass itin, string OpcodeStr, string Dt,
 863               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 864   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 865         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 866         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 867
 868 // Long 2-register intrinsics (currently only used for VMOVL).
 869 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 870               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 871               InstrItinClass itin, string OpcodeStr, string Dt,
 872               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 873   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 874         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 875         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 876
 877 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 878 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 879   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 880         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 881         OpcodeStr, Dt, "$dst1, $dst2",
 882         "$src1 = $dst1, $src2 = $dst2", []>;
 883 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 884                   InstrItinClass itin, string OpcodeStr, string Dt>
 885   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 886         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 887         "$src1 = $dst1, $src2 = $dst2", []>;
 888
 889 // Basic 3-register operations: single-, double- and quad-register.
 890 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 891            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 892            SDNode OpNode, bit Commutable>
 893   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 894         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
 895         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 896   let isCommutable = Commutable;
 897 }
 898
 899 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 900            InstrItinClass itin, string OpcodeStr, string Dt,
 901            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 902   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 903         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 904         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 905         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 906   let isCommutable = Commutable;
 907 }
 908 // Same as N3VD but no data type.
 909 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 910            InstrItinClass itin, string OpcodeStr,
 911            ValueType ResTy, ValueType OpTy,
 912            SDNode OpNode, bit Commutable>
 913   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 914          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 915          OpcodeStr, "$dst, $src1, $src2", "",
 916          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 917   let isCommutable = Commutable;
 918 }
 919
 920 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 921              InstrItinClass itin, string OpcodeStr, string Dt,
 922              ValueType Ty, SDNode ShOp>
 923   : N3V<0, 1, op21_20, op11_8, 1, 0,
 924         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 925         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 926         [(set (Ty DPR:$dst),
 927               (Ty (ShOp (Ty DPR:$src1),
 928                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
 929   let isCommutable = 0;
 930 }
 931 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 932                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 933   : N3V<0, 1, op21_20, op11_8, 1, 0,
 934         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 935         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 936         [(set (Ty DPR:$dst),
 937               (Ty (ShOp (Ty DPR:$src1),
 938                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 939   let isCommutable = 0;
 940 }
 941
 942 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 943            InstrItinClass itin, string OpcodeStr, string Dt,
 944            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 945   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 946         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 947         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 948         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 949   let isCommutable = Commutable;
 950 }
 951 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 952            InstrItinClass itin, string OpcodeStr,
 953            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 954   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 955          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 956          OpcodeStr, "$dst, $src1, $src2", "",
 957          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 958   let isCommutable = Commutable;
 959 }
 960 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 961              InstrItinClass itin, string OpcodeStr, string Dt,
 962              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 963   : N3V<1, 1, op21_20, op11_8, 1, 0,
 964         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 965         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 966         [(set (ResTy QPR:$dst),
 967               (ResTy (ShOp (ResTy QPR:$src1),
 968                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 969                                                 imm:$lane)))))]> {
 970   let isCommutable = 0;
 971 }
 972 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 973                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 974   : N3V<1, 1, op21_20, op11_8, 1, 0,
 975         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 976         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 977         [(set (ResTy QPR:$dst),
 978               (ResTy (ShOp (ResTy QPR:$src1),
 979                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 980                                                 imm:$lane)))))]> {
 981   let isCommutable = 0;
 982 }
 983
 984 // Basic 3-register intrinsics, both double- and quad-register.
 985 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 986               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
 987               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 988   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 989         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
 990         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 991         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 992   let isCommutable = Commutable;
 993 }
 994 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 995                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 996   : N3V<0, 1, op21_20, op11_8, 1, 0,
 997         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 998         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 999         [(set (Ty DPR:$dst),
1000               (Ty (IntOp (Ty DPR:$src1),
1001                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1002                                            imm:$lane)))))]> {
1003   let isCommutable = 0;
1004 }
1005 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1006                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1007   : N3V<0, 1, op21_20, op11_8, 1, 0,
1008         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1009         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1010         [(set (Ty DPR:$dst),
1011               (Ty (IntOp (Ty DPR:$src1),
1012                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1013   let isCommutable = 0;
1014 }
1015
1016 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1017               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1018               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1019   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1020         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1021         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1022         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1023   let isCommutable = Commutable;
1024 }
1025 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1026                 string OpcodeStr, string Dt,
1027                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1028   : N3V<1, 1, op21_20, op11_8, 1, 0,
1029         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1030         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1031         [(set (ResTy QPR:$dst),
1032               (ResTy (IntOp (ResTy QPR:$src1),
1033                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1034                                                  imm:$lane)))))]> {
1035   let isCommutable = 0;
1036 }
1037 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1038                   string OpcodeStr, string Dt,
1039                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1040   : N3V<1, 1, op21_20, op11_8, 1, 0,
1041         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1042         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1043         [(set (ResTy QPR:$dst),
1044               (ResTy (IntOp (ResTy QPR:$src1),
1045                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1046                                                  imm:$lane)))))]> {
1047   let isCommutable = 0;
1048 }
1049
1050 // Multiply-Add/Sub operations: single-, double- and quad-register.
1051 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1052                 InstrItinClass itin, string OpcodeStr, string Dt,
1053                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1054   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1055         (outs DPR_VFP2:$dst),
1056         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1057         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1058
1059 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1060                 InstrItinClass itin, string OpcodeStr, string Dt,
1061                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1062   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1063         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1064         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1065         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1066                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1067 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1068                   string OpcodeStr, string Dt,
1069                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1070   : N3V<0, 1, op21_20, op11_8, 1, 0,
1071         (outs DPR:$dst),
1072         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1073         NVMulSLFrm, itin,
1074         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1075         [(set (Ty DPR:$dst),
1076               (Ty (ShOp (Ty DPR:$src1),
1077                         (Ty (MulOp DPR:$src2,
1078                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1079                                                      imm:$lane)))))))]>;
1080 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1081                     string OpcodeStr, string Dt,
1082                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1083   : N3V<0, 1, op21_20, op11_8, 1, 0,
1084         (outs DPR:$dst),
1085         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1086         NVMulSLFrm, itin,
1087         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1088         [(set (Ty DPR:$dst),
1089               (Ty (ShOp (Ty DPR:$src1),
1090                         (Ty (MulOp DPR:$src2,
1091                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1092                                                      imm:$lane)))))))]>;
1093
1094 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1095                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1096                 SDNode MulOp, SDNode OpNode>
1097   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1098         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1099         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1100         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1101                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1102 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1103                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1104                   SDNode MulOp, SDNode ShOp>
1105   : N3V<1, 1, op21_20, op11_8, 1, 0,
1106         (outs QPR:$dst),
1107         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1108         NVMulSLFrm, itin,
1109         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1110         [(set (ResTy QPR:$dst),
1111               (ResTy (ShOp (ResTy QPR:$src1),
1112                            (ResTy (MulOp QPR:$src2,
1113                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1114                                                         imm:$lane)))))))]>;
1115 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1116                     string OpcodeStr, string Dt,
1117                     ValueType ResTy, ValueType OpTy,
1118                     SDNode MulOp, SDNode ShOp>
1119   : N3V<1, 1, op21_20, op11_8, 1, 0,
1120         (outs QPR:$dst),
1121         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1122         NVMulSLFrm, itin,
1123         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1124         [(set (ResTy QPR:$dst),
1125               (ResTy (ShOp (ResTy QPR:$src1),
1126                            (ResTy (MulOp QPR:$src2,
1127                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1128                                                         imm:$lane)))))))]>;
1129
1130 // Neon 3-argument intrinsics, both double- and quad-register.
1131 // The destination register is also used as the first source operand register.
1132 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1133                InstrItinClass itin, string OpcodeStr, string Dt,
1134                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1135   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1136         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1137         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1138         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1139                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1140 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1141                InstrItinClass itin, string OpcodeStr, string Dt,
1142                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1143   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1144         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1145         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1146         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1147                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1148
1149 // Neon Long 3-argument intrinsic.  The destination register is
1150 // a quad-register and is also used as the first source operand register.
1151 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1152                InstrItinClass itin, string OpcodeStr, string Dt,
1153                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1154   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1155         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1156         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1157         [(set QPR:$dst,
1158           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1159 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1160                  string OpcodeStr, string Dt,
1161                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1162   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1163         (outs QPR:$dst),
1164         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1165         NVMulSLFrm, itin,
1166         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1167         [(set (ResTy QPR:$dst),
1168               (ResTy (IntOp (ResTy QPR:$src1),
1169                             (OpTy DPR:$src2),
1170                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1171                                                 imm:$lane)))))]>;
1172 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1173                    InstrItinClass itin, string OpcodeStr, string Dt,
1174                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1175   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1176         (outs QPR:$dst),
1177         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1178         NVMulSLFrm, itin,
1179         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1180         [(set (ResTy QPR:$dst),
1181               (ResTy (IntOp (ResTy QPR:$src1),
1182                             (OpTy DPR:$src2),
1183                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1184                                                 imm:$lane)))))]>;
1185
1186 // Narrowing 3-register intrinsics.
1187 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1188               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1189               Intrinsic IntOp, bit Commutable>
1190   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1191         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1192         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1193         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1194   let isCommutable = Commutable;
1195 }
1196
1197 // Long 3-register intrinsics.
1198 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1199               InstrItinClass itin, string OpcodeStr, string Dt,
1200               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1201   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1202         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1203         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1204         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1205   let isCommutable = Commutable;
1206 }
1207 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1208                 string OpcodeStr, string Dt,
1209                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1210   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1211         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1212         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1213         [(set (ResTy QPR:$dst),
1214               (ResTy (IntOp (OpTy DPR:$src1),
1215                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1216                                                 imm:$lane)))))]>;
1217 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1218                   InstrItinClass itin, string OpcodeStr, string Dt,
1219                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1220   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1221         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1222         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1223         [(set (ResTy QPR:$dst),
1224               (ResTy (IntOp (OpTy DPR:$src1),
1225                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1226                                                 imm:$lane)))))]>;
1227
1228 // Wide 3-register intrinsics.
1229 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1230               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1231               Intrinsic IntOp, bit Commutable>
1232   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1233         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1234         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1235         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1236   let isCommutable = Commutable;
1237 }
1238
1239 // Pairwise long 2-register intrinsics, both double- and quad-register.
1240 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1241                 bits<2> op17_16, bits<5> op11_7, bit op4,
1242                 string OpcodeStr, string Dt,
1243                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1244   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1245         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1246         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1247 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1248                 bits<2> op17_16, bits<5> op11_7, bit op4,
1249                 string OpcodeStr, string Dt,
1250                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1251   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1252         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1253         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1254
1255 // Pairwise long 2-register accumulate intrinsics,
1256 // both double- and quad-register.
1257 // The destination register is also used as the first source operand register.
1258 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1259                  bits<2> op17_16, bits<5> op11_7, bit op4,
1260                  string OpcodeStr, string Dt,
1261                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1262   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1263         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1264         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1265         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1266 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1267                  bits<2> op17_16, bits<5> op11_7, bit op4,
1268                  string OpcodeStr, string Dt,
1269                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1270   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1271         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1272         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1273         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1274
1275 // Shift by immediate,
1276 // both double- and quad-register.
1277 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1278              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1279              ValueType Ty, SDNode OpNode>
1280   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1281            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1282            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1283            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1284 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1285              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1286              ValueType Ty, SDNode OpNode>
1287   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1288            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1289            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1290            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1291
1292 // Long shift by immediate.
1293 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1294              string OpcodeStr, string Dt,
1295              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1296   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1297            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1298            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1299            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1300                                           (i32 imm:$SIMM))))]>;
1301
1302 // Narrow shift by immediate.
1303 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1304              InstrItinClass itin, string OpcodeStr, string Dt,
1305              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1306   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1307            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1308            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1309            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1310                                           (i32 imm:$SIMM))))]>;
1311
1312 // Shift right by immediate and accumulate,
1313 // both double- and quad-register.
1314 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1315                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1316   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1317            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1318            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1319            [(set DPR:$dst, (Ty (add DPR:$src1,
1320                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1321 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1322                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1323   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1324            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1325            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1326            [(set QPR:$dst, (Ty (add QPR:$src1,
1327                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1328
1329 // Shift by immediate and insert,
1330 // both double- and quad-register.
1331 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1332                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1333   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1334            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1335            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1336            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1337 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1338                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1339   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1340            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1341            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1342            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1343
1344 // Convert, with fractional bits immediate,
1345 // both double- and quad-register.
1346 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1347               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1348               Intrinsic IntOp>
1349   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1350            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1351            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1352            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1353 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1354               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1355               Intrinsic IntOp>
1356   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1357            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1358            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1359            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1360
1361 //===----------------------------------------------------------------------===//
1362 // Multiclasses
1363 //===----------------------------------------------------------------------===//
1364
1365 // Abbreviations used in multiclass suffixes:
1366 //   Q = quarter int (8 bit) elements
1367 //   H = half int (16 bit) elements
1368 //   S = single int (32 bit) elements
1369 //   D = double int (64 bit) elements
1370
1371 // Neon 2-register vector operations -- for disassembly only.
1372
1373 // First with only element sizes of 8, 16 and 32 bits:
1374 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1375                        bits<5> op11_7, bit op4, string opc, string Dt,
1376                        string asm> {
1377   // 64-bit vector types.
1378   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1379                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1380                   opc, !strconcat(Dt, "8"), asm, "", []>;
1381   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1382                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1383                   opc, !strconcat(Dt, "16"), asm, "", []>;
1384   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1385                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1386                   opc, !strconcat(Dt, "32"), asm, "", []>;
1387   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1388                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1389                   opc, "f32", asm, "", []> {
1390     let Inst{10} = 1; // overwrite F = 1
1391   }
1392
1393   // 128-bit vector types.
1394   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1395                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1396                   opc, !strconcat(Dt, "8"), asm, "", []>;
1397   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1398                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1399                   opc, !strconcat(Dt, "16"), asm, "", []>;
1400   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1401                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1402                   opc, !strconcat(Dt, "32"), asm, "", []>;
1403   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1404                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1405                   opc, "f32", asm, "", []> {
1406     let Inst{10} = 1; // overwrite F = 1
1407   }
1408 }
1409
1410 // Neon 3-register vector operations.
1411
1412 // First with only element sizes of 8, 16 and 32 bits:
1413 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1414                    InstrItinClass itinD16, InstrItinClass itinD32,
1415                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1416                    string OpcodeStr, string Dt,
1417                    SDNode OpNode, bit Commutable = 0> {
1418   // 64-bit vector types.
1419   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1420                    OpcodeStr, !strconcat(Dt, "8"),
1421                    v8i8, v8i8, OpNode, Commutable>;
1422   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1423                    OpcodeStr, !strconcat(Dt, "16"),
1424                    v4i16, v4i16, OpNode, Commutable>;
1425   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1426                    OpcodeStr, !strconcat(Dt, "32"),
1427                    v2i32, v2i32, OpNode, Commutable>;
1428
1429   // 128-bit vector types.
1430   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1431                    OpcodeStr, !strconcat(Dt, "8"),
1432                    v16i8, v16i8, OpNode, Commutable>;
1433   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1434                    OpcodeStr, !strconcat(Dt, "16"),
1435                    v8i16, v8i16, OpNode, Commutable>;
1436   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1437                    OpcodeStr, !strconcat(Dt, "32"),
1438                    v4i32, v4i32, OpNode, Commutable>;
1439 }
1440
1441 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1442   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1443                        v4i16, ShOp>;
1444   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1445                      v2i32, ShOp>;
1446   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1447                        v8i16, v4i16, ShOp>;
1448   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1449                      v4i32, v2i32, ShOp>;
1450 }
1451
1452 // ....then also with element size 64 bits:
1453 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1454                     InstrItinClass itinD, InstrItinClass itinQ,
1455                     string OpcodeStr, string Dt,
1456                     SDNode OpNode, bit Commutable = 0>
1457   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1458             OpcodeStr, Dt, OpNode, Commutable> {
1459   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1460                    OpcodeStr, !strconcat(Dt, "64"),
1461                    v1i64, v1i64, OpNode, Commutable>;
1462   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1463                    OpcodeStr, !strconcat(Dt, "64"),
1464                    v2i64, v2i64, OpNode, Commutable>;
1465 }
1466
1467
1468 // Neon Narrowing 2-register vector intrinsics,
1469 //   source operand element sizes of 16, 32 and 64 bits:
1470 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1471                        bits<5> op11_7, bit op6, bit op4,
1472                        InstrItinClass itin, string OpcodeStr, string Dt,
1473                        Intrinsic IntOp> {
1474   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1475                       itin, OpcodeStr, !strconcat(Dt, "16"),
1476                       v8i8, v8i16, IntOp>;
1477   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1478                       itin, OpcodeStr, !strconcat(Dt, "32"),
1479                       v4i16, v4i32, IntOp>;
1480   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1481                       itin, OpcodeStr, !strconcat(Dt, "64"),
1482                       v2i32, v2i64, IntOp>;
1483 }
1484
1485
1486 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1487 //   source operand element sizes of 16, 32 and 64 bits:
1488 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1489                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1490   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1491                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1492   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1493                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1494   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1495                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1496 }
1497
1498
1499 // Neon 3-register vector intrinsics.
1500
1501 // First with only element sizes of 16 and 32 bits:
1502 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1503                      InstrItinClass itinD16, InstrItinClass itinD32,
1504                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1505                      string OpcodeStr, string Dt,
1506                      Intrinsic IntOp, bit Commutable = 0> {
1507   // 64-bit vector types.
1508   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1509                       OpcodeStr, !strconcat(Dt, "16"),
1510                       v4i16, v4i16, IntOp, Commutable>;
1511   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1512                       OpcodeStr, !strconcat(Dt, "32"),
1513                       v2i32, v2i32, IntOp, Commutable>;
1514
1515   // 128-bit vector types.
1516   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1517                       OpcodeStr, !strconcat(Dt, "16"),
1518                       v8i16, v8i16, IntOp, Commutable>;
1519   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1520                       OpcodeStr, !strconcat(Dt, "32"),
1521                       v4i32, v4i32, IntOp, Commutable>;
1522 }
1523
1524 multiclass N3VIntSL_HS<bits<4> op11_8,
1525                        InstrItinClass itinD16, InstrItinClass itinD32,
1526                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1527                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1528   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1529                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1530   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1531                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1532   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1533                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1534   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1535                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1536 }
1537
1538 // ....then also with element size of 8 bits:
1539 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1540                       InstrItinClass itinD16, InstrItinClass itinD32,
1541                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1542                       string OpcodeStr, string Dt,
1543                       Intrinsic IntOp, bit Commutable = 0>
1544   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1545               OpcodeStr, Dt, IntOp, Commutable> {
1546   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1547                       OpcodeStr, !strconcat(Dt, "8"),
1548                       v8i8, v8i8, IntOp, Commutable>;
1549   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1550                       OpcodeStr, !strconcat(Dt, "8"),
1551                       v16i8, v16i8, IntOp, Commutable>;
1552 }
1553
1554 // ....then also with element size of 64 bits:
1555 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1556                        InstrItinClass itinD16, InstrItinClass itinD32,
1557                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1558                        string OpcodeStr, string Dt,
1559                        Intrinsic IntOp, bit Commutable = 0>
1560   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1561                OpcodeStr, Dt, IntOp, Commutable> {
1562   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1563                       OpcodeStr, !strconcat(Dt, "64"),
1564                       v1i64, v1i64, IntOp, Commutable>;
1565   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1566                       OpcodeStr, !strconcat(Dt, "64"),
1567                       v2i64, v2i64, IntOp, Commutable>;
1568 }
1569
1570 // Neon Narrowing 3-register vector intrinsics,
1571 //   source operand element sizes of 16, 32 and 64 bits:
1572 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1573                        string OpcodeStr, string Dt,
1574                        Intrinsic IntOp, bit Commutable = 0> {
1575   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1576                       OpcodeStr, !strconcat(Dt, "16"),
1577                       v8i8, v8i16, IntOp, Commutable>;
1578   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1579                       OpcodeStr, !strconcat(Dt, "32"),
1580                       v4i16, v4i32, IntOp, Commutable>;
1581   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1582                       OpcodeStr, !strconcat(Dt, "64"),
1583                       v2i32, v2i64, IntOp, Commutable>;
1584 }
1585
1586
1587 // Neon Long 3-register vector intrinsics.
1588
1589 // First with only element sizes of 16 and 32 bits:
1590 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1591                       InstrItinClass itin16, InstrItinClass itin32,
1592                       string OpcodeStr, string Dt,
1593                       Intrinsic IntOp, bit Commutable = 0> {
1594   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1595                       OpcodeStr, !strconcat(Dt, "16"),
1596                       v4i32, v4i16, IntOp, Commutable>;
1597   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1598                       OpcodeStr, !strconcat(Dt, "32"),
1599                       v2i64, v2i32, IntOp, Commutable>;
1600 }
1601
1602 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1603                         InstrItinClass itin, string OpcodeStr, string Dt,
1604                         Intrinsic IntOp> {
1605   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1606                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1607   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1608                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1609 }
1610
1611 // ....then also with element size of 8 bits:
1612 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1613                        InstrItinClass itin16, InstrItinClass itin32,
1614                        string OpcodeStr, string Dt,
1615                        Intrinsic IntOp, bit Commutable = 0>
1616   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1617                IntOp, Commutable> {
1618   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1619                       OpcodeStr, !strconcat(Dt, "8"),
1620                       v8i16, v8i8, IntOp, Commutable>;
1621 }
1622
1623
1624 // Neon Wide 3-register vector intrinsics,
1625 //   source operand element sizes of 8, 16 and 32 bits:
1626 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1627                        string OpcodeStr, string Dt,
1628                        Intrinsic IntOp, bit Commutable = 0> {
1629   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1630                       OpcodeStr, !strconcat(Dt, "8"),
1631                       v8i16, v8i8, IntOp, Commutable>;
1632   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1633                       OpcodeStr, !strconcat(Dt, "16"),
1634                       v4i32, v4i16, IntOp, Commutable>;
1635   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1636                       OpcodeStr, !strconcat(Dt, "32"),
1637                       v2i64, v2i32, IntOp, Commutable>;
1638 }
1639
1640
1641 // Neon Multiply-Op vector operations,
1642 //   element sizes of 8, 16 and 32 bits:
1643 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1644                         InstrItinClass itinD16, InstrItinClass itinD32,
1645                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1646                         string OpcodeStr, string Dt, SDNode OpNode> {
1647   // 64-bit vector types.
1648   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1649                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1650   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1651                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1652   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1653                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1654
1655   // 128-bit vector types.
1656   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1657                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1658   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1659                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1660   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1661                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1662 }
1663
1664 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1665                          InstrItinClass itinD16, InstrItinClass itinD32,
1666                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1667                          string OpcodeStr, string Dt, SDNode ShOp> {
1668   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1669                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1670   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1671                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1672   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1673                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1674                             mul, ShOp>;
1675   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1676                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1677                           mul, ShOp>;
1678 }
1679
1680 // Neon 3-argument intrinsics,
1681 //   element sizes of 8, 16 and 32 bits:
1682 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1683                        InstrItinClass itinD, InstrItinClass itinQ,
1684                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1685   // 64-bit vector types.
1686   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
1687                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1688   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
1689                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1690   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
1691                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1692
1693   // 128-bit vector types.
1694   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
1695                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1696   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
1697                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1698   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
1699                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1700 }
1701
1702
1703 // Neon Long 3-argument intrinsics.
1704
1705 // First with only element sizes of 16 and 32 bits:
1706 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1707                        InstrItinClass itin16, InstrItinClass itin32,
1708                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1709   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
1710                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1711   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
1712                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1713 }
1714
1715 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1716                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1717   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1718                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1719   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1720                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1721 }
1722
1723 // ....then also with element size of 8 bits:
1724 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1725                         InstrItinClass itin16, InstrItinClass itin32,
1726                         string OpcodeStr, string Dt, Intrinsic IntOp>
1727   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
1728   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
1729                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1730 }
1731
1732
1733 // Neon 2-register vector intrinsics,
1734 //   element sizes of 8, 16 and 32 bits:
1735 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1736                       bits<5> op11_7, bit op4,
1737                       InstrItinClass itinD, InstrItinClass itinQ,
1738                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1739   // 64-bit vector types.
1740   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1741                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1742   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1743                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1744   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1745                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1746
1747   // 128-bit vector types.
1748   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1749                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1750   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1751                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1752   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1753                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1754 }
1755
1756
1757 // Neon Pairwise long 2-register intrinsics,
1758 //   element sizes of 8, 16 and 32 bits:
1759 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1760                         bits<5> op11_7, bit op4,
1761                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1762   // 64-bit vector types.
1763   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1764                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1765   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1766                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1767   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1768                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1769
1770   // 128-bit vector types.
1771   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1772                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1773   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1774                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1775   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1776                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1777 }
1778
1779
1780 // Neon Pairwise long 2-register accumulate intrinsics,
1781 //   element sizes of 8, 16 and 32 bits:
1782 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1783                          bits<5> op11_7, bit op4,
1784                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1785   // 64-bit vector types.
1786   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1787                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1788   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1789                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1790   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1791                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1792
1793   // 128-bit vector types.
1794   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1795                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1796   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1797                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1798   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1799                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1800 }
1801
1802
1803 // Neon 2-register vector shift by immediate,
1804 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1805 //   element sizes of 8, 16, 32 and 64 bits:
1806 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1807                      InstrItinClass itin, string OpcodeStr, string Dt,
1808                      SDNode OpNode, Format f> {
1809   // 64-bit vector types.
1810   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1811                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1812     let Inst{21-19} = 0b001; // imm6 = 001xxx
1813   }
1814   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1815                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1816     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1817   }
1818   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1819                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1820     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1821   }
1822   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1823                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1824                              // imm6 = xxxxxx
1825
1826   // 128-bit vector types.
1827   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1828                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1829     let Inst{21-19} = 0b001; // imm6 = 001xxx
1830   }
1831   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1832                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1833     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1834   }
1835   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1836                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1837     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1838   }
1839   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1840                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1841                              // imm6 = xxxxxx
1842 }
1843
1844 // Neon Shift-Accumulate vector operations,
1845 //   element sizes of 8, 16, 32 and 64 bits:
1846 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1847                          string OpcodeStr, string Dt, SDNode ShOp> {
1848   // 64-bit vector types.
1849   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1850                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1851     let Inst{21-19} = 0b001; // imm6 = 001xxx
1852   }
1853   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1854                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1855     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1856   }
1857   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1858                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1859     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1860   }
1861   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1862                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1863                              // imm6 = xxxxxx
1864
1865   // 128-bit vector types.
1866   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1867                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1868     let Inst{21-19} = 0b001; // imm6 = 001xxx
1869   }
1870   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1871                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1872     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1873   }
1874   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1875                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1876     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1877   }
1878   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1879                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1880                              // imm6 = xxxxxx
1881 }
1882
1883
1884 // Neon Shift-Insert vector operations,
1885 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1886 //   element sizes of 8, 16, 32 and 64 bits:
1887 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1888                          string OpcodeStr, SDNode ShOp,
1889                          Format f> {
1890   // 64-bit vector types.
1891   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1892                         f, OpcodeStr, "8", v8i8, ShOp> {
1893     let Inst{21-19} = 0b001; // imm6 = 001xxx
1894   }
1895   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1896                         f, OpcodeStr, "16", v4i16, ShOp> {
1897     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1898   }
1899   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1900                         f, OpcodeStr, "32", v2i32, ShOp> {
1901     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1902   }
1903   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1904                         f, OpcodeStr, "64", v1i64, ShOp>;
1905                              // imm6 = xxxxxx
1906
1907   // 128-bit vector types.
1908   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1909                         f, OpcodeStr, "8", v16i8, ShOp> {
1910     let Inst{21-19} = 0b001; // imm6 = 001xxx
1911   }
1912   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1913                         f, OpcodeStr, "16", v8i16, ShOp> {
1914     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1915   }
1916   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1917                         f, OpcodeStr, "32", v4i32, ShOp> {
1918     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1919   }
1920   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1921                         f, OpcodeStr, "64", v2i64, ShOp>;
1922                              // imm6 = xxxxxx
1923 }
1924
1925 // Neon Shift Long operations,
1926 //   element sizes of 8, 16, 32 bits:
1927 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1928                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1929   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1930                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1931     let Inst{21-19} = 0b001; // imm6 = 001xxx
1932   }
1933   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1934                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1935     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1936   }
1937   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1938                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1939     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1940   }
1941 }
1942
1943 // Neon Shift Narrow operations,
1944 //   element sizes of 16, 32, 64 bits:
1945 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1946                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1947                       SDNode OpNode> {
1948   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1949                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1950     let Inst{21-19} = 0b001; // imm6 = 001xxx
1951   }
1952   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1953                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1954     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1955   }
1956   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1957                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1958     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1959   }
1960 }
1961
1962 //===----------------------------------------------------------------------===//
1963 // Instruction Definitions.
1964 //===----------------------------------------------------------------------===//
1965
1966 // Vector Add Operations.
1967
1968 //   VADD     : Vector Add (integer and floating-point)
1969 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1970                          add, 1>;
1971 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1972                      v2f32, v2f32, fadd, 1>;
1973 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1974                      v4f32, v4f32, fadd, 1>;
1975 //   VADDL    : Vector Add Long (Q = D + D)
1976 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
1977                             "vaddl", "s", int_arm_neon_vaddls, 1>;
1978 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
1979                             "vaddl", "u", int_arm_neon_vaddlu, 1>;
1980 //   VADDW    : Vector Add Wide (Q = Q + D)
1981 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
1982 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
1983 //   VHADD    : Vector Halving Add
1984 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
1985                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
1986                            "vhadd", "s", int_arm_neon_vhadds, 1>;
1987 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
1988                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
1989                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
1990 //   VRHADD   : Vector Rounding Halving Add
1991 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
1992                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
1993                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
1994 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
1995                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
1996                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
1997 //   VQADD    : Vector Saturating Add
1998 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
1999                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2000                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2001 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2002                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2003                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2004 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2005 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2006                             int_arm_neon_vaddhn, 1>;
2007 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2008 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2009                             int_arm_neon_vraddhn, 1>;
2010
2011 // Vector Multiply Operations.
2012
2013 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2014 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2015                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2016 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2017                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2018 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2019                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2020 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2021                      v2f32, v2f32, fmul, 1>;
2022 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2023                      v4f32, v4f32, fmul, 1>;
2024 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2025 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2026 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2027                        v2f32, fmul>;
2028
2029 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2030                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2031           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2032                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2033                                       (DSubReg_i16_reg imm:$lane))),
2034                               (SubReg_i16_lane imm:$lane)))>;
2035 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2036                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2037           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2038                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2039                                       (DSubReg_i32_reg imm:$lane))),
2040                               (SubReg_i32_lane imm:$lane)))>;
2041 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2042                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2043           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2044                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2045                                    (DSubReg_i32_reg imm:$lane))),
2046                            (SubReg_i32_lane imm:$lane)))>;
2047
2048 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2049 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2050                           IIC_VMULi16Q, IIC_VMULi32Q,
2051                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2052 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2053                             IIC_VMULi16Q, IIC_VMULi32Q,
2054                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2055 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2056                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2057                                                             imm:$lane)))),
2058           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2059                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2060                                          (DSubReg_i16_reg imm:$lane))),
2061                                  (SubReg_i16_lane imm:$lane)))>;
2062 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2063                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2064                                                             imm:$lane)))),
2065           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2066                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2067                                          (DSubReg_i32_reg imm:$lane))),
2068                                  (SubReg_i32_lane imm:$lane)))>;
2069
2070 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2071 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2072                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2073                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2074 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2075                               IIC_VMULi16Q, IIC_VMULi32Q,
2076                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2077 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2078                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2079                                                              imm:$lane)))),
2080           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2081                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2082                                           (DSubReg_i16_reg imm:$lane))),
2083                                   (SubReg_i16_lane imm:$lane)))>;
2084 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2085                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2086                                                              imm:$lane)))),
2087           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2088                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2089                                           (DSubReg_i32_reg imm:$lane))),
2090                                   (SubReg_i32_lane imm:$lane)))>;
2091
2092 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2093 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2094                             "vmull", "s", int_arm_neon_vmulls, 1>;
2095 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2096                             "vmull", "u", int_arm_neon_vmullu, 1>;
2097 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2098                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2099 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2100                              int_arm_neon_vmulls>;
2101 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2102                              int_arm_neon_vmullu>;
2103
2104 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2105 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2106                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2107 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2108                              "vqdmull", "s", int_arm_neon_vqdmull>;
2109
2110 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2111
2112 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2113 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2114                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2115 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2116                           v2f32, fmul, fadd>;
2117 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2118                           v4f32, fmul, fadd>;
2119 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2120                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2121 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2122                             v2f32, fmul, fadd>;
2123 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2124                             v4f32, v2f32, fmul, fadd>;
2125
2126 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2127                   (mul (v8i16 QPR:$src2),
2128                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2129           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2130                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2131                                       (DSubReg_i16_reg imm:$lane))),
2132                               (SubReg_i16_lane imm:$lane)))>;
2133
2134 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2135                   (mul (v4i32 QPR:$src2),
2136                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2137           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2138                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2139                                       (DSubReg_i32_reg imm:$lane))),
2140                               (SubReg_i32_lane imm:$lane)))>;
2141
2142 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2143                   (fmul (v4f32 QPR:$src2),
2144                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2145           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2146                            (v4f32 QPR:$src2),
2147                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2148                                    (DSubReg_i32_reg imm:$lane))),
2149                            (SubReg_i32_lane imm:$lane)))>;
2150
2151 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2152 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2153                              "vmlal", "s", int_arm_neon_vmlals>;
2154 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2155                              "vmlal", "u", int_arm_neon_vmlalu>;
2156
2157 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2158 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2159
2160 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2161 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2162                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2163 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2164
2165 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2166 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2167                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2168 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2169                           v2f32, fmul, fsub>;
2170 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2171                           v4f32, fmul, fsub>;
2172 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2173                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2174 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2175                             v2f32, fmul, fsub>;
2176 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2177                             v4f32, v2f32, fmul, fsub>;
2178
2179 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2180                   (mul (v8i16 QPR:$src2),
2181                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2182           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2183                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2184                                       (DSubReg_i16_reg imm:$lane))),
2185                               (SubReg_i16_lane imm:$lane)))>;
2186
2187 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2188                   (mul (v4i32 QPR:$src2),
2189                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2190           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2191                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2192                                       (DSubReg_i32_reg imm:$lane))),
2193                               (SubReg_i32_lane imm:$lane)))>;
2194
2195 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2196                   (fmul (v4f32 QPR:$src2),
2197                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2198           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2199                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2200                                    (DSubReg_i32_reg imm:$lane))),
2201                            (SubReg_i32_lane imm:$lane)))>;
2202
2203 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2204 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2205                              "vmlsl", "s", int_arm_neon_vmlsls>;
2206 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2207                              "vmlsl", "u", int_arm_neon_vmlslu>;
2208
2209 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2210 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2211
2212 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2213 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2214                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2215 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2216
2217 // Vector Subtract Operations.
2218
2219 //   VSUB     : Vector Subtract (integer and floating-point)
2220 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2221                          "vsub", "i", sub, 0>;
2222 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2223                      v2f32, v2f32, fsub, 0>;
2224 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2225                      v4f32, v4f32, fsub, 0>;
2226 //   VSUBL    : Vector Subtract Long (Q = D - D)
2227 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2228                             "vsubl", "s", int_arm_neon_vsubls, 1>;
2229 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2230                             "vsubl", "u", int_arm_neon_vsublu, 1>;
2231 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2232 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2233 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2234 //   VHSUB    : Vector Halving Subtract
2235 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2236                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2237                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2238 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2239                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2240                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2241 //   VQSUB    : Vector Saturing Subtract
2242 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2243                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2244                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2245 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2246                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2247                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2248 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2249 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2250                             int_arm_neon_vsubhn, 0>;
2251 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2252 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2253                             int_arm_neon_vrsubhn, 0>;
2254
2255 // Vector Comparisons.
2256
2257 //   VCEQ     : Vector Compare Equal
2258 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2259                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2260 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2261                      NEONvceq, 1>;
2262 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2263                      NEONvceq, 1>;
2264 // For disassembly only.
2265 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2266                            "$dst, $src, #0">;
2267
2268 //   VCGE     : Vector Compare Greater Than or Equal
2269 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2270                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2271 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2272                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2273 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2274                      NEONvcge, 0>;
2275 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2276                      NEONvcge, 0>;
2277 // For disassembly only.
2278 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2279                             "$dst, $src, #0">;
2280 // For disassembly only.
2281 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2282                             "$dst, $src, #0">;
2283
2284 //   VCGT     : Vector Compare Greater Than
2285 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2286                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2287 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2288                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2289 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2290                      NEONvcgt, 0>;
2291 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2292                      NEONvcgt, 0>;
2293 // For disassembly only.
2294 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2295                             "$dst, $src, #0">;
2296 // For disassembly only.
2297 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2298                             "$dst, $src, #0">;
2299
2300 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2301 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2302                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2303 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2304                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2305 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2306 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2307                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2308 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2309                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2310 //   VTST     : Vector Test Bits
2311 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2312                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2313
2314 // Vector Bitwise Operations.
2315
2316 def vnot8 : PatFrag<(ops node:$in),
2317                     (xor node:$in, (bitconvert (v8i8 immAllOnesV)))>;
2318 def vnot16 : PatFrag<(ops node:$in),
2319                      (xor node:$in, (bitconvert (v16i8 immAllOnesV)))>;
2320
2321
2322 //   VAND     : Vector Bitwise AND
2323 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2324                       v2i32, v2i32, and, 1>;
2325 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2326                       v4i32, v4i32, and, 1>;
2327
2328 //   VEOR     : Vector Bitwise Exclusive OR
2329 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2330                       v2i32, v2i32, xor, 1>;
2331 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2332                       v4i32, v4i32, xor, 1>;
2333
2334 //   VORR     : Vector Bitwise OR
2335 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2336                       v2i32, v2i32, or, 1>;
2337 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2338                       v4i32, v4i32, or, 1>;
2339
2340 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2341 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2342                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2343                      "vbic", "$dst, $src1, $src2", "",
2344                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2345                                                  (vnot8 DPR:$src2))))]>;
2346 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2347                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2348                      "vbic", "$dst, $src1, $src2", "",
2349                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2350                                                  (vnot16 QPR:$src2))))]>;
2351
2352 //   VORN     : Vector Bitwise OR NOT
2353 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2354                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2355                      "vorn", "$dst, $src1, $src2", "",
2356                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2357                                                 (vnot8 DPR:$src2))))]>;
2358 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2359                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2360                      "vorn", "$dst, $src1, $src2", "",
2361                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2362                                                 (vnot16 QPR:$src2))))]>;
2363
2364 //   VMVN     : Vector Bitwise NOT
2365 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2366                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2367                      "vmvn", "$dst, $src", "",
2368                      [(set DPR:$dst, (v2i32 (vnot8 DPR:$src)))]>;
2369 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2370                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2371                      "vmvn", "$dst, $src", "",
2372                      [(set QPR:$dst, (v4i32 (vnot16 QPR:$src)))]>;
2373 def : Pat<(v2i32 (vnot8 DPR:$src)), (VMVNd DPR:$src)>;
2374 def : Pat<(v4i32 (vnot16 QPR:$src)), (VMVNq QPR:$src)>;
2375
2376 //   VBSL     : Vector Bitwise Select
2377 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2378                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2379                      N3RegFrm, IIC_VCNTiD,
2380                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2381                      [(set DPR:$dst,
2382                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2383                                   (and DPR:$src3, (vnot8 DPR:$src1)))))]>;
2384 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2385                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2386                      N3RegFrm, IIC_VCNTiQ,
2387                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2388                      [(set QPR:$dst,
2389                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2390                                   (and QPR:$src3, (vnot16 QPR:$src1)))))]>;
2391
2392 //   VBIF     : Vector Bitwise Insert if False
2393 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2394 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2395                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2396                      N3RegFrm, IIC_VBINiD,
2397                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2398                      [/* For disassembly only; pattern left blank */]>;
2399 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2400                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2401                      N3RegFrm, IIC_VBINiQ,
2402                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2403                      [/* For disassembly only; pattern left blank */]>;
2404
2405 //   VBIT     : Vector Bitwise Insert if True
2406 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2407 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2408                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2409                      N3RegFrm, IIC_VBINiD,
2410                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2411                      [/* For disassembly only; pattern left blank */]>;
2412 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2413                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2414                      N3RegFrm, IIC_VBINiQ,
2415                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2416                      [/* For disassembly only; pattern left blank */]>;
2417
2418 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2419 // for equivalent operations with different register constraints; it just
2420 // inserts copies.
2421
2422 // Vector Absolute Differences.
2423
2424 //   VABD     : Vector Absolute Difference
2425 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2426                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2427                            "vabd", "s", int_arm_neon_vabds, 0>;
2428 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2429                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2430                            "vabd", "u", int_arm_neon_vabdu, 0>;
2431 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2432                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2433 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2434                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2435
2436 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2437 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2438                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2439 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2440                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2441
2442 //   VABA     : Vector Absolute Difference and Accumulate
2443 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2444                             "vaba", "s", int_arm_neon_vabas>;
2445 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2446                             "vaba", "u", int_arm_neon_vabau>;
2447
2448 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2449 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2450                              "vabal", "s", int_arm_neon_vabals>;
2451 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2452                              "vabal", "u", int_arm_neon_vabalu>;
2453
2454 // Vector Maximum and Minimum.
2455
2456 //   VMAX     : Vector Maximum
2457 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2458                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2459                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2460 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2461                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2462                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2463 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2464                         "vmax", "f32",
2465                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2466 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2467                         "vmax", "f32",
2468                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2469
2470 //   VMIN     : Vector Minimum
2471 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2472                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2473                            "vmin", "s", int_arm_neon_vmins, 1>;
2474 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2475                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2476                            "vmin", "u", int_arm_neon_vminu, 1>;
2477 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2478                         "vmin", "f32",
2479                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2480 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2481                         "vmin", "f32",
2482                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2483
2484 // Vector Pairwise Operations.
2485
2486 //   VPADD    : Vector Pairwise Add
2487 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2488                         "vpadd", "i8",
2489                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2490 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2491                         "vpadd", "i16",
2492                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2493 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2494                         "vpadd", "i32",
2495                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2496 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2497                         IIC_VBIND, "vpadd", "f32",
2498                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2499
2500 //   VPADDL   : Vector Pairwise Add Long
2501 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2502                              int_arm_neon_vpaddls>;
2503 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2504                              int_arm_neon_vpaddlu>;
2505
2506 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2507 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2508                               int_arm_neon_vpadals>;
2509 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2510                               int_arm_neon_vpadalu>;
2511
2512 //   VPMAX    : Vector Pairwise Maximum
2513 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2514                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2515 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2516                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2517 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2518                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2519 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2520                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2521 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2522                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2523 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2524                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2525 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2526                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2527
2528 //   VPMIN    : Vector Pairwise Minimum
2529 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2530                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2531 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2532                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2533 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2534                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2535 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2536                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2537 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2538                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2539 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2540                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2541 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2542                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2543
2544 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2545
2546 //   VRECPE   : Vector Reciprocal Estimate
2547 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2548                         IIC_VUNAD, "vrecpe", "u32",
2549                         v2i32, v2i32, int_arm_neon_vrecpe>;
2550 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2551                         IIC_VUNAQ, "vrecpe", "u32",
2552                         v4i32, v4i32, int_arm_neon_vrecpe>;
2553 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2554                         IIC_VUNAD, "vrecpe", "f32",
2555                         v2f32, v2f32, int_arm_neon_vrecpe>;
2556 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2557                         IIC_VUNAQ, "vrecpe", "f32",
2558                         v4f32, v4f32, int_arm_neon_vrecpe>;
2559
2560 //   VRECPS   : Vector Reciprocal Step
2561 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2562                         IIC_VRECSD, "vrecps", "f32",
2563                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2564 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2565                         IIC_VRECSQ, "vrecps", "f32",
2566                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2567
2568 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2569 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2570                          IIC_VUNAD, "vrsqrte", "u32",
2571                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2572 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2573                          IIC_VUNAQ, "vrsqrte", "u32",
2574                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2575 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2576                          IIC_VUNAD, "vrsqrte", "f32",
2577                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2578 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2579                          IIC_VUNAQ, "vrsqrte", "f32",
2580                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2581
2582 //   VRSQRTS  : Vector Reciprocal Square Root Step
2583 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2584                         IIC_VRECSD, "vrsqrts", "f32",
2585                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2586 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2587                         IIC_VRECSQ, "vrsqrts", "f32",
2588                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2589
2590 // Vector Shifts.
2591
2592 //   VSHL     : Vector Shift
2593 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2594                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2595                             "vshl", "s", int_arm_neon_vshifts, 0>;
2596 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2597                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2598                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2599 //   VSHL     : Vector Shift Left (Immediate)
2600 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2601                            N2RegVShLFrm>;
2602 //   VSHR     : Vector Shift Right (Immediate)
2603 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2604                            N2RegVShRFrm>;
2605 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2606                            N2RegVShRFrm>;
2607
2608 //   VSHLL    : Vector Shift Left Long
2609 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2610 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2611
2612 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2613 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2614                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2615                 ValueType OpTy, SDNode OpNode>
2616   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2617            ResTy, OpTy, OpNode> {
2618   let Inst{21-16} = op21_16;
2619 }
2620 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2621                           v8i16, v8i8, NEONvshlli>;
2622 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2623                           v4i32, v4i16, NEONvshlli>;
2624 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2625                           v2i64, v2i32, NEONvshlli>;
2626
2627 //   VSHRN    : Vector Shift Right and Narrow
2628 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2629                            NEONvshrn>;
2630
2631 //   VRSHL    : Vector Rounding Shift
2632 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2633                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2634                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2635 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2636                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2637                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2638 //   VRSHR    : Vector Rounding Shift Right
2639 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2640                            N2RegVShRFrm>;
2641 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2642                            N2RegVShRFrm>;
2643
2644 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2645 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2646                            NEONvrshrn>;
2647
2648 //   VQSHL    : Vector Saturating Shift
2649 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2650                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2651                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2652 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2653                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2654                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2655 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2656 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2657                            N2RegVShLFrm>;
2658 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2659                            N2RegVShLFrm>;
2660 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2661 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2662                            N2RegVShLFrm>;
2663
2664 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2665 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2666                            NEONvqshrns>;
2667 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2668                            NEONvqshrnu>;
2669
2670 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2671 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2672                            NEONvqshrnsu>;
2673
2674 //   VQRSHL   : Vector Saturating Rounding Shift
2675 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
2676                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2677                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
2678 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
2679                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2680                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
2681
2682 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2683 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2684                            NEONvqrshrns>;
2685 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2686                            NEONvqrshrnu>;
2687
2688 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2689 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2690                            NEONvqrshrnsu>;
2691
2692 //   VSRA     : Vector Shift Right and Accumulate
2693 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2694 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2695 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2696 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2697 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2698
2699 //   VSLI     : Vector Shift Left and Insert
2700 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2701 //   VSRI     : Vector Shift Right and Insert
2702 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2703
2704 // Vector Absolute and Saturating Absolute.
2705
2706 //   VABS     : Vector Absolute Value
2707 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2708                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2709                            int_arm_neon_vabs>;
2710 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2711                         IIC_VUNAD, "vabs", "f32",
2712                         v2f32, v2f32, int_arm_neon_vabs>;
2713 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2714                         IIC_VUNAQ, "vabs", "f32",
2715                         v4f32, v4f32, int_arm_neon_vabs>;
2716
2717 //   VQABS    : Vector Saturating Absolute Value
2718 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2719                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2720                            int_arm_neon_vqabs>;
2721
2722 // Vector Negate.
2723
2724 def vneg   : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2725 def vneg8  : PatFrag<(ops node:$in),
2726                      (sub (bitconvert (v8i8 immAllZerosV)), node:$in)>;
2727 def vneg16 : PatFrag<(ops node:$in),
2728                      (sub (bitconvert (v16i8 immAllZerosV)), node:$in)>;
2729
2730 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2731   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2732         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2733         [(set DPR:$dst, (Ty (vneg8 DPR:$src)))]>;
2734 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2735   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2736         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2737         [(set QPR:$dst, (Ty (vneg16 QPR:$src)))]>;
2738
2739 //   VNEG     : Vector Negate (integer)
2740 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2741 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2742 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2743 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2744 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2745 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2746
2747 //   VNEG     : Vector Negate (floating-point)
2748 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2749                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2750                     "vneg", "f32", "$dst, $src", "",
2751                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2752 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2753                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2754                     "vneg", "f32", "$dst, $src", "",
2755                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2756
2757 def : Pat<(v8i8  (vneg8  DPR:$src)), (VNEGs8d DPR:$src)>;
2758 def : Pat<(v4i16 (vneg8  DPR:$src)), (VNEGs16d DPR:$src)>;
2759 def : Pat<(v2i32 (vneg8  DPR:$src)), (VNEGs32d DPR:$src)>;
2760 def : Pat<(v16i8 (vneg16 QPR:$src)), (VNEGs8q QPR:$src)>;
2761 def : Pat<(v8i16 (vneg16 QPR:$src)), (VNEGs16q QPR:$src)>;
2762 def : Pat<(v4i32 (vneg16 QPR:$src)), (VNEGs32q QPR:$src)>;
2763
2764 //   VQNEG    : Vector Saturating Negate
2765 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2766                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2767                            int_arm_neon_vqneg>;
2768
2769 // Vector Bit Counting Operations.
2770
2771 //   VCLS     : Vector Count Leading Sign Bits
2772 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2773                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2774                            int_arm_neon_vcls>;
2775 //   VCLZ     : Vector Count Leading Zeros
2776 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2777                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2778                            int_arm_neon_vclz>;
2779 //   VCNT     : Vector Count One Bits
2780 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2781                         IIC_VCNTiD, "vcnt", "8",
2782                         v8i8, v8i8, int_arm_neon_vcnt>;
2783 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2784                         IIC_VCNTiQ, "vcnt", "8",
2785                         v16i8, v16i8, int_arm_neon_vcnt>;
2786
2787 // Vector Swap -- for disassembly only.
2788 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2789                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2790                      "vswp", "$dst, $src", "", []>;
2791 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2792                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2793                      "vswp", "$dst, $src", "", []>;
2794
2795 // Vector Move Operations.
2796
2797 //   VMOV     : Vector Move (Register)
2798
2799 let neverHasSideEffects = 1 in {
2800 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2801                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2802 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2803                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2804
2805 // Pseudo vector move instruction for QQ (a pair of Q) registers. This should
2806 // be expanded after register allocation is completed.
2807 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
2808                 NoItinerary, "@ vmov\t$dst, $src", []>;
2809 } // neverHasSideEffects
2810
2811 //   VMOV     : Vector Move (Immediate)
2812
2813 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2814 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2815   return ARM::getVMOVImm(N, 1, *CurDAG);
2816 }]>;
2817 def vmovImm8 : PatLeaf<(build_vector), [{
2818   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2819 }], VMOV_get_imm8>;
2820
2821 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2822 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2823   return ARM::getVMOVImm(N, 2, *CurDAG);
2824 }]>;
2825 def vmovImm16 : PatLeaf<(build_vector), [{
2826   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2827 }], VMOV_get_imm16>;
2828
2829 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2830 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2831   return ARM::getVMOVImm(N, 4, *CurDAG);
2832 }]>;
2833 def vmovImm32 : PatLeaf<(build_vector), [{
2834   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2835 }], VMOV_get_imm32>;
2836
2837 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2838 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2839   return ARM::getVMOVImm(N, 8, *CurDAG);
2840 }]>;
2841 def vmovImm64 : PatLeaf<(build_vector), [{
2842   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2843 }], VMOV_get_imm64>;
2844
2845 // Note: Some of the cmode bits in the following VMOV instructions need to
2846 // be encoded based on the immed values.
2847
2848 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2849                          (ins h8imm:$SIMM), IIC_VMOVImm,
2850                          "vmov", "i8", "$dst, $SIMM", "",
2851                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2852 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2853                          (ins h8imm:$SIMM), IIC_VMOVImm,
2854                          "vmov", "i8", "$dst, $SIMM", "",
2855                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2856
2857 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2858                          (ins h16imm:$SIMM), IIC_VMOVImm,
2859                          "vmov", "i16", "$dst, $SIMM", "",
2860                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2861 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2862                          (ins h16imm:$SIMM), IIC_VMOVImm,
2863                          "vmov", "i16", "$dst, $SIMM", "",
2864                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2865
2866 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2867                          (ins h32imm:$SIMM), IIC_VMOVImm,
2868                          "vmov", "i32", "$dst, $SIMM", "",
2869                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2870 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2871                          (ins h32imm:$SIMM), IIC_VMOVImm,
2872                          "vmov", "i32", "$dst, $SIMM", "",
2873                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2874
2875 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2876                          (ins h64imm:$SIMM), IIC_VMOVImm,
2877                          "vmov", "i64", "$dst, $SIMM", "",
2878                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2879 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2880                          (ins h64imm:$SIMM), IIC_VMOVImm,
2881                          "vmov", "i64", "$dst, $SIMM", "",
2882                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2883
2884 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2885
2886 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2887                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2888                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2889                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2890                                            imm:$lane))]>;
2891 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2892                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2893                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2894                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2895                                            imm:$lane))]>;
2896 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2897                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2898                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2899                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2900                                            imm:$lane))]>;
2901 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2902                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2903                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2904                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2905                                            imm:$lane))]>;
2906 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2907                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2908                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2909                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2910                                            imm:$lane))]>;
2911 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2912 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2913           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2914                            (DSubReg_i8_reg imm:$lane))),
2915                      (SubReg_i8_lane imm:$lane))>;
2916 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2917           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2918                              (DSubReg_i16_reg imm:$lane))),
2919                      (SubReg_i16_lane imm:$lane))>;
2920 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2921           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2922                            (DSubReg_i8_reg imm:$lane))),
2923                      (SubReg_i8_lane imm:$lane))>;
2924 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2925           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2926                              (DSubReg_i16_reg imm:$lane))),
2927                      (SubReg_i16_lane imm:$lane))>;
2928 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2929           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2930                              (DSubReg_i32_reg imm:$lane))),
2931                      (SubReg_i32_lane imm:$lane))>;
2932 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2933           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2934                           (SSubReg_f32_reg imm:$src2))>;
2935 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2936           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2937                           (SSubReg_f32_reg imm:$src2))>;
2938 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2939 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2940 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2941           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2942
2943
2944 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2945
2946 let Constraints = "$src1 = $dst" in {
2947 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2948                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2949                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2950                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2951                                            GPR:$src2, imm:$lane))]>;
2952 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2953                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2954                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2955                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2956                                            GPR:$src2, imm:$lane))]>;
2957 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2958                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2959                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2960                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2961                                            GPR:$src2, imm:$lane))]>;
2962 }
2963 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2964           (v16i8 (INSERT_SUBREG QPR:$src1,
2965                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2966                                    (DSubReg_i8_reg imm:$lane))),
2967                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2968                   (DSubReg_i8_reg imm:$lane)))>;
2969 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2970           (v8i16 (INSERT_SUBREG QPR:$src1,
2971                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2972                                      (DSubReg_i16_reg imm:$lane))),
2973                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2974                   (DSubReg_i16_reg imm:$lane)))>;
2975 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2976           (v4i32 (INSERT_SUBREG QPR:$src1,
2977                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2978                                      (DSubReg_i32_reg imm:$lane))),
2979                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2980                   (DSubReg_i32_reg imm:$lane)))>;
2981
2982 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2983           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2984                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2985 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2986           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2987                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2988
2989 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2990 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2991 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2992           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2993
2994 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2995           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2996 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2997           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2998 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2999           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
3000
3001 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3002           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3003 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3004           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3005 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3006           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3007
3008 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3009           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3010                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3011                          arm_dsubreg_0)>;
3012 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3013           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3014                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3015                          arm_dsubreg_0)>;
3016 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3017           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3018                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3019                          arm_dsubreg_0)>;
3020
3021 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3022
3023 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3024   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3025           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3026           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3027 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3028   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3029           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3030           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3031
3032 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3033 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3034 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3035 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3036 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3037 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3038
3039 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3040                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3041                       [(set DPR:$dst, (v2f32 (NEONvdup
3042                                               (f32 (bitconvert GPR:$src)))))]>;
3043 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3044                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3045                       [(set QPR:$dst, (v4f32 (NEONvdup
3046                                               (f32 (bitconvert GPR:$src)))))]>;
3047
3048 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3049
3050 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3051               ValueType Ty>
3052   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3053               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3054               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3055
3056 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3057               ValueType ResTy, ValueType OpTy>
3058   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3059               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3060               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3061                                       imm:$lane)))]>;
3062
3063 // Inst{19-16} is partially specified depending on the element size.
3064
3065 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3066 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3067 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3068 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3069 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3070 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3071 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3072 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3073
3074 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3075           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3076                                   (DSubReg_i8_reg imm:$lane))),
3077                            (SubReg_i8_lane imm:$lane)))>;
3078 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3079           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3080                                     (DSubReg_i16_reg imm:$lane))),
3081                             (SubReg_i16_lane imm:$lane)))>;
3082 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3083           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3084                                     (DSubReg_i32_reg imm:$lane))),
3085                             (SubReg_i32_lane imm:$lane)))>;
3086 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3087           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3088                                    (DSubReg_i32_reg imm:$lane))),
3089                            (SubReg_i32_lane imm:$lane)))>;
3090
3091 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3092                     (outs DPR:$dst), (ins SPR:$src),
3093                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3094                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3095
3096 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3097                     (outs QPR:$dst), (ins SPR:$src),
3098                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3099                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3100
3101 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3102           (INSERT_SUBREG QPR:$src,
3103                          (i64 (EXTRACT_SUBREG QPR:$src,
3104                                (DSubReg_f64_reg imm:$lane))),
3105                          (DSubReg_f64_other_reg imm:$lane))>;
3106 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3107           (INSERT_SUBREG QPR:$src,
3108                          (f64 (EXTRACT_SUBREG QPR:$src,
3109                                (DSubReg_f64_reg imm:$lane))),
3110                          (DSubReg_f64_other_reg imm:$lane))>;
3111
3112 //   VMOVN    : Vector Narrowing Move
3113 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3114                             "vmovn", "i", int_arm_neon_vmovn>;
3115 //   VQMOVN   : Vector Saturating Narrowing Move
3116 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3117                             "vqmovn", "s", int_arm_neon_vqmovns>;
3118 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3119                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3120 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3121                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3122 //   VMOVL    : Vector Lengthening Move
3123 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3124                             int_arm_neon_vmovls>;
3125 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3126                             int_arm_neon_vmovlu>;
3127
3128 // Vector Conversions.
3129
3130 //   VCVT     : Vector Convert Between Floating-Point and Integers
3131 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3132                      v2i32, v2f32, fp_to_sint>;
3133 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3134                      v2i32, v2f32, fp_to_uint>;
3135 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3136                      v2f32, v2i32, sint_to_fp>;
3137 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3138                      v2f32, v2i32, uint_to_fp>;
3139
3140 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3141                      v4i32, v4f32, fp_to_sint>;
3142 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3143                      v4i32, v4f32, fp_to_uint>;
3144 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3145                      v4f32, v4i32, sint_to_fp>;
3146 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3147                      v4f32, v4i32, uint_to_fp>;
3148
3149 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3150 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3151                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3152 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3153                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3154 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3155                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3156 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3157                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3158
3159 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3160                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3161 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3162                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3163 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3164                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3165 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3166                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3167
3168 // Vector Reverse.
3169
3170 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3171
3172 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3173   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3174         (ins DPR:$src), IIC_VMOVD,
3175         OpcodeStr, Dt, "$dst, $src", "",
3176         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3177 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3178   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3179         (ins QPR:$src), IIC_VMOVD,
3180         OpcodeStr, Dt, "$dst, $src", "",
3181         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3182
3183 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3184 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3185 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3186 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3187
3188 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3189 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3190 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3191 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3192
3193 //   VREV32   : Vector Reverse elements within 32-bit words
3194
3195 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3196   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3197         (ins DPR:$src), IIC_VMOVD,
3198         OpcodeStr, Dt, "$dst, $src", "",
3199         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3200 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3201   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3202         (ins QPR:$src), IIC_VMOVD,
3203         OpcodeStr, Dt, "$dst, $src", "",
3204         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3205
3206 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3207 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3208
3209 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3210 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3211
3212 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3213
3214 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3215   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3216         (ins DPR:$src), IIC_VMOVD,
3217         OpcodeStr, Dt, "$dst, $src", "",
3218         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3219 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3220   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3221         (ins QPR:$src), IIC_VMOVD,
3222         OpcodeStr, Dt, "$dst, $src", "",
3223         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3224
3225 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3226 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3227
3228 // Other Vector Shuffles.
3229
3230 //   VEXT     : Vector Extract
3231
3232 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3233   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3234         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3235         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3236         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3237                                       (Ty DPR:$rhs), imm:$index)))]>;
3238
3239 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3240   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3241         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3242         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3243         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3244                                       (Ty QPR:$rhs), imm:$index)))]>;
3245
3246 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3247 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3248 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3249 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3250
3251 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3252 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3253 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3254 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3255
3256 //   VTRN     : Vector Transpose
3257
3258 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3259 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3260 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3261
3262 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3263 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3264 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3265
3266 //   VUZP     : Vector Unzip (Deinterleave)
3267
3268 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3269 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3270 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3271
3272 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3273 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3274 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3275
3276 //   VZIP     : Vector Zip (Interleave)
3277
3278 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3279 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3280 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3281
3282 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3283 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3284 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3285
3286 // Vector Table Lookup and Table Extension.
3287
3288 //   VTBL     : Vector Table Lookup
3289 def  VTBL1
3290   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3291         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3292         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3293         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3294 let hasExtraSrcRegAllocReq = 1 in {
3295 def  VTBL2
3296   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3297         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3298         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3299         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3300                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3301 def  VTBL3
3302   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3303         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3304         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3305         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3306                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3307 def  VTBL4
3308   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3309         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3310         NVTBLFrm, IIC_VTB4,
3311         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3312         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3313                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3314 } // hasExtraSrcRegAllocReq = 1
3315
3316 //   VTBX     : Vector Table Extension
3317 def  VTBX1
3318   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3319         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3320         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3321         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3322                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3323 let hasExtraSrcRegAllocReq = 1 in {
3324 def  VTBX2
3325   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3326         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3327         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3328         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3329                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3330 def  VTBX3
3331   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3332         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3333         NVTBLFrm, IIC_VTBX3,
3334         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3335         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3336                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3337 def  VTBX4
3338   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3339         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3340         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3341         "$orig = $dst",
3342         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3343                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3344 } // hasExtraSrcRegAllocReq = 1
3345
3346 //===----------------------------------------------------------------------===//
3347 // NEON instructions for single-precision FP math
3348 //===----------------------------------------------------------------------===//
3349
3350 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3351   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3352               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3353                                                        SPR:$a, arm_ssubreg_0))),
3354                               arm_ssubreg_0)>;
3355
3356 class N3VSPat<SDNode OpNode, NeonI Inst>
3357   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3358               (EXTRACT_SUBREG (v2f32
3359                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3360                                                       SPR:$a, arm_ssubreg_0),
3361                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3362                                                       SPR:$b, arm_ssubreg_0))),
3363                               arm_ssubreg_0)>;
3364
3365 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3366   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3367               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3368                                                    SPR:$acc, arm_ssubreg_0),
3369                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3370                                                    SPR:$a, arm_ssubreg_0),
3371                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3372                                                    SPR:$b, arm_ssubreg_0)),
3373                               arm_ssubreg_0)>;
3374
3375 // These need separate instructions because they must use DPR_VFP2 register
3376 // class which have SPR sub-registers.
3377
3378 // Vector Add Operations used for single-precision FP
3379 let neverHasSideEffects = 1 in
3380 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3381 def : N3VSPat<fadd, VADDfd_sfp>;
3382
3383 // Vector Sub Operations used for single-precision FP
3384 let neverHasSideEffects = 1 in
3385 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3386 def : N3VSPat<fsub, VSUBfd_sfp>;
3387
3388 // Vector Multiply Operations used for single-precision FP
3389 let neverHasSideEffects = 1 in
3390 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3391 def : N3VSPat<fmul, VMULfd_sfp>;
3392
3393 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3394 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3395 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3396
3397 //let neverHasSideEffects = 1 in
3398 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3399 //                           v2f32, fmul, fadd>;
3400 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3401
3402 //let neverHasSideEffects = 1 in
3403 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3404 //                           v2f32, fmul, fsub>;
3405 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3406
3407 // Vector Absolute used for single-precision FP
3408 let neverHasSideEffects = 1 in
3409 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3410                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3411                       "vabs", "f32", "$dst, $src", "", []>;
3412 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3413
3414 // Vector Negate used for single-precision FP
3415 let neverHasSideEffects = 1 in
3416 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3417                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3418                       "vneg", "f32", "$dst, $src", "", []>;
3419 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3420
3421 // Vector Maximum used for single-precision FP
3422 let neverHasSideEffects = 1 in
3423 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3424                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3425                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3426 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3427
3428 // Vector Minimum used for single-precision FP
3429 let neverHasSideEffects = 1 in
3430 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3431                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3432                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3433 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3434
3435 // Vector Convert between single-precision FP and integer
3436 let neverHasSideEffects = 1 in
3437 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3438                          v2i32, v2f32, fp_to_sint>;
3439 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3440
3441 let neverHasSideEffects = 1 in
3442 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3443                          v2i32, v2f32, fp_to_uint>;
3444 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3445
3446 let neverHasSideEffects = 1 in
3447 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3448                          v2f32, v2i32, sint_to_fp>;
3449 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3450
3451 let neverHasSideEffects = 1 in
3452 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3453                          v2f32, v2i32, uint_to_fp>;
3454 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3455
3456 //===----------------------------------------------------------------------===//
3457 // Non-Instruction Patterns
3458 //===----------------------------------------------------------------------===//
3459
3460 // bit_convert
3461 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3462 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3463 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3464 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3465 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3466 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3467 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3468 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3469 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3470 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3471 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3472 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3473 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3474 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3475 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3476 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3477 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3478 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3479 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3480 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3481 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3482 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3483 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3484 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3485 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3486 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3487 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3488 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3489 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3490 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3491
3492 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3493 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3494 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3495 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3496 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3497 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3498 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3499 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3500 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3501 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3502 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3503 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3504 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3505 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3506 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3507 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3508 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3509 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3510 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3511 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3512 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3513 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3514 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3515 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3516 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3517 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3518 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3519 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3520 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3521 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;