lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 //===----------------------------------------------------------------------===//
  93 // NEON operand definitions
  94 //===----------------------------------------------------------------------===//
  95
  96 // addrmode_neonldstm := reg
  97 //
  98 /* TODO: Take advantage of vldm.
  99 def addrmode_neonldstm : Operand<i32>,
 100                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 101   let PrintMethod = "printAddrNeonLdStMOperand";
 102   let MIOperandInfo = (ops GPR, i32imm);
 103 }
 104 */
 105
 106 def h8imm  : Operand<i8> {
 107   let PrintMethod = "printHex8ImmOperand";
 108 }
 109 def h16imm : Operand<i16> {
 110   let PrintMethod = "printHex16ImmOperand";
 111 }
 112 def h32imm : Operand<i32> {
 113   let PrintMethod = "printHex32ImmOperand";
 114 }
 115 def h64imm : Operand<i64> {
 116   let PrintMethod = "printHex64ImmOperand";
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 // NEON load / store instructions
 121 //===----------------------------------------------------------------------===//
 122
 123 /* TODO: Take advantage of vldm.
 124 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 125 def VLDMD : NI<(outs),
 126                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 127                IIC_fpLoadm, "vldm", "${addr:submode} ${addr:base}, $dst1", []> {
 128   let Inst{27-25} = 0b110;
 129   let Inst{20}    = 1;
 130   let Inst{11-9}  = 0b101;
 131 }
 132
 133 def VLDMS : NI<(outs),
 134                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 135                IIC_fpLoadm, "vldm", "${addr:submode} ${addr:base}, $dst1", []> {
 136   let Inst{27-25} = 0b110;
 137   let Inst{20}    = 1;
 138   let Inst{11-9}  = 0b101;
 139 }
 140 }
 141 */
 142
 143 // Use vldmia to load a Q register as a D register pair.
 144 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoadm,
 145                 "vldmia", "$addr, ${dst:dregpair}",
 146                 [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 147   let Inst{27-25} = 0b110;
 148   let Inst{24}    = 0; // P bit
 149   let Inst{23}    = 1; // U bit
 150   let Inst{20}    = 1;
 151   let Inst{11-8}  = 0b1011;
 152 }
 153
 154 // Use vstmia to store a Q register as a D register pair.
 155 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStorem,
 156                 "vstmia", "$addr, ${src:dregpair}",
 157                 [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 158   let Inst{27-25} = 0b110;
 159   let Inst{24}    = 0; // P bit
 160   let Inst{23}    = 1; // U bit
 161   let Inst{20}    = 0;
 162   let Inst{11-8}  = 0b1011;
 163 }
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string OpcodeStr, string Dt,
 167             ValueType Ty, Intrinsic IntOp>
 168   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 169           OpcodeStr, Dt, "\\{$dst\\}, $addr", "",
 170           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 171 class VLD1Q<bits<4> op7_4, string OpcodeStr, string Dt,
 172             ValueType Ty, Intrinsic IntOp>
 173   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 174           OpcodeStr, Dt, "${dst:dregpair}, $addr", "",
 175           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 176
 177 def  VLD1d8   : VLD1D<0b0000, "vld1", "8",  v8i8,  int_arm_neon_vld1>;
 178 def  VLD1d16  : VLD1D<0b0100, "vld1", "16", v4i16, int_arm_neon_vld1>;
 179 def  VLD1d32  : VLD1D<0b1000, "vld1", "32", v2i32, int_arm_neon_vld1>;
 180 def  VLD1df   : VLD1D<0b1000, "vld1", "32", v2f32, int_arm_neon_vld1>;
 181 def  VLD1d64  : VLD1D<0b1100, "vld1", "64", v1i64, int_arm_neon_vld1>;
 182
 183 def  VLD1q8   : VLD1Q<0b0000, "vld1", "8",  v16i8, int_arm_neon_vld1>;
 184 def  VLD1q16  : VLD1Q<0b0100, "vld1", "16", v8i16, int_arm_neon_vld1>;
 185 def  VLD1q32  : VLD1Q<0b1000, "vld1", "32", v4i32, int_arm_neon_vld1>;
 186 def  VLD1qf   : VLD1Q<0b1000, "vld1", "32", v4f32, int_arm_neon_vld1>;
 187 def  VLD1q64  : VLD1Q<0b1100, "vld1", "64", v2i64, int_arm_neon_vld1>;
 188
 189 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 190
 191 //   VLD2     : Vector Load (multiple 2-element structures)
 192 class VLD2D<bits<4> op7_4, string OpcodeStr, string Dt>
 193   : NLdSt<0,0b10,0b1000,op7_4, (outs DPR:$dst1, DPR:$dst2),
 194           (ins addrmode6:$addr), IIC_VLD2,
 195           OpcodeStr, Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 196 class VLD2Q<bits<4> op7_4, string OpcodeStr, string Dt>
 197   : NLdSt<0,0b10,0b0011,op7_4,
 198           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 199           (ins addrmode6:$addr), IIC_VLD2,
 200           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 201           "", []>;
 202
 203 def  VLD2d8   : VLD2D<0b0000, "vld2", "8">;
 204 def  VLD2d16  : VLD2D<0b0100, "vld2", "16">;
 205 def  VLD2d32  : VLD2D<0b1000, "vld2", "32">;
 206 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 207                       (ins addrmode6:$addr), IIC_VLD1,
 208                       "vld1", "64", "\\{$dst1, $dst2\\}, $addr", "", []>;
 209
 210 def  VLD2q8   : VLD2Q<0b0000, "vld2", "8">;
 211 def  VLD2q16  : VLD2Q<0b0100, "vld2", "16">;
 212 def  VLD2q32  : VLD2Q<0b1000, "vld2", "32">;
 213
 214 //   VLD3     : Vector Load (multiple 3-element structures)
 215 class VLD3D<bits<4> op7_4, string OpcodeStr, string Dt>
 216   : NLdSt<0,0b10,0b0100,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 217           (ins addrmode6:$addr), IIC_VLD3,
 218           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 219 class VLD3WB<bits<4> op7_4, string OpcodeStr, string Dt>
 220   : NLdSt<0,0b10,0b0101,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 221           (ins addrmode6:$addr), IIC_VLD3,
 222           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3\\}, $addr",
 223           "$addr.addr = $wb", []>;
 224
 225 def  VLD3d8   : VLD3D<0b0000, "vld3", "8">;
 226 def  VLD3d16  : VLD3D<0b0100, "vld3", "16">;
 227 def  VLD3d32  : VLD3D<0b1000, "vld3", "32">;
 228 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 229                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 230                       (ins addrmode6:$addr), IIC_VLD1,
 231                       "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 232
 233 // vld3 to double-spaced even registers.
 234 def  VLD3q8a  : VLD3WB<0b0000, "vld3", "8">;
 235 def  VLD3q16a : VLD3WB<0b0100, "vld3", "16">;
 236 def  VLD3q32a : VLD3WB<0b1000, "vld3", "32">;
 237
 238 // vld3 to double-spaced odd registers.
 239 def  VLD3q8b  : VLD3WB<0b0000, "vld3", "8">;
 240 def  VLD3q16b : VLD3WB<0b0100, "vld3", "16">;
 241 def  VLD3q32b : VLD3WB<0b1000, "vld3", "32">;
 242
 243 //   VLD4     : Vector Load (multiple 4-element structures)
 244 class VLD4D<bits<4> op7_4, string OpcodeStr, string Dt>
 245   : NLdSt<0,0b10,0b0000,op7_4,
 246           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 247           (ins addrmode6:$addr), IIC_VLD4,
 248           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 249           "", []>;
 250 class VLD4WB<bits<4> op7_4, string OpcodeStr, string Dt>
 251   : NLdSt<0,0b10,0b0001,op7_4,
 252           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 253           (ins addrmode6:$addr), IIC_VLD4,
 254           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 255           "$addr.addr = $wb", []>;
 256
 257 def  VLD4d8   : VLD4D<0b0000, "vld4", "8">;
 258 def  VLD4d16  : VLD4D<0b0100, "vld4", "16">;
 259 def  VLD4d32  : VLD4D<0b1000, "vld4", "32">;
 260 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 261                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 262                       (ins addrmode6:$addr), IIC_VLD1,
 263                       "vld1", "64", "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 264                       "", []>;
 265
 266 // vld4 to double-spaced even registers.
 267 def  VLD4q8a  : VLD4WB<0b0000, "vld4", "8">;
 268 def  VLD4q16a : VLD4WB<0b0100, "vld4", "16">;
 269 def  VLD4q32a : VLD4WB<0b1000, "vld4", "32">;
 270
 271 // vld4 to double-spaced odd registers.
 272 def  VLD4q8b  : VLD4WB<0b0000, "vld4", "8">;
 273 def  VLD4q16b : VLD4WB<0b0100, "vld4", "16">;
 274 def  VLD4q32b : VLD4WB<0b1000, "vld4", "32">;
 275
 276 //   VLD1LN   : Vector Load (single element to one lane)
 277 //   FIXME: Not yet implemented.
 278
 279 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 280 class VLD2LN<bits<4> op11_8, string OpcodeStr, string Dt>
 281   : NLdSt<1,0b10,op11_8,{?,?,?,?}, (outs DPR:$dst1, DPR:$dst2),
 282             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 283             IIC_VLD2, OpcodeStr, Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 284             "$src1 = $dst1, $src2 = $dst2", []>;
 285
 286 // vld2 to single-spaced registers.
 287 def VLD2LNd8  : VLD2LN<0b0001, "vld2", "8">;
 288 def VLD2LNd16 : VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 0; }
 289 def VLD2LNd32 : VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 0; }
 290
 291 // vld2 to double-spaced even registers.
 292 def VLD2LNq16a: VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 1; }
 293 def VLD2LNq32a: VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 1; }
 294
 295 // vld2 to double-spaced odd registers.
 296 def VLD2LNq16b: VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 1; }
 297 def VLD2LNq32b: VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 1; }
 298
 299 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 300 class VLD3LN<bits<4> op11_8, string OpcodeStr, string Dt>
 301   : NLdSt<1,0b10,op11_8,{?,?,?,?}, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 302             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 303             nohash_imm:$lane), IIC_VLD3, OpcodeStr, Dt,
 304             "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 305             "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 306
 307 // vld3 to single-spaced registers.
 308 def VLD3LNd8  : VLD3LN<0b0010, "vld3", "8"> { let Inst{4} = 0; }
 309 def VLD3LNd16 : VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b00; }
 310 def VLD3LNd32 : VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b000; }
 311
 312 // vld3 to double-spaced even registers.
 313 def VLD3LNq16a: VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b10; }
 314 def VLD3LNq32a: VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b100; }
 315
 316 // vld3 to double-spaced odd registers.
 317 def VLD3LNq16b: VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b10; }
 318 def VLD3LNq32b: VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b100; }
 319
 320 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 321 class VLD4LN<bits<4> op11_8, string OpcodeStr, string Dt>
 322   : NLdSt<1,0b10,op11_8,{?,?,?,?},
 323             (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 324             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 325             nohash_imm:$lane), IIC_VLD4, OpcodeStr, Dt,
 326           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 327             "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 328
 329 // vld4 to single-spaced registers.
 330 def VLD4LNd8  : VLD4LN<0b0011, "vld4", "8">;
 331 def VLD4LNd16 : VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 0; }
 332 def VLD4LNd32 : VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 0; }
 333
 334 // vld4 to double-spaced even registers.
 335 def VLD4LNq16a: VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 1; }
 336 def VLD4LNq32a: VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 1; }
 337
 338 // vld4 to double-spaced odd registers.
 339 def VLD4LNq16b: VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 1; }
 340 def VLD4LNq32b: VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 1; }
 341
 342 //   VLD1DUP  : Vector Load (single element to all lanes)
 343 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 344 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 345 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 346 //   FIXME: Not yet implemented.
 347 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 348
 349 //   VST1     : Vector Store (multiple single elements)
 350 class VST1D<bits<4> op7_4, string OpcodeStr, string Dt,
 351             ValueType Ty, Intrinsic IntOp>
 352   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 353           OpcodeStr, Dt, "\\{$src\\}, $addr", "",
 354           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 355 class VST1Q<bits<4> op7_4, string OpcodeStr, string Dt,
 356             ValueType Ty, Intrinsic IntOp>
 357   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 358           OpcodeStr, Dt, "${src:dregpair}, $addr", "",
 359           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 360
 361 let hasExtraSrcRegAllocReq = 1 in {
 362 def  VST1d8   : VST1D<0b0000, "vst1", "8",  v8i8,  int_arm_neon_vst1>;
 363 def  VST1d16  : VST1D<0b0100, "vst1", "16", v4i16, int_arm_neon_vst1>;
 364 def  VST1d32  : VST1D<0b1000, "vst1", "32", v2i32, int_arm_neon_vst1>;
 365 def  VST1df   : VST1D<0b1000, "vst1", "32", v2f32, int_arm_neon_vst1>;
 366 def  VST1d64  : VST1D<0b1100, "vst1", "64", v1i64, int_arm_neon_vst1>;
 367
 368 def  VST1q8   : VST1Q<0b0000, "vst1", "8",  v16i8, int_arm_neon_vst1>;
 369 def  VST1q16  : VST1Q<0b0100, "vst1", "16", v8i16, int_arm_neon_vst1>;
 370 def  VST1q32  : VST1Q<0b1000, "vst1", "32", v4i32, int_arm_neon_vst1>;
 371 def  VST1qf   : VST1Q<0b1000, "vst1", "32", v4f32, int_arm_neon_vst1>;
 372 def  VST1q64  : VST1Q<0b1100, "vst1", "64", v2i64, int_arm_neon_vst1>;
 373 } // hasExtraSrcRegAllocReq
 374
 375 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 376
 377 //   VST2     : Vector Store (multiple 2-element structures)
 378 class VST2D<bits<4> op7_4, string OpcodeStr, string Dt>
 379   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 380           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 381           OpcodeStr, Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 382 class VST2Q<bits<4> op7_4, string OpcodeStr, string Dt>
 383   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 384           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 385           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 386           "", []>;
 387
 388 def  VST2d8   : VST2D<0b0000, "vst2", "8">;
 389 def  VST2d16  : VST2D<0b0100, "vst2", "16">;
 390 def  VST2d32  : VST2D<0b1000, "vst2", "32">;
 391 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 392                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 393                       "vst1", "64", "\\{$src1, $src2\\}, $addr", "", []>;
 394
 395 def  VST2q8   : VST2Q<0b0000, "vst2", "8">;
 396 def  VST2q16  : VST2Q<0b0100, "vst2", "16">;
 397 def  VST2q32  : VST2Q<0b1000, "vst2", "32">;
 398
 399 //   VST3     : Vector Store (multiple 3-element structures)
 400 class VST3D<bits<4> op7_4, string OpcodeStr, string Dt>
 401   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 402           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 403           OpcodeStr, Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 404 class VST3WB<bits<4> op7_4, string OpcodeStr, string Dt>
 405   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 406           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 407           OpcodeStr, Dt, "\\{$src1, $src2, $src3\\}, $addr",
 408           "$addr.addr = $wb", []>;
 409
 410 def  VST3d8   : VST3D<0b0000, "vst3", "8">;
 411 def  VST3d16  : VST3D<0b0100, "vst3", "16">;
 412 def  VST3d32  : VST3D<0b1000, "vst3", "32">;
 413 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 414                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 415                       IIC_VST,
 416                       "vst1", "64", "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 417
 418 // vst3 to double-spaced even registers.
 419 def  VST3q8a  : VST3WB<0b0000, "vst3", "8">;
 420 def  VST3q16a : VST3WB<0b0100, "vst3", "16">;
 421 def  VST3q32a : VST3WB<0b1000, "vst3", "32">;
 422
 423 // vst3 to double-spaced odd registers.
 424 def  VST3q8b  : VST3WB<0b0000, "vst3", "8">;
 425 def  VST3q16b : VST3WB<0b0100, "vst3", "16">;
 426 def  VST3q32b : VST3WB<0b1000, "vst3", "32">;
 427
 428 //   VST4     : Vector Store (multiple 4-element structures)
 429 class VST4D<bits<4> op7_4, string OpcodeStr, string Dt>
 430   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 431           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 432           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 433           "", []>;
 434 class VST4WB<bits<4> op7_4, string OpcodeStr, string Dt>
 435   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 436           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 437           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 438           "$addr.addr = $wb", []>;
 439
 440 def  VST4d8   : VST4D<0b0000, "vst4", "8">;
 441 def  VST4d16  : VST4D<0b0100, "vst4", "16">;
 442 def  VST4d32  : VST4D<0b1000, "vst4", "32">;
 443 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 444                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 445                        DPR:$src4), IIC_VST,
 446                       "vst1", "64", "\\{$src1, $src2, $src3, $src4\\}, $addr",
 447                       "", []>;
 448
 449 // vst4 to double-spaced even registers.
 450 def  VST4q8a  : VST4WB<0b0000, "vst4", "8">;
 451 def  VST4q16a : VST4WB<0b0100, "vst4", "16">;
 452 def  VST4q32a : VST4WB<0b1000, "vst4", "32">;
 453
 454 // vst4 to double-spaced odd registers.
 455 def  VST4q8b  : VST4WB<0b0000, "vst4", "8">;
 456 def  VST4q16b : VST4WB<0b0100, "vst4", "16">;
 457 def  VST4q32b : VST4WB<0b1000, "vst4", "32">;
 458
 459 //   VST1LN   : Vector Store (single element from one lane)
 460 //   FIXME: Not yet implemented.
 461
 462 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 463 class VST2LN<bits<4> op11_8, string OpcodeStr, string Dt>
 464   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 465           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 466           IIC_VST, OpcodeStr, Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 467           "", []>;
 468
 469 // vst2 to single-spaced registers.
 470 def VST2LNd8  : VST2LN<0b0001, "vst2", "8">;
 471 def VST2LNd16 : VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 0; }
 472 def VST2LNd32 : VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 0; }
 473
 474 // vst2 to double-spaced even registers.
 475 def VST2LNq16a: VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 1; }
 476 def VST2LNq32a: VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 1; }
 477
 478 // vst2 to double-spaced odd registers.
 479 def VST2LNq16b: VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 1; }
 480 def VST2LNq32b: VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 1; }
 481
 482 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 483 class VST3LN<bits<4> op11_8, string OpcodeStr, string Dt>
 484   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 485           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 486            nohash_imm:$lane), IIC_VST, OpcodeStr, Dt,
 487           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 488
 489 // vst3 to single-spaced registers.
 490 def VST3LNd8  : VST3LN<0b0010, "vst3", "8"> { let Inst{4} = 0; }
 491 def VST3LNd16 : VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b00; }
 492 def VST3LNd32 : VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b000; }
 493
 494 // vst3 to double-spaced even registers.
 495 def VST3LNq16a: VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b10; }
 496 def VST3LNq32a: VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b100; }
 497
 498 // vst3 to double-spaced odd registers.
 499 def VST3LNq16b: VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b10; }
 500 def VST3LNq32b: VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b100; }
 501
 502 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 503 class VST4LN<bits<4> op11_8, string OpcodeStr, string Dt>
 504   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 505           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 506            nohash_imm:$lane), IIC_VST, OpcodeStr, Dt,
 507           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 508           "", []>;
 509
 510 // vst4 to single-spaced registers.
 511 def VST4LNd8  : VST4LN<0b0011, "vst4", "8">;
 512 def VST4LNd16 : VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 0; }
 513 def VST4LNd32 : VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 0; }
 514
 515 // vst4 to double-spaced even registers.
 516 def VST4LNq16a: VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 1; }
 517 def VST4LNq32a: VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 1; }
 518
 519 // vst4 to double-spaced odd registers.
 520 def VST4LNq16b: VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 1; }
 521 def VST4LNq32b: VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 1; }
 522
 523 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 524
 525
 526 //===----------------------------------------------------------------------===//
 527 // NEON pattern fragments
 528 //===----------------------------------------------------------------------===//
 529
 530 // Extract D sub-registers of Q registers.
 531 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 532 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 533   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 534 }]>;
 535 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 536   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 537 }]>;
 538 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 539   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 540 }]>;
 541 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 542   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 543 }]>;
 544 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 545   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 546 }]>;
 547
 548 // Extract S sub-registers of Q/D registers.
 549 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 550 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 551   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 552 }]>;
 553
 554 // Translate lane numbers from Q registers to D subregs.
 555 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 556   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 557 }]>;
 558 def SubReg_i16_lane : SDNodeXForm<imm, [{
 559   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 560 }]>;
 561 def SubReg_i32_lane : SDNodeXForm<imm, [{
 562   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 563 }]>;
 564
 565 //===----------------------------------------------------------------------===//
 566 // Instruction Classes
 567 //===----------------------------------------------------------------------===//
 568
 569 // Basic 2-register operations: single-, double- and quad-register.
 570 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 571            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 572            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 573   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 574         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 575         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 576 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 577            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 578            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 579   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 580         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "",
 581         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 582 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 583            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 584            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 585   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 586         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src", "",
 587         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 588
 589 // Basic 2-register intrinsics, both double- and quad-register.
 590 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 591               bits<2> op17_16, bits<5> op11_7, bit op4,
 592               InstrItinClass itin, string OpcodeStr, string Dt,
 593               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 594   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 595         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 596         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 597 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 598               bits<2> op17_16, bits<5> op11_7, bit op4,
 599               InstrItinClass itin, string OpcodeStr, string Dt,
 600               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 601   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 602         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 603         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 604
 605 // Narrow 2-register intrinsics.
 606 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 607               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 608               InstrItinClass itin, string OpcodeStr, string Dt,
 609               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 610   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 611         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 612         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 613
 614 // Long 2-register intrinsics (currently only used for VMOVL).
 615 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 616               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 617               InstrItinClass itin, string OpcodeStr, string Dt,
 618               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 619   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 620         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 621         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 622
 623 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 624 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 625   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 626         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 627         OpcodeStr, Dt, "$dst1, $dst2",
 628         "$src1 = $dst1, $src2 = $dst2", []>;
 629 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 630                   InstrItinClass itin, string OpcodeStr, string Dt>
 631   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 632         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 633         "$src1 = $dst1, $src2 = $dst2", []>;
 634
 635 // Basic 3-register operations: single-, double- and quad-register.
 636 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 637            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 638            SDNode OpNode, bit Commutable>
 639   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 640         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 641         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 642   let isCommutable = Commutable;
 643 }
 644
 645 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 646            InstrItinClass itin, string OpcodeStr, string Dt,
 647            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 648   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 649         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 650         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 651         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 652   let isCommutable = Commutable;
 653 }
 654 // Same as N3VD but no data type.
 655 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 656            InstrItinClass itin, string OpcodeStr,
 657            ValueType ResTy, ValueType OpTy,
 658            SDNode OpNode, bit Commutable>
 659   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 660          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 661          OpcodeStr, "$dst, $src1, $src2", "",
 662          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 663   let isCommutable = Commutable;
 664 }
 665 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 666              InstrItinClass itin, string OpcodeStr, string Dt,
 667              ValueType Ty, SDNode ShOp>
 668   : N3V<0, 1, op21_20, op11_8, 1, 0,
 669         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 670         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 671         [(set (Ty DPR:$dst),
 672               (Ty (ShOp (Ty DPR:$src1),
 673                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 674   let isCommutable = 0;
 675 }
 676 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 677                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 678   : N3V<0, 1, op21_20, op11_8, 1, 0,
 679         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 680         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 681         [(set (Ty DPR:$dst),
 682               (Ty (ShOp (Ty DPR:$src1),
 683                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 684   let isCommutable = 0;
 685 }
 686
 687 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 688            InstrItinClass itin, string OpcodeStr, string Dt,
 689            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 690   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 691         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 692         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 693         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 694   let isCommutable = Commutable;
 695 }
 696 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 697            InstrItinClass itin, string OpcodeStr,
 698            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 699   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 700          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 701          OpcodeStr, "$dst, $src1, $src2", "",
 702          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 703   let isCommutable = Commutable;
 704 }
 705 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 706              InstrItinClass itin, string OpcodeStr, string Dt,
 707              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 708   : N3V<1, 1, op21_20, op11_8, 1, 0,
 709         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 710         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 711         [(set (ResTy QPR:$dst),
 712               (ResTy (ShOp (ResTy QPR:$src1),
 713                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 714                                                 imm:$lane)))))]> {
 715   let isCommutable = 0;
 716 }
 717 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 718                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 719   : N3V<1, 1, op21_20, op11_8, 1, 0,
 720         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 721         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 722         [(set (ResTy QPR:$dst),
 723               (ResTy (ShOp (ResTy QPR:$src1),
 724                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 725                                                 imm:$lane)))))]> {
 726   let isCommutable = 0;
 727 }
 728
 729 // Basic 3-register intrinsics, both double- and quad-register.
 730 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 731               InstrItinClass itin, string OpcodeStr, string Dt,
 732               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 733   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 734         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 735         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 736         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 737   let isCommutable = Commutable;
 738 }
 739 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 740                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 741   : N3V<0, 1, op21_20, op11_8, 1, 0,
 742         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 743         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 744         [(set (Ty DPR:$dst),
 745               (Ty (IntOp (Ty DPR:$src1),
 746                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 747                                            imm:$lane)))))]> {
 748   let isCommutable = 0;
 749 }
 750 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 751                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 752   : N3V<0, 1, op21_20, op11_8, 1, 0,
 753         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 754         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 755         [(set (Ty DPR:$dst),
 756               (Ty (IntOp (Ty DPR:$src1),
 757                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 758                                            imm:$lane)))))]> {
 759   let isCommutable = 0;
 760 }
 761
 762 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 763               InstrItinClass itin, string OpcodeStr, string Dt,
 764               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 765   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 766         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 767         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 768         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 769   let isCommutable = Commutable;
 770 }
 771 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 772                 string OpcodeStr, string Dt,
 773                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 774   : N3V<1, 1, op21_20, op11_8, 1, 0,
 775         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 776         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 777         [(set (ResTy QPR:$dst),
 778               (ResTy (IntOp (ResTy QPR:$src1),
 779                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 780                                                  imm:$lane)))))]> {
 781   let isCommutable = 0;
 782 }
 783 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 784                   string OpcodeStr, string Dt,
 785                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 786   : N3V<1, 1, op21_20, op11_8, 1, 0,
 787         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 788         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 789         [(set (ResTy QPR:$dst),
 790               (ResTy (IntOp (ResTy QPR:$src1),
 791                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 792                                                  imm:$lane)))))]> {
 793   let isCommutable = 0;
 794 }
 795
 796 // Multiply-Add/Sub operations: single-, double- and quad-register.
 797 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 798                 InstrItinClass itin, string OpcodeStr, string Dt,
 799                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 800   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 801         (outs DPR_VFP2:$dst),
 802         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 803         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
 804
 805 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 806                 InstrItinClass itin, string OpcodeStr, string Dt,
 807                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 808   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 809         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 810         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 811         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 812                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 813 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 814                   string OpcodeStr, string Dt,
 815                   ValueType Ty, SDNode MulOp, SDNode ShOp>
 816   : N3V<0, 1, op21_20, op11_8, 1, 0,
 817         (outs DPR:$dst),
 818         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 819         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 820         [(set (Ty DPR:$dst),
 821               (Ty (ShOp (Ty DPR:$src1),
 822                         (Ty (MulOp DPR:$src2,
 823                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 824                                                      imm:$lane)))))))]>;
 825 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 826                     string OpcodeStr, string Dt,
 827                     ValueType Ty, SDNode MulOp, SDNode ShOp>
 828   : N3V<0, 1, op21_20, op11_8, 1, 0,
 829         (outs DPR:$dst),
 830         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 831         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 832         [(set (Ty DPR:$dst),
 833               (Ty (ShOp (Ty DPR:$src1),
 834                         (Ty (MulOp DPR:$src2,
 835                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 836                                                      imm:$lane)))))))]>;
 837
 838 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 839                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
 840                 SDNode MulOp, SDNode OpNode>
 841   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 842         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 843         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 844         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 845                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 846 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 847                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 848                   SDNode MulOp, SDNode ShOp>
 849   : N3V<1, 1, op21_20, op11_8, 1, 0,
 850         (outs QPR:$dst),
 851         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 852         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 853         [(set (ResTy QPR:$dst),
 854               (ResTy (ShOp (ResTy QPR:$src1),
 855                            (ResTy (MulOp QPR:$src2,
 856                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 857                                                         imm:$lane)))))))]>;
 858 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 859                     string OpcodeStr, string Dt,
 860                     ValueType ResTy, ValueType OpTy,
 861                     SDNode MulOp, SDNode ShOp>
 862   : N3V<1, 1, op21_20, op11_8, 1, 0,
 863         (outs QPR:$dst),
 864         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 865         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 866         [(set (ResTy QPR:$dst),
 867               (ResTy (ShOp (ResTy QPR:$src1),
 868                            (ResTy (MulOp QPR:$src2,
 869                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 870                                                         imm:$lane)))))))]>;
 871
 872 // Neon 3-argument intrinsics, both double- and quad-register.
 873 // The destination register is also used as the first source operand register.
 874 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 875                InstrItinClass itin, string OpcodeStr, string Dt,
 876                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 877   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 878         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 879         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 880         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 881                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 882 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 883                InstrItinClass itin, string OpcodeStr, string Dt,
 884                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 885   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 886         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 887         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 888         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 889                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 890
 891 // Neon Long 3-argument intrinsic.  The destination register is
 892 // a quad-register and is also used as the first source operand register.
 893 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 894                InstrItinClass itin, string OpcodeStr, string Dt,
 895                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 896   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 897         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 898         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 899         [(set QPR:$dst,
 900           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 901 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 902                  string OpcodeStr, string Dt,
 903                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 904   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 905         (outs QPR:$dst),
 906         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 907         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 908         [(set (ResTy QPR:$dst),
 909               (ResTy (IntOp (ResTy QPR:$src1),
 910                             (OpTy DPR:$src2),
 911                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 912                                                 imm:$lane)))))]>;
 913 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
 914                    InstrItinClass itin, string OpcodeStr, string Dt,
 915                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 916   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 917         (outs QPR:$dst),
 918         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 919         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 920         [(set (ResTy QPR:$dst),
 921               (ResTy (IntOp (ResTy QPR:$src1),
 922                             (OpTy DPR:$src2),
 923                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 924                                                 imm:$lane)))))]>;
 925
 926 // Narrowing 3-register intrinsics.
 927 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 928               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
 929               Intrinsic IntOp, bit Commutable>
 930   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 931         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 932         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 933         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 934   let isCommutable = Commutable;
 935 }
 936
 937 // Long 3-register intrinsics.
 938 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 939               InstrItinClass itin, string OpcodeStr, string Dt,
 940               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
 941   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 942         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 943         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 944         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 945   let isCommutable = Commutable;
 946 }
 947 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 948                 string OpcodeStr, string Dt,
 949                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 950   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 951         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 952         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 953         [(set (ResTy QPR:$dst),
 954               (ResTy (IntOp (OpTy DPR:$src1),
 955                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 956                                                 imm:$lane)))))]>;
 957 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
 958                   InstrItinClass itin, string OpcodeStr, string Dt,
 959                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 960   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 961         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 962         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 963         [(set (ResTy QPR:$dst),
 964               (ResTy (IntOp (OpTy DPR:$src1),
 965                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
 966                                                 imm:$lane)))))]>;
 967
 968 // Wide 3-register intrinsics.
 969 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 970               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
 971               Intrinsic IntOp, bit Commutable>
 972   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 973         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
 974         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 975         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 976   let isCommutable = Commutable;
 977 }
 978
 979 // Pairwise long 2-register intrinsics, both double- and quad-register.
 980 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 981                 bits<2> op17_16, bits<5> op11_7, bit op4,
 982                 string OpcodeStr, string Dt,
 983                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 984   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 985         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
 986         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 987 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 988                 bits<2> op17_16, bits<5> op11_7, bit op4,
 989                 string OpcodeStr, string Dt,
 990                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 991   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 992         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
 993         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 994
 995 // Pairwise long 2-register accumulate intrinsics,
 996 // both double- and quad-register.
 997 // The destination register is also used as the first source operand register.
 998 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 999                  bits<2> op17_16, bits<5> op11_7, bit op4,
1000                  string OpcodeStr, string Dt,
1001                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1002   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1003         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1004         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1005         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1006 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1007                  bits<2> op17_16, bits<5> op11_7, bit op4,
1008                  string OpcodeStr, string Dt,
1009                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1010   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1011         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1012         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1013         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1014
1015 // Shift by immediate,
1016 // both double- and quad-register.
1017 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1018              InstrItinClass itin, string OpcodeStr, string Dt,
1019              ValueType Ty, SDNode OpNode>
1020   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1021            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1022            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1023            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1024 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1025              InstrItinClass itin, string OpcodeStr, string Dt,
1026              ValueType Ty, SDNode OpNode>
1027   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1028            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1029            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1030            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1031
1032 // Long shift by immediate.
1033 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1034              string OpcodeStr, string Dt,
1035              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1036   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1037            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1038            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1039            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1040                                           (i32 imm:$SIMM))))]>;
1041
1042 // Narrow shift by immediate.
1043 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1044              InstrItinClass itin, string OpcodeStr, string Dt,
1045              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1046   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1047            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1048            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1049            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1050                                           (i32 imm:$SIMM))))]>;
1051
1052 // Shift right by immediate and accumulate,
1053 // both double- and quad-register.
1054 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1055                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1056   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1057            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1058            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1059            [(set DPR:$dst, (Ty (add DPR:$src1,
1060                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1061 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1062                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1063   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1064            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1065            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1066            [(set QPR:$dst, (Ty (add QPR:$src1,
1067                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1068
1069 // Shift by immediate and insert,
1070 // both double- and quad-register.
1071 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1072                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1073   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1074            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VSHLiD,
1075            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1076            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1077 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1078                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1079   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1080            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VSHLiQ,
1081            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1082            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1083
1084 // Convert, with fractional bits immediate,
1085 // both double- and quad-register.
1086 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1087               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1088               Intrinsic IntOp>
1089   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1090            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1091            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1092            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1093 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1094               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1095               Intrinsic IntOp>
1096   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1097            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1098            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1099            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1100
1101 //===----------------------------------------------------------------------===//
1102 // Multiclasses
1103 //===----------------------------------------------------------------------===//
1104
1105 // Abbreviations used in multiclass suffixes:
1106 //   Q = quarter int (8 bit) elements
1107 //   H = half int (16 bit) elements
1108 //   S = single int (32 bit) elements
1109 //   D = double int (64 bit) elements
1110
1111 // Neon 3-register vector operations.
1112
1113 // First with only element sizes of 8, 16 and 32 bits:
1114 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1115                    InstrItinClass itinD16, InstrItinClass itinD32,
1116                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1117                    string OpcodeStr, string Dt,
1118                    SDNode OpNode, bit Commutable = 0> {
1119   // 64-bit vector types.
1120   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1121                    OpcodeStr, !strconcat(Dt, "8"),
1122                    v8i8, v8i8, OpNode, Commutable>;
1123   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1124                    OpcodeStr, !strconcat(Dt, "16"),
1125                    v4i16, v4i16, OpNode, Commutable>;
1126   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1127                    OpcodeStr, !strconcat(Dt, "32"),
1128                    v2i32, v2i32, OpNode, Commutable>;
1129
1130   // 128-bit vector types.
1131   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1132                    OpcodeStr, !strconcat(Dt, "8"),
1133                    v16i8, v16i8, OpNode, Commutable>;
1134   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1135                    OpcodeStr, !strconcat(Dt, "16"),
1136                    v8i16, v8i16, OpNode, Commutable>;
1137   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1138                    OpcodeStr, !strconcat(Dt, "32"),
1139                    v4i32, v4i32, OpNode, Commutable>;
1140 }
1141
1142 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1143   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1144                        v4i16, ShOp>;
1145   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1146                      v2i32, ShOp>;
1147   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1148                        v8i16, v4i16, ShOp>;
1149   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1150                      v4i32, v2i32, ShOp>;
1151 }
1152
1153 // ....then also with element size 64 bits:
1154 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1155                     InstrItinClass itinD, InstrItinClass itinQ,
1156                     string OpcodeStr, string Dt,
1157                     SDNode OpNode, bit Commutable = 0>
1158   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1159             OpcodeStr, Dt, OpNode, Commutable> {
1160   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1161                    OpcodeStr, !strconcat(Dt, "64"),
1162                    v1i64, v1i64, OpNode, Commutable>;
1163   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1164                    OpcodeStr, !strconcat(Dt, "64"),
1165                    v2i64, v2i64, OpNode, Commutable>;
1166 }
1167
1168
1169 // Neon Narrowing 2-register vector intrinsics,
1170 //   source operand element sizes of 16, 32 and 64 bits:
1171 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1172                        bits<5> op11_7, bit op6, bit op4,
1173                        InstrItinClass itin, string OpcodeStr, string Dt,
1174                        Intrinsic IntOp> {
1175   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1176                       itin, OpcodeStr, !strconcat(Dt, "16"),
1177                       v8i8, v8i16, IntOp>;
1178   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1179                       itin, OpcodeStr, !strconcat(Dt, "32"),
1180                       v4i16, v4i32, IntOp>;
1181   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1182                       itin, OpcodeStr, !strconcat(Dt, "64"),
1183                       v2i32, v2i64, IntOp>;
1184 }
1185
1186
1187 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1188 //   source operand element sizes of 16, 32 and 64 bits:
1189 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1190                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1191   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1192                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1193   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1194                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1195   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1196                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1197 }
1198
1199
1200 // Neon 3-register vector intrinsics.
1201
1202 // First with only element sizes of 16 and 32 bits:
1203 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1204                      InstrItinClass itinD16, InstrItinClass itinD32,
1205                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1206                      string OpcodeStr, string Dt,
1207                      Intrinsic IntOp, bit Commutable = 0> {
1208   // 64-bit vector types.
1209   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1210                       OpcodeStr, !strconcat(Dt, "16"),
1211                       v4i16, v4i16, IntOp, Commutable>;
1212   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1213                       OpcodeStr, !strconcat(Dt, "32"),
1214                       v2i32, v2i32, IntOp, Commutable>;
1215
1216   // 128-bit vector types.
1217   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1218                       OpcodeStr, !strconcat(Dt, "16"),
1219                       v8i16, v8i16, IntOp, Commutable>;
1220   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1221                       OpcodeStr, !strconcat(Dt, "32"),
1222                       v4i32, v4i32, IntOp, Commutable>;
1223 }
1224
1225 multiclass N3VIntSL_HS<bits<4> op11_8,
1226                        InstrItinClass itinD16, InstrItinClass itinD32,
1227                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1228                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1229   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1230                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1231   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1232                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1233   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1234                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1235   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1236                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1237 }
1238
1239 // ....then also with element size of 8 bits:
1240 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1241                       InstrItinClass itinD16, InstrItinClass itinD32,
1242                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1243                       string OpcodeStr, string Dt,
1244                       Intrinsic IntOp, bit Commutable = 0>
1245   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1246               OpcodeStr, Dt, IntOp, Commutable> {
1247   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1248                       OpcodeStr, !strconcat(Dt, "8"),
1249                       v8i8, v8i8, IntOp, Commutable>;
1250   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1251                       OpcodeStr, !strconcat(Dt, "8"),
1252                       v16i8, v16i8, IntOp, Commutable>;
1253 }
1254
1255 // ....then also with element size of 64 bits:
1256 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1257                        InstrItinClass itinD16, InstrItinClass itinD32,
1258                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1259                        string OpcodeStr, string Dt,
1260                        Intrinsic IntOp, bit Commutable = 0>
1261   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1262                OpcodeStr, Dt, IntOp, Commutable> {
1263   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1264                       OpcodeStr, !strconcat(Dt, "64"),
1265                       v1i64, v1i64, IntOp, Commutable>;
1266   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1267                       OpcodeStr, !strconcat(Dt, "64"),
1268                       v2i64, v2i64, IntOp, Commutable>;
1269 }
1270
1271
1272 // Neon Narrowing 3-register vector intrinsics,
1273 //   source operand element sizes of 16, 32 and 64 bits:
1274 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1275                        string OpcodeStr, string Dt,
1276                        Intrinsic IntOp, bit Commutable = 0> {
1277   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1278                       OpcodeStr, !strconcat(Dt, "16"),
1279                       v8i8, v8i16, IntOp, Commutable>;
1280   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1281                       OpcodeStr, !strconcat(Dt, "32"),
1282                       v4i16, v4i32, IntOp, Commutable>;
1283   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1284                       OpcodeStr, !strconcat(Dt, "64"),
1285                       v2i32, v2i64, IntOp, Commutable>;
1286 }
1287
1288
1289 // Neon Long 3-register vector intrinsics.
1290
1291 // First with only element sizes of 16 and 32 bits:
1292 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1293                       InstrItinClass itin, string OpcodeStr, string Dt,
1294                       Intrinsic IntOp, bit Commutable = 0> {
1295   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1296                       OpcodeStr, !strconcat(Dt, "16"),
1297                       v4i32, v4i16, IntOp, Commutable>;
1298   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1299                       OpcodeStr, !strconcat(Dt, "32"),
1300                       v2i64, v2i32, IntOp, Commutable>;
1301 }
1302
1303 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1304                         InstrItinClass itin, string OpcodeStr, string Dt,
1305                         Intrinsic IntOp> {
1306   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1307                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1308   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1309                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1310 }
1311
1312 // ....then also with element size of 8 bits:
1313 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1314                        InstrItinClass itin, string OpcodeStr, string Dt,
1315                        Intrinsic IntOp, bit Commutable = 0>
1316   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1317                IntOp, Commutable> {
1318   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1319                       OpcodeStr, !strconcat(Dt, "8"),
1320                       v8i16, v8i8, IntOp, Commutable>;
1321 }
1322
1323
1324 // Neon Wide 3-register vector intrinsics,
1325 //   source operand element sizes of 8, 16 and 32 bits:
1326 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1327                        string OpcodeStr, string Dt,
1328                        Intrinsic IntOp, bit Commutable = 0> {
1329   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1330                       OpcodeStr, !strconcat(Dt, "8"),
1331                       v8i16, v8i8, IntOp, Commutable>;
1332   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1333                       OpcodeStr, !strconcat(Dt, "16"),
1334                       v4i32, v4i16, IntOp, Commutable>;
1335   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1336                       OpcodeStr, !strconcat(Dt, "32"),
1337                       v2i64, v2i32, IntOp, Commutable>;
1338 }
1339
1340
1341 // Neon Multiply-Op vector operations,
1342 //   element sizes of 8, 16 and 32 bits:
1343 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1344                         InstrItinClass itinD16, InstrItinClass itinD32,
1345                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1346                         string OpcodeStr, string Dt, SDNode OpNode> {
1347   // 64-bit vector types.
1348   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1349                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1350   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1351                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1352   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1353                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1354
1355   // 128-bit vector types.
1356   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1357                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1358   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1359                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1360   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1361                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1362 }
1363
1364 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1365                          InstrItinClass itinD16, InstrItinClass itinD32,
1366                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1367                          string OpcodeStr, string Dt, SDNode ShOp> {
1368   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1369                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1370   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1371                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1372   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1373                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1374                             mul, ShOp>;
1375   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1376                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1377                           mul, ShOp>;
1378 }
1379
1380 // Neon 3-argument intrinsics,
1381 //   element sizes of 8, 16 and 32 bits:
1382 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1383                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1384   // 64-bit vector types.
1385   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1386                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1387   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1388                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1389   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1390                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1391
1392   // 128-bit vector types.
1393   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1394                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1395   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1396                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1397   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1398                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1399 }
1400
1401
1402 // Neon Long 3-argument intrinsics.
1403
1404 // First with only element sizes of 16 and 32 bits:
1405 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1406                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1407   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1408                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1409   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1410                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1411 }
1412
1413 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1414                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1415   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1416                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1417   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1418                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1419 }
1420
1421 // ....then also with element size of 8 bits:
1422 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1423                         string OpcodeStr, string Dt, Intrinsic IntOp>
1424   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1425   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1426                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1427 }
1428
1429
1430 // Neon 2-register vector intrinsics,
1431 //   element sizes of 8, 16 and 32 bits:
1432 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1433                       bits<5> op11_7, bit op4,
1434                       InstrItinClass itinD, InstrItinClass itinQ,
1435                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1436   // 64-bit vector types.
1437   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1438                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1439   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1440                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1441   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1442                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1443
1444   // 128-bit vector types.
1445   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1446                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1447   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1448                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1449   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1450                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1451 }
1452
1453
1454 // Neon Pairwise long 2-register intrinsics,
1455 //   element sizes of 8, 16 and 32 bits:
1456 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1457                         bits<5> op11_7, bit op4,
1458                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1459   // 64-bit vector types.
1460   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1461                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1462   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1463                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1464   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1465                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1466
1467   // 128-bit vector types.
1468   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1469                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1470   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1471                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1472   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1473                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1474 }
1475
1476
1477 // Neon Pairwise long 2-register accumulate intrinsics,
1478 //   element sizes of 8, 16 and 32 bits:
1479 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1480                          bits<5> op11_7, bit op4,
1481                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1482   // 64-bit vector types.
1483   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1484                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1485   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1486                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1487   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1488                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1489
1490   // 128-bit vector types.
1491   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1492                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1493   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1494                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1495   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1496                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1497 }
1498
1499
1500 // Neon 2-register vector shift by immediate,
1501 //   element sizes of 8, 16, 32 and 64 bits:
1502 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1503                       InstrItinClass itin, string OpcodeStr, string Dt,
1504                       SDNode OpNode> {
1505   // 64-bit vector types.
1506   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1507                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1508     let Inst{21-19} = 0b001; // imm6 = 001xxx
1509   }
1510   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1511                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1512     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1513   }
1514   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1515                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1516     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1517   }
1518   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, itin,
1519                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1520                              // imm6 = xxxxxx
1521
1522   // 128-bit vector types.
1523   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1524                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1525     let Inst{21-19} = 0b001; // imm6 = 001xxx
1526   }
1527   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1528                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1529     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1530   }
1531   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1532                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1533     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1534   }
1535   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, itin,
1536                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1537                              // imm6 = xxxxxx
1538 }
1539
1540
1541 // Neon Shift-Accumulate vector operations,
1542 //   element sizes of 8, 16, 32 and 64 bits:
1543 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1544                          string OpcodeStr, string Dt, SDNode ShOp> {
1545   // 64-bit vector types.
1546   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1547                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1548     let Inst{21-19} = 0b001; // imm6 = 001xxx
1549   }
1550   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1551                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1552     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1553   }
1554   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1555                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1556     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1557   }
1558   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1559                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1560                              // imm6 = xxxxxx
1561
1562   // 128-bit vector types.
1563   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1564                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1565     let Inst{21-19} = 0b001; // imm6 = 001xxx
1566   }
1567   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1568                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1569     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1570   }
1571   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1572                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1573     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1574   }
1575   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1576                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1577                              // imm6 = xxxxxx
1578 }
1579
1580
1581 // Neon Shift-Insert vector operations,
1582 //   element sizes of 8, 16, 32 and 64 bits:
1583 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1584                          string OpcodeStr, SDNode ShOp> {
1585   // 64-bit vector types.
1586   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1587                         OpcodeStr, "8", v8i8, ShOp> {
1588     let Inst{21-19} = 0b001; // imm6 = 001xxx
1589   }
1590   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1591                         OpcodeStr, "16", v4i16, ShOp> {
1592     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1593   }
1594   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1595                         OpcodeStr, "32", v2i32, ShOp> {
1596     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1597   }
1598   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1599                         OpcodeStr, "64", v1i64, ShOp>;
1600                              // imm6 = xxxxxx
1601
1602   // 128-bit vector types.
1603   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1604                         OpcodeStr, "8", v16i8, ShOp> {
1605     let Inst{21-19} = 0b001; // imm6 = 001xxx
1606   }
1607   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1608                         OpcodeStr, "16", v8i16, ShOp> {
1609     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1610   }
1611   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1612                         OpcodeStr, "32", v4i32, ShOp> {
1613     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1614   }
1615   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1616                         OpcodeStr, "64", v2i64, ShOp>;
1617                              // imm6 = xxxxxx
1618 }
1619
1620 // Neon Shift Long operations,
1621 //   element sizes of 8, 16, 32 bits:
1622 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1623                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1624   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1625                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1626     let Inst{21-19} = 0b001; // imm6 = 001xxx
1627   }
1628   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1629                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1630     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1631   }
1632   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1633                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1634     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1635   }
1636 }
1637
1638 // Neon Shift Narrow operations,
1639 //   element sizes of 16, 32, 64 bits:
1640 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1641                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1642                       SDNode OpNode> {
1643   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1644                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1645     let Inst{21-19} = 0b001; // imm6 = 001xxx
1646   }
1647   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1648                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1649     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1650   }
1651   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1652                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1653     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1654   }
1655 }
1656
1657 //===----------------------------------------------------------------------===//
1658 // Instruction Definitions.
1659 //===----------------------------------------------------------------------===//
1660
1661 // Vector Add Operations.
1662
1663 //   VADD     : Vector Add (integer and floating-point)
1664 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1665                          add, 1>;
1666 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1667                      v2f32, v2f32, fadd, 1>;
1668 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1669                      v4f32, v4f32, fadd, 1>;
1670 //   VADDL    : Vector Add Long (Q = D + D)
1671 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1672                             int_arm_neon_vaddls, 1>;
1673 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
1674                             int_arm_neon_vaddlu, 1>;
1675 //   VADDW    : Vector Add Wide (Q = Q + D)
1676 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
1677 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
1678 //   VHADD    : Vector Halving Add
1679 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1680                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
1681 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1682                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
1683 //   VRHADD   : Vector Rounding Halving Add
1684 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1685                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
1686 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1687                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
1688 //   VQADD    : Vector Saturating Add
1689 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1690                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
1691 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1692                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
1693 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1694 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
1695                             int_arm_neon_vaddhn, 1>;
1696 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1697 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
1698                             int_arm_neon_vraddhn, 1>;
1699
1700 // Vector Multiply Operations.
1701
1702 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1703 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
1704                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
1705 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
1706                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
1707 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
1708                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
1709 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
1710                      v2f32, v2f32, fmul, 1>;
1711 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
1712                      v4f32, v4f32, fmul, 1>;
1713 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
1714 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
1715 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
1716                        v2f32, fmul>;
1717
1718 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1719                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1720           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1721                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1722                                       (DSubReg_i16_reg imm:$lane))),
1723                               (SubReg_i16_lane imm:$lane)))>;
1724 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1725                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1726           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1727                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1728                                       (DSubReg_i32_reg imm:$lane))),
1729                               (SubReg_i32_lane imm:$lane)))>;
1730 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1731                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1732           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1733                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1734                                    (DSubReg_i32_reg imm:$lane))),
1735                            (SubReg_i32_lane imm:$lane)))>;
1736
1737 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1738 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1739                           IIC_VMULi16Q, IIC_VMULi32Q,
1740                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
1741 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1742                             IIC_VMULi16Q, IIC_VMULi32Q,
1743                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
1744 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1745                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1746                                                             imm:$lane)))),
1747           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1748                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1749                                          (DSubReg_i16_reg imm:$lane))),
1750                                  (SubReg_i16_lane imm:$lane)))>;
1751 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1752                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1753                                                             imm:$lane)))),
1754           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1755                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1756                                          (DSubReg_i32_reg imm:$lane))),
1757                                  (SubReg_i32_lane imm:$lane)))>;
1758
1759 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1760 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1761                             IIC_VMULi16Q, IIC_VMULi32Q,
1762                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
1763 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1764                               IIC_VMULi16Q, IIC_VMULi32Q,
1765                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
1766 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1767                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1768                                                              imm:$lane)))),
1769           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1770                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1771                                           (DSubReg_i16_reg imm:$lane))),
1772                                   (SubReg_i16_lane imm:$lane)))>;
1773 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1774                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1775                                                              imm:$lane)))),
1776           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1777                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1778                                           (DSubReg_i32_reg imm:$lane))),
1779                                   (SubReg_i32_lane imm:$lane)))>;
1780
1781 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1782 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
1783                             int_arm_neon_vmulls, 1>;
1784 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
1785                             int_arm_neon_vmullu, 1>;
1786 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
1787                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
1788 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
1789                              int_arm_neon_vmulls>;
1790 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
1791                              int_arm_neon_vmullu>;
1792
1793 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1794 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
1795                            int_arm_neon_vqdmull, 1>;
1796 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
1797                              int_arm_neon_vqdmull>;
1798
1799 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1800
1801 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1802 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1803                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1804 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
1805                           v2f32, fmul, fadd>;
1806 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
1807                           v4f32, fmul, fadd>;
1808 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1809                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1810 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
1811                             v2f32, fmul, fadd>;
1812 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
1813                             v4f32, v2f32, fmul, fadd>;
1814
1815 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1816                   (mul (v8i16 QPR:$src2),
1817                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1818           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
1819                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1820                                       (DSubReg_i16_reg imm:$lane))),
1821                               (SubReg_i16_lane imm:$lane)))>;
1822
1823 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1824                   (mul (v4i32 QPR:$src2),
1825                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1826           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
1827                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1828                                       (DSubReg_i32_reg imm:$lane))),
1829                               (SubReg_i32_lane imm:$lane)))>;
1830
1831 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1832                   (fmul (v4f32 QPR:$src2),
1833                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1834           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1835                            (v4f32 QPR:$src2),
1836                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1837                                    (DSubReg_i32_reg imm:$lane))),
1838                            (SubReg_i32_lane imm:$lane)))>;
1839
1840 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1841 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
1842 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
1843
1844 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
1845 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
1846
1847 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1848 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
1849                             int_arm_neon_vqdmlal>;
1850 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
1851
1852 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1853 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1854                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
1855 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
1856                           v2f32, fmul, fsub>;
1857 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
1858                           v4f32, fmul, fsub>;
1859 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1860                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
1861 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
1862                             v2f32, fmul, fsub>;
1863 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
1864                             v4f32, v2f32, fmul, fsub>;
1865
1866 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1867                   (mul (v8i16 QPR:$src2),
1868                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1869           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
1870                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1871                                       (DSubReg_i16_reg imm:$lane))),
1872                               (SubReg_i16_lane imm:$lane)))>;
1873
1874 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1875                   (mul (v4i32 QPR:$src2),
1876                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1877           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
1878                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1879                                       (DSubReg_i32_reg imm:$lane))),
1880                               (SubReg_i32_lane imm:$lane)))>;
1881
1882 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1883                   (fmul (v4f32 QPR:$src2),
1884                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1885           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
1886                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1887                                    (DSubReg_i32_reg imm:$lane))),
1888                            (SubReg_i32_lane imm:$lane)))>;
1889
1890 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1891 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
1892 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
1893
1894 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
1895 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
1896
1897 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1898 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
1899                             int_arm_neon_vqdmlsl>;
1900 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
1901
1902 // Vector Subtract Operations.
1903
1904 //   VSUB     : Vector Subtract (integer and floating-point)
1905 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
1906                          "vsub", "i", sub, 0>;
1907 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
1908                      v2f32, v2f32, fsub, 0>;
1909 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
1910                      v4f32, v4f32, fsub, 0>;
1911 //   VSUBL    : Vector Subtract Long (Q = D - D)
1912 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
1913                             int_arm_neon_vsubls, 1>;
1914 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
1915                             int_arm_neon_vsublu, 1>;
1916 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1917 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
1918 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
1919 //   VHSUB    : Vector Halving Subtract
1920 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
1921                            IIC_VBINi4Q, IIC_VBINi4Q,
1922                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
1923 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
1924                            IIC_VBINi4Q, IIC_VBINi4Q,
1925                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
1926 //   VQSUB    : Vector Saturing Subtract
1927 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
1928                             IIC_VBINi4Q, IIC_VBINi4Q,
1929                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
1930 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
1931                             IIC_VBINi4Q, IIC_VBINi4Q,
1932                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
1933 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1934 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
1935                             int_arm_neon_vsubhn, 0>;
1936 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1937 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
1938                             int_arm_neon_vrsubhn, 0>;
1939
1940 // Vector Comparisons.
1941
1942 //   VCEQ     : Vector Compare Equal
1943 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1944                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
1945 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
1946                      NEONvceq, 1>;
1947 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
1948                      NEONvceq, 1>;
1949 //   VCGE     : Vector Compare Greater Than or Equal
1950 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1951                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
1952 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1953                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
1954 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32",
1955                      v2i32, v2f32, NEONvcge, 0>;
1956 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
1957                      NEONvcge, 0>;
1958 //   VCGT     : Vector Compare Greater Than
1959 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1960                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
1961 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1962                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
1963 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
1964                      NEONvcgt, 0>;
1965 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
1966                      NEONvcgt, 0>;
1967 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1968 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
1969                         v2i32, v2f32, int_arm_neon_vacged, 0>;
1970 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
1971                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
1972 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1973 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
1974                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
1975 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
1976                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
1977 //   VTST     : Vector Test Bits
1978 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1979                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
1980
1981 // Vector Bitwise Operations.
1982
1983 //   VAND     : Vector Bitwise AND
1984 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
1985                       v2i32, v2i32, and, 1>;
1986 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
1987                       v4i32, v4i32, and, 1>;
1988
1989 //   VEOR     : Vector Bitwise Exclusive OR
1990 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
1991                       v2i32, v2i32, xor, 1>;
1992 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
1993                       v4i32, v4i32, xor, 1>;
1994
1995 //   VORR     : Vector Bitwise OR
1996 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
1997                       v2i32, v2i32, or, 1>;
1998 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
1999                       v4i32, v4i32, or, 1>;
2000
2001 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2002 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2003                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2004                     "vbic", "$dst, $src1, $src2", "",
2005                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2006                                                 (vnot_conv DPR:$src2))))]>;
2007 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2008                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2009                     "vbic", "$dst, $src1, $src2", "",
2010                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2011                                                 (vnot_conv QPR:$src2))))]>;
2012
2013 //   VORN     : Vector Bitwise OR NOT
2014 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2015                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2016                     "vorn", "$dst, $src1, $src2", "",
2017                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2018                                                (vnot_conv DPR:$src2))))]>;
2019 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2020                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2021                     "vorn", "$dst, $src1, $src2", "",
2022                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2023                                                (vnot_conv QPR:$src2))))]>;
2024
2025 //   VMVN     : Vector Bitwise NOT
2026 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2027                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2028                     "vmvn", "$dst, $src", "",
2029                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2030 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2031                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2032                     "vmvn", "$dst, $src", "",
2033                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2034 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2035 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2036
2037 //   VBSL     : Vector Bitwise Select
2038 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2039                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2040                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2041                     [(set DPR:$dst,
2042                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2043                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2044 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2045                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2046                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2047                     [(set QPR:$dst,
2048                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2049                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2050
2051 //   VBIF     : Vector Bitwise Insert if False
2052 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2053 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2054                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2055                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2056                      [/* For disassembly only; pattern left blank */]>;
2057 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2058                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2059                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2060                      [/* For disassembly only; pattern left blank */]>;
2061
2062 //   VBIT     : Vector Bitwise Insert if True
2063 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2064 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2065                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2066                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2067                      [/* For disassembly only; pattern left blank */]>;
2068 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2069                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2070                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2071                      [/* For disassembly only; pattern left blank */]>;
2072
2073 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2074 // for equivalent operations with different register constraints; it just
2075 // inserts copies.
2076
2077 // Vector Absolute Differences.
2078
2079 //   VABD     : Vector Absolute Difference
2080 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2081                            IIC_VBINi4Q, IIC_VBINi4Q,
2082                            "vabd", "s", int_arm_neon_vabds, 0>;
2083 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2084                            IIC_VBINi4Q, IIC_VBINi4Q,
2085                            "vabd", "u", int_arm_neon_vabdu, 0>;
2086 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2087                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2088 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2089                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2090
2091 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2092 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2093                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2094 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2095                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2096
2097 //   VABA     : Vector Absolute Difference and Accumulate
2098 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2099 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2100
2101 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2102 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2103 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2104
2105 // Vector Maximum and Minimum.
2106
2107 //   VMAX     : Vector Maximum
2108 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2109                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2110 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2111                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2112 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2113                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2114 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2115                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2116
2117 //   VMIN     : Vector Minimum
2118 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2119                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2120 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2121                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2122 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2123                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2124 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2125                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2126
2127 // Vector Pairwise Operations.
2128
2129 //   VPADD    : Vector Pairwise Add
2130 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2131                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2132 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2133                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2134 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2135                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2136 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2137                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2138
2139 //   VPADDL   : Vector Pairwise Add Long
2140 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2141                              int_arm_neon_vpaddls>;
2142 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2143                              int_arm_neon_vpaddlu>;
2144
2145 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2146 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2147                               int_arm_neon_vpadals>;
2148 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2149                               int_arm_neon_vpadalu>;
2150
2151 //   VPMAX    : Vector Pairwise Maximum
2152 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2153                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2154 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2155                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2156 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2157                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2158 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2159                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2160 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2161                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2162 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2163                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2164 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2165                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2166
2167 //   VPMIN    : Vector Pairwise Minimum
2168 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2169                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2170 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2171                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2172 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2173                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2174 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2175                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2176 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2177                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2178 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2179                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2180 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2181                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2182
2183 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2184
2185 //   VRECPE   : Vector Reciprocal Estimate
2186 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2187                         IIC_VUNAD, "vrecpe", "u32",
2188                         v2i32, v2i32, int_arm_neon_vrecpe>;
2189 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2190                         IIC_VUNAQ, "vrecpe", "u32",
2191                         v4i32, v4i32, int_arm_neon_vrecpe>;
2192 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2193                         IIC_VUNAD, "vrecpe", "f32",
2194                         v2f32, v2f32, int_arm_neon_vrecpe>;
2195 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2196                         IIC_VUNAQ, "vrecpe", "f32",
2197                         v4f32, v4f32, int_arm_neon_vrecpe>;
2198
2199 //   VRECPS   : Vector Reciprocal Step
2200 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2201                         IIC_VRECSD, "vrecps", "f32",
2202                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2203 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2204                         IIC_VRECSQ, "vrecps", "f32",
2205                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2206
2207 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2208 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2209                          IIC_VUNAD, "vrsqrte", "u32",
2210                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2211 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2212                          IIC_VUNAQ, "vrsqrte", "u32",
2213                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2214 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2215                          IIC_VUNAD, "vrsqrte", "f32",
2216                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2217 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2218                          IIC_VUNAQ, "vrsqrte", "f32",
2219                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2220
2221 //   VRSQRTS  : Vector Reciprocal Square Root Step
2222 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2223                         IIC_VRECSD, "vrsqrts", "f32",
2224                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2225 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2226                         IIC_VRECSQ, "vrsqrts", "f32",
2227                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2228
2229 // Vector Shifts.
2230
2231 //   VSHL     : Vector Shift
2232 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2233                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2234 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2235                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2236 //   VSHL     : Vector Shift Left (Immediate)
2237 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
2238 //   VSHR     : Vector Shift Right (Immediate)
2239 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs>;
2240 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru>;
2241
2242 //   VSHLL    : Vector Shift Left Long
2243 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2244 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2245
2246 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2247 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2248                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2249                 ValueType OpTy, SDNode OpNode>
2250   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2251            ResTy, OpTy, OpNode> {
2252   let Inst{21-16} = op21_16;
2253 }
2254 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2255                           v8i16, v8i8, NEONvshlli>;
2256 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2257                           v4i32, v4i16, NEONvshlli>;
2258 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2259                           v2i64, v2i32, NEONvshlli>;
2260
2261 //   VSHRN    : Vector Shift Right and Narrow
2262 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2263                            NEONvshrn>;
2264
2265 //   VRSHL    : Vector Rounding Shift
2266 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2267                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2268 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2269                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2270 //   VRSHR    : Vector Rounding Shift Right
2271 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs>;
2272 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru>;
2273
2274 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2275 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2276                            NEONvrshrn>;
2277
2278 //   VQSHL    : Vector Saturating Shift
2279 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2280                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2281 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2282                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2283 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2284 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s", NEONvqshls>;
2285 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u", NEONvqshlu>;
2286 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2287 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D, "vqshlu","s",NEONvqshlsu>;
2288
2289 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2290 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2291                            NEONvqshrns>;
2292 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2293                            NEONvqshrnu>;
2294
2295 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2296 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2297                            NEONvqshrnsu>;
2298
2299 //   VQRSHL   : Vector Saturating Rounding Shift
2300 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2301                             IIC_VSHLi4Q, "vqrshl", "s",
2302                             int_arm_neon_vqrshifts, 0>;
2303 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2304                             IIC_VSHLi4Q, "vqrshl", "u",
2305                             int_arm_neon_vqrshiftu, 0>;
2306
2307 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2308 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2309                            NEONvqrshrns>;
2310 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2311                            NEONvqrshrnu>;
2312
2313 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2314 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2315                            NEONvqrshrnsu>;
2316
2317 //   VSRA     : Vector Shift Right and Accumulate
2318 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2319 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2320 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2321 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2322 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2323
2324 //   VSLI     : Vector Shift Left and Insert
2325 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli>;
2326 //   VSRI     : Vector Shift Right and Insert
2327 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri>;
2328
2329 // Vector Absolute and Saturating Absolute.
2330
2331 //   VABS     : Vector Absolute Value
2332 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2333                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2334                            int_arm_neon_vabs>;
2335 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2336                         IIC_VUNAD, "vabs", "f32",
2337                         v2f32, v2f32, int_arm_neon_vabs>;
2338 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2339                         IIC_VUNAQ, "vabs", "f32",
2340                         v4f32, v4f32, int_arm_neon_vabs>;
2341
2342 //   VQABS    : Vector Saturating Absolute Value
2343 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2344                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2345                            int_arm_neon_vqabs>;
2346
2347 // Vector Negate.
2348
2349 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2350 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2351
2352 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2353   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2354         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2355         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2356 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2357   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2358         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2359         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2360
2361 //   VNEG     : Vector Negate
2362 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2363 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2364 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2365 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2366 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2367 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2368
2369 //   VNEG     : Vector Negate (floating-point)
2370 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2371                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2372                     "vneg", "f32", "$dst, $src", "",
2373                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2374 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2375                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2376                     "vneg", "f32", "$dst, $src", "",
2377                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2378
2379 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2380 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2381 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2382 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2383 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2384 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2385
2386 //   VQNEG    : Vector Saturating Negate
2387 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2388                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2389                            int_arm_neon_vqneg>;
2390
2391 // Vector Bit Counting Operations.
2392
2393 //   VCLS     : Vector Count Leading Sign Bits
2394 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2395                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2396                            int_arm_neon_vcls>;
2397 //   VCLZ     : Vector Count Leading Zeros
2398 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2399                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2400                            int_arm_neon_vclz>;
2401 //   VCNT     : Vector Count One Bits
2402 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2403                         IIC_VCNTiD, "vcnt", "8",
2404                         v8i8, v8i8, int_arm_neon_vcnt>;
2405 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2406                         IIC_VCNTiQ, "vcnt", "8",
2407                         v16i8, v16i8, int_arm_neon_vcnt>;
2408
2409 // Vector Move Operations.
2410
2411 //   VMOV     : Vector Move (Register)
2412
2413 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2414                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2415 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2416                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2417
2418 //   VMOV     : Vector Move (Immediate)
2419
2420 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2421 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2422   return ARM::getVMOVImm(N, 1, *CurDAG);
2423 }]>;
2424 def vmovImm8 : PatLeaf<(build_vector), [{
2425   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2426 }], VMOV_get_imm8>;
2427
2428 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2429 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2430   return ARM::getVMOVImm(N, 2, *CurDAG);
2431 }]>;
2432 def vmovImm16 : PatLeaf<(build_vector), [{
2433   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2434 }], VMOV_get_imm16>;
2435
2436 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2437 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2438   return ARM::getVMOVImm(N, 4, *CurDAG);
2439 }]>;
2440 def vmovImm32 : PatLeaf<(build_vector), [{
2441   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2442 }], VMOV_get_imm32>;
2443
2444 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2445 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2446   return ARM::getVMOVImm(N, 8, *CurDAG);
2447 }]>;
2448 def vmovImm64 : PatLeaf<(build_vector), [{
2449   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2450 }], VMOV_get_imm64>;
2451
2452 // Note: Some of the cmode bits in the following VMOV instructions need to
2453 // be encoded based on the immed values.
2454
2455 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2456                          (ins h8imm:$SIMM), IIC_VMOVImm,
2457                          "vmov", "i8", "$dst, $SIMM", "",
2458                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2459 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2460                          (ins h8imm:$SIMM), IIC_VMOVImm,
2461                          "vmov", "i8", "$dst, $SIMM", "",
2462                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2463
2464 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2465                          (ins h16imm:$SIMM), IIC_VMOVImm,
2466                          "vmov", "i16", "$dst, $SIMM", "",
2467                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2468 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2469                          (ins h16imm:$SIMM), IIC_VMOVImm,
2470                          "vmov", "i16", "$dst, $SIMM", "",
2471                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2472
2473 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2474                          (ins h32imm:$SIMM), IIC_VMOVImm,
2475                          "vmov", "i32", "$dst, $SIMM", "",
2476                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2477 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2478                          (ins h32imm:$SIMM), IIC_VMOVImm,
2479                          "vmov", "i32", "$dst, $SIMM", "",
2480                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2481
2482 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2483                          (ins h64imm:$SIMM), IIC_VMOVImm,
2484                          "vmov", "i64", "$dst, $SIMM", "",
2485                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2486 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2487                          (ins h64imm:$SIMM), IIC_VMOVImm,
2488                          "vmov", "i64", "$dst, $SIMM", "",
2489                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2490
2491 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2492
2493 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2494                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2495                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2496                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2497                                            imm:$lane))]>;
2498 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2499                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2500                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2501                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2502                                            imm:$lane))]>;
2503 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2504                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2505                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2506                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2507                                            imm:$lane))]>;
2508 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2509                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2510                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2511                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2512                                            imm:$lane))]>;
2513 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2514                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2515                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2516                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2517                                            imm:$lane))]>;
2518 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2519 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2520           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2521                            (DSubReg_i8_reg imm:$lane))),
2522                      (SubReg_i8_lane imm:$lane))>;
2523 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2524           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2525                              (DSubReg_i16_reg imm:$lane))),
2526                      (SubReg_i16_lane imm:$lane))>;
2527 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2528           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2529                            (DSubReg_i8_reg imm:$lane))),
2530                      (SubReg_i8_lane imm:$lane))>;
2531 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2532           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2533                              (DSubReg_i16_reg imm:$lane))),
2534                      (SubReg_i16_lane imm:$lane))>;
2535 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2536           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2537                              (DSubReg_i32_reg imm:$lane))),
2538                      (SubReg_i32_lane imm:$lane))>;
2539 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2540           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2541                           (SSubReg_f32_reg imm:$src2))>;
2542 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2543           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2544                           (SSubReg_f32_reg imm:$src2))>;
2545 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2546 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2547 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2548           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2549
2550
2551 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2552
2553 let Constraints = "$src1 = $dst" in {
2554 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2555                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2556                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2557                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2558                                            GPR:$src2, imm:$lane))]>;
2559 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2560                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2561                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2562                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2563                                            GPR:$src2, imm:$lane))]>;
2564 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2565                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2566                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2567                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2568                                            GPR:$src2, imm:$lane))]>;
2569 }
2570 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2571           (v16i8 (INSERT_SUBREG QPR:$src1,
2572                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2573                                    (DSubReg_i8_reg imm:$lane))),
2574                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
2575                   (DSubReg_i8_reg imm:$lane)))>;
2576 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2577           (v8i16 (INSERT_SUBREG QPR:$src1,
2578                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2579                                      (DSubReg_i16_reg imm:$lane))),
2580                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
2581                   (DSubReg_i16_reg imm:$lane)))>;
2582 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2583           (v4i32 (INSERT_SUBREG QPR:$src1,
2584                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2585                                      (DSubReg_i32_reg imm:$lane))),
2586                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
2587                   (DSubReg_i32_reg imm:$lane)))>;
2588
2589 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2590           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2591                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2592 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2593           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2594                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2595
2596 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2597 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2598 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2599           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2600
2601 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2602           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2603 def : Pat<(v2f64 (scalar_to_vector DPR:$src)),
2604           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2605 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2606           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2607
2608 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2609           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2610 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2611           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2612 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2613           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2614
2615 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2616           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2617                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2618                          arm_dsubreg_0)>;
2619 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2620           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2621                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2622                          arm_dsubreg_0)>;
2623 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2624           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2625                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2626                          arm_dsubreg_0)>;
2627
2628 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2629
2630 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2631   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2632           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2633           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2634 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2635   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2636           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2637           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2638
2639 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
2640 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
2641 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
2642 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
2643 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
2644 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
2645
2646 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2647                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2648                       [(set DPR:$dst, (v2f32 (NEONvdup
2649                                               (f32 (bitconvert GPR:$src)))))]>;
2650 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2651                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2652                       [(set QPR:$dst, (v4f32 (NEONvdup
2653                                               (f32 (bitconvert GPR:$src)))))]>;
2654
2655 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2656
2657 class VDUPLND<bits<2> op19_18, bits<2> op17_16,
2658               string OpcodeStr, string Dt, ValueType Ty>
2659   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2660         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2661         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2662         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2663
2664 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, string Dt,
2665               ValueType ResTy, ValueType OpTy>
2666   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2667         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2668         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2669         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2670
2671 // Inst{19-16} is partially specified depending on the element size.
2672
2673 def VDUPLN8d  : VDUPLND<{?,?}, {?,1}, "vdup", "8", v8i8>;
2674 def VDUPLN16d : VDUPLND<{?,?}, {1,0}, "vdup", "16", v4i16>;
2675 def VDUPLN32d : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2i32>;
2676 def VDUPLNfd  : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2f32>;
2677 def VDUPLN8q  : VDUPLNQ<{?,?}, {?,1}, "vdup", "8", v16i8, v8i8>;
2678 def VDUPLN16q : VDUPLNQ<{?,?}, {1,0}, "vdup", "16", v8i16, v4i16>;
2679 def VDUPLN32q : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4i32, v2i32>;
2680 def VDUPLNfq  : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4f32, v2f32>;
2681
2682 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2683           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2684                                   (DSubReg_i8_reg imm:$lane))),
2685                            (SubReg_i8_lane imm:$lane)))>;
2686 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2687           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2688                                     (DSubReg_i16_reg imm:$lane))),
2689                             (SubReg_i16_lane imm:$lane)))>;
2690 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2691           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2692                                     (DSubReg_i32_reg imm:$lane))),
2693                             (SubReg_i32_lane imm:$lane)))>;
2694 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2695           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2696                                    (DSubReg_i32_reg imm:$lane))),
2697                            (SubReg_i32_lane imm:$lane)))>;
2698
2699 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
2700                     (outs DPR:$dst), (ins SPR:$src),
2701                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2702                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2703
2704 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
2705                     (outs QPR:$dst), (ins SPR:$src),
2706                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2707                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2708
2709 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2710           (INSERT_SUBREG QPR:$src,
2711                          (i64 (EXTRACT_SUBREG QPR:$src,
2712                                (DSubReg_f64_reg imm:$lane))),
2713                          (DSubReg_f64_other_reg imm:$lane))>;
2714 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2715           (INSERT_SUBREG QPR:$src,
2716                          (f64 (EXTRACT_SUBREG QPR:$src,
2717                                (DSubReg_f64_reg imm:$lane))),
2718                          (DSubReg_f64_other_reg imm:$lane))>;
2719
2720 //   VMOVN    : Vector Narrowing Move
2721 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
2722                             "vmovn", "i", int_arm_neon_vmovn>;
2723 //   VQMOVN   : Vector Saturating Narrowing Move
2724 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
2725                             "vqmovn", "s", int_arm_neon_vqmovns>;
2726 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
2727                             "vqmovn", "u", int_arm_neon_vqmovnu>;
2728 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
2729                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
2730 //   VMOVL    : Vector Lengthening Move
2731 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
2732                             int_arm_neon_vmovls>;
2733 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
2734                             int_arm_neon_vmovlu>;
2735
2736 // Vector Conversions.
2737
2738 //   VCVT     : Vector Convert Between Floating-Point and Integers
2739 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2740                      v2i32, v2f32, fp_to_sint>;
2741 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2742                      v2i32, v2f32, fp_to_uint>;
2743 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2744                      v2f32, v2i32, sint_to_fp>;
2745 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2746                      v2f32, v2i32, uint_to_fp>;
2747
2748 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2749                      v4i32, v4f32, fp_to_sint>;
2750 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2751                      v4i32, v4f32, fp_to_uint>;
2752 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2753                      v4f32, v4i32, sint_to_fp>;
2754 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2755                      v4f32, v4i32, uint_to_fp>;
2756
2757 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2758 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2759                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2760 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2761                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2762 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2763                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2764 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2765                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2766
2767 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2768                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2769 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2770                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2771 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2772                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2773 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2774                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2775
2776 // Vector Reverse.
2777
2778 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2779
2780 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2781   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2782         (ins DPR:$src), IIC_VMOVD,
2783         OpcodeStr, Dt, "$dst, $src", "",
2784         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2785 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2786   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2787         (ins QPR:$src), IIC_VMOVD,
2788         OpcodeStr, Dt, "$dst, $src", "",
2789         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2790
2791 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
2792 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
2793 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
2794 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
2795
2796 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
2797 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
2798 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
2799 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
2800
2801 //   VREV32   : Vector Reverse elements within 32-bit words
2802
2803 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2804   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2805         (ins DPR:$src), IIC_VMOVD,
2806         OpcodeStr, Dt, "$dst, $src", "",
2807         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2808 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2809   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2810         (ins QPR:$src), IIC_VMOVD,
2811         OpcodeStr, Dt, "$dst, $src", "",
2812         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2813
2814 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
2815 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
2816
2817 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
2818 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
2819
2820 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2821
2822 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2823   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2824         (ins DPR:$src), IIC_VMOVD,
2825         OpcodeStr, Dt, "$dst, $src", "",
2826         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2827 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2828   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2829         (ins QPR:$src), IIC_VMOVD,
2830         OpcodeStr, Dt, "$dst, $src", "",
2831         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2832
2833 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
2834 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
2835
2836 // Other Vector Shuffles.
2837
2838 //   VEXT     : Vector Extract
2839
2840 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
2841   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
2842         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2843         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
2844         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2845                                       (Ty DPR:$rhs), imm:$index)))]>;
2846
2847 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
2848   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
2849         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2850         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
2851         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2852                                       (Ty QPR:$rhs), imm:$index)))]>;
2853
2854 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
2855 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
2856 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
2857 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
2858
2859 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
2860 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
2861 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
2862 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
2863
2864 //   VTRN     : Vector Transpose
2865
2866 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
2867 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
2868 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
2869
2870 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
2871 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
2872 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
2873
2874 //   VUZP     : Vector Unzip (Deinterleave)
2875
2876 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
2877 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
2878 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
2879
2880 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
2881 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
2882 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
2883
2884 //   VZIP     : Vector Zip (Interleave)
2885
2886 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
2887 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
2888 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
2889
2890 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
2891 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
2892 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
2893
2894 // Vector Table Lookup and Table Extension.
2895
2896 //   VTBL     : Vector Table Lookup
2897 def  VTBL1
2898   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
2899         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
2900         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
2901         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
2902 let hasExtraSrcRegAllocReq = 1 in {
2903 def  VTBL2
2904   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
2905         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
2906         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
2907         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
2908                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2909 def  VTBL3
2910   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2911         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
2912         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
2913         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2914                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2915 def  VTBL4
2916   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2917         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
2918         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
2919         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2920                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2921 } // hasExtraSrcRegAllocReq = 1
2922
2923 //   VTBX     : Vector Table Extension
2924 def  VTBX1
2925   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2926         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
2927         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2928         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2929                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2930 let hasExtraSrcRegAllocReq = 1 in {
2931 def  VTBX2
2932   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2933         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
2934         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
2935         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2936                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2937 def  VTBX3
2938   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2939         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
2940         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
2941         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2942                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2943 def  VTBX4
2944   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2945         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
2946         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
2947         "$orig = $dst",
2948         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2949                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2950 } // hasExtraSrcRegAllocReq = 1
2951
2952 //===----------------------------------------------------------------------===//
2953 // NEON instructions for single-precision FP math
2954 //===----------------------------------------------------------------------===//
2955
2956 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
2957   : NEONFPPat<(ResTy (OpNode SPR:$a)),
2958               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
2959                                                    SPR:$a, arm_ssubreg_0)),
2960                               arm_ssubreg_0)>;
2961
2962 class N3VSPat<SDNode OpNode, NeonI Inst>
2963   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
2964               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
2965                                                    SPR:$a, arm_ssubreg_0),
2966                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
2967                                                    SPR:$b, arm_ssubreg_0)),
2968                               arm_ssubreg_0)>;
2969
2970 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
2971   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
2972               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
2973                                                    SPR:$acc, arm_ssubreg_0),
2974                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
2975                                                    SPR:$a, arm_ssubreg_0),
2976                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
2977                                                    SPR:$b, arm_ssubreg_0)),
2978                               arm_ssubreg_0)>;
2979
2980 // These need separate instructions because they must use DPR_VFP2 register
2981 // class which have SPR sub-registers.
2982
2983 // Vector Add Operations used for single-precision FP
2984 let neverHasSideEffects = 1 in
2985 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
2986 def : N3VSPat<fadd, VADDfd_sfp>;
2987
2988 // Vector Sub Operations used for single-precision FP
2989 let neverHasSideEffects = 1 in
2990 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
2991 def : N3VSPat<fsub, VSUBfd_sfp>;
2992
2993 // Vector Multiply Operations used for single-precision FP
2994 let neverHasSideEffects = 1 in
2995 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
2996 def : N3VSPat<fmul, VMULfd_sfp>;
2997
2998 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2999 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3000 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3001
3002 //let neverHasSideEffects = 1 in
3003 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3004 //                            v2f32, fmul, fadd>;
3005 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3006
3007 //let neverHasSideEffects = 1 in
3008 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3009 //                            v2f32, fmul, fsub>;
3010 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3011
3012 // Vector Absolute used for single-precision FP
3013 let neverHasSideEffects = 1 in
3014 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3015                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3016                       "vabs", "f32", "$dst, $src", "", []>;
3017 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3018
3019 // Vector Negate used for single-precision FP
3020 let neverHasSideEffects = 1 in
3021 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3022                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3023                       "vneg", "f32", "$dst, $src", "", []>;
3024 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3025
3026 // Vector Convert between single-precision FP and integer
3027 let neverHasSideEffects = 1 in
3028 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3029                          v2i32, v2f32, fp_to_sint>;
3030 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3031
3032 let neverHasSideEffects = 1 in
3033 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3034                          v2i32, v2f32, fp_to_uint>;
3035 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3036
3037 let neverHasSideEffects = 1 in
3038 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3039                          v2f32, v2i32, sint_to_fp>;
3040 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3041
3042 let neverHasSideEffects = 1 in
3043 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3044                          v2f32, v2i32, uint_to_fp>;
3045 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3046
3047 //===----------------------------------------------------------------------===//
3048 // Non-Instruction Patterns
3049 //===----------------------------------------------------------------------===//
3050
3051 // bit_convert
3052 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3053 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3054 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3055 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3056 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3057 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3058 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3059 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3060 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3061 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3062 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3063 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3064 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3065 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3066 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3067 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3068 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
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3082
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