lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVLD2    : SDTypeProfile<2, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
  77 def SDTARMVLD3    : SDTypeProfile<3, 1, [SDTCisSameAs<0, 1>,
  78                                          SDTCisSameAs<0, 2>, SDTCisPtrTy<3>]>;
  79 def SDTARMVLD4    : SDTypeProfile<4, 1, [SDTCisSameAs<0, 1>,
  80                                          SDTCisSameAs<0, 2>,
  81                                          SDTCisSameAs<0, 3>, SDTCisPtrTy<4>]>;
  82 def NEONvld2d     : SDNode<"ARMISD::VLD2D", SDTARMVLD2,
  83                            [SDNPHasChain, SDNPMayLoad]>;
  84 def NEONvld3d     : SDNode<"ARMISD::VLD3D", SDTARMVLD3,
  85                            [SDNPHasChain, SDNPMayLoad]>;
  86 def NEONvld4d     : SDNode<"ARMISD::VLD4D", SDTARMVLD4,
  87                            [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def SDTARMVST2    : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>]>;
  90 def SDTARMVST3    : SDTypeProfile<0, 4, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  91                                          SDTCisSameAs<1, 3>]>;
  92 def SDTARMVST4    : SDTypeProfile<0, 5, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  93                                          SDTCisSameAs<1, 3>,
  94                                          SDTCisSameAs<1, 4>]>;
  95
  96 def NEONvst2d     : SDNode<"ARMISD::VST2D", SDTARMVST2,
  97                            [SDNPHasChain, SDNPMayStore]>;
  98 def NEONvst3d     : SDNode<"ARMISD::VST3D", SDTARMVST3,
  99                            [SDNPHasChain, SDNPMayStore]>;
 100 def NEONvst4d     : SDNode<"ARMISD::VST4D", SDTARMVST4,
 101                            [SDNPHasChain, SDNPMayStore]>;
 102
 103 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 104 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 105 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 106 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 107
 108 //===----------------------------------------------------------------------===//
 109 // NEON operand definitions
 110 //===----------------------------------------------------------------------===//
 111
 112 // addrmode_neonldstm := reg
 113 //
 114 /* TODO: Take advantage of vldm.
 115 def addrmode_neonldstm : Operand<i32>,
 116                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 117   let PrintMethod = "printAddrNeonLdStMOperand";
 118   let MIOperandInfo = (ops GPR, i32imm);
 119 }
 120 */
 121
 122 //===----------------------------------------------------------------------===//
 123 // NEON load / store instructions
 124 //===----------------------------------------------------------------------===//
 125
 126 /* TODO: Take advantage of vldm.
 127 let mayLoad = 1 in {
 128 def VLDMD : NI<(outs),
 129                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 130                NoItinerary,
 131                "vldm${addr:submode} ${addr:base}, $dst1",
 132                []> {
 133   let Inst{27-25} = 0b110;
 134   let Inst{20}    = 1;
 135   let Inst{11-9}  = 0b101;
 136 }
 137
 138 def VLDMS : NI<(outs),
 139                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 140                NoItinerary,
 141                "vldm${addr:submode} ${addr:base}, $dst1",
 142                []> {
 143   let Inst{27-25} = 0b110;
 144   let Inst{20}    = 1;
 145   let Inst{11-9}  = 0b101;
 146 }
 147 }
 148 */
 149
 150 // Use vldmia to load a Q register as a D register pair.
 151 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 152                NoItinerary,
 153                "vldmia $addr, ${dst:dregpair}",
 154                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 155   let Inst{27-25} = 0b110;
 156   let Inst{24}    = 0; // P bit
 157   let Inst{23}    = 1; // U bit
 158   let Inst{20}    = 1;
 159   let Inst{11-9}  = 0b101;
 160 }
 161
 162 // Use vstmia to store a Q register as a D register pair.
 163 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 164                NoItinerary,
 165                "vstmia $addr, ${src:dregpair}",
 166                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 167   let Inst{27-25} = 0b110;
 168   let Inst{24}    = 0; // P bit
 169   let Inst{23}    = 1; // U bit
 170   let Inst{20}    = 0;
 171   let Inst{11-9}  = 0b101;
 172 }
 173
 174 //   VLD1     : Vector Load (multiple single elements)
 175 class VLD1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 176   : NLdSt<(outs DPR:$dst), (ins addrmode6:$addr),
 177           NoItinerary,
 178           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"),
 179           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 180 class VLD1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 181   : NLdSt<(outs QPR:$dst), (ins addrmode6:$addr),
 182           NoItinerary,
 183           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"),
 184           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 185
 186 def  VLD1d8   : VLD1D<"vld1.8",  v8i8,  int_arm_neon_vld1>;
 187 def  VLD1d16  : VLD1D<"vld1.16", v4i16, int_arm_neon_vld1>;
 188 def  VLD1d32  : VLD1D<"vld1.32", v2i32, int_arm_neon_vld1>;
 189 def  VLD1df   : VLD1D<"vld1.32", v2f32, int_arm_neon_vld1>;
 190 def  VLD1d64  : VLD1D<"vld1.64", v1i64, int_arm_neon_vld1>;
 191
 192 def  VLD1q8   : VLD1Q<"vld1.8",  v16i8, int_arm_neon_vld1>;
 193 def  VLD1q16  : VLD1Q<"vld1.16", v8i16, int_arm_neon_vld1>;
 194 def  VLD1q32  : VLD1Q<"vld1.32", v4i32, int_arm_neon_vld1>;
 195 def  VLD1qf   : VLD1Q<"vld1.32", v4f32, int_arm_neon_vld1>;
 196 def  VLD1q64  : VLD1Q<"vld1.64", v2i64, int_arm_neon_vld1>;
 197
 198 let mayLoad = 1 in {
 199
 200 //   VLD2     : Vector Load (multiple 2-element structures)
 201 class VLD2D<string OpcodeStr>
 202   : NLdSt<(outs DPR:$dst1, DPR:$dst2), (ins addrmode6:$addr),
 203           NoItinerary,
 204           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), []>;
 205
 206 def  VLD2d8   : VLD2D<"vld2.8">;
 207 def  VLD2d16  : VLD2D<"vld2.16">;
 208 def  VLD2d32  : VLD2D<"vld2.32">;
 209
 210 //   VLD3     : Vector Load (multiple 3-element structures)
 211 class VLD3D<string OpcodeStr>
 212   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3), (ins addrmode6:$addr),
 213           NoItinerary,
 214           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), []>;
 215
 216 def  VLD3d8   : VLD3D<"vld3.8">;
 217 def  VLD3d16  : VLD3D<"vld3.16">;
 218 def  VLD3d32  : VLD3D<"vld3.32">;
 219
 220 //   VLD4     : Vector Load (multiple 4-element structures)
 221 class VLD4D<string OpcodeStr>
 222   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 223           (ins addrmode6:$addr),
 224           NoItinerary,
 225           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"), []>;
 226
 227 def  VLD4d8   : VLD4D<"vld4.8">;
 228 def  VLD4d16  : VLD4D<"vld4.16">;
 229 def  VLD4d32  : VLD4D<"vld4.32">;
 230 }
 231
 232 //   VST1     : Vector Store (multiple single elements)
 233 class VST1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 234   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src),
 235           NoItinerary,
 236           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"),
 237           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 238 class VST1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 239   : NLdSt<(outs), (ins addrmode6:$addr, QPR:$src),
 240           NoItinerary,
 241           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"),
 242           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 243
 244 def  VST1d8   : VST1D<"vst1.8",  v8i8,  int_arm_neon_vst1>;
 245 def  VST1d16  : VST1D<"vst1.16", v4i16, int_arm_neon_vst1>;
 246 def  VST1d32  : VST1D<"vst1.32", v2i32, int_arm_neon_vst1>;
 247 def  VST1df   : VST1D<"vst1.32", v2f32, int_arm_neon_vst1>;
 248 def  VST1d64  : VST1D<"vst1.64", v1i64, int_arm_neon_vst1>;
 249
 250 def  VST1q8   : VST1Q<"vst1.8",  v16i8, int_arm_neon_vst1>;
 251 def  VST1q16  : VST1Q<"vst1.16", v8i16, int_arm_neon_vst1>;
 252 def  VST1q32  : VST1Q<"vst1.32", v4i32, int_arm_neon_vst1>;
 253 def  VST1qf   : VST1Q<"vst1.32", v4f32, int_arm_neon_vst1>;
 254 def  VST1q64  : VST1Q<"vst1.64", v2i64, int_arm_neon_vst1>;
 255
 256 let mayStore = 1 in {
 257
 258 //   VST2     : Vector Store (multiple 2-element structures)
 259 class VST2D<string OpcodeStr>
 260   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2), NoItinerary,
 261           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), []>;
 262
 263 def  VST2d8   : VST2D<"vst2.8">;
 264 def  VST2d16  : VST2D<"vst2.16">;
 265 def  VST2d32  : VST2D<"vst2.32">;
 266
 267 //   VST3     : Vector Store (multiple 3-element structures)
 268 class VST3D<string OpcodeStr>
 269   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 270           NoItinerary,
 271           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), []>;
 272
 273 def  VST3d8   : VST3D<"vst3.8">;
 274 def  VST3d16  : VST3D<"vst3.16">;
 275 def  VST3d32  : VST3D<"vst3.32">;
 276
 277 //   VST4     : Vector Store (multiple 4-element structures)
 278 class VST4D<string OpcodeStr>
 279   : NLdSt<(outs), (ins addrmode6:$addr,
 280                    DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), NoItinerary,
 281           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"), []>;
 282
 283 def  VST4d8   : VST4D<"vst4.8">;
 284 def  VST4d16  : VST4D<"vst4.16">;
 285 def  VST4d32  : VST4D<"vst4.32">;
 286 }
 287
 288
 289 //===----------------------------------------------------------------------===//
 290 // NEON pattern fragments
 291 //===----------------------------------------------------------------------===//
 292
 293 // Extract D sub-registers of Q registers.
 294 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 295 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 296   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 297 }]>;
 298 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 299   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 300 }]>;
 301 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 302   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 303 }]>;
 304 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 305   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 306 }]>;
 307
 308 // Extract S sub-registers of Q registers.
 309 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 310 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 311   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 312 }]>;
 313
 314 // Translate lane numbers from Q registers to D subregs.
 315 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 316   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 317 }]>;
 318 def SubReg_i16_lane : SDNodeXForm<imm, [{
 319   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 320 }]>;
 321 def SubReg_i32_lane : SDNodeXForm<imm, [{
 322   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 323 }]>;
 324
 325 //===----------------------------------------------------------------------===//
 326 // Instruction Classes
 327 //===----------------------------------------------------------------------===//
 328
 329 // Basic 2-register operations, both double- and quad-register.
 330 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 331            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 332            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 333   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 334         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 335         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 336 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 337            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 338            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 339   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 340         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 341         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 342
 343 // Basic 2-register operations, scalar single-precision.
 344 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 345             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 346             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 347   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 348         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 349         NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 350
 351 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 352   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 353        (EXTRACT_SUBREG
 354            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 355         arm_ssubreg_0)>;
 356
 357 // Basic 2-register intrinsics, both double- and quad-register.
 358 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 359               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 360               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 361   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 362         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 363         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 364 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 365               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 366               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 367   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 368         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 369         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 370
 371 // Basic 2-register intrinsics, scalar single-precision
 372 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 373               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 374               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 375   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 376         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), NoItinerary,
 377         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 378
 379 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 380   : NEONFPPat<(f32 (OpNode SPR:$a)),
 381        (EXTRACT_SUBREG
 382            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 383         arm_ssubreg_0)>;
 384
 385 // Narrow 2-register intrinsics.
 386 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 387               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 388               string OpcodeStr, ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 389   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 390         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 391         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 392
 393 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 394 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 395 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 396               bit op6, bit op4, string OpcodeStr, ValueType TyQ, ValueType TyD,
 397               Intrinsic IntOp>
 398   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 399         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 400         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 401
 402 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 403 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 404   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 405         (ins DPR:$src1, DPR:$src2), NoItinerary,
 406         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 407         "$src1 = $dst1, $src2 = $dst2", []>;
 408 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 409   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 410         (ins QPR:$src1, QPR:$src2), NoItinerary,
 411         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 412         "$src1 = $dst1, $src2 = $dst2", []>;
 413
 414 // Basic 3-register operations, both double- and quad-register.
 415 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 416            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 417            SDNode OpNode, bit Commutable>
 418   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 419         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 420         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 421         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 422   let isCommutable = Commutable;
 423 }
 424 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 425            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 426            SDNode OpNode, bit Commutable>
 427   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 428         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 429         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 430         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 431   let isCommutable = Commutable;
 432 }
 433
 434 // Basic 3-register operations, scalar single-precision
 435 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 436            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 437            SDNode OpNode, bit Commutable>
 438   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 439         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), NoItinerary,
 440         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 441   let isCommutable = Commutable;
 442 }
 443 class N3VDsPat<SDNode OpNode, NeonI Inst>
 444   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 445        (EXTRACT_SUBREG
 446            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 447                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 448         arm_ssubreg_0)>;
 449
 450 // Basic 3-register intrinsics, both double- and quad-register.
 451 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 452               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 453               Intrinsic IntOp, bit Commutable>
 454   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 455         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 456         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 457         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 458   let isCommutable = Commutable;
 459 }
 460 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 461               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 462               Intrinsic IntOp, bit Commutable>
 463   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 464         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 465         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 466         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 467   let isCommutable = Commutable;
 468 }
 469
 470 // Multiply-Add/Sub operations, both double- and quad-register.
 471 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 472                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 473   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 474         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 475         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 476         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 477                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 478 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 479                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 480   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 481         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 482         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 483         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 484                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 485
 486 // Multiply-Add/Sub operations, scalar single-precision
 487 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 488                  string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 489   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 490         (outs DPR_VFP2:$dst),
 491         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), NoItinerary,
 492         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 493
 494 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 495   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 496       (EXTRACT_SUBREG
 497           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 498                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 499                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 500        arm_ssubreg_0)>;
 501
 502 // Neon 3-argument intrinsics, both double- and quad-register.
 503 // The destination register is also used as the first source operand register.
 504 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 505                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 506                Intrinsic IntOp>
 507   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 508         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 509         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 510         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 511                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 512 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 513                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 514                Intrinsic IntOp>
 515   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 516         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 517         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 518         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 519                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 520
 521 // Neon Long 3-argument intrinsic.  The destination register is
 522 // a quad-register and is also used as the first source operand register.
 523 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 524                string OpcodeStr, ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 525   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 526         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 527         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 528         [(set QPR:$dst,
 529           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 530
 531 // Narrowing 3-register intrinsics.
 532 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 533               string OpcodeStr, ValueType TyD, ValueType TyQ,
 534               Intrinsic IntOp, bit Commutable>
 535   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 536         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 537         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 538         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 539   let isCommutable = Commutable;
 540 }
 541
 542 // Long 3-register intrinsics.
 543 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 544               string OpcodeStr, ValueType TyQ, ValueType TyD,
 545               Intrinsic IntOp, bit Commutable>
 546   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 547         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 548         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 549         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 550   let isCommutable = Commutable;
 551 }
 552
 553 // Wide 3-register intrinsics.
 554 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 555               string OpcodeStr, ValueType TyQ, ValueType TyD,
 556               Intrinsic IntOp, bit Commutable>
 557   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 558         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), NoItinerary,
 559         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 560         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 561   let isCommutable = Commutable;
 562 }
 563
 564 // Pairwise long 2-register intrinsics, both double- and quad-register.
 565 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 566                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 567                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 568   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 569         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 570         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 571 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 572                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 573                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 574   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 575         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 576         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 577
 578 // Pairwise long 2-register accumulate intrinsics,
 579 // both double- and quad-register.
 580 // The destination register is also used as the first source operand register.
 581 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 582                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 583                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 584   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 585         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 586         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 587         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 588 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 589                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 590                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 591   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 592         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 593         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 594         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 595
 596 // Shift by immediate,
 597 // both double- and quad-register.
 598 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 599              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 600   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 601            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 602            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 603            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 604 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 605              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 606   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 607            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 608            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 609            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
 610
 611 // Long shift by immediate.
 612 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 613              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 614              ValueType OpTy, SDNode OpNode>
 615   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 616            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 617            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 618            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
 619                                           (i32 imm:$SIMM))))]>;
 620
 621 // Narrow shift by immediate.
 622 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 623              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 624              ValueType OpTy, SDNode OpNode>
 625   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 626            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 627            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 628            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
 629                                           (i32 imm:$SIMM))))]>;
 630
 631 // Shift right by immediate and accumulate,
 632 // both double- and quad-register.
 633 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 634                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 635   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 636            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 637            NoItinerary,
 638            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 639            [(set DPR:$dst, (Ty (add DPR:$src1,
 640                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
 641 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 642                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 643   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 644            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 645            NoItinerary,
 646            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 647            [(set QPR:$dst, (Ty (add QPR:$src1,
 648                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
 649
 650 // Shift by immediate and insert,
 651 // both double- and quad-register.
 652 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 653                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 654   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 655            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 656            NoItinerary,
 657            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 658            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
 659 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 660                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 661   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 662            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 663            NoItinerary,
 664            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 665            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
 666
 667 // Convert, with fractional bits immediate,
 668 // both double- and quad-register.
 669 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 670               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 671               Intrinsic IntOp>
 672   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 673            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 674            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 675            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
 676 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 677               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 678               Intrinsic IntOp>
 679   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 680            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 681            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 682            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
 683
 684 //===----------------------------------------------------------------------===//
 685 // Multiclasses
 686 //===----------------------------------------------------------------------===//
 687
 688 // Neon 3-register vector operations.
 689
 690 // First with only element sizes of 8, 16 and 32 bits:
 691 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 692                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
 693   // 64-bit vector types.
 694   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 695                    v8i8, v8i8, OpNode, Commutable>;
 696   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 697                    v4i16, v4i16, OpNode, Commutable>;
 698   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 699                    v2i32, v2i32, OpNode, Commutable>;
 700
 701   // 128-bit vector types.
 702   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 703                    v16i8, v16i8, OpNode, Commutable>;
 704   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 705                    v8i16, v8i16, OpNode, Commutable>;
 706   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 707                    v4i32, v4i32, OpNode, Commutable>;
 708 }
 709
 710 // ....then also with element size 64 bits:
 711 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 712                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
 713   : N3V_QHS<op24, op23, op11_8, op4, OpcodeStr, OpNode, Commutable> {
 714   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 715                    v1i64, v1i64, OpNode, Commutable>;
 716   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 717                    v2i64, v2i64, OpNode, Commutable>;
 718 }
 719
 720
 721 // Neon Narrowing 2-register vector intrinsics,
 722 //   source operand element sizes of 16, 32 and 64 bits:
 723 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 724                        bits<5> op11_7, bit op6, bit op4, string OpcodeStr,
 725                        Intrinsic IntOp> {
 726   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
 727                       !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
 728   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
 729                       !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
 730   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
 731                       !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
 732 }
 733
 734
 735 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
 736 //   source operand element sizes of 16, 32 and 64 bits:
 737 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
 738                        bit op4, string OpcodeStr, Intrinsic IntOp> {
 739   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
 740                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 741   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
 742                       !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 743   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
 744                       !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 745 }
 746
 747
 748 // Neon 3-register vector intrinsics.
 749
 750 // First with only element sizes of 16 and 32 bits:
 751 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 752                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 753   // 64-bit vector types.
 754   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 755                       v4i16, v4i16, IntOp, Commutable>;
 756   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 757                       v2i32, v2i32, IntOp, Commutable>;
 758
 759   // 128-bit vector types.
 760   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 761                       v8i16, v8i16, IntOp, Commutable>;
 762   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 763                       v4i32, v4i32, IntOp, Commutable>;
 764 }
 765
 766 // ....then also with element size of 8 bits:
 767 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 768                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 769   : N3VInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 770   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 771                       v8i8, v8i8, IntOp, Commutable>;
 772   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 773                       v16i8, v16i8, IntOp, Commutable>;
 774 }
 775
 776 // ....then also with element size of 64 bits:
 777 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 778                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 779   : N3VInt_QHS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 780   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 781                       v1i64, v1i64, IntOp, Commutable>;
 782   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 783                       v2i64, v2i64, IntOp, Commutable>;
 784 }
 785
 786
 787 // Neon Narrowing 3-register vector intrinsics,
 788 //   source operand element sizes of 16, 32 and 64 bits:
 789 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 790                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 791   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
 792                       v8i8, v8i16, IntOp, Commutable>;
 793   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
 794                       v4i16, v4i32, IntOp, Commutable>;
 795   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
 796                       v2i32, v2i64, IntOp, Commutable>;
 797 }
 798
 799
 800 // Neon Long 3-register vector intrinsics.
 801
 802 // First with only element sizes of 16 and 32 bits:
 803 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 804                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 805   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 806                       v4i32, v4i16, IntOp, Commutable>;
 807   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 808                       v2i64, v2i32, IntOp, Commutable>;
 809 }
 810
 811 // ....then also with element size of 8 bits:
 812 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 813                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 814   : N3VLInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 815   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 816                       v8i16, v8i8, IntOp, Commutable>;
 817 }
 818
 819
 820 // Neon Wide 3-register vector intrinsics,
 821 //   source operand element sizes of 8, 16 and 32 bits:
 822 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 823                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 824   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 825                       v8i16, v8i8, IntOp, Commutable>;
 826   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 827                       v4i32, v4i16, IntOp, Commutable>;
 828   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 829                       v2i64, v2i32, IntOp, Commutable>;
 830 }
 831
 832
 833 // Neon Multiply-Op vector operations,
 834 //   element sizes of 8, 16 and 32 bits:
 835 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 836                         string OpcodeStr, SDNode OpNode> {
 837   // 64-bit vector types.
 838   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4,
 839                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
 840   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4,
 841                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
 842   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4,
 843                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
 844
 845   // 128-bit vector types.
 846   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4,
 847                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
 848   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4,
 849                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
 850   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4,
 851                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
 852 }
 853
 854
 855 // Neon 3-argument intrinsics,
 856 //   element sizes of 8, 16 and 32 bits:
 857 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 858                        string OpcodeStr, Intrinsic IntOp> {
 859   // 64-bit vector types.
 860   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4,
 861                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 862   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4,
 863                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 864   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4,
 865                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 866
 867   // 128-bit vector types.
 868   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4,
 869                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 870   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4,
 871                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 872   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4,
 873                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 874 }
 875
 876
 877 // Neon Long 3-argument intrinsics.
 878
 879 // First with only element sizes of 16 and 32 bits:
 880 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 881                        string OpcodeStr, Intrinsic IntOp> {
 882   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 883                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 884   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4,
 885                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 886 }
 887
 888 // ....then also with element size of 8 bits:
 889 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 890                         string OpcodeStr, Intrinsic IntOp>
 891   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
 892   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 893                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 894 }
 895
 896
 897 // Neon 2-register vector intrinsics,
 898 //   element sizes of 8, 16 and 32 bits:
 899 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 900                       bits<5> op11_7, bit op4, string OpcodeStr,
 901                       Intrinsic IntOp> {
 902   // 64-bit vector types.
 903   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 904                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 905   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 906                       !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 907   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 908                       !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 909
 910   // 128-bit vector types.
 911   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 912                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 913   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 914                       !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 915   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 916                       !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 917 }
 918
 919
 920 // Neon Pairwise long 2-register intrinsics,
 921 //   element sizes of 8, 16 and 32 bits:
 922 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 923                         bits<5> op11_7, bit op4,
 924                         string OpcodeStr, Intrinsic IntOp> {
 925   // 64-bit vector types.
 926   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 927                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 928   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 929                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 930   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 931                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 932
 933   // 128-bit vector types.
 934   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 935                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 936   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 937                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 938   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 939                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 940 }
 941
 942
 943 // Neon Pairwise long 2-register accumulate intrinsics,
 944 //   element sizes of 8, 16 and 32 bits:
 945 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 946                          bits<5> op11_7, bit op4,
 947                          string OpcodeStr, Intrinsic IntOp> {
 948   // 64-bit vector types.
 949   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 950                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 951   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 952                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 953   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 954                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 955
 956   // 128-bit vector types.
 957   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 958                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 959   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 960                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 961   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 962                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 963 }
 964
 965
 966 // Neon 2-register vector shift by immediate,
 967 //   element sizes of 8, 16, 32 and 64 bits:
 968 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 969                       string OpcodeStr, SDNode OpNode> {
 970   // 64-bit vector types.
 971   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4,
 972                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
 973   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4,
 974                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
 975   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4,
 976                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
 977   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4,
 978                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
 979
 980   // 128-bit vector types.
 981   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4,
 982                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
 983   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4,
 984                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
 985   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4,
 986                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
 987   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4,
 988                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
 989 }
 990
 991
 992 // Neon Shift-Accumulate vector operations,
 993 //   element sizes of 8, 16, 32 and 64 bits:
 994 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 995                          string OpcodeStr, SDNode ShOp> {
 996   // 64-bit vector types.
 997   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
 998                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
 999   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1000                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1001   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1002                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1003   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1004                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1005
1006   // 128-bit vector types.
1007   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1008                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1009   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1010                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1011   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1012                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1013   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1014                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1015 }
1016
1017
1018 // Neon Shift-Insert vector operations,
1019 //   element sizes of 8, 16, 32 and 64 bits:
1020 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1021                          string OpcodeStr, SDNode ShOp> {
1022   // 64-bit vector types.
1023   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1024                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1025   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1026                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1027   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1028                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1029   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1030                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1031
1032   // 128-bit vector types.
1033   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1034                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1035   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1036                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1037   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1038                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1039   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1040                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1041 }
1042
1043 //===----------------------------------------------------------------------===//
1044 // Instruction Definitions.
1045 //===----------------------------------------------------------------------===//
1046
1047 // Vector Add Operations.
1048
1049 //   VADD     : Vector Add (integer and floating-point)
1050 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, "vadd.i", add, 1>;
1051 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd, 1>;
1052 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, "vadd.f32", v4f32, v4f32, fadd, 1>;
1053 //   VADDL    : Vector Add Long (Q = D + D)
1054 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, "vaddl.s", int_arm_neon_vaddls, 1>;
1055 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, "vaddl.u", int_arm_neon_vaddlu, 1>;
1056 //   VADDW    : Vector Add Wide (Q = Q + D)
1057 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1058 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1059 //   VHADD    : Vector Halving Add
1060 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, "vhadd.s", int_arm_neon_vhadds, 1>;
1061 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, "vhadd.u", int_arm_neon_vhaddu, 1>;
1062 //   VRHADD   : Vector Rounding Halving Add
1063 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1064 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1065 //   VQADD    : Vector Saturating Add
1066 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, "vqadd.s", int_arm_neon_vqadds, 1>;
1067 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, "vqadd.u", int_arm_neon_vqaddu, 1>;
1068 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1069 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1070 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1071 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1072
1073 // Vector Multiply Operations.
1074
1075 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1076 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, "vmul.i", mul, 1>;
1077 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v8i8, v8i8,
1078                         int_arm_neon_vmulp, 1>;
1079 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v16i8, v16i8,
1080                         int_arm_neon_vmulp, 1>;
1081 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul, 1>;
1082 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, "vmul.f32", v4f32, v4f32, fmul, 1>;
1083 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1084 defm VQDMULH  : N3VInt_HS<0,0,0b1011,0, "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1085 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1086 defm VQRDMULH : N3VInt_HS<1,0,0b1011,0, "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1087 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1088 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, "vmull.s", int_arm_neon_vmulls, 1>;
1089 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, "vmull.u", int_arm_neon_vmullu, 1>;
1090 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, "vmull.p8", v8i16, v8i8,
1091                         int_arm_neon_vmullp, 1>;
1092 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1093 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1094
1095 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1096
1097 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1098 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmla.i", add>;
1099 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v2f32, fmul, fadd>;
1100 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v4f32, fmul, fadd>;
1101 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1102 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1103 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1104 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1105 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1106 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1107 defm VMLS     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmls.i", sub>;
1108 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v2f32, fmul, fsub>;
1109 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v4f32, fmul, fsub>;
1110 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1111 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1112 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1113 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1114 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1115
1116 // Vector Subtract Operations.
1117
1118 //   VSUB     : Vector Subtract (integer and floating-point)
1119 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, "vsub.i", sub, 0>;
1120 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub, 0>;
1121 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, "vsub.f32", v4f32, v4f32, fsub, 0>;
1122 //   VSUBL    : Vector Subtract Long (Q = D - D)
1123 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, "vsubl.s", int_arm_neon_vsubls, 1>;
1124 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, "vsubl.u", int_arm_neon_vsublu, 1>;
1125 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1126 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1127 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1128 //   VHSUB    : Vector Halving Subtract
1129 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, "vhsub.s", int_arm_neon_vhsubs, 0>;
1130 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, "vhsub.u", int_arm_neon_vhsubu, 0>;
1131 //   VQSUB    : Vector Saturing Subtract
1132 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, "vqsub.s", int_arm_neon_vqsubs, 0>;
1133 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, "vqsub.u", int_arm_neon_vqsubu, 0>;
1134 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1135 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1136 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1137 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1138
1139 // Vector Comparisons.
1140
1141 //   VCEQ     : Vector Compare Equal
1142 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, "vceq.i", NEONvceq, 1>;
1143 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1144 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1145 //   VCGE     : Vector Compare Greater Than or Equal
1146 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, "vcge.s", NEONvcge, 0>;
1147 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, "vcge.u", NEONvcgeu, 0>;
1148 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1149 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1150 //   VCGT     : Vector Compare Greater Than
1151 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, "vcgt.s", NEONvcgt, 0>;
1152 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, "vcgt.u", NEONvcgtu, 0>;
1153 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1154 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1155 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1156 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v2i32, v2f32,
1157                         int_arm_neon_vacged, 0>;
1158 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v4i32, v4f32,
1159                         int_arm_neon_vacgeq, 0>;
1160 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1161 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v2i32, v2f32,
1162                         int_arm_neon_vacgtd, 0>;
1163 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v4i32, v4f32,
1164                         int_arm_neon_vacgtq, 0>;
1165 //   VTST     : Vector Test Bits
1166 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, "vtst.i", NEONvtst, 1>;
1167
1168 // Vector Bitwise Operations.
1169
1170 //   VAND     : Vector Bitwise AND
1171 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, "vand", v2i32, v2i32, and, 1>;
1172 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, "vand", v4i32, v4i32, and, 1>;
1173
1174 //   VEOR     : Vector Bitwise Exclusive OR
1175 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, "veor", v2i32, v2i32, xor, 1>;
1176 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, "veor", v4i32, v4i32, xor, 1>;
1177
1178 //   VORR     : Vector Bitwise OR
1179 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, "vorr", v2i32, v2i32, or, 1>;
1180 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, "vorr", v4i32, v4i32, or, 1>;
1181
1182 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1183 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1184                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1185                     "vbic\t$dst, $src1, $src2", "",
1186                     [(set DPR:$dst, (v2i32 (and DPR:$src1,(vnot DPR:$src2))))]>;
1187 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1188                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1189                     "vbic\t$dst, $src1, $src2", "",
1190                     [(set QPR:$dst, (v4i32 (and QPR:$src1,(vnot QPR:$src2))))]>;
1191
1192 //   VORN     : Vector Bitwise OR NOT
1193 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1194                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1195                     "vorn\t$dst, $src1, $src2", "",
1196                     [(set DPR:$dst, (v2i32 (or DPR:$src1, (vnot DPR:$src2))))]>;
1197 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1198                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1199                     "vorn\t$dst, $src1, $src2", "",
1200                     [(set QPR:$dst, (v4i32 (or QPR:$src1, (vnot QPR:$src2))))]>;
1201
1202 //   VMVN     : Vector Bitwise NOT
1203 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1204                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1205                     "vmvn\t$dst, $src", "",
1206                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1207 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1208                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1209                     "vmvn\t$dst, $src", "",
1210                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1211 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1212 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1213
1214 //   VBSL     : Vector Bitwise Select
1215 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1216                     (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
1217                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1218                     [(set DPR:$dst,
1219                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1220                                  (and DPR:$src3, (vnot DPR:$src1)))))]>;
1221 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1222                     (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
1223                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1224                     [(set QPR:$dst,
1225                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1226                                  (and QPR:$src3, (vnot QPR:$src1)))))]>;
1227
1228 //   VBIF     : Vector Bitwise Insert if False
1229 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1230 //   VBIT     : Vector Bitwise Insert if True
1231 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1232 // These are not yet implemented.  The TwoAddress pass will not go looking
1233 // for equivalent operations with different register constraints; it just
1234 // inserts copies.
1235
1236 // Vector Absolute Differences.
1237
1238 //   VABD     : Vector Absolute Difference
1239 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, "vabd.s", int_arm_neon_vabds, 0>;
1240 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, "vabd.u", int_arm_neon_vabdu, 0>;
1241 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v2f32, v2f32,
1242                         int_arm_neon_vabds, 0>;
1243 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v4f32, v4f32,
1244                         int_arm_neon_vabds, 0>;
1245
1246 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1247 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, "vabdl.s", int_arm_neon_vabdls, 0>;
1248 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, "vabdl.u", int_arm_neon_vabdlu, 0>;
1249
1250 //   VABA     : Vector Absolute Difference and Accumulate
1251 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1252 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1253
1254 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1255 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1256 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1257
1258 // Vector Maximum and Minimum.
1259
1260 //   VMAX     : Vector Maximum
1261 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, "vmax.s", int_arm_neon_vmaxs, 1>;
1262 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, "vmax.u", int_arm_neon_vmaxu, 1>;
1263 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v2f32, v2f32,
1264                         int_arm_neon_vmaxs, 1>;
1265 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v4f32, v4f32,
1266                         int_arm_neon_vmaxs, 1>;
1267
1268 //   VMIN     : Vector Minimum
1269 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, "vmin.s", int_arm_neon_vmins, 1>;
1270 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, "vmin.u", int_arm_neon_vminu, 1>;
1271 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v2f32, v2f32,
1272                         int_arm_neon_vmins, 1>;
1273 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v4f32, v4f32,
1274                         int_arm_neon_vmins, 1>;
1275
1276 // Vector Pairwise Operations.
1277
1278 //   VPADD    : Vector Pairwise Add
1279 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, "vpadd.i8", v8i8, v8i8,
1280                         int_arm_neon_vpadd, 0>;
1281 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, "vpadd.i16", v4i16, v4i16,
1282                         int_arm_neon_vpadd, 0>;
1283 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, "vpadd.i32", v2i32, v2i32,
1284                         int_arm_neon_vpadd, 0>;
1285 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, "vpadd.f32", v2f32, v2f32,
1286                         int_arm_neon_vpadd, 0>;
1287
1288 //   VPADDL   : Vector Pairwise Add Long
1289 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1290                              int_arm_neon_vpaddls>;
1291 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1292                              int_arm_neon_vpaddlu>;
1293
1294 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1295 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1296                               int_arm_neon_vpadals>;
1297 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1298                               int_arm_neon_vpadalu>;
1299
1300 //   VPMAX    : Vector Pairwise Maximum
1301 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, "vpmax.s8", v8i8, v8i8,
1302                         int_arm_neon_vpmaxs, 0>;
1303 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, "vpmax.s16", v4i16, v4i16,
1304                         int_arm_neon_vpmaxs, 0>;
1305 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, "vpmax.s32", v2i32, v2i32,
1306                         int_arm_neon_vpmaxs, 0>;
1307 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, "vpmax.u8", v8i8, v8i8,
1308                         int_arm_neon_vpmaxu, 0>;
1309 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, "vpmax.u16", v4i16, v4i16,
1310                         int_arm_neon_vpmaxu, 0>;
1311 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, "vpmax.u32", v2i32, v2i32,
1312                         int_arm_neon_vpmaxu, 0>;
1313 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, "vpmax.f32", v2f32, v2f32,
1314                         int_arm_neon_vpmaxs, 0>;
1315
1316 //   VPMIN    : Vector Pairwise Minimum
1317 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, "vpmin.s8", v8i8, v8i8,
1318                         int_arm_neon_vpmins, 0>;
1319 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, "vpmin.s16", v4i16, v4i16,
1320                         int_arm_neon_vpmins, 0>;
1321 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, "vpmin.s32", v2i32, v2i32,
1322                         int_arm_neon_vpmins, 0>;
1323 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, "vpmin.u8", v8i8, v8i8,
1324                         int_arm_neon_vpminu, 0>;
1325 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, "vpmin.u16", v4i16, v4i16,
1326                         int_arm_neon_vpminu, 0>;
1327 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, "vpmin.u32", v2i32, v2i32,
1328                         int_arm_neon_vpminu, 0>;
1329 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, "vpmin.f32", v2f32, v2f32,
1330                         int_arm_neon_vpmins, 0>;
1331
1332 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1333
1334 //   VRECPE   : Vector Reciprocal Estimate
1335 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1336                         v2i32, v2i32, int_arm_neon_vrecpe>;
1337 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1338                         v4i32, v4i32, int_arm_neon_vrecpe>;
1339 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1340                         v2f32, v2f32, int_arm_neon_vrecpe>;
1341 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1342                         v4f32, v4f32, int_arm_neon_vrecpe>;
1343
1344 //   VRECPS   : Vector Reciprocal Step
1345 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v2f32, v2f32,
1346                         int_arm_neon_vrecps, 1>;
1347 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v4f32, v4f32,
1348                         int_arm_neon_vrecps, 1>;
1349
1350 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1351 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1352                         v2i32, v2i32, int_arm_neon_vrsqrte>;
1353 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1354                         v4i32, v4i32, int_arm_neon_vrsqrte>;
1355 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1356                         v2f32, v2f32, int_arm_neon_vrsqrte>;
1357 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1358                         v4f32, v4f32, int_arm_neon_vrsqrte>;
1359
1360 //   VRSQRTS  : Vector Reciprocal Square Root Step
1361 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v2f32, v2f32,
1362                         int_arm_neon_vrsqrts, 1>;
1363 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v4f32, v4f32,
1364                         int_arm_neon_vrsqrts, 1>;
1365
1366 // Vector Shifts.
1367
1368 //   VSHL     : Vector Shift
1369 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, "vshl.s", int_arm_neon_vshifts, 0>;
1370 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, "vshl.u", int_arm_neon_vshiftu, 0>;
1371 //   VSHL     : Vector Shift Left (Immediate)
1372 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, "vshl.i", NEONvshl>;
1373 //   VSHR     : Vector Shift Right (Immediate)
1374 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, "vshr.s", NEONvshrs>;
1375 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, "vshr.u", NEONvshru>;
1376
1377 //   VSHLL    : Vector Shift Left Long
1378 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
1379                        v8i16, v8i8, NEONvshlls>;
1380 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
1381                        v4i32, v4i16, NEONvshlls>;
1382 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
1383                        v2i64, v2i32, NEONvshlls>;
1384 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
1385                        v8i16, v8i8, NEONvshllu>;
1386 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
1387                        v4i32, v4i16, NEONvshllu>;
1388 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
1389                        v2i64, v2i32, NEONvshllu>;
1390
1391 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
1392 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
1393                        v8i16, v8i8, NEONvshlli>;
1394 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
1395                        v4i32, v4i16, NEONvshlli>;
1396 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
1397                        v2i64, v2i32, NEONvshlli>;
1398
1399 //   VSHRN    : Vector Shift Right and Narrow
1400 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1, "vshrn.i16",
1401                        v8i8, v8i16, NEONvshrn>;
1402 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1, "vshrn.i32",
1403                        v4i16, v4i32, NEONvshrn>;
1404 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1, "vshrn.i64",
1405                        v2i32, v2i64, NEONvshrn>;
1406
1407 //   VRSHL    : Vector Rounding Shift
1408 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, "vrshl.s", int_arm_neon_vrshifts, 0>;
1409 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, "vrshl.u", int_arm_neon_vrshiftu, 0>;
1410 //   VRSHR    : Vector Rounding Shift Right
1411 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, "vrshr.s", NEONvrshrs>;
1412 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, "vrshr.u", NEONvrshru>;
1413
1414 //   VRSHRN   : Vector Rounding Shift Right and Narrow
1415 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1, "vrshrn.i16",
1416                        v8i8, v8i16, NEONvrshrn>;
1417 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1, "vrshrn.i32",
1418                        v4i16, v4i32, NEONvrshrn>;
1419 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1, "vrshrn.i64",
1420                        v2i32, v2i64, NEONvrshrn>;
1421
1422 //   VQSHL    : Vector Saturating Shift
1423 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, "vqshl.s", int_arm_neon_vqshifts, 0>;
1424 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, "vqshl.u", int_arm_neon_vqshiftu, 0>;
1425 //   VQSHL    : Vector Saturating Shift Left (Immediate)
1426 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, "vqshl.s", NEONvqshls>;
1427 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, "vqshl.u", NEONvqshlu>;
1428 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
1429 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, "vqshlu.s", NEONvqshlsu>;
1430
1431 //   VQSHRN   : Vector Saturating Shift Right and Narrow
1432 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.s16",
1433                        v8i8, v8i16, NEONvqshrns>;
1434 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.s32",
1435                        v4i16, v4i32, NEONvqshrns>;
1436 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.s64",
1437                        v2i32, v2i64, NEONvqshrns>;
1438 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.u16",
1439                        v8i8, v8i16, NEONvqshrnu>;
1440 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.u32",
1441                        v4i16, v4i32, NEONvqshrnu>;
1442 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.u64",
1443                        v2i32, v2i64, NEONvqshrnu>;
1444
1445 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
1446 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1, "vqshrun.s16",
1447                        v8i8, v8i16, NEONvqshrnsu>;
1448 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1, "vqshrun.s32",
1449                        v4i16, v4i32, NEONvqshrnsu>;
1450 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1, "vqshrun.s64",
1451                        v2i32, v2i64, NEONvqshrnsu>;
1452
1453 //   VQRSHL   : Vector Saturating Rounding Shift
1454 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, "vqrshl.s",
1455                             int_arm_neon_vqrshifts, 0>;
1456 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, "vqrshl.u",
1457                             int_arm_neon_vqrshiftu, 0>;
1458
1459 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
1460 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.s16",
1461                        v8i8, v8i16, NEONvqrshrns>;
1462 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.s32",
1463                        v4i16, v4i32, NEONvqrshrns>;
1464 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.s64",
1465                        v2i32, v2i64, NEONvqrshrns>;
1466 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.u16",
1467                        v8i8, v8i16, NEONvqrshrnu>;
1468 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.u32",
1469                        v4i16, v4i32, NEONvqrshrnu>;
1470 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.u64",
1471                        v2i32, v2i64, NEONvqrshrnu>;
1472
1473 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
1474 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1, "vqrshrun.s16",
1475                        v8i8, v8i16, NEONvqrshrnsu>;
1476 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1, "vqrshrun.s32",
1477                        v4i16, v4i32, NEONvqrshrnsu>;
1478 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1, "vqrshrun.s64",
1479                        v2i32, v2i64, NEONvqrshrnsu>;
1480
1481 //   VSRA     : Vector Shift Right and Accumulate
1482 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
1483 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
1484 //   VRSRA    : Vector Rounding Shift Right and Accumulate
1485 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
1486 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
1487
1488 //   VSLI     : Vector Shift Left and Insert
1489 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
1490 //   VSRI     : Vector Shift Right and Insert
1491 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
1492
1493 // Vector Absolute and Saturating Absolute.
1494
1495 //   VABS     : Vector Absolute Value
1496 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0, "vabs.s",
1497                            int_arm_neon_vabs>;
1498 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1499                         v2f32, v2f32, int_arm_neon_vabs>;
1500 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1501                         v4f32, v4f32, int_arm_neon_vabs>;
1502
1503 //   VQABS    : Vector Saturating Absolute Value
1504 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0, "vqabs.s",
1505                            int_arm_neon_vqabs>;
1506
1507 // Vector Negate.
1508
1509 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
1510 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
1511
1512 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
1513   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
1514         NoItinerary,
1515         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1516         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
1517 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
1518   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
1519         NoItinerary,
1520         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1521         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
1522
1523 //   VNEG     : Vector Negate
1524 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
1525 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
1526 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
1527 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
1528 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
1529 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
1530
1531 //   VNEG     : Vector Negate (floating-point)
1532 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
1533                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1534                     "vneg.f32\t$dst, $src", "",
1535                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
1536 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
1537                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1538                     "vneg.f32\t$dst, $src", "",
1539                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
1540
1541 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
1542 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
1543 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
1544 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
1545 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
1546 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
1547
1548 //   VQNEG    : Vector Saturating Negate
1549 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0, "vqneg.s",
1550                            int_arm_neon_vqneg>;
1551
1552 // Vector Bit Counting Operations.
1553
1554 //   VCLS     : Vector Count Leading Sign Bits
1555 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0, "vcls.s",
1556                            int_arm_neon_vcls>;
1557 //   VCLZ     : Vector Count Leading Zeros
1558 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0, "vclz.i",
1559                            int_arm_neon_vclz>;
1560 //   VCNT     : Vector Count One Bits
1561 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1562                         v8i8, v8i8, int_arm_neon_vcnt>;
1563 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1564                         v16i8, v16i8, int_arm_neon_vcnt>;
1565
1566 // Vector Move Operations.
1567
1568 //   VMOV     : Vector Move (Register)
1569
1570 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
1571                     NoItinerary, "vmov\t$dst, $src", "", []>;
1572 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
1573                     NoItinerary, "vmov\t$dst, $src", "", []>;
1574
1575 //   VMOV     : Vector Move (Immediate)
1576
1577 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
1578 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
1579   return ARM::getVMOVImm(N, 1, *CurDAG);
1580 }]>;
1581 def vmovImm8 : PatLeaf<(build_vector), [{
1582   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
1583 }], VMOV_get_imm8>;
1584
1585 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
1586 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
1587   return ARM::getVMOVImm(N, 2, *CurDAG);
1588 }]>;
1589 def vmovImm16 : PatLeaf<(build_vector), [{
1590   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
1591 }], VMOV_get_imm16>;
1592
1593 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
1594 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
1595   return ARM::getVMOVImm(N, 4, *CurDAG);
1596 }]>;
1597 def vmovImm32 : PatLeaf<(build_vector), [{
1598   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
1599 }], VMOV_get_imm32>;
1600
1601 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
1602 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
1603   return ARM::getVMOVImm(N, 8, *CurDAG);
1604 }]>;
1605 def vmovImm64 : PatLeaf<(build_vector), [{
1606   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
1607 }], VMOV_get_imm64>;
1608
1609 // Note: Some of the cmode bits in the following VMOV instructions need to
1610 // be encoded based on the immed values.
1611
1612 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
1613                          (ins i8imm:$SIMM), NoItinerary,
1614                          "vmov.i8\t$dst, $SIMM", "",
1615                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
1616 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
1617                          (ins i8imm:$SIMM), NoItinerary,
1618                          "vmov.i8\t$dst, $SIMM", "",
1619                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
1620
1621 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
1622                          (ins i16imm:$SIMM), NoItinerary,
1623                          "vmov.i16\t$dst, $SIMM", "",
1624                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
1625 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
1626                          (ins i16imm:$SIMM), NoItinerary,
1627                          "vmov.i16\t$dst, $SIMM", "",
1628                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
1629
1630 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
1631                          (ins i32imm:$SIMM), NoItinerary,
1632                          "vmov.i32\t$dst, $SIMM", "",
1633                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
1634 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
1635                          (ins i32imm:$SIMM), NoItinerary,
1636                          "vmov.i32\t$dst, $SIMM", "",
1637                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
1638
1639 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
1640                          (ins i64imm:$SIMM), NoItinerary,
1641                          "vmov.i64\t$dst, $SIMM", "",
1642                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
1643 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
1644                          (ins i64imm:$SIMM), NoItinerary,
1645                          "vmov.i64\t$dst, $SIMM", "",
1646                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
1647
1648 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
1649
1650 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
1651                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1652                           NoItinerary, "vmov", ".s8\t$dst, $src[$lane]",
1653                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
1654                                            imm:$lane))]>;
1655 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
1656                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1657                           NoItinerary, "vmov", ".s16\t$dst, $src[$lane]",
1658                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
1659                                            imm:$lane))]>;
1660 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
1661                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1662                           NoItinerary, "vmov", ".u8\t$dst, $src[$lane]",
1663                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
1664                                            imm:$lane))]>;
1665 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
1666                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1667                           NoItinerary, "vmov", ".u16\t$dst, $src[$lane]",
1668                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
1669                                            imm:$lane))]>;
1670 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
1671                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1672                           NoItinerary, "vmov", ".32\t$dst, $src[$lane]",
1673                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
1674                                            imm:$lane))]>;
1675 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
1676 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
1677           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1678                            (DSubReg_i8_reg imm:$lane))),
1679                      (SubReg_i8_lane imm:$lane))>;
1680 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
1681           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1682                              (DSubReg_i16_reg imm:$lane))),
1683                      (SubReg_i16_lane imm:$lane))>;
1684 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
1685           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1686                            (DSubReg_i8_reg imm:$lane))),
1687                      (SubReg_i8_lane imm:$lane))>;
1688 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
1689           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1690                              (DSubReg_i16_reg imm:$lane))),
1691                      (SubReg_i16_lane imm:$lane))>;
1692 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
1693           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
1694                              (DSubReg_i32_reg imm:$lane))),
1695                      (SubReg_i32_lane imm:$lane))>;
1696 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
1697           (EXTRACT_SUBREG QPR:$src1, (SSubReg_f32_reg imm:$src2))>;
1698 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
1699 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
1700 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
1701           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
1702
1703
1704 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
1705
1706 let Constraints = "$src1 = $dst" in {
1707 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
1708                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1709                           NoItinerary, "vmov", ".8\t$dst[$lane], $src2",
1710                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
1711                                            GPR:$src2, imm:$lane))]>;
1712 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
1713                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1714                           NoItinerary, "vmov", ".16\t$dst[$lane], $src2",
1715                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
1716                                            GPR:$src2, imm:$lane))]>;
1717 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
1718                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1719                           NoItinerary, "vmov", ".32\t$dst[$lane], $src2",
1720                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
1721                                            GPR:$src2, imm:$lane))]>;
1722 }
1723 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
1724           (v16i8 (INSERT_SUBREG QPR:$src1,
1725                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
1726                                    (DSubReg_i8_reg imm:$lane))),
1727                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
1728                   (DSubReg_i8_reg imm:$lane)))>;
1729 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
1730           (v8i16 (INSERT_SUBREG QPR:$src1,
1731                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
1732                                      (DSubReg_i16_reg imm:$lane))),
1733                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
1734                   (DSubReg_i16_reg imm:$lane)))>;
1735 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
1736           (v4i32 (INSERT_SUBREG QPR:$src1,
1737                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
1738                                      (DSubReg_i32_reg imm:$lane))),
1739                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
1740                   (DSubReg_i32_reg imm:$lane)))>;
1741
1742 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
1743           (INSERT_SUBREG QPR:$src1, SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
1744
1745 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1746 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
1747 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1748           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
1749
1750 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
1751
1752 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1753   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
1754           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1755           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
1756 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1757   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
1758           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1759           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
1760
1761 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
1762 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
1763 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
1764 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
1765 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
1766 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
1767
1768 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
1769                       NoItinerary, "vdup", ".32\t$dst, $src",
1770                       [(set DPR:$dst, (v2f32 (NEONvdup
1771                                               (f32 (bitconvert GPR:$src)))))]>;
1772 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
1773                       NoItinerary, "vdup", ".32\t$dst, $src",
1774                       [(set QPR:$dst, (v4f32 (NEONvdup
1775                                               (f32 (bitconvert GPR:$src)))))]>;
1776
1777 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
1778
1779 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
1780   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
1781         (outs DPR:$dst), (ins DPR:$src, lane_cst:$lane), NoItinerary,
1782         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1783         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
1784
1785 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
1786               ValueType ResTy, ValueType OpTy>
1787   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
1788         (outs QPR:$dst), (ins DPR:$src, lane_cst:$lane), NoItinerary,
1789         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1790         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
1791
1792 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
1793 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
1794 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
1795 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
1796 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
1797 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
1798 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
1799 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
1800
1801 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
1802           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
1803                                   (DSubReg_i8_reg imm:$lane))),
1804                            (SubReg_i8_lane imm:$lane)))>;
1805 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
1806           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
1807                                     (DSubReg_i16_reg imm:$lane))),
1808                             (SubReg_i16_lane imm:$lane)))>;
1809 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
1810           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
1811                                     (DSubReg_i32_reg imm:$lane))),
1812                             (SubReg_i32_lane imm:$lane)))>;
1813 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
1814           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
1815                                    (DSubReg_i32_reg imm:$lane))),
1816                            (SubReg_i32_lane imm:$lane)))>;
1817
1818 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
1819                     (outs DPR:$dst), (ins SPR:$src),
1820                     NoItinerary, "vdup.32\t$dst, ${src:lane}", "",
1821                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
1822
1823 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
1824                     (outs QPR:$dst), (ins SPR:$src),
1825                     NoItinerary, "vdup.32\t$dst, ${src:lane}", "",
1826                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
1827
1828 //   VMOVN    : Vector Narrowing Move
1829 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, "vmovn.i",
1830                             int_arm_neon_vmovn>;
1831 //   VQMOVN   : Vector Saturating Narrowing Move
1832 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, "vqmovn.s",
1833                             int_arm_neon_vqmovns>;
1834 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, "vqmovn.u",
1835                             int_arm_neon_vqmovnu>;
1836 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, "vqmovun.s",
1837                             int_arm_neon_vqmovnsu>;
1838 //   VMOVL    : Vector Lengthening Move
1839 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
1840 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
1841
1842 // Vector Conversions.
1843
1844 //   VCVT     : Vector Convert Between Floating-Point and Integers
1845 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1846                      v2i32, v2f32, fp_to_sint>;
1847 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1848                      v2i32, v2f32, fp_to_uint>;
1849 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1850                      v2f32, v2i32, sint_to_fp>;
1851 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1852                      v2f32, v2i32, uint_to_fp>;
1853
1854 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1855                      v4i32, v4f32, fp_to_sint>;
1856 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1857                      v4i32, v4f32, fp_to_uint>;
1858 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1859                      v4f32, v4i32, sint_to_fp>;
1860 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1861                      v4f32, v4i32, uint_to_fp>;
1862
1863 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
1864 // Note: Some of the opcode bits in the following VCVT instructions need to
1865 // be encoded based on the immed values.
1866 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1867                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
1868 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1869                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
1870 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1871                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
1872 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1873                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
1874
1875 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1876                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
1877 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1878                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
1879 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1880                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
1881 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1882                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
1883
1884 // Vector Reverse.
1885
1886 //   VREV64   : Vector Reverse elements within 64-bit doublewords
1887
1888 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1889   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
1890         (ins DPR:$src), NoItinerary,
1891         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1892         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
1893 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1894   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
1895         (ins QPR:$src), NoItinerary,
1896         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1897         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
1898
1899 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
1900 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
1901 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
1902 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
1903
1904 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
1905 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
1906 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
1907 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
1908
1909 //   VREV32   : Vector Reverse elements within 32-bit words
1910
1911 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1912   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
1913         (ins DPR:$src), NoItinerary,
1914         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1915         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
1916 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1917   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
1918         (ins QPR:$src), NoItinerary,
1919         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1920         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
1921
1922 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
1923 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
1924
1925 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
1926 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
1927
1928 //   VREV16   : Vector Reverse elements within 16-bit halfwords
1929
1930 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1931   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
1932         (ins DPR:$src), NoItinerary,
1933         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1934         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
1935 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1936   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
1937         (ins QPR:$src), NoItinerary,
1938         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1939         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
1940
1941 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
1942 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
1943
1944 //   VTRN     : Vector Transpose
1945
1946 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
1947 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
1948 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
1949
1950 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, "vtrn.8">;
1951 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, "vtrn.16">;
1952 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, "vtrn.32">;
1953
1954 //   VUZP     : Vector Unzip (Deinterleave)
1955
1956 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
1957 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
1958 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
1959
1960 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, "vuzp.8">;
1961 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, "vuzp.16">;
1962 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, "vuzp.32">;
1963
1964 //   VZIP     : Vector Zip (Interleave)
1965
1966 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
1967 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
1968 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
1969
1970 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, "vzip.8">;
1971 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, "vzip.16">;
1972 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, "vzip.32">;
1973
1974 // Vector Table Lookup and Table Extension.
1975
1976 //   VTBL     : Vector Table Lookup
1977 def  VTBL1
1978   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
1979         (ins DPR:$tbl1, DPR:$src), NoItinerary,
1980         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
1981         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
1982 def  VTBL2
1983   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
1984         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NoItinerary,
1985         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
1986         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
1987                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
1988 def  VTBL3
1989   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
1990         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NoItinerary,
1991         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
1992         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
1993                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
1994 def  VTBL4
1995   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
1996         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NoItinerary,
1997         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
1998         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
1999                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2000
2001 //   VTBX     : Vector Table Extension
2002 def  VTBX1
2003   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2004         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NoItinerary,
2005         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2006         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2007                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2008 def  VTBX2
2009   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2010         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NoItinerary,
2011         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2012         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2013                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2014 def  VTBX3
2015   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2016         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NoItinerary,
2017         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2018         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2019                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2020 def  VTBX4
2021   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2022         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NoItinerary,
2023         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2024         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2025                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2026
2027 //===----------------------------------------------------------------------===//
2028 // NEON instructions for single-precision FP math
2029 //===----------------------------------------------------------------------===//
2030
2031 // These need separate instructions because they must use DPR_VFP2 register
2032 // class which have SPR sub-registers.
2033
2034 // Vector Add Operations used for single-precision FP
2035 let neverHasSideEffects = 1 in
2036 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2037 def : N3VDsPat<fadd, VADDfd_sfp>;
2038
2039 // Vector Sub Operations used for single-precision FP
2040 let neverHasSideEffects = 1 in
2041 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2042 def : N3VDsPat<fsub, VSUBfd_sfp>;
2043
2044 // Vector Multiply Operations used for single-precision FP
2045 let neverHasSideEffects = 1 in
2046 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2047 def : N3VDsPat<fmul, VMULfd_sfp>;
2048
2049 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2050 let neverHasSideEffects = 1 in
2051 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, "vmla.f32", v2f32,fmul,fadd>;
2052 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2053
2054 let neverHasSideEffects = 1 in
2055 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, "vmls.f32", v2f32,fmul,fsub>;
2056 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2057
2058 // Vector Absolute used for single-precision FP
2059 let neverHasSideEffects = 1 in
2060 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
2061                            v2f32, v2f32, int_arm_neon_vabs>;
2062 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2063
2064 // Vector Negate used for single-precision FP
2065 let neverHasSideEffects = 1 in
2066 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2067                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), NoItinerary,
2068                         "vneg.f32\t$dst, $src", "", []>;
2069 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2070
2071 // Vector Convert between single-precision FP and integer
2072 let neverHasSideEffects = 1 in
2073 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2074                           v2i32, v2f32, fp_to_sint>;
2075 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2076
2077 let neverHasSideEffects = 1 in
2078 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2079                           v2i32, v2f32, fp_to_uint>;
2080 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2081
2082 let neverHasSideEffects = 1 in
2083 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2084                           v2f32, v2i32, sint_to_fp>;
2085 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2086
2087 let neverHasSideEffects = 1 in
2088 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2089                           v2f32, v2i32, uint_to_fp>;
2090 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2091
2092 //===----------------------------------------------------------------------===//
2093 // Non-Instruction Patterns
2094 //===----------------------------------------------------------------------===//
2095
2096 // bit_convert
2097 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2098 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2099 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2100 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2101 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2102 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2103 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2104 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2105 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2106 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2107 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2108 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2109 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2110 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2111 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2112 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2113 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
2114 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
2115 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
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2127
2128 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
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