lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 def : Pat<(vector_insert (v2f32 DPR:$src),
 550                          (f32 (load addrmode6:$addr)), imm:$lane),
 551           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 552 def : Pat<(vector_insert (v4f32 QPR:$src),
 553                          (f32 (load addrmode6:$addr)), imm:$lane),
 554           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 555
 556 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 557
 558 // ...with address register writeback:
 559 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 560   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 561           (ins addrmode6:$Rn, am6offset:$Rm,
 562            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 563           "\\{$Vd[$lane]\\}, $Rn$Rm",
 564           "$src = $Vd, $Rn.addr = $wb", []>;
 565
 566 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 567   let Inst{7-5} = lane{2-0};
 568 }
 569 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 570   let Inst{7-6} = lane{1-0};
 571   let Inst{4}   = Rn{4};
 572 }
 573 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 574   let Inst{7} = lane{0};
 575   let Inst{5} = Rn{4};
 576   let Inst{4} = Rn{4};
 577 }
 578
 579 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 580 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 581 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 582
 583 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 584 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 586           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 587           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 588           "$src1 = $Vd, $src2 = $dst2", []> {
 589   let Rm = 0b1111;
 590   let Inst{4}   = Rn{4};
 591 }
 592
 593 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 594   let Inst{7-5} = lane{2-0};
 595 }
 596 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 597   let Inst{7-6} = lane{1-0};
 598 }
 599 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 600   let Inst{7} = lane{0};
 601 }
 602
 603 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 604 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 605 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 606
 607 // ...with double-spaced registers:
 608 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 609   let Inst{7-6} = lane{1-0};
 610 }
 611 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 612   let Inst{7} = lane{0};
 613 }
 614
 615 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 616 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 617
 618 // ...with address register writeback:
 619 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 620   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 621           (ins addrmode6:$Rn, am6offset:$Rm,
 622            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 623           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 624           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 625   let Inst{4}   = Rn{4};
 626 }
 627
 628 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 629   let Inst{7-5} = lane{2-0};
 630 }
 631 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 632   let Inst{7-6} = lane{1-0};
 633 }
 634 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 635   let Inst{7} = lane{0};
 636 }
 637
 638 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 639 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 640 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 641
 642 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 643   let Inst{7-6} = lane{1-0};
 644 }
 645 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 646   let Inst{7} = lane{0};
 647 }
 648
 649 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 650 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 651
 652 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 653 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 654   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 655           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 656           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 657           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 658           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 659   let Rm = 0b1111;
 660 }
 661
 662 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 663   let Inst{7-5} = lane{2-0};
 664 }
 665 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 666   let Inst{7-6} = lane{1-0};
 667 }
 668 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 669   let Inst{7}   = lane{0};
 670 }
 671
 672 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 673 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 674 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 675
 676 // ...with double-spaced registers:
 677 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 678   let Inst{7-6} = lane{1-0};
 679 }
 680 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 681   let Inst{7}   = lane{0};
 682 }
 683
 684 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 685 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 686
 687 // ...with address register writeback:
 688 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 689   : NLdStLn<1, 0b10, op11_8, op7_4,
 690           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 691           (ins addrmode6:$Rn, am6offset:$Rm,
 692            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 693           IIC_VLD3lnu, "vld3", Dt,
 694           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 695           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 696           []>;
 697
 698 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 699   let Inst{7-5} = lane{2-0};
 700 }
 701 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 702   let Inst{7-6} = lane{1-0};
 703 }
 704 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 705   let Inst{7}   = lane{0};
 706 }
 707
 708 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 709 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 710 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 711
 712 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 713   let Inst{7-6} = lane{1-0};
 714 }
 715 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 716   let Inst{7}   = lane{0};
 717 }
 718
 719 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 720 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 721
 722 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 723 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 724   : NLdStLn<1, 0b10, op11_8, op7_4,
 725           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 726           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 727           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 728           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 729           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 730   let Rm = 0b1111;
 731   let Inst{4}   = Rn{4};
 732 }
 733
 734 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 735   let Inst{7-5} = lane{2-0};
 736 }
 737 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 738   let Inst{7-6} = lane{1-0};
 739 }
 740 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 741   let Inst{7}   = lane{0};
 742   let Inst{5} = Rn{5};
 743 }
 744
 745 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 746 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 747 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 748
 749 // ...with double-spaced registers:
 750 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 751   let Inst{7-6} = lane{1-0};
 752 }
 753 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 754   let Inst{7}   = lane{0};
 755   let Inst{5} = Rn{5};
 756 }
 757
 758 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 759 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 760
 761 // ...with address register writeback:
 762 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 763   : NLdStLn<1, 0b10, op11_8, op7_4,
 764           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 765           (ins addrmode6:$Rn, am6offset:$Rm,
 766            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 767           IIC_VLD4ln, "vld4", Dt,
 768 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 769 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 770           []> {
 771   let Inst{4}   = Rn{4};
 772 }
 773
 774 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 775   let Inst{7-5} = lane{2-0};
 776 }
 777 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 778   let Inst{7-6} = lane{1-0};
 779 }
 780 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 781   let Inst{7}   = lane{0};
 782   let Inst{5} = Rn{5};
 783 }
 784
 785 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 786 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 787 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 788
 789 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 790   let Inst{7-6} = lane{1-0};
 791 }
 792 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 793   let Inst{7}   = lane{0};
 794   let Inst{5} = Rn{5};
 795 }
 796
 797 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 798 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 799
 800 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 801
 802 //   VLD1DUP  : Vector Load (single element to all lanes)
 803 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 804   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 805           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 806           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 807   let Rm = 0b1111;
 808   let Inst{4} = Rn{4};
 809 }
 810 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 811   let Pattern = [(set QPR:$dst,
 812                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 813 }
 814
 815 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 816 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 817 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 818
 819 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 820 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 821 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 822
 823 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 824           (VLD1DUPd32 addrmode6:$addr)>;
 825 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 826           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 827
 828 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 829
 830 class VLD1QDUP<bits<4> op7_4, string Dt>
 831   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 832           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 833           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 834   let Rm = 0b1111;
 835   let Inst{4} = Rn{4};
 836 }
 837
 838 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 839 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 840 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 841
 842 // ...with address register writeback:
 843 class VLD1DUPWB<bits<4> op7_4, string Dt>
 844   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 845           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 846           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 847   let Inst{4} = Rn{4};
 848 }
 849 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 850   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 851           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 852           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 853   let Inst{4} = Rn{4};
 854 }
 855
 856 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 857 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 858 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 859
 860 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 861 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 862 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 863
 864 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 865 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 866 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 867
 868 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 869 class VLD2DUP<bits<4> op7_4, string Dt>
 870   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 871           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 872           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 873   let Rm = 0b1111;
 874   let Inst{4} = Rn{4};
 875 }
 876
 877 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 878 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 879 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 880
 881 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 882 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 883 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 884
 885 // ...with double-spaced registers (not used for codegen):
 886 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
 887 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
 888 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
 889
 890 // ...with address register writeback:
 891 class VLD2DUPWB<bits<4> op7_4, string Dt>
 892   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 893           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 894           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 895   let Inst{4} = Rn{4};
 896 }
 897
 898 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 899 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 900 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 901
 902 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 903 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 904 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 905
 906 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 907 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 908 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 909
 910 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 911 class VLD3DUP<bits<4> op7_4, string Dt>
 912   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 913           (ins addrmode6dup:$Rn), IIC_VLD3dup,
 914           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 915   let Rm = 0b1111;
 916   let Inst{4} = Rn{4};
 917 }
 918
 919 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
 920 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
 921 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
 922
 923 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
 924 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 925 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 926
 927 // ...with double-spaced registers (not used for codegen):
 928 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
 929 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
 930 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
 931
 932 // ...with address register writeback:
 933 class VLD3DUPWB<bits<4> op7_4, string Dt>
 934   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 935           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
 936           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
 937           "$Rn.addr = $wb", []> {
 938   let Inst{4} = Rn{4};
 939 }
 940
 941 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
 942 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
 943 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
 944
 945 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
 946 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
 947 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
 948
 949 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
 950 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 951 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 952
 953 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 954 class VLD4DUP<bits<4> op7_4, string Dt>
 955   : NLdSt<1, 0b10, 0b1111, op7_4,
 956           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 957           (ins addrmode6dup:$Rn), IIC_VLD4dup,
 958           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
 959   let Rm = 0b1111;
 960   let Inst{4} = Rn{4};
 961 }
 962
 963 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
 964 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
 965 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 966
 967 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
 968 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 969 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 970
 971 // ...with double-spaced registers (not used for codegen):
 972 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
 973 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
 974 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 975
 976 // ...with address register writeback:
 977 class VLD4DUPWB<bits<4> op7_4, string Dt>
 978   : NLdSt<1, 0b10, 0b1111, op7_4,
 979           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 980           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
 981           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
 982           "$Rn.addr = $wb", []> {
 983   let Inst{4} = Rn{4};
 984 }
 985
 986 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
 987 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
 988 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 989
 990 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
 991 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
 992 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 993
 994 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
 995 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 996 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 997
 998 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 999
1000 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1001
1002 // Classes for VST* pseudo-instructions with multi-register operands.
1003 // These are expanded to real instructions after register allocation.
1004 class VSTQPseudo<InstrItinClass itin>
1005   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1006 class VSTQWBPseudo<InstrItinClass itin>
1007   : PseudoNLdSt<(outs GPR:$wb),
1008                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1009                 "$addr.addr = $wb">;
1010 class VSTQQPseudo<InstrItinClass itin>
1011   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1012 class VSTQQWBPseudo<InstrItinClass itin>
1013   : PseudoNLdSt<(outs GPR:$wb),
1014                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1015                 "$addr.addr = $wb">;
1016 class VSTQQQQWBPseudo<InstrItinClass itin>
1017   : PseudoNLdSt<(outs GPR:$wb),
1018                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1019                 "$addr.addr = $wb">;
1020
1021 //   VST1     : Vector Store (multiple single elements)
1022 class VST1D<bits<4> op7_4, string Dt>
1023   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
1024           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
1025   let Rm = 0b1111;
1026   let Inst{4} = Rn{4};
1027 }
1028 class VST1Q<bits<4> op7_4, string Dt>
1029   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1030           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1031           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1032   let Rm = 0b1111;
1033   let Inst{5-4} = Rn{5-4};
1034 }
1035
1036 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1037 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1038 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1039 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1040
1041 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1042 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1043 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1044 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1045
1046 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1047 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1048 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1049 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1050
1051 // ...with address register writeback:
1052 class VST1DWB<bits<4> op7_4, string Dt>
1053   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1054           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1055           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1056   let Inst{4} = Rn{4};
1057 }
1058 class VST1QWB<bits<4> op7_4, string Dt>
1059   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1060           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1061           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1062           "$Rn.addr = $wb", []> {
1063   let Inst{5-4} = Rn{5-4};
1064 }
1065
1066 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1067 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1068 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1069 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1070
1071 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1072 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1073 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1074 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1075
1076 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1077 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1078 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1079 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1080
1081 // ...with 3 registers (some of these are only for the disassembler):
1082 class VST1D3<bits<4> op7_4, string Dt>
1083   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1084           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1085           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1086   let Rm = 0b1111;
1087   let Inst{4} = Rn{4};
1088 }
1089 class VST1D3WB<bits<4> op7_4, string Dt>
1090   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1091           (ins addrmode6:$Rn, am6offset:$Rm,
1092            DPR:$Vd, DPR:$src2, DPR:$src3),
1093           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1094           "$Rn.addr = $wb", []> {
1095   let Inst{4} = Rn{4};
1096 }
1097
1098 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1099 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1100 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1101 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1102
1103 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1104 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1105 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1106 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1107
1108 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1109 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1110
1111 // ...with 4 registers (some of these are only for the disassembler):
1112 class VST1D4<bits<4> op7_4, string Dt>
1113   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1114           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1115           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1116           []> {
1117   let Rm = 0b1111;
1118   let Inst{5-4} = Rn{5-4};
1119 }
1120 class VST1D4WB<bits<4> op7_4, string Dt>
1121   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1122           (ins addrmode6:$Rn, am6offset:$Rm,
1123            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1124           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1125           "$Rn.addr = $wb", []> {
1126   let Inst{5-4} = Rn{5-4};
1127 }
1128
1129 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1130 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1131 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1132 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1133
1134 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1135 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1136 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1137 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1138
1139 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1140 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1141
1142 //   VST2     : Vector Store (multiple 2-element structures)
1143 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1144   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1145           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1146           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1147   let Rm = 0b1111;
1148   let Inst{5-4} = Rn{5-4};
1149 }
1150 class VST2Q<bits<4> op7_4, string Dt>
1151   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1152           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1153           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1154           "", []> {
1155   let Rm = 0b1111;
1156   let Inst{5-4} = Rn{5-4};
1157 }
1158
1159 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1160 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1161 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1162
1163 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1164 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1165 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1166
1167 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1168 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1169 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1170
1171 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1172 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1173 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1174
1175 // ...with address register writeback:
1176 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1177   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1178           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1179           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1180           "$Rn.addr = $wb", []> {
1181   let Inst{5-4} = Rn{5-4};
1182 }
1183 class VST2QWB<bits<4> op7_4, string Dt>
1184   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1185           (ins addrmode6:$Rn, am6offset:$Rm,
1186            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1187           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1188           "$Rn.addr = $wb", []> {
1189   let Inst{5-4} = Rn{5-4};
1190 }
1191
1192 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1193 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1194 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1195
1196 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1197 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1198 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1199
1200 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1201 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1202 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1203
1204 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1205 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1206 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1207
1208 // ...with double-spaced registers (for disassembly only):
1209 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1210 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1211 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1212 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1213 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1214 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1215
1216 //   VST3     : Vector Store (multiple 3-element structures)
1217 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1218   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1219           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1220           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1221   let Rm = 0b1111;
1222   let Inst{4} = Rn{4};
1223 }
1224
1225 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1226 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1227 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1228
1229 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1230 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1231 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1232
1233 // ...with address register writeback:
1234 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1235   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1236           (ins addrmode6:$Rn, am6offset:$Rm,
1237            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1238           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1239           "$Rn.addr = $wb", []> {
1240   let Inst{4} = Rn{4};
1241 }
1242
1243 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1244 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1245 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1246
1247 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1248 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1249 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1250
1251 // ...with double-spaced registers (non-updating versions for disassembly only):
1252 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1253 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1254 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1255 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1256 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1257 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1258
1259 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1260 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1261 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1262
1263 // ...alternate versions to be allocated odd register numbers:
1264 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1265 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1266 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1267
1268 //   VST4     : Vector Store (multiple 4-element structures)
1269 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1270   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1271           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1272           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1273           "", []> {
1274   let Rm = 0b1111;
1275   let Inst{5-4} = Rn{5-4};
1276 }
1277
1278 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1279 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1280 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1281
1282 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1283 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1284 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1285
1286 // ...with address register writeback:
1287 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1288   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1289           (ins addrmode6:$Rn, am6offset:$Rm,
1290            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1291            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1292           "$Rn.addr = $wb", []> {
1293   let Inst{5-4} = Rn{5-4};
1294 }
1295
1296 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1297 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1298 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1299
1300 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1301 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1302 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1303
1304 // ...with double-spaced registers (non-updating versions for disassembly only):
1305 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1306 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1307 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1308 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1309 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1310 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1311
1312 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1313 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1314 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1315
1316 // ...alternate versions to be allocated odd register numbers:
1317 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1318 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1319 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1320
1321 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1322
1323 // Classes for VST*LN pseudo-instructions with multi-register operands.
1324 // These are expanded to real instructions after register allocation.
1325 class VSTQLNPseudo<InstrItinClass itin>
1326   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1327                 itin, "">;
1328 class VSTQLNWBPseudo<InstrItinClass itin>
1329   : PseudoNLdSt<(outs GPR:$wb),
1330                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1331                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1332 class VSTQQLNPseudo<InstrItinClass itin>
1333   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1334                 itin, "">;
1335 class VSTQQLNWBPseudo<InstrItinClass itin>
1336   : PseudoNLdSt<(outs GPR:$wb),
1337                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1338                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1339 class VSTQQQQLNPseudo<InstrItinClass itin>
1340   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1341                 itin, "">;
1342 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1343   : PseudoNLdSt<(outs GPR:$wb),
1344                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1345                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1346
1347 //   VST1LN   : Vector Store (single element from one lane)
1348 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1349              PatFrag StoreOp, SDNode ExtractOp>
1350   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1351           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1352           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1353           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1354   let Rm = 0b1111;
1355 }
1356 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1357   : VSTQLNPseudo<IIC_VST1ln> {
1358   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1359                           addrmode6:$addr)];
1360 }
1361
1362 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1363                        NEONvgetlaneu> {
1364   let Inst{7-5} = lane{2-0};
1365 }
1366 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1367                        NEONvgetlaneu> {
1368   let Inst{7-6} = lane{1-0};
1369   let Inst{4}   = Rn{5};
1370 }
1371 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1372   let Inst{7}   = lane{0};
1373   let Inst{5-4} = Rn{5-4};
1374 }
1375
1376 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1377 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1378 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1379
1380 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1381           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1382 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1383           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1384
1385 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1386
1387 // ...with address register writeback:
1388 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1389   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1390           (ins addrmode6:$Rn, am6offset:$Rm,
1391            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1392           "\\{$Vd[$lane]\\}, $Rn$Rm",
1393           "$Rn.addr = $wb", []>;
1394
1395 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1396   let Inst{7-5} = lane{2-0};
1397 }
1398 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1399   let Inst{7-6} = lane{1-0};
1400   let Inst{4}   = Rn{5};
1401 }
1402 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1403   let Inst{7}   = lane{0};
1404   let Inst{5-4} = Rn{5-4};
1405 }
1406
1407 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1408 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1409 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1410
1411 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1412 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1413   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1414           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1415           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1416           "", []> {
1417   let Rm = 0b1111;
1418   let Inst{4}   = Rn{4};
1419 }
1420
1421 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1422   let Inst{7-5} = lane{2-0};
1423 }
1424 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1425   let Inst{7-6} = lane{1-0};
1426 }
1427 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1428   let Inst{7}   = lane{0};
1429 }
1430
1431 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1432 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1433 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1434
1435 // ...with double-spaced registers:
1436 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1437   let Inst{7-6} = lane{1-0};
1438   let Inst{4}   = Rn{4};
1439 }
1440 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1441   let Inst{7}   = lane{0};
1442   let Inst{4}   = Rn{4};
1443 }
1444
1445 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1446 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1447
1448 // ...with address register writeback:
1449 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1450   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1451           (ins addrmode6:$addr, am6offset:$offset,
1452            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1453           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1454           "$addr.addr = $wb", []> {
1455   let Inst{4}   = Rn{4};
1456 }
1457
1458 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1459   let Inst{7-5} = lane{2-0};
1460 }
1461 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1462   let Inst{7-6} = lane{1-0};
1463 }
1464 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1465   let Inst{7}   = lane{0};
1466 }
1467
1468 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1469 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1470 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1471
1472 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1473   let Inst{7-6} = lane{1-0};
1474 }
1475 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1476   let Inst{7}   = lane{0};
1477 }
1478
1479 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1480 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1481
1482 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1483 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1484   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1485           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1486            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1487           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1488   let Rm = 0b1111;
1489 }
1490
1491 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1492   let Inst{7-5} = lane{2-0};
1493 }
1494 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1495   let Inst{7-6} = lane{1-0};
1496 }
1497 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1498   let Inst{7}   = lane{0};
1499 }
1500
1501 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1502 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1503 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1504
1505 // ...with double-spaced registers:
1506 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1507   let Inst{7-6} = lane{1-0};
1508 }
1509 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1510   let Inst{7}   = lane{0};
1511 }
1512
1513 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1514 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1515
1516 // ...with address register writeback:
1517 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1518   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1519           (ins addrmode6:$Rn, am6offset:$Rm,
1520            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1521           IIC_VST3lnu, "vst3", Dt,
1522           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1523           "$Rn.addr = $wb", []>;
1524
1525 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1526   let Inst{7-5} = lane{2-0};
1527 }
1528 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1529   let Inst{7-6} = lane{1-0};
1530 }
1531 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1532   let Inst{7}   = lane{0};
1533 }
1534
1535 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1536 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1537 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1538
1539 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1540   let Inst{7-6} = lane{1-0};
1541 }
1542 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1543   let Inst{7}   = lane{0};
1544 }
1545
1546 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1547 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1548
1549 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1550 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1551   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1552           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1553            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1554           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1555           "", []> {
1556   let Rm = 0b1111;
1557   let Inst{4} = Rn{4};
1558 }
1559
1560 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1561   let Inst{7-5} = lane{2-0};
1562 }
1563 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1564   let Inst{7-6} = lane{1-0};
1565 }
1566 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1567   let Inst{7}   = lane{0};
1568   let Inst{5} = Rn{5};
1569 }
1570
1571 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1572 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1573 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1574
1575 // ...with double-spaced registers:
1576 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1577   let Inst{7-6} = lane{1-0};
1578 }
1579 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1580   let Inst{7}   = lane{0};
1581   let Inst{5} = Rn{5};
1582 }
1583
1584 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1585 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1586
1587 // ...with address register writeback:
1588 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1589   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1590           (ins addrmode6:$Rn, am6offset:$Rm,
1591            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1592           IIC_VST4lnu, "vst4", Dt,
1593   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1594           "$Rn.addr = $wb", []> {
1595   let Inst{4} = Rn{4};
1596 }
1597
1598 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1599   let Inst{7-5} = lane{2-0};
1600 }
1601 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1602   let Inst{7-6} = lane{1-0};
1603 }
1604 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1605   let Inst{7}   = lane{0};
1606   let Inst{5} = Rn{5};
1607 }
1608
1609 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1610 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1611 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1612
1613 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1614   let Inst{7-6} = lane{1-0};
1615 }
1616 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1617   let Inst{7}   = lane{0};
1618   let Inst{5} = Rn{5};
1619 }
1620
1621 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1622 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1623
1624 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1625
1626
1627 //===----------------------------------------------------------------------===//
1628 // NEON pattern fragments
1629 //===----------------------------------------------------------------------===//
1630
1631 // Extract D sub-registers of Q registers.
1632 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1633   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1634   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1635 }]>;
1636 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1637   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1638   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1639 }]>;
1640 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1641   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1642   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1643 }]>;
1644 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1645   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1646   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1647 }]>;
1648
1649 // Extract S sub-registers of Q/D registers.
1650 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1651   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1652   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1653 }]>;
1654
1655 // Translate lane numbers from Q registers to D subregs.
1656 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1657   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1658 }]>;
1659 def SubReg_i16_lane : SDNodeXForm<imm, [{
1660   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1661 }]>;
1662 def SubReg_i32_lane : SDNodeXForm<imm, [{
1663   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1664 }]>;
1665
1666 //===----------------------------------------------------------------------===//
1667 // Instruction Classes
1668 //===----------------------------------------------------------------------===//
1669
1670 // Basic 2-register operations: double- and quad-register.
1671 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1672            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1673            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1674   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1675         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1676         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1677 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1678            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1679            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1680   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1681         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1682         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1683
1684 // Basic 2-register intrinsics, both double- and quad-register.
1685 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1686               bits<2> op17_16, bits<5> op11_7, bit op4,
1687               InstrItinClass itin, string OpcodeStr, string Dt,
1688               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1689   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1690         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1691         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1692 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1693               bits<2> op17_16, bits<5> op11_7, bit op4,
1694               InstrItinClass itin, string OpcodeStr, string Dt,
1695               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1696   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1697         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1698         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1699
1700 // Narrow 2-register operations.
1701 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1702            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1703            InstrItinClass itin, string OpcodeStr, string Dt,
1704            ValueType TyD, ValueType TyQ, SDNode OpNode>
1705   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1706         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1707         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1708
1709 // Narrow 2-register intrinsics.
1710 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1711               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1712               InstrItinClass itin, string OpcodeStr, string Dt,
1713               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1714   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1715         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1716         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1717
1718 // Long 2-register operations (currently only used for VMOVL).
1719 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1720            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1721            InstrItinClass itin, string OpcodeStr, string Dt,
1722            ValueType TyQ, ValueType TyD, SDNode OpNode>
1723   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1724         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1725         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1726
1727 // Long 2-register intrinsics.
1728 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1729               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1730               InstrItinClass itin, string OpcodeStr, string Dt,
1731               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1732   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1733         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1734         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
1735
1736 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1737 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1738   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1739         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1740         OpcodeStr, Dt, "$Vd, $Vm",
1741         "$src1 = $Vd, $src2 = $Vm", []>;
1742 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1743                   InstrItinClass itin, string OpcodeStr, string Dt>
1744   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1745         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1746         "$src1 = $Vd, $src2 = $Vm", []>;
1747
1748 // Basic 3-register operations: double- and quad-register.
1749 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1750            InstrItinClass itin, string OpcodeStr, string Dt,
1751            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1752   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1753         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1754         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1755         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1756   let isCommutable = Commutable;
1757 }
1758 // Same as N3VD but no data type.
1759 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1760            InstrItinClass itin, string OpcodeStr,
1761            ValueType ResTy, ValueType OpTy,
1762            SDNode OpNode, bit Commutable>
1763   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1764          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1765          OpcodeStr, "$Vd, $Vn, $Vm", "",
1766          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1767   let isCommutable = Commutable;
1768 }
1769
1770 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1771              InstrItinClass itin, string OpcodeStr, string Dt,
1772              ValueType Ty, SDNode ShOp>
1773   : N3V<0, 1, op21_20, op11_8, 1, 0,
1774         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1775         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1776         [(set (Ty DPR:$Vd),
1777               (Ty (ShOp (Ty DPR:$Vn),
1778                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1779   let isCommutable = 0;
1780 }
1781 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1782                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1783   : N3V<0, 1, op21_20, op11_8, 1, 0,
1784         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1785         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1786         [(set (Ty DPR:$Vd),
1787               (Ty (ShOp (Ty DPR:$Vn),
1788                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1789   let isCommutable = 0;
1790 }
1791
1792 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1793            InstrItinClass itin, string OpcodeStr, string Dt,
1794            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1795   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1796         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1797         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1798         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1799   let isCommutable = Commutable;
1800 }
1801 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1802            InstrItinClass itin, string OpcodeStr,
1803            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1804   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1805          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1806          OpcodeStr, "$Vd, $Vn, $Vm", "",
1807          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1808   let isCommutable = Commutable;
1809 }
1810 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1811              InstrItinClass itin, string OpcodeStr, string Dt,
1812              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1813   : N3V<1, 1, op21_20, op11_8, 1, 0,
1814         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1815         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1816         [(set (ResTy QPR:$Vd),
1817               (ResTy (ShOp (ResTy QPR:$Vn),
1818                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1819                                                 imm:$lane)))))]> {
1820   let isCommutable = 0;
1821 }
1822 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1823                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1824   : N3V<1, 1, op21_20, op11_8, 1, 0,
1825         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1826         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1827         [(set (ResTy QPR:$Vd),
1828               (ResTy (ShOp (ResTy QPR:$Vn),
1829                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1830                                                 imm:$lane)))))]> {
1831   let isCommutable = 0;
1832 }
1833
1834 // Basic 3-register intrinsics, both double- and quad-register.
1835 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1836               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1837               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1838   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1839         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1840         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1841         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1842   let isCommutable = Commutable;
1843 }
1844 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1845                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1846   : N3V<0, 1, op21_20, op11_8, 1, 0,
1847         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1848         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1849         [(set (Ty DPR:$Vd),
1850               (Ty (IntOp (Ty DPR:$Vn),
1851                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1852                                            imm:$lane)))))]> {
1853   let isCommutable = 0;
1854 }
1855 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1856                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1857   : N3V<0, 1, op21_20, op11_8, 1, 0,
1858         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1859         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1860         [(set (Ty DPR:$Vd),
1861               (Ty (IntOp (Ty DPR:$Vn),
1862                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1863   let isCommutable = 0;
1864 }
1865 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1866               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1867               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1868   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1869         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1870         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1871         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1872   let isCommutable = 0;
1873 }
1874
1875 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1876               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1877               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1878   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1879         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1880         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1881         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1882   let isCommutable = Commutable;
1883 }
1884 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1885                 string OpcodeStr, string Dt,
1886                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1887   : N3V<1, 1, op21_20, op11_8, 1, 0,
1888         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1889         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1890         [(set (ResTy QPR:$Vd),
1891               (ResTy (IntOp (ResTy QPR:$Vn),
1892                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1893                                                  imm:$lane)))))]> {
1894   let isCommutable = 0;
1895 }
1896 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1897                   string OpcodeStr, string Dt,
1898                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1899   : N3V<1, 1, op21_20, op11_8, 1, 0,
1900         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1901         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1902         [(set (ResTy QPR:$Vd),
1903               (ResTy (IntOp (ResTy QPR:$Vn),
1904                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1905                                                  imm:$lane)))))]> {
1906   let isCommutable = 0;
1907 }
1908 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1909               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1910               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1911   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1912         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1913         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1914         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1915   let isCommutable = 0;
1916 }
1917
1918 // Multiply-Add/Sub operations: double- and quad-register.
1919 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1920                 InstrItinClass itin, string OpcodeStr, string Dt,
1921                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
1922   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1923         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1924         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1925         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1926                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1927
1928 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1929                   string OpcodeStr, string Dt,
1930                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
1931   : N3V<0, 1, op21_20, op11_8, 1, 0,
1932         (outs DPR:$Vd),
1933         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1934         NVMulSLFrm, itin,
1935         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1936         [(set (Ty DPR:$Vd),
1937               (Ty (ShOp (Ty DPR:$src1),
1938                         (Ty (MulOp DPR:$Vn,
1939                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1940                                                      imm:$lane)))))))]>;
1941 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1942                     string OpcodeStr, string Dt,
1943                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1944   : N3V<0, 1, op21_20, op11_8, 1, 0,
1945         (outs DPR:$Vd),
1946         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1947         NVMulSLFrm, itin,
1948         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1949         [(set (Ty DPR:$Vd),
1950               (Ty (ShOp (Ty DPR:$src1),
1951                         (Ty (MulOp DPR:$Vn,
1952                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1953                                                      imm:$lane)))))))]>;
1954
1955 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1956                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1957                 SDPatternOperator MulOp, SDPatternOperator OpNode>
1958   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1959         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1960         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1961         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1962                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1963 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1964                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1965                   SDPatternOperator MulOp, SDPatternOperator ShOp>
1966   : N3V<1, 1, op21_20, op11_8, 1, 0,
1967         (outs QPR:$Vd),
1968         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1969         NVMulSLFrm, itin,
1970         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1971         [(set (ResTy QPR:$Vd),
1972               (ResTy (ShOp (ResTy QPR:$src1),
1973                            (ResTy (MulOp QPR:$Vn,
1974                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1975                                                         imm:$lane)))))))]>;
1976 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1977                     string OpcodeStr, string Dt,
1978                     ValueType ResTy, ValueType OpTy,
1979                     SDNode MulOp, SDNode ShOp>
1980   : N3V<1, 1, op21_20, op11_8, 1, 0,
1981         (outs QPR:$Vd),
1982         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1983         NVMulSLFrm, itin,
1984         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1985         [(set (ResTy QPR:$Vd),
1986               (ResTy (ShOp (ResTy QPR:$src1),
1987                            (ResTy (MulOp QPR:$Vn,
1988                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1989                                                         imm:$lane)))))))]>;
1990
1991 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1992 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1993                 InstrItinClass itin, string OpcodeStr, string Dt,
1994                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1995   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1996         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1997         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1998         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1999                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2000 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2001                 InstrItinClass itin, string OpcodeStr, string Dt,
2002                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2003   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2004         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2005         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2006         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2007                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2008
2009 // Neon 3-argument intrinsics, both double- and quad-register.
2010 // The destination register is also used as the first source operand register.
2011 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2012                InstrItinClass itin, string OpcodeStr, string Dt,
2013                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2014   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2015         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2016         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2017         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2018                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2019 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2020                InstrItinClass itin, string OpcodeStr, string Dt,
2021                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2022   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2023         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2024         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2025         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2026                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2027
2028 // Long Multiply-Add/Sub operations.
2029 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2030                 InstrItinClass itin, string OpcodeStr, string Dt,
2031                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2032   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2033         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2034         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2035         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2036                                 (TyQ (MulOp (TyD DPR:$Vn),
2037                                             (TyD DPR:$Vm)))))]>;
2038 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2039                   InstrItinClass itin, string OpcodeStr, string Dt,
2040                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2041   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2042         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2043         NVMulSLFrm, itin,
2044         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2045         [(set QPR:$Vd,
2046           (OpNode (TyQ QPR:$src1),
2047                   (TyQ (MulOp (TyD DPR:$Vn),
2048                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2049                                                  imm:$lane))))))]>;
2050 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2051                     InstrItinClass itin, string OpcodeStr, string Dt,
2052                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2053   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2054         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2055         NVMulSLFrm, itin,
2056         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2057         [(set QPR:$Vd,
2058           (OpNode (TyQ QPR:$src1),
2059                   (TyQ (MulOp (TyD DPR:$Vn),
2060                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2061                                                  imm:$lane))))))]>;
2062
2063 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2064 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2065                    InstrItinClass itin, string OpcodeStr, string Dt,
2066                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2067                    SDNode OpNode>
2068   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2069         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2070         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2071         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2072                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2073                                                         (TyD DPR:$Vm)))))))]>;
2074
2075 // Neon Long 3-argument intrinsic.  The destination register is
2076 // a quad-register and is also used as the first source operand register.
2077 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2078                InstrItinClass itin, string OpcodeStr, string Dt,
2079                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2080   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2081         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2082         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2083         [(set QPR:$Vd,
2084           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2085 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2086                  string OpcodeStr, string Dt,
2087                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2088   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2089         (outs QPR:$Vd),
2090         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2091         NVMulSLFrm, itin,
2092         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2093         [(set (ResTy QPR:$Vd),
2094               (ResTy (IntOp (ResTy QPR:$src1),
2095                             (OpTy DPR:$Vn),
2096                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2097                                                 imm:$lane)))))]>;
2098 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2099                    InstrItinClass itin, string OpcodeStr, string Dt,
2100                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2101   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2102         (outs QPR:$Vd),
2103         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2104         NVMulSLFrm, itin,
2105         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2106         [(set (ResTy QPR:$Vd),
2107               (ResTy (IntOp (ResTy QPR:$src1),
2108                             (OpTy DPR:$Vn),
2109                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2110                                                 imm:$lane)))))]>;
2111
2112 // Narrowing 3-register intrinsics.
2113 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2114               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2115               Intrinsic IntOp, bit Commutable>
2116   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2117         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2118         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2119         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2120   let isCommutable = Commutable;
2121 }
2122
2123 // Long 3-register operations.
2124 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2125            InstrItinClass itin, string OpcodeStr, string Dt,
2126            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2127   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2128         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2129         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2130         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2131   let isCommutable = Commutable;
2132 }
2133 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2134              InstrItinClass itin, string OpcodeStr, string Dt,
2135              ValueType TyQ, ValueType TyD, SDNode OpNode>
2136   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2137         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2138         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2139         [(set QPR:$Vd,
2140           (TyQ (OpNode (TyD DPR:$Vn),
2141                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2142 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2143                InstrItinClass itin, string OpcodeStr, string Dt,
2144                ValueType TyQ, ValueType TyD, SDNode OpNode>
2145   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2146         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2147         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2148         [(set QPR:$Vd,
2149           (TyQ (OpNode (TyD DPR:$Vn),
2150                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2151
2152 // Long 3-register operations with explicitly extended operands.
2153 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2154               InstrItinClass itin, string OpcodeStr, string Dt,
2155               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2156               bit Commutable>
2157   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2158         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2159         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2160         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2161                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2162   let isCommutable = Commutable;
2163 }
2164
2165 // Long 3-register intrinsics with explicit extend (VABDL).
2166 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2167                  InstrItinClass itin, string OpcodeStr, string Dt,
2168                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2169                  bit Commutable>
2170   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2171         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2172         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2173         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2174                                                 (TyD DPR:$Vm))))))]> {
2175   let isCommutable = Commutable;
2176 }
2177
2178 // Long 3-register intrinsics.
2179 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2180               InstrItinClass itin, string OpcodeStr, string Dt,
2181               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2182   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2183         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2184         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2185         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2186   let isCommutable = Commutable;
2187 }
2188 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2189                 string OpcodeStr, string Dt,
2190                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2191   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2192         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2193         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2194         [(set (ResTy QPR:$Vd),
2195               (ResTy (IntOp (OpTy DPR:$Vn),
2196                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2197                                                 imm:$lane)))))]>;
2198 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2199                   InstrItinClass itin, string OpcodeStr, string Dt,
2200                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2201   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2202         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2203         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2204         [(set (ResTy QPR:$Vd),
2205               (ResTy (IntOp (OpTy DPR:$Vn),
2206                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2207                                                 imm:$lane)))))]>;
2208
2209 // Wide 3-register operations.
2210 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2211            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2212            SDNode OpNode, SDNode ExtOp, bit Commutable>
2213   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2214         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2215         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2216         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2217                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2218   let isCommutable = Commutable;
2219 }
2220
2221 // Pairwise long 2-register intrinsics, both double- and quad-register.
2222 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2223                 bits<2> op17_16, bits<5> op11_7, bit op4,
2224                 string OpcodeStr, string Dt,
2225                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2226   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2227         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2228         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2229 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2230                 bits<2> op17_16, bits<5> op11_7, bit op4,
2231                 string OpcodeStr, string Dt,
2232                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2233   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2234         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2235         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2236
2237 // Pairwise long 2-register accumulate intrinsics,
2238 // both double- and quad-register.
2239 // The destination register is also used as the first source operand register.
2240 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2241                  bits<2> op17_16, bits<5> op11_7, bit op4,
2242                  string OpcodeStr, string Dt,
2243                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2244   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2245         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2246         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2247         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2248 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2249                  bits<2> op17_16, bits<5> op11_7, bit op4,
2250                  string OpcodeStr, string Dt,
2251                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2252   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2253         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2254         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2255         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2256
2257 // Shift by immediate,
2258 // both double- and quad-register.
2259 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2260              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2261              ValueType Ty, SDNode OpNode>
2262   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2263            (outs DPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), f, itin,
2264            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2265            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2266 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2267              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2268              ValueType Ty, SDNode OpNode>
2269   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2270            (outs QPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), f, itin,
2271            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2272            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2273
2274 // Long shift by immediate.
2275 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2276              string OpcodeStr, string Dt,
2277              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2278   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2279            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2280            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2281            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2282                                           (i32 imm:$SIMM))))]>;
2283
2284 // Narrow shift by immediate.
2285 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2286              InstrItinClass itin, string OpcodeStr, string Dt,
2287              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2288   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2289            (outs DPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, itin,
2290            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2291            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2292                                           (i32 imm:$SIMM))))]>;
2293
2294 // Shift right by immediate and accumulate,
2295 // both double- and quad-register.
2296 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2297                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2298   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2299            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2300            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2301            [(set DPR:$Vd, (Ty (add DPR:$src1,
2302                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2303 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2304                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2305   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2306            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2307            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2308            [(set QPR:$Vd, (Ty (add QPR:$src1,
2309                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2310
2311 // Shift by immediate and insert,
2312 // both double- and quad-register.
2313 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2314                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2315   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2316            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2317            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2318            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2319 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2320                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2321   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2322            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2323            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2324            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2325
2326 // Convert, with fractional bits immediate,
2327 // both double- and quad-register.
2328 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2329               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2330               Intrinsic IntOp>
2331   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2332            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2333            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2334            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2335 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2336               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2337               Intrinsic IntOp>
2338   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2339            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2340            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2341            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2342
2343 //===----------------------------------------------------------------------===//
2344 // Multiclasses
2345 //===----------------------------------------------------------------------===//
2346
2347 // Abbreviations used in multiclass suffixes:
2348 //   Q = quarter int (8 bit) elements
2349 //   H = half int (16 bit) elements
2350 //   S = single int (32 bit) elements
2351 //   D = double int (64 bit) elements
2352
2353 // Neon 2-register vector operations -- for disassembly only.
2354
2355 // First with only element sizes of 8, 16 and 32 bits:
2356 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2357                        bits<5> op11_7, bit op4, string opc, string Dt,
2358                        string asm, SDNode OpNode> {
2359   // 64-bit vector types.
2360   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2361                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2362                   opc, !strconcat(Dt, "8"), asm, "",
2363                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2364   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2365                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2366                   opc, !strconcat(Dt, "16"), asm, "",
2367                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2368   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2369                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2370                   opc, !strconcat(Dt, "32"), asm, "",
2371                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2372   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2373                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2374                   opc, "f32", asm, "",
2375                   [(set DPR:$Vd, (v2f32 (OpNode (v2f32 DPR:$Vm))))]> {
2376     let Inst{10} = 1; // overwrite F = 1
2377   }
2378
2379   // 128-bit vector types.
2380   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2381                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2382                   opc, !strconcat(Dt, "8"), asm, "",
2383                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2384   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2385                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2386                   opc, !strconcat(Dt, "16"), asm, "",
2387                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2388   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2389                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2390                   opc, !strconcat(Dt, "32"), asm, "",
2391                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2392   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2393                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2394                   opc, "f32", asm, "",
2395                   [(set QPR:$Vd, (v4f32 (OpNode (v4f32 QPR:$Vm))))]> {
2396     let Inst{10} = 1; // overwrite F = 1
2397   }
2398 }
2399
2400 // Neon 3-register vector operations.
2401
2402 // First with only element sizes of 8, 16 and 32 bits:
2403 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2404                    InstrItinClass itinD16, InstrItinClass itinD32,
2405                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2406                    string OpcodeStr, string Dt,
2407                    SDNode OpNode, bit Commutable = 0> {
2408   // 64-bit vector types.
2409   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2410                    OpcodeStr, !strconcat(Dt, "8"),
2411                    v8i8, v8i8, OpNode, Commutable>;
2412   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2413                    OpcodeStr, !strconcat(Dt, "16"),
2414                    v4i16, v4i16, OpNode, Commutable>;
2415   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2416                    OpcodeStr, !strconcat(Dt, "32"),
2417                    v2i32, v2i32, OpNode, Commutable>;
2418
2419   // 128-bit vector types.
2420   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2421                    OpcodeStr, !strconcat(Dt, "8"),
2422                    v16i8, v16i8, OpNode, Commutable>;
2423   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2424                    OpcodeStr, !strconcat(Dt, "16"),
2425                    v8i16, v8i16, OpNode, Commutable>;
2426   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2427                    OpcodeStr, !strconcat(Dt, "32"),
2428                    v4i32, v4i32, OpNode, Commutable>;
2429 }
2430
2431 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2432   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2433                        v4i16, ShOp>;
2434   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2435                      v2i32, ShOp>;
2436   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2437                        v8i16, v4i16, ShOp>;
2438   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2439                      v4i32, v2i32, ShOp>;
2440 }
2441
2442 // ....then also with element size 64 bits:
2443 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2444                     InstrItinClass itinD, InstrItinClass itinQ,
2445                     string OpcodeStr, string Dt,
2446                     SDNode OpNode, bit Commutable = 0>
2447   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2448             OpcodeStr, Dt, OpNode, Commutable> {
2449   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2450                    OpcodeStr, !strconcat(Dt, "64"),
2451                    v1i64, v1i64, OpNode, Commutable>;
2452   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2453                    OpcodeStr, !strconcat(Dt, "64"),
2454                    v2i64, v2i64, OpNode, Commutable>;
2455 }
2456
2457
2458 // Neon Narrowing 2-register vector operations,
2459 //   source operand element sizes of 16, 32 and 64 bits:
2460 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2461                     bits<5> op11_7, bit op6, bit op4,
2462                     InstrItinClass itin, string OpcodeStr, string Dt,
2463                     SDNode OpNode> {
2464   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2465                    itin, OpcodeStr, !strconcat(Dt, "16"),
2466                    v8i8, v8i16, OpNode>;
2467   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2468                    itin, OpcodeStr, !strconcat(Dt, "32"),
2469                    v4i16, v4i32, OpNode>;
2470   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2471                    itin, OpcodeStr, !strconcat(Dt, "64"),
2472                    v2i32, v2i64, OpNode>;
2473 }
2474
2475 // Neon Narrowing 2-register vector intrinsics,
2476 //   source operand element sizes of 16, 32 and 64 bits:
2477 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2478                        bits<5> op11_7, bit op6, bit op4,
2479                        InstrItinClass itin, string OpcodeStr, string Dt,
2480                        Intrinsic IntOp> {
2481   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2482                       itin, OpcodeStr, !strconcat(Dt, "16"),
2483                       v8i8, v8i16, IntOp>;
2484   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2485                       itin, OpcodeStr, !strconcat(Dt, "32"),
2486                       v4i16, v4i32, IntOp>;
2487   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2488                       itin, OpcodeStr, !strconcat(Dt, "64"),
2489                       v2i32, v2i64, IntOp>;
2490 }
2491
2492
2493 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2494 //   source operand element sizes of 16, 32 and 64 bits:
2495 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2496                     string OpcodeStr, string Dt, SDNode OpNode> {
2497   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2498                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2499   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2500                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2501   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2502                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2503 }
2504
2505
2506 // Neon 3-register vector intrinsics.
2507
2508 // First with only element sizes of 16 and 32 bits:
2509 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2510                      InstrItinClass itinD16, InstrItinClass itinD32,
2511                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2512                      string OpcodeStr, string Dt,
2513                      Intrinsic IntOp, bit Commutable = 0> {
2514   // 64-bit vector types.
2515   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2516                       OpcodeStr, !strconcat(Dt, "16"),
2517                       v4i16, v4i16, IntOp, Commutable>;
2518   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2519                       OpcodeStr, !strconcat(Dt, "32"),
2520                       v2i32, v2i32, IntOp, Commutable>;
2521
2522   // 128-bit vector types.
2523   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2524                       OpcodeStr, !strconcat(Dt, "16"),
2525                       v8i16, v8i16, IntOp, Commutable>;
2526   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2527                       OpcodeStr, !strconcat(Dt, "32"),
2528                       v4i32, v4i32, IntOp, Commutable>;
2529 }
2530 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2531                      InstrItinClass itinD16, InstrItinClass itinD32,
2532                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2533                      string OpcodeStr, string Dt,
2534                      Intrinsic IntOp> {
2535   // 64-bit vector types.
2536   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2537                       OpcodeStr, !strconcat(Dt, "16"),
2538                       v4i16, v4i16, IntOp>;
2539   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2540                       OpcodeStr, !strconcat(Dt, "32"),
2541                       v2i32, v2i32, IntOp>;
2542
2543   // 128-bit vector types.
2544   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2545                       OpcodeStr, !strconcat(Dt, "16"),
2546                       v8i16, v8i16, IntOp>;
2547   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2548                       OpcodeStr, !strconcat(Dt, "32"),
2549                       v4i32, v4i32, IntOp>;
2550 }
2551
2552 multiclass N3VIntSL_HS<bits<4> op11_8,
2553                        InstrItinClass itinD16, InstrItinClass itinD32,
2554                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2555                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2556   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2557                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2558   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2559                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2560   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2561                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2562   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2563                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2564 }
2565
2566 // ....then also with element size of 8 bits:
2567 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2568                       InstrItinClass itinD16, InstrItinClass itinD32,
2569                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2570                       string OpcodeStr, string Dt,
2571                       Intrinsic IntOp, bit Commutable = 0>
2572   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2573               OpcodeStr, Dt, IntOp, Commutable> {
2574   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2575                       OpcodeStr, !strconcat(Dt, "8"),
2576                       v8i8, v8i8, IntOp, Commutable>;
2577   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2578                       OpcodeStr, !strconcat(Dt, "8"),
2579                       v16i8, v16i8, IntOp, Commutable>;
2580 }
2581 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2582                       InstrItinClass itinD16, InstrItinClass itinD32,
2583                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2584                       string OpcodeStr, string Dt,
2585                       Intrinsic IntOp>
2586   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2587               OpcodeStr, Dt, IntOp> {
2588   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2589                       OpcodeStr, !strconcat(Dt, "8"),
2590                       v8i8, v8i8, IntOp>;
2591   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2592                       OpcodeStr, !strconcat(Dt, "8"),
2593                       v16i8, v16i8, IntOp>;
2594 }
2595
2596
2597 // ....then also with element size of 64 bits:
2598 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2599                        InstrItinClass itinD16, InstrItinClass itinD32,
2600                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2601                        string OpcodeStr, string Dt,
2602                        Intrinsic IntOp, bit Commutable = 0>
2603   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2604                OpcodeStr, Dt, IntOp, Commutable> {
2605   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2606                       OpcodeStr, !strconcat(Dt, "64"),
2607                       v1i64, v1i64, IntOp, Commutable>;
2608   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2609                       OpcodeStr, !strconcat(Dt, "64"),
2610                       v2i64, v2i64, IntOp, Commutable>;
2611 }
2612 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2613                        InstrItinClass itinD16, InstrItinClass itinD32,
2614                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2615                        string OpcodeStr, string Dt,
2616                        Intrinsic IntOp>
2617   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2618                OpcodeStr, Dt, IntOp> {
2619   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2620                       OpcodeStr, !strconcat(Dt, "64"),
2621                       v1i64, v1i64, IntOp>;
2622   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2623                       OpcodeStr, !strconcat(Dt, "64"),
2624                       v2i64, v2i64, IntOp>;
2625 }
2626
2627 // Neon Narrowing 3-register vector intrinsics,
2628 //   source operand element sizes of 16, 32 and 64 bits:
2629 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2630                        string OpcodeStr, string Dt,
2631                        Intrinsic IntOp, bit Commutable = 0> {
2632   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2633                       OpcodeStr, !strconcat(Dt, "16"),
2634                       v8i8, v8i16, IntOp, Commutable>;
2635   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2636                       OpcodeStr, !strconcat(Dt, "32"),
2637                       v4i16, v4i32, IntOp, Commutable>;
2638   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2639                       OpcodeStr, !strconcat(Dt, "64"),
2640                       v2i32, v2i64, IntOp, Commutable>;
2641 }
2642
2643
2644 // Neon Long 3-register vector operations.
2645
2646 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2647                     InstrItinClass itin16, InstrItinClass itin32,
2648                     string OpcodeStr, string Dt,
2649                     SDNode OpNode, bit Commutable = 0> {
2650   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2651                    OpcodeStr, !strconcat(Dt, "8"),
2652                    v8i16, v8i8, OpNode, Commutable>;
2653   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2654                    OpcodeStr, !strconcat(Dt, "16"),
2655                    v4i32, v4i16, OpNode, Commutable>;
2656   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2657                    OpcodeStr, !strconcat(Dt, "32"),
2658                    v2i64, v2i32, OpNode, Commutable>;
2659 }
2660
2661 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2662                      InstrItinClass itin, string OpcodeStr, string Dt,
2663                      SDNode OpNode> {
2664   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2665                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2666   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2667                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2668 }
2669
2670 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2671                        InstrItinClass itin16, InstrItinClass itin32,
2672                        string OpcodeStr, string Dt,
2673                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2674   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2675                       OpcodeStr, !strconcat(Dt, "8"),
2676                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2677   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2678                       OpcodeStr, !strconcat(Dt, "16"),
2679                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2680   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2681                       OpcodeStr, !strconcat(Dt, "32"),
2682                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2683 }
2684
2685 // Neon Long 3-register vector intrinsics.
2686
2687 // First with only element sizes of 16 and 32 bits:
2688 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2689                       InstrItinClass itin16, InstrItinClass itin32,
2690                       string OpcodeStr, string Dt,
2691                       Intrinsic IntOp, bit Commutable = 0> {
2692   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2693                       OpcodeStr, !strconcat(Dt, "16"),
2694                       v4i32, v4i16, IntOp, Commutable>;
2695   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2696                       OpcodeStr, !strconcat(Dt, "32"),
2697                       v2i64, v2i32, IntOp, Commutable>;
2698 }
2699
2700 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2701                         InstrItinClass itin, string OpcodeStr, string Dt,
2702                         Intrinsic IntOp> {
2703   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2704                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2705   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2706                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2707 }
2708
2709 // ....then also with element size of 8 bits:
2710 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2711                        InstrItinClass itin16, InstrItinClass itin32,
2712                        string OpcodeStr, string Dt,
2713                        Intrinsic IntOp, bit Commutable = 0>
2714   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2715                IntOp, Commutable> {
2716   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2717                       OpcodeStr, !strconcat(Dt, "8"),
2718                       v8i16, v8i8, IntOp, Commutable>;
2719 }
2720
2721 // ....with explicit extend (VABDL).
2722 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2723                        InstrItinClass itin, string OpcodeStr, string Dt,
2724                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2725   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2726                          OpcodeStr, !strconcat(Dt, "8"),
2727                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2728   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2729                          OpcodeStr, !strconcat(Dt, "16"),
2730                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2731   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2732                          OpcodeStr, !strconcat(Dt, "32"),
2733                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2734 }
2735
2736
2737 // Neon Wide 3-register vector intrinsics,
2738 //   source operand element sizes of 8, 16 and 32 bits:
2739 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2740                     string OpcodeStr, string Dt,
2741                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2742   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2743                    OpcodeStr, !strconcat(Dt, "8"),
2744                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2745   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2746                    OpcodeStr, !strconcat(Dt, "16"),
2747                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2748   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2749                    OpcodeStr, !strconcat(Dt, "32"),
2750                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2751 }
2752
2753
2754 // Neon Multiply-Op vector operations,
2755 //   element sizes of 8, 16 and 32 bits:
2756 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2757                         InstrItinClass itinD16, InstrItinClass itinD32,
2758                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2759                         string OpcodeStr, string Dt, SDNode OpNode> {
2760   // 64-bit vector types.
2761   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2762                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2763   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2764                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2765   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2766                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2767
2768   // 128-bit vector types.
2769   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2770                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2771   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2772                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2773   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2774                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2775 }
2776
2777 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2778                          InstrItinClass itinD16, InstrItinClass itinD32,
2779                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2780                          string OpcodeStr, string Dt, SDNode ShOp> {
2781   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2782                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2783   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2784                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2785   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2786                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2787                             mul, ShOp>;
2788   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2789                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2790                           mul, ShOp>;
2791 }
2792
2793 // Neon Intrinsic-Op vector operations,
2794 //   element sizes of 8, 16 and 32 bits:
2795 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2796                         InstrItinClass itinD, InstrItinClass itinQ,
2797                         string OpcodeStr, string Dt, Intrinsic IntOp,
2798                         SDNode OpNode> {
2799   // 64-bit vector types.
2800   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2801                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2802   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2803                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2804   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2805                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2806
2807   // 128-bit vector types.
2808   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2809                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2810   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2811                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2812   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2813                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2814 }
2815
2816 // Neon 3-argument intrinsics,
2817 //   element sizes of 8, 16 and 32 bits:
2818 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2819                        InstrItinClass itinD, InstrItinClass itinQ,
2820                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2821   // 64-bit vector types.
2822   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2823                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2824   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2825                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2826   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2827                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2828
2829   // 128-bit vector types.
2830   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2831                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2832   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2833                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2834   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2835                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2836 }
2837
2838
2839 // Neon Long Multiply-Op vector operations,
2840 //   element sizes of 8, 16 and 32 bits:
2841 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2842                          InstrItinClass itin16, InstrItinClass itin32,
2843                          string OpcodeStr, string Dt, SDNode MulOp,
2844                          SDNode OpNode> {
2845   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2846                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2847   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2848                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2849   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2850                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2851 }
2852
2853 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2854                           string Dt, SDNode MulOp, SDNode OpNode> {
2855   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2856                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2857   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2858                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2859 }
2860
2861
2862 // Neon Long 3-argument intrinsics.
2863
2864 // First with only element sizes of 16 and 32 bits:
2865 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2866                        InstrItinClass itin16, InstrItinClass itin32,
2867                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2868   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2869                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2870   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2871                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2872 }
2873
2874 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2875                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2876   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2877                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2878   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2879                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2880 }
2881
2882 // ....then also with element size of 8 bits:
2883 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2884                         InstrItinClass itin16, InstrItinClass itin32,
2885                         string OpcodeStr, string Dt, Intrinsic IntOp>
2886   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2887   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2888                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2889 }
2890
2891 // ....with explicit extend (VABAL).
2892 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2893                             InstrItinClass itin, string OpcodeStr, string Dt,
2894                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2895   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2896                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2897                            IntOp, ExtOp, OpNode>;
2898   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2899                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2900                            IntOp, ExtOp, OpNode>;
2901   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2902                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2903                            IntOp, ExtOp, OpNode>;
2904 }
2905
2906
2907 // Neon 2-register vector intrinsics,
2908 //   element sizes of 8, 16 and 32 bits:
2909 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2910                       bits<5> op11_7, bit op4,
2911                       InstrItinClass itinD, InstrItinClass itinQ,
2912                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2913   // 64-bit vector types.
2914   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2915                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2916   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2917                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2918   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2919                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2920
2921   // 128-bit vector types.
2922   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2923                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2924   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2925                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2926   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2927                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2928 }
2929
2930
2931 // Neon Pairwise long 2-register intrinsics,
2932 //   element sizes of 8, 16 and 32 bits:
2933 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2934                         bits<5> op11_7, bit op4,
2935                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2936   // 64-bit vector types.
2937   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2938                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2939   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2940                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2941   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2942                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2943
2944   // 128-bit vector types.
2945   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2946                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2947   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2948                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2949   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2950                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2951 }
2952
2953
2954 // Neon Pairwise long 2-register accumulate intrinsics,
2955 //   element sizes of 8, 16 and 32 bits:
2956 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2957                          bits<5> op11_7, bit op4,
2958                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2959   // 64-bit vector types.
2960   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2961                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2962   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2963                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2964   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2965                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2966
2967   // 128-bit vector types.
2968   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2969                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2970   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2971                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2972   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2973                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2974 }
2975
2976
2977 // Neon 2-register vector shift by immediate,
2978 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2979 //   element sizes of 8, 16, 32 and 64 bits:
2980 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2981                      InstrItinClass itin, string OpcodeStr, string Dt,
2982                      SDNode OpNode, Format f> {
2983   // 64-bit vector types.
2984   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2985                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2986     let Inst{21-19} = 0b001; // imm6 = 001xxx
2987   }
2988   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2989                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2990     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2991   }
2992   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2993                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2994     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2995   }
2996   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2997                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2998                              // imm6 = xxxxxx
2999
3000   // 128-bit vector types.
3001   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3002                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3003     let Inst{21-19} = 0b001; // imm6 = 001xxx
3004   }
3005   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3006                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3007     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3008   }
3009   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3010                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3011     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3012   }
3013   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
3014                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3015                              // imm6 = xxxxxx
3016 }
3017
3018 // Neon Shift-Accumulate vector operations,
3019 //   element sizes of 8, 16, 32 and 64 bits:
3020 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3021                          string OpcodeStr, string Dt, SDNode ShOp> {
3022   // 64-bit vector types.
3023   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
3024                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3025     let Inst{21-19} = 0b001; // imm6 = 001xxx
3026   }
3027   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3028                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3029     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3030   }
3031   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3032                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3033     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3034   }
3035   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
3036                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3037                              // imm6 = xxxxxx
3038
3039   // 128-bit vector types.
3040   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3041                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3042     let Inst{21-19} = 0b001; // imm6 = 001xxx
3043   }
3044   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3045                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3046     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3047   }
3048   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3049                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3050     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3051   }
3052   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
3053                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3054                              // imm6 = xxxxxx
3055 }
3056
3057
3058 // Neon Shift-Insert vector operations,
3059 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3060 //   element sizes of 8, 16, 32 and 64 bits:
3061 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3062                          string OpcodeStr, SDNode ShOp,
3063                          Format f> {
3064   // 64-bit vector types.
3065   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
3066                         f, OpcodeStr, "8", v8i8, ShOp> {
3067     let Inst{21-19} = 0b001; // imm6 = 001xxx
3068   }
3069   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
3070                         f, OpcodeStr, "16", v4i16, ShOp> {
3071     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3072   }
3073   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
3074                         f, OpcodeStr, "32", v2i32, ShOp> {
3075     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3076   }
3077   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
3078                         f, OpcodeStr, "64", v1i64, ShOp>;
3079                              // imm6 = xxxxxx
3080
3081   // 128-bit vector types.
3082   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
3083                         f, OpcodeStr, "8", v16i8, ShOp> {
3084     let Inst{21-19} = 0b001; // imm6 = 001xxx
3085   }
3086   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
3087                         f, OpcodeStr, "16", v8i16, ShOp> {
3088     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3089   }
3090   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
3091                         f, OpcodeStr, "32", v4i32, ShOp> {
3092     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3093   }
3094   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
3095                         f, OpcodeStr, "64", v2i64, ShOp>;
3096                              // imm6 = xxxxxx
3097 }
3098
3099 // Neon Shift Long operations,
3100 //   element sizes of 8, 16, 32 bits:
3101 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3102                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3103   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3104                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3105     let Inst{21-19} = 0b001; // imm6 = 001xxx
3106   }
3107   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3108                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3109     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3110   }
3111   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3112                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3113     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3114   }
3115 }
3116
3117 // Neon Shift Narrow operations,
3118 //   element sizes of 16, 32, 64 bits:
3119 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3120                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3121                       SDNode OpNode> {
3122   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3123                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
3124     let Inst{21-19} = 0b001; // imm6 = 001xxx
3125   }
3126   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3127                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
3128     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3129   }
3130   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3131                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3132     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3133   }
3134 }
3135
3136 //===----------------------------------------------------------------------===//
3137 // Instruction Definitions.
3138 //===----------------------------------------------------------------------===//
3139
3140 // Vector Add Operations.
3141
3142 //   VADD     : Vector Add (integer and floating-point)
3143 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3144                          add, 1>;
3145 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3146                      v2f32, v2f32, fadd, 1>;
3147 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3148                      v4f32, v4f32, fadd, 1>;
3149 //   VADDL    : Vector Add Long (Q = D + D)
3150 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3151                             "vaddl", "s", add, sext, 1>;
3152 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3153                             "vaddl", "u", add, zext, 1>;
3154 //   VADDW    : Vector Add Wide (Q = Q + D)
3155 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3156 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3157 //   VHADD    : Vector Halving Add
3158 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3159                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3160                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3161 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3162                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3163                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3164 //   VRHADD   : Vector Rounding Halving Add
3165 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3166                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3167                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3168 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3169                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3170                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3171 //   VQADD    : Vector Saturating Add
3172 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3173                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3174                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3175 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3176                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3177                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3178 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3179 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3180                             int_arm_neon_vaddhn, 1>;
3181 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3182 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3183                             int_arm_neon_vraddhn, 1>;
3184
3185 // Vector Multiply Operations.
3186
3187 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3188 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3189                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3190 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3191                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3192 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3193                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3194 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3195                      v2f32, v2f32, fmul, 1>;
3196 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3197                      v4f32, v4f32, fmul, 1>;
3198 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3199 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3200 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3201                        v2f32, fmul>;
3202
3203 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3204                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3205           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3206                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3207                                       (DSubReg_i16_reg imm:$lane))),
3208                               (SubReg_i16_lane imm:$lane)))>;
3209 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3210                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3211           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3212                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3213                                       (DSubReg_i32_reg imm:$lane))),
3214                               (SubReg_i32_lane imm:$lane)))>;
3215 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3216                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3217           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3218                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3219                                    (DSubReg_i32_reg imm:$lane))),
3220                            (SubReg_i32_lane imm:$lane)))>;
3221
3222 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3223 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3224                           IIC_VMULi16Q, IIC_VMULi32Q,
3225                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3226 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3227                             IIC_VMULi16Q, IIC_VMULi32Q,
3228                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3229 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3230                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3231                                                             imm:$lane)))),
3232           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3233                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3234                                          (DSubReg_i16_reg imm:$lane))),
3235                                  (SubReg_i16_lane imm:$lane)))>;
3236 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3237                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3238                                                             imm:$lane)))),
3239           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3240                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3241                                          (DSubReg_i32_reg imm:$lane))),
3242                                  (SubReg_i32_lane imm:$lane)))>;
3243
3244 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3245 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3246                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3247                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3248 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3249                               IIC_VMULi16Q, IIC_VMULi32Q,
3250                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3251 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3252                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3253                                                              imm:$lane)))),
3254           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3255                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3256                                           (DSubReg_i16_reg imm:$lane))),
3257                                   (SubReg_i16_lane imm:$lane)))>;
3258 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3259                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3260                                                              imm:$lane)))),
3261           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3262                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3263                                           (DSubReg_i32_reg imm:$lane))),
3264                                   (SubReg_i32_lane imm:$lane)))>;
3265
3266 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3267 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3268                          "vmull", "s", NEONvmulls, 1>;
3269 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3270                          "vmull", "u", NEONvmullu, 1>;
3271 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3272                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3273 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3274 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3275
3276 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3277 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3278                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3279 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3280                              "vqdmull", "s", int_arm_neon_vqdmull>;
3281
3282 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3283
3284 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3285 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3286                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3287 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3288                           v2f32, fmul_su, fadd_mlx>,
3289                 Requires<[HasNEON, UseFPVMLx]>;
3290 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3291                           v4f32, fmul_su, fadd_mlx>,
3292                 Requires<[HasNEON, UseFPVMLx]>;
3293 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3294                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3295 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3296                             v2f32, fmul_su, fadd_mlx>,
3297                 Requires<[HasNEON, UseFPVMLx]>;
3298 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3299                             v4f32, v2f32, fmul_su, fadd_mlx>,
3300                 Requires<[HasNEON, UseFPVMLx]>;
3301
3302 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3303                   (mul (v8i16 QPR:$src2),
3304                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3305           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3306                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3307                                       (DSubReg_i16_reg imm:$lane))),
3308                               (SubReg_i16_lane imm:$lane)))>;
3309
3310 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3311                   (mul (v4i32 QPR:$src2),
3312                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3313           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3314                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3315                                       (DSubReg_i32_reg imm:$lane))),
3316                               (SubReg_i32_lane imm:$lane)))>;
3317
3318 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3319                   (fmul_su (v4f32 QPR:$src2),
3320                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3321           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3322                            (v4f32 QPR:$src2),
3323                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3324                                    (DSubReg_i32_reg imm:$lane))),
3325                            (SubReg_i32_lane imm:$lane)))>,
3326           Requires<[HasNEON, UseFPVMLx]>;
3327
3328 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3329 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3330                               "vmlal", "s", NEONvmulls, add>;
3331 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3332                               "vmlal", "u", NEONvmullu, add>;
3333
3334 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3335 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3336
3337 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3338 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3339                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3340 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3341
3342 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3343 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3344                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3345 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3346                           v2f32, fmul_su, fsub_mlx>,
3347                 Requires<[HasNEON, UseFPVMLx]>;
3348 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3349                           v4f32, fmul_su, fsub_mlx>,
3350                 Requires<[HasNEON, UseFPVMLx]>;
3351 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3352                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3353 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3354                             v2f32, fmul_su, fsub_mlx>,
3355                 Requires<[HasNEON, UseFPVMLx]>;
3356 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3357                             v4f32, v2f32, fmul_su, fsub_mlx>,
3358                 Requires<[HasNEON, UseFPVMLx]>;
3359
3360 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3361                   (mul (v8i16 QPR:$src2),
3362                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3363           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3364                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3365                                       (DSubReg_i16_reg imm:$lane))),
3366                               (SubReg_i16_lane imm:$lane)))>;
3367
3368 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3369                   (mul (v4i32 QPR:$src2),
3370                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3371           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3372                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3373                                       (DSubReg_i32_reg imm:$lane))),
3374                               (SubReg_i32_lane imm:$lane)))>;
3375
3376 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3377                   (fmul_su (v4f32 QPR:$src2),
3378                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3379           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3380                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3381                                    (DSubReg_i32_reg imm:$lane))),
3382                            (SubReg_i32_lane imm:$lane)))>,
3383           Requires<[HasNEON, UseFPVMLx]>;
3384
3385 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3386 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3387                               "vmlsl", "s", NEONvmulls, sub>;
3388 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3389                               "vmlsl", "u", NEONvmullu, sub>;
3390
3391 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3392 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3393
3394 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3395 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3396                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3397 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3398
3399 // Vector Subtract Operations.
3400
3401 //   VSUB     : Vector Subtract (integer and floating-point)
3402 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3403                          "vsub", "i", sub, 0>;
3404 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3405                      v2f32, v2f32, fsub, 0>;
3406 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3407                      v4f32, v4f32, fsub, 0>;
3408 //   VSUBL    : Vector Subtract Long (Q = D - D)
3409 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3410                             "vsubl", "s", sub, sext, 0>;
3411 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3412                             "vsubl", "u", sub, zext, 0>;
3413 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3414 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3415 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3416 //   VHSUB    : Vector Halving Subtract
3417 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3418                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3419                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3420 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3421                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3422                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3423 //   VQSUB    : Vector Saturing Subtract
3424 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3425                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3426                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3427 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3428                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3429                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3430 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3431 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3432                             int_arm_neon_vsubhn, 0>;
3433 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3434 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3435                             int_arm_neon_vrsubhn, 0>;
3436
3437 // Vector Comparisons.
3438
3439 //   VCEQ     : Vector Compare Equal
3440 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3441                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3442 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3443                      NEONvceq, 1>;
3444 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3445                      NEONvceq, 1>;
3446
3447 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3448                             "$Vd, $Vm, #0", NEONvceqz>;
3449
3450 //   VCGE     : Vector Compare Greater Than or Equal
3451 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3452                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3453 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3454                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3455 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3456                      NEONvcge, 0>;
3457 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3458                      NEONvcge, 0>;
3459
3460 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3461                             "$Vd, $Vm, #0", NEONvcgez>;
3462 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3463                             "$Vd, $Vm, #0", NEONvclez>;
3464
3465 //   VCGT     : Vector Compare Greater Than
3466 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3467                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3468 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3469                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3470 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3471                      NEONvcgt, 0>;
3472 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3473                      NEONvcgt, 0>;
3474
3475 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3476                             "$Vd, $Vm, #0", NEONvcgtz>;
3477 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3478                             "$Vd, $Vm, #0", NEONvcltz>;
3479
3480 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3481 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3482                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3483 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3484                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3485 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3486 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3487                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3488 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3489                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3490 //   VTST     : Vector Test Bits
3491 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3492                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3493
3494 // Vector Bitwise Operations.
3495
3496 def vnotd : PatFrag<(ops node:$in),
3497                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3498 def vnotq : PatFrag<(ops node:$in),
3499                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3500
3501
3502 //   VAND     : Vector Bitwise AND
3503 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3504                       v2i32, v2i32, and, 1>;
3505 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3506                       v4i32, v4i32, and, 1>;
3507
3508 //   VEOR     : Vector Bitwise Exclusive OR
3509 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3510                       v2i32, v2i32, xor, 1>;
3511 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3512                       v4i32, v4i32, xor, 1>;
3513
3514 //   VORR     : Vector Bitwise OR
3515 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3516                       v2i32, v2i32, or, 1>;
3517 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3518                       v4i32, v4i32, or, 1>;
3519
3520 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3521                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3522                           IIC_VMOVImm,
3523                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3524                           [(set DPR:$Vd,
3525                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3526   let Inst{9} = SIMM{9};
3527 }
3528
3529 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3530                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3531                           IIC_VMOVImm,
3532                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3533                           [(set DPR:$Vd,
3534                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3535   let Inst{10-9} = SIMM{10-9};
3536 }
3537
3538 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3539                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3540                           IIC_VMOVImm,
3541                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3542                           [(set QPR:$Vd,
3543                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3544   let Inst{9} = SIMM{9};
3545 }
3546
3547 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3548                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3549                           IIC_VMOVImm,
3550                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3551                           [(set QPR:$Vd,
3552                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3553   let Inst{10-9} = SIMM{10-9};
3554 }
3555
3556
3557 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3558 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3559                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3560                      "vbic", "$Vd, $Vn, $Vm", "",
3561                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3562                                                  (vnotd DPR:$Vm))))]>;
3563 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3564                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3565                      "vbic", "$Vd, $Vn, $Vm", "",
3566                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3567                                                  (vnotq QPR:$Vm))))]>;
3568
3569 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3570                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3571                           IIC_VMOVImm,
3572                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3573                           [(set DPR:$Vd,
3574                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3575   let Inst{9} = SIMM{9};
3576 }
3577
3578 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3579                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3580                           IIC_VMOVImm,
3581                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3582                           [(set DPR:$Vd,
3583                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3584   let Inst{10-9} = SIMM{10-9};
3585 }
3586
3587 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3588                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3589                           IIC_VMOVImm,
3590                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3591                           [(set QPR:$Vd,
3592                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3593   let Inst{9} = SIMM{9};
3594 }
3595
3596 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3597                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3598                           IIC_VMOVImm,
3599                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3600                           [(set QPR:$Vd,
3601                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3602   let Inst{10-9} = SIMM{10-9};
3603 }
3604
3605 //   VORN     : Vector Bitwise OR NOT
3606 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3607                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3608                      "vorn", "$Vd, $Vn, $Vm", "",
3609                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3610                                                 (vnotd DPR:$Vm))))]>;
3611 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3612                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3613                      "vorn", "$Vd, $Vn, $Vm", "",
3614                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3615                                                 (vnotq QPR:$Vm))))]>;
3616
3617 //   VMVN     : Vector Bitwise NOT (Immediate)
3618
3619 let isReMaterializable = 1 in {
3620
3621 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3622                          (ins nModImm:$SIMM), IIC_VMOVImm,
3623                          "vmvn", "i16", "$Vd, $SIMM", "",
3624                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3625   let Inst{9} = SIMM{9};
3626 }
3627
3628 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3629                          (ins nModImm:$SIMM), IIC_VMOVImm,
3630                          "vmvn", "i16", "$Vd, $SIMM", "",
3631                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3632   let Inst{9} = SIMM{9};
3633 }
3634
3635 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3636                          (ins nModImm:$SIMM), IIC_VMOVImm,
3637                          "vmvn", "i32", "$Vd, $SIMM", "",
3638                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3639   let Inst{11-8} = SIMM{11-8};
3640 }
3641
3642 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3643                          (ins nModImm:$SIMM), IIC_VMOVImm,
3644                          "vmvn", "i32", "$Vd, $SIMM", "",
3645                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3646   let Inst{11-8} = SIMM{11-8};
3647 }
3648 }
3649
3650 //   VMVN     : Vector Bitwise NOT
3651 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3652                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3653                      "vmvn", "$Vd, $Vm", "",
3654                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3655 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3656                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3657                      "vmvn", "$Vd, $Vm", "",
3658                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3659 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3660 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3661
3662 //   VBSL     : Vector Bitwise Select
3663 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3664                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3665                      N3RegFrm, IIC_VCNTiD,
3666                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3667                      [(set DPR:$Vd,
3668                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3669                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3670 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3671                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3672                      N3RegFrm, IIC_VCNTiQ,
3673                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3674                      [(set QPR:$Vd,
3675                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3676                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3677
3678 //   VBIF     : Vector Bitwise Insert if False
3679 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3680 // FIXME: This instruction's encoding MAY NOT BE correct.
3681 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3682                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3683                      N3RegFrm, IIC_VBINiD,
3684                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3685                      [/* For disassembly only; pattern left blank */]>;
3686 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3687                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3688                      N3RegFrm, IIC_VBINiQ,
3689                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3690                      [/* For disassembly only; pattern left blank */]>;
3691
3692 //   VBIT     : Vector Bitwise Insert if True
3693 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3694 // FIXME: This instruction's encoding MAY NOT BE correct.
3695 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3696                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3697                      N3RegFrm, IIC_VBINiD,
3698                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3699                      [/* For disassembly only; pattern left blank */]>;
3700 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3701                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3702                      N3RegFrm, IIC_VBINiQ,
3703                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3704                      [/* For disassembly only; pattern left blank */]>;
3705
3706 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3707 // for equivalent operations with different register constraints; it just
3708 // inserts copies.
3709
3710 // Vector Absolute Differences.
3711
3712 //   VABD     : Vector Absolute Difference
3713 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3714                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3715                            "vabd", "s", int_arm_neon_vabds, 1>;
3716 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3717                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3718                            "vabd", "u", int_arm_neon_vabdu, 1>;
3719 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3720                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3721 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3722                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3723
3724 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3725 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3726                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3727 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3728                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3729
3730 //   VABA     : Vector Absolute Difference and Accumulate
3731 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3732                              "vaba", "s", int_arm_neon_vabds, add>;
3733 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3734                              "vaba", "u", int_arm_neon_vabdu, add>;
3735
3736 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3737 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3738                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3739 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3740                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3741
3742 // Vector Maximum and Minimum.
3743
3744 //   VMAX     : Vector Maximum
3745 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3746                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3747                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3748 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3749                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3750                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3751 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3752                         "vmax", "f32",
3753                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3754 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3755                         "vmax", "f32",
3756                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3757
3758 //   VMIN     : Vector Minimum
3759 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3760                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3761                            "vmin", "s", int_arm_neon_vmins, 1>;
3762 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3763                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3764                            "vmin", "u", int_arm_neon_vminu, 1>;
3765 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3766                         "vmin", "f32",
3767                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3768 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3769                         "vmin", "f32",
3770                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3771
3772 // Vector Pairwise Operations.
3773
3774 //   VPADD    : Vector Pairwise Add
3775 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3776                         "vpadd", "i8",
3777                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3778 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3779                         "vpadd", "i16",
3780                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3781 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3782                         "vpadd", "i32",
3783                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3784 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3785                         IIC_VPBIND, "vpadd", "f32",
3786                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3787
3788 //   VPADDL   : Vector Pairwise Add Long
3789 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3790                              int_arm_neon_vpaddls>;
3791 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3792                              int_arm_neon_vpaddlu>;
3793
3794 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3795 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3796                               int_arm_neon_vpadals>;
3797 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3798                               int_arm_neon_vpadalu>;
3799
3800 //   VPMAX    : Vector Pairwise Maximum
3801 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3802                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3803 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3804                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3805 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3806                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3807 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3808                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3809 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3810                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3811 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3812                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3813 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3814                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3815
3816 //   VPMIN    : Vector Pairwise Minimum
3817 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3818                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3819 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3820                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3821 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3822                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3823 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3824                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3825 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3826                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3827 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3828                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3829 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3830                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3831
3832 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3833
3834 //   VRECPE   : Vector Reciprocal Estimate
3835 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3836                         IIC_VUNAD, "vrecpe", "u32",
3837                         v2i32, v2i32, int_arm_neon_vrecpe>;
3838 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3839                         IIC_VUNAQ, "vrecpe", "u32",
3840                         v4i32, v4i32, int_arm_neon_vrecpe>;
3841 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3842                         IIC_VUNAD, "vrecpe", "f32",
3843                         v2f32, v2f32, int_arm_neon_vrecpe>;
3844 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3845                         IIC_VUNAQ, "vrecpe", "f32",
3846                         v4f32, v4f32, int_arm_neon_vrecpe>;
3847
3848 //   VRECPS   : Vector Reciprocal Step
3849 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3850                         IIC_VRECSD, "vrecps", "f32",
3851                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3852 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3853                         IIC_VRECSQ, "vrecps", "f32",
3854                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3855
3856 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3857 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3858                          IIC_VUNAD, "vrsqrte", "u32",
3859                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3860 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3861                          IIC_VUNAQ, "vrsqrte", "u32",
3862                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3863 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3864                          IIC_VUNAD, "vrsqrte", "f32",
3865                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3866 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3867                          IIC_VUNAQ, "vrsqrte", "f32",
3868                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3869
3870 //   VRSQRTS  : Vector Reciprocal Square Root Step
3871 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3872                         IIC_VRECSD, "vrsqrts", "f32",
3873                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3874 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3875                         IIC_VRECSQ, "vrsqrts", "f32",
3876                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3877
3878 // Vector Shifts.
3879
3880 //   VSHL     : Vector Shift
3881 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3882                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3883                             "vshl", "s", int_arm_neon_vshifts>;
3884 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3885                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3886                             "vshl", "u", int_arm_neon_vshiftu>;
3887 //   VSHL     : Vector Shift Left (Immediate)
3888 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3889                            N2RegVShLFrm>;
3890 //   VSHR     : Vector Shift Right (Immediate)
3891 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3892                            N2RegVShRFrm>;
3893 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3894                            N2RegVShRFrm>;
3895
3896 //   VSHLL    : Vector Shift Left Long
3897 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3898 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3899
3900 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3901 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3902                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3903                 ValueType OpTy, SDNode OpNode>
3904   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3905            ResTy, OpTy, OpNode> {
3906   let Inst{21-16} = op21_16;
3907 }
3908 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3909                           v8i16, v8i8, NEONvshlli>;
3910 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3911                           v4i32, v4i16, NEONvshlli>;
3912 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3913                           v2i64, v2i32, NEONvshlli>;
3914
3915 //   VSHRN    : Vector Shift Right and Narrow
3916 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3917                            NEONvshrn>;
3918
3919 //   VRSHL    : Vector Rounding Shift
3920 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3921                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3922                             "vrshl", "s", int_arm_neon_vrshifts>;
3923 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3924                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3925                             "vrshl", "u", int_arm_neon_vrshiftu>;
3926 //   VRSHR    : Vector Rounding Shift Right
3927 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3928                            N2RegVShRFrm>;
3929 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3930                            N2RegVShRFrm>;
3931
3932 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3933 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3934                            NEONvrshrn>;
3935
3936 //   VQSHL    : Vector Saturating Shift
3937 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3938                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3939                             "vqshl", "s", int_arm_neon_vqshifts>;
3940 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3941                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3942                             "vqshl", "u", int_arm_neon_vqshiftu>;
3943 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3944 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3945                            N2RegVShLFrm>;
3946 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3947                            N2RegVShLFrm>;
3948 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3949 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3950                            N2RegVShLFrm>;
3951
3952 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3953 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3954                            NEONvqshrns>;
3955 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3956                            NEONvqshrnu>;
3957
3958 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3959 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3960                            NEONvqshrnsu>;
3961
3962 //   VQRSHL   : Vector Saturating Rounding Shift
3963 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3964                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3965                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3966 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3967                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3968                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3969
3970 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3971 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3972                            NEONvqrshrns>;
3973 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3974                            NEONvqrshrnu>;
3975
3976 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3977 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3978                            NEONvqrshrnsu>;
3979
3980 //   VSRA     : Vector Shift Right and Accumulate
3981 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3982 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3983 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3984 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3985 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3986
3987 //   VSLI     : Vector Shift Left and Insert
3988 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3989 //   VSRI     : Vector Shift Right and Insert
3990 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3991
3992 // Vector Absolute and Saturating Absolute.
3993
3994 //   VABS     : Vector Absolute Value
3995 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3996                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3997                            int_arm_neon_vabs>;
3998 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3999                         IIC_VUNAD, "vabs", "f32",
4000                         v2f32, v2f32, int_arm_neon_vabs>;
4001 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4002                         IIC_VUNAQ, "vabs", "f32",
4003                         v4f32, v4f32, int_arm_neon_vabs>;
4004
4005 //   VQABS    : Vector Saturating Absolute Value
4006 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4007                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4008                            int_arm_neon_vqabs>;
4009
4010 // Vector Negate.
4011
4012 def vnegd  : PatFrag<(ops node:$in),
4013                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4014 def vnegq  : PatFrag<(ops node:$in),
4015                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4016
4017 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4018   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4019         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4020         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4021 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4022   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4023         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4024         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4025
4026 //   VNEG     : Vector Negate (integer)
4027 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4028 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4029 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4030 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4031 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4032 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4033
4034 //   VNEG     : Vector Negate (floating-point)
4035 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4036                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4037                     "vneg", "f32", "$Vd, $Vm", "",
4038                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4039 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4040                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4041                     "vneg", "f32", "$Vd, $Vm", "",
4042                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4043
4044 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4045 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4046 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4047 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4048 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4049 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4050
4051 //   VQNEG    : Vector Saturating Negate
4052 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4053                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4054                            int_arm_neon_vqneg>;
4055
4056 // Vector Bit Counting Operations.
4057
4058 //   VCLS     : Vector Count Leading Sign Bits
4059 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4060                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4061                            int_arm_neon_vcls>;
4062 //   VCLZ     : Vector Count Leading Zeros
4063 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4064                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4065                            int_arm_neon_vclz>;
4066 //   VCNT     : Vector Count One Bits
4067 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4068                         IIC_VCNTiD, "vcnt", "8",
4069                         v8i8, v8i8, int_arm_neon_vcnt>;
4070 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4071                         IIC_VCNTiQ, "vcnt", "8",
4072                         v16i8, v16i8, int_arm_neon_vcnt>;
4073
4074 // Vector Swap -- for disassembly only.
4075 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4076                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4077                      "vswp", "$Vd, $Vm", "", []>;
4078 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4079                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4080                      "vswp", "$Vd, $Vm", "", []>;
4081
4082 // Vector Move Operations.
4083
4084 //   VMOV     : Vector Move (Register)
4085
4086 let neverHasSideEffects = 1 in {
4087 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
4088                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4089   let Vn{4-0} = Vm{4-0};
4090 }
4091 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
4092                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4093   let Vn{4-0} = Vm{4-0};
4094 }
4095
4096 // Pseudo vector move instructions for QQ and QQQQ registers. This should
4097 // be expanded after register allocation is completed.
4098 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
4099                 NoItinerary, []>;
4100
4101 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
4102                 NoItinerary, []>;
4103 } // neverHasSideEffects
4104
4105 //   VMOV     : Vector Move (Immediate)
4106
4107 let isReMaterializable = 1 in {
4108 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4109                          (ins nModImm:$SIMM), IIC_VMOVImm,
4110                          "vmov", "i8", "$Vd, $SIMM", "",
4111                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4112 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4113                          (ins nModImm:$SIMM), IIC_VMOVImm,
4114                          "vmov", "i8", "$Vd, $SIMM", "",
4115                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4116
4117 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4118                          (ins nModImm:$SIMM), IIC_VMOVImm,
4119                          "vmov", "i16", "$Vd, $SIMM", "",
4120                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4121   let Inst{9} = SIMM{9};
4122 }
4123
4124 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4125                          (ins nModImm:$SIMM), IIC_VMOVImm,
4126                          "vmov", "i16", "$Vd, $SIMM", "",
4127                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4128  let Inst{9} = SIMM{9};
4129 }
4130
4131 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4132                          (ins nModImm:$SIMM), IIC_VMOVImm,
4133                          "vmov", "i32", "$Vd, $SIMM", "",
4134                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4135   let Inst{11-8} = SIMM{11-8};
4136 }
4137
4138 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4139                          (ins nModImm:$SIMM), IIC_VMOVImm,
4140                          "vmov", "i32", "$Vd, $SIMM", "",
4141                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4142   let Inst{11-8} = SIMM{11-8};
4143 }
4144
4145 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4146                          (ins nModImm:$SIMM), IIC_VMOVImm,
4147                          "vmov", "i64", "$Vd, $SIMM", "",
4148                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4149 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4150                          (ins nModImm:$SIMM), IIC_VMOVImm,
4151                          "vmov", "i64", "$Vd, $SIMM", "",
4152                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4153 } // isReMaterializable
4154
4155 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4156
4157 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4158                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4159                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4160                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4161                                            imm:$lane))]> {
4162   let Inst{21}  = lane{2};
4163   let Inst{6-5} = lane{1-0};
4164 }
4165 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4166                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4167                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4168                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4169                                            imm:$lane))]> {
4170   let Inst{21} = lane{1};
4171   let Inst{6}  = lane{0};
4172 }
4173 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4174                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4175                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4176                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4177                                            imm:$lane))]> {
4178   let Inst{21}  = lane{2};
4179   let Inst{6-5} = lane{1-0};
4180 }
4181 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4182                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4183                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4184                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4185                                            imm:$lane))]> {
4186   let Inst{21} = lane{1};
4187   let Inst{6}  = lane{0};
4188 }
4189 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4190                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4191                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4192                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4193                                            imm:$lane))]> {
4194   let Inst{21} = lane{0};
4195 }
4196 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4197 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4198           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4199                            (DSubReg_i8_reg imm:$lane))),
4200                      (SubReg_i8_lane imm:$lane))>;
4201 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4202           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4203                              (DSubReg_i16_reg imm:$lane))),
4204                      (SubReg_i16_lane imm:$lane))>;
4205 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4206           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4207                            (DSubReg_i8_reg imm:$lane))),
4208                      (SubReg_i8_lane imm:$lane))>;
4209 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4210           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4211                              (DSubReg_i16_reg imm:$lane))),
4212                      (SubReg_i16_lane imm:$lane))>;
4213 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4214           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4215                              (DSubReg_i32_reg imm:$lane))),
4216                      (SubReg_i32_lane imm:$lane))>;
4217 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4218           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4219                           (SSubReg_f32_reg imm:$src2))>;
4220 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4221           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4222                           (SSubReg_f32_reg imm:$src2))>;
4223 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4224 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4225 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4226           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4227
4228
4229 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4230
4231 let Constraints = "$src1 = $V" in {
4232 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4233                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4234                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4235                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4236                                            GPR:$R, imm:$lane))]> {
4237   let Inst{21}  = lane{2};
4238   let Inst{6-5} = lane{1-0};
4239 }
4240 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4241                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4242                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4243                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4244                                            GPR:$R, imm:$lane))]> {
4245   let Inst{21} = lane{1};
4246   let Inst{6}  = lane{0};
4247 }
4248 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4249                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4250                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4251                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4252                                            GPR:$R, imm:$lane))]> {
4253   let Inst{21} = lane{0};
4254 }
4255 }
4256 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4257           (v16i8 (INSERT_SUBREG QPR:$src1,
4258                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4259                                    (DSubReg_i8_reg imm:$lane))),
4260                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4261                   (DSubReg_i8_reg imm:$lane)))>;
4262 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4263           (v8i16 (INSERT_SUBREG QPR:$src1,
4264                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4265                                      (DSubReg_i16_reg imm:$lane))),
4266                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4267                   (DSubReg_i16_reg imm:$lane)))>;
4268 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4269           (v4i32 (INSERT_SUBREG QPR:$src1,
4270                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4271                                      (DSubReg_i32_reg imm:$lane))),
4272                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4273                   (DSubReg_i32_reg imm:$lane)))>;
4274
4275 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4276           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4277                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4278 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4279           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4280                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4281
4282 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4283 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4284 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4285           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4286
4287 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4288           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4289 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4290           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4291 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4292           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4293
4294 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4295           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4296 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4297           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4298 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4299           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4300
4301 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4302           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4303                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4304                          dsub_0)>;
4305 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4306           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4307                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4308                          dsub_0)>;
4309 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4310           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4311                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4312                          dsub_0)>;
4313
4314 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4315
4316 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4317   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4318           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4319           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4320 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4321   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4322           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4323           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4324
4325 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4326 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4327 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4328 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4329 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4330 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4331
4332 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$V), (ins GPR:$R),
4333                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4334                       [(set DPR:$V, (v2f32 (NEONvdup
4335                                               (f32 (bitconvert GPR:$R)))))]>;
4336 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$V), (ins GPR:$R),
4337                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4338                       [(set QPR:$V, (v4f32 (NEONvdup
4339                                               (f32 (bitconvert GPR:$R)))))]>;
4340
4341 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4342
4343 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4344               ValueType Ty>
4345   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4346               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4347               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4348
4349 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4350               ValueType ResTy, ValueType OpTy>
4351   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4352               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4353               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4354                                       imm:$lane)))]>;
4355
4356 // Inst{19-16} is partially specified depending on the element size.
4357
4358 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4359   let Inst{19-17} = lane{2-0};
4360 }
4361 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4362   let Inst{19-18} = lane{1-0};
4363 }
4364 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4365   let Inst{19} = lane{0};
4366 }
4367 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4368   let Inst{19} = lane{0};
4369 }
4370 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4371   let Inst{19-17} = lane{2-0};
4372 }
4373 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4374   let Inst{19-18} = lane{1-0};
4375 }
4376 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4377   let Inst{19} = lane{0};
4378 }
4379 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4380   let Inst{19} = lane{0};
4381 }
4382
4383 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4384           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4385                                   (DSubReg_i8_reg imm:$lane))),
4386                            (SubReg_i8_lane imm:$lane)))>;
4387 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4388           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4389                                     (DSubReg_i16_reg imm:$lane))),
4390                             (SubReg_i16_lane imm:$lane)))>;
4391 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4392           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4393                                     (DSubReg_i32_reg imm:$lane))),
4394                             (SubReg_i32_lane imm:$lane)))>;
4395 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4396           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4397                                    (DSubReg_i32_reg imm:$lane))),
4398                            (SubReg_i32_lane imm:$lane)))>;
4399
4400 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4401                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4402 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4403                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4404
4405 //   VMOVN    : Vector Narrowing Move
4406 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4407                          "vmovn", "i", trunc>;
4408 //   VQMOVN   : Vector Saturating Narrowing Move
4409 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4410                             "vqmovn", "s", int_arm_neon_vqmovns>;
4411 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4412                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4413 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4414                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4415 //   VMOVL    : Vector Lengthening Move
4416 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4417 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4418
4419 // Vector Conversions.
4420
4421 //   VCVT     : Vector Convert Between Floating-Point and Integers
4422 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4423                      v2i32, v2f32, fp_to_sint>;
4424 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4425                      v2i32, v2f32, fp_to_uint>;
4426 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4427                      v2f32, v2i32, sint_to_fp>;
4428 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4429                      v2f32, v2i32, uint_to_fp>;
4430
4431 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4432                      v4i32, v4f32, fp_to_sint>;
4433 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4434                      v4i32, v4f32, fp_to_uint>;
4435 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4436                      v4f32, v4i32, sint_to_fp>;
4437 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4438                      v4f32, v4i32, uint_to_fp>;
4439
4440 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4441 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4442                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4443 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4444                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4445 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4446                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4447 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4448                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4449
4450 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4451                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4452 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4453                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4454 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4455                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4456 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4457                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4458
4459 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4460 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4461                         IIC_VUNAQ, "vcvt", "f16.f32",
4462                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4463                 Requires<[HasNEON, HasFP16]>;
4464 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4465                         IIC_VUNAQ, "vcvt", "f32.f16",
4466                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4467                 Requires<[HasNEON, HasFP16]>;
4468
4469 // Vector Reverse.
4470
4471 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4472
4473 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4474   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4475         (ins DPR:$Vm), IIC_VMOVD,
4476         OpcodeStr, Dt, "$Vd, $Vm", "",
4477         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4478 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4479   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4480         (ins QPR:$Vm), IIC_VMOVQ,
4481         OpcodeStr, Dt, "$Vd, $Vm", "",
4482         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4483
4484 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4485 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4486 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4487 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4488
4489 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4490 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4491 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4492 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4493
4494 //   VREV32   : Vector Reverse elements within 32-bit words
4495
4496 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4497   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4498         (ins DPR:$Vm), IIC_VMOVD,
4499         OpcodeStr, Dt, "$Vd, $Vm", "",
4500         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4501 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4502   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4503         (ins QPR:$Vm), IIC_VMOVQ,
4504         OpcodeStr, Dt, "$Vd, $Vm", "",
4505         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4506
4507 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4508 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4509
4510 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4511 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4512
4513 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4514
4515 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4516   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4517         (ins DPR:$Vm), IIC_VMOVD,
4518         OpcodeStr, Dt, "$Vd, $Vm", "",
4519         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4520 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4521   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4522         (ins QPR:$Vm), IIC_VMOVQ,
4523         OpcodeStr, Dt, "$Vd, $Vm", "",
4524         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4525
4526 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4527 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4528
4529 // Other Vector Shuffles.
4530
4531 //   VEXT     : Vector Extract
4532
4533 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4534   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4535         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4536         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4537         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4538                                       (Ty DPR:$Vm), imm:$index)))]> {
4539   bits<4> index;
4540   let Inst{11-8} = index{3-0};
4541 }
4542
4543 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4544   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4545         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4546         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4547         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4548                                       (Ty QPR:$Vm), imm:$index)))]> {
4549   bits<4> index;
4550   let Inst{11-8} = index{3-0};
4551 }
4552
4553 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4554   let Inst{11-8} = index{3-0};
4555 }
4556 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4557   let Inst{11-9} = index{2-0};
4558   let Inst{8}    = 0b0;
4559 }
4560 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4561   let Inst{11-10} = index{1-0};
4562   let Inst{9-8}    = 0b00;
4563 }
4564 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4565   let Inst{11}    = index{0};
4566   let Inst{10-8}  = 0b000;
4567 }
4568
4569 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4570   let Inst{11-8} = index{3-0};
4571 }
4572 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4573   let Inst{11-9} = index{2-0};
4574   let Inst{8}    = 0b0;
4575 }
4576 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4577   let Inst{11-10} = index{1-0};
4578   let Inst{9-8}    = 0b00;
4579 }
4580 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4581   let Inst{11}    = index{0};
4582   let Inst{10-8}  = 0b000;
4583 }
4584
4585 //   VTRN     : Vector Transpose
4586
4587 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4588 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4589 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4590
4591 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4592 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4593 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4594
4595 //   VUZP     : Vector Unzip (Deinterleave)
4596
4597 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4598 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4599 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4600
4601 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4602 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4603 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4604
4605 //   VZIP     : Vector Zip (Interleave)
4606
4607 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4608 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4609 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4610
4611 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4612 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4613 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4614
4615 // Vector Table Lookup and Table Extension.
4616
4617 //   VTBL     : Vector Table Lookup
4618 def  VTBL1
4619   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4620         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4621         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4622         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4623 let hasExtraSrcRegAllocReq = 1 in {
4624 def  VTBL2
4625   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4626         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4627         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4628 def  VTBL3
4629   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4630         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4631         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4632 def  VTBL4
4633   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4634         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4635         NVTBLFrm, IIC_VTB4,
4636         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4637 } // hasExtraSrcRegAllocReq = 1
4638
4639 def  VTBL2Pseudo
4640   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4641 def  VTBL3Pseudo
4642   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4643 def  VTBL4Pseudo
4644   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4645
4646 //   VTBX     : Vector Table Extension
4647 def  VTBX1
4648   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4649         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4650         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4651         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4652                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4653 let hasExtraSrcRegAllocReq = 1 in {
4654 def  VTBX2
4655   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4656         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4657         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4658 def  VTBX3
4659   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4660         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4661         NVTBLFrm, IIC_VTBX3,
4662         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4663         "$orig = $Vd", []>;
4664 def  VTBX4
4665   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4666         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4667         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4668         "$orig = $Vd", []>;
4669 } // hasExtraSrcRegAllocReq = 1
4670
4671 def  VTBX2Pseudo
4672   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4673                 IIC_VTBX2, "$orig = $dst", []>;
4674 def  VTBX3Pseudo
4675   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4676                 IIC_VTBX3, "$orig = $dst", []>;
4677 def  VTBX4Pseudo
4678   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4679                 IIC_VTBX4, "$orig = $dst", []>;
4680
4681 //===----------------------------------------------------------------------===//
4682 // NEON instructions for single-precision FP math
4683 //===----------------------------------------------------------------------===//
4684
4685 class N2VSPat<SDNode OpNode, NeonI Inst>
4686   : NEONFPPat<(f32 (OpNode SPR:$a)),
4687               (EXTRACT_SUBREG
4688                (v2f32 (COPY_TO_REGCLASS (Inst
4689                 (INSERT_SUBREG
4690                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4691                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
4692
4693 class N3VSPat<SDNode OpNode, NeonI Inst>
4694   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4695               (EXTRACT_SUBREG
4696                (v2f32 (COPY_TO_REGCLASS (Inst
4697                 (INSERT_SUBREG
4698                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4699                  SPR:$a, ssub_0),
4700                 (INSERT_SUBREG
4701                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4702                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4703
4704 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4705   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4706               (EXTRACT_SUBREG
4707                (v2f32 (COPY_TO_REGCLASS (Inst
4708                 (INSERT_SUBREG
4709                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4710                  SPR:$acc, ssub_0),
4711                 (INSERT_SUBREG
4712                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4713                  SPR:$a, ssub_0),
4714                 (INSERT_SUBREG
4715                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4716                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4717
4718 def : N3VSPat<fadd, VADDfd>;
4719 def : N3VSPat<fsub, VSUBfd>;
4720 def : N3VSPat<fmul, VMULfd>;
4721 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
4722       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4723 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
4724       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4725 def : N2VSPat<fabs, VABSfd>;
4726 def : N2VSPat<fneg, VNEGfd>;
4727 def : N3VSPat<NEONfmax, VMAXfd>;
4728 def : N3VSPat<NEONfmin, VMINfd>;
4729 def : N2VSPat<arm_ftosi, VCVTf2sd>;
4730 def : N2VSPat<arm_ftoui, VCVTf2ud>;
4731 def : N2VSPat<arm_sitof, VCVTs2fd>;
4732 def : N2VSPat<arm_uitof, VCVTu2fd>;
4733
4734 //===----------------------------------------------------------------------===//
4735 // Non-Instruction Patterns
4736 //===----------------------------------------------------------------------===//
4737
4738 // bit_convert
4739 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4740 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4741 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4742 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4743 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4744 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4745 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4746 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4747 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4748 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4749 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4750 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4751 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4752 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4753 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4754 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4755 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4756 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4757 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4758 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4759 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4760 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4761 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4762 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4763 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4764 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4765 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4766 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4767 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4768 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4769
4770 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4771 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4772 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4773 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4774 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4775 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4776 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4777 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4778 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4779 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4780 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4781 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4782 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4783 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4784 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4785 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4786 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4787 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4788 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4789 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4790 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4791 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4792 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4793 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4794 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4795 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4796 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4797 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4798 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4799 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;