lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>]>;
  87 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  88 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  89 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  90
  91 //===----------------------------------------------------------------------===//
  92 // NEON operand definitions
  93 //===----------------------------------------------------------------------===//
  94
  95 // addrmode_neonldstm := reg
  96 //
  97 /* TODO: Take advantage of vldm.
  98 def addrmode_neonldstm : Operand<i32>,
  99                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 100   let PrintMethod = "printAddrNeonLdStMOperand";
 101   let MIOperandInfo = (ops GPR, i32imm);
 102 }
 103 */
 104
 105 //===----------------------------------------------------------------------===//
 106 // NEON load / store instructions
 107 //===----------------------------------------------------------------------===//
 108
 109 /* TODO: Take advantage of vldm.
 110 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 111 def VLDMD : NI<(outs),
 112                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 113                IIC_fpLoadm,
 114                "vldm${addr:submode} ${addr:base}, $dst1",
 115                []> {
 116   let Inst{27-25} = 0b110;
 117   let Inst{20}    = 1;
 118   let Inst{11-9}  = 0b101;
 119 }
 120
 121 def VLDMS : NI<(outs),
 122                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 123                IIC_fpLoadm,
 124                "vldm${addr:submode} ${addr:base}, $dst1",
 125                []> {
 126   let Inst{27-25} = 0b110;
 127   let Inst{20}    = 1;
 128   let Inst{11-9}  = 0b101;
 129 }
 130 }
 131 */
 132
 133 // Use vldmia to load a Q register as a D register pair.
 134 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 135                IIC_fpLoadm,
 136                "vldmia $addr, ${dst:dregpair}",
 137                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 138   let Inst{27-25} = 0b110;
 139   let Inst{24}    = 0; // P bit
 140   let Inst{23}    = 1; // U bit
 141   let Inst{20}    = 1;
 142   let Inst{11-9}  = 0b101;
 143 }
 144
 145 // Use vstmia to store a Q register as a D register pair.
 146 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 147                IIC_fpStorem,
 148                "vstmia $addr, ${src:dregpair}",
 149                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 150   let Inst{27-25} = 0b110;
 151   let Inst{24}    = 0; // P bit
 152   let Inst{23}    = 1; // U bit
 153   let Inst{20}    = 0;
 154   let Inst{11-9}  = 0b101;
 155 }
 156
 157 //   VLD1     : Vector Load (multiple single elements)
 158 class VLD1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 159   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 160           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"), "",
 161           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 162 class VLD1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 163   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 164           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"), "",
 165           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 166
 167 def  VLD1d8   : VLD1D<0b0000, "vld1.8",  v8i8,  int_arm_neon_vld1>;
 168 def  VLD1d16  : VLD1D<0b0100, "vld1.16", v4i16, int_arm_neon_vld1>;
 169 def  VLD1d32  : VLD1D<0b1000, "vld1.32", v2i32, int_arm_neon_vld1>;
 170 def  VLD1df   : VLD1D<0b1000, "vld1.32", v2f32, int_arm_neon_vld1>;
 171 def  VLD1d64  : VLD1D<0b1100, "vld1.64", v1i64, int_arm_neon_vld1>;
 172
 173 def  VLD1q8   : VLD1Q<0b0000, "vld1.8",  v16i8, int_arm_neon_vld1>;
 174 def  VLD1q16  : VLD1Q<0b0100, "vld1.16", v8i16, int_arm_neon_vld1>;
 175 def  VLD1q32  : VLD1Q<0b1000, "vld1.32", v4i32, int_arm_neon_vld1>;
 176 def  VLD1qf   : VLD1Q<0b1000, "vld1.32", v4f32, int_arm_neon_vld1>;
 177 def  VLD1q64  : VLD1Q<0b1100, "vld1.64", v2i64, int_arm_neon_vld1>;
 178
 179 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 180
 181 //   VLD2     : Vector Load (multiple 2-element structures)
 182 class VLD2D<bits<4> op7_4, string OpcodeStr>
 183   : NLdSt<0,0b10,0b1000,op7_4, (outs DPR:$dst1, DPR:$dst2),
 184           (ins addrmode6:$addr), IIC_VLD2,
 185           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), "", []>;
 186 class VLD2Q<bits<4> op7_4, string OpcodeStr>
 187   : NLdSt<0,0b10,0b0011,op7_4,
 188           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 189           (ins addrmode6:$addr), IIC_VLD2,
 190           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 191           "", []>;
 192
 193 def  VLD2d8   : VLD2D<0b0000, "vld2.8">;
 194 def  VLD2d16  : VLD2D<0b0100, "vld2.16">;
 195 def  VLD2d32  : VLD2D<0b1000, "vld2.32">;
 196 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 197                       (ins addrmode6:$addr), IIC_VLD1,
 198                       "vld1.64\t\\{$dst1,$dst2\\}, $addr", "", []>;
 199
 200 def  VLD2q8   : VLD2Q<0b0000, "vld2.8">;
 201 def  VLD2q16  : VLD2Q<0b0100, "vld2.16">;
 202 def  VLD2q32  : VLD2Q<0b1000, "vld2.32">;
 203
 204 //   VLD3     : Vector Load (multiple 3-element structures)
 205 class VLD3D<bits<4> op7_4, string OpcodeStr>
 206   : NLdSt<0,0b10,0b0100,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 207           (ins addrmode6:$addr), IIC_VLD3,
 208           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), "", []>;
 209 class VLD3WB<bits<4> op7_4, string OpcodeStr>
 210   : NLdSt<0,0b10,0b0101,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 211           (ins addrmode6:$addr), IIC_VLD3,
 212           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"),
 213           "$addr.addr = $wb", []>;
 214
 215 def  VLD3d8   : VLD3D<0b0000, "vld3.8">;
 216 def  VLD3d16  : VLD3D<0b0100, "vld3.16">;
 217 def  VLD3d32  : VLD3D<0b1000, "vld3.32">;
 218 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 219                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 220                       (ins addrmode6:$addr), IIC_VLD1,
 221                       "vld1.64\t\\{$dst1,$dst2,$dst3\\}, $addr", "", []>;
 222
 223 // vld3 to double-spaced even registers.
 224 def  VLD3q8a  : VLD3WB<0b0000, "vld3.8">;
 225 def  VLD3q16a : VLD3WB<0b0100, "vld3.16">;
 226 def  VLD3q32a : VLD3WB<0b1000, "vld3.32">;
 227
 228 // vld3 to double-spaced odd registers.
 229 def  VLD3q8b  : VLD3WB<0b0000, "vld3.8">;
 230 def  VLD3q16b : VLD3WB<0b0100, "vld3.16">;
 231 def  VLD3q32b : VLD3WB<0b1000, "vld3.32">;
 232
 233 //   VLD4     : Vector Load (multiple 4-element structures)
 234 class VLD4D<bits<4> op7_4, string OpcodeStr>
 235   : NLdSt<0,0b10,0b0000,op7_4,
 236           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 237           (ins addrmode6:$addr), IIC_VLD4,
 238           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 239           "", []>;
 240 class VLD4WB<bits<4> op7_4, string OpcodeStr>
 241   : NLdSt<0,0b10,0b0001,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr), IIC_VLD4,
 244           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 245           "$addr.addr = $wb", []>;
 246
 247 def  VLD4d8   : VLD4D<0b0000, "vld4.8">;
 248 def  VLD4d16  : VLD4D<0b0100, "vld4.16">;
 249 def  VLD4d32  : VLD4D<0b1000, "vld4.32">;
 250 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 251                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 252                       (ins addrmode6:$addr), IIC_VLD1,
 253                       "vld1.64\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr", "", []>;
 254
 255 // vld4 to double-spaced even registers.
 256 def  VLD4q8a  : VLD4WB<0b0000, "vld4.8">;
 257 def  VLD4q16a : VLD4WB<0b0100, "vld4.16">;
 258 def  VLD4q32a : VLD4WB<0b1000, "vld4.32">;
 259
 260 // vld4 to double-spaced odd registers.
 261 def  VLD4q8b  : VLD4WB<0b0000, "vld4.8">;
 262 def  VLD4q16b : VLD4WB<0b0100, "vld4.16">;
 263 def  VLD4q32b : VLD4WB<0b1000, "vld4.32">;
 264
 265 //   VLD1LN   : Vector Load (single element to one lane)
 266 //   FIXME: Not yet implemented.
 267
 268 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 269 class VLD2LN<bits<4> op11_8, string OpcodeStr>
 270   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2),
 271           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 272           IIC_VLD2,
 273           !strconcat(OpcodeStr, "\t\\{$dst1[$lane],$dst2[$lane]\\}, $addr"),
 274           "$src1 = $dst1, $src2 = $dst2", []>;
 275
 276 def VLD2LNd8  : VLD2LN<0b0001, "vld2.8">;
 277 def VLD2LNd16 : VLD2LN<0b0101, "vld2.16">;
 278 def VLD2LNd32 : VLD2LN<0b1001, "vld2.32">;
 279
 280 // vld2 to double-spaced even registers.
 281 def VLD2LNq16a: VLD2LN<0b0101, "vld2.16">;
 282 def VLD2LNq32a: VLD2LN<0b1001, "vld2.32">;
 283
 284 // vld2 to double-spaced odd registers.
 285 def VLD2LNq16b: VLD2LN<0b0101, "vld2.16">;
 286 def VLD2LNq32b: VLD2LN<0b1001, "vld2.32">;
 287
 288 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 289 class VLD3LN<bits<4> op11_8, string OpcodeStr>
 290   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 291           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 292           nohash_imm:$lane), IIC_VLD3,
 293           !strconcat(OpcodeStr,
 294           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane]\\}, $addr"),
 295           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 296
 297 def VLD3LNd8  : VLD3LN<0b0010, "vld3.8">;
 298 def VLD3LNd16 : VLD3LN<0b0110, "vld3.16">;
 299 def VLD3LNd32 : VLD3LN<0b1010, "vld3.32">;
 300
 301 // vld3 to double-spaced even registers.
 302 def VLD3LNq16a: VLD3LN<0b0101, "vld3.16">;
 303 def VLD3LNq32a: VLD3LN<0b1001, "vld3.32">;
 304
 305 // vld3 to double-spaced odd registers.
 306 def VLD3LNq16b: VLD3LN<0b0101, "vld3.16">;
 307 def VLD3LNq32b: VLD3LN<0b1001, "vld3.32">;
 308
 309 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 310 class VLD4LND<bits<4> op11_8, string OpcodeStr>
 311   : NLdSt<1,0b10,op11_8,0b0000,
 312           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 313           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 314           nohash_imm:$lane), IIC_VLD4,
 315           !strconcat(OpcodeStr,
 316           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane],$dst4[$lane]\\}, $addr"),
 317           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 318
 319 def VLD4LNd8  : VLD4LND<0b0011, "vld4.8">;
 320 def VLD4LNd16 : VLD4LND<0b0111, "vld4.16">;
 321 def VLD4LNd32 : VLD4LND<0b1011, "vld4.32">;
 322
 323 //   VLD1DUP  : Vector Load (single element to all lanes)
 324 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 325 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 326 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 327 //   FIXME: Not yet implemented.
 328 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 329
 330 //   VST1     : Vector Store (multiple single elements)
 331 class VST1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 332   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 333           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"), "",
 334           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 335 class VST1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 336   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 337           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"), "",
 338           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 339
 340 let hasExtraSrcRegAllocReq = 1 in {
 341 def  VST1d8   : VST1D<0b0000, "vst1.8",  v8i8,  int_arm_neon_vst1>;
 342 def  VST1d16  : VST1D<0b0100, "vst1.16", v4i16, int_arm_neon_vst1>;
 343 def  VST1d32  : VST1D<0b1000, "vst1.32", v2i32, int_arm_neon_vst1>;
 344 def  VST1df   : VST1D<0b1000, "vst1.32", v2f32, int_arm_neon_vst1>;
 345 def  VST1d64  : VST1D<0b1100, "vst1.64", v1i64, int_arm_neon_vst1>;
 346
 347 def  VST1q8   : VST1Q<0b0000, "vst1.8",  v16i8, int_arm_neon_vst1>;
 348 def  VST1q16  : VST1Q<0b0100, "vst1.16", v8i16, int_arm_neon_vst1>;
 349 def  VST1q32  : VST1Q<0b1000, "vst1.32", v4i32, int_arm_neon_vst1>;
 350 def  VST1qf   : VST1Q<0b1000, "vst1.32", v4f32, int_arm_neon_vst1>;
 351 def  VST1q64  : VST1Q<0b1100, "vst1.64", v2i64, int_arm_neon_vst1>;
 352 } // hasExtraSrcRegAllocReq
 353
 354 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 355
 356 //   VST2     : Vector Store (multiple 2-element structures)
 357 class VST2D<bits<4> op7_4, string OpcodeStr>
 358   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 359           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 360           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), "", []>;
 361 class VST2Q<bits<4> op7_4, string OpcodeStr>
 362   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 363           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 364           IIC_VST,
 365           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 366           "", []>;
 367
 368 def  VST2d8   : VST2D<0b0000, "vst2.8">;
 369 def  VST2d16  : VST2D<0b0100, "vst2.16">;
 370 def  VST2d32  : VST2D<0b1000, "vst2.32">;
 371 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 372                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 373                       "vst1.64\t\\{$src1,$src2\\}, $addr", "", []>;
 374
 375 def  VST2q8   : VST2Q<0b0000, "vst2.8">;
 376 def  VST2q16  : VST2Q<0b0100, "vst2.16">;
 377 def  VST2q32  : VST2Q<0b1000, "vst2.32">;
 378
 379 //   VST3     : Vector Store (multiple 3-element structures)
 380 class VST3D<bits<4> op7_4, string OpcodeStr>
 381   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 382           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 383           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), "", []>;
 384 class VST3WB<bits<4> op7_4, string OpcodeStr>
 385   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 386           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 387           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"),
 388           "$addr.addr = $wb", []>;
 389
 390 def  VST3d8   : VST3D<0b0000, "vst3.8">;
 391 def  VST3d16  : VST3D<0b0100, "vst3.16">;
 392 def  VST3d32  : VST3D<0b1000, "vst3.32">;
 393 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 394                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 395                       IIC_VST,
 396                       "vst1.64\t\\{$src1,$src2,$src3\\}, $addr", "", []>;
 397
 398 // vst3 to double-spaced even registers.
 399 def  VST3q8a  : VST3WB<0b0000, "vst3.8">;
 400 def  VST3q16a : VST3WB<0b0100, "vst3.16">;
 401 def  VST3q32a : VST3WB<0b1000, "vst3.32">;
 402
 403 // vst3 to double-spaced odd registers.
 404 def  VST3q8b  : VST3WB<0b0000, "vst3.8">;
 405 def  VST3q16b : VST3WB<0b0100, "vst3.16">;
 406 def  VST3q32b : VST3WB<0b1000, "vst3.32">;
 407
 408 //   VST4     : Vector Store (multiple 4-element structures)
 409 class VST4D<bits<4> op7_4, string OpcodeStr>
 410   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 411           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 412           IIC_VST,
 413           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 414           "", []>;
 415 class VST4WB<bits<4> op7_4, string OpcodeStr>
 416   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 417           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 418           IIC_VST,
 419           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 420           "$addr.addr = $wb", []>;
 421
 422 def  VST4d8   : VST4D<0b0000, "vst4.8">;
 423 def  VST4d16  : VST4D<0b0100, "vst4.16">;
 424 def  VST4d32  : VST4D<0b1000, "vst4.32">;
 425 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 426                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 427                        DPR:$src4), IIC_VST,
 428                       "vst1.64\t\\{$src1,$src2,$src3,$src4\\}, $addr", "", []>;
 429
 430 // vst4 to double-spaced even registers.
 431 def  VST4q8a  : VST4WB<0b0000, "vst4.8">;
 432 def  VST4q16a : VST4WB<0b0100, "vst4.16">;
 433 def  VST4q32a : VST4WB<0b1000, "vst4.32">;
 434
 435 // vst4 to double-spaced odd registers.
 436 def  VST4q8b  : VST4WB<0b0000, "vst4.8">;
 437 def  VST4q16b : VST4WB<0b0100, "vst4.16">;
 438 def  VST4q32b : VST4WB<0b1000, "vst4.32">;
 439
 440 //   VST1LN   : Vector Store (single element from one lane)
 441 //   FIXME: Not yet implemented.
 442
 443 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 444 class VST2LND<bits<4> op11_8, string OpcodeStr>
 445   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 446           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 447           IIC_VST,
 448           !strconcat(OpcodeStr, "\t\\{$src1[$lane],$src2[$lane]\\}, $addr"),
 449           "", []>;
 450
 451 def VST2LNd8  : VST2LND<0b0000, "vst2.8">;
 452 def VST2LNd16 : VST2LND<0b0100, "vst2.16">;
 453 def VST2LNd32 : VST2LND<0b1000, "vst2.32">;
 454
 455 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 456 class VST3LND<bits<4> op11_8, string OpcodeStr>
 457   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 458           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 459            nohash_imm:$lane), IIC_VST,
 460           !strconcat(OpcodeStr,
 461           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane]\\}, $addr"), "", []>;
 462
 463 def VST3LNd8  : VST3LND<0b0010, "vst3.8">;
 464 def VST3LNd16 : VST3LND<0b0110, "vst3.16">;
 465 def VST3LNd32 : VST3LND<0b1010, "vst3.32">;
 466
 467 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 468 class VST4LND<bits<4> op11_8, string OpcodeStr>
 469   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 470           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 471            nohash_imm:$lane), IIC_VST,
 472           !strconcat(OpcodeStr,
 473           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane],$src4[$lane]\\}, $addr"),
 474           "", []>;
 475
 476 def VST4LNd8  : VST4LND<0b0011, "vst4.8">;
 477 def VST4LNd16 : VST4LND<0b0111, "vst4.16">;
 478 def VST4LNd32 : VST4LND<0b1011, "vst4.32">;
 479 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // NEON pattern fragments
 484 //===----------------------------------------------------------------------===//
 485
 486 // Extract D sub-registers of Q registers.
 487 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 488 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 489   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 490 }]>;
 491 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 492   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 493 }]>;
 494 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 495   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 496 }]>;
 497 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 498   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 499 }]>;
 500 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 501   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 502 }]>;
 503
 504 // Extract S sub-registers of Q/D registers.
 505 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 506 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 507   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 508 }]>;
 509
 510 // Translate lane numbers from Q registers to D subregs.
 511 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 512   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 513 }]>;
 514 def SubReg_i16_lane : SDNodeXForm<imm, [{
 515   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 516 }]>;
 517 def SubReg_i32_lane : SDNodeXForm<imm, [{
 518   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 519 }]>;
 520
 521 //===----------------------------------------------------------------------===//
 522 // Instruction Classes
 523 //===----------------------------------------------------------------------===//
 524
 525 // Basic 2-register operations, both double- and quad-register.
 526 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 527            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 528            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 529   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 530         (ins DPR:$src), IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 531         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 532 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 533            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 534            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 535   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 536         (ins QPR:$src), IIC_VUNAQ, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 537         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 538
 539 // Basic 2-register operations, scalar single-precision.
 540 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 541             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 542             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 543   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 544         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 545         IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 546
 547 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 548   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 549        (EXTRACT_SUBREG
 550            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 551         arm_ssubreg_0)>;
 552
 553 // Basic 2-register intrinsics, both double- and quad-register.
 554 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 555               bits<2> op17_16, bits<5> op11_7, bit op4,
 556               InstrItinClass itin, string OpcodeStr,
 557               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 558   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 559         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 560         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 561 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 562               bits<2> op17_16, bits<5> op11_7, bit op4,
 563               InstrItinClass itin, string OpcodeStr,
 564               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 565   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 566         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 567         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 568
 569 // Basic 2-register intrinsics, scalar single-precision
 570 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 571               bits<2> op17_16, bits<5> op11_7, bit op4,
 572               InstrItinClass itin, string OpcodeStr,
 573               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 574   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 575         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), itin,
 576         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 577
 578 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 579   : NEONFPPat<(f32 (OpNode SPR:$a)),
 580        (EXTRACT_SUBREG
 581            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 582         arm_ssubreg_0)>;
 583
 584 // Narrow 2-register intrinsics.
 585 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 586               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 587               InstrItinClass itin, string OpcodeStr,
 588               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 589   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 590         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 591         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 592
 593 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 594 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 595 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 596               bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 597               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 598   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 599         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 600         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 601
 602 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 603 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 604   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 605         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 606         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 607         "$src1 = $dst1, $src2 = $dst2", []>;
 608 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 609                   InstrItinClass itin, string OpcodeStr>
 610   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 611         (ins QPR:$src1, QPR:$src2), itin,
 612         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 613         "$src1 = $dst1, $src2 = $dst2", []>;
 614
 615 // Basic 3-register operations, both double- and quad-register.
 616 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 617            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 618            SDNode OpNode, bit Commutable>
 619   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 620         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 621         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 622         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 623   let isCommutable = Commutable;
 624 }
 625 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 626              InstrItinClass itin, string OpcodeStr, ValueType Ty, SDNode ShOp>
 627   : N3V<0, 1, op21_20, op11_8, 1, 0,
 628         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 629         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 630         [(set (Ty DPR:$dst),
 631               (Ty (ShOp (Ty DPR:$src1),
 632                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 633                                           imm:$lane)))))]> {
 634   let isCommutable = 0;
 635 }
 636 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 637                string OpcodeStr, ValueType Ty, SDNode ShOp>
 638   : N3V<0, 1, op21_20, op11_8, 1, 0,
 639         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 640         IIC_VMULi16D,
 641         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 642         [(set (Ty DPR:$dst),
 643               (Ty (ShOp (Ty DPR:$src1),
 644                         (Ty (NEONvduplane (Ty DPR_8:$src2),
 645                                           imm:$lane)))))]> {
 646   let isCommutable = 0;
 647 }
 648
 649 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 650            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 651            SDNode OpNode, bit Commutable>
 652   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 653         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 654         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 655         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 656   let isCommutable = Commutable;
 657 }
 658 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 659              InstrItinClass itin, string OpcodeStr,
 660              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 661   : N3V<1, 1, op21_20, op11_8, 1, 0,
 662         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 663         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 664         [(set (ResTy QPR:$dst),
 665               (ResTy (ShOp (ResTy QPR:$src1),
 666                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 667                                                 imm:$lane)))))]> {
 668   let isCommutable = 0;
 669 }
 670 class N3VQSL16<bits<2> op21_20, bits<4> op11_8,
 671                string OpcodeStr, ValueType ResTy, ValueType OpTy, SDNode ShOp>
 672   : N3V<1, 1, op21_20, op11_8, 1, 0,
 673         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 674         IIC_VMULi16Q,
 675         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 676         [(set (ResTy QPR:$dst),
 677               (ResTy (ShOp (ResTy QPR:$src1),
 678                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 679                                                 imm:$lane)))))]> {
 680   let isCommutable = 0;
 681 }
 682
 683 // Basic 3-register operations, scalar single-precision
 684 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 685            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 686            SDNode OpNode, bit Commutable>
 687   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 688         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 689         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 690   let isCommutable = Commutable;
 691 }
 692 class N3VDsPat<SDNode OpNode, NeonI Inst>
 693   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 694        (EXTRACT_SUBREG
 695            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 696                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 697         arm_ssubreg_0)>;
 698
 699 // Basic 3-register intrinsics, both double- and quad-register.
 700 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 701               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 702               Intrinsic IntOp, bit Commutable>
 703   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 704         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 705         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 706         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 707   let isCommutable = Commutable;
 708 }
 709 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 710                 string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 711   : N3V<0, 1, op21_20, op11_8, 1, 0,
 712         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 713         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 714         [(set (Ty DPR:$dst),
 715               (Ty (IntOp (Ty DPR:$src1),
 716                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 717                                            imm:$lane)))))]> {
 718   let isCommutable = 0;
 719 }
 720 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 721                   string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 722   : N3V<0, 1, op21_20, op11_8, 1, 0,
 723         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 724         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 725         [(set (Ty DPR:$dst),
 726               (Ty (IntOp (Ty DPR:$src1),
 727                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 728                                            imm:$lane)))))]> {
 729   let isCommutable = 0;
 730 }
 731
 732 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 733               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 734               Intrinsic IntOp, bit Commutable>
 735   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 736         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 737         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 738         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 739   let isCommutable = Commutable;
 740 }
 741 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 742                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 743   : N3V<1, 1, op21_20, op11_8, 1, 0,
 744         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 745         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 746         [(set (ResTy QPR:$dst),
 747               (ResTy (IntOp (ResTy QPR:$src1),
 748                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 749                                                  imm:$lane)))))]> {
 750   let isCommutable = 0;
 751 }
 752 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 753                   string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 754   : N3V<1, 1, op21_20, op11_8, 1, 0,
 755         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 756         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 757         [(set (ResTy QPR:$dst),
 758               (ResTy (IntOp (ResTy QPR:$src1),
 759                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 760                                                  imm:$lane)))))]> {
 761   let isCommutable = 0;
 762 }
 763
 764 // Multiply-Add/Sub operations, both double- and quad-register.
 765 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 766                 InstrItinClass itin, string OpcodeStr,
 767                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 768   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 769         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 770         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 771         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 772                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 773 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 774                   string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 775   : N3V<0, 1, op21_20, op11_8, 1, 0,
 776         (outs DPR:$dst),
 777         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 778         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 779         [(set (Ty DPR:$dst),
 780               (Ty (ShOp (Ty DPR:$src1),
 781                         (Ty (MulOp DPR:$src2,
 782                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 783                                                      imm:$lane)))))))]>;
 784 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 785                     string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 786   : N3V<0, 1, op21_20, op11_8, 1, 0,
 787         (outs DPR:$dst),
 788         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 789         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 790         [(set (Ty DPR:$dst),
 791               (Ty (ShOp (Ty DPR:$src1),
 792                         (Ty (MulOp DPR:$src2,
 793                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 794                                                      imm:$lane)))))))]>;
 795
 796 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 797                 InstrItinClass itin, string OpcodeStr, ValueType Ty,
 798                 SDNode MulOp, SDNode OpNode>
 799   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 800         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 801         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 802         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 803                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 804 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 805                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 806                   SDNode MulOp, SDNode ShOp>
 807   : N3V<1, 1, op21_20, op11_8, 1, 0,
 808         (outs QPR:$dst),
 809         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 810         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 811         [(set (ResTy QPR:$dst),
 812               (ResTy (ShOp (ResTy QPR:$src1),
 813                            (ResTy (MulOp QPR:$src2,
 814                                          (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 815                                                               imm:$lane)))))))]>;
 816 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 817                     string OpcodeStr, ValueType ResTy, ValueType OpTy,
 818                     SDNode MulOp, SDNode ShOp>
 819   : N3V<1, 1, op21_20, op11_8, 1, 0,
 820         (outs QPR:$dst),
 821         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 822         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 823         [(set (ResTy QPR:$dst),
 824               (ResTy (ShOp (ResTy QPR:$src1),
 825                            (ResTy (MulOp QPR:$src2,
 826                                          (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 827                                                               imm:$lane)))))))]>;
 828
 829 // Multiply-Add/Sub operations, scalar single-precision
 830 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 831                  InstrItinClass itin, string OpcodeStr,
 832                  ValueType Ty, SDNode MulOp, SDNode OpNode>
 833   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 834         (outs DPR_VFP2:$dst),
 835         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 836         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 837
 838 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 839   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 840       (EXTRACT_SUBREG
 841           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 842                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 843                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 844        arm_ssubreg_0)>;
 845
 846 // Neon 3-argument intrinsics, both double- and quad-register.
 847 // The destination register is also used as the first source operand register.
 848 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 849                InstrItinClass itin, string OpcodeStr,
 850                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 851   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 852         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 853         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 854         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 855                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 856 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 857                InstrItinClass itin, string OpcodeStr,
 858                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 859   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 860         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 861         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 862         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 863                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 864
 865 // Neon Long 3-argument intrinsic.  The destination register is
 866 // a quad-register and is also used as the first source operand register.
 867 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 868                InstrItinClass itin, string OpcodeStr,
 869                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 870   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 871         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 872         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 873         [(set QPR:$dst,
 874           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 875 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 876                  string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 877   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 878         (outs QPR:$dst),
 879         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 880         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 881         [(set (ResTy QPR:$dst),
 882               (ResTy (IntOp (ResTy QPR:$src1),
 883                             (OpTy DPR:$src2),
 884                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 885                                                 imm:$lane)))))]>;
 886 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 887                    string OpcodeStr, ValueType ResTy, ValueType OpTy,
 888                    Intrinsic IntOp>
 889   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 890         (outs QPR:$dst),
 891         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 892         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 893         [(set (ResTy QPR:$dst),
 894               (ResTy (IntOp (ResTy QPR:$src1),
 895                             (OpTy DPR:$src2),
 896                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 897                                                 imm:$lane)))))]>;
 898
 899
 900 // Narrowing 3-register intrinsics.
 901 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 902               string OpcodeStr, ValueType TyD, ValueType TyQ,
 903               Intrinsic IntOp, bit Commutable>
 904   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 905         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 906         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 907         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 908   let isCommutable = Commutable;
 909 }
 910
 911 // Long 3-register intrinsics.
 912 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 913               InstrItinClass itin, string OpcodeStr, ValueType TyQ, ValueType TyD,
 914               Intrinsic IntOp, bit Commutable>
 915   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 916         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 917         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 918         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 919   let isCommutable = Commutable;
 920 }
 921 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 922                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 923   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 924         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 925         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 926         [(set (ResTy QPR:$dst),
 927               (ResTy (IntOp (OpTy DPR:$src1),
 928                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 929                                                 imm:$lane)))))]>;
 930 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 931                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 932                   Intrinsic IntOp>
 933   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 934         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 935         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 936         [(set (ResTy QPR:$dst),
 937               (ResTy (IntOp (OpTy DPR:$src1),
 938                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
 939                                                 imm:$lane)))))]>;
 940
 941 // Wide 3-register intrinsics.
 942 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 943               string OpcodeStr, ValueType TyQ, ValueType TyD,
 944               Intrinsic IntOp, bit Commutable>
 945   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 946         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
 947         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 948         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 949   let isCommutable = Commutable;
 950 }
 951
 952 // Pairwise long 2-register intrinsics, both double- and quad-register.
 953 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 954                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 955                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 956   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 957         (ins DPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 958         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 959 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 960                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 961                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 962   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 963         (ins QPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 964         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 965
 966 // Pairwise long 2-register accumulate intrinsics,
 967 // both double- and quad-register.
 968 // The destination register is also used as the first source operand register.
 969 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 970                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 971                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 972   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 973         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
 974         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 975         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 976 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 977                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 978                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 979   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 980         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
 981         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 982         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 983
 984 // Shift by immediate,
 985 // both double- and quad-register.
 986 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 987              bit op4, InstrItinClass itin, string OpcodeStr,
 988              ValueType Ty, SDNode OpNode>
 989   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 990            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
 991            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 992            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 993 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 994              bit op4, InstrItinClass itin, string OpcodeStr,
 995              ValueType Ty, SDNode OpNode>
 996   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 997            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
 998            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 999            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1000
1001 // Long shift by immediate.
1002 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1003              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
1004              ValueType OpTy, SDNode OpNode>
1005   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
1006            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1007            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1008            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1009                                           (i32 imm:$SIMM))))]>;
1010
1011 // Narrow shift by immediate.
1012 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1013              bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
1014              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1015   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
1016            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1017            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1018            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1019                                           (i32 imm:$SIMM))))]>;
1020
1021 // Shift right by immediate and accumulate,
1022 // both double- and quad-register.
1023 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1024                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1025   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1026            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1027            IIC_VPALiD,
1028            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1029            [(set DPR:$dst, (Ty (add DPR:$src1,
1030                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1031 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1032                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1033   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1034            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1035            IIC_VPALiD,
1036            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1037            [(set QPR:$dst, (Ty (add QPR:$src1,
1038                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1039
1040 // Shift by immediate and insert,
1041 // both double- and quad-register.
1042 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1043                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1044   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1045            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1046            IIC_VSHLiD,
1047            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1048            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1049 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1050                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1051   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1052            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1053            IIC_VSHLiQ,
1054            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1055            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1056
1057 // Convert, with fractional bits immediate,
1058 // both double- and quad-register.
1059 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1060               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1061               Intrinsic IntOp>
1062   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1063            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1064            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1065            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1066 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1067               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1068               Intrinsic IntOp>
1069   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1070            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1071            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1072            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1073
1074 //===----------------------------------------------------------------------===//
1075 // Multiclasses
1076 //===----------------------------------------------------------------------===//
1077
1078 // Abbreviations used in multiclass suffixes:
1079 //   Q = quarter int (8 bit) elements
1080 //   H = half int (16 bit) elements
1081 //   S = single int (32 bit) elements
1082 //   D = double int (64 bit) elements
1083
1084 // Neon 3-register vector operations.
1085
1086 // First with only element sizes of 8, 16 and 32 bits:
1087 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1088                    InstrItinClass itinD16, InstrItinClass itinD32,
1089                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1090                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
1091   // 64-bit vector types.
1092   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1093                    !strconcat(OpcodeStr, "8"), v8i8, v8i8, OpNode, Commutable>;
1094   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1095                    !strconcat(OpcodeStr, "16"), v4i16, v4i16, OpNode, Commutable>;
1096   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1097                    !strconcat(OpcodeStr, "32"), v2i32, v2i32, OpNode, Commutable>;
1098
1099   // 128-bit vector types.
1100   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1101                    !strconcat(OpcodeStr, "8"), v16i8, v16i8, OpNode, Commutable>;
1102   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1103                    !strconcat(OpcodeStr, "16"), v8i16, v8i16, OpNode, Commutable>;
1104   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1105                    !strconcat(OpcodeStr, "32"), v4i32, v4i32, OpNode, Commutable>;
1106 }
1107
1108 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
1109   def v4i16 : N3VDSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1110   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1111   def v8i16 : N3VQSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v8i16, v4i16, ShOp>;
1112   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, !strconcat(OpcodeStr, "32"), v4i32, v2i32, ShOp>;
1113 }
1114
1115 // ....then also with element size 64 bits:
1116 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1117                     InstrItinClass itinD, InstrItinClass itinQ,
1118                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
1119   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1120             OpcodeStr, OpNode, Commutable> {
1121   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1122                    !strconcat(OpcodeStr, "64"), v1i64, v1i64, OpNode, Commutable>;
1123   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1124                    !strconcat(OpcodeStr, "64"), v2i64, v2i64, OpNode, Commutable>;
1125 }
1126
1127
1128 // Neon Narrowing 2-register vector intrinsics,
1129 //   source operand element sizes of 16, 32 and 64 bits:
1130 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1131                        bits<5> op11_7, bit op6, bit op4,
1132                        InstrItinClass itin, string OpcodeStr,
1133                        Intrinsic IntOp> {
1134   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1135                       itin, !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
1136   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1137                       itin, !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
1138   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1139                       itin, !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
1140 }
1141
1142
1143 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1144 //   source operand element sizes of 16, 32 and 64 bits:
1145 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1146                        bit op4, string OpcodeStr, Intrinsic IntOp> {
1147   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
1148                       IIC_VQUNAiD, !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1149   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
1150                       IIC_VQUNAiD, !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1151   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
1152                       IIC_VQUNAiD, !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1153 }
1154
1155
1156 // Neon 3-register vector intrinsics.
1157
1158 // First with only element sizes of 16 and 32 bits:
1159 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1160                      InstrItinClass itinD16, InstrItinClass itinD32,
1161                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1162                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1163   // 64-bit vector types.
1164   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16, !strconcat(OpcodeStr,"16"),
1165                       v4i16, v4i16, IntOp, Commutable>;
1166   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32, !strconcat(OpcodeStr,"32"),
1167                       v2i32, v2i32, IntOp, Commutable>;
1168
1169   // 128-bit vector types.
1170   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16, !strconcat(OpcodeStr,"16"),
1171                       v8i16, v8i16, IntOp, Commutable>;
1172   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32, !strconcat(OpcodeStr,"32"),
1173                       v4i32, v4i32, IntOp, Commutable>;
1174 }
1175
1176 multiclass N3VIntSL_HS<bits<4> op11_8,
1177                        InstrItinClass itinD16, InstrItinClass itinD32,
1178                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1179                        string OpcodeStr, Intrinsic IntOp> {
1180   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16, !strconcat(OpcodeStr, "16"), v4i16, IntOp>;
1181   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32, !strconcat(OpcodeStr, "32"), v2i32, IntOp>;
1182   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16, !strconcat(OpcodeStr, "16"), v8i16, v4i16, IntOp>;
1183   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32, !strconcat(OpcodeStr, "32"), v4i32, v2i32, IntOp>;
1184 }
1185
1186 // ....then also with element size of 8 bits:
1187 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1188                       InstrItinClass itinD16, InstrItinClass itinD32,
1189                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1190                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1191   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1192               OpcodeStr, IntOp, Commutable> {
1193   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1194                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp, Commutable>;
1195   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1196                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp, Commutable>;
1197 }
1198
1199 // ....then also with element size of 64 bits:
1200 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1201                        InstrItinClass itinD16, InstrItinClass itinD32,
1202                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1203                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1204   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1205                OpcodeStr, IntOp, Commutable> {
1206   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1207                       !strconcat(OpcodeStr,"64"), v1i64, v1i64, IntOp, Commutable>;
1208   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1209                       !strconcat(OpcodeStr,"64"), v2i64, v2i64, IntOp, Commutable>;
1210 }
1211
1212
1213 // Neon Narrowing 3-register vector intrinsics,
1214 //   source operand element sizes of 16, 32 and 64 bits:
1215 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1216                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1217   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
1218                       v8i8, v8i16, IntOp, Commutable>;
1219   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
1220                       v4i16, v4i32, IntOp, Commutable>;
1221   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
1222                       v2i32, v2i64, IntOp, Commutable>;
1223 }
1224
1225
1226 // Neon Long 3-register vector intrinsics.
1227
1228 // First with only element sizes of 16 and 32 bits:
1229 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1230                       InstrItinClass itin, string OpcodeStr,
1231                       Intrinsic IntOp, bit Commutable = 0> {
1232   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1233                       !strconcat(OpcodeStr,"16"), v4i32, v4i16, IntOp, Commutable>;
1234   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1235                       !strconcat(OpcodeStr,"32"), v2i64, v2i32, IntOp, Commutable>;
1236 }
1237
1238 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1239                         InstrItinClass itin, string OpcodeStr, Intrinsic IntOp> {
1240   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1241                           !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1242   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1243                         !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1244 }
1245
1246 // ....then also with element size of 8 bits:
1247 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1248                        InstrItinClass itin, string OpcodeStr,
1249                        Intrinsic IntOp, bit Commutable = 0>
1250   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, IntOp, Commutable> {
1251   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1252                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp, Commutable>;
1253 }
1254
1255
1256 // Neon Wide 3-register vector intrinsics,
1257 //   source operand element sizes of 8, 16 and 32 bits:
1258 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1259                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1260   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
1261                       v8i16, v8i8, IntOp, Commutable>;
1262   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
1263                       v4i32, v4i16, IntOp, Commutable>;
1264   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
1265                       v2i64, v2i32, IntOp, Commutable>;
1266 }
1267
1268
1269 // Neon Multiply-Op vector operations,
1270 //   element sizes of 8, 16 and 32 bits:
1271 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1272                         InstrItinClass itinD16, InstrItinClass itinD32,
1273                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1274                         string OpcodeStr, SDNode OpNode> {
1275   // 64-bit vector types.
1276   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1277                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
1278   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1279                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
1280   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1281                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
1282
1283   // 128-bit vector types.
1284   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1285                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
1286   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1287                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
1288   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1289                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
1290 }
1291
1292 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1293                          InstrItinClass itinD16, InstrItinClass itinD32,
1294                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1295                          string OpcodeStr, SDNode ShOp> {
1296   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1297                             !strconcat(OpcodeStr, "16"), v4i16, mul, ShOp>;
1298   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1299                           !strconcat(OpcodeStr, "32"), v2i32, mul, ShOp>;
1300   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1301                             !strconcat(OpcodeStr, "16"), v8i16, v4i16, mul, ShOp>;
1302   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1303                           !strconcat(OpcodeStr, "32"), v4i32, v2i32, mul, ShOp>;
1304 }
1305
1306 // Neon 3-argument intrinsics,
1307 //   element sizes of 8, 16 and 32 bits:
1308 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1309                        string OpcodeStr, Intrinsic IntOp> {
1310   // 64-bit vector types.
1311   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1312                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1313   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1314                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1315   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1316                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1317
1318   // 128-bit vector types.
1319   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1320                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1321   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1322                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1323   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1324                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1325 }
1326
1327
1328 // Neon Long 3-argument intrinsics.
1329
1330 // First with only element sizes of 16 and 32 bits:
1331 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1332                        string OpcodeStr, Intrinsic IntOp> {
1333   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1334                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1335   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1336                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1337 }
1338
1339 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1340                          string OpcodeStr, Intrinsic IntOp> {
1341   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1342                            !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1343   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1344                          !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1345 }
1346
1347 // ....then also with element size of 8 bits:
1348 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1349                         string OpcodeStr, Intrinsic IntOp>
1350   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
1351   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1352                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1353 }
1354
1355
1356 // Neon 2-register vector intrinsics,
1357 //   element sizes of 8, 16 and 32 bits:
1358 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1359                       bits<5> op11_7, bit op4,
1360                       InstrItinClass itinD, InstrItinClass itinQ,
1361                       string OpcodeStr, Intrinsic IntOp> {
1362   // 64-bit vector types.
1363   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1364                       itinD, !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1365   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1366                       itinD, !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1367   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1368                       itinD, !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1369
1370   // 128-bit vector types.
1371   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1372                       itinQ, !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1373   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1374                       itinQ, !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1375   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1376                       itinQ, !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1377 }
1378
1379
1380 // Neon Pairwise long 2-register intrinsics,
1381 //   element sizes of 8, 16 and 32 bits:
1382 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1383                         bits<5> op11_7, bit op4,
1384                         string OpcodeStr, Intrinsic IntOp> {
1385   // 64-bit vector types.
1386   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1387                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1388   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1389                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1390   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1391                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1392
1393   // 128-bit vector types.
1394   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1395                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1396   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1397                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1398   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1399                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1400 }
1401
1402
1403 // Neon Pairwise long 2-register accumulate intrinsics,
1404 //   element sizes of 8, 16 and 32 bits:
1405 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1406                          bits<5> op11_7, bit op4,
1407                          string OpcodeStr, Intrinsic IntOp> {
1408   // 64-bit vector types.
1409   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1410                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1411   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1412                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1413   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1414                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1415
1416   // 128-bit vector types.
1417   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1418                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1419   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1420                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1421   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1422                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1423 }
1424
1425
1426 // Neon 2-register vector shift by immediate,
1427 //   element sizes of 8, 16, 32 and 64 bits:
1428 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1429                       InstrItinClass itin, string OpcodeStr, SDNode OpNode> {
1430   // 64-bit vector types.
1431   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1432                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
1433   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1434                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
1435   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1436                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
1437   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1438                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
1439
1440   // 128-bit vector types.
1441   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1442                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
1443   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1444                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
1445   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1446                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
1447   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1448                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
1449 }
1450
1451
1452 // Neon Shift-Accumulate vector operations,
1453 //   element sizes of 8, 16, 32 and 64 bits:
1454 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1455                          string OpcodeStr, SDNode ShOp> {
1456   // 64-bit vector types.
1457   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1458                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1459   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1460                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1461   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1462                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1463   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1464                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1465
1466   // 128-bit vector types.
1467   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1468                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1469   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1470                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1471   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1472                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1473   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1474                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1475 }
1476
1477
1478 // Neon Shift-Insert vector operations,
1479 //   element sizes of 8, 16, 32 and 64 bits:
1480 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1481                          string OpcodeStr, SDNode ShOp> {
1482   // 64-bit vector types.
1483   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1484                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1485   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1486                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1487   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1488                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1489   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1490                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1491
1492   // 128-bit vector types.
1493   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1494                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1495   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1496                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1497   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1498                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1499   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1500                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1501 }
1502
1503 //===----------------------------------------------------------------------===//
1504 // Instruction Definitions.
1505 //===----------------------------------------------------------------------===//
1506
1507 // Vector Add Operations.
1508
1509 //   VADD     : Vector Add (integer and floating-point)
1510 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd.i", add, 1>;
1511 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd.f32", v2f32, v2f32, fadd, 1>;
1512 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd.f32", v4f32, v4f32, fadd, 1>;
1513 //   VADDL    : Vector Add Long (Q = D + D)
1514 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl.s", int_arm_neon_vaddls, 1>;
1515 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl.u", int_arm_neon_vaddlu, 1>;
1516 //   VADDW    : Vector Add Wide (Q = Q + D)
1517 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1518 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1519 //   VHADD    : Vector Halving Add
1520 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1521                            IIC_VBINi4Q, "vhadd.s", int_arm_neon_vhadds, 1>;
1522 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1523                            IIC_VBINi4Q, "vhadd.u", int_arm_neon_vhaddu, 1>;
1524 //   VRHADD   : Vector Rounding Halving Add
1525 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1526                            IIC_VBINi4Q, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1527 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1528                            IIC_VBINi4Q, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1529 //   VQADD    : Vector Saturating Add
1530 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1531                             IIC_VBINi4Q, "vqadd.s", int_arm_neon_vqadds, 1>;
1532 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1533                             IIC_VBINi4Q, "vqadd.u", int_arm_neon_vqaddu, 1>;
1534 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1535 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1536 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1537 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1538
1539 // Vector Multiply Operations.
1540
1541 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1542 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D, IIC_VMULi16Q,
1543                         IIC_VMULi32Q, "vmul.i", mul, 1>;
1544 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul.p8", v8i8, v8i8,
1545                         int_arm_neon_vmulp, 1>;
1546 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul.p8", v16i8, v16i8,
1547                         int_arm_neon_vmulp, 1>;
1548 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul.f32", v2f32, v2f32, fmul, 1>;
1549 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul.f32", v4f32, v4f32, fmul, 1>;
1550 defm VMULsl  : N3VSL_HS<0b1000, "vmul.i", mul>;
1551 def VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul.f32", v2f32, fmul>;
1552 def VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul.f32", v4f32, v2f32, fmul>;
1553 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1554                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1555           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1556                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1557                                                      (DSubReg_i16_reg imm:$lane))),
1558                               (SubReg_i16_lane imm:$lane)))>;
1559 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1560                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1561           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1562                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1563                                                      (DSubReg_i32_reg imm:$lane))),
1564                               (SubReg_i32_lane imm:$lane)))>;
1565 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1566                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1567           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1568                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1569                                                   (DSubReg_i32_reg imm:$lane))),
1570                            (SubReg_i32_lane imm:$lane)))>;
1571
1572 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1573 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1574                           IIC_VMULi16Q, IIC_VMULi32Q,
1575                           "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1576 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1577                             IIC_VMULi16Q, IIC_VMULi32Q,
1578                             "vqdmulh.s",  int_arm_neon_vqdmulh>;
1579 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1580                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1581           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1582                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1583                                                         (DSubReg_i16_reg imm:$lane))),
1584                                  (SubReg_i16_lane imm:$lane)))>;
1585 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1586                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1587           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1588                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1589                                                         (DSubReg_i32_reg imm:$lane))),
1590                                  (SubReg_i32_lane imm:$lane)))>;
1591
1592 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1593 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1594                             IIC_VMULi16Q, IIC_VMULi32Q,
1595                             "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1596 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1597                               IIC_VMULi16Q, IIC_VMULi32Q,
1598                               "vqrdmulh.s",  int_arm_neon_vqrdmulh>;
1599 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1600                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1601           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1602                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1603                                                          (DSubReg_i16_reg imm:$lane))),
1604                                   (SubReg_i16_lane imm:$lane)))>;
1605 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1606                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1607           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1608                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1609                                                          (DSubReg_i32_reg imm:$lane))),
1610                                   (SubReg_i32_lane imm:$lane)))>;
1611
1612 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1613 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls, 1>;
1614 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu, 1>;
1615 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull.p8", v8i16, v8i8,
1616                         int_arm_neon_vmullp, 1>;
1617 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls>;
1618 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu>;
1619
1620 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1621 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1622 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull>;
1623
1624 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1625
1626 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1627 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1628                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1629 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1630 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla.f32", v4f32, fmul, fadd>;
1631 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1632                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1633 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1634 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla.f32", v4f32, v2f32, fmul, fadd>;
1635
1636 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1637                       (mul (v8i16 QPR:$src2),
1638                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1639           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1),
1640                               (v8i16 QPR:$src2),
1641                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1642                                                      (DSubReg_i16_reg imm:$lane))),
1643                               (SubReg_i16_lane imm:$lane)))>;
1644
1645 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1646                       (mul (v4i32 QPR:$src2),
1647                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1648           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1),
1649                               (v4i32 QPR:$src2),
1650                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1651                                                      (DSubReg_i32_reg imm:$lane))),
1652                               (SubReg_i32_lane imm:$lane)))>;
1653
1654 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1655                        (fmul (v4f32 QPR:$src2),
1656                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1657           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1658                            (v4f32 QPR:$src2),
1659                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1660                                                   (DSubReg_i32_reg imm:$lane))),
1661                            (SubReg_i32_lane imm:$lane)))>;
1662
1663 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1664 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1665 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1666
1667 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal.s", int_arm_neon_vmlals>;
1668 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal.u", int_arm_neon_vmlalu>;
1669
1670 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1671 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1672 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal.s", int_arm_neon_vqdmlal>;
1673
1674 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1675 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1676                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1677 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1678 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls.f32", v4f32, fmul, fsub>;
1679 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1680                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1681 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1682 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls.f32", v4f32, v2f32, fmul, fsub>;
1683
1684 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1685                       (mul (v8i16 QPR:$src2),
1686                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1687           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1),
1688                               (v8i16 QPR:$src2),
1689                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1690                                                      (DSubReg_i16_reg imm:$lane))),
1691                               (SubReg_i16_lane imm:$lane)))>;
1692
1693 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1694                       (mul (v4i32 QPR:$src2),
1695                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1696           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1),
1697                               (v4i32 QPR:$src2),
1698                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1699                                                      (DSubReg_i32_reg imm:$lane))),
1700                               (SubReg_i32_lane imm:$lane)))>;
1701
1702 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1703                        (fmul (v4f32 QPR:$src2),
1704                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1705           (v4f32 (VMLSslfq (v4f32 QPR:$src1),
1706                            (v4f32 QPR:$src2),
1707                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1708                                                   (DSubReg_i32_reg imm:$lane))),
1709                            (SubReg_i32_lane imm:$lane)))>;
1710
1711 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1712 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1713 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1714
1715 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl.s", int_arm_neon_vmlsls>;
1716 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl.u", int_arm_neon_vmlslu>;
1717
1718 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1719 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1720 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1721
1722 // Vector Subtract Operations.
1723
1724 //   VSUB     : Vector Subtract (integer and floating-point)
1725 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ, "vsub.i", sub, 0>;
1726 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub.f32", v2f32, v2f32, fsub, 0>;
1727 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub.f32", v4f32, v4f32, fsub, 0>;
1728 //   VSUBL    : Vector Subtract Long (Q = D - D)
1729 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl.s", int_arm_neon_vsubls, 1>;
1730 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl.u", int_arm_neon_vsublu, 1>;
1731 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1732 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1733 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1734 //   VHSUB    : Vector Halving Subtract
1735 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1736                            IIC_VBINi4Q, "vhsub.s", int_arm_neon_vhsubs, 0>;
1737 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1738                            IIC_VBINi4Q, "vhsub.u", int_arm_neon_vhsubu, 0>;
1739 //   VQSUB    : Vector Saturing Subtract
1740 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1741                             IIC_VBINi4Q, "vqsub.s", int_arm_neon_vqsubs, 0>;
1742 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1743                             IIC_VBINi4Q, "vqsub.u", int_arm_neon_vqsubu, 0>;
1744 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1745 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1746 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1747 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1748
1749 // Vector Comparisons.
1750
1751 //   VCEQ     : Vector Compare Equal
1752 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1753                         IIC_VBINi4Q, "vceq.i", NEONvceq, 1>;
1754 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1755 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1756 //   VCGE     : Vector Compare Greater Than or Equal
1757 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1758                         IIC_VBINi4Q, "vcge.s", NEONvcge, 0>;
1759 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1760                         IIC_VBINi4Q, "vcge.u", NEONvcgeu, 0>;
1761 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1762 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1763 //   VCGT     : Vector Compare Greater Than
1764 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1765                         IIC_VBINi4Q, "vcgt.s", NEONvcgt, 0>;
1766 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1767                         IIC_VBINi4Q, "vcgt.u", NEONvcgtu, 0>;
1768 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1769 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1770 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1771 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge.f32", v2i32, v2f32,
1772                         int_arm_neon_vacged, 0>;
1773 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge.f32", v4i32, v4f32,
1774                         int_arm_neon_vacgeq, 0>;
1775 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1776 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt.f32", v2i32, v2f32,
1777                         int_arm_neon_vacgtd, 0>;
1778 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt.f32", v4i32, v4f32,
1779                         int_arm_neon_vacgtq, 0>;
1780 //   VTST     : Vector Test Bits
1781 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1782                         IIC_VBINi4Q, "vtst.i", NEONvtst, 1>;
1783
1784 // Vector Bitwise Operations.
1785
1786 //   VAND     : Vector Bitwise AND
1787 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand", v2i32, v2i32, and, 1>;
1788 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand", v4i32, v4i32, and, 1>;
1789
1790 //   VEOR     : Vector Bitwise Exclusive OR
1791 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor", v2i32, v2i32, xor, 1>;
1792 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor", v4i32, v4i32, xor, 1>;
1793
1794 //   VORR     : Vector Bitwise OR
1795 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr", v2i32, v2i32, or, 1>;
1796 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr", v4i32, v4i32, or, 1>;
1797
1798 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1799 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1800                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1801                     "vbic\t$dst, $src1, $src2", "",
1802                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
1803                                                 (vnot_conv DPR:$src2))))]>;
1804 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1805                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1806                     "vbic\t$dst, $src1, $src2", "",
1807                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
1808                                                 (vnot_conv QPR:$src2))))]>;
1809
1810 //   VORN     : Vector Bitwise OR NOT
1811 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1812                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1813                     "vorn\t$dst, $src1, $src2", "",
1814                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
1815                                                (vnot_conv DPR:$src2))))]>;
1816 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1817                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1818                     "vorn\t$dst, $src1, $src2", "",
1819                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
1820                                                (vnot_conv QPR:$src2))))]>;
1821
1822 //   VMVN     : Vector Bitwise NOT
1823 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1824                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
1825                     "vmvn\t$dst, $src", "",
1826                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1827 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1828                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
1829                     "vmvn\t$dst, $src", "",
1830                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1831 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1832 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1833
1834 //   VBSL     : Vector Bitwise Select
1835 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1836                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
1837                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1838                     [(set DPR:$dst,
1839                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1840                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
1841 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1842                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
1843                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1844                     [(set QPR:$dst,
1845                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1846                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
1847
1848 //   VBIF     : Vector Bitwise Insert if False
1849 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1850 //   VBIT     : Vector Bitwise Insert if True
1851 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1852 // These are not yet implemented.  The TwoAddress pass will not go looking
1853 // for equivalent operations with different register constraints; it just
1854 // inserts copies.
1855
1856 // Vector Absolute Differences.
1857
1858 //   VABD     : Vector Absolute Difference
1859 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1860                            IIC_VBINi4Q, "vabd.s", int_arm_neon_vabds, 0>;
1861 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1862                            IIC_VBINi4Q, "vabd.u", int_arm_neon_vabdu, 0>;
1863 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND, "vabd.f32", v2f32, v2f32,
1864                         int_arm_neon_vabds, 0>;
1865 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vabd.f32", v4f32, v4f32,
1866                         int_arm_neon_vabds, 0>;
1867
1868 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1869 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q, "vabdl.s", int_arm_neon_vabdls, 0>;
1870 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q, "vabdl.u", int_arm_neon_vabdlu, 0>;
1871
1872 //   VABA     : Vector Absolute Difference and Accumulate
1873 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1874 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1875
1876 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1877 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1878 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1879
1880 // Vector Maximum and Minimum.
1881
1882 //   VMAX     : Vector Maximum
1883 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1884                            IIC_VBINi4Q, "vmax.s", int_arm_neon_vmaxs, 1>;
1885 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1886                            IIC_VBINi4Q, "vmax.u", int_arm_neon_vmaxu, 1>;
1887 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax.f32", v2f32, v2f32,
1888                         int_arm_neon_vmaxs, 1>;
1889 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax.f32", v4f32, v4f32,
1890                         int_arm_neon_vmaxs, 1>;
1891
1892 //   VMIN     : Vector Minimum
1893 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1894                            IIC_VBINi4Q, "vmin.s", int_arm_neon_vmins, 1>;
1895 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1896                            IIC_VBINi4Q, "vmin.u", int_arm_neon_vminu, 1>;
1897 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin.f32", v2f32, v2f32,
1898                         int_arm_neon_vmins, 1>;
1899 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin.f32", v4f32, v4f32,
1900                         int_arm_neon_vmins, 1>;
1901
1902 // Vector Pairwise Operations.
1903
1904 //   VPADD    : Vector Pairwise Add
1905 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd.i8", v8i8, v8i8,
1906                         int_arm_neon_vpadd, 0>;
1907 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd.i16", v4i16, v4i16,
1908                         int_arm_neon_vpadd, 0>;
1909 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd.i32", v2i32, v2i32,
1910                         int_arm_neon_vpadd, 0>;
1911 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd.f32", v2f32, v2f32,
1912                         int_arm_neon_vpadd, 0>;
1913
1914 //   VPADDL   : Vector Pairwise Add Long
1915 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1916                              int_arm_neon_vpaddls>;
1917 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1918                              int_arm_neon_vpaddlu>;
1919
1920 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1921 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1922                               int_arm_neon_vpadals>;
1923 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1924                               int_arm_neon_vpadalu>;
1925
1926 //   VPMAX    : Vector Pairwise Maximum
1927 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.s8", v8i8, v8i8,
1928                         int_arm_neon_vpmaxs, 0>;
1929 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.s16", v4i16, v4i16,
1930                         int_arm_neon_vpmaxs, 0>;
1931 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.s32", v2i32, v2i32,
1932                         int_arm_neon_vpmaxs, 0>;
1933 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.u8", v8i8, v8i8,
1934                         int_arm_neon_vpmaxu, 0>;
1935 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.u16", v4i16, v4i16,
1936                         int_arm_neon_vpmaxu, 0>;
1937 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.u32", v2i32, v2i32,
1938                         int_arm_neon_vpmaxu, 0>;
1939 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax.f32", v2f32, v2f32,
1940                         int_arm_neon_vpmaxs, 0>;
1941
1942 //   VPMIN    : Vector Pairwise Minimum
1943 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.s8", v8i8, v8i8,
1944                         int_arm_neon_vpmins, 0>;
1945 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.s16", v4i16, v4i16,
1946                         int_arm_neon_vpmins, 0>;
1947 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.s32", v2i32, v2i32,
1948                         int_arm_neon_vpmins, 0>;
1949 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.u8", v8i8, v8i8,
1950                         int_arm_neon_vpminu, 0>;
1951 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.u16", v4i16, v4i16,
1952                         int_arm_neon_vpminu, 0>;
1953 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.u32", v2i32, v2i32,
1954                         int_arm_neon_vpminu, 0>;
1955 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin.f32", v2f32, v2f32,
1956                         int_arm_neon_vpmins, 0>;
1957
1958 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1959
1960 //   VRECPE   : Vector Reciprocal Estimate
1961 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1962                         IIC_VUNAD, "vrecpe.u32",
1963                         v2i32, v2i32, int_arm_neon_vrecpe>;
1964 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1965                         IIC_VUNAQ, "vrecpe.u32",
1966                         v4i32, v4i32, int_arm_neon_vrecpe>;
1967 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1968                         IIC_VUNAD, "vrecpe.f32",
1969                         v2f32, v2f32, int_arm_neon_vrecpe>;
1970 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1971                         IIC_VUNAQ, "vrecpe.f32",
1972                         v4f32, v4f32, int_arm_neon_vrecpe>;
1973
1974 //   VRECPS   : Vector Reciprocal Step
1975 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSD, "vrecps.f32", v2f32, v2f32,
1976                         int_arm_neon_vrecps, 1>;
1977 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSQ, "vrecps.f32", v4f32, v4f32,
1978                         int_arm_neon_vrecps, 1>;
1979
1980 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1981 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1982                          IIC_VUNAD, "vrsqrte.u32",
1983                          v2i32, v2i32, int_arm_neon_vrsqrte>;
1984 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1985                          IIC_VUNAQ, "vrsqrte.u32",
1986                          v4i32, v4i32, int_arm_neon_vrsqrte>;
1987 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1988                          IIC_VUNAD, "vrsqrte.f32",
1989                          v2f32, v2f32, int_arm_neon_vrsqrte>;
1990 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1991                          IIC_VUNAQ, "vrsqrte.f32",
1992                          v4f32, v4f32, int_arm_neon_vrsqrte>;
1993
1994 //   VRSQRTS  : Vector Reciprocal Square Root Step
1995 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSD, "vrsqrts.f32", v2f32, v2f32,
1996                         int_arm_neon_vrsqrts, 1>;
1997 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSQ, "vrsqrts.f32", v4f32, v4f32,
1998                         int_arm_neon_vrsqrts, 1>;
1999
2000 // Vector Shifts.
2001
2002 //   VSHL     : Vector Shift
2003 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2004                             IIC_VSHLiQ, "vshl.s", int_arm_neon_vshifts, 0>;
2005 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2006                             IIC_VSHLiQ, "vshl.u", int_arm_neon_vshiftu, 0>;
2007 //   VSHL     : Vector Shift Left (Immediate)
2008 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLiD, "vshl.i", NEONvshl>;
2009 //   VSHR     : Vector Shift Right (Immediate)
2010 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr.s", NEONvshrs>;
2011 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr.u", NEONvshru>;
2012
2013 //   VSHLL    : Vector Shift Left Long
2014 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
2015                        v8i16, v8i8, NEONvshlls>;
2016 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
2017                        v4i32, v4i16, NEONvshlls>;
2018 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
2019                        v2i64, v2i32, NEONvshlls>;
2020 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
2021                        v8i16, v8i8, NEONvshllu>;
2022 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
2023                        v4i32, v4i16, NEONvshllu>;
2024 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
2025                        v2i64, v2i32, NEONvshllu>;
2026
2027 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2028 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
2029                        v8i16, v8i8, NEONvshlli>;
2030 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
2031                        v4i32, v4i16, NEONvshlli>;
2032 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
2033                        v2i64, v2i32, NEONvshlli>;
2034
2035 //   VSHRN    : Vector Shift Right and Narrow
2036 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1,
2037                        IIC_VSHLiD, "vshrn.i16", v8i8, v8i16, NEONvshrn>;
2038 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1,
2039                        IIC_VSHLiD, "vshrn.i32", v4i16, v4i32, NEONvshrn>;
2040 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1,
2041                        IIC_VSHLiD, "vshrn.i64", v2i32, v2i64, NEONvshrn>;
2042
2043 //   VRSHL    : Vector Rounding Shift
2044 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2045                             IIC_VSHLi4Q, "vrshl.s", int_arm_neon_vrshifts, 0>;
2046 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2047                             IIC_VSHLi4Q, "vrshl.u", int_arm_neon_vrshiftu, 0>;
2048 //   VRSHR    : Vector Rounding Shift Right
2049 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.s", NEONvrshrs>;
2050 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.u", NEONvrshru>;
2051
2052 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2053 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1,
2054                        IIC_VSHLi4D, "vrshrn.i16", v8i8, v8i16, NEONvrshrn>;
2055 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1,
2056                        IIC_VSHLi4D, "vrshrn.i32", v4i16, v4i32, NEONvrshrn>;
2057 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1,
2058                        IIC_VSHLi4D, "vrshrn.i64", v2i32, v2i64, NEONvrshrn>;
2059
2060 //   VQSHL    : Vector Saturating Shift
2061 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2062                             IIC_VSHLi4Q, "vqshl.s", int_arm_neon_vqshifts, 0>;
2063 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2064                             IIC_VSHLi4Q, "vqshl.u", int_arm_neon_vqshiftu, 0>;
2065 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2066 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.s", NEONvqshls>;
2067 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.u", NEONvqshlu>;
2068 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2069 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, IIC_VSHLi4D, "vqshlu.s", NEONvqshlsu>;
2070
2071 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2072 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1,
2073                        IIC_VSHLi4D, "vqshrn.s16", v8i8, v8i16, NEONvqshrns>;
2074 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1,
2075                        IIC_VSHLi4D, "vqshrn.s32", v4i16, v4i32, NEONvqshrns>;
2076 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1,
2077                        IIC_VSHLi4D, "vqshrn.s64", v2i32, v2i64, NEONvqshrns>;
2078 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1,
2079                        IIC_VSHLi4D, "vqshrn.u16", v8i8, v8i16, NEONvqshrnu>;
2080 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1,
2081                        IIC_VSHLi4D, "vqshrn.u32", v4i16, v4i32, NEONvqshrnu>;
2082 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1,
2083                        IIC_VSHLi4D, "vqshrn.u64", v2i32, v2i64, NEONvqshrnu>;
2084
2085 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2086 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1,
2087                        IIC_VSHLi4D, "vqshrun.s16", v8i8, v8i16, NEONvqshrnsu>;
2088 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1,
2089                        IIC_VSHLi4D, "vqshrun.s32", v4i16, v4i32, NEONvqshrnsu>;
2090 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1,
2091                        IIC_VSHLi4D, "vqshrun.s64", v2i32, v2i64, NEONvqshrnsu>;
2092
2093 //   VQRSHL   : Vector Saturating Rounding Shift
2094 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2095                             IIC_VSHLi4Q, "vqrshl.s", int_arm_neon_vqrshifts, 0>;
2096 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2097                             IIC_VSHLi4Q, "vqrshl.u", int_arm_neon_vqrshiftu, 0>;
2098
2099 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2100 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1,
2101                        IIC_VSHLi4D, "vqrshrn.s16", v8i8, v8i16, NEONvqrshrns>;
2102 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1,
2103                        IIC_VSHLi4D, "vqrshrn.s32", v4i16, v4i32, NEONvqrshrns>;
2104 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1,
2105                        IIC_VSHLi4D, "vqrshrn.s64", v2i32, v2i64, NEONvqrshrns>;
2106 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1,
2107                        IIC_VSHLi4D, "vqrshrn.u16", v8i8, v8i16, NEONvqrshrnu>;
2108 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1,
2109                        IIC_VSHLi4D, "vqrshrn.u32", v4i16, v4i32, NEONvqrshrnu>;
2110 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1,
2111                        IIC_VSHLi4D, "vqrshrn.u64", v2i32, v2i64, NEONvqrshrnu>;
2112
2113 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2114 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1,
2115                        IIC_VSHLi4D, "vqrshrun.s16", v8i8, v8i16, NEONvqrshrnsu>;
2116 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1,
2117                        IIC_VSHLi4D, "vqrshrun.s32", v4i16, v4i32, NEONvqrshrnsu>;
2118 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1,
2119                        IIC_VSHLi4D, "vqrshrun.s64", v2i32, v2i64, NEONvqrshrnsu>;
2120
2121 //   VSRA     : Vector Shift Right and Accumulate
2122 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
2123 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
2124 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2125 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
2126 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
2127
2128 //   VSLI     : Vector Shift Left and Insert
2129 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
2130 //   VSRI     : Vector Shift Right and Insert
2131 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
2132
2133 // Vector Absolute and Saturating Absolute.
2134
2135 //   VABS     : Vector Absolute Value
2136 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2137                            IIC_VUNAiD, IIC_VUNAiQ, "vabs.s",
2138                            int_arm_neon_vabs>;
2139 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2140                         IIC_VUNAD, "vabs.f32",
2141                         v2f32, v2f32, int_arm_neon_vabs>;
2142 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2143                         IIC_VUNAQ, "vabs.f32",
2144                         v4f32, v4f32, int_arm_neon_vabs>;
2145
2146 //   VQABS    : Vector Saturating Absolute Value
2147 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2148                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs.s",
2149                            int_arm_neon_vqabs>;
2150
2151 // Vector Negate.
2152
2153 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2154 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2155
2156 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
2157   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2158         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2159         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2160 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
2161   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2162         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2163         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2164
2165 //   VNEG     : Vector Negate
2166 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
2167 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
2168 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
2169 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
2170 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
2171 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
2172
2173 //   VNEG     : Vector Negate (floating-point)
2174 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2175                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2176                     "vneg.f32\t$dst, $src", "",
2177                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2178 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2179                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2180                     "vneg.f32\t$dst, $src", "",
2181                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2182
2183 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2184 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2185 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2186 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2187 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2188 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2189
2190 //   VQNEG    : Vector Saturating Negate
2191 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2192                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg.s",
2193                            int_arm_neon_vqneg>;
2194
2195 // Vector Bit Counting Operations.
2196
2197 //   VCLS     : Vector Count Leading Sign Bits
2198 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2199                            IIC_VCNTiD, IIC_VCNTiQ, "vcls.s",
2200                            int_arm_neon_vcls>;
2201 //   VCLZ     : Vector Count Leading Zeros
2202 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2203                            IIC_VCNTiD, IIC_VCNTiQ, "vclz.i",
2204                            int_arm_neon_vclz>;
2205 //   VCNT     : Vector Count One Bits
2206 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2207                         IIC_VCNTiD, "vcnt.8",
2208                         v8i8, v8i8, int_arm_neon_vcnt>;
2209 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2210                         IIC_VCNTiQ, "vcnt.8",
2211                         v16i8, v16i8, int_arm_neon_vcnt>;
2212
2213 // Vector Move Operations.
2214
2215 //   VMOV     : Vector Move (Register)
2216
2217 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2218                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2219 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2220                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2221
2222 //   VMOV     : Vector Move (Immediate)
2223
2224 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2225 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2226   return ARM::getVMOVImm(N, 1, *CurDAG);
2227 }]>;
2228 def vmovImm8 : PatLeaf<(build_vector), [{
2229   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2230 }], VMOV_get_imm8>;
2231
2232 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2233 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2234   return ARM::getVMOVImm(N, 2, *CurDAG);
2235 }]>;
2236 def vmovImm16 : PatLeaf<(build_vector), [{
2237   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2238 }], VMOV_get_imm16>;
2239
2240 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2241 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2242   return ARM::getVMOVImm(N, 4, *CurDAG);
2243 }]>;
2244 def vmovImm32 : PatLeaf<(build_vector), [{
2245   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2246 }], VMOV_get_imm32>;
2247
2248 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2249 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2250   return ARM::getVMOVImm(N, 8, *CurDAG);
2251 }]>;
2252 def vmovImm64 : PatLeaf<(build_vector), [{
2253   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2254 }], VMOV_get_imm64>;
2255
2256 // Note: Some of the cmode bits in the following VMOV instructions need to
2257 // be encoded based on the immed values.
2258
2259 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2260                          (ins i8imm:$SIMM), IIC_VMOVImm,
2261                          "vmov.i8\t$dst, $SIMM", "",
2262                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2263 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2264                          (ins i8imm:$SIMM), IIC_VMOVImm,
2265                          "vmov.i8\t$dst, $SIMM", "",
2266                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2267
2268 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
2269                          (ins i16imm:$SIMM), IIC_VMOVImm,
2270                          "vmov.i16\t$dst, $SIMM", "",
2271                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2272 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
2273                          (ins i16imm:$SIMM), IIC_VMOVImm,
2274                          "vmov.i16\t$dst, $SIMM", "",
2275                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2276
2277 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
2278                          (ins i32imm:$SIMM), IIC_VMOVImm,
2279                          "vmov.i32\t$dst, $SIMM", "",
2280                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2281 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
2282                          (ins i32imm:$SIMM), IIC_VMOVImm,
2283                          "vmov.i32\t$dst, $SIMM", "",
2284                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2285
2286 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2287                          (ins i64imm:$SIMM), IIC_VMOVImm,
2288                          "vmov.i64\t$dst, $SIMM", "",
2289                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2290 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2291                          (ins i64imm:$SIMM), IIC_VMOVImm,
2292                          "vmov.i64\t$dst, $SIMM", "",
2293                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2294
2295 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2296
2297 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
2298                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2299                           IIC_VMOVSI, "vmov", ".s8\t$dst, $src[$lane]",
2300                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2301                                            imm:$lane))]>;
2302 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
2303                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2304                           IIC_VMOVSI, "vmov", ".s16\t$dst, $src[$lane]",
2305                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2306                                            imm:$lane))]>;
2307 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
2308                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2309                           IIC_VMOVSI, "vmov", ".u8\t$dst, $src[$lane]",
2310                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2311                                            imm:$lane))]>;
2312 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
2313                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2314                           IIC_VMOVSI, "vmov", ".u16\t$dst, $src[$lane]",
2315                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2316                                            imm:$lane))]>;
2317 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
2318                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2319                           IIC_VMOVSI, "vmov", ".32\t$dst, $src[$lane]",
2320                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2321                                            imm:$lane))]>;
2322 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2323 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2324           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2325                            (DSubReg_i8_reg imm:$lane))),
2326                      (SubReg_i8_lane imm:$lane))>;
2327 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2328           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2329                              (DSubReg_i16_reg imm:$lane))),
2330                      (SubReg_i16_lane imm:$lane))>;
2331 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2332           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2333                            (DSubReg_i8_reg imm:$lane))),
2334                      (SubReg_i8_lane imm:$lane))>;
2335 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2336           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2337                              (DSubReg_i16_reg imm:$lane))),
2338                      (SubReg_i16_lane imm:$lane))>;
2339 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2340           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2341                              (DSubReg_i32_reg imm:$lane))),
2342                      (SubReg_i32_lane imm:$lane))>;
2343 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2344           (EXTRACT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2345                           (SSubReg_f32_reg imm:$src2))>;
2346 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2347           (EXTRACT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2348                           (SSubReg_f32_reg imm:$src2))>;
2349 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2350 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2351 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2352           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2353
2354
2355 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2356
2357 let Constraints = "$src1 = $dst" in {
2358 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
2359                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2360                           IIC_VMOVISL, "vmov", ".8\t$dst[$lane], $src2",
2361                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2362                                            GPR:$src2, imm:$lane))]>;
2363 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
2364                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2365                           IIC_VMOVISL, "vmov", ".16\t$dst[$lane], $src2",
2366                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2367                                            GPR:$src2, imm:$lane))]>;
2368 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
2369                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2370                           IIC_VMOVISL, "vmov", ".32\t$dst[$lane], $src2",
2371                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2372                                            GPR:$src2, imm:$lane))]>;
2373 }
2374 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2375           (v16i8 (INSERT_SUBREG QPR:$src1,
2376                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2377                                    (DSubReg_i8_reg imm:$lane))),
2378                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
2379                   (DSubReg_i8_reg imm:$lane)))>;
2380 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2381           (v8i16 (INSERT_SUBREG QPR:$src1,
2382                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2383                                      (DSubReg_i16_reg imm:$lane))),
2384                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
2385                   (DSubReg_i16_reg imm:$lane)))>;
2386 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2387           (v4i32 (INSERT_SUBREG QPR:$src1,
2388                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2389                                      (DSubReg_i32_reg imm:$lane))),
2390                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
2391                   (DSubReg_i32_reg imm:$lane)))>;
2392
2393 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2394           (INSERT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2395                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2396 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2397           (INSERT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2398                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2399
2400 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2401 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2402 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2403           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2404
2405 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2406           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2407 def : Pat<(v2f64 (scalar_to_vector DPR:$src)),
2408           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2409 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2410           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2411
2412 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2413           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2414 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2415           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2416 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2417           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2418
2419 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2420           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2421                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2422                          arm_dsubreg_0)>;
2423 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2424           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2425                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2426                          arm_dsubreg_0)>;
2427 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2428           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2429                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2430                          arm_dsubreg_0)>;
2431
2432 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2433
2434 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2435   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2436           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2437           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2438 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2439   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2440           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2441           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2442
2443 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
2444 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
2445 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
2446 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
2447 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
2448 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
2449
2450 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2451                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2452                       [(set DPR:$dst, (v2f32 (NEONvdup
2453                                               (f32 (bitconvert GPR:$src)))))]>;
2454 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2455                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2456                       [(set QPR:$dst, (v4f32 (NEONvdup
2457                                               (f32 (bitconvert GPR:$src)))))]>;
2458
2459 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2460
2461 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
2462   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2463         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2464         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2465         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2466
2467 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
2468               ValueType ResTy, ValueType OpTy>
2469   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2470         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2471         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2472         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2473
2474 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
2475 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
2476 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
2477 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
2478 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
2479 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
2480 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
2481 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
2482
2483 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2484           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2485                                   (DSubReg_i8_reg imm:$lane))),
2486                            (SubReg_i8_lane imm:$lane)))>;
2487 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2488           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2489                                     (DSubReg_i16_reg imm:$lane))),
2490                             (SubReg_i16_lane imm:$lane)))>;
2491 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2492           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2493                                     (DSubReg_i32_reg imm:$lane))),
2494                             (SubReg_i32_lane imm:$lane)))>;
2495 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2496           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2497                                    (DSubReg_i32_reg imm:$lane))),
2498                            (SubReg_i32_lane imm:$lane)))>;
2499
2500 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
2501                     (outs DPR:$dst), (ins SPR:$src),
2502                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2503                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2504
2505 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
2506                     (outs QPR:$dst), (ins SPR:$src),
2507                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2508                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2509
2510 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2511           (INSERT_SUBREG QPR:$src,
2512                          (i64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2513                          (DSubReg_f64_other_reg imm:$lane))>;
2514 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2515           (INSERT_SUBREG QPR:$src,
2516                          (f64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2517                          (DSubReg_f64_other_reg imm:$lane))>;
2518
2519 //   VMOVN    : Vector Narrowing Move
2520 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD, "vmovn.i",
2521                             int_arm_neon_vmovn>;
2522 //   VQMOVN   : Vector Saturating Narrowing Move
2523 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD, "vqmovn.s",
2524                             int_arm_neon_vqmovns>;
2525 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD, "vqmovn.u",
2526                             int_arm_neon_vqmovnu>;
2527 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD, "vqmovun.s",
2528                             int_arm_neon_vqmovnsu>;
2529 //   VMOVL    : Vector Lengthening Move
2530 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
2531 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
2532
2533 // Vector Conversions.
2534
2535 //   VCVT     : Vector Convert Between Floating-Point and Integers
2536 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2537                      v2i32, v2f32, fp_to_sint>;
2538 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2539                      v2i32, v2f32, fp_to_uint>;
2540 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2541                      v2f32, v2i32, sint_to_fp>;
2542 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2543                      v2f32, v2i32, uint_to_fp>;
2544
2545 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2546                      v4i32, v4f32, fp_to_sint>;
2547 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2548                      v4i32, v4f32, fp_to_uint>;
2549 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2550                      v4f32, v4i32, sint_to_fp>;
2551 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2552                      v4f32, v4i32, uint_to_fp>;
2553
2554 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2555 // Note: Some of the opcode bits in the following VCVT instructions need to
2556 // be encoded based on the immed values.
2557 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2558                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2559 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2560                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2561 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2562                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2563 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2564                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2565
2566 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2567                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2568 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2569                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2570 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2571                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2572 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2573                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2574
2575 // Vector Reverse.
2576
2577 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2578
2579 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2580   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2581         (ins DPR:$src), IIC_VMOVD,
2582         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2583         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2584 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2585   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2586         (ins QPR:$src), IIC_VMOVD,
2587         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2588         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2589
2590 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
2591 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
2592 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
2593 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
2594
2595 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
2596 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
2597 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
2598 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
2599
2600 //   VREV32   : Vector Reverse elements within 32-bit words
2601
2602 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2603   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2604         (ins DPR:$src), IIC_VMOVD,
2605         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2606         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2607 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2608   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2609         (ins QPR:$src), IIC_VMOVD,
2610         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2611         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2612
2613 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
2614 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
2615
2616 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
2617 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
2618
2619 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2620
2621 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2622   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2623         (ins DPR:$src), IIC_VMOVD,
2624         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2625         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2626 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2627   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2628         (ins QPR:$src), IIC_VMOVD,
2629         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2630         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2631
2632 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
2633 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
2634
2635 // Other Vector Shuffles.
2636
2637 //   VEXT     : Vector Extract
2638
2639 class VEXTd<string OpcodeStr, ValueType Ty>
2640   : N3V<0,1,0b11,0b0000,0,0, (outs DPR:$dst),
2641         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2642         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2643         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2644                                       (Ty DPR:$rhs), imm:$index)))]>;
2645
2646 class VEXTq<string OpcodeStr, ValueType Ty>
2647   : N3V<0,1,0b11,0b0000,1,0, (outs QPR:$dst),
2648         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2649         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2650         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2651                                       (Ty QPR:$rhs), imm:$index)))]>;
2652
2653 def VEXTd8  : VEXTd<"vext.8",  v8i8>;
2654 def VEXTd16 : VEXTd<"vext.16", v4i16>;
2655 def VEXTd32 : VEXTd<"vext.32", v2i32>;
2656 def VEXTdf  : VEXTd<"vext.32", v2f32>;
2657
2658 def VEXTq8  : VEXTq<"vext.8",  v16i8>;
2659 def VEXTq16 : VEXTq<"vext.16", v8i16>;
2660 def VEXTq32 : VEXTq<"vext.32", v4i32>;
2661 def VEXTqf  : VEXTq<"vext.32", v4f32>;
2662
2663 //   VTRN     : Vector Transpose
2664
2665 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
2666 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
2667 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
2668
2669 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn.8">;
2670 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn.16">;
2671 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn.32">;
2672
2673 //   VUZP     : Vector Unzip (Deinterleave)
2674
2675 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
2676 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
2677 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
2678
2679 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp.8">;
2680 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp.16">;
2681 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp.32">;
2682
2683 //   VZIP     : Vector Zip (Interleave)
2684
2685 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
2686 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
2687 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
2688
2689 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip.8">;
2690 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip.16">;
2691 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip.32">;
2692
2693 // Vector Table Lookup and Table Extension.
2694
2695 //   VTBL     : Vector Table Lookup
2696 def  VTBL1
2697   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
2698         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
2699         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
2700         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
2701 let hasExtraSrcRegAllocReq = 1 in {
2702 def  VTBL2
2703   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
2704         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
2705         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
2706         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
2707                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2708 def  VTBL3
2709   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2710         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
2711         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
2712         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2713                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2714 def  VTBL4
2715   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2716         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
2717         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
2718         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2719                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2720 } // hasExtraSrcRegAllocReq = 1
2721
2722 //   VTBX     : Vector Table Extension
2723 def  VTBX1
2724   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2725         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
2726         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2727         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2728                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2729 let hasExtraSrcRegAllocReq = 1 in {
2730 def  VTBX2
2731   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2732         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
2733         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2734         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2735                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2736 def  VTBX3
2737   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2738         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
2739         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2740         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2741                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2742 def  VTBX4
2743   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2744         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
2745         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2746         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2747                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2748 } // hasExtraSrcRegAllocReq = 1
2749
2750 //===----------------------------------------------------------------------===//
2751 // NEON instructions for single-precision FP math
2752 //===----------------------------------------------------------------------===//
2753
2754 // These need separate instructions because they must use DPR_VFP2 register
2755 // class which have SPR sub-registers.
2756
2757 // Vector Add Operations used for single-precision FP
2758 let neverHasSideEffects = 1 in
2759 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2760 def : N3VDsPat<fadd, VADDfd_sfp>;
2761
2762 // Vector Sub Operations used for single-precision FP
2763 let neverHasSideEffects = 1 in
2764 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2765 def : N3VDsPat<fsub, VSUBfd_sfp>;
2766
2767 // Vector Multiply Operations used for single-precision FP
2768 let neverHasSideEffects = 1 in
2769 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2770 def : N3VDsPat<fmul, VMULfd_sfp>;
2771
2772 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2773 let neverHasSideEffects = 1 in
2774 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32,fmul,fadd>;
2775 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2776
2777 let neverHasSideEffects = 1 in
2778 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32,fmul,fsub>;
2779 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2780
2781 // Vector Absolute used for single-precision FP
2782 let neverHasSideEffects = 1 in
2783 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2784                            IIC_VUNAD, "vabs.f32",
2785                            v2f32, v2f32, int_arm_neon_vabs>;
2786 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2787
2788 // Vector Negate used for single-precision FP
2789 let neverHasSideEffects = 1 in
2790 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2791                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
2792                         "vneg.f32\t$dst, $src", "", []>;
2793 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2794
2795 // Vector Convert between single-precision FP and integer
2796 let neverHasSideEffects = 1 in
2797 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2798                           v2i32, v2f32, fp_to_sint>;
2799 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2800
2801 let neverHasSideEffects = 1 in
2802 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2803                           v2i32, v2f32, fp_to_uint>;
2804 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2805
2806 let neverHasSideEffects = 1 in
2807 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2808                           v2f32, v2i32, sint_to_fp>;
2809 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2810
2811 let neverHasSideEffects = 1 in
2812 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2813                           v2f32, v2i32, uint_to_fp>;
2814 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2815
2816 //===----------------------------------------------------------------------===//
2817 // Non-Instruction Patterns
2818 //===----------------------------------------------------------------------===//
2819
2820 // bit_convert
2821 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2822 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2823 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2824 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2825 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2826 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2827 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2828 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2829 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2830 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2831 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2832 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2833 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2834 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2835 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2836 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2837 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
2838 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
2839 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
2840 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
2841 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
2842 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
2843 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
2844 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
2845 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
2846 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
2847 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
2848 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
2849 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
2850 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
2851
2852 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
2853 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
2854 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
2855 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
2856 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
2857 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
2858 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
2859 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
2860 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
2861 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
2862 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
2863 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
2864 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
2865 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
2866 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
2867 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
2868 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
2869 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
2870 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
2871 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
2872 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
2873 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
2874 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
2875 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
2876 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
2877 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
2878 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
2879 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
2880 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
2881 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;