lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use vldmia to load a Q register as a D register pair.
 133 // This is equivalent to VLDMD except that it has a Q register operand
 134 // instead of a pair of D registers.
 135 def VLDMQ
 136   : AXDI4<(outs QPR:$dst), (ins addrmode4:$addr, pred:$p),
 137           IndexModeNone, IIC_fpLoadm,
 138           "vldm${addr:submode}${p}\t$addr, ${dst:dregpair}", "",
 139           [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 140
 141 // Use vstmia to store a Q register as a D register pair.
 142 // This is equivalent to VSTMD except that it has a Q register operand
 143 // instead of a pair of D registers.
 144 def VSTMQ
 145   : AXDI4<(outs), (ins QPR:$src, addrmode4:$addr, pred:$p),
 146           IndexModeNone, IIC_fpStorem,
 147           "vstm${addr:submode}${p}\t$addr, ${src:dregpair}", "",
 148           [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 149
 150 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 151
 152 // Classes for VLD* pseudo-instructions with multi-register operands.
 153 // These are expanded to real instructions after register allocation.
 154 class VLDQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 162 class VLDQQWBPseudo<InstrItinClass itin>
 163   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 164                 (ins addrmode6:$addr, am6offset:$offset), itin,
 165                 "$addr.addr = $wb">;
 166 class VLDQQQQWBPseudo<InstrItinClass itin>
 167   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 168                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 169                 "$addr.addr = $wb, $src = $dst">;
 170
 171 //   VLD1     : Vector Load (multiple single elements)
 172 class VLD1D<bits<4> op7_4, string Dt>
 173   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 174           (ins addrmode6:$addr), IIC_VLD1,
 175           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 176 class VLD1Q<bits<4> op7_4, string Dt>
 177   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 178           (ins addrmode6:$addr), IIC_VLD2,
 179           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 180
 181 def  VLD1d8   : VLD1D<0b0000, "8">;
 182 def  VLD1d16  : VLD1D<0b0100, "16">;
 183 def  VLD1d32  : VLD1D<0b1000, "32">;
 184 def  VLD1d64  : VLD1D<0b1100, "64">;
 185
 186 def  VLD1q8   : VLD1Q<0b0000, "8">;
 187 def  VLD1q16  : VLD1Q<0b0100, "16">;
 188 def  VLD1q32  : VLD1Q<0b1000, "32">;
 189 def  VLD1q64  : VLD1Q<0b1100, "64">;
 190
 191 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD2>;
 192 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD2>;
 193 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD2>;
 194 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD2>;
 195
 196 // ...with address register writeback:
 197 class VLD1DWB<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 199           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 200           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 201           "$addr.addr = $wb", []>;
 202 class VLD1QWB<bits<4> op7_4, string Dt>
 203   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 204           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 205           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 206           "$addr.addr = $wb", []>;
 207
 208 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 209 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 210 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 211 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 212
 213 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 214 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 215 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 216 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 217
 218 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2>;
 219 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2>;
 220 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2>;
 221 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD2>;
 222
 223 // ...with 3 registers (some of these are only for the disassembler):
 224 class VLD1D3<bits<4> op7_4, string Dt>
 225   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 226           (ins addrmode6:$addr), IIC_VLD3, "vld1", Dt,
 227           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 228 class VLD1D3WB<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 230           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3, "vld1", Dt,
 231           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 232
 233 def VLD1d8T      : VLD1D3<0b0000, "8">;
 234 def VLD1d16T     : VLD1D3<0b0100, "16">;
 235 def VLD1d32T     : VLD1D3<0b1000, "32">;
 236 def VLD1d64T     : VLD1D3<0b1100, "64">;
 237
 238 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 239 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 240 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 241 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 242
 243 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD3>;
 244 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD3>;
 245
 246 // ...with 4 registers (some of these are only for the disassembler):
 247 class VLD1D4<bits<4> op7_4, string Dt>
 248   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 249           (ins addrmode6:$addr), IIC_VLD4, "vld1", Dt,
 250           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 251 class VLD1D4WB<bits<4> op7_4, string Dt>
 252   : NLdSt<0,0b10,0b0010,op7_4,
 253           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 254           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4, "vld1", Dt,
 255           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 256           []>;
 257
 258 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 259 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 260 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 261 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 262
 263 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 264 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 265 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 266 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 267
 268 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD4>;
 269 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 270
 271 //   VLD2     : Vector Load (multiple 2-element structures)
 272 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 273   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 274           (ins addrmode6:$addr), IIC_VLD2,
 275           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 276 class VLD2Q<bits<4> op7_4, string Dt>
 277   : NLdSt<0, 0b10, 0b0011, op7_4,
 278           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$addr), IIC_VLD4,
 280           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 281
 282 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 283 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 284 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 285
 286 def  VLD2q8   : VLD2Q<0b0000, "8">;
 287 def  VLD2q16  : VLD2Q<0b0100, "16">;
 288 def  VLD2q32  : VLD2Q<0b1000, "32">;
 289
 290 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 291 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 292 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 293
 294 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 295 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD4>;
 296 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD4>;
 297
 298 // ...with address register writeback:
 299 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 300   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 301           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 302           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 303           "$addr.addr = $wb", []>;
 304 class VLD2QWB<bits<4> op7_4, string Dt>
 305   : NLdSt<0, 0b10, 0b0011, op7_4,
 306           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 307           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 308           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 309           "$addr.addr = $wb", []>;
 310
 311 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 312 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 313 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 314
 315 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 316 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 317 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 318
 319 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2>;
 320 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2>;
 321 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2>;
 322
 323 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 324 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 325 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 326
 327 // ...with double-spaced registers (for disassembly only):
 328 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 329 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 330 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 331 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 332 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 333 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 334
 335 //   VLD3     : Vector Load (multiple 3-element structures)
 336 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 337   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 338           (ins addrmode6:$addr), IIC_VLD3,
 339           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 340
 341 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 342 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 343 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 344
 345 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 346 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 347 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 348
 349 // ...with address register writeback:
 350 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 351   : NLdSt<0, 0b10, op11_8, op7_4,
 352           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 353           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 354           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 355           "$addr.addr = $wb", []>;
 356
 357 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 358 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 359 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 360
 361 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3>;
 362 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3>;
 363 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3>;
 364
 365 // ...with double-spaced registers (non-updating versions for disassembly only):
 366 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 367 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 368 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 369 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 370 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 371 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 372
 373 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3>;
 374 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3>;
 375 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3>;
 376
 377 // ...alternate versions to be allocated odd register numbers:
 378 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3>;
 379 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3>;
 380 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3>;
 381
 382 //   VLD4     : Vector Load (multiple 4-element structures)
 383 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 384   : NLdSt<0, 0b10, op11_8, op7_4,
 385           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 386           (ins addrmode6:$addr), IIC_VLD4,
 387           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 388
 389 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 390 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 391 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 392
 393 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 394 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 395 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 396
 397 // ...with address register writeback:
 398 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 401           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 402           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 403           "$addr.addr = $wb", []>;
 404
 405 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 406 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 407 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 408
 409 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 410 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 411 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 412
 413 // ...with double-spaced registers (non-updating versions for disassembly only):
 414 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 415 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 416 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 417 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 418 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 419 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 420
 421 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 422 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 423 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 424
 425 // ...alternate versions to be allocated odd register numbers:
 426 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 427 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 428 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 429
 430 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 431 // These are expanded to real instructions after register allocation.
 432 class VLDQLNPseudo<InstrItinClass itin>
 433   : PseudoNLdSt<(outs QPR:$dst),
 434                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 435                 itin, "$src = $dst">;
 436 class VLDQLNWBPseudo<InstrItinClass itin>
 437   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 438                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 439                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 440 class VLDQQLNPseudo<InstrItinClass itin>
 441   : PseudoNLdSt<(outs QQPR:$dst),
 442                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 443                 itin, "$src = $dst">;
 444 class VLDQQLNWBPseudo<InstrItinClass itin>
 445   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 446                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 447                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 448 class VLDQQQQLNPseudo<InstrItinClass itin>
 449   : PseudoNLdSt<(outs QQQQPR:$dst),
 450                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 451                 itin, "$src = $dst">;
 452 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 453   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 454                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 455                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 456
 457 //   VLD1LN   : Vector Load (single element to one lane)
 458 //   FIXME: Not yet implemented.
 459
 460 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 461 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 462   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 463           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 464           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 465           "$src1 = $dst1, $src2 = $dst2", []>;
 466
 467 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 468 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 469 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 470
 471 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2>;
 472 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2>;
 473 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2>;
 474
 475 // ...with double-spaced registers:
 476 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 477 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 478
 479 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2>;
 480 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2>;
 481
 482 // ...with address register writeback:
 483 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 484   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 485           (ins addrmode6:$addr, am6offset:$offset,
 486            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 487           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 488           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 489
 490 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 491 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 492 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 493
 494 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2>;
 495 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2>;
 496 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2>;
 497
 498 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 499 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 500
 501 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2>;
 502 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2>;
 503
 504 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 505 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 506   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 507           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 508           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 509           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 510           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 511
 512 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 513 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 514 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 515
 516 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3>;
 517 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3>;
 518 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3>;
 519
 520 // ...with double-spaced registers:
 521 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 522 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 523
 524 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3>;
 525 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3>;
 526
 527 // ...with address register writeback:
 528 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 529   : NLdSt<1, 0b10, op11_8, op7_4,
 530           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 531           (ins addrmode6:$addr, am6offset:$offset,
 532            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 533           IIC_VLD3, "vld3", Dt,
 534           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 535           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 536           []>;
 537
 538 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 539 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 540 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 541
 542 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3>;
 543 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3>;
 544 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3>;
 545
 546 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 547 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 548
 549 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3>;
 550 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3>;
 551
 552 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 553 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 554   : NLdSt<1, 0b10, op11_8, op7_4,
 555           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 556           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 557           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 558           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 559           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 560
 561 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 562 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 563 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 564
 565 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4>;
 566 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4>;
 567 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4>;
 568
 569 // ...with double-spaced registers:
 570 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 571 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 572
 573 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4>;
 574 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4>;
 575
 576 // ...with address register writeback:
 577 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 578   : NLdSt<1, 0b10, op11_8, op7_4,
 579           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 580           (ins addrmode6:$addr, am6offset:$offset,
 581            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 582           IIC_VLD4, "vld4", Dt,
 583 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 584 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 585           []>;
 586
 587 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 588 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 589 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 590
 591 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4>;
 592 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4>;
 593 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4>;
 594
 595 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 596 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 597
 598 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4>;
 599 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4>;
 600
 601 //   VLD1DUP  : Vector Load (single element to all lanes)
 602 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 603 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 604 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 605 //   FIXME: Not yet implemented.
 606 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 607
 608 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 609
 610 // Classes for VST* pseudo-instructions with multi-register operands.
 611 // These are expanded to real instructions after register allocation.
 612 class VSTQPseudo<InstrItinClass itin>
 613   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 614 class VSTQWBPseudo<InstrItinClass itin>
 615   : PseudoNLdSt<(outs GPR:$wb),
 616                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 617                 "$addr.addr = $wb">;
 618 class VSTQQPseudo<InstrItinClass itin>
 619   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 620 class VSTQQWBPseudo<InstrItinClass itin>
 621   : PseudoNLdSt<(outs GPR:$wb),
 622                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 623                 "$addr.addr = $wb">;
 624 class VSTQQQQWBPseudo<InstrItinClass itin>
 625   : PseudoNLdSt<(outs GPR:$wb),
 626                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VST,
 627                 "$addr.addr = $wb">;
 628
 629 //   VST1     : Vector Store (multiple single elements)
 630 class VST1D<bits<4> op7_4, string Dt>
 631   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 632           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 633 class VST1Q<bits<4> op7_4, string Dt>
 634   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 635           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 636           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 637
 638 def  VST1d8   : VST1D<0b0000, "8">;
 639 def  VST1d16  : VST1D<0b0100, "16">;
 640 def  VST1d32  : VST1D<0b1000, "32">;
 641 def  VST1d64  : VST1D<0b1100, "64">;
 642
 643 def  VST1q8   : VST1Q<0b0000, "8">;
 644 def  VST1q16  : VST1Q<0b0100, "16">;
 645 def  VST1q32  : VST1Q<0b1000, "32">;
 646 def  VST1q64  : VST1Q<0b1100, "64">;
 647
 648 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST>;
 649 def  VST1q16Pseudo : VSTQPseudo<IIC_VST>;
 650 def  VST1q32Pseudo : VSTQPseudo<IIC_VST>;
 651 def  VST1q64Pseudo : VSTQPseudo<IIC_VST>;
 652
 653 // ...with address register writeback:
 654 class VST1DWB<bits<4> op7_4, string Dt>
 655   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 656           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 657           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 658 class VST1QWB<bits<4> op7_4, string Dt>
 659   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 660           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 661           IIC_VST, "vst1", Dt, "\\{$src1, $src2\\}, $addr$offset",
 662           "$addr.addr = $wb", []>;
 663
 664 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 665 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 666 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 667 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 668
 669 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 670 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 671 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 672 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 673
 674 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST>;
 675 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST>;
 676 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST>;
 677 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST>;
 678
 679 // ...with 3 registers (some of these are only for the disassembler):
 680 class VST1D3<bits<4> op7_4, string Dt>
 681   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 682           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 683           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 684 class VST1D3WB<bits<4> op7_4, string Dt>
 685   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 686           (ins addrmode6:$addr, am6offset:$offset,
 687            DPR:$src1, DPR:$src2, DPR:$src3),
 688           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 689           "$addr.addr = $wb", []>;
 690
 691 def VST1d8T      : VST1D3<0b0000, "8">;
 692 def VST1d16T     : VST1D3<0b0100, "16">;
 693 def VST1d32T     : VST1D3<0b1000, "32">;
 694 def VST1d64T     : VST1D3<0b1100, "64">;
 695
 696 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 697 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 698 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 699 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 700
 701 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST>;
 702 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 703
 704 // ...with 4 registers (some of these are only for the disassembler):
 705 class VST1D4<bits<4> op7_4, string Dt>
 706   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 707           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 708           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 709           []>;
 710 class VST1D4WB<bits<4> op7_4, string Dt>
 711   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 712           (ins addrmode6:$addr, am6offset:$offset,
 713            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 714           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 715           "$addr.addr = $wb", []>;
 716
 717 def VST1d8Q      : VST1D4<0b0000, "8">;
 718 def VST1d16Q     : VST1D4<0b0100, "16">;
 719 def VST1d32Q     : VST1D4<0b1000, "32">;
 720 def VST1d64Q     : VST1D4<0b1100, "64">;
 721
 722 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 723 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 724 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 725 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 726
 727 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST>;
 728 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 729
 730 //   VST2     : Vector Store (multiple 2-element structures)
 731 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 732   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 733           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 734           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 735 class VST2Q<bits<4> op7_4, string Dt>
 736   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 737           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 738           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 739           "", []>;
 740
 741 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 742 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 743 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 744
 745 def  VST2q8   : VST2Q<0b0000, "8">;
 746 def  VST2q16  : VST2Q<0b0100, "16">;
 747 def  VST2q32  : VST2Q<0b1000, "32">;
 748
 749 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST>;
 750 def  VST2d16Pseudo : VSTQPseudo<IIC_VST>;
 751 def  VST2d32Pseudo : VSTQPseudo<IIC_VST>;
 752
 753 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST>;
 754 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST>;
 755 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST>;
 756
 757 // ...with address register writeback:
 758 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 759   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 760           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 761           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 762           "$addr.addr = $wb", []>;
 763 class VST2QWB<bits<4> op7_4, string Dt>
 764   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 765           (ins addrmode6:$addr, am6offset:$offset,
 766            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 767           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 768           "$addr.addr = $wb", []>;
 769
 770 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 771 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 772 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 773
 774 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 775 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 776 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 777
 778 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST>;
 779 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST>;
 780 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST>;
 781
 782 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST>;
 783 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 784 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 785
 786 // ...with double-spaced registers (for disassembly only):
 787 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 788 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 789 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 790 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 791 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 792 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 793
 794 //   VST3     : Vector Store (multiple 3-element structures)
 795 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 796   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 797           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 798           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 799
 800 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 801 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 802 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 803
 804 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST>;
 805 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST>;
 806 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST>;
 807
 808 // ...with address register writeback:
 809 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 810   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 811           (ins addrmode6:$addr, am6offset:$offset,
 812            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 813           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 814           "$addr.addr = $wb", []>;
 815
 816 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 817 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 818 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 819
 820 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST>;
 821 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 822 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 823
 824 // ...with double-spaced registers (non-updating versions for disassembly only):
 825 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 826 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 827 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 828 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 829 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 830 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 831
 832 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST>;
 833 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 834 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 835
 836 // ...alternate versions to be allocated odd register numbers:
 837 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST>;
 838 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 839 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 840
 841 //   VST4     : Vector Store (multiple 4-element structures)
 842 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 843   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 844           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 845           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 846           "", []>;
 847
 848 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 849 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 850 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 851
 852 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST>;
 853 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST>;
 854 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST>;
 855
 856 // ...with address register writeback:
 857 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 858   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 859           (ins addrmode6:$addr, am6offset:$offset,
 860            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 861            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 862           "$addr.addr = $wb", []>;
 863
 864 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 865 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 866 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 867
 868 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST>;
 869 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 870 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST>;
 871
 872 // ...with double-spaced registers (non-updating versions for disassembly only):
 873 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 874 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 875 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 876 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 877 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 878 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 879
 880 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST>;
 881 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 882 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 883
 884 // ...alternate versions to be allocated odd register numbers:
 885 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST>;
 886 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 887 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST>;
 888
 889 // Classes for VST*LN pseudo-instructions with multi-register operands.
 890 // These are expanded to real instructions after register allocation.
 891 class VSTQLNPseudo<InstrItinClass itin>
 892   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 893                 itin, "">;
 894 class VSTQLNWBPseudo<InstrItinClass itin>
 895   : PseudoNLdSt<(outs GPR:$wb),
 896                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 897                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 898 class VSTQQLNPseudo<InstrItinClass itin>
 899   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 900                 itin, "">;
 901 class VSTQQLNWBPseudo<InstrItinClass itin>
 902   : PseudoNLdSt<(outs GPR:$wb),
 903                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 904                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 905 class VSTQQQQLNPseudo<InstrItinClass itin>
 906   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 907                 itin, "">;
 908 class VSTQQQQLNWBPseudo<InstrItinClass itin>
 909   : PseudoNLdSt<(outs GPR:$wb),
 910                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 911                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 912
 913 //   VST1LN   : Vector Store (single element from one lane)
 914 //   FIXME: Not yet implemented.
 915
 916 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 917 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 918   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 919           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 920           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 921           "", []>;
 922
 923 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 924 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 925 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 926
 927 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST>;
 928 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST>;
 929 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST>;
 930
 931 // ...with double-spaced registers:
 932 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 933 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 934
 935 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST>;
 936 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST>;
 937
 938 // ...with address register writeback:
 939 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 940   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 941           (ins addrmode6:$addr, am6offset:$offset,
 942            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 943           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 944           "$addr.addr = $wb", []>;
 945
 946 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 947 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 948 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 949
 950 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST>;
 951 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST>;
 952 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST>;
 953
 954 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 955 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 956
 957 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 958 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 959
 960 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 961 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 962   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 963           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 964            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 965           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 966
 967 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 968 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 969 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 970
 971 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST>;
 972 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST>;
 973 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST>;
 974
 975 // ...with double-spaced registers:
 976 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 977 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 978
 979 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST>;
 980 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST>;
 981
 982 // ...with address register writeback:
 983 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 984   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 985           (ins addrmode6:$addr, am6offset:$offset,
 986            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 987           IIC_VST, "vst3", Dt,
 988           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 989           "$addr.addr = $wb", []>;
 990
 991 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 992 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 993 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 994
 995 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST>;
 996 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 997 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 998
 999 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
1000 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
1001
1002 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1003 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1004
1005 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1006 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1007   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1008           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1009            nohash_imm:$lane), IIC_VST, "vst4", Dt,
1010           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
1011           "", []>;
1012
1013 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
1014 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
1015 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
1016
1017 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST>;
1018 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST>;
1019 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST>;
1020
1021 // ...with double-spaced registers:
1022 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
1023 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
1024
1025 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST>;
1026 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST>;
1027
1028 // ...with address register writeback:
1029 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1030   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1031           (ins addrmode6:$addr, am6offset:$offset,
1032            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1033           IIC_VST, "vst4", Dt,
1034   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
1035           "$addr.addr = $wb", []>;
1036
1037 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
1038 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
1039 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
1040
1041 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST>;
1042 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1043 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1044
1045 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
1046 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
1047
1048 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1049 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1050
1051 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1052
1053
1054 //===----------------------------------------------------------------------===//
1055 // NEON pattern fragments
1056 //===----------------------------------------------------------------------===//
1057
1058 // Extract D sub-registers of Q registers.
1059 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1060   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1061   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1062 }]>;
1063 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1064   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1065   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1066 }]>;
1067 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1068   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1069   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1070 }]>;
1071 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1072   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1073   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1074 }]>;
1075
1076 // Extract S sub-registers of Q/D registers.
1077 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1078   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1079   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1080 }]>;
1081
1082 // Translate lane numbers from Q registers to D subregs.
1083 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1084   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1085 }]>;
1086 def SubReg_i16_lane : SDNodeXForm<imm, [{
1087   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1088 }]>;
1089 def SubReg_i32_lane : SDNodeXForm<imm, [{
1090   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1091 }]>;
1092
1093 //===----------------------------------------------------------------------===//
1094 // Instruction Classes
1095 //===----------------------------------------------------------------------===//
1096
1097 // Basic 2-register operations: single-, double- and quad-register.
1098 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1099            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1100            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1101   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1102         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1103         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1104 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1105            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1106            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1107   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1108         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1109         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1110 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1111            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1112            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1113   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1114         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1115         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1116
1117 // Basic 2-register intrinsics, both double- and quad-register.
1118 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1119               bits<2> op17_16, bits<5> op11_7, bit op4,
1120               InstrItinClass itin, string OpcodeStr, string Dt,
1121               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1122   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1123         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1124         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1125 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1126               bits<2> op17_16, bits<5> op11_7, bit op4,
1127               InstrItinClass itin, string OpcodeStr, string Dt,
1128               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1129   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1130         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1131         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1132
1133 // Narrow 2-register operations.
1134 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1135            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1136            InstrItinClass itin, string OpcodeStr, string Dt,
1137            ValueType TyD, ValueType TyQ, SDNode OpNode>
1138   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1139         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1140         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1141
1142 // Narrow 2-register intrinsics.
1143 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1144               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1145               InstrItinClass itin, string OpcodeStr, string Dt,
1146               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1147   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1148         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1149         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1150
1151 // Long 2-register operations (currently only used for VMOVL).
1152 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1153            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1154            InstrItinClass itin, string OpcodeStr, string Dt,
1155            ValueType TyQ, ValueType TyD, SDNode OpNode>
1156   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1157         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1158         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1159
1160 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1161 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1162   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1163         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1164         OpcodeStr, Dt, "$dst1, $dst2",
1165         "$src1 = $dst1, $src2 = $dst2", []>;
1166 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1167                   InstrItinClass itin, string OpcodeStr, string Dt>
1168   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1169         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1170         "$src1 = $dst1, $src2 = $dst2", []>;
1171
1172 // Basic 3-register operations: single-, double- and quad-register.
1173 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1174            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1175            SDNode OpNode, bit Commutable>
1176   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1177         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1178         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1179   let isCommutable = Commutable;
1180 }
1181
1182 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1183            InstrItinClass itin, string OpcodeStr, string Dt,
1184            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1185   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1186         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1187         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1188         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1189   let isCommutable = Commutable;
1190 }
1191 // Same as N3VD but no data type.
1192 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1193            InstrItinClass itin, string OpcodeStr,
1194            ValueType ResTy, ValueType OpTy,
1195            SDNode OpNode, bit Commutable>
1196   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1197          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1198          OpcodeStr, "$dst, $src1, $src2", "",
1199          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1200   let isCommutable = Commutable;
1201 }
1202
1203 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1204              InstrItinClass itin, string OpcodeStr, string Dt,
1205              ValueType Ty, SDNode ShOp>
1206   : N3V<0, 1, op21_20, op11_8, 1, 0,
1207         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1208         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1209         [(set (Ty DPR:$dst),
1210               (Ty (ShOp (Ty DPR:$src1),
1211                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1212   let isCommutable = 0;
1213 }
1214 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1215                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1216   : N3V<0, 1, op21_20, op11_8, 1, 0,
1217         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1218         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1219         [(set (Ty DPR:$dst),
1220               (Ty (ShOp (Ty DPR:$src1),
1221                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1222   let isCommutable = 0;
1223 }
1224
1225 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1226            InstrItinClass itin, string OpcodeStr, string Dt,
1227            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1228   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1229         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1230         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1231         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1232   let isCommutable = Commutable;
1233 }
1234 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1235            InstrItinClass itin, string OpcodeStr,
1236            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1237   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1238          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1239          OpcodeStr, "$dst, $src1, $src2", "",
1240          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1241   let isCommutable = Commutable;
1242 }
1243 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1244              InstrItinClass itin, string OpcodeStr, string Dt,
1245              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1246   : N3V<1, 1, op21_20, op11_8, 1, 0,
1247         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1248         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1249         [(set (ResTy QPR:$dst),
1250               (ResTy (ShOp (ResTy QPR:$src1),
1251                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1252                                                 imm:$lane)))))]> {
1253   let isCommutable = 0;
1254 }
1255 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1256                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1257   : N3V<1, 1, op21_20, op11_8, 1, 0,
1258         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1259         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1260         [(set (ResTy QPR:$dst),
1261               (ResTy (ShOp (ResTy QPR:$src1),
1262                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1263                                                 imm:$lane)))))]> {
1264   let isCommutable = 0;
1265 }
1266
1267 // Basic 3-register intrinsics, both double- and quad-register.
1268 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1269               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1270               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1271   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1272         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1273         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1274         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1275   let isCommutable = Commutable;
1276 }
1277 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1278                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1279   : N3V<0, 1, op21_20, op11_8, 1, 0,
1280         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1281         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1282         [(set (Ty DPR:$dst),
1283               (Ty (IntOp (Ty DPR:$src1),
1284                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1285                                            imm:$lane)))))]> {
1286   let isCommutable = 0;
1287 }
1288 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1289                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1290   : N3V<0, 1, op21_20, op11_8, 1, 0,
1291         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1292         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1293         [(set (Ty DPR:$dst),
1294               (Ty (IntOp (Ty DPR:$src1),
1295                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1296   let isCommutable = 0;
1297 }
1298
1299 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1300               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1301               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1302   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1303         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1304         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1305         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1306   let isCommutable = Commutable;
1307 }
1308 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1309                 string OpcodeStr, string Dt,
1310                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1311   : N3V<1, 1, op21_20, op11_8, 1, 0,
1312         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1313         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1314         [(set (ResTy QPR:$dst),
1315               (ResTy (IntOp (ResTy QPR:$src1),
1316                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1317                                                  imm:$lane)))))]> {
1318   let isCommutable = 0;
1319 }
1320 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1321                   string OpcodeStr, string Dt,
1322                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1323   : N3V<1, 1, op21_20, op11_8, 1, 0,
1324         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1325         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1326         [(set (ResTy QPR:$dst),
1327               (ResTy (IntOp (ResTy QPR:$src1),
1328                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1329                                                  imm:$lane)))))]> {
1330   let isCommutable = 0;
1331 }
1332
1333 // Multiply-Add/Sub operations: single-, double- and quad-register.
1334 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1335                 InstrItinClass itin, string OpcodeStr, string Dt,
1336                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1337   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1338         (outs DPR_VFP2:$dst),
1339         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1340         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1341
1342 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1343                 InstrItinClass itin, string OpcodeStr, string Dt,
1344                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1345   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1346         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1347         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1348         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1349                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1350 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1351                   string OpcodeStr, string Dt,
1352                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1353   : N3V<0, 1, op21_20, op11_8, 1, 0,
1354         (outs DPR:$dst),
1355         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1356         NVMulSLFrm, itin,
1357         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1358         [(set (Ty DPR:$dst),
1359               (Ty (ShOp (Ty DPR:$src1),
1360                         (Ty (MulOp DPR:$src2,
1361                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1362                                                      imm:$lane)))))))]>;
1363 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1364                     string OpcodeStr, string Dt,
1365                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1366   : N3V<0, 1, op21_20, op11_8, 1, 0,
1367         (outs DPR:$dst),
1368         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1369         NVMulSLFrm, itin,
1370         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1371         [(set (Ty DPR:$dst),
1372               (Ty (ShOp (Ty DPR:$src1),
1373                         (Ty (MulOp DPR:$src2,
1374                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1375                                                      imm:$lane)))))))]>;
1376
1377 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1378                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1379                 SDNode MulOp, SDNode OpNode>
1380   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1381         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1382         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1383         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1384                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1385 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1386                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1387                   SDNode MulOp, SDNode ShOp>
1388   : N3V<1, 1, op21_20, op11_8, 1, 0,
1389         (outs QPR:$dst),
1390         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1391         NVMulSLFrm, itin,
1392         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1393         [(set (ResTy QPR:$dst),
1394               (ResTy (ShOp (ResTy QPR:$src1),
1395                            (ResTy (MulOp QPR:$src2,
1396                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1397                                                         imm:$lane)))))))]>;
1398 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1399                     string OpcodeStr, string Dt,
1400                     ValueType ResTy, ValueType OpTy,
1401                     SDNode MulOp, SDNode ShOp>
1402   : N3V<1, 1, op21_20, op11_8, 1, 0,
1403         (outs QPR:$dst),
1404         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1405         NVMulSLFrm, itin,
1406         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1407         [(set (ResTy QPR:$dst),
1408               (ResTy (ShOp (ResTy QPR:$src1),
1409                            (ResTy (MulOp QPR:$src2,
1410                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1411                                                         imm:$lane)))))))]>;
1412
1413 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1414 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1415                 InstrItinClass itin, string OpcodeStr, string Dt,
1416                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1417   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1418         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1419         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1420         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1421                              (Ty (IntOp (Ty DPR:$src2), (Ty DPR:$src3))))))]>;
1422 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1423                 InstrItinClass itin, string OpcodeStr, string Dt,
1424                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1425   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1426         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1427         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1428         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1429                              (Ty (IntOp (Ty QPR:$src2), (Ty QPR:$src3))))))]>;
1430
1431 // Neon 3-argument intrinsics, both double- and quad-register.
1432 // The destination register is also used as the first source operand register.
1433 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1434                InstrItinClass itin, string OpcodeStr, string Dt,
1435                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1436   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1437         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1438         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1439         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1440                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1441 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1442                InstrItinClass itin, string OpcodeStr, string Dt,
1443                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1444   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1445         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1446         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1447         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1448                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1449
1450 // Long Multiply-Add/Sub operations.
1451 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1452                 InstrItinClass itin, string OpcodeStr, string Dt,
1453                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1454   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1455         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1456         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1457         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1458                                 (TyQ (MulOp (TyD DPR:$src2),
1459                                             (TyD DPR:$src3)))))]>;
1460 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1461                   InstrItinClass itin, string OpcodeStr, string Dt,
1462                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1463   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1464         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1465         NVMulSLFrm, itin,
1466         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1467         [(set QPR:$dst,
1468           (OpNode (TyQ QPR:$src1),
1469                   (TyQ (MulOp (TyD DPR:$src2),
1470                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1471                                                  imm:$lane))))))]>;
1472 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1473                     InstrItinClass itin, string OpcodeStr, string Dt,
1474                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1475   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1476         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1477         NVMulSLFrm, itin,
1478         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1479         [(set QPR:$dst,
1480           (OpNode (TyQ QPR:$src1),
1481                   (TyQ (MulOp (TyD DPR:$src2),
1482                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1483                                                  imm:$lane))))))]>;
1484
1485 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1486 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1487                    InstrItinClass itin, string OpcodeStr, string Dt,
1488                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1489                    SDNode OpNode>
1490   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1491         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1492         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1493         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1494                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src2),
1495                                                         (TyD DPR:$src3)))))))]>;
1496
1497 // Neon Long 3-argument intrinsic.  The destination register is
1498 // a quad-register and is also used as the first source operand register.
1499 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1500                InstrItinClass itin, string OpcodeStr, string Dt,
1501                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1502   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1503         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1504         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1505         [(set QPR:$dst,
1506           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1507 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1508                  string OpcodeStr, string Dt,
1509                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1510   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1511         (outs QPR:$dst),
1512         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1513         NVMulSLFrm, itin,
1514         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1515         [(set (ResTy QPR:$dst),
1516               (ResTy (IntOp (ResTy QPR:$src1),
1517                             (OpTy DPR:$src2),
1518                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1519                                                 imm:$lane)))))]>;
1520 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1521                    InstrItinClass itin, string OpcodeStr, string Dt,
1522                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1523   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1524         (outs QPR:$dst),
1525         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1526         NVMulSLFrm, itin,
1527         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1528         [(set (ResTy QPR:$dst),
1529               (ResTy (IntOp (ResTy QPR:$src1),
1530                             (OpTy DPR:$src2),
1531                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1532                                                 imm:$lane)))))]>;
1533
1534 // Narrowing 3-register intrinsics.
1535 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1536               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1537               Intrinsic IntOp, bit Commutable>
1538   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1539         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1540         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1541         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1542   let isCommutable = Commutable;
1543 }
1544
1545 // Long 3-register operations.
1546 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1547            InstrItinClass itin, string OpcodeStr, string Dt,
1548            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1549   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1550         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1551         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1552         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1553   let isCommutable = Commutable;
1554 }
1555 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1556              InstrItinClass itin, string OpcodeStr, string Dt,
1557              ValueType TyQ, ValueType TyD, SDNode OpNode>
1558   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1559         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1560         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1561         [(set QPR:$dst,
1562           (TyQ (OpNode (TyD DPR:$src1),
1563                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1564 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1565                InstrItinClass itin, string OpcodeStr, string Dt,
1566                ValueType TyQ, ValueType TyD, SDNode OpNode>
1567   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1568         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1569         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1570         [(set QPR:$dst,
1571           (TyQ (OpNode (TyD DPR:$src1),
1572                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1573
1574 // Long 3-register operations with explicitly extended operands.
1575 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1576               InstrItinClass itin, string OpcodeStr, string Dt,
1577               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1578               bit Commutable>
1579   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1580         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1581         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1582         [(set QPR:$dst, (OpNode (TyQ (ExtOp (TyD DPR:$src1))),
1583                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1584   let isCommutable = Commutable;
1585 }
1586
1587 // Long 3-register intrinsics with explicit extend (VABDL).
1588 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1589                  InstrItinClass itin, string OpcodeStr, string Dt,
1590                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1591                  bit Commutable>
1592   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1593         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1594         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1595         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1596                                                 (TyD DPR:$src2))))))]> {
1597   let isCommutable = Commutable;
1598 }
1599
1600 // Long 3-register intrinsics.
1601 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1602               InstrItinClass itin, string OpcodeStr, string Dt,
1603               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1604   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1605         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1606         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1607         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1608   let isCommutable = Commutable;
1609 }
1610 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1611                 string OpcodeStr, string Dt,
1612                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1613   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1614         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1615         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1616         [(set (ResTy QPR:$dst),
1617               (ResTy (IntOp (OpTy DPR:$src1),
1618                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1619                                                 imm:$lane)))))]>;
1620 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1621                   InstrItinClass itin, string OpcodeStr, string Dt,
1622                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1623   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1624         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1625         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1626         [(set (ResTy QPR:$dst),
1627               (ResTy (IntOp (OpTy DPR:$src1),
1628                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1629                                                 imm:$lane)))))]>;
1630
1631 // Wide 3-register operations.
1632 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1633            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1634            SDNode OpNode, SDNode ExtOp, bit Commutable>
1635   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1636         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1637         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1638         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1639                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1640   let isCommutable = Commutable;
1641 }
1642
1643 // Pairwise long 2-register intrinsics, both double- and quad-register.
1644 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1645                 bits<2> op17_16, bits<5> op11_7, bit op4,
1646                 string OpcodeStr, string Dt,
1647                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1648   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1649         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1650         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1651 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1652                 bits<2> op17_16, bits<5> op11_7, bit op4,
1653                 string OpcodeStr, string Dt,
1654                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1655   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1656         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1657         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1658
1659 // Pairwise long 2-register accumulate intrinsics,
1660 // both double- and quad-register.
1661 // The destination register is also used as the first source operand register.
1662 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1663                  bits<2> op17_16, bits<5> op11_7, bit op4,
1664                  string OpcodeStr, string Dt,
1665                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1666   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1667         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1668         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1669         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1670 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1671                  bits<2> op17_16, bits<5> op11_7, bit op4,
1672                  string OpcodeStr, string Dt,
1673                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1674   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1675         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1676         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1677         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1678
1679 // Shift by immediate,
1680 // both double- and quad-register.
1681 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1682              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1683              ValueType Ty, SDNode OpNode>
1684   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1685            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1686            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1687            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1688 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1689              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1690              ValueType Ty, SDNode OpNode>
1691   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1692            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1693            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1694            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1695
1696 // Long shift by immediate.
1697 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1698              string OpcodeStr, string Dt,
1699              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1700   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1701            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1702            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1703            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1704                                           (i32 imm:$SIMM))))]>;
1705
1706 // Narrow shift by immediate.
1707 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1708              InstrItinClass itin, string OpcodeStr, string Dt,
1709              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1710   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1711            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1712            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1713            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1714                                           (i32 imm:$SIMM))))]>;
1715
1716 // Shift right by immediate and accumulate,
1717 // both double- and quad-register.
1718 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1719                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1720   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1721            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1722            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1723            [(set DPR:$dst, (Ty (add DPR:$src1,
1724                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1725 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1726                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1727   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1728            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1729            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1730            [(set QPR:$dst, (Ty (add QPR:$src1,
1731                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1732
1733 // Shift by immediate and insert,
1734 // both double- and quad-register.
1735 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1736                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1737   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1738            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1739            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1740            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1741 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1742                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1743   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1744            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1745            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1746            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1747
1748 // Convert, with fractional bits immediate,
1749 // both double- and quad-register.
1750 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1751               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1752               Intrinsic IntOp>
1753   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1754            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1755            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1756            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1757 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1758               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1759               Intrinsic IntOp>
1760   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1761            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1762            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1763            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1764
1765 //===----------------------------------------------------------------------===//
1766 // Multiclasses
1767 //===----------------------------------------------------------------------===//
1768
1769 // Abbreviations used in multiclass suffixes:
1770 //   Q = quarter int (8 bit) elements
1771 //   H = half int (16 bit) elements
1772 //   S = single int (32 bit) elements
1773 //   D = double int (64 bit) elements
1774
1775 // Neon 2-register vector operations -- for disassembly only.
1776
1777 // First with only element sizes of 8, 16 and 32 bits:
1778 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1779                        bits<5> op11_7, bit op4, string opc, string Dt,
1780                        string asm> {
1781   // 64-bit vector types.
1782   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1783                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1784                   opc, !strconcat(Dt, "8"), asm, "", []>;
1785   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1786                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1787                   opc, !strconcat(Dt, "16"), asm, "", []>;
1788   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1789                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1790                   opc, !strconcat(Dt, "32"), asm, "", []>;
1791   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1792                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1793                   opc, "f32", asm, "", []> {
1794     let Inst{10} = 1; // overwrite F = 1
1795   }
1796
1797   // 128-bit vector types.
1798   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1799                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1800                   opc, !strconcat(Dt, "8"), asm, "", []>;
1801   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1802                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1803                   opc, !strconcat(Dt, "16"), asm, "", []>;
1804   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1805                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1806                   opc, !strconcat(Dt, "32"), asm, "", []>;
1807   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1808                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1809                   opc, "f32", asm, "", []> {
1810     let Inst{10} = 1; // overwrite F = 1
1811   }
1812 }
1813
1814 // Neon 3-register vector operations.
1815
1816 // First with only element sizes of 8, 16 and 32 bits:
1817 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1818                    InstrItinClass itinD16, InstrItinClass itinD32,
1819                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1820                    string OpcodeStr, string Dt,
1821                    SDNode OpNode, bit Commutable = 0> {
1822   // 64-bit vector types.
1823   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1824                    OpcodeStr, !strconcat(Dt, "8"),
1825                    v8i8, v8i8, OpNode, Commutable>;
1826   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1827                    OpcodeStr, !strconcat(Dt, "16"),
1828                    v4i16, v4i16, OpNode, Commutable>;
1829   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1830                    OpcodeStr, !strconcat(Dt, "32"),
1831                    v2i32, v2i32, OpNode, Commutable>;
1832
1833   // 128-bit vector types.
1834   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1835                    OpcodeStr, !strconcat(Dt, "8"),
1836                    v16i8, v16i8, OpNode, Commutable>;
1837   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1838                    OpcodeStr, !strconcat(Dt, "16"),
1839                    v8i16, v8i16, OpNode, Commutable>;
1840   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1841                    OpcodeStr, !strconcat(Dt, "32"),
1842                    v4i32, v4i32, OpNode, Commutable>;
1843 }
1844
1845 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1846   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1847                        v4i16, ShOp>;
1848   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1849                      v2i32, ShOp>;
1850   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1851                        v8i16, v4i16, ShOp>;
1852   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1853                      v4i32, v2i32, ShOp>;
1854 }
1855
1856 // ....then also with element size 64 bits:
1857 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1858                     InstrItinClass itinD, InstrItinClass itinQ,
1859                     string OpcodeStr, string Dt,
1860                     SDNode OpNode, bit Commutable = 0>
1861   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1862             OpcodeStr, Dt, OpNode, Commutable> {
1863   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1864                    OpcodeStr, !strconcat(Dt, "64"),
1865                    v1i64, v1i64, OpNode, Commutable>;
1866   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1867                    OpcodeStr, !strconcat(Dt, "64"),
1868                    v2i64, v2i64, OpNode, Commutable>;
1869 }
1870
1871
1872 // Neon Narrowing 2-register vector operations,
1873 //   source operand element sizes of 16, 32 and 64 bits:
1874 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1875                     bits<5> op11_7, bit op6, bit op4,
1876                     InstrItinClass itin, string OpcodeStr, string Dt,
1877                     SDNode OpNode> {
1878   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1879                    itin, OpcodeStr, !strconcat(Dt, "16"),
1880                    v8i8, v8i16, OpNode>;
1881   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1882                    itin, OpcodeStr, !strconcat(Dt, "32"),
1883                    v4i16, v4i32, OpNode>;
1884   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1885                    itin, OpcodeStr, !strconcat(Dt, "64"),
1886                    v2i32, v2i64, OpNode>;
1887 }
1888
1889 // Neon Narrowing 2-register vector intrinsics,
1890 //   source operand element sizes of 16, 32 and 64 bits:
1891 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1892                        bits<5> op11_7, bit op6, bit op4,
1893                        InstrItinClass itin, string OpcodeStr, string Dt,
1894                        Intrinsic IntOp> {
1895   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1896                       itin, OpcodeStr, !strconcat(Dt, "16"),
1897                       v8i8, v8i16, IntOp>;
1898   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1899                       itin, OpcodeStr, !strconcat(Dt, "32"),
1900                       v4i16, v4i32, IntOp>;
1901   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1902                       itin, OpcodeStr, !strconcat(Dt, "64"),
1903                       v2i32, v2i64, IntOp>;
1904 }
1905
1906
1907 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1908 //   source operand element sizes of 16, 32 and 64 bits:
1909 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1910                     string OpcodeStr, string Dt, SDNode OpNode> {
1911   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1912                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1913   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1914                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1915   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1916                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1917 }
1918
1919
1920 // Neon 3-register vector intrinsics.
1921
1922 // First with only element sizes of 16 and 32 bits:
1923 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1924                      InstrItinClass itinD16, InstrItinClass itinD32,
1925                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1926                      string OpcodeStr, string Dt,
1927                      Intrinsic IntOp, bit Commutable = 0> {
1928   // 64-bit vector types.
1929   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1930                       OpcodeStr, !strconcat(Dt, "16"),
1931                       v4i16, v4i16, IntOp, Commutable>;
1932   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1933                       OpcodeStr, !strconcat(Dt, "32"),
1934                       v2i32, v2i32, IntOp, Commutable>;
1935
1936   // 128-bit vector types.
1937   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1938                       OpcodeStr, !strconcat(Dt, "16"),
1939                       v8i16, v8i16, IntOp, Commutable>;
1940   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1941                       OpcodeStr, !strconcat(Dt, "32"),
1942                       v4i32, v4i32, IntOp, Commutable>;
1943 }
1944
1945 multiclass N3VIntSL_HS<bits<4> op11_8,
1946                        InstrItinClass itinD16, InstrItinClass itinD32,
1947                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1948                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1949   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1950                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1951   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1952                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1953   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1954                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1955   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1956                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1957 }
1958
1959 // ....then also with element size of 8 bits:
1960 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1961                       InstrItinClass itinD16, InstrItinClass itinD32,
1962                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1963                       string OpcodeStr, string Dt,
1964                       Intrinsic IntOp, bit Commutable = 0>
1965   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1966               OpcodeStr, Dt, IntOp, Commutable> {
1967   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1968                       OpcodeStr, !strconcat(Dt, "8"),
1969                       v8i8, v8i8, IntOp, Commutable>;
1970   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1971                       OpcodeStr, !strconcat(Dt, "8"),
1972                       v16i8, v16i8, IntOp, Commutable>;
1973 }
1974
1975 // ....then also with element size of 64 bits:
1976 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1977                        InstrItinClass itinD16, InstrItinClass itinD32,
1978                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1979                        string OpcodeStr, string Dt,
1980                        Intrinsic IntOp, bit Commutable = 0>
1981   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1982                OpcodeStr, Dt, IntOp, Commutable> {
1983   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1984                       OpcodeStr, !strconcat(Dt, "64"),
1985                       v1i64, v1i64, IntOp, Commutable>;
1986   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1987                       OpcodeStr, !strconcat(Dt, "64"),
1988                       v2i64, v2i64, IntOp, Commutable>;
1989 }
1990
1991 // Neon Narrowing 3-register vector intrinsics,
1992 //   source operand element sizes of 16, 32 and 64 bits:
1993 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1994                        string OpcodeStr, string Dt,
1995                        Intrinsic IntOp, bit Commutable = 0> {
1996   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1997                       OpcodeStr, !strconcat(Dt, "16"),
1998                       v8i8, v8i16, IntOp, Commutable>;
1999   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2000                       OpcodeStr, !strconcat(Dt, "32"),
2001                       v4i16, v4i32, IntOp, Commutable>;
2002   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2003                       OpcodeStr, !strconcat(Dt, "64"),
2004                       v2i32, v2i64, IntOp, Commutable>;
2005 }
2006
2007
2008 // Neon Long 3-register vector operations.
2009
2010 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2011                     InstrItinClass itin16, InstrItinClass itin32,
2012                     string OpcodeStr, string Dt,
2013                     SDNode OpNode, bit Commutable = 0> {
2014   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2015                    OpcodeStr, !strconcat(Dt, "8"),
2016                    v8i16, v8i8, OpNode, Commutable>;
2017   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2018                    OpcodeStr, !strconcat(Dt, "16"),
2019                    v4i32, v4i16, OpNode, Commutable>;
2020   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2021                    OpcodeStr, !strconcat(Dt, "32"),
2022                    v2i64, v2i32, OpNode, Commutable>;
2023 }
2024
2025 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2026                      InstrItinClass itin, string OpcodeStr, string Dt,
2027                      SDNode OpNode> {
2028   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2029                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2030   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2031                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2032 }
2033
2034 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2035                        InstrItinClass itin16, InstrItinClass itin32,
2036                        string OpcodeStr, string Dt,
2037                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2038   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2039                       OpcodeStr, !strconcat(Dt, "8"),
2040                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2041   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2042                       OpcodeStr, !strconcat(Dt, "16"),
2043                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2044   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2045                       OpcodeStr, !strconcat(Dt, "32"),
2046                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2047 }
2048
2049 // Neon Long 3-register vector intrinsics.
2050
2051 // First with only element sizes of 16 and 32 bits:
2052 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2053                       InstrItinClass itin16, InstrItinClass itin32,
2054                       string OpcodeStr, string Dt,
2055                       Intrinsic IntOp, bit Commutable = 0> {
2056   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2057                       OpcodeStr, !strconcat(Dt, "16"),
2058                       v4i32, v4i16, IntOp, Commutable>;
2059   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2060                       OpcodeStr, !strconcat(Dt, "32"),
2061                       v2i64, v2i32, IntOp, Commutable>;
2062 }
2063
2064 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2065                         InstrItinClass itin, string OpcodeStr, string Dt,
2066                         Intrinsic IntOp> {
2067   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2068                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2069   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2070                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2071 }
2072
2073 // ....then also with element size of 8 bits:
2074 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2075                        InstrItinClass itin16, InstrItinClass itin32,
2076                        string OpcodeStr, string Dt,
2077                        Intrinsic IntOp, bit Commutable = 0>
2078   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2079                IntOp, Commutable> {
2080   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2081                       OpcodeStr, !strconcat(Dt, "8"),
2082                       v8i16, v8i8, IntOp, Commutable>;
2083 }
2084
2085 // ....with explicit extend (VABDL).
2086 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2087                        InstrItinClass itin, string OpcodeStr, string Dt,
2088                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2089   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2090                          OpcodeStr, !strconcat(Dt, "8"),
2091                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2092   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2093                          OpcodeStr, !strconcat(Dt, "16"),
2094                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2095   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2096                          OpcodeStr, !strconcat(Dt, "32"),
2097                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2098 }
2099
2100
2101 // Neon Wide 3-register vector intrinsics,
2102 //   source operand element sizes of 8, 16 and 32 bits:
2103 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2104                     string OpcodeStr, string Dt,
2105                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2106   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2107                    OpcodeStr, !strconcat(Dt, "8"),
2108                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2109   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2110                    OpcodeStr, !strconcat(Dt, "16"),
2111                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2112   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2113                    OpcodeStr, !strconcat(Dt, "32"),
2114                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2115 }
2116
2117
2118 // Neon Multiply-Op vector operations,
2119 //   element sizes of 8, 16 and 32 bits:
2120 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2121                         InstrItinClass itinD16, InstrItinClass itinD32,
2122                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2123                         string OpcodeStr, string Dt, SDNode OpNode> {
2124   // 64-bit vector types.
2125   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2126                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2127   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2128                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2129   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2130                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2131
2132   // 128-bit vector types.
2133   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2134                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2135   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2136                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2137   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2138                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2139 }
2140
2141 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2142                          InstrItinClass itinD16, InstrItinClass itinD32,
2143                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2144                          string OpcodeStr, string Dt, SDNode ShOp> {
2145   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2146                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2147   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2148                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2149   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2150                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2151                             mul, ShOp>;
2152   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2153                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2154                           mul, ShOp>;
2155 }
2156
2157 // Neon Intrinsic-Op vector operations,
2158 //   element sizes of 8, 16 and 32 bits:
2159 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2160                         InstrItinClass itinD, InstrItinClass itinQ,
2161                         string OpcodeStr, string Dt, Intrinsic IntOp,
2162                         SDNode OpNode> {
2163   // 64-bit vector types.
2164   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2165                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2166   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2167                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2168   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2169                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2170
2171   // 128-bit vector types.
2172   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2173                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2174   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2175                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2176   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2177                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2178 }
2179
2180 // Neon 3-argument intrinsics,
2181 //   element sizes of 8, 16 and 32 bits:
2182 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2183                        InstrItinClass itinD, InstrItinClass itinQ,
2184                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2185   // 64-bit vector types.
2186   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2187                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2188   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2189                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2190   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2191                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2192
2193   // 128-bit vector types.
2194   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2195                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2196   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2197                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2198   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2199                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2200 }
2201
2202
2203 // Neon Long Multiply-Op vector operations,
2204 //   element sizes of 8, 16 and 32 bits:
2205 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2206                          InstrItinClass itin16, InstrItinClass itin32,
2207                          string OpcodeStr, string Dt, SDNode MulOp,
2208                          SDNode OpNode> {
2209   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2210                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2211   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2212                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2213   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2214                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2215 }
2216
2217 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2218                           string Dt, SDNode MulOp, SDNode OpNode> {
2219   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2220                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2221   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2222                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2223 }
2224
2225
2226 // Neon Long 3-argument intrinsics.
2227
2228 // First with only element sizes of 16 and 32 bits:
2229 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2230                        InstrItinClass itin16, InstrItinClass itin32,
2231                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2232   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2233                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2234   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2235                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2236 }
2237
2238 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2239                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2240   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2241                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2242   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2243                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2244 }
2245
2246 // ....then also with element size of 8 bits:
2247 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2248                         InstrItinClass itin16, InstrItinClass itin32,
2249                         string OpcodeStr, string Dt, Intrinsic IntOp>
2250   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2251   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2252                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2253 }
2254
2255 // ....with explicit extend (VABAL).
2256 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2257                             InstrItinClass itin, string OpcodeStr, string Dt,
2258                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2259   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2260                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2261                            IntOp, ExtOp, OpNode>;
2262   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2263                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2264                            IntOp, ExtOp, OpNode>;
2265   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2266                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2267                            IntOp, ExtOp, OpNode>;
2268 }
2269
2270
2271 // Neon 2-register vector intrinsics,
2272 //   element sizes of 8, 16 and 32 bits:
2273 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2274                       bits<5> op11_7, bit op4,
2275                       InstrItinClass itinD, InstrItinClass itinQ,
2276                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2277   // 64-bit vector types.
2278   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2279                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2280   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2281                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2282   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2283                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2284
2285   // 128-bit vector types.
2286   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2287                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2288   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2289                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2290   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2291                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2292 }
2293
2294
2295 // Neon Pairwise long 2-register intrinsics,
2296 //   element sizes of 8, 16 and 32 bits:
2297 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2298                         bits<5> op11_7, bit op4,
2299                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2300   // 64-bit vector types.
2301   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2302                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2303   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2304                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2305   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2306                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2307
2308   // 128-bit vector types.
2309   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2310                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2311   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2312                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2313   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2314                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2315 }
2316
2317
2318 // Neon Pairwise long 2-register accumulate intrinsics,
2319 //   element sizes of 8, 16 and 32 bits:
2320 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2321                          bits<5> op11_7, bit op4,
2322                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2323   // 64-bit vector types.
2324   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2325                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2326   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2327                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2328   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2329                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2330
2331   // 128-bit vector types.
2332   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2333                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2334   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2335                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2336   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2337                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2338 }
2339
2340
2341 // Neon 2-register vector shift by immediate,
2342 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2343 //   element sizes of 8, 16, 32 and 64 bits:
2344 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2345                      InstrItinClass itin, string OpcodeStr, string Dt,
2346                      SDNode OpNode, Format f> {
2347   // 64-bit vector types.
2348   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2349                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2350     let Inst{21-19} = 0b001; // imm6 = 001xxx
2351   }
2352   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2353                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2354     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2355   }
2356   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2357                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2358     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2359   }
2360   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2361                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2362                              // imm6 = xxxxxx
2363
2364   // 128-bit vector types.
2365   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2366                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2367     let Inst{21-19} = 0b001; // imm6 = 001xxx
2368   }
2369   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2370                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2371     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2372   }
2373   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2374                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2375     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2376   }
2377   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2378                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2379                              // imm6 = xxxxxx
2380 }
2381
2382 // Neon Shift-Accumulate vector operations,
2383 //   element sizes of 8, 16, 32 and 64 bits:
2384 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2385                          string OpcodeStr, string Dt, SDNode ShOp> {
2386   // 64-bit vector types.
2387   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2388                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2389     let Inst{21-19} = 0b001; // imm6 = 001xxx
2390   }
2391   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2392                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2393     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2394   }
2395   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2396                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2397     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2398   }
2399   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2400                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2401                              // imm6 = xxxxxx
2402
2403   // 128-bit vector types.
2404   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2405                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2406     let Inst{21-19} = 0b001; // imm6 = 001xxx
2407   }
2408   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2409                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2410     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2411   }
2412   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2413                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2414     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2415   }
2416   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2417                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2418                              // imm6 = xxxxxx
2419 }
2420
2421
2422 // Neon Shift-Insert vector operations,
2423 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2424 //   element sizes of 8, 16, 32 and 64 bits:
2425 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2426                          string OpcodeStr, SDNode ShOp,
2427                          Format f> {
2428   // 64-bit vector types.
2429   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2430                         f, OpcodeStr, "8", v8i8, ShOp> {
2431     let Inst{21-19} = 0b001; // imm6 = 001xxx
2432   }
2433   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2434                         f, OpcodeStr, "16", v4i16, ShOp> {
2435     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2436   }
2437   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2438                         f, OpcodeStr, "32", v2i32, ShOp> {
2439     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2440   }
2441   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2442                         f, OpcodeStr, "64", v1i64, ShOp>;
2443                              // imm6 = xxxxxx
2444
2445   // 128-bit vector types.
2446   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2447                         f, OpcodeStr, "8", v16i8, ShOp> {
2448     let Inst{21-19} = 0b001; // imm6 = 001xxx
2449   }
2450   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2451                         f, OpcodeStr, "16", v8i16, ShOp> {
2452     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2453   }
2454   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2455                         f, OpcodeStr, "32", v4i32, ShOp> {
2456     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2457   }
2458   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2459                         f, OpcodeStr, "64", v2i64, ShOp>;
2460                              // imm6 = xxxxxx
2461 }
2462
2463 // Neon Shift Long operations,
2464 //   element sizes of 8, 16, 32 bits:
2465 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2466                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2467   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2468                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2469     let Inst{21-19} = 0b001; // imm6 = 001xxx
2470   }
2471   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2472                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2473     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2474   }
2475   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2476                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2477     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2478   }
2479 }
2480
2481 // Neon Shift Narrow operations,
2482 //   element sizes of 16, 32, 64 bits:
2483 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2484                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2485                       SDNode OpNode> {
2486   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2487                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2488     let Inst{21-19} = 0b001; // imm6 = 001xxx
2489   }
2490   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2491                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2492     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2493   }
2494   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2495                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2496     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2497   }
2498 }
2499
2500 //===----------------------------------------------------------------------===//
2501 // Instruction Definitions.
2502 //===----------------------------------------------------------------------===//
2503
2504 // Vector Add Operations.
2505
2506 //   VADD     : Vector Add (integer and floating-point)
2507 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2508                          add, 1>;
2509 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2510                      v2f32, v2f32, fadd, 1>;
2511 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2512                      v4f32, v4f32, fadd, 1>;
2513 //   VADDL    : Vector Add Long (Q = D + D)
2514 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2515                             "vaddl", "s", add, sext, 1>;
2516 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2517                             "vaddl", "u", add, zext, 1>;
2518 //   VADDW    : Vector Add Wide (Q = Q + D)
2519 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2520 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2521 //   VHADD    : Vector Halving Add
2522 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2523                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2524                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2525 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2526                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2527                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2528 //   VRHADD   : Vector Rounding Halving Add
2529 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2530                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2531                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2532 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2533                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2534                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2535 //   VQADD    : Vector Saturating Add
2536 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2537                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2538                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2539 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2540                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2541                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2542 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2543 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2544                             int_arm_neon_vaddhn, 1>;
2545 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2546 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2547                             int_arm_neon_vraddhn, 1>;
2548
2549 // Vector Multiply Operations.
2550
2551 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2552 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2553                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2554 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2555                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2556 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2557                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2558 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2559                      v2f32, v2f32, fmul, 1>;
2560 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2561                      v4f32, v4f32, fmul, 1>;
2562 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2563 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2564 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2565                        v2f32, fmul>;
2566
2567 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2568                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2569           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2570                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2571                                       (DSubReg_i16_reg imm:$lane))),
2572                               (SubReg_i16_lane imm:$lane)))>;
2573 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2574                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2575           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2576                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2577                                       (DSubReg_i32_reg imm:$lane))),
2578                               (SubReg_i32_lane imm:$lane)))>;
2579 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2580                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2581           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2582                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2583                                    (DSubReg_i32_reg imm:$lane))),
2584                            (SubReg_i32_lane imm:$lane)))>;
2585
2586 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2587 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2588                           IIC_VMULi16Q, IIC_VMULi32Q,
2589                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2590 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2591                             IIC_VMULi16Q, IIC_VMULi32Q,
2592                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2593 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2594                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2595                                                             imm:$lane)))),
2596           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2597                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2598                                          (DSubReg_i16_reg imm:$lane))),
2599                                  (SubReg_i16_lane imm:$lane)))>;
2600 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2601                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2602                                                             imm:$lane)))),
2603           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2604                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2605                                          (DSubReg_i32_reg imm:$lane))),
2606                                  (SubReg_i32_lane imm:$lane)))>;
2607
2608 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2609 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2610                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2611                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2612 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2613                               IIC_VMULi16Q, IIC_VMULi32Q,
2614                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2615 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2616                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2617                                                              imm:$lane)))),
2618           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2619                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2620                                           (DSubReg_i16_reg imm:$lane))),
2621                                   (SubReg_i16_lane imm:$lane)))>;
2622 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2623                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2624                                                              imm:$lane)))),
2625           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2626                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2627                                           (DSubReg_i32_reg imm:$lane))),
2628                                   (SubReg_i32_lane imm:$lane)))>;
2629
2630 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2631 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2632                          "vmull", "s", NEONvmulls, 1>;
2633 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2634                          "vmull", "u", NEONvmullu, 1>;
2635 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2636                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2637 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2638 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2639
2640 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2641 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2642                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2643 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2644                              "vqdmull", "s", int_arm_neon_vqdmull>;
2645
2646 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2647
2648 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2649 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2650                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2651 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2652                           v2f32, fmul, fadd>;
2653 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2654                           v4f32, fmul, fadd>;
2655 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2656                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2657 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2658                             v2f32, fmul, fadd>;
2659 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2660                             v4f32, v2f32, fmul, fadd>;
2661
2662 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2663                   (mul (v8i16 QPR:$src2),
2664                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2665           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2666                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2667                                       (DSubReg_i16_reg imm:$lane))),
2668                               (SubReg_i16_lane imm:$lane)))>;
2669
2670 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2671                   (mul (v4i32 QPR:$src2),
2672                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2673           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2674                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2675                                       (DSubReg_i32_reg imm:$lane))),
2676                               (SubReg_i32_lane imm:$lane)))>;
2677
2678 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2679                   (fmul (v4f32 QPR:$src2),
2680                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2681           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2682                            (v4f32 QPR:$src2),
2683                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2684                                    (DSubReg_i32_reg imm:$lane))),
2685                            (SubReg_i32_lane imm:$lane)))>;
2686
2687 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2688 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2689                               "vmlal", "s", NEONvmulls, add>;
2690 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2691                               "vmlal", "u", NEONvmullu, add>;
2692
2693 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2694 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2695
2696 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2697 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2698                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2699 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2700
2701 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2702 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2703                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2704 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2705                           v2f32, fmul, fsub>;
2706 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2707                           v4f32, fmul, fsub>;
2708 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2709                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2710 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2711                             v2f32, fmul, fsub>;
2712 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2713                             v4f32, v2f32, fmul, fsub>;
2714
2715 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2716                   (mul (v8i16 QPR:$src2),
2717                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2718           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2719                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2720                                       (DSubReg_i16_reg imm:$lane))),
2721                               (SubReg_i16_lane imm:$lane)))>;
2722
2723 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2724                   (mul (v4i32 QPR:$src2),
2725                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2726           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2727                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2728                                       (DSubReg_i32_reg imm:$lane))),
2729                               (SubReg_i32_lane imm:$lane)))>;
2730
2731 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2732                   (fmul (v4f32 QPR:$src2),
2733                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2734           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2735                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2736                                    (DSubReg_i32_reg imm:$lane))),
2737                            (SubReg_i32_lane imm:$lane)))>;
2738
2739 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2740 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2741                               "vmlsl", "s", NEONvmulls, sub>;
2742 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2743                               "vmlsl", "u", NEONvmullu, sub>;
2744
2745 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2746 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2747
2748 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2749 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2750                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2751 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2752
2753 // Vector Subtract Operations.
2754
2755 //   VSUB     : Vector Subtract (integer and floating-point)
2756 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2757                          "vsub", "i", sub, 0>;
2758 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2759                      v2f32, v2f32, fsub, 0>;
2760 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2761                      v4f32, v4f32, fsub, 0>;
2762 //   VSUBL    : Vector Subtract Long (Q = D - D)
2763 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2764                             "vsubl", "s", sub, sext, 0>;
2765 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2766                             "vsubl", "u", sub, zext, 0>;
2767 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2768 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
2769 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
2770 //   VHSUB    : Vector Halving Subtract
2771 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2772                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2773                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2774 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2775                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2776                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2777 //   VQSUB    : Vector Saturing Subtract
2778 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2779                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2780                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2781 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2782                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2783                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2784 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2785 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2786                             int_arm_neon_vsubhn, 0>;
2787 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2788 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2789                             int_arm_neon_vrsubhn, 0>;
2790
2791 // Vector Comparisons.
2792
2793 //   VCEQ     : Vector Compare Equal
2794 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2795                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2796 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2797                      NEONvceq, 1>;
2798 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2799                      NEONvceq, 1>;
2800 // For disassembly only.
2801 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2802                             "$dst, $src, #0">;
2803
2804 //   VCGE     : Vector Compare Greater Than or Equal
2805 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2806                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2807 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2808                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2809 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2810                      NEONvcge, 0>;
2811 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2812                      NEONvcge, 0>;
2813 // For disassembly only.
2814 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2815                             "$dst, $src, #0">;
2816 // For disassembly only.
2817 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2818                             "$dst, $src, #0">;
2819
2820 //   VCGT     : Vector Compare Greater Than
2821 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2822                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2823 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2824                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2825 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2826                      NEONvcgt, 0>;
2827 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2828                      NEONvcgt, 0>;
2829 // For disassembly only.
2830 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2831                             "$dst, $src, #0">;
2832 // For disassembly only.
2833 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2834                             "$dst, $src, #0">;
2835
2836 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2837 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2838                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2839 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2840                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2841 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2842 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2843                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2844 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2845                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2846 //   VTST     : Vector Test Bits
2847 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2848                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2849
2850 // Vector Bitwise Operations.
2851
2852 def vnotd : PatFrag<(ops node:$in),
2853                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2854 def vnotq : PatFrag<(ops node:$in),
2855                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2856
2857
2858 //   VAND     : Vector Bitwise AND
2859 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2860                       v2i32, v2i32, and, 1>;
2861 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2862                       v4i32, v4i32, and, 1>;
2863
2864 //   VEOR     : Vector Bitwise Exclusive OR
2865 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2866                       v2i32, v2i32, xor, 1>;
2867 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2868                       v4i32, v4i32, xor, 1>;
2869
2870 //   VORR     : Vector Bitwise OR
2871 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2872                       v2i32, v2i32, or, 1>;
2873 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2874                       v4i32, v4i32, or, 1>;
2875
2876 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2877 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2878                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2879                      "vbic", "$dst, $src1, $src2", "",
2880                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2881                                                  (vnotd DPR:$src2))))]>;
2882 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2883                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2884                      "vbic", "$dst, $src1, $src2", "",
2885                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2886                                                  (vnotq QPR:$src2))))]>;
2887
2888 //   VORN     : Vector Bitwise OR NOT
2889 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2890                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2891                      "vorn", "$dst, $src1, $src2", "",
2892                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2893                                                 (vnotd DPR:$src2))))]>;
2894 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2895                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2896                      "vorn", "$dst, $src1, $src2", "",
2897                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2898                                                 (vnotq QPR:$src2))))]>;
2899
2900 //   VMVN     : Vector Bitwise NOT (Immediate)
2901
2902 let isReMaterializable = 1 in {
2903 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
2904                          (ins nModImm:$SIMM), IIC_VMOVImm,
2905                          "vmvn", "i16", "$dst, $SIMM", "",
2906                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]>;
2907 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
2908                          (ins nModImm:$SIMM), IIC_VMOVImm,
2909                          "vmvn", "i16", "$dst, $SIMM", "",
2910                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]>;
2911
2912 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
2913                          (ins nModImm:$SIMM), IIC_VMOVImm,
2914                          "vmvn", "i32", "$dst, $SIMM", "",
2915                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]>;
2916 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
2917                          (ins nModImm:$SIMM), IIC_VMOVImm,
2918                          "vmvn", "i32", "$dst, $SIMM", "",
2919                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]>;
2920 }
2921
2922 //   VMVN     : Vector Bitwise NOT
2923 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2924                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2925                      "vmvn", "$dst, $src", "",
2926                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2927 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2928                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2929                      "vmvn", "$dst, $src", "",
2930                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2931 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2932 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2933
2934 //   VBSL     : Vector Bitwise Select
2935 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2936                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2937                      N3RegFrm, IIC_VCNTiD,
2938                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2939                      [(set DPR:$dst,
2940                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2941                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2942 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2943                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2944                      N3RegFrm, IIC_VCNTiQ,
2945                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2946                      [(set QPR:$dst,
2947                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2948                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2949
2950 //   VBIF     : Vector Bitwise Insert if False
2951 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2952 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2953                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2954                      N3RegFrm, IIC_VBINiD,
2955                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2956                      [/* For disassembly only; pattern left blank */]>;
2957 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2958                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2959                      N3RegFrm, IIC_VBINiQ,
2960                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2961                      [/* For disassembly only; pattern left blank */]>;
2962
2963 //   VBIT     : Vector Bitwise Insert if True
2964 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2965 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2966                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2967                      N3RegFrm, IIC_VBINiD,
2968                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2969                      [/* For disassembly only; pattern left blank */]>;
2970 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2971                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2972                      N3RegFrm, IIC_VBINiQ,
2973                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2974                      [/* For disassembly only; pattern left blank */]>;
2975
2976 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2977 // for equivalent operations with different register constraints; it just
2978 // inserts copies.
2979
2980 // Vector Absolute Differences.
2981
2982 //   VABD     : Vector Absolute Difference
2983 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2984                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2985                            "vabd", "s", int_arm_neon_vabds, 1>;
2986 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2987                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2988                            "vabd", "u", int_arm_neon_vabdu, 1>;
2989 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2990                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
2991 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2992                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
2993
2994 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2995 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
2996                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
2997 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
2998                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
2999
3000 //   VABA     : Vector Absolute Difference and Accumulate
3001 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3002                              "vaba", "s", int_arm_neon_vabds, add>;
3003 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3004                              "vaba", "u", int_arm_neon_vabdu, add>;
3005
3006 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3007 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3008                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3009 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3010                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3011
3012 // Vector Maximum and Minimum.
3013
3014 //   VMAX     : Vector Maximum
3015 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3016                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3017                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3018 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3019                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3020                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3021 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3022                         "vmax", "f32",
3023                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3024 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3025                         "vmax", "f32",
3026                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3027
3028 //   VMIN     : Vector Minimum
3029 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3030                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3031                            "vmin", "s", int_arm_neon_vmins, 1>;
3032 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3033                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3034                            "vmin", "u", int_arm_neon_vminu, 1>;
3035 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3036                         "vmin", "f32",
3037                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3038 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3039                         "vmin", "f32",
3040                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3041
3042 // Vector Pairwise Operations.
3043
3044 //   VPADD    : Vector Pairwise Add
3045 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3046                         "vpadd", "i8",
3047                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3048 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3049                         "vpadd", "i16",
3050                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3051 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3052                         "vpadd", "i32",
3053                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3054 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3055                         IIC_VBIND, "vpadd", "f32",
3056                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3057
3058 //   VPADDL   : Vector Pairwise Add Long
3059 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3060                              int_arm_neon_vpaddls>;
3061 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3062                              int_arm_neon_vpaddlu>;
3063
3064 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3065 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3066                               int_arm_neon_vpadals>;
3067 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3068                               int_arm_neon_vpadalu>;
3069
3070 //   VPMAX    : Vector Pairwise Maximum
3071 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3072                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3073 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3074                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3075 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3076                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3077 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3078                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3079 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3080                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3081 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3082                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3083 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3084                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3085
3086 //   VPMIN    : Vector Pairwise Minimum
3087 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3088                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3089 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3090                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3091 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3092                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3093 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3094                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3095 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3096                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3097 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3098                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3099 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
3100                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3101
3102 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3103
3104 //   VRECPE   : Vector Reciprocal Estimate
3105 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3106                         IIC_VUNAD, "vrecpe", "u32",
3107                         v2i32, v2i32, int_arm_neon_vrecpe>;
3108 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3109                         IIC_VUNAQ, "vrecpe", "u32",
3110                         v4i32, v4i32, int_arm_neon_vrecpe>;
3111 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3112                         IIC_VUNAD, "vrecpe", "f32",
3113                         v2f32, v2f32, int_arm_neon_vrecpe>;
3114 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3115                         IIC_VUNAQ, "vrecpe", "f32",
3116                         v4f32, v4f32, int_arm_neon_vrecpe>;
3117
3118 //   VRECPS   : Vector Reciprocal Step
3119 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3120                         IIC_VRECSD, "vrecps", "f32",
3121                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3122 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3123                         IIC_VRECSQ, "vrecps", "f32",
3124                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3125
3126 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3127 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3128                          IIC_VUNAD, "vrsqrte", "u32",
3129                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3130 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3131                          IIC_VUNAQ, "vrsqrte", "u32",
3132                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3133 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3134                          IIC_VUNAD, "vrsqrte", "f32",
3135                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3136 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3137                          IIC_VUNAQ, "vrsqrte", "f32",
3138                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3139
3140 //   VRSQRTS  : Vector Reciprocal Square Root Step
3141 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3142                         IIC_VRECSD, "vrsqrts", "f32",
3143                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3144 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3145                         IIC_VRECSQ, "vrsqrts", "f32",
3146                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3147
3148 // Vector Shifts.
3149
3150 //   VSHL     : Vector Shift
3151 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
3152                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3153                             "vshl", "s", int_arm_neon_vshifts, 0>;
3154 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
3155                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3156                             "vshl", "u", int_arm_neon_vshiftu, 0>;
3157 //   VSHL     : Vector Shift Left (Immediate)
3158 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3159                            N2RegVShLFrm>;
3160 //   VSHR     : Vector Shift Right (Immediate)
3161 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3162                            N2RegVShRFrm>;
3163 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3164                            N2RegVShRFrm>;
3165
3166 //   VSHLL    : Vector Shift Left Long
3167 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3168 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3169
3170 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3171 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3172                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3173                 ValueType OpTy, SDNode OpNode>
3174   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3175            ResTy, OpTy, OpNode> {
3176   let Inst{21-16} = op21_16;
3177 }
3178 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3179                           v8i16, v8i8, NEONvshlli>;
3180 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3181                           v4i32, v4i16, NEONvshlli>;
3182 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3183                           v2i64, v2i32, NEONvshlli>;
3184
3185 //   VSHRN    : Vector Shift Right and Narrow
3186 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3187                            NEONvshrn>;
3188
3189 //   VRSHL    : Vector Rounding Shift
3190 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
3191                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3192                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
3193 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
3194                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3195                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
3196 //   VRSHR    : Vector Rounding Shift Right
3197 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3198                            N2RegVShRFrm>;
3199 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3200                            N2RegVShRFrm>;
3201
3202 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3203 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3204                            NEONvrshrn>;
3205
3206 //   VQSHL    : Vector Saturating Shift
3207 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
3208                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3209                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
3210 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
3211                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3212                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
3213 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3214 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3215                            N2RegVShLFrm>;
3216 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3217                            N2RegVShLFrm>;
3218 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3219 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3220                            N2RegVShLFrm>;
3221
3222 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3223 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3224                            NEONvqshrns>;
3225 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3226                            NEONvqshrnu>;
3227
3228 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3229 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3230                            NEONvqshrnsu>;
3231
3232 //   VQRSHL   : Vector Saturating Rounding Shift
3233 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
3234                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3235                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
3236 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
3237                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3238                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
3239
3240 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3241 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3242                            NEONvqrshrns>;
3243 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3244                            NEONvqrshrnu>;
3245
3246 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3247 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3248                            NEONvqrshrnsu>;
3249
3250 //   VSRA     : Vector Shift Right and Accumulate
3251 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3252 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3253 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3254 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3255 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3256
3257 //   VSLI     : Vector Shift Left and Insert
3258 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3259 //   VSRI     : Vector Shift Right and Insert
3260 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3261
3262 // Vector Absolute and Saturating Absolute.
3263
3264 //   VABS     : Vector Absolute Value
3265 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3266                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3267                            int_arm_neon_vabs>;
3268 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3269                         IIC_VUNAD, "vabs", "f32",
3270                         v2f32, v2f32, int_arm_neon_vabs>;
3271 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3272                         IIC_VUNAQ, "vabs", "f32",
3273                         v4f32, v4f32, int_arm_neon_vabs>;
3274
3275 //   VQABS    : Vector Saturating Absolute Value
3276 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3277                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3278                            int_arm_neon_vqabs>;
3279
3280 // Vector Negate.
3281
3282 def vnegd  : PatFrag<(ops node:$in),
3283                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3284 def vnegq  : PatFrag<(ops node:$in),
3285                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3286
3287 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3288   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3289         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3290         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3291 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3292   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3293         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3294         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3295
3296 //   VNEG     : Vector Negate (integer)
3297 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3298 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3299 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3300 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3301 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3302 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3303
3304 //   VNEG     : Vector Negate (floating-point)
3305 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3306                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3307                     "vneg", "f32", "$dst, $src", "",
3308                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3309 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3310                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3311                     "vneg", "f32", "$dst, $src", "",
3312                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3313
3314 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3315 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3316 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3317 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3318 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3319 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3320
3321 //   VQNEG    : Vector Saturating Negate
3322 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3323                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3324                            int_arm_neon_vqneg>;
3325
3326 // Vector Bit Counting Operations.
3327
3328 //   VCLS     : Vector Count Leading Sign Bits
3329 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3330                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3331                            int_arm_neon_vcls>;
3332 //   VCLZ     : Vector Count Leading Zeros
3333 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3334                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3335                            int_arm_neon_vclz>;
3336 //   VCNT     : Vector Count One Bits
3337 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3338                         IIC_VCNTiD, "vcnt", "8",
3339                         v8i8, v8i8, int_arm_neon_vcnt>;
3340 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3341                         IIC_VCNTiQ, "vcnt", "8",
3342                         v16i8, v16i8, int_arm_neon_vcnt>;
3343
3344 // Vector Swap -- for disassembly only.
3345 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3346                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3347                      "vswp", "$dst, $src", "", []>;
3348 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3349                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3350                      "vswp", "$dst, $src", "", []>;
3351
3352 // Vector Move Operations.
3353
3354 //   VMOV     : Vector Move (Register)
3355
3356 let neverHasSideEffects = 1 in {
3357 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3358                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3359 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3360                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3361
3362 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3363 // be expanded after register allocation is completed.
3364 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3365                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3366
3367 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3368                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3369 } // neverHasSideEffects
3370
3371 //   VMOV     : Vector Move (Immediate)
3372
3373 let isReMaterializable = 1 in {
3374 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3375                          (ins nModImm:$SIMM), IIC_VMOVImm,
3376                          "vmov", "i8", "$dst, $SIMM", "",
3377                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3378 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3379                          (ins nModImm:$SIMM), IIC_VMOVImm,
3380                          "vmov", "i8", "$dst, $SIMM", "",
3381                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3382
3383 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3384                          (ins nModImm:$SIMM), IIC_VMOVImm,
3385                          "vmov", "i16", "$dst, $SIMM", "",
3386                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
3387 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3388                          (ins nModImm:$SIMM), IIC_VMOVImm,
3389                          "vmov", "i16", "$dst, $SIMM", "",
3390                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
3391
3392 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3393                          (ins nModImm:$SIMM), IIC_VMOVImm,
3394                          "vmov", "i32", "$dst, $SIMM", "",
3395                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
3396 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3397                          (ins nModImm:$SIMM), IIC_VMOVImm,
3398                          "vmov", "i32", "$dst, $SIMM", "",
3399                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
3400
3401 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3402                          (ins nModImm:$SIMM), IIC_VMOVImm,
3403                          "vmov", "i64", "$dst, $SIMM", "",
3404                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3405 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3406                          (ins nModImm:$SIMM), IIC_VMOVImm,
3407                          "vmov", "i64", "$dst, $SIMM", "",
3408                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3409 } // isReMaterializable
3410
3411 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3412
3413 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3414                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3415                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
3416                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
3417                                            imm:$lane))]>;
3418 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3419                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3420                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
3421                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
3422                                            imm:$lane))]>;
3423 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3424                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3425                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
3426                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
3427                                            imm:$lane))]>;
3428 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3429                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3430                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
3431                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
3432                                            imm:$lane))]>;
3433 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3434                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3435                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
3436                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
3437                                            imm:$lane))]>;
3438 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3439 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3440           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3441                            (DSubReg_i8_reg imm:$lane))),
3442                      (SubReg_i8_lane imm:$lane))>;
3443 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3444           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3445                              (DSubReg_i16_reg imm:$lane))),
3446                      (SubReg_i16_lane imm:$lane))>;
3447 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3448           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3449                            (DSubReg_i8_reg imm:$lane))),
3450                      (SubReg_i8_lane imm:$lane))>;
3451 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3452           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3453                              (DSubReg_i16_reg imm:$lane))),
3454                      (SubReg_i16_lane imm:$lane))>;
3455 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3456           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3457                              (DSubReg_i32_reg imm:$lane))),
3458                      (SubReg_i32_lane imm:$lane))>;
3459 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3460           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3461                           (SSubReg_f32_reg imm:$src2))>;
3462 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3463           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3464                           (SSubReg_f32_reg imm:$src2))>;
3465 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3466 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3467 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3468           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3469
3470
3471 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3472
3473 let Constraints = "$src1 = $dst" in {
3474 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
3475                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3476                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
3477                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
3478                                            GPR:$src2, imm:$lane))]>;
3479 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
3480                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3481                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
3482                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
3483                                            GPR:$src2, imm:$lane))]>;
3484 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
3485                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3486                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
3487                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
3488                                            GPR:$src2, imm:$lane))]>;
3489 }
3490 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3491           (v16i8 (INSERT_SUBREG QPR:$src1,
3492                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3493                                    (DSubReg_i8_reg imm:$lane))),
3494                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3495                   (DSubReg_i8_reg imm:$lane)))>;
3496 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3497           (v8i16 (INSERT_SUBREG QPR:$src1,
3498                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3499                                      (DSubReg_i16_reg imm:$lane))),
3500                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3501                   (DSubReg_i16_reg imm:$lane)))>;
3502 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3503           (v4i32 (INSERT_SUBREG QPR:$src1,
3504                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3505                                      (DSubReg_i32_reg imm:$lane))),
3506                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3507                   (DSubReg_i32_reg imm:$lane)))>;
3508
3509 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3510           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3511                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3512 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3513           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3514                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3515
3516 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3517 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3518 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3519           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3520
3521 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3522           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3523 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3524           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3525 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3526           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3527
3528 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3529           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3530 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3531           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3532 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3533           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3534
3535 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3536           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3537                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3538                          dsub_0)>;
3539 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3540           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3541                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3542                          dsub_0)>;
3543 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3544           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3545                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3546                          dsub_0)>;
3547
3548 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3549
3550 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3551   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3552           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3553           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3554 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3555   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3556           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3557           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3558
3559 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3560 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3561 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3562 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3563 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3564 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3565
3566 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3567                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3568                       [(set DPR:$dst, (v2f32 (NEONvdup
3569                                               (f32 (bitconvert GPR:$src)))))]>;
3570 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3571                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3572                       [(set QPR:$dst, (v4f32 (NEONvdup
3573                                               (f32 (bitconvert GPR:$src)))))]>;
3574
3575 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3576
3577 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3578               ValueType Ty>
3579   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3580               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3581               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3582
3583 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3584               ValueType ResTy, ValueType OpTy>
3585   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3586               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3587               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3588                                       imm:$lane)))]>;
3589
3590 // Inst{19-16} is partially specified depending on the element size.
3591
3592 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3593 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3594 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3595 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3596 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3597 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3598 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3599 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3600
3601 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3602           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3603                                   (DSubReg_i8_reg imm:$lane))),
3604                            (SubReg_i8_lane imm:$lane)))>;
3605 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3606           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3607                                     (DSubReg_i16_reg imm:$lane))),
3608                             (SubReg_i16_lane imm:$lane)))>;
3609 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3610           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3611                                     (DSubReg_i32_reg imm:$lane))),
3612                             (SubReg_i32_lane imm:$lane)))>;
3613 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3614           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3615                                    (DSubReg_i32_reg imm:$lane))),
3616                            (SubReg_i32_lane imm:$lane)))>;
3617
3618 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3619                     (outs DPR:$dst), (ins SPR:$src),
3620                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3621                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3622
3623 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3624                     (outs QPR:$dst), (ins SPR:$src),
3625                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3626                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3627
3628 //   VMOVN    : Vector Narrowing Move
3629 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3630                          "vmovn", "i", trunc>;
3631 //   VQMOVN   : Vector Saturating Narrowing Move
3632 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3633                             "vqmovn", "s", int_arm_neon_vqmovns>;
3634 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3635                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3636 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3637                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3638 //   VMOVL    : Vector Lengthening Move
3639 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3640 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3641
3642 // Vector Conversions.
3643
3644 //   VCVT     : Vector Convert Between Floating-Point and Integers
3645 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3646                      v2i32, v2f32, fp_to_sint>;
3647 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3648                      v2i32, v2f32, fp_to_uint>;
3649 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3650                      v2f32, v2i32, sint_to_fp>;
3651 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3652                      v2f32, v2i32, uint_to_fp>;
3653
3654 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3655                      v4i32, v4f32, fp_to_sint>;
3656 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3657                      v4i32, v4f32, fp_to_uint>;
3658 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3659                      v4f32, v4i32, sint_to_fp>;
3660 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3661                      v4f32, v4i32, uint_to_fp>;
3662
3663 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3664 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3665                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3666 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3667                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3668 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3669                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3670 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3671                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3672
3673 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3674                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3675 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3676                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3677 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3678                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3679 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3680                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3681
3682 // Vector Reverse.
3683
3684 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3685
3686 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3687   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3688         (ins DPR:$src), IIC_VMOVD,
3689         OpcodeStr, Dt, "$dst, $src", "",
3690         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3691 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3692   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3693         (ins QPR:$src), IIC_VMOVD,
3694         OpcodeStr, Dt, "$dst, $src", "",
3695         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3696
3697 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3698 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3699 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3700 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3701
3702 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3703 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3704 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3705 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3706
3707 //   VREV32   : Vector Reverse elements within 32-bit words
3708
3709 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3710   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3711         (ins DPR:$src), IIC_VMOVD,
3712         OpcodeStr, Dt, "$dst, $src", "",
3713         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3714 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3715   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3716         (ins QPR:$src), IIC_VMOVD,
3717         OpcodeStr, Dt, "$dst, $src", "",
3718         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3719
3720 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3721 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3722
3723 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3724 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3725
3726 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3727
3728 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3729   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3730         (ins DPR:$src), IIC_VMOVD,
3731         OpcodeStr, Dt, "$dst, $src", "",
3732         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3733 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3734   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3735         (ins QPR:$src), IIC_VMOVD,
3736         OpcodeStr, Dt, "$dst, $src", "",
3737         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3738
3739 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3740 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3741
3742 // Other Vector Shuffles.
3743
3744 //   VEXT     : Vector Extract
3745
3746 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3747   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3748         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3749         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3750         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3751                                       (Ty DPR:$rhs), imm:$index)))]>;
3752
3753 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3754   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3755         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3756         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3757         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3758                                       (Ty QPR:$rhs), imm:$index)))]>;
3759
3760 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3761 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3762 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3763 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3764
3765 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3766 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3767 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3768 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3769
3770 //   VTRN     : Vector Transpose
3771
3772 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3773 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3774 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3775
3776 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3777 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3778 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3779
3780 //   VUZP     : Vector Unzip (Deinterleave)
3781
3782 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3783 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3784 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3785
3786 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3787 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3788 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3789
3790 //   VZIP     : Vector Zip (Interleave)
3791
3792 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3793 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3794 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3795
3796 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3797 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3798 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3799
3800 // Vector Table Lookup and Table Extension.
3801
3802 //   VTBL     : Vector Table Lookup
3803 def  VTBL1
3804   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3805         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3806         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3807         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3808 let hasExtraSrcRegAllocReq = 1 in {
3809 def  VTBL2
3810   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3811         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3812         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3813 def  VTBL3
3814   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3815         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3816         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3817 def  VTBL4
3818   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3819         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3820         NVTBLFrm, IIC_VTB4,
3821         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3822 } // hasExtraSrcRegAllocReq = 1
3823
3824 def  VTBL2Pseudo
3825   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "">;
3826 def  VTBL3Pseudo
3827   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "">;
3828 def  VTBL4Pseudo
3829   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "">;
3830
3831 //   VTBX     : Vector Table Extension
3832 def  VTBX1
3833   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3834         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3835         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3836         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3837                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3838 let hasExtraSrcRegAllocReq = 1 in {
3839 def  VTBX2
3840   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3841         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3842         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3843 def  VTBX3
3844   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3845         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3846         NVTBLFrm, IIC_VTBX3,
3847         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3848         "$orig = $dst", []>;
3849 def  VTBX4
3850   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3851         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3852         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3853         "$orig = $dst", []>;
3854 } // hasExtraSrcRegAllocReq = 1
3855
3856 def  VTBX2Pseudo
3857   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
3858                 IIC_VTBX2, "$orig = $dst">;
3859 def  VTBX3Pseudo
3860   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
3861                 IIC_VTBX3, "$orig = $dst">;
3862 def  VTBX4Pseudo
3863   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
3864                 IIC_VTBX4, "$orig = $dst">;
3865
3866 //===----------------------------------------------------------------------===//
3867 // NEON instructions for single-precision FP math
3868 //===----------------------------------------------------------------------===//
3869
3870 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3871   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3872               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3873                                                        SPR:$a, ssub_0))),
3874                               ssub_0)>;
3875
3876 class N3VSPat<SDNode OpNode, NeonI Inst>
3877   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3878               (EXTRACT_SUBREG (v2f32
3879                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3880                                                       SPR:$a, ssub_0),
3881                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3882                                                       SPR:$b, ssub_0))),
3883                               ssub_0)>;
3884
3885 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3886   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3887               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3888                                                    SPR:$acc, ssub_0),
3889                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3890                                                    SPR:$a, ssub_0),
3891                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3892                                                    SPR:$b, ssub_0)),
3893                               ssub_0)>;
3894
3895 // These need separate instructions because they must use DPR_VFP2 register
3896 // class which have SPR sub-registers.
3897
3898 // Vector Add Operations used for single-precision FP
3899 let neverHasSideEffects = 1 in
3900 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3901 def : N3VSPat<fadd, VADDfd_sfp>;
3902
3903 // Vector Sub Operations used for single-precision FP
3904 let neverHasSideEffects = 1 in
3905 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3906 def : N3VSPat<fsub, VSUBfd_sfp>;
3907
3908 // Vector Multiply Operations used for single-precision FP
3909 let neverHasSideEffects = 1 in
3910 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3911 def : N3VSPat<fmul, VMULfd_sfp>;
3912
3913 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3914 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3915 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3916
3917 //let neverHasSideEffects = 1 in
3918 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3919 //                           v2f32, fmul, fadd>;
3920 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3921
3922 //let neverHasSideEffects = 1 in
3923 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3924 //                           v2f32, fmul, fsub>;
3925 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3926
3927 // Vector Absolute used for single-precision FP
3928 let neverHasSideEffects = 1 in
3929 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3930                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3931                       "vabs", "f32", "$dst, $src", "", []>;
3932 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3933
3934 // Vector Negate used for single-precision FP
3935 let neverHasSideEffects = 1 in
3936 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3937                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3938                       "vneg", "f32", "$dst, $src", "", []>;
3939 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3940
3941 // Vector Maximum used for single-precision FP
3942 let neverHasSideEffects = 1 in
3943 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3944                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3945                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3946 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3947
3948 // Vector Minimum used for single-precision FP
3949 let neverHasSideEffects = 1 in
3950 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3951                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3952                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3953 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3954
3955 // Vector Convert between single-precision FP and integer
3956 let neverHasSideEffects = 1 in
3957 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3958                          v2i32, v2f32, fp_to_sint>;
3959 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3960
3961 let neverHasSideEffects = 1 in
3962 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3963                          v2i32, v2f32, fp_to_uint>;
3964 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3965
3966 let neverHasSideEffects = 1 in
3967 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3968                          v2f32, v2i32, sint_to_fp>;
3969 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3970
3971 let neverHasSideEffects = 1 in
3972 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3973                          v2f32, v2i32, uint_to_fp>;
3974 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3975
3976 //===----------------------------------------------------------------------===//
3977 // Non-Instruction Patterns
3978 //===----------------------------------------------------------------------===//
3979
3980 // bit_convert
3981 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3982 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3983 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3984 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3985 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3986 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3987 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3988 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3989 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3990 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3991 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3992 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3993 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3994 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3995 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3996 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3997 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3998 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3999 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4000 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4001 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4002 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4003 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4004 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4005 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4006 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4007 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4008 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4009 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4010 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4011
4012 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4013 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4014 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4015 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4016 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4017 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4018 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4019 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4020 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4021 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4022 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4023 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4024 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4025 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4026 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4027 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4028 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4029 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4030 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4031 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4032 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4033 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4034 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4035 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4036 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4037 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4038 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4039 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4040 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4041 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;