lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 // Register list of one D register.
  78 def VecListOneDAsmOperand : AsmOperandClass {
  79   let Name = "VecListOneD";
  80   let ParserMethod = "parseVectorList";
  81   let RenderMethod = "addVecListOperands";
  82 }
  83 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  84   let ParserMatchClass = VecListOneDAsmOperand;
  85 }
  86 // Register list of two sequential D registers.
  87 def VecListTwoDAsmOperand : AsmOperandClass {
  88   let Name = "VecListTwoD";
  89   let ParserMethod = "parseVectorList";
  90   let RenderMethod = "addVecListOperands";
  91 }
  92 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  93   let ParserMatchClass = VecListTwoDAsmOperand;
  94 }
  95 // Register list of three sequential D registers.
  96 def VecListThreeDAsmOperand : AsmOperandClass {
  97   let Name = "VecListThreeD";
  98   let ParserMethod = "parseVectorList";
  99   let RenderMethod = "addVecListOperands";
 100 }
 101 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 102   let ParserMatchClass = VecListThreeDAsmOperand;
 103 }
 104 // Register list of four sequential D registers.
 105 def VecListFourDAsmOperand : AsmOperandClass {
 106   let Name = "VecListFourD";
 107   let ParserMethod = "parseVectorList";
 108   let RenderMethod = "addVecListOperands";
 109 }
 110 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 111   let ParserMatchClass = VecListFourDAsmOperand;
 112 }
 113 // Register list of two D registers spaced by 2 (two sequential Q registers).
 114 def VecListTwoQAsmOperand : AsmOperandClass {
 115   let Name = "VecListTwoQ";
 116   let ParserMethod = "parseVectorList";
 117   let RenderMethod = "addVecListOperands";
 118 }
 119 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 120   let ParserMatchClass = VecListTwoQAsmOperand;
 121 }
 122
 123 // Register list of one D register, with "all lanes" subscripting.
 124 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 125   let Name = "VecListOneDAllLanes";
 126   let ParserMethod = "parseVectorList";
 127   let RenderMethod = "addVecListOperands";
 128 }
 129 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 130   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 131 }
 132 // Register list of two D registers, with "all lanes" subscripting.
 133 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 134   let Name = "VecListTwoDAllLanes";
 135   let ParserMethod = "parseVectorList";
 136   let RenderMethod = "addVecListOperands";
 137 }
 138 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 139   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 140 }
 141
 142 // Register list of one D register, with byte lane subscripting.
 143 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 144   let Name = "VecListOneDByteIndexed";
 145   let ParserMethod = "parseVectorList";
 146   let RenderMethod = "addVecListIndexedOperands";
 147 }
 148 def VecListOneDByteIndexed : Operand<i32> {
 149   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 150   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 151 }
 152
 153 //===----------------------------------------------------------------------===//
 154 // NEON-specific DAG Nodes.
 155 //===----------------------------------------------------------------------===//
 156
 157 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 158 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 159
 160 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 161 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 162 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 163 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 164 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 165 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 166 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 167 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 168 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 169 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 170 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 171
 172 // Types for vector shift by immediates.  The "SHX" version is for long and
 173 // narrow operations where the source and destination vectors have different
 174 // types.  The "SHINS" version is for shift and insert operations.
 175 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 176                                          SDTCisVT<2, i32>]>;
 177 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 178                                          SDTCisVT<2, i32>]>;
 179 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 180                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 181
 182 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 183 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 184 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 185 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 186 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 187 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 188 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 189
 190 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 191 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 192 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 193
 194 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 195 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 196 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 197 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 198 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 199 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 200
 201 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 202 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 203 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 204
 205 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 206 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 207
 208 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 209                                          SDTCisVT<2, i32>]>;
 210 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 211 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 212
 213 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 214 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 215 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 216 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 217
 218 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 219                                            SDTCisVT<2, i32>]>;
 220 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 221 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 222
 223 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 224                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 225                                                 SDTCisSameAs<0, 1>,
 226                                                 SDTCisSameAs<0, 2>,
 227                                                 SDTCisSameAs<0, 3>]>>;
 228
 229 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 230
 231 // VDUPLANE can produce a quad-register result from a double-register source,
 232 // so the result is not constrained to match the source.
 233 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 234                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 235                                                 SDTCisVT<2, i32>]>>;
 236
 237 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 238                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 239 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 240
 241 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 242 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 243 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 244 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 245
 246 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 247                                          SDTCisSameAs<0, 2>,
 248                                          SDTCisSameAs<0, 3>]>;
 249 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 250 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 251 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 252
 253 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 254                                          SDTCisSameAs<1, 2>]>;
 255 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 256 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 257
 258 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 259                                          SDTCisSameAs<0, 2>]>;
 260 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 261 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 262
 263 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 264   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 265   unsigned EltBits = 0;
 266   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 267   return (EltBits == 32 && EltVal == 0);
 268 }]>;
 269
 270 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 271   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 272   unsigned EltBits = 0;
 273   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 274   return (EltBits == 8 && EltVal == 0xff);
 275 }]>;
 276
 277 //===----------------------------------------------------------------------===//
 278 // NEON load / store instructions
 279 //===----------------------------------------------------------------------===//
 280
 281 // Use VLDM to load a Q register as a D register pair.
 282 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 283 def VLDMQIA
 284   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 285                     IIC_fpLoad_m, "",
 286                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 287
 288 // Use VSTM to store a Q register as a D register pair.
 289 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 290 def VSTMQIA
 291   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 292                     IIC_fpStore_m, "",
 293                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 294
 295 // Classes for VLD* pseudo-instructions with multi-register operands.
 296 // These are expanded to real instructions after register allocation.
 297 class VLDQPseudo<InstrItinClass itin>
 298   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 299 class VLDQWBPseudo<InstrItinClass itin>
 300   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 301                 (ins addrmode6:$addr, am6offset:$offset), itin,
 302                 "$addr.addr = $wb">;
 303 class VLDQWBfixedPseudo<InstrItinClass itin>
 304   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 305                 (ins addrmode6:$addr), itin,
 306                 "$addr.addr = $wb">;
 307 class VLDQWBregisterPseudo<InstrItinClass itin>
 308   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 309                 (ins addrmode6:$addr, rGPR:$offset), itin,
 310                 "$addr.addr = $wb">;
 311 class VLDQQPseudo<InstrItinClass itin>
 312   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 313 class VLDQQWBPseudo<InstrItinClass itin>
 314   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 315                 (ins addrmode6:$addr, am6offset:$offset), itin,
 316                 "$addr.addr = $wb">;
 317 class VLDQQQQPseudo<InstrItinClass itin>
 318   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 319                 "$src = $dst">;
 320 class VLDQQQQWBPseudo<InstrItinClass itin>
 321   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 322                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 323                 "$addr.addr = $wb, $src = $dst">;
 324
 325 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 326
 327 //   VLD1     : Vector Load (multiple single elements)
 328 class VLD1D<bits<4> op7_4, string Dt>
 329   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 330           (ins addrmode6:$Rn), IIC_VLD1,
 331           "vld1", Dt, "$Vd, $Rn", "", []> {
 332   let Rm = 0b1111;
 333   let Inst{4} = Rn{4};
 334   let DecoderMethod = "DecodeVLDInstruction";
 335 }
 336 class VLD1Q<bits<4> op7_4, string Dt>
 337   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 338           (ins addrmode6:$Rn), IIC_VLD1x2,
 339           "vld1", Dt, "$Vd, $Rn", "", []> {
 340   let Rm = 0b1111;
 341   let Inst{5-4} = Rn{5-4};
 342   let DecoderMethod = "DecodeVLDInstruction";
 343 }
 344
 345 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 346 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 347 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 348 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 349
 350 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 351 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 352 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 353 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 354
 355 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 356 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 357 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 358 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 359
 360 // ...with address register writeback:
 361 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 362   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 363                      (ins addrmode6:$Rn), IIC_VLD1u,
 364                      "vld1", Dt, "$Vd, $Rn!",
 365                      "$Rn.addr = $wb", []> {
 366     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 367     let Inst{4} = Rn{4};
 368     let DecoderMethod = "DecodeVLDInstruction";
 369     let AsmMatchConverter = "cvtVLDwbFixed";
 370   }
 371   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 372                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 373                         "vld1", Dt, "$Vd, $Rn, $Rm",
 374                         "$Rn.addr = $wb", []> {
 375     let Inst{4} = Rn{4};
 376     let DecoderMethod = "DecodeVLDInstruction";
 377     let AsmMatchConverter = "cvtVLDwbRegister";
 378   }
 379 }
 380 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 381   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 382                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 383                      "vld1", Dt, "$Vd, $Rn!",
 384                      "$Rn.addr = $wb", []> {
 385     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 386     let Inst{5-4} = Rn{5-4};
 387     let DecoderMethod = "DecodeVLDInstruction";
 388     let AsmMatchConverter = "cvtVLDwbFixed";
 389   }
 390   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 391                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 392                         "vld1", Dt, "$Vd, $Rn, $Rm",
 393                         "$Rn.addr = $wb", []> {
 394     let Inst{5-4} = Rn{5-4};
 395     let DecoderMethod = "DecodeVLDInstruction";
 396     let AsmMatchConverter = "cvtVLDwbRegister";
 397   }
 398 }
 399
 400 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 401 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 402 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 403 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 404 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 405 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 406 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 407 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 408
 409 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 410 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 411 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 412 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 413 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 414 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 415 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 416 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 417
 418 // ...with 3 registers
 419 class VLD1D3<bits<4> op7_4, string Dt>
 420   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 421           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 422           "$Vd, $Rn", "", []> {
 423   let Rm = 0b1111;
 424   let Inst{4} = Rn{4};
 425   let DecoderMethod = "DecodeVLDInstruction";
 426 }
 427 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 428   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 429                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 430                      "vld1", Dt, "$Vd, $Rn!",
 431                      "$Rn.addr = $wb", []> {
 432     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 433     let Inst{4} = Rn{4};
 434     let DecoderMethod = "DecodeVLDInstruction";
 435     let AsmMatchConverter = "cvtVLDwbFixed";
 436   }
 437   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 438                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 439                         "vld1", Dt, "$Vd, $Rn, $Rm",
 440                         "$Rn.addr = $wb", []> {
 441     let Inst{4} = Rn{4};
 442     let DecoderMethod = "DecodeVLDInstruction";
 443     let AsmMatchConverter = "cvtVLDwbRegister";
 444   }
 445 }
 446
 447 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 448 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 449 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 450 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 451
 452 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 453 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 454 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 455 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 456
 457 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 458
 459 // ...with 4 registers
 460 class VLD1D4<bits<4> op7_4, string Dt>
 461   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 462           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 463           "$Vd, $Rn", "", []> {
 464   let Rm = 0b1111;
 465   let Inst{5-4} = Rn{5-4};
 466   let DecoderMethod = "DecodeVLDInstruction";
 467 }
 468 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 469   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 470                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 471                      "vld1", Dt, "$Vd, $Rn!",
 472                      "$Rn.addr = $wb", []> {
 473     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 474     let Inst{5-4} = Rn{5-4};
 475     let DecoderMethod = "DecodeVLDInstruction";
 476     let AsmMatchConverter = "cvtVLDwbFixed";
 477   }
 478   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 479                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 480                         "vld1", Dt, "$Vd, $Rn, $Rm",
 481                         "$Rn.addr = $wb", []> {
 482     let Inst{5-4} = Rn{5-4};
 483     let DecoderMethod = "DecodeVLDInstruction";
 484     let AsmMatchConverter = "cvtVLDwbRegister";
 485   }
 486 }
 487
 488 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 489 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 490 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 491 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 492
 493 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 494 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 495 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 496 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 497
 498 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 499
 500 //   VLD2     : Vector Load (multiple 2-element structures)
 501 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 502   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 503           (ins addrmode6:$Rn), IIC_VLD2,
 504           "vld2", Dt, "$Vd, $Rn", "", []> {
 505   let Rm = 0b1111;
 506   let Inst{5-4} = Rn{5-4};
 507   let DecoderMethod = "DecodeVLDInstruction";
 508 }
 509 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 510   : NLdSt<0, 0b10, 0b0011, op7_4,
 511           (outs VdTy:$Vd),
 512           (ins addrmode6:$Rn), IIC_VLD2x2,
 513           "vld2", Dt, "$Vd, $Rn", "", []> {
 514   let Rm = 0b1111;
 515   let Inst{5-4} = Rn{5-4};
 516   let DecoderMethod = "DecodeVLDInstruction";
 517 }
 518
 519 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 520 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 521 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 522
 523 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 524 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 525 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 526
 527 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 528 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 529 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 530
 531 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 532 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 533 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 534
 535 // ...with address register writeback:
 536 class VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 537               InstrItinClass itin>
 538   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 539           (ins addrmode6:$Rn, am6offset:$Rm), itin,
 540           "vld2", Dt, "$Vd, $Rn$Rm",
 541           "$Rn.addr = $wb", []> {
 542   let Inst{5-4} = Rn{5-4};
 543   let DecoderMethod = "DecodeVLDInstruction";
 544 }
 545
 546 def VLD2d8_UPD  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2u>;
 547 def VLD2d16_UPD : VLD2WB<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2u>;
 548 def VLD2d32_UPD : VLD2WB<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2u>;
 549
 550 def VLD2q8_UPD  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 551 def VLD2q16_UPD : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 552 def VLD2q32_UPD : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 553
 554 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 555 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 556 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 557
 558 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 559 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 560 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 561
 562 // ...with double-spaced registers
 563 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 564 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 565 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 566 def VLD2b8_UPD  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 567 def VLD2b16_UPD : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 568 def VLD2b32_UPD : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 569
 570 //   VLD3     : Vector Load (multiple 3-element structures)
 571 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 572   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 573           (ins addrmode6:$Rn), IIC_VLD3,
 574           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 575   let Rm = 0b1111;
 576   let Inst{4} = Rn{4};
 577   let DecoderMethod = "DecodeVLDInstruction";
 578 }
 579
 580 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 581 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 582 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 583
 584 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 585 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 586 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 587
 588 // ...with address register writeback:
 589 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 590   : NLdSt<0, 0b10, op11_8, op7_4,
 591           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 592           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 593           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 594           "$Rn.addr = $wb", []> {
 595   let Inst{4} = Rn{4};
 596   let DecoderMethod = "DecodeVLDInstruction";
 597 }
 598
 599 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 600 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 601 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 602
 603 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 604 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 605 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 606
 607 // ...with double-spaced registers:
 608 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 609 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 610 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 611 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 612 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 613 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 614
 615 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 616 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 617 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 618
 619 // ...alternate versions to be allocated odd register numbers:
 620 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 621 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 622 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 623
 624 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 625 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 626 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 627
 628 //   VLD4     : Vector Load (multiple 4-element structures)
 629 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 630   : NLdSt<0, 0b10, op11_8, op7_4,
 631           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 632           (ins addrmode6:$Rn), IIC_VLD4,
 633           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 634   let Rm = 0b1111;
 635   let Inst{5-4} = Rn{5-4};
 636   let DecoderMethod = "DecodeVLDInstruction";
 637 }
 638
 639 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 640 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 641 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 642
 643 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 644 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 645 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 646
 647 // ...with address register writeback:
 648 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 649   : NLdSt<0, 0b10, op11_8, op7_4,
 650           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 651           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 652           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 653           "$Rn.addr = $wb", []> {
 654   let Inst{5-4} = Rn{5-4};
 655   let DecoderMethod = "DecodeVLDInstruction";
 656 }
 657
 658 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 659 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 660 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 661
 662 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 663 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 664 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 665
 666 // ...with double-spaced registers:
 667 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 668 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 669 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 670 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 671 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 672 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 673
 674 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 675 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 676 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 677
 678 // ...alternate versions to be allocated odd register numbers:
 679 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 680 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 681 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 682
 683 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 684 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 685 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 686
 687 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 688
 689 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 690 // These are expanded to real instructions after register allocation.
 691 class VLDQLNPseudo<InstrItinClass itin>
 692   : PseudoNLdSt<(outs QPR:$dst),
 693                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 694                 itin, "$src = $dst">;
 695 class VLDQLNWBPseudo<InstrItinClass itin>
 696   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 697                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 698                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 699 class VLDQQLNPseudo<InstrItinClass itin>
 700   : PseudoNLdSt<(outs QQPR:$dst),
 701                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 702                 itin, "$src = $dst">;
 703 class VLDQQLNWBPseudo<InstrItinClass itin>
 704   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 705                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 706                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 707 class VLDQQQQLNPseudo<InstrItinClass itin>
 708   : PseudoNLdSt<(outs QQQQPR:$dst),
 709                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 710                 itin, "$src = $dst">;
 711 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 712   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 713                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 714                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 715
 716 //   VLD1LN   : Vector Load (single element to one lane)
 717 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 718              PatFrag LoadOp>
 719   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 720           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 721           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 722           "$src = $Vd",
 723           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 724                                          (i32 (LoadOp addrmode6:$Rn)),
 725                                          imm:$lane))]> {
 726   let Rm = 0b1111;
 727   let DecoderMethod = "DecodeVLD1LN";
 728 }
 729 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 730              PatFrag LoadOp>
 731   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 732           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 733           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 734           "$src = $Vd",
 735           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 736                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 737                                          imm:$lane))]> {
 738   let Rm = 0b1111;
 739   let DecoderMethod = "DecodeVLD1LN";
 740 }
 741 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 742   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 743                                                (i32 (LoadOp addrmode6:$addr)),
 744                                                imm:$lane))];
 745 }
 746
 747 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 748   let Inst{7-5} = lane{2-0};
 749 }
 750 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 751   let Inst{7-6} = lane{1-0};
 752   let Inst{4}   = Rn{4};
 753 }
 754 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 755   let Inst{7} = lane{0};
 756   let Inst{5} = Rn{4};
 757   let Inst{4} = Rn{4};
 758 }
 759
 760 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 761 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 762 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 763
 764 def : Pat<(vector_insert (v2f32 DPR:$src),
 765                          (f32 (load addrmode6:$addr)), imm:$lane),
 766           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 767 def : Pat<(vector_insert (v4f32 QPR:$src),
 768                          (f32 (load addrmode6:$addr)), imm:$lane),
 769           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 770
 771 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 772
 773 // ...with address register writeback:
 774 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 775   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 776           (ins addrmode6:$Rn, am6offset:$Rm,
 777            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 778           "\\{$Vd[$lane]\\}, $Rn$Rm",
 779           "$src = $Vd, $Rn.addr = $wb", []> {
 780   let DecoderMethod = "DecodeVLD1LN";
 781 }
 782
 783 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 784   let Inst{7-5} = lane{2-0};
 785 }
 786 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 787   let Inst{7-6} = lane{1-0};
 788   let Inst{4}   = Rn{4};
 789 }
 790 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 791   let Inst{7} = lane{0};
 792   let Inst{5} = Rn{4};
 793   let Inst{4} = Rn{4};
 794 }
 795
 796 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 797 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 798 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 799
 800 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 801 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 802   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 803           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 804           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 805           "$src1 = $Vd, $src2 = $dst2", []> {
 806   let Rm = 0b1111;
 807   let Inst{4}   = Rn{4};
 808   let DecoderMethod = "DecodeVLD2LN";
 809 }
 810
 811 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 812   let Inst{7-5} = lane{2-0};
 813 }
 814 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 815   let Inst{7-6} = lane{1-0};
 816 }
 817 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 818   let Inst{7} = lane{0};
 819 }
 820
 821 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 822 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 823 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 824
 825 // ...with double-spaced registers:
 826 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 827   let Inst{7-6} = lane{1-0};
 828 }
 829 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 830   let Inst{7} = lane{0};
 831 }
 832
 833 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 834 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 835
 836 // ...with address register writeback:
 837 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 838   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm,
 840            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 841           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 842           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 843   let Inst{4}   = Rn{4};
 844   let DecoderMethod = "DecodeVLD2LN";
 845 }
 846
 847 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 848   let Inst{7-5} = lane{2-0};
 849 }
 850 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 851   let Inst{7-6} = lane{1-0};
 852 }
 853 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 854   let Inst{7} = lane{0};
 855 }
 856
 857 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 858 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 859 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 860
 861 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 862   let Inst{7-6} = lane{1-0};
 863 }
 864 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 865   let Inst{7} = lane{0};
 866 }
 867
 868 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 869 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 870
 871 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 872 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 873   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 874           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 875           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 876           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 877           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 878   let Rm = 0b1111;
 879   let DecoderMethod = "DecodeVLD3LN";
 880 }
 881
 882 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 883   let Inst{7-5} = lane{2-0};
 884 }
 885 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 886   let Inst{7-6} = lane{1-0};
 887 }
 888 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 889   let Inst{7}   = lane{0};
 890 }
 891
 892 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 893 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 894 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 895
 896 // ...with double-spaced registers:
 897 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 898   let Inst{7-6} = lane{1-0};
 899 }
 900 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 901   let Inst{7}   = lane{0};
 902 }
 903
 904 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 905 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 906
 907 // ...with address register writeback:
 908 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 909   : NLdStLn<1, 0b10, op11_8, op7_4,
 910           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 911           (ins addrmode6:$Rn, am6offset:$Rm,
 912            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 913           IIC_VLD3lnu, "vld3", Dt,
 914           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 915           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 916           []> {
 917   let DecoderMethod = "DecodeVLD3LN";
 918 }
 919
 920 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 921   let Inst{7-5} = lane{2-0};
 922 }
 923 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 924   let Inst{7-6} = lane{1-0};
 925 }
 926 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 927   let Inst{7}   = lane{0};
 928 }
 929
 930 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 931 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 932 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 933
 934 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 935   let Inst{7-6} = lane{1-0};
 936 }
 937 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 938   let Inst{7}   = lane{0};
 939 }
 940
 941 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 942 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 943
 944 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 945 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 946   : NLdStLn<1, 0b10, op11_8, op7_4,
 947           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 948           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 949           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 950           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 951           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 952   let Rm = 0b1111;
 953   let Inst{4}   = Rn{4};
 954   let DecoderMethod = "DecodeVLD4LN";
 955 }
 956
 957 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 958   let Inst{7-5} = lane{2-0};
 959 }
 960 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 961   let Inst{7-6} = lane{1-0};
 962 }
 963 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 964   let Inst{7}   = lane{0};
 965   let Inst{5} = Rn{5};
 966 }
 967
 968 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 969 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 970 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 971
 972 // ...with double-spaced registers:
 973 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 974   let Inst{7-6} = lane{1-0};
 975 }
 976 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 977   let Inst{7}   = lane{0};
 978   let Inst{5} = Rn{5};
 979 }
 980
 981 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 982 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 983
 984 // ...with address register writeback:
 985 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 986   : NLdStLn<1, 0b10, op11_8, op7_4,
 987           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 988           (ins addrmode6:$Rn, am6offset:$Rm,
 989            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 990           IIC_VLD4lnu, "vld4", Dt,
 991 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 992 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 993           []> {
 994   let Inst{4}   = Rn{4};
 995   let DecoderMethod = "DecodeVLD4LN"  ;
 996 }
 997
 998 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 999   let Inst{7-5} = lane{2-0};
1000 }
1001 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1002   let Inst{7-6} = lane{1-0};
1003 }
1004 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1005   let Inst{7}   = lane{0};
1006   let Inst{5} = Rn{5};
1007 }
1008
1009 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1010 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1011 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1012
1013 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1014   let Inst{7-6} = lane{1-0};
1015 }
1016 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1017   let Inst{7}   = lane{0};
1018   let Inst{5} = Rn{5};
1019 }
1020
1021 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1022 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1023
1024 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1025
1026 //   VLD1DUP  : Vector Load (single element to all lanes)
1027 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1028   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1029           (ins addrmode6dup:$Rn),
1030           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1031           [(set VecListOneDAllLanes:$Vd,
1032                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1033   let Rm = 0b1111;
1034   let Inst{4} = Rn{4};
1035   let DecoderMethod = "DecodeVLD1DupInstruction";
1036 }
1037 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1038   let Pattern = [(set QPR:$dst,
1039                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1040 }
1041
1042 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1043 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1044 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1045
1046 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1047 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1048 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1049
1050 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1051           (VLD1DUPd32 addrmode6:$addr)>;
1052 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1053           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1054
1055 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1056
1057 class VLD1QDUP<bits<4> op7_4, string Dt>
1058   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1059           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1060           "vld1", Dt, "$Vd, $Rn", "", []> {
1061   let Rm = 0b1111;
1062   let Inst{4} = Rn{4};
1063   let DecoderMethod = "DecodeVLD1DupInstruction";
1064 }
1065
1066 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1067 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1068 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1069
1070 // ...with address register writeback:
1071 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1072   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1073                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1074                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1075                      "vld1", Dt, "$Vd, $Rn!",
1076                      "$Rn.addr = $wb", []> {
1077     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1078     let Inst{4} = Rn{4};
1079     let DecoderMethod = "DecodeVLD1DupInstruction";
1080     let AsmMatchConverter = "cvtVLDwbFixed";
1081   }
1082   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1083                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1084                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1085                         "vld1", Dt, "$Vd, $Rn, $Rm",
1086                         "$Rn.addr = $wb", []> {
1087     let Inst{4} = Rn{4};
1088     let DecoderMethod = "DecodeVLD1DupInstruction";
1089     let AsmMatchConverter = "cvtVLDwbRegister";
1090   }
1091 }
1092 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1093   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1094                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1095                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1096                      "vld1", Dt, "$Vd, $Rn!",
1097                      "$Rn.addr = $wb", []> {
1098     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1099     let Inst{4} = Rn{4};
1100     let DecoderMethod = "DecodeVLD1DupInstruction";
1101     let AsmMatchConverter = "cvtVLDwbFixed";
1102   }
1103   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1104                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1105                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1106                         "vld1", Dt, "$Vd, $Rn, $Rm",
1107                         "$Rn.addr = $wb", []> {
1108     let Inst{4} = Rn{4};
1109     let DecoderMethod = "DecodeVLD1DupInstruction";
1110     let AsmMatchConverter = "cvtVLDwbRegister";
1111   }
1112 }
1113
1114 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1115 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1116 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1117
1118 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1119 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1120 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1121
1122 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1123 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1124 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1125 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1126 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1127 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1128
1129 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1130 class VLD2DUP<bits<4> op7_4, string Dt>
1131   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1132           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1133           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1134   let Rm = 0b1111;
1135   let Inst{4} = Rn{4};
1136   let DecoderMethod = "DecodeVLD2DupInstruction";
1137 }
1138
1139 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1140 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1141 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1142
1143 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1144 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1145 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1146
1147 // ...with double-spaced registers (not used for codegen):
1148 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1149 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1150 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1151
1152 // ...with address register writeback:
1153 class VLD2DUPWB<bits<4> op7_4, string Dt>
1154   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1155           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1156           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1157   let Inst{4} = Rn{4};
1158   let DecoderMethod = "DecodeVLD2DupInstruction";
1159 }
1160
1161 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1162 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1163 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1164
1165 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1166 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1167 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1168
1169 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1170 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1171 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1172
1173 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1174 class VLD3DUP<bits<4> op7_4, string Dt>
1175   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1176           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1177           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1178   let Rm = 0b1111;
1179   let Inst{4} = 0;
1180   let DecoderMethod = "DecodeVLD3DupInstruction";
1181 }
1182
1183 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1184 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1185 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1186
1187 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1188 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1189 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1190
1191 // ...with double-spaced registers (not used for codegen):
1192 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1193 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1194 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1195
1196 // ...with address register writeback:
1197 class VLD3DUPWB<bits<4> op7_4, string Dt>
1198   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1199           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1200           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1201           "$Rn.addr = $wb", []> {
1202   let Inst{4} = 0;
1203   let DecoderMethod = "DecodeVLD3DupInstruction";
1204 }
1205
1206 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1207 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1208 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1209
1210 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1211 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1212 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1213
1214 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1215 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1216 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1217
1218 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1219 class VLD4DUP<bits<4> op7_4, string Dt>
1220   : NLdSt<1, 0b10, 0b1111, op7_4,
1221           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1222           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1223           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1224   let Rm = 0b1111;
1225   let Inst{4} = Rn{4};
1226   let DecoderMethod = "DecodeVLD4DupInstruction";
1227 }
1228
1229 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1230 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1231 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1232
1233 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1234 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1235 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1236
1237 // ...with double-spaced registers (not used for codegen):
1238 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1239 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1240 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1241
1242 // ...with address register writeback:
1243 class VLD4DUPWB<bits<4> op7_4, string Dt>
1244   : NLdSt<1, 0b10, 0b1111, op7_4,
1245           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1246           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1247           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1248           "$Rn.addr = $wb", []> {
1249   let Inst{4} = Rn{4};
1250   let DecoderMethod = "DecodeVLD4DupInstruction";
1251 }
1252
1253 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1254 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1255 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1256
1257 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1258 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1259 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1260
1261 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1262 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1263 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1264
1265 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1266
1267 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1268
1269 // Classes for VST* pseudo-instructions with multi-register operands.
1270 // These are expanded to real instructions after register allocation.
1271 class VSTQPseudo<InstrItinClass itin>
1272   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1273 class VSTQWBPseudo<InstrItinClass itin>
1274   : PseudoNLdSt<(outs GPR:$wb),
1275                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1276                 "$addr.addr = $wb">;
1277 class VSTQWBfixedPseudo<InstrItinClass itin>
1278   : PseudoNLdSt<(outs GPR:$wb),
1279                 (ins addrmode6:$addr, QPR:$src), itin,
1280                 "$addr.addr = $wb">;
1281 class VSTQWBregisterPseudo<InstrItinClass itin>
1282   : PseudoNLdSt<(outs GPR:$wb),
1283                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1284                 "$addr.addr = $wb">;
1285 class VSTQQPseudo<InstrItinClass itin>
1286   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1287 class VSTQQWBPseudo<InstrItinClass itin>
1288   : PseudoNLdSt<(outs GPR:$wb),
1289                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1290                 "$addr.addr = $wb">;
1291 class VSTQQQQPseudo<InstrItinClass itin>
1292   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1293 class VSTQQQQWBPseudo<InstrItinClass itin>
1294   : PseudoNLdSt<(outs GPR:$wb),
1295                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1296                 "$addr.addr = $wb">;
1297
1298 //   VST1     : Vector Store (multiple single elements)
1299 class VST1D<bits<4> op7_4, string Dt>
1300   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1301           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1302   let Rm = 0b1111;
1303   let Inst{4} = Rn{4};
1304   let DecoderMethod = "DecodeVSTInstruction";
1305 }
1306 class VST1Q<bits<4> op7_4, string Dt>
1307   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1308           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1309   let Rm = 0b1111;
1310   let Inst{5-4} = Rn{5-4};
1311   let DecoderMethod = "DecodeVSTInstruction";
1312 }
1313
1314 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1315 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1316 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1317 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1318
1319 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1320 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1321 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1322 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1323
1324 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1325 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1326 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1327 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1328
1329 // ...with address register writeback:
1330 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1331   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1332                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1333                      "vst1", Dt, "$Vd, $Rn!",
1334                      "$Rn.addr = $wb", []> {
1335     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1336     let Inst{4} = Rn{4};
1337     let DecoderMethod = "DecodeVSTInstruction";
1338     let AsmMatchConverter = "cvtVSTwbFixed";
1339   }
1340   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1341                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1342                         IIC_VLD1u,
1343                         "vst1", Dt, "$Vd, $Rn, $Rm",
1344                         "$Rn.addr = $wb", []> {
1345     let Inst{4} = Rn{4};
1346     let DecoderMethod = "DecodeVSTInstruction";
1347     let AsmMatchConverter = "cvtVSTwbRegister";
1348   }
1349 }
1350 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1351   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1352                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1353                      "vst1", Dt, "$Vd, $Rn!",
1354                      "$Rn.addr = $wb", []> {
1355     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1356     let Inst{5-4} = Rn{5-4};
1357     let DecoderMethod = "DecodeVSTInstruction";
1358     let AsmMatchConverter = "cvtVSTwbFixed";
1359   }
1360   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1361                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1362                         IIC_VLD1x2u,
1363                         "vst1", Dt, "$Vd, $Rn, $Rm",
1364                         "$Rn.addr = $wb", []> {
1365     let Inst{5-4} = Rn{5-4};
1366     let DecoderMethod = "DecodeVSTInstruction";
1367     let AsmMatchConverter = "cvtVSTwbRegister";
1368   }
1369 }
1370
1371 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1372 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1373 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1374 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1375
1376 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1377 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1378 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1379 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1380
1381 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1382 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1383 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1384 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1385 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1386 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1387 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1388 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1389
1390 // ...with 3 registers
1391 class VST1D3<bits<4> op7_4, string Dt>
1392   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1393           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1394           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1395   let Rm = 0b1111;
1396   let Inst{4} = Rn{4};
1397   let DecoderMethod = "DecodeVSTInstruction";
1398 }
1399 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1400   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1401                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1402                      "vst1", Dt, "$Vd, $Rn!",
1403                      "$Rn.addr = $wb", []> {
1404     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1405     let Inst{5-4} = Rn{5-4};
1406     let DecoderMethod = "DecodeVSTInstruction";
1407     let AsmMatchConverter = "cvtVSTwbFixed";
1408   }
1409   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1410                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1411                         IIC_VLD1x3u,
1412                         "vst1", Dt, "$Vd, $Rn, $Rm",
1413                         "$Rn.addr = $wb", []> {
1414     let Inst{5-4} = Rn{5-4};
1415     let DecoderMethod = "DecodeVSTInstruction";
1416     let AsmMatchConverter = "cvtVSTwbRegister";
1417   }
1418 }
1419
1420 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1421 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1422 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1423 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1424
1425 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1426 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1427 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1428 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1429
1430 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1431 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1432 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1433
1434 // ...with 4 registers
1435 class VST1D4<bits<4> op7_4, string Dt>
1436   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1437           (ins addrmode6:$Rn, VecListFourD:$Vd),
1438           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1439           []> {
1440   let Rm = 0b1111;
1441   let Inst{5-4} = Rn{5-4};
1442   let DecoderMethod = "DecodeVSTInstruction";
1443 }
1444 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1445   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1446                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1447                      "vst1", Dt, "$Vd, $Rn!",
1448                      "$Rn.addr = $wb", []> {
1449     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1450     let Inst{5-4} = Rn{5-4};
1451     let DecoderMethod = "DecodeVSTInstruction";
1452     let AsmMatchConverter = "cvtVSTwbFixed";
1453   }
1454   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1455                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1456                         IIC_VLD1x4u,
1457                         "vst1", Dt, "$Vd, $Rn, $Rm",
1458                         "$Rn.addr = $wb", []> {
1459     let Inst{5-4} = Rn{5-4};
1460     let DecoderMethod = "DecodeVSTInstruction";
1461     let AsmMatchConverter = "cvtVSTwbRegister";
1462   }
1463 }
1464
1465 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1466 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1467 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1468 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1469
1470 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1471 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1472 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1473 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1474
1475 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1476 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1477 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1478
1479 //   VST2     : Vector Store (multiple 2-element structures)
1480 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1481   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1482           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1483           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1484   let Rm = 0b1111;
1485   let Inst{5-4} = Rn{5-4};
1486   let DecoderMethod = "DecodeVSTInstruction";
1487 }
1488 class VST2Q<bits<4> op7_4, string Dt>
1489   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1490           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1491           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1492           "", []> {
1493   let Rm = 0b1111;
1494   let Inst{5-4} = Rn{5-4};
1495   let DecoderMethod = "DecodeVSTInstruction";
1496 }
1497
1498 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1499 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1500 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1501
1502 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1503 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1504 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1505
1506 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1507 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1508 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1509
1510 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1511 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1512 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1513
1514 // ...with address register writeback:
1515 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1516   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1517           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1518           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1519           "$Rn.addr = $wb", []> {
1520   let Inst{5-4} = Rn{5-4};
1521   let DecoderMethod = "DecodeVSTInstruction";
1522 }
1523 class VST2QWB<bits<4> op7_4, string Dt>
1524   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1525           (ins addrmode6:$Rn, am6offset:$Rm,
1526            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1527           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1528           "$Rn.addr = $wb", []> {
1529   let Inst{5-4} = Rn{5-4};
1530   let DecoderMethod = "DecodeVSTInstruction";
1531 }
1532
1533 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1534 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1535 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1536
1537 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1538 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1539 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1540
1541 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1542 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1543 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1544
1545 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1546 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1547 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1548
1549 // ...with double-spaced registers
1550 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1551 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1552 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1553 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1554 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1555 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1556
1557 //   VST3     : Vector Store (multiple 3-element structures)
1558 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1559   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1560           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1561           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1562   let Rm = 0b1111;
1563   let Inst{4} = Rn{4};
1564   let DecoderMethod = "DecodeVSTInstruction";
1565 }
1566
1567 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1568 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1569 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1570
1571 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1572 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1573 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1574
1575 // ...with address register writeback:
1576 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1577   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1578           (ins addrmode6:$Rn, am6offset:$Rm,
1579            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1580           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1581           "$Rn.addr = $wb", []> {
1582   let Inst{4} = Rn{4};
1583   let DecoderMethod = "DecodeVSTInstruction";
1584 }
1585
1586 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1587 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1588 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1589
1590 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1591 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1592 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1593
1594 // ...with double-spaced registers:
1595 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1596 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1597 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1598 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1599 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1600 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1601
1602 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1603 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1604 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1605
1606 // ...alternate versions to be allocated odd register numbers:
1607 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1608 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1609 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1610
1611 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1612 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1613 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1614
1615 //   VST4     : Vector Store (multiple 4-element structures)
1616 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1617   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1618           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1619           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1620           "", []> {
1621   let Rm = 0b1111;
1622   let Inst{5-4} = Rn{5-4};
1623   let DecoderMethod = "DecodeVSTInstruction";
1624 }
1625
1626 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1627 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1628 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1629
1630 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1631 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1632 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1633
1634 // ...with address register writeback:
1635 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1636   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1637           (ins addrmode6:$Rn, am6offset:$Rm,
1638            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1639            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1640           "$Rn.addr = $wb", []> {
1641   let Inst{5-4} = Rn{5-4};
1642   let DecoderMethod = "DecodeVSTInstruction";
1643 }
1644
1645 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1646 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1647 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1648
1649 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1650 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1651 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1652
1653 // ...with double-spaced registers:
1654 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1655 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1656 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1657 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1658 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1659 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1660
1661 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1662 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1663 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1664
1665 // ...alternate versions to be allocated odd register numbers:
1666 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1667 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1668 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1669
1670 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1671 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1672 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1673
1674 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1675
1676 // Classes for VST*LN pseudo-instructions with multi-register operands.
1677 // These are expanded to real instructions after register allocation.
1678 class VSTQLNPseudo<InstrItinClass itin>
1679   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1680                 itin, "">;
1681 class VSTQLNWBPseudo<InstrItinClass itin>
1682   : PseudoNLdSt<(outs GPR:$wb),
1683                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1684                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1685 class VSTQQLNPseudo<InstrItinClass itin>
1686   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1687                 itin, "">;
1688 class VSTQQLNWBPseudo<InstrItinClass itin>
1689   : PseudoNLdSt<(outs GPR:$wb),
1690                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1691                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1692 class VSTQQQQLNPseudo<InstrItinClass itin>
1693   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1694                 itin, "">;
1695 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1696   : PseudoNLdSt<(outs GPR:$wb),
1697                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1698                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1699
1700 //   VST1LN   : Vector Store (single element from one lane)
1701 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1702              PatFrag StoreOp, SDNode ExtractOp>
1703   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1704           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1705           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1706           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1707   let Rm = 0b1111;
1708   let DecoderMethod = "DecodeVST1LN";
1709 }
1710 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1711              PatFrag StoreOp, SDNode ExtractOp>
1712   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1713           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1714           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1715           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1716   let Rm = 0b1111;
1717   let DecoderMethod = "DecodeVST1LN";
1718 }
1719 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1720   : VSTQLNPseudo<IIC_VST1ln> {
1721   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1722                           addrmode6:$addr)];
1723 }
1724
1725 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1726                        NEONvgetlaneu> {
1727   let Inst{7-5} = lane{2-0};
1728 }
1729 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1730                        NEONvgetlaneu> {
1731   let Inst{7-6} = lane{1-0};
1732   let Inst{4}   = Rn{5};
1733 }
1734
1735 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1736   let Inst{7}   = lane{0};
1737   let Inst{5-4} = Rn{5-4};
1738 }
1739
1740 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1741 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1742 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1743
1744 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1745           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1746 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1747           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1748
1749 // ...with address register writeback:
1750 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1751                PatFrag StoreOp, SDNode ExtractOp>
1752   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1753           (ins addrmode6:$Rn, am6offset:$Rm,
1754            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1755           "\\{$Vd[$lane]\\}, $Rn$Rm",
1756           "$Rn.addr = $wb",
1757           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1758                                   addrmode6:$Rn, am6offset:$Rm))]> {
1759   let DecoderMethod = "DecodeVST1LN";
1760 }
1761 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1762   : VSTQLNWBPseudo<IIC_VST1lnu> {
1763   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1764                                         addrmode6:$addr, am6offset:$offset))];
1765 }
1766
1767 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1768                              NEONvgetlaneu> {
1769   let Inst{7-5} = lane{2-0};
1770 }
1771 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1772                              NEONvgetlaneu> {
1773   let Inst{7-6} = lane{1-0};
1774   let Inst{4}   = Rn{5};
1775 }
1776 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1777                              extractelt> {
1778   let Inst{7}   = lane{0};
1779   let Inst{5-4} = Rn{5-4};
1780 }
1781
1782 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1783 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1784 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1785
1786 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1787
1788 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1789 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1790   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1791           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1792           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1793           "", []> {
1794   let Rm = 0b1111;
1795   let Inst{4}   = Rn{4};
1796   let DecoderMethod = "DecodeVST2LN";
1797 }
1798
1799 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1800   let Inst{7-5} = lane{2-0};
1801 }
1802 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1803   let Inst{7-6} = lane{1-0};
1804 }
1805 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1806   let Inst{7}   = lane{0};
1807 }
1808
1809 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1810 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1811 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1812
1813 // ...with double-spaced registers:
1814 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1815   let Inst{7-6} = lane{1-0};
1816   let Inst{4}   = Rn{4};
1817 }
1818 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1819   let Inst{7}   = lane{0};
1820   let Inst{4}   = Rn{4};
1821 }
1822
1823 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1824 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1825
1826 // ...with address register writeback:
1827 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1828   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1829           (ins addrmode6:$addr, am6offset:$offset,
1830            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1831           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1832           "$addr.addr = $wb", []> {
1833   let Inst{4}   = Rn{4};
1834   let DecoderMethod = "DecodeVST2LN";
1835 }
1836
1837 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1838   let Inst{7-5} = lane{2-0};
1839 }
1840 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1841   let Inst{7-6} = lane{1-0};
1842 }
1843 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1844   let Inst{7}   = lane{0};
1845 }
1846
1847 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1848 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1849 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1850
1851 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1852   let Inst{7-6} = lane{1-0};
1853 }
1854 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1855   let Inst{7}   = lane{0};
1856 }
1857
1858 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1859 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1860
1861 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1862 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1863   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1864           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1865            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1866           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1867   let Rm = 0b1111;
1868   let DecoderMethod = "DecodeVST3LN";
1869 }
1870
1871 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1872   let Inst{7-5} = lane{2-0};
1873 }
1874 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1875   let Inst{7-6} = lane{1-0};
1876 }
1877 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1878   let Inst{7}   = lane{0};
1879 }
1880
1881 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1882 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1883 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1884
1885 // ...with double-spaced registers:
1886 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1887   let Inst{7-6} = lane{1-0};
1888 }
1889 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1890   let Inst{7}   = lane{0};
1891 }
1892
1893 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1894 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1895
1896 // ...with address register writeback:
1897 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1898   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1899           (ins addrmode6:$Rn, am6offset:$Rm,
1900            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1901           IIC_VST3lnu, "vst3", Dt,
1902           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1903           "$Rn.addr = $wb", []> {
1904   let DecoderMethod = "DecodeVST3LN";
1905 }
1906
1907 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1908   let Inst{7-5} = lane{2-0};
1909 }
1910 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1911   let Inst{7-6} = lane{1-0};
1912 }
1913 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1914   let Inst{7}   = lane{0};
1915 }
1916
1917 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1918 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1919 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1920
1921 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1922   let Inst{7-6} = lane{1-0};
1923 }
1924 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1925   let Inst{7}   = lane{0};
1926 }
1927
1928 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1929 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1930
1931 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1932 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1933   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1934           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1935            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1936           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1937           "", []> {
1938   let Rm = 0b1111;
1939   let Inst{4} = Rn{4};
1940   let DecoderMethod = "DecodeVST4LN";
1941 }
1942
1943 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1944   let Inst{7-5} = lane{2-0};
1945 }
1946 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1947   let Inst{7-6} = lane{1-0};
1948 }
1949 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1950   let Inst{7}   = lane{0};
1951   let Inst{5} = Rn{5};
1952 }
1953
1954 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1955 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1956 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1957
1958 // ...with double-spaced registers:
1959 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1960   let Inst{7-6} = lane{1-0};
1961 }
1962 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1963   let Inst{7}   = lane{0};
1964   let Inst{5} = Rn{5};
1965 }
1966
1967 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1968 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1969
1970 // ...with address register writeback:
1971 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1972   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1973           (ins addrmode6:$Rn, am6offset:$Rm,
1974            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1975           IIC_VST4lnu, "vst4", Dt,
1976   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1977           "$Rn.addr = $wb", []> {
1978   let Inst{4} = Rn{4};
1979   let DecoderMethod = "DecodeVST4LN";
1980 }
1981
1982 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1983   let Inst{7-5} = lane{2-0};
1984 }
1985 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1986   let Inst{7-6} = lane{1-0};
1987 }
1988 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1989   let Inst{7}   = lane{0};
1990   let Inst{5} = Rn{5};
1991 }
1992
1993 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1994 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1995 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1996
1997 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1998   let Inst{7-6} = lane{1-0};
1999 }
2000 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2001   let Inst{7}   = lane{0};
2002   let Inst{5} = Rn{5};
2003 }
2004
2005 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2006 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2007
2008 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2009
2010
2011 //===----------------------------------------------------------------------===//
2012 // NEON pattern fragments
2013 //===----------------------------------------------------------------------===//
2014
2015 // Extract D sub-registers of Q registers.
2016 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2017   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2018   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2019 }]>;
2020 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2021   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2022   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2023 }]>;
2024 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2025   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2026   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2027 }]>;
2028 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2029   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2030   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2031 }]>;
2032
2033 // Extract S sub-registers of Q/D registers.
2034 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2035   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2036   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2037 }]>;
2038
2039 // Translate lane numbers from Q registers to D subregs.
2040 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2041   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2042 }]>;
2043 def SubReg_i16_lane : SDNodeXForm<imm, [{
2044   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2045 }]>;
2046 def SubReg_i32_lane : SDNodeXForm<imm, [{
2047   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2048 }]>;
2049
2050 //===----------------------------------------------------------------------===//
2051 // Instruction Classes
2052 //===----------------------------------------------------------------------===//
2053
2054 // Basic 2-register operations: double- and quad-register.
2055 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2056            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2057            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2058   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2059         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2060         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2061 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2062            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2063            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2064   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2065         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2066         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2067
2068 // Basic 2-register intrinsics, both double- and quad-register.
2069 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2070               bits<2> op17_16, bits<5> op11_7, bit op4,
2071               InstrItinClass itin, string OpcodeStr, string Dt,
2072               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2073   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2074         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2075         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2076 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2077               bits<2> op17_16, bits<5> op11_7, bit op4,
2078               InstrItinClass itin, string OpcodeStr, string Dt,
2079               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2080   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2081         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2082         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2083
2084 // Narrow 2-register operations.
2085 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2086            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2087            InstrItinClass itin, string OpcodeStr, string Dt,
2088            ValueType TyD, ValueType TyQ, SDNode OpNode>
2089   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2090         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2091         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2092
2093 // Narrow 2-register intrinsics.
2094 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2095               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2096               InstrItinClass itin, string OpcodeStr, string Dt,
2097               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2098   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2099         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2100         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2101
2102 // Long 2-register operations (currently only used for VMOVL).
2103 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2104            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2105            InstrItinClass itin, string OpcodeStr, string Dt,
2106            ValueType TyQ, ValueType TyD, SDNode OpNode>
2107   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2108         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2109         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2110
2111 // Long 2-register intrinsics.
2112 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2113               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2114               InstrItinClass itin, string OpcodeStr, string Dt,
2115               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2116   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2117         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2118         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2119
2120 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2121 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2122   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2123         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2124         OpcodeStr, Dt, "$Vd, $Vm",
2125         "$src1 = $Vd, $src2 = $Vm", []>;
2126 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2127                   InstrItinClass itin, string OpcodeStr, string Dt>
2128   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2129         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2130         "$src1 = $Vd, $src2 = $Vm", []>;
2131
2132 // Basic 3-register operations: double- and quad-register.
2133 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2134            InstrItinClass itin, string OpcodeStr, string Dt,
2135            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2136   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2137         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2138         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2139         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2140   let isCommutable = Commutable;
2141 }
2142 // Same as N3VD but no data type.
2143 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2144            InstrItinClass itin, string OpcodeStr,
2145            ValueType ResTy, ValueType OpTy,
2146            SDNode OpNode, bit Commutable>
2147   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2148          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2149          OpcodeStr, "$Vd, $Vn, $Vm", "",
2150          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2151   let isCommutable = Commutable;
2152 }
2153
2154 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2155              InstrItinClass itin, string OpcodeStr, string Dt,
2156              ValueType Ty, SDNode ShOp>
2157   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2158         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2159         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2160         [(set (Ty DPR:$Vd),
2161               (Ty (ShOp (Ty DPR:$Vn),
2162                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2163   let isCommutable = 0;
2164 }
2165 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2166                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2167   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2168         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2169         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2170         [(set (Ty DPR:$Vd),
2171               (Ty (ShOp (Ty DPR:$Vn),
2172                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2173   let isCommutable = 0;
2174 }
2175
2176 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2177            InstrItinClass itin, string OpcodeStr, string Dt,
2178            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2179   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2180         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2181         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2182         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2183   let isCommutable = Commutable;
2184 }
2185 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2186            InstrItinClass itin, string OpcodeStr,
2187            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2188   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2189          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2190          OpcodeStr, "$Vd, $Vn, $Vm", "",
2191          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2192   let isCommutable = Commutable;
2193 }
2194 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2195              InstrItinClass itin, string OpcodeStr, string Dt,
2196              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2197   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2198         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2199         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2200         [(set (ResTy QPR:$Vd),
2201               (ResTy (ShOp (ResTy QPR:$Vn),
2202                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2203                                                 imm:$lane)))))]> {
2204   let isCommutable = 0;
2205 }
2206 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2207                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2208   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2209         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2210         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2211         [(set (ResTy QPR:$Vd),
2212               (ResTy (ShOp (ResTy QPR:$Vn),
2213                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2214                                                 imm:$lane)))))]> {
2215   let isCommutable = 0;
2216 }
2217
2218 // Basic 3-register intrinsics, both double- and quad-register.
2219 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2220               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2221               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2222   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2223         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2224         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2225         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2226   let isCommutable = Commutable;
2227 }
2228 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2229                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2230   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2231         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2232         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2233         [(set (Ty DPR:$Vd),
2234               (Ty (IntOp (Ty DPR:$Vn),
2235                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2236                                            imm:$lane)))))]> {
2237   let isCommutable = 0;
2238 }
2239 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2240                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2241   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2242         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2243         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2244         [(set (Ty DPR:$Vd),
2245               (Ty (IntOp (Ty DPR:$Vn),
2246                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2247   let isCommutable = 0;
2248 }
2249 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2250               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2251               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2252   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2253         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2254         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2255         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2256   let isCommutable = 0;
2257 }
2258
2259 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2260               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2261               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2262   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2263         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2264         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2265         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2266   let isCommutable = Commutable;
2267 }
2268 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2269                 string OpcodeStr, string Dt,
2270                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2271   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2272         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2273         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2274         [(set (ResTy QPR:$Vd),
2275               (ResTy (IntOp (ResTy QPR:$Vn),
2276                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2277                                                  imm:$lane)))))]> {
2278   let isCommutable = 0;
2279 }
2280 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2281                   string OpcodeStr, string Dt,
2282                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2283   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2284         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2285         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2286         [(set (ResTy QPR:$Vd),
2287               (ResTy (IntOp (ResTy QPR:$Vn),
2288                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2289                                                  imm:$lane)))))]> {
2290   let isCommutable = 0;
2291 }
2292 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2293               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2294               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2295   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2296         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2297         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2298         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2299   let isCommutable = 0;
2300 }
2301
2302 // Multiply-Add/Sub operations: double- and quad-register.
2303 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2304                 InstrItinClass itin, string OpcodeStr, string Dt,
2305                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2306   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2307         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2308         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2309         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2310                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2311
2312 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2313                   string OpcodeStr, string Dt,
2314                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2315   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2316         (outs DPR:$Vd),
2317         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2318         NVMulSLFrm, itin,
2319         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2320         [(set (Ty DPR:$Vd),
2321               (Ty (ShOp (Ty DPR:$src1),
2322                         (Ty (MulOp DPR:$Vn,
2323                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2324                                                      imm:$lane)))))))]>;
2325 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2326                     string OpcodeStr, string Dt,
2327                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2328   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2329         (outs DPR:$Vd),
2330         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2331         NVMulSLFrm, itin,
2332         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2333         [(set (Ty DPR:$Vd),
2334               (Ty (ShOp (Ty DPR:$src1),
2335                         (Ty (MulOp DPR:$Vn,
2336                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2337                                                      imm:$lane)))))))]>;
2338
2339 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2340                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2341                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2342   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2343         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2344         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2345         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2346                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2347 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2348                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2349                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2350   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2351         (outs QPR:$Vd),
2352         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2353         NVMulSLFrm, itin,
2354         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2355         [(set (ResTy QPR:$Vd),
2356               (ResTy (ShOp (ResTy QPR:$src1),
2357                            (ResTy (MulOp QPR:$Vn,
2358                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2359                                                         imm:$lane)))))))]>;
2360 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2361                     string OpcodeStr, string Dt,
2362                     ValueType ResTy, ValueType OpTy,
2363                     SDNode MulOp, SDNode ShOp>
2364   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2365         (outs QPR:$Vd),
2366         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2367         NVMulSLFrm, itin,
2368         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2369         [(set (ResTy QPR:$Vd),
2370               (ResTy (ShOp (ResTy QPR:$src1),
2371                            (ResTy (MulOp QPR:$Vn,
2372                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2373                                                         imm:$lane)))))))]>;
2374
2375 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2376 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2377                 InstrItinClass itin, string OpcodeStr, string Dt,
2378                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2379   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2380         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2381         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2382         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2383                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2384 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2385                 InstrItinClass itin, string OpcodeStr, string Dt,
2386                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2387   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2388         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2389         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2390         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2391                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2392
2393 // Neon 3-argument intrinsics, both double- and quad-register.
2394 // The destination register is also used as the first source operand register.
2395 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2396                InstrItinClass itin, string OpcodeStr, string Dt,
2397                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2398   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2399         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2400         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2401         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2402                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2403 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2404                InstrItinClass itin, string OpcodeStr, string Dt,
2405                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2406   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2407         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2408         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2409         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2410                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2411
2412 // Long Multiply-Add/Sub operations.
2413 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2414                 InstrItinClass itin, string OpcodeStr, string Dt,
2415                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2416   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2417         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2418         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2419         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2420                                 (TyQ (MulOp (TyD DPR:$Vn),
2421                                             (TyD DPR:$Vm)))))]>;
2422 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2423                   InstrItinClass itin, string OpcodeStr, string Dt,
2424                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2425   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2426         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2427         NVMulSLFrm, itin,
2428         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2429         [(set QPR:$Vd,
2430           (OpNode (TyQ QPR:$src1),
2431                   (TyQ (MulOp (TyD DPR:$Vn),
2432                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2433                                                  imm:$lane))))))]>;
2434 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2435                     InstrItinClass itin, string OpcodeStr, string Dt,
2436                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2437   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2438         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2439         NVMulSLFrm, itin,
2440         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2441         [(set QPR:$Vd,
2442           (OpNode (TyQ QPR:$src1),
2443                   (TyQ (MulOp (TyD DPR:$Vn),
2444                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2445                                                  imm:$lane))))))]>;
2446
2447 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2448 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2449                    InstrItinClass itin, string OpcodeStr, string Dt,
2450                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2451                    SDNode OpNode>
2452   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2453         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2454         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2455         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2456                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2457                                                         (TyD DPR:$Vm)))))))]>;
2458
2459 // Neon Long 3-argument intrinsic.  The destination register is
2460 // a quad-register and is also used as the first source operand register.
2461 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2462                InstrItinClass itin, string OpcodeStr, string Dt,
2463                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2464   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2465         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2466         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2467         [(set QPR:$Vd,
2468           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2469 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2470                  string OpcodeStr, string Dt,
2471                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2472   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2473         (outs QPR:$Vd),
2474         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2475         NVMulSLFrm, itin,
2476         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2477         [(set (ResTy QPR:$Vd),
2478               (ResTy (IntOp (ResTy QPR:$src1),
2479                             (OpTy DPR:$Vn),
2480                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2481                                                 imm:$lane)))))]>;
2482 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2483                    InstrItinClass itin, string OpcodeStr, string Dt,
2484                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2485   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2486         (outs QPR:$Vd),
2487         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2488         NVMulSLFrm, itin,
2489         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2490         [(set (ResTy QPR:$Vd),
2491               (ResTy (IntOp (ResTy QPR:$src1),
2492                             (OpTy DPR:$Vn),
2493                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2494                                                 imm:$lane)))))]>;
2495
2496 // Narrowing 3-register intrinsics.
2497 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2498               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2499               Intrinsic IntOp, bit Commutable>
2500   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2501         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2502         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2503         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2504   let isCommutable = Commutable;
2505 }
2506
2507 // Long 3-register operations.
2508 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2509            InstrItinClass itin, string OpcodeStr, string Dt,
2510            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2511   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2512         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2513         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2514         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2515   let isCommutable = Commutable;
2516 }
2517 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2518              InstrItinClass itin, string OpcodeStr, string Dt,
2519              ValueType TyQ, ValueType TyD, SDNode OpNode>
2520   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2521         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2522         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2523         [(set QPR:$Vd,
2524           (TyQ (OpNode (TyD DPR:$Vn),
2525                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2526 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2527                InstrItinClass itin, string OpcodeStr, string Dt,
2528                ValueType TyQ, ValueType TyD, SDNode OpNode>
2529   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2530         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2531         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2532         [(set QPR:$Vd,
2533           (TyQ (OpNode (TyD DPR:$Vn),
2534                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2535
2536 // Long 3-register operations with explicitly extended operands.
2537 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2538               InstrItinClass itin, string OpcodeStr, string Dt,
2539               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2540               bit Commutable>
2541   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2542         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2543         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2544         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2545                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2546   let isCommutable = Commutable;
2547 }
2548
2549 // Long 3-register intrinsics with explicit extend (VABDL).
2550 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2551                  InstrItinClass itin, string OpcodeStr, string Dt,
2552                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2553                  bit Commutable>
2554   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2555         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2556         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2557         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2558                                                 (TyD DPR:$Vm))))))]> {
2559   let isCommutable = Commutable;
2560 }
2561
2562 // Long 3-register intrinsics.
2563 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2564               InstrItinClass itin, string OpcodeStr, string Dt,
2565               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2566   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2567         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2568         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2569         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2570   let isCommutable = Commutable;
2571 }
2572 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2573                 string OpcodeStr, string Dt,
2574                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2575   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2576         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2577         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2578         [(set (ResTy QPR:$Vd),
2579               (ResTy (IntOp (OpTy DPR:$Vn),
2580                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2581                                                 imm:$lane)))))]>;
2582 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2583                   InstrItinClass itin, string OpcodeStr, string Dt,
2584                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2585   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2586         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2587         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2588         [(set (ResTy QPR:$Vd),
2589               (ResTy (IntOp (OpTy DPR:$Vn),
2590                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2591                                                 imm:$lane)))))]>;
2592
2593 // Wide 3-register operations.
2594 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2595            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2596            SDNode OpNode, SDNode ExtOp, bit Commutable>
2597   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2598         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2599         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2600         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2601                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2602   let isCommutable = Commutable;
2603 }
2604
2605 // Pairwise long 2-register intrinsics, both double- and quad-register.
2606 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2607                 bits<2> op17_16, bits<5> op11_7, bit op4,
2608                 string OpcodeStr, string Dt,
2609                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2610   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2611         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2612         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2613 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2614                 bits<2> op17_16, bits<5> op11_7, bit op4,
2615                 string OpcodeStr, string Dt,
2616                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2617   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2618         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2619         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2620
2621 // Pairwise long 2-register accumulate intrinsics,
2622 // both double- and quad-register.
2623 // The destination register is also used as the first source operand register.
2624 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2625                  bits<2> op17_16, bits<5> op11_7, bit op4,
2626                  string OpcodeStr, string Dt,
2627                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2628   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2629         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2630         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2631         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2632 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2633                  bits<2> op17_16, bits<5> op11_7, bit op4,
2634                  string OpcodeStr, string Dt,
2635                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2636   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2637         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2638         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2639         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2640
2641 // Shift by immediate,
2642 // both double- and quad-register.
2643 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2644              Format f, InstrItinClass itin, Operand ImmTy,
2645              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2646   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2647            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2648            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2649            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2650 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2651              Format f, InstrItinClass itin, Operand ImmTy,
2652              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2653   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2654            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2655            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2656            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2657
2658 // Long shift by immediate.
2659 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2660              string OpcodeStr, string Dt,
2661              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2662   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2663            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2664            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2665            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2666                                           (i32 imm:$SIMM))))]>;
2667
2668 // Narrow shift by immediate.
2669 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2670              InstrItinClass itin, string OpcodeStr, string Dt,
2671              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2672   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2673            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2674            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2675            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2676                                           (i32 imm:$SIMM))))]>;
2677
2678 // Shift right by immediate and accumulate,
2679 // both double- and quad-register.
2680 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2681                 Operand ImmTy, string OpcodeStr, string Dt,
2682                 ValueType Ty, SDNode ShOp>
2683   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2684            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2685            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2686            [(set DPR:$Vd, (Ty (add DPR:$src1,
2687                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2688 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2689                 Operand ImmTy, string OpcodeStr, string Dt,
2690                 ValueType Ty, SDNode ShOp>
2691   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2692            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2693            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2694            [(set QPR:$Vd, (Ty (add QPR:$src1,
2695                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2696
2697 // Shift by immediate and insert,
2698 // both double- and quad-register.
2699 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2700                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2701                 ValueType Ty,SDNode ShOp>
2702   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2703            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2704            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2705            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2706 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2707                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2708                 ValueType Ty,SDNode ShOp>
2709   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2710            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2711            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2712            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2713
2714 // Convert, with fractional bits immediate,
2715 // both double- and quad-register.
2716 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2717               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2718               Intrinsic IntOp>
2719   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2720            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2721            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2722            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2723 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2724               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2725               Intrinsic IntOp>
2726   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2727            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2728            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2729            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2730
2731 //===----------------------------------------------------------------------===//
2732 // Multiclasses
2733 //===----------------------------------------------------------------------===//
2734
2735 // Abbreviations used in multiclass suffixes:
2736 //   Q = quarter int (8 bit) elements
2737 //   H = half int (16 bit) elements
2738 //   S = single int (32 bit) elements
2739 //   D = double int (64 bit) elements
2740
2741 // Neon 2-register vector operations and intrinsics.
2742
2743 // Neon 2-register comparisons.
2744 //   source operand element sizes of 8, 16 and 32 bits:
2745 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2746                        bits<5> op11_7, bit op4, string opc, string Dt,
2747                        string asm, SDNode OpNode> {
2748   // 64-bit vector types.
2749   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2750                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2751                   opc, !strconcat(Dt, "8"), asm, "",
2752                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2753   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2754                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2755                   opc, !strconcat(Dt, "16"), asm, "",
2756                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2757   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2758                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2759                   opc, !strconcat(Dt, "32"), asm, "",
2760                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2761   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2762                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2763                   opc, "f32", asm, "",
2764                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2765     let Inst{10} = 1; // overwrite F = 1
2766   }
2767
2768   // 128-bit vector types.
2769   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2770                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2771                   opc, !strconcat(Dt, "8"), asm, "",
2772                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2773   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2774                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2775                   opc, !strconcat(Dt, "16"), asm, "",
2776                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2777   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2778                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2779                   opc, !strconcat(Dt, "32"), asm, "",
2780                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2781   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2782                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2783                   opc, "f32", asm, "",
2784                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2785     let Inst{10} = 1; // overwrite F = 1
2786   }
2787 }
2788
2789
2790 // Neon 2-register vector intrinsics,
2791 //   element sizes of 8, 16 and 32 bits:
2792 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2793                       bits<5> op11_7, bit op4,
2794                       InstrItinClass itinD, InstrItinClass itinQ,
2795                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2796   // 64-bit vector types.
2797   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2798                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2799   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2800                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2801   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2802                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2803
2804   // 128-bit vector types.
2805   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2806                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2807   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2808                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2809   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2810                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2811 }
2812
2813
2814 // Neon Narrowing 2-register vector operations,
2815 //   source operand element sizes of 16, 32 and 64 bits:
2816 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2817                     bits<5> op11_7, bit op6, bit op4,
2818                     InstrItinClass itin, string OpcodeStr, string Dt,
2819                     SDNode OpNode> {
2820   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2821                    itin, OpcodeStr, !strconcat(Dt, "16"),
2822                    v8i8, v8i16, OpNode>;
2823   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2824                    itin, OpcodeStr, !strconcat(Dt, "32"),
2825                    v4i16, v4i32, OpNode>;
2826   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2827                    itin, OpcodeStr, !strconcat(Dt, "64"),
2828                    v2i32, v2i64, OpNode>;
2829 }
2830
2831 // Neon Narrowing 2-register vector intrinsics,
2832 //   source operand element sizes of 16, 32 and 64 bits:
2833 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2834                        bits<5> op11_7, bit op6, bit op4,
2835                        InstrItinClass itin, string OpcodeStr, string Dt,
2836                        Intrinsic IntOp> {
2837   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2838                       itin, OpcodeStr, !strconcat(Dt, "16"),
2839                       v8i8, v8i16, IntOp>;
2840   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2841                       itin, OpcodeStr, !strconcat(Dt, "32"),
2842                       v4i16, v4i32, IntOp>;
2843   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2844                       itin, OpcodeStr, !strconcat(Dt, "64"),
2845                       v2i32, v2i64, IntOp>;
2846 }
2847
2848
2849 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2850 //   source operand element sizes of 16, 32 and 64 bits:
2851 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2852                     string OpcodeStr, string Dt, SDNode OpNode> {
2853   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2854                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2855   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2856                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2857   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2858                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2859 }
2860
2861
2862 // Neon 3-register vector operations.
2863
2864 // First with only element sizes of 8, 16 and 32 bits:
2865 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2866                    InstrItinClass itinD16, InstrItinClass itinD32,
2867                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2868                    string OpcodeStr, string Dt,
2869                    SDNode OpNode, bit Commutable = 0> {
2870   // 64-bit vector types.
2871   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2872                    OpcodeStr, !strconcat(Dt, "8"),
2873                    v8i8, v8i8, OpNode, Commutable>;
2874   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2875                    OpcodeStr, !strconcat(Dt, "16"),
2876                    v4i16, v4i16, OpNode, Commutable>;
2877   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2878                    OpcodeStr, !strconcat(Dt, "32"),
2879                    v2i32, v2i32, OpNode, Commutable>;
2880
2881   // 128-bit vector types.
2882   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2883                    OpcodeStr, !strconcat(Dt, "8"),
2884                    v16i8, v16i8, OpNode, Commutable>;
2885   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2886                    OpcodeStr, !strconcat(Dt, "16"),
2887                    v8i16, v8i16, OpNode, Commutable>;
2888   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2889                    OpcodeStr, !strconcat(Dt, "32"),
2890                    v4i32, v4i32, OpNode, Commutable>;
2891 }
2892
2893 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
2894   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
2895   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
2896   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
2897   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
2898                      v4i32, v2i32, ShOp>;
2899 }
2900
2901 // ....then also with element size 64 bits:
2902 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2903                     InstrItinClass itinD, InstrItinClass itinQ,
2904                     string OpcodeStr, string Dt,
2905                     SDNode OpNode, bit Commutable = 0>
2906   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2907             OpcodeStr, Dt, OpNode, Commutable> {
2908   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2909                    OpcodeStr, !strconcat(Dt, "64"),
2910                    v1i64, v1i64, OpNode, Commutable>;
2911   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2912                    OpcodeStr, !strconcat(Dt, "64"),
2913                    v2i64, v2i64, OpNode, Commutable>;
2914 }
2915
2916
2917 // Neon 3-register vector intrinsics.
2918
2919 // First with only element sizes of 16 and 32 bits:
2920 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2921                      InstrItinClass itinD16, InstrItinClass itinD32,
2922                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2923                      string OpcodeStr, string Dt,
2924                      Intrinsic IntOp, bit Commutable = 0> {
2925   // 64-bit vector types.
2926   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2927                       OpcodeStr, !strconcat(Dt, "16"),
2928                       v4i16, v4i16, IntOp, Commutable>;
2929   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2930                       OpcodeStr, !strconcat(Dt, "32"),
2931                       v2i32, v2i32, IntOp, Commutable>;
2932
2933   // 128-bit vector types.
2934   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2935                       OpcodeStr, !strconcat(Dt, "16"),
2936                       v8i16, v8i16, IntOp, Commutable>;
2937   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2938                       OpcodeStr, !strconcat(Dt, "32"),
2939                       v4i32, v4i32, IntOp, Commutable>;
2940 }
2941 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2942                      InstrItinClass itinD16, InstrItinClass itinD32,
2943                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2944                      string OpcodeStr, string Dt,
2945                      Intrinsic IntOp> {
2946   // 64-bit vector types.
2947   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2948                       OpcodeStr, !strconcat(Dt, "16"),
2949                       v4i16, v4i16, IntOp>;
2950   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2951                       OpcodeStr, !strconcat(Dt, "32"),
2952                       v2i32, v2i32, IntOp>;
2953
2954   // 128-bit vector types.
2955   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2956                       OpcodeStr, !strconcat(Dt, "16"),
2957                       v8i16, v8i16, IntOp>;
2958   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2959                       OpcodeStr, !strconcat(Dt, "32"),
2960                       v4i32, v4i32, IntOp>;
2961 }
2962
2963 multiclass N3VIntSL_HS<bits<4> op11_8,
2964                        InstrItinClass itinD16, InstrItinClass itinD32,
2965                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2966                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2967   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2968                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2969   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2970                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2971   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2972                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2973   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2974                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2975 }
2976
2977 // ....then also with element size of 8 bits:
2978 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2979                       InstrItinClass itinD16, InstrItinClass itinD32,
2980                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2981                       string OpcodeStr, string Dt,
2982                       Intrinsic IntOp, bit Commutable = 0>
2983   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2984               OpcodeStr, Dt, IntOp, Commutable> {
2985   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2986                       OpcodeStr, !strconcat(Dt, "8"),
2987                       v8i8, v8i8, IntOp, Commutable>;
2988   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2989                       OpcodeStr, !strconcat(Dt, "8"),
2990                       v16i8, v16i8, IntOp, Commutable>;
2991 }
2992 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2993                       InstrItinClass itinD16, InstrItinClass itinD32,
2994                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2995                       string OpcodeStr, string Dt,
2996                       Intrinsic IntOp>
2997   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2998               OpcodeStr, Dt, IntOp> {
2999   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3000                       OpcodeStr, !strconcat(Dt, "8"),
3001                       v8i8, v8i8, IntOp>;
3002   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3003                       OpcodeStr, !strconcat(Dt, "8"),
3004                       v16i8, v16i8, IntOp>;
3005 }
3006
3007
3008 // ....then also with element size of 64 bits:
3009 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3010                        InstrItinClass itinD16, InstrItinClass itinD32,
3011                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3012                        string OpcodeStr, string Dt,
3013                        Intrinsic IntOp, bit Commutable = 0>
3014   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3015                OpcodeStr, Dt, IntOp, Commutable> {
3016   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3017                       OpcodeStr, !strconcat(Dt, "64"),
3018                       v1i64, v1i64, IntOp, Commutable>;
3019   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3020                       OpcodeStr, !strconcat(Dt, "64"),
3021                       v2i64, v2i64, IntOp, Commutable>;
3022 }
3023 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3024                        InstrItinClass itinD16, InstrItinClass itinD32,
3025                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3026                        string OpcodeStr, string Dt,
3027                        Intrinsic IntOp>
3028   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3029                OpcodeStr, Dt, IntOp> {
3030   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3031                       OpcodeStr, !strconcat(Dt, "64"),
3032                       v1i64, v1i64, IntOp>;
3033   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3034                       OpcodeStr, !strconcat(Dt, "64"),
3035                       v2i64, v2i64, IntOp>;
3036 }
3037
3038 // Neon Narrowing 3-register vector intrinsics,
3039 //   source operand element sizes of 16, 32 and 64 bits:
3040 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3041                        string OpcodeStr, string Dt,
3042                        Intrinsic IntOp, bit Commutable = 0> {
3043   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3044                       OpcodeStr, !strconcat(Dt, "16"),
3045                       v8i8, v8i16, IntOp, Commutable>;
3046   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3047                       OpcodeStr, !strconcat(Dt, "32"),
3048                       v4i16, v4i32, IntOp, Commutable>;
3049   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3050                       OpcodeStr, !strconcat(Dt, "64"),
3051                       v2i32, v2i64, IntOp, Commutable>;
3052 }
3053
3054
3055 // Neon Long 3-register vector operations.
3056
3057 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3058                     InstrItinClass itin16, InstrItinClass itin32,
3059                     string OpcodeStr, string Dt,
3060                     SDNode OpNode, bit Commutable = 0> {
3061   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3062                    OpcodeStr, !strconcat(Dt, "8"),
3063                    v8i16, v8i8, OpNode, Commutable>;
3064   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3065                    OpcodeStr, !strconcat(Dt, "16"),
3066                    v4i32, v4i16, OpNode, Commutable>;
3067   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3068                    OpcodeStr, !strconcat(Dt, "32"),
3069                    v2i64, v2i32, OpNode, Commutable>;
3070 }
3071
3072 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3073                      InstrItinClass itin, string OpcodeStr, string Dt,
3074                      SDNode OpNode> {
3075   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3076                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3077   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3078                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3079 }
3080
3081 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3082                        InstrItinClass itin16, InstrItinClass itin32,
3083                        string OpcodeStr, string Dt,
3084                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3085   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3086                       OpcodeStr, !strconcat(Dt, "8"),
3087                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3088   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3089                       OpcodeStr, !strconcat(Dt, "16"),
3090                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3091   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3092                       OpcodeStr, !strconcat(Dt, "32"),
3093                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3094 }
3095
3096 // Neon Long 3-register vector intrinsics.
3097
3098 // First with only element sizes of 16 and 32 bits:
3099 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3100                       InstrItinClass itin16, InstrItinClass itin32,
3101                       string OpcodeStr, string Dt,
3102                       Intrinsic IntOp, bit Commutable = 0> {
3103   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3104                       OpcodeStr, !strconcat(Dt, "16"),
3105                       v4i32, v4i16, IntOp, Commutable>;
3106   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3107                       OpcodeStr, !strconcat(Dt, "32"),
3108                       v2i64, v2i32, IntOp, Commutable>;
3109 }
3110
3111 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3112                         InstrItinClass itin, string OpcodeStr, string Dt,
3113                         Intrinsic IntOp> {
3114   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3115                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3116   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3117                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3118 }
3119
3120 // ....then also with element size of 8 bits:
3121 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3122                        InstrItinClass itin16, InstrItinClass itin32,
3123                        string OpcodeStr, string Dt,
3124                        Intrinsic IntOp, bit Commutable = 0>
3125   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3126                IntOp, Commutable> {
3127   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3128                       OpcodeStr, !strconcat(Dt, "8"),
3129                       v8i16, v8i8, IntOp, Commutable>;
3130 }
3131
3132 // ....with explicit extend (VABDL).
3133 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3134                        InstrItinClass itin, string OpcodeStr, string Dt,
3135                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3136   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3137                          OpcodeStr, !strconcat(Dt, "8"),
3138                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3139   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3140                          OpcodeStr, !strconcat(Dt, "16"),
3141                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3142   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3143                          OpcodeStr, !strconcat(Dt, "32"),
3144                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3145 }
3146
3147
3148 // Neon Wide 3-register vector intrinsics,
3149 //   source operand element sizes of 8, 16 and 32 bits:
3150 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3151                     string OpcodeStr, string Dt,
3152                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3153   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3154                    OpcodeStr, !strconcat(Dt, "8"),
3155                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3156   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3157                    OpcodeStr, !strconcat(Dt, "16"),
3158                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3159   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3160                    OpcodeStr, !strconcat(Dt, "32"),
3161                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3162 }
3163
3164
3165 // Neon Multiply-Op vector operations,
3166 //   element sizes of 8, 16 and 32 bits:
3167 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3168                         InstrItinClass itinD16, InstrItinClass itinD32,
3169                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3170                         string OpcodeStr, string Dt, SDNode OpNode> {
3171   // 64-bit vector types.
3172   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3173                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3174   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3175                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3176   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3177                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3178
3179   // 128-bit vector types.
3180   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3181                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3182   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3183                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3184   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3185                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3186 }
3187
3188 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3189                          InstrItinClass itinD16, InstrItinClass itinD32,
3190                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3191                          string OpcodeStr, string Dt, SDNode ShOp> {
3192   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3193                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3194   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3195                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3196   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3197                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3198                             mul, ShOp>;
3199   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3200                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3201                           mul, ShOp>;
3202 }
3203
3204 // Neon Intrinsic-Op vector operations,
3205 //   element sizes of 8, 16 and 32 bits:
3206 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3207                         InstrItinClass itinD, InstrItinClass itinQ,
3208                         string OpcodeStr, string Dt, Intrinsic IntOp,
3209                         SDNode OpNode> {
3210   // 64-bit vector types.
3211   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3212                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3213   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3214                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3215   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3216                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3217
3218   // 128-bit vector types.
3219   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3220                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3221   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3222                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3223   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3224                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3225 }
3226
3227 // Neon 3-argument intrinsics,
3228 //   element sizes of 8, 16 and 32 bits:
3229 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3230                        InstrItinClass itinD, InstrItinClass itinQ,
3231                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3232   // 64-bit vector types.
3233   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3234                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3235   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3236                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3237   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3238                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3239
3240   // 128-bit vector types.
3241   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3242                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3243   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3244                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3245   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3246                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3247 }
3248
3249
3250 // Neon Long Multiply-Op vector operations,
3251 //   element sizes of 8, 16 and 32 bits:
3252 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3253                          InstrItinClass itin16, InstrItinClass itin32,
3254                          string OpcodeStr, string Dt, SDNode MulOp,
3255                          SDNode OpNode> {
3256   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3257                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3258   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3259                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3260   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3261                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3262 }
3263
3264 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3265                           string Dt, SDNode MulOp, SDNode OpNode> {
3266   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3267                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3268   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3269                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3270 }
3271
3272
3273 // Neon Long 3-argument intrinsics.
3274
3275 // First with only element sizes of 16 and 32 bits:
3276 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3277                        InstrItinClass itin16, InstrItinClass itin32,
3278                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3279   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3280                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3281   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3282                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3283 }
3284
3285 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3286                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3287   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3288                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3289   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3290                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3291 }
3292
3293 // ....then also with element size of 8 bits:
3294 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3295                         InstrItinClass itin16, InstrItinClass itin32,
3296                         string OpcodeStr, string Dt, Intrinsic IntOp>
3297   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3298   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3299                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3300 }
3301
3302 // ....with explicit extend (VABAL).
3303 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3304                             InstrItinClass itin, string OpcodeStr, string Dt,
3305                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3306   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3307                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3308                            IntOp, ExtOp, OpNode>;
3309   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3310                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3311                            IntOp, ExtOp, OpNode>;
3312   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3313                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3314                            IntOp, ExtOp, OpNode>;
3315 }
3316
3317
3318 // Neon Pairwise long 2-register intrinsics,
3319 //   element sizes of 8, 16 and 32 bits:
3320 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3321                         bits<5> op11_7, bit op4,
3322                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3323   // 64-bit vector types.
3324   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3325                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3326   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3327                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3328   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3329                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3330
3331   // 128-bit vector types.
3332   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3333                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3334   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3335                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3336   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3337                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3338 }
3339
3340
3341 // Neon Pairwise long 2-register accumulate intrinsics,
3342 //   element sizes of 8, 16 and 32 bits:
3343 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3344                          bits<5> op11_7, bit op4,
3345                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3346   // 64-bit vector types.
3347   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3348                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3349   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3350                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3351   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3352                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3353
3354   // 128-bit vector types.
3355   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3356                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3357   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3358                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3359   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3360                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3361 }
3362
3363
3364 // Neon 2-register vector shift by immediate,
3365 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3366 //   element sizes of 8, 16, 32 and 64 bits:
3367 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3368                        InstrItinClass itin, string OpcodeStr, string Dt,
3369                        SDNode OpNode> {
3370   // 64-bit vector types.
3371   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3372                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3373     let Inst{21-19} = 0b001; // imm6 = 001xxx
3374   }
3375   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3376                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3377     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3378   }
3379   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3380                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3381     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3382   }
3383   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3384                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3385                              // imm6 = xxxxxx
3386
3387   // 128-bit vector types.
3388   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3389                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3390     let Inst{21-19} = 0b001; // imm6 = 001xxx
3391   }
3392   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3393                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3394     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3395   }
3396   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3397                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3398     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3399   }
3400   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3401                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3402                              // imm6 = xxxxxx
3403 }
3404 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3405                        InstrItinClass itin, string OpcodeStr, string Dt,
3406                        SDNode OpNode> {
3407   // 64-bit vector types.
3408   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3409                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3410     let Inst{21-19} = 0b001; // imm6 = 001xxx
3411   }
3412   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3413                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3414     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3415   }
3416   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3417                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3418     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3419   }
3420   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3421                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3422                              // imm6 = xxxxxx
3423
3424   // 128-bit vector types.
3425   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3426                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3427     let Inst{21-19} = 0b001; // imm6 = 001xxx
3428   }
3429   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3430                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3431     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3432   }
3433   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3434                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3435     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3436   }
3437   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3438                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3439                              // imm6 = xxxxxx
3440 }
3441
3442 // Neon Shift-Accumulate vector operations,
3443 //   element sizes of 8, 16, 32 and 64 bits:
3444 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3445                          string OpcodeStr, string Dt, SDNode ShOp> {
3446   // 64-bit vector types.
3447   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3448                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3449     let Inst{21-19} = 0b001; // imm6 = 001xxx
3450   }
3451   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3452                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3453     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3454   }
3455   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3456                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3457     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3458   }
3459   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3460                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3461                              // imm6 = xxxxxx
3462
3463   // 128-bit vector types.
3464   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3465                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3466     let Inst{21-19} = 0b001; // imm6 = 001xxx
3467   }
3468   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3469                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3470     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3471   }
3472   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3473                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3474     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3475   }
3476   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3477                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3478                              // imm6 = xxxxxx
3479 }
3480
3481 // Neon Shift-Insert vector operations,
3482 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3483 //   element sizes of 8, 16, 32 and 64 bits:
3484 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3485                           string OpcodeStr> {
3486   // 64-bit vector types.
3487   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3488                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3489     let Inst{21-19} = 0b001; // imm6 = 001xxx
3490   }
3491   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3492                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3493     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3494   }
3495   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3496                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3497     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3498   }
3499   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3500                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3501                              // imm6 = xxxxxx
3502
3503   // 128-bit vector types.
3504   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3505                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3506     let Inst{21-19} = 0b001; // imm6 = 001xxx
3507   }
3508   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3509                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3510     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3511   }
3512   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3513                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3514     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3515   }
3516   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3517                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3518                              // imm6 = xxxxxx
3519 }
3520 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3521                           string OpcodeStr> {
3522   // 64-bit vector types.
3523   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3524                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3525     let Inst{21-19} = 0b001; // imm6 = 001xxx
3526   }
3527   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3528                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3529     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3530   }
3531   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3532                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3533     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3534   }
3535   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3536                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3537                              // imm6 = xxxxxx
3538
3539   // 128-bit vector types.
3540   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3541                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3542     let Inst{21-19} = 0b001; // imm6 = 001xxx
3543   }
3544   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3545                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3546     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3547   }
3548   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3549                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3550     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3551   }
3552   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3553                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3554                              // imm6 = xxxxxx
3555 }
3556
3557 // Neon Shift Long operations,
3558 //   element sizes of 8, 16, 32 bits:
3559 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3560                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3561   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3562               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3563     let Inst{21-19} = 0b001; // imm6 = 001xxx
3564   }
3565   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3566                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3567     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3568   }
3569   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3570                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3571     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3572   }
3573 }
3574
3575 // Neon Shift Narrow operations,
3576 //   element sizes of 16, 32, 64 bits:
3577 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3578                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3579                       SDNode OpNode> {
3580   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3581                     OpcodeStr, !strconcat(Dt, "16"),
3582                     v8i8, v8i16, shr_imm8, OpNode> {
3583     let Inst{21-19} = 0b001; // imm6 = 001xxx
3584   }
3585   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3586                      OpcodeStr, !strconcat(Dt, "32"),
3587                      v4i16, v4i32, shr_imm16, OpNode> {
3588     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3589   }
3590   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3591                      OpcodeStr, !strconcat(Dt, "64"),
3592                      v2i32, v2i64, shr_imm32, OpNode> {
3593     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3594   }
3595 }
3596
3597 //===----------------------------------------------------------------------===//
3598 // Instruction Definitions.
3599 //===----------------------------------------------------------------------===//
3600
3601 // Vector Add Operations.
3602
3603 //   VADD     : Vector Add (integer and floating-point)
3604 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3605                          add, 1>;
3606 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3607                      v2f32, v2f32, fadd, 1>;
3608 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3609                      v4f32, v4f32, fadd, 1>;
3610 //   VADDL    : Vector Add Long (Q = D + D)
3611 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3612                             "vaddl", "s", add, sext, 1>;
3613 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3614                             "vaddl", "u", add, zext, 1>;
3615 //   VADDW    : Vector Add Wide (Q = Q + D)
3616 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3617 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3618 //   VHADD    : Vector Halving Add
3619 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3620                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3621                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3622 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3623                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3624                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3625 //   VRHADD   : Vector Rounding Halving Add
3626 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3627                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3628                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3629 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3630                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3631                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3632 //   VQADD    : Vector Saturating Add
3633 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3634                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3635                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3636 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3637                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3638                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3639 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3640 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3641                             int_arm_neon_vaddhn, 1>;
3642 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3643 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3644                             int_arm_neon_vraddhn, 1>;
3645
3646 // Vector Multiply Operations.
3647
3648 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3649 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3650                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3651 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3652                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3653 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3654                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3655 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3656                      v2f32, v2f32, fmul, 1>;
3657 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3658                      v4f32, v4f32, fmul, 1>;
3659 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3660 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3661 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3662                        v2f32, fmul>;
3663
3664 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3665                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3666           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3667                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3668                                       (DSubReg_i16_reg imm:$lane))),
3669                               (SubReg_i16_lane imm:$lane)))>;
3670 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3671                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3672           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3673                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3674                                       (DSubReg_i32_reg imm:$lane))),
3675                               (SubReg_i32_lane imm:$lane)))>;
3676 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3677                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3678           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3679                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3680                                    (DSubReg_i32_reg imm:$lane))),
3681                            (SubReg_i32_lane imm:$lane)))>;
3682
3683 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3684 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3685                           IIC_VMULi16Q, IIC_VMULi32Q,
3686                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3687 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3688                             IIC_VMULi16Q, IIC_VMULi32Q,
3689                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3690 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3691                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3692                                                             imm:$lane)))),
3693           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3694                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3695                                          (DSubReg_i16_reg imm:$lane))),
3696                                  (SubReg_i16_lane imm:$lane)))>;
3697 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3698                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3699                                                             imm:$lane)))),
3700           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3701                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3702                                          (DSubReg_i32_reg imm:$lane))),
3703                                  (SubReg_i32_lane imm:$lane)))>;
3704
3705 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3706 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3707                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3708                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3709 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3710                               IIC_VMULi16Q, IIC_VMULi32Q,
3711                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3712 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3713                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3714                                                              imm:$lane)))),
3715           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3716                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3717                                           (DSubReg_i16_reg imm:$lane))),
3718                                   (SubReg_i16_lane imm:$lane)))>;
3719 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3720                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3721                                                              imm:$lane)))),
3722           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3723                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3724                                           (DSubReg_i32_reg imm:$lane))),
3725                                   (SubReg_i32_lane imm:$lane)))>;
3726
3727 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3728 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3729                          "vmull", "s", NEONvmulls, 1>;
3730 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3731                          "vmull", "u", NEONvmullu, 1>;
3732 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3733                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3734 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3735 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3736
3737 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3738 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3739                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3740 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3741                              "vqdmull", "s", int_arm_neon_vqdmull>;
3742
3743 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3744
3745 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3746 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3747                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3748 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3749                           v2f32, fmul_su, fadd_mlx>,
3750                 Requires<[HasNEON, UseFPVMLx]>;
3751 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3752                           v4f32, fmul_su, fadd_mlx>,
3753                 Requires<[HasNEON, UseFPVMLx]>;
3754 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3755                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3756 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3757                             v2f32, fmul_su, fadd_mlx>,
3758                 Requires<[HasNEON, UseFPVMLx]>;
3759 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3760                             v4f32, v2f32, fmul_su, fadd_mlx>,
3761                 Requires<[HasNEON, UseFPVMLx]>;
3762
3763 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3764                   (mul (v8i16 QPR:$src2),
3765                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3766           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3767                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3768                                       (DSubReg_i16_reg imm:$lane))),
3769                               (SubReg_i16_lane imm:$lane)))>;
3770
3771 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3772                   (mul (v4i32 QPR:$src2),
3773                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3774           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3775                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3776                                       (DSubReg_i32_reg imm:$lane))),
3777                               (SubReg_i32_lane imm:$lane)))>;
3778
3779 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3780                   (fmul_su (v4f32 QPR:$src2),
3781                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3782           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3783                            (v4f32 QPR:$src2),
3784                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3785                                    (DSubReg_i32_reg imm:$lane))),
3786                            (SubReg_i32_lane imm:$lane)))>,
3787           Requires<[HasNEON, UseFPVMLx]>;
3788
3789 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3790 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3791                               "vmlal", "s", NEONvmulls, add>;
3792 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3793                               "vmlal", "u", NEONvmullu, add>;
3794
3795 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3796 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3797
3798 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3799 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3800                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3801 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3802
3803 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3804 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3805                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3806 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3807                           v2f32, fmul_su, fsub_mlx>,
3808                 Requires<[HasNEON, UseFPVMLx]>;
3809 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3810                           v4f32, fmul_su, fsub_mlx>,
3811                 Requires<[HasNEON, UseFPVMLx]>;
3812 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3813                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3814 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3815                             v2f32, fmul_su, fsub_mlx>,
3816                 Requires<[HasNEON, UseFPVMLx]>;
3817 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3818                             v4f32, v2f32, fmul_su, fsub_mlx>,
3819                 Requires<[HasNEON, UseFPVMLx]>;
3820
3821 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3822                   (mul (v8i16 QPR:$src2),
3823                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3824           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3825                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3826                                       (DSubReg_i16_reg imm:$lane))),
3827                               (SubReg_i16_lane imm:$lane)))>;
3828
3829 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3830                   (mul (v4i32 QPR:$src2),
3831                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3832           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3833                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3834                                       (DSubReg_i32_reg imm:$lane))),
3835                               (SubReg_i32_lane imm:$lane)))>;
3836
3837 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3838                   (fmul_su (v4f32 QPR:$src2),
3839                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3840           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3841                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3842                                    (DSubReg_i32_reg imm:$lane))),
3843                            (SubReg_i32_lane imm:$lane)))>,
3844           Requires<[HasNEON, UseFPVMLx]>;
3845
3846 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3847 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3848                               "vmlsl", "s", NEONvmulls, sub>;
3849 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3850                               "vmlsl", "u", NEONvmullu, sub>;
3851
3852 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3853 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3854
3855 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3856 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3857                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3858 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3859
3860 // Vector Subtract Operations.
3861
3862 //   VSUB     : Vector Subtract (integer and floating-point)
3863 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3864                          "vsub", "i", sub, 0>;
3865 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3866                      v2f32, v2f32, fsub, 0>;
3867 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3868                      v4f32, v4f32, fsub, 0>;
3869 //   VSUBL    : Vector Subtract Long (Q = D - D)
3870 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3871                             "vsubl", "s", sub, sext, 0>;
3872 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3873                             "vsubl", "u", sub, zext, 0>;
3874 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3875 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3876 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3877 //   VHSUB    : Vector Halving Subtract
3878 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3879                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3880                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3881 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3882                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3883                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3884 //   VQSUB    : Vector Saturing Subtract
3885 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3886                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3887                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3888 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3889                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3890                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3891 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3892 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3893                             int_arm_neon_vsubhn, 0>;
3894 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3895 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3896                             int_arm_neon_vrsubhn, 0>;
3897
3898 // Vector Comparisons.
3899
3900 //   VCEQ     : Vector Compare Equal
3901 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3902                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3903 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3904                      NEONvceq, 1>;
3905 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3906                      NEONvceq, 1>;
3907
3908 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3909                             "$Vd, $Vm, #0", NEONvceqz>;
3910
3911 //   VCGE     : Vector Compare Greater Than or Equal
3912 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3913                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3914 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3915                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3916 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3917                      NEONvcge, 0>;
3918 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3919                      NEONvcge, 0>;
3920
3921 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3922                             "$Vd, $Vm, #0", NEONvcgez>;
3923 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3924                             "$Vd, $Vm, #0", NEONvclez>;
3925
3926 //   VCGT     : Vector Compare Greater Than
3927 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3928                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3929 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3930                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3931 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3932                      NEONvcgt, 0>;
3933 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3934                      NEONvcgt, 0>;
3935
3936 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3937                             "$Vd, $Vm, #0", NEONvcgtz>;
3938 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3939                             "$Vd, $Vm, #0", NEONvcltz>;
3940
3941 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3942 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3943                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3944 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3945                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3946 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3947 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3948                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3949 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3950                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3951 //   VTST     : Vector Test Bits
3952 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3953                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3954
3955 // Vector Bitwise Operations.
3956
3957 def vnotd : PatFrag<(ops node:$in),
3958                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3959 def vnotq : PatFrag<(ops node:$in),
3960                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3961
3962
3963 //   VAND     : Vector Bitwise AND
3964 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3965                       v2i32, v2i32, and, 1>;
3966 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3967                       v4i32, v4i32, and, 1>;
3968
3969 //   VEOR     : Vector Bitwise Exclusive OR
3970 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3971                       v2i32, v2i32, xor, 1>;
3972 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3973                       v4i32, v4i32, xor, 1>;
3974
3975 //   VORR     : Vector Bitwise OR
3976 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3977                       v2i32, v2i32, or, 1>;
3978 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3979                       v4i32, v4i32, or, 1>;
3980
3981 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3982                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3983                           IIC_VMOVImm,
3984                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3985                           [(set DPR:$Vd,
3986                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3987   let Inst{9} = SIMM{9};
3988 }
3989
3990 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3991                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3992                           IIC_VMOVImm,
3993                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3994                           [(set DPR:$Vd,
3995                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3996   let Inst{10-9} = SIMM{10-9};
3997 }
3998
3999 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4000                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4001                           IIC_VMOVImm,
4002                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4003                           [(set QPR:$Vd,
4004                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4005   let Inst{9} = SIMM{9};
4006 }
4007
4008 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4009                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4010                           IIC_VMOVImm,
4011                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4012                           [(set QPR:$Vd,
4013                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4014   let Inst{10-9} = SIMM{10-9};
4015 }
4016
4017
4018 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4019 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4020                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4021                      "vbic", "$Vd, $Vn, $Vm", "",
4022                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4023                                                  (vnotd DPR:$Vm))))]>;
4024 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4025                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4026                      "vbic", "$Vd, $Vn, $Vm", "",
4027                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4028                                                  (vnotq QPR:$Vm))))]>;
4029
4030 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4031                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4032                           IIC_VMOVImm,
4033                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4034                           [(set DPR:$Vd,
4035                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4036   let Inst{9} = SIMM{9};
4037 }
4038
4039 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4040                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4041                           IIC_VMOVImm,
4042                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4043                           [(set DPR:$Vd,
4044                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4045   let Inst{10-9} = SIMM{10-9};
4046 }
4047
4048 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4049                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4050                           IIC_VMOVImm,
4051                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4052                           [(set QPR:$Vd,
4053                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4054   let Inst{9} = SIMM{9};
4055 }
4056
4057 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4058                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4059                           IIC_VMOVImm,
4060                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4061                           [(set QPR:$Vd,
4062                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4063   let Inst{10-9} = SIMM{10-9};
4064 }
4065
4066 //   VORN     : Vector Bitwise OR NOT
4067 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4068                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4069                      "vorn", "$Vd, $Vn, $Vm", "",
4070                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4071                                                 (vnotd DPR:$Vm))))]>;
4072 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4073                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4074                      "vorn", "$Vd, $Vn, $Vm", "",
4075                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4076                                                 (vnotq QPR:$Vm))))]>;
4077
4078 //   VMVN     : Vector Bitwise NOT (Immediate)
4079
4080 let isReMaterializable = 1 in {
4081
4082 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4083                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4084                          "vmvn", "i16", "$Vd, $SIMM", "",
4085                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4086   let Inst{9} = SIMM{9};
4087 }
4088
4089 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4090                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4091                          "vmvn", "i16", "$Vd, $SIMM", "",
4092                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4093   let Inst{9} = SIMM{9};
4094 }
4095
4096 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4097                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4098                          "vmvn", "i32", "$Vd, $SIMM", "",
4099                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4100   let Inst{11-8} = SIMM{11-8};
4101 }
4102
4103 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4104                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4105                          "vmvn", "i32", "$Vd, $SIMM", "",
4106                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4107   let Inst{11-8} = SIMM{11-8};
4108 }
4109 }
4110
4111 //   VMVN     : Vector Bitwise NOT
4112 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4113                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4114                      "vmvn", "$Vd, $Vm", "",
4115                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4116 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4117                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4118                      "vmvn", "$Vd, $Vm", "",
4119                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4120 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4121 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4122
4123 //   VBSL     : Vector Bitwise Select
4124 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4125                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4126                      N3RegFrm, IIC_VCNTiD,
4127                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4128                      [(set DPR:$Vd,
4129                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4130
4131 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4132                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4133           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4134
4135 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4136                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4137                      N3RegFrm, IIC_VCNTiQ,
4138                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4139                      [(set QPR:$Vd,
4140                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4141
4142 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4143                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4144           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4145
4146 //   VBIF     : Vector Bitwise Insert if False
4147 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4148 // FIXME: This instruction's encoding MAY NOT BE correct.
4149 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4150                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4151                      N3RegFrm, IIC_VBINiD,
4152                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4153                      []>;
4154 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4155                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4156                      N3RegFrm, IIC_VBINiQ,
4157                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4158                      []>;
4159
4160 //   VBIT     : Vector Bitwise Insert if True
4161 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4162 // FIXME: This instruction's encoding MAY NOT BE correct.
4163 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4164                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4165                      N3RegFrm, IIC_VBINiD,
4166                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4167                      []>;
4168 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4169                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4170                      N3RegFrm, IIC_VBINiQ,
4171                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4172                      []>;
4173
4174 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4175 // for equivalent operations with different register constraints; it just
4176 // inserts copies.
4177
4178 // Vector Absolute Differences.
4179
4180 //   VABD     : Vector Absolute Difference
4181 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4182                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4183                            "vabd", "s", int_arm_neon_vabds, 1>;
4184 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4185                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4186                            "vabd", "u", int_arm_neon_vabdu, 1>;
4187 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4188                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4189 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4190                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4191
4192 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4193 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4194                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4195 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4196                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4197
4198 //   VABA     : Vector Absolute Difference and Accumulate
4199 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4200                              "vaba", "s", int_arm_neon_vabds, add>;
4201 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4202                              "vaba", "u", int_arm_neon_vabdu, add>;
4203
4204 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4205 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4206                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4207 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4208                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4209
4210 // Vector Maximum and Minimum.
4211
4212 //   VMAX     : Vector Maximum
4213 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4214                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4215                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4216 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4217                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4218                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4219 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4220                         "vmax", "f32",
4221                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4222 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4223                         "vmax", "f32",
4224                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4225
4226 //   VMIN     : Vector Minimum
4227 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4228                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4229                            "vmin", "s", int_arm_neon_vmins, 1>;
4230 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4231                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4232                            "vmin", "u", int_arm_neon_vminu, 1>;
4233 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4234                         "vmin", "f32",
4235                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4236 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4237                         "vmin", "f32",
4238                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4239
4240 // Vector Pairwise Operations.
4241
4242 //   VPADD    : Vector Pairwise Add
4243 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4244                         "vpadd", "i8",
4245                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4246 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4247                         "vpadd", "i16",
4248                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4249 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4250                         "vpadd", "i32",
4251                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4252 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4253                         IIC_VPBIND, "vpadd", "f32",
4254                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4255
4256 //   VPADDL   : Vector Pairwise Add Long
4257 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4258                              int_arm_neon_vpaddls>;
4259 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4260                              int_arm_neon_vpaddlu>;
4261
4262 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4263 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4264                               int_arm_neon_vpadals>;
4265 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4266                               int_arm_neon_vpadalu>;
4267
4268 //   VPMAX    : Vector Pairwise Maximum
4269 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4270                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4271 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4272                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4273 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4274                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4275 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4276                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4277 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4278                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4279 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4280                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4281 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4282                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4283
4284 //   VPMIN    : Vector Pairwise Minimum
4285 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4286                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4287 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4288                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4289 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4290                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4291 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4292                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4293 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4294                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4295 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4296                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4297 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4298                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4299
4300 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4301
4302 //   VRECPE   : Vector Reciprocal Estimate
4303 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4304                         IIC_VUNAD, "vrecpe", "u32",
4305                         v2i32, v2i32, int_arm_neon_vrecpe>;
4306 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4307                         IIC_VUNAQ, "vrecpe", "u32",
4308                         v4i32, v4i32, int_arm_neon_vrecpe>;
4309 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4310                         IIC_VUNAD, "vrecpe", "f32",
4311                         v2f32, v2f32, int_arm_neon_vrecpe>;
4312 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4313                         IIC_VUNAQ, "vrecpe", "f32",
4314                         v4f32, v4f32, int_arm_neon_vrecpe>;
4315
4316 //   VRECPS   : Vector Reciprocal Step
4317 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4318                         IIC_VRECSD, "vrecps", "f32",
4319                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4320 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4321                         IIC_VRECSQ, "vrecps", "f32",
4322                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4323
4324 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4325 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4326                          IIC_VUNAD, "vrsqrte", "u32",
4327                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4328 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4329                          IIC_VUNAQ, "vrsqrte", "u32",
4330                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4331 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4332                          IIC_VUNAD, "vrsqrte", "f32",
4333                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4334 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4335                          IIC_VUNAQ, "vrsqrte", "f32",
4336                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4337
4338 //   VRSQRTS  : Vector Reciprocal Square Root Step
4339 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4340                         IIC_VRECSD, "vrsqrts", "f32",
4341                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4342 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4343                         IIC_VRECSQ, "vrsqrts", "f32",
4344                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4345
4346 // Vector Shifts.
4347
4348 //   VSHL     : Vector Shift
4349 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4350                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4351                             "vshl", "s", int_arm_neon_vshifts>;
4352 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4353                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4354                             "vshl", "u", int_arm_neon_vshiftu>;
4355
4356 //   VSHL     : Vector Shift Left (Immediate)
4357 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4358
4359 //   VSHR     : Vector Shift Right (Immediate)
4360 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4361 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4362
4363 //   VSHLL    : Vector Shift Left Long
4364 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4365 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4366
4367 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4368 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4369                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4370                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4371   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4372            ResTy, OpTy, ImmTy, OpNode> {
4373   let Inst{21-16} = op21_16;
4374   let DecoderMethod = "DecodeVSHLMaxInstruction";
4375 }
4376 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4377                           v8i16, v8i8, imm8, NEONvshlli>;
4378 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4379                           v4i32, v4i16, imm16, NEONvshlli>;
4380 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4381                           v2i64, v2i32, imm32, NEONvshlli>;
4382
4383 //   VSHRN    : Vector Shift Right and Narrow
4384 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4385                            NEONvshrn>;
4386
4387 //   VRSHL    : Vector Rounding Shift
4388 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4389                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4390                             "vrshl", "s", int_arm_neon_vrshifts>;
4391 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4392                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4393                             "vrshl", "u", int_arm_neon_vrshiftu>;
4394 //   VRSHR    : Vector Rounding Shift Right
4395 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4396 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4397
4398 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4399 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4400                            NEONvrshrn>;
4401
4402 //   VQSHL    : Vector Saturating Shift
4403 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4404                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4405                             "vqshl", "s", int_arm_neon_vqshifts>;
4406 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4407                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4408                             "vqshl", "u", int_arm_neon_vqshiftu>;
4409 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4410 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4411 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4412
4413 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4414 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4415
4416 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4417 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4418                            NEONvqshrns>;
4419 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4420                            NEONvqshrnu>;
4421
4422 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4423 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4424                            NEONvqshrnsu>;
4425
4426 //   VQRSHL   : Vector Saturating Rounding Shift
4427 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4428                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4429                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4430 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4431                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4432                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4433
4434 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4435 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4436                            NEONvqrshrns>;
4437 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4438                            NEONvqrshrnu>;
4439
4440 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4441 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4442                            NEONvqrshrnsu>;
4443
4444 //   VSRA     : Vector Shift Right and Accumulate
4445 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4446 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4447 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4448 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4449 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4450
4451 //   VSLI     : Vector Shift Left and Insert
4452 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4453
4454 //   VSRI     : Vector Shift Right and Insert
4455 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4456
4457 // Vector Absolute and Saturating Absolute.
4458
4459 //   VABS     : Vector Absolute Value
4460 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4461                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4462                            int_arm_neon_vabs>;
4463 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4464                         IIC_VUNAD, "vabs", "f32",
4465                         v2f32, v2f32, int_arm_neon_vabs>;
4466 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4467                         IIC_VUNAQ, "vabs", "f32",
4468                         v4f32, v4f32, int_arm_neon_vabs>;
4469
4470 //   VQABS    : Vector Saturating Absolute Value
4471 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4472                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4473                            int_arm_neon_vqabs>;
4474
4475 // Vector Negate.
4476
4477 def vnegd  : PatFrag<(ops node:$in),
4478                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4479 def vnegq  : PatFrag<(ops node:$in),
4480                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4481
4482 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4483   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4484         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4485         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4486 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4487   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4488         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4489         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4490
4491 //   VNEG     : Vector Negate (integer)
4492 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4493 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4494 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4495 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4496 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4497 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4498
4499 //   VNEG     : Vector Negate (floating-point)
4500 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4501                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4502                     "vneg", "f32", "$Vd, $Vm", "",
4503                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4504 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4505                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4506                     "vneg", "f32", "$Vd, $Vm", "",
4507                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4508
4509 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4510 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4511 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4512 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4513 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4514 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4515
4516 //   VQNEG    : Vector Saturating Negate
4517 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4518                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4519                            int_arm_neon_vqneg>;
4520
4521 // Vector Bit Counting Operations.
4522
4523 //   VCLS     : Vector Count Leading Sign Bits
4524 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4525                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4526                            int_arm_neon_vcls>;
4527 //   VCLZ     : Vector Count Leading Zeros
4528 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4529                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4530                            int_arm_neon_vclz>;
4531 //   VCNT     : Vector Count One Bits
4532 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4533                         IIC_VCNTiD, "vcnt", "8",
4534                         v8i8, v8i8, int_arm_neon_vcnt>;
4535 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4536                         IIC_VCNTiQ, "vcnt", "8",
4537                         v16i8, v16i8, int_arm_neon_vcnt>;
4538
4539 // Vector Swap
4540 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4541                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4542                      "vswp", "$Vd, $Vm", "", []>;
4543 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4544                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4545                      "vswp", "$Vd, $Vm", "", []>;
4546
4547 // Vector Move Operations.
4548
4549 //   VMOV     : Vector Move (Register)
4550 def : InstAlias<"vmov${p} $Vd, $Vm",
4551                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4552 def : InstAlias<"vmov${p} $Vd, $Vm",
4553                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4554
4555 //   VMOV     : Vector Move (Immediate)
4556
4557 let isReMaterializable = 1 in {
4558 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4559                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4560                          "vmov", "i8", "$Vd, $SIMM", "",
4561                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4562 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4563                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4564                          "vmov", "i8", "$Vd, $SIMM", "",
4565                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4566
4567 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4568                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4569                          "vmov", "i16", "$Vd, $SIMM", "",
4570                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4571   let Inst{9} = SIMM{9};
4572 }
4573
4574 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4575                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4576                          "vmov", "i16", "$Vd, $SIMM", "",
4577                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4578  let Inst{9} = SIMM{9};
4579 }
4580
4581 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4582                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4583                          "vmov", "i32", "$Vd, $SIMM", "",
4584                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4585   let Inst{11-8} = SIMM{11-8};
4586 }
4587
4588 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4589                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4590                          "vmov", "i32", "$Vd, $SIMM", "",
4591                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4592   let Inst{11-8} = SIMM{11-8};
4593 }
4594
4595 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4596                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4597                          "vmov", "i64", "$Vd, $SIMM", "",
4598                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4599 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4600                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4601                          "vmov", "i64", "$Vd, $SIMM", "",
4602                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4603
4604 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4605                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4606                          "vmov", "f32", "$Vd, $SIMM", "",
4607                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4608 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4609                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4610                          "vmov", "f32", "$Vd, $SIMM", "",
4611                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4612 } // isReMaterializable
4613
4614 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4615
4616 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4617                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4618                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4619                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4620                                            imm:$lane))]> {
4621   let Inst{21}  = lane{2};
4622   let Inst{6-5} = lane{1-0};
4623 }
4624 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4625                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4626                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4627                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4628                                            imm:$lane))]> {
4629   let Inst{21} = lane{1};
4630   let Inst{6}  = lane{0};
4631 }
4632 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4633                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4634                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4635                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4636                                            imm:$lane))]> {
4637   let Inst{21}  = lane{2};
4638   let Inst{6-5} = lane{1-0};
4639 }
4640 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4641                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4642                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4643                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4644                                            imm:$lane))]> {
4645   let Inst{21} = lane{1};
4646   let Inst{6}  = lane{0};
4647 }
4648 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4649                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4650                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4651                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4652                                            imm:$lane))]> {
4653   let Inst{21} = lane{0};
4654 }
4655 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4656 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4657           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4658                            (DSubReg_i8_reg imm:$lane))),
4659                      (SubReg_i8_lane imm:$lane))>;
4660 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4661           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4662                              (DSubReg_i16_reg imm:$lane))),
4663                      (SubReg_i16_lane imm:$lane))>;
4664 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4665           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4666                            (DSubReg_i8_reg imm:$lane))),
4667                      (SubReg_i8_lane imm:$lane))>;
4668 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4669           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4670                              (DSubReg_i16_reg imm:$lane))),
4671                      (SubReg_i16_lane imm:$lane))>;
4672 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4673           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4674                              (DSubReg_i32_reg imm:$lane))),
4675                      (SubReg_i32_lane imm:$lane))>;
4676 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4677           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4678                           (SSubReg_f32_reg imm:$src2))>;
4679 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4680           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4681                           (SSubReg_f32_reg imm:$src2))>;
4682 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4683 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4684 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4685           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4686
4687
4688 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4689
4690 let Constraints = "$src1 = $V" in {
4691 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4692                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4693                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4694                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4695                                            GPR:$R, imm:$lane))]> {
4696   let Inst{21}  = lane{2};
4697   let Inst{6-5} = lane{1-0};
4698 }
4699 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4700                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4701                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4702                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4703                                            GPR:$R, imm:$lane))]> {
4704   let Inst{21} = lane{1};
4705   let Inst{6}  = lane{0};
4706 }
4707 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4708                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4709                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4710                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4711                                            GPR:$R, imm:$lane))]> {
4712   let Inst{21} = lane{0};
4713 }
4714 }
4715 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4716           (v16i8 (INSERT_SUBREG QPR:$src1,
4717                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4718                                    (DSubReg_i8_reg imm:$lane))),
4719                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4720                   (DSubReg_i8_reg imm:$lane)))>;
4721 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4722           (v8i16 (INSERT_SUBREG QPR:$src1,
4723                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4724                                      (DSubReg_i16_reg imm:$lane))),
4725                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4726                   (DSubReg_i16_reg imm:$lane)))>;
4727 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4728           (v4i32 (INSERT_SUBREG QPR:$src1,
4729                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4730                                      (DSubReg_i32_reg imm:$lane))),
4731                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4732                   (DSubReg_i32_reg imm:$lane)))>;
4733
4734 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4735           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4736                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4737 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4738           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4739                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4740
4741 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4742 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4743 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4744           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4745
4746 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4747           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4748 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4749           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4750 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4751           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4752
4753 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4754           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4755 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4756           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4757 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4758           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4759
4760 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4761           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4762                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4763                          dsub_0)>;
4764 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4765           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4766                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4767                          dsub_0)>;
4768 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4769           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4770                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4771                          dsub_0)>;
4772
4773 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4774
4775 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4776   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4777           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4778           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4779 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4780   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4781           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4782           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4783
4784 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4785 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4786 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4787 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4788 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4789 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4790
4791 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4792 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4793
4794 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4795
4796 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4797               ValueType Ty, Operand IdxTy>
4798   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4799               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4800               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4801
4802 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4803               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4804   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4805               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4806               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4807                                       VectorIndex32:$lane)))]>;
4808
4809 // Inst{19-16} is partially specified depending on the element size.
4810
4811 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4812   bits<3> lane;
4813   let Inst{19-17} = lane{2-0};
4814 }
4815 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4816   bits<2> lane;
4817   let Inst{19-18} = lane{1-0};
4818 }
4819 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4820   bits<1> lane;
4821   let Inst{19} = lane{0};
4822 }
4823 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4824   bits<3> lane;
4825   let Inst{19-17} = lane{2-0};
4826 }
4827 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4828   bits<2> lane;
4829   let Inst{19-18} = lane{1-0};
4830 }
4831 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4832   bits<1> lane;
4833   let Inst{19} = lane{0};
4834 }
4835
4836 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4837           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4838
4839 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4840           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4841
4842 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4843           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4844                                   (DSubReg_i8_reg imm:$lane))),
4845                            (SubReg_i8_lane imm:$lane)))>;
4846 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4847           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4848                                     (DSubReg_i16_reg imm:$lane))),
4849                             (SubReg_i16_lane imm:$lane)))>;
4850 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4851           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4852                                     (DSubReg_i32_reg imm:$lane))),
4853                             (SubReg_i32_lane imm:$lane)))>;
4854 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4855           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4856                                    (DSubReg_i32_reg imm:$lane))),
4857                            (SubReg_i32_lane imm:$lane)))>;
4858
4859 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4860                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4861 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4862                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4863
4864 //   VMOVN    : Vector Narrowing Move
4865 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4866                          "vmovn", "i", trunc>;
4867 //   VQMOVN   : Vector Saturating Narrowing Move
4868 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4869                             "vqmovn", "s", int_arm_neon_vqmovns>;
4870 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4871                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4872 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4873                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4874 //   VMOVL    : Vector Lengthening Move
4875 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4876 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4877
4878 // Vector Conversions.
4879
4880 //   VCVT     : Vector Convert Between Floating-Point and Integers
4881 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4882                      v2i32, v2f32, fp_to_sint>;
4883 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4884                      v2i32, v2f32, fp_to_uint>;
4885 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4886                      v2f32, v2i32, sint_to_fp>;
4887 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4888                      v2f32, v2i32, uint_to_fp>;
4889
4890 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4891                      v4i32, v4f32, fp_to_sint>;
4892 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4893                      v4i32, v4f32, fp_to_uint>;
4894 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4895                      v4f32, v4i32, sint_to_fp>;
4896 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4897                      v4f32, v4i32, uint_to_fp>;
4898
4899 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4900 let DecoderMethod = "DecodeVCVTD" in {
4901 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4902                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4903 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4904                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4905 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4906                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4907 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4908                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4909 }
4910
4911 let DecoderMethod = "DecodeVCVTQ" in {
4912 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4913                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4914 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4915                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4916 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4917                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4918 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4919                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4920 }
4921
4922 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4923 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4924                         IIC_VUNAQ, "vcvt", "f16.f32",
4925                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4926                 Requires<[HasNEON, HasFP16]>;
4927 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4928                         IIC_VUNAQ, "vcvt", "f32.f16",
4929                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4930                 Requires<[HasNEON, HasFP16]>;
4931
4932 // Vector Reverse.
4933
4934 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4935
4936 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4937   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4938         (ins DPR:$Vm), IIC_VMOVD,
4939         OpcodeStr, Dt, "$Vd, $Vm", "",
4940         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4941 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4942   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4943         (ins QPR:$Vm), IIC_VMOVQ,
4944         OpcodeStr, Dt, "$Vd, $Vm", "",
4945         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4946
4947 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4948 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4949 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4950 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4951
4952 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4953 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4954 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4955 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4956
4957 //   VREV32   : Vector Reverse elements within 32-bit words
4958
4959 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4960   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4961         (ins DPR:$Vm), IIC_VMOVD,
4962         OpcodeStr, Dt, "$Vd, $Vm", "",
4963         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4964 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4965   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4966         (ins QPR:$Vm), IIC_VMOVQ,
4967         OpcodeStr, Dt, "$Vd, $Vm", "",
4968         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4969
4970 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4971 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4972
4973 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4974 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4975
4976 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4977
4978 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4979   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4980         (ins DPR:$Vm), IIC_VMOVD,
4981         OpcodeStr, Dt, "$Vd, $Vm", "",
4982         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4983 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4984   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4985         (ins QPR:$Vm), IIC_VMOVQ,
4986         OpcodeStr, Dt, "$Vd, $Vm", "",
4987         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4988
4989 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4990 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4991
4992 // Other Vector Shuffles.
4993
4994 //  Aligned extractions: really just dropping registers
4995
4996 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4997       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4998              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4999
5000 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5001
5002 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5003
5004 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5005
5006 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5007
5008 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5009
5010
5011 //   VEXT     : Vector Extract
5012
5013 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5014   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5015         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5016         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5017         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5018                                      (Ty DPR:$Vm), imm:$index)))]> {
5019   bits<4> index;
5020   let Inst{11-8} = index{3-0};
5021 }
5022
5023 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5024   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5025         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5026         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5027         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5028                                      (Ty QPR:$Vm), imm:$index)))]> {
5029   bits<4> index;
5030   let Inst{11-8} = index{3-0};
5031 }
5032
5033 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5034   let Inst{11-8} = index{3-0};
5035 }
5036 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5037   let Inst{11-9} = index{2-0};
5038   let Inst{8}    = 0b0;
5039 }
5040 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5041   let Inst{11-10} = index{1-0};
5042   let Inst{9-8}    = 0b00;
5043 }
5044 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5045                            (v2f32 DPR:$Vm),
5046                            (i32 imm:$index))),
5047           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5048
5049 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5050   let Inst{11-8} = index{3-0};
5051 }
5052 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5053   let Inst{11-9} = index{2-0};
5054   let Inst{8}    = 0b0;
5055 }
5056 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5057   let Inst{11-10} = index{1-0};
5058   let Inst{9-8}    = 0b00;
5059 }
5060 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5061   let Inst{11} = index{0};
5062   let Inst{10-8}    = 0b000;
5063 }
5064 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5065                            (v4f32 QPR:$Vm),
5066                            (i32 imm:$index))),
5067           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5068
5069 //   VTRN     : Vector Transpose
5070
5071 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5072 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5073 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5074
5075 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5076 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5077 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5078
5079 //   VUZP     : Vector Unzip (Deinterleave)
5080
5081 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5082 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5083 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5084
5085 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5086 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5087 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5088
5089 //   VZIP     : Vector Zip (Interleave)
5090
5091 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5092 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5093 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5094
5095 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5096 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5097 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5098
5099 // Vector Table Lookup and Table Extension.
5100
5101 //   VTBL     : Vector Table Lookup
5102 let DecoderMethod = "DecodeTBLInstruction" in {
5103 def  VTBL1
5104   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5105         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5106         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5107         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5108 let hasExtraSrcRegAllocReq = 1 in {
5109 def  VTBL2
5110   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5111         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5112         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5113 def  VTBL3
5114   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5115         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5116         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5117 def  VTBL4
5118   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5119         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5120         NVTBLFrm, IIC_VTB4,
5121         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5122 } // hasExtraSrcRegAllocReq = 1
5123
5124 def  VTBL2Pseudo
5125   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5126 def  VTBL3Pseudo
5127   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5128 def  VTBL4Pseudo
5129   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5130
5131 //   VTBX     : Vector Table Extension
5132 def  VTBX1
5133   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5134         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5135         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5136         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5137                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5138 let hasExtraSrcRegAllocReq = 1 in {
5139 def  VTBX2
5140   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5141         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5142         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5143 def  VTBX3
5144   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5145         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5146         NVTBLFrm, IIC_VTBX3,
5147         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5148         "$orig = $Vd", []>;
5149 def  VTBX4
5150   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5151         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5152         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5153         "$orig = $Vd", []>;
5154 } // hasExtraSrcRegAllocReq = 1
5155
5156 def  VTBX2Pseudo
5157   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5158                 IIC_VTBX2, "$orig = $dst", []>;
5159 def  VTBX3Pseudo
5160   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5161                 IIC_VTBX3, "$orig = $dst", []>;
5162 def  VTBX4Pseudo
5163   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5164                 IIC_VTBX4, "$orig = $dst", []>;
5165 } // DecoderMethod = "DecodeTBLInstruction"
5166
5167 //===----------------------------------------------------------------------===//
5168 // NEON instructions for single-precision FP math
5169 //===----------------------------------------------------------------------===//
5170
5171 class N2VSPat<SDNode OpNode, NeonI Inst>
5172   : NEONFPPat<(f32 (OpNode SPR:$a)),
5173               (EXTRACT_SUBREG
5174                (v2f32 (COPY_TO_REGCLASS (Inst
5175                 (INSERT_SUBREG
5176                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5177                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5178
5179 class N3VSPat<SDNode OpNode, NeonI Inst>
5180   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5181               (EXTRACT_SUBREG
5182                (v2f32 (COPY_TO_REGCLASS (Inst
5183                 (INSERT_SUBREG
5184                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5185                  SPR:$a, ssub_0),
5186                 (INSERT_SUBREG
5187                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5188                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5189
5190 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5191   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5192               (EXTRACT_SUBREG
5193                (v2f32 (COPY_TO_REGCLASS (Inst
5194                 (INSERT_SUBREG
5195                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5196                  SPR:$acc, ssub_0),
5197                 (INSERT_SUBREG
5198                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5199                  SPR:$a, ssub_0),
5200                 (INSERT_SUBREG
5201                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5202                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5203
5204 def : N3VSPat<fadd, VADDfd>;
5205 def : N3VSPat<fsub, VSUBfd>;
5206 def : N3VSPat<fmul, VMULfd>;
5207 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5208       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5209 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5210       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5211 def : N2VSPat<fabs, VABSfd>;
5212 def : N2VSPat<fneg, VNEGfd>;
5213 def : N3VSPat<NEONfmax, VMAXfd>;
5214 def : N3VSPat<NEONfmin, VMINfd>;
5215 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5216 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5217 def : N2VSPat<arm_sitof, VCVTs2fd>;
5218 def : N2VSPat<arm_uitof, VCVTu2fd>;
5219
5220 //===----------------------------------------------------------------------===//
5221 // Non-Instruction Patterns
5222 //===----------------------------------------------------------------------===//
5223
5224 // bit_convert
5225 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5226 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5227 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5228 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5229 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5230 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5231 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5232 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5233 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5234 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5235 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5236 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5237 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5238 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5239 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5240 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5241 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5242 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5243 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5244 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5245 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5246 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5247 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5248 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5249 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5250 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5251 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5252 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5253 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5254 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5255
5256 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5257 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5258 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5259 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5260 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5261 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5262 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5263 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5264 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5265 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5266 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5267 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5268 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5269 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5270 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5271 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5272 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5273 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5274 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5275 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5276 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5277 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5278 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5279 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5280 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5281 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5282 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5283 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5284 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5285 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5286
5287
5288 //===----------------------------------------------------------------------===//
5289 // Assembler aliases
5290 //
5291
5292 // VADD two-operand aliases.
5293 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5294                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5295 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5296                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5297 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5298                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5299 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5300                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5301
5302 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5303                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5304 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5305                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5306 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5307                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5308 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5309                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5310
5311 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5312                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5313 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5314                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5315
5316 // VSUB two-operand aliases.
5317 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5318                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5319 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5320                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5321 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5322                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5323 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5324                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5325
5326 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5327                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5328 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5329                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5330 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5331                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5332 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5333                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5334
5335 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5336                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5337 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5338                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5339
5340 // VADDW two-operand aliases.
5341 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5342                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5343 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5344                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5345 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5346                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5347 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5348                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5349 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5350                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5351 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5352                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5353
5354 // VAND/VEOR/VORR accept but do not require a type suffix.
5355 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5356                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5357 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5358                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5359 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5360                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5361 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5362                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5363 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5364                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5365 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5366                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5367 // ... two-operand aliases
5368 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5369                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5370 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5371                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5372 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5373                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5374 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5375                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5376 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5377                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5378 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5379                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5380
5381 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5382                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5383 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5384                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5385 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5386                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5387 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5388                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5389 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5390                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5391 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5392                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5393
5394 // VMUL two-operand aliases.
5395 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5396                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5397 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5398                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5399 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5400                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5401 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5402                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5403
5404 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5405                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5406 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5407                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5408 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5409                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5410 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5411                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5412
5413 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5414                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5415 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5416                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5417
5418 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5419                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5420                                  VectorIndex16:$lane, pred:$p)>;
5421 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5422                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5423                                  VectorIndex16:$lane, pred:$p)>;
5424
5425 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5426                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5427                                  VectorIndex32:$lane, pred:$p)>;
5428 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5429                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5430                                  VectorIndex32:$lane, pred:$p)>;
5431
5432 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5433                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5434                               VectorIndex32:$lane, pred:$p)>;
5435 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5436                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5437                               VectorIndex32:$lane, pred:$p)>;
5438
5439 // VQADD (register) two-operand aliases.
5440 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5441                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5442 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5443                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5444 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5445                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5446 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5447                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5448 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5449                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5450 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5451                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5452 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5453                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5454 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5455                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5456
5457 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5458                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5459 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5460                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5461 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5462                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5463 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5464                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5465 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5466                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5467 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5468                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5469 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5470                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5471 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5472                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5473
5474 // VSHL (immediate) two-operand aliases.
5475 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5476                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5477 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5478                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5479 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5480                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5481 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5482                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5483
5484 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5485                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5486 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5487                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5488 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5489                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5490 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5491                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5492
5493 // VSHL (register) two-operand aliases.
5494 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5495                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5496 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5497                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5498 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5499                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5500 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5501                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5502 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5503                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5504 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5505                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5506 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5507                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5508 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5509                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5510
5511 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5512                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5513 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5514                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5515 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5516                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5517 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5518                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5519 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5520                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5521 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5522                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5523 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5524                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5525 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5526                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5527
5528 // VSHL (immediate) two-operand aliases.
5529 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5530                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5531 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5532                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5533 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5534                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5535 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5536                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5537
5538 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5539                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5540 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5541                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5542 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5543                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5544 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5545                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5546
5547 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5548                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5549 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5550                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5551 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5552                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5553 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5554                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5555
5556 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5557                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5558 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5559                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5560 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5561                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5562 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5563                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5564
5565 // VLD1 single-lane pseudo-instructions. These need special handling for
5566 // the lane index that an InstAlias can't handle, so we use these instead.
5567 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5568                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5569 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5570                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5571 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5572                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5573
5574 defm VLD1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr!",
5575                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5576 defm VLD1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr!",
5577                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5578 defm VLD1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr!",
5579                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5580 defm VLD1LNdWB_register_Asm :
5581         NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5582                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5583                        rGPR:$Rm, pred:$p)>;
5584 defm VLD1LNdWB_register_Asm :
5585         NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5586                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5587                        rGPR:$Rm, pred:$p)>;
5588 defm VLD1LNdWB_register_Asm :
5589         NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5590                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5591                        rGPR:$Rm, pred:$p)>;
5592
5593
5594 // VST1 single-lane pseudo-instructions. These need special handling for
5595 // the lane index that an InstAlias can't handle, so we use these instead.
5596 defm VST1LNdAsm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr",
5597                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5598 defm VST1LNdAsm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr",
5599                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5600 defm VST1LNdAsm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr",
5601                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5602
5603 defm VST1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr!",
5604                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5605 defm VST1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr!",
5606                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5607 defm VST1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr!",
5608                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5609 defm VST1LNdWB_register_Asm :
5610         NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5611                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5612                        rGPR:$Rm, pred:$p)>;
5613 defm VST1LNdWB_register_Asm :
5614         NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5615                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5616                        rGPR:$Rm, pred:$p)>;
5617 defm VST1LNdWB_register_Asm :
5618         NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5619                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5620                        rGPR:$Rm, pred:$p)>;
5621
5622 // VMOV takes an optional datatype suffix
5623 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5624                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5625 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5626                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5627
5628 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5629 // D-register versions.
5630 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
5631                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5632 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
5633                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5634 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
5635                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5636 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
5637                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5638 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
5639                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5640 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
5641                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5642 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
5643                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5644 // Q-register versions.
5645 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
5646                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5647 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
5648                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5649 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
5650                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5651 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
5652                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5653 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
5654                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5655 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
5656                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5657 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
5658                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5659
5660 // Two-operand variants for VEXT
5661 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5662                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
5663 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5664                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
5665 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5666                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
5667
5668 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5669                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
5670 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5671                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
5672 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5673                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
5674 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
5675                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;