lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use vldmia to load a Q register as a D register pair.
 133 // This is equivalent to VLDMD except that it has a Q register operand
 134 // instead of a pair of D registers.
 135 def VLDMQ
 136   : AXDI4<(outs QPR:$dst), (ins addrmode4:$addr, pred:$p),
 137           IndexModeNone, IIC_fpLoadm,
 138           "vldm${addr:submode}${p}\t$addr, ${dst:dregpair}", "",
 139           [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 140
 141 let mayLoad = 1, neverHasSideEffects = 1 in {
 142 // Use vld1 to load a Q register as a D register pair.
 143 // This alternative to VLDMQ allows an alignment to be specified.
 144 // This is equivalent to VLD1q64 except that it has a Q register operand.
 145 def VLD1q
 146   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 147           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 148 } // mayLoad = 1, neverHasSideEffects = 1
 149
 150 // Use vstmia to store a Q register as a D register pair.
 151 // This is equivalent to VSTMD except that it has a Q register operand
 152 // instead of a pair of D registers.
 153 def VSTMQ
 154   : AXDI4<(outs), (ins QPR:$src, addrmode4:$addr, pred:$p),
 155           IndexModeNone, IIC_fpStorem,
 156           "vstm${addr:submode}${p}\t$addr, ${src:dregpair}", "",
 157           [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 158
 159 let mayStore = 1, neverHasSideEffects = 1 in {
 160 // Use vst1 to store a Q register as a D register pair.
 161 // This alternative to VSTMQ allows an alignment to be specified.
 162 // This is equivalent to VST1q64 except that it has a Q register operand.
 163 def VST1q
 164   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 165           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 166 } // mayStore = 1, neverHasSideEffects = 1
 167
 168 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 169
 170 // Classes for VLD* pseudo-instructions with multi-register operands.
 171 // These are expanded to real instructions after register allocation.
 172 class VLDQPseudo
 173   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD2, "">;
 174 class VLDQWBPseudo
 175   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 176                 (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 177                 "$addr.addr = $wb">;
 178 class VLDQQPseudo
 179   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), IIC_VLD4, "">;
 180 class VLDQQWBPseudo
 181   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 182                 (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 183                 "$addr.addr = $wb">;
 184 class VLDQQQQWBPseudo
 185   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 186                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VLD4,
 187                 "$addr.addr = $wb, $src = $dst">;
 188
 189 //   VLD1     : Vector Load (multiple single elements)
 190 class VLD1D<bits<4> op7_4, string Dt>
 191   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 192           (ins addrmode6:$addr), IIC_VLD1,
 193           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 196           (ins addrmode6:$addr), IIC_VLD1,
 197           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 198
 199 def  VLD1d8   : VLD1D<0b0000, "8">;
 200 def  VLD1d16  : VLD1D<0b0100, "16">;
 201 def  VLD1d32  : VLD1D<0b1000, "32">;
 202 def  VLD1d64  : VLD1D<0b1100, "64">;
 203
 204 def  VLD1q8   : VLD1Q<0b0000, "8">;
 205 def  VLD1q16  : VLD1Q<0b0100, "16">;
 206 def  VLD1q32  : VLD1Q<0b1000, "32">;
 207 def  VLD1q64  : VLD1Q<0b1100, "64">;
 208
 209 def  VLD1q8Pseudo  : VLDQPseudo;
 210 def  VLD1q16Pseudo : VLDQPseudo;
 211 def  VLD1q32Pseudo : VLDQPseudo;
 212 def  VLD1q64Pseudo : VLDQPseudo;
 213
 214 // ...with address register writeback:
 215 class VLD1DWB<bits<4> op7_4, string Dt>
 216   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 217           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 218           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 219           "$addr.addr = $wb", []>;
 220 class VLD1QWB<bits<4> op7_4, string Dt>
 221   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 222           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 223           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 224           "$addr.addr = $wb", []>;
 225
 226 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 227 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 228 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 229 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 230
 231 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 232 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 233 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 234 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 235
 236 def VLD1q8Pseudo_UPD  : VLDQWBPseudo;
 237 def VLD1q16Pseudo_UPD : VLDQWBPseudo;
 238 def VLD1q32Pseudo_UPD : VLDQWBPseudo;
 239 def VLD1q64Pseudo_UPD : VLDQWBPseudo;
 240
 241 // ...with 3 registers (some of these are only for the disassembler):
 242 class VLD1D3<bits<4> op7_4, string Dt>
 243   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 244           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 245           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 246 class VLD1D3WB<bits<4> op7_4, string Dt>
 247   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 248           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 249           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 250
 251 def VLD1d8T      : VLD1D3<0b0000, "8">;
 252 def VLD1d16T     : VLD1D3<0b0100, "16">;
 253 def VLD1d32T     : VLD1D3<0b1000, "32">;
 254 def VLD1d64T     : VLD1D3<0b1100, "64">;
 255
 256 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 257 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 258 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 259 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 260
 261 def VLD1d64TPseudo     : VLDQQPseudo;
 262 def VLD1d64TPseudo_UPD : VLDQQWBPseudo;
 263
 264 // ...with 4 registers (some of these are only for the disassembler):
 265 class VLD1D4<bits<4> op7_4, string Dt>
 266   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 267           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 268           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 269 class VLD1D4WB<bits<4> op7_4, string Dt>
 270   : NLdSt<0,0b10,0b0010,op7_4,
 271           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 272           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 273           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 274           []>;
 275
 276 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 277 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 278 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 279 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 280
 281 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 282 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 283 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 284 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 285
 286 def VLD1d64QPseudo     : VLDQQPseudo;
 287 def VLD1d64QPseudo_UPD : VLDQQWBPseudo;
 288
 289 //   VLD2     : Vector Load (multiple 2-element structures)
 290 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 291   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 292           (ins addrmode6:$addr), IIC_VLD2,
 293           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 294 class VLD2Q<bits<4> op7_4, string Dt>
 295   : NLdSt<0, 0b10, 0b0011, op7_4,
 296           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 297           (ins addrmode6:$addr), IIC_VLD2,
 298           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 299
 300 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 301 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 302 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 303
 304 def  VLD2q8   : VLD2Q<0b0000, "8">;
 305 def  VLD2q16  : VLD2Q<0b0100, "16">;
 306 def  VLD2q32  : VLD2Q<0b1000, "32">;
 307
 308 def  VLD2d8Pseudo  : VLDQPseudo;
 309 def  VLD2d16Pseudo : VLDQPseudo;
 310 def  VLD2d32Pseudo : VLDQPseudo;
 311
 312 def  VLD2q8Pseudo  : VLDQQPseudo;
 313 def  VLD2q16Pseudo : VLDQQPseudo;
 314 def  VLD2q32Pseudo : VLDQQPseudo;
 315
 316 // ...with address register writeback:
 317 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 318   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 319           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 320           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 321           "$addr.addr = $wb", []>;
 322 class VLD2QWB<bits<4> op7_4, string Dt>
 323   : NLdSt<0, 0b10, 0b0011, op7_4,
 324           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 325           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 326           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 327           "$addr.addr = $wb", []>;
 328
 329 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 330 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 331 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 332
 333 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 334 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 335 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 336
 337 def VLD2d8Pseudo_UPD  : VLDQWBPseudo;
 338 def VLD2d16Pseudo_UPD : VLDQWBPseudo;
 339 def VLD2d32Pseudo_UPD : VLDQWBPseudo;
 340
 341 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo;
 342 def VLD2q16Pseudo_UPD : VLDQQWBPseudo;
 343 def VLD2q32Pseudo_UPD : VLDQQWBPseudo;
 344
 345 // ...with double-spaced registers (for disassembly only):
 346 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 347 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 348 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 349 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 350 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 351 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 352
 353 //   VLD3     : Vector Load (multiple 3-element structures)
 354 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 355   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 356           (ins addrmode6:$addr), IIC_VLD3,
 357           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 358
 359 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 360 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 361 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 362
 363 def  VLD3d8Pseudo  : VLDQQPseudo;
 364 def  VLD3d16Pseudo : VLDQQPseudo;
 365 def  VLD3d32Pseudo : VLDQQPseudo;
 366
 367 // ...with address register writeback:
 368 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 369   : NLdSt<0, 0b10, op11_8, op7_4,
 370           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 371           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 372           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 373           "$addr.addr = $wb", []>;
 374
 375 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 376 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 377 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 378
 379 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo;
 380 def VLD3d16Pseudo_UPD : VLDQQWBPseudo;
 381 def VLD3d32Pseudo_UPD : VLDQQWBPseudo;
 382
 383 // ...with double-spaced registers (non-updating versions for disassembly only):
 384 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 385 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 386 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 387 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 388 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 389 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 390
 391 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo;
 392 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo;
 393 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo;
 394
 395 // ...alternate versions to be allocated odd register numbers:
 396 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo;
 397 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo;
 398 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo;
 399
 400 //   VLD4     : Vector Load (multiple 4-element structures)
 401 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 402   : NLdSt<0, 0b10, op11_8, op7_4,
 403           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 404           (ins addrmode6:$addr), IIC_VLD4,
 405           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 406
 407 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 408 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 409 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 410
 411 def  VLD4d8Pseudo  : VLDQQPseudo;
 412 def  VLD4d16Pseudo : VLDQQPseudo;
 413 def  VLD4d32Pseudo : VLDQQPseudo;
 414
 415 // ...with address register writeback:
 416 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 417   : NLdSt<0, 0b10, op11_8, op7_4,
 418           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 419           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 420           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 421           "$addr.addr = $wb", []>;
 422
 423 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 424 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 425 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 426
 427 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo;
 428 def VLD4d16Pseudo_UPD : VLDQQWBPseudo;
 429 def VLD4d32Pseudo_UPD : VLDQQWBPseudo;
 430
 431 // ...with double-spaced registers (non-updating versions for disassembly only):
 432 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 433 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 434 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 435 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 436 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 437 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 438
 439 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo;
 440 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo;
 441 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo;
 442
 443 // ...alternate versions to be allocated odd register numbers:
 444 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo;
 445 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo;
 446 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo;
 447
 448 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 449 // These are expanded to real instructions after register allocation.
 450 class VLDQLNPseudo<InstrItinClass itin>
 451   : PseudoNLdSt<(outs QPR:$dst),
 452                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 453                 itin, "$src = $dst">;
 454 class VLDQLNWBPseudo<InstrItinClass itin>
 455   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 456                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 457                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 458 class VLDQQLNPseudo<InstrItinClass itin>
 459   : PseudoNLdSt<(outs QQPR:$dst),
 460                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 461                 itin, "$src = $dst">;
 462 class VLDQQLNWBPseudo<InstrItinClass itin>
 463   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 464                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 465                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 466 class VLDQQQQLNPseudo<InstrItinClass itin>
 467   : PseudoNLdSt<(outs QQQQPR:$dst),
 468                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 469                 itin, "$src = $dst">;
 470 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 471   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 472                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 473                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 474
 475 //   VLD1LN   : Vector Load (single element to one lane)
 476 //   FIXME: Not yet implemented.
 477
 478 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 479 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 480   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 481           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 482           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 483           "$src1 = $dst1, $src2 = $dst2", []>;
 484
 485 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 486 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 487 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 488
 489 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2>;
 490 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2>;
 491 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2>;
 492
 493 // ...with double-spaced registers:
 494 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 495 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 496
 497 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2>;
 498 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2>;
 499
 500 // ...with address register writeback:
 501 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 502   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 503           (ins addrmode6:$addr, am6offset:$offset,
 504            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 505           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 506           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 507
 508 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 509 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 510 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 511
 512 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2>;
 513 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2>;
 514 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2>;
 515
 516 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 517 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 518
 519 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2>;
 520 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2>;
 521
 522 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 523 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 524   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 525           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 526           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 527           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 528           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 529
 530 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 531 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 532 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 533
 534 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3>;
 535 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3>;
 536 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3>;
 537
 538 // ...with double-spaced registers:
 539 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 540 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 541
 542 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3>;
 543 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3>;
 544
 545 // ...with address register writeback:
 546 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 547   : NLdSt<1, 0b10, op11_8, op7_4,
 548           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 549           (ins addrmode6:$addr, am6offset:$offset,
 550            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 551           IIC_VLD3, "vld3", Dt,
 552           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 553           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 554           []>;
 555
 556 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 557 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 558 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 559
 560 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3>;
 561 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3>;
 562 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3>;
 563
 564 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 565 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 566
 567 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3>;
 568 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3>;
 569
 570 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 571 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 572   : NLdSt<1, 0b10, op11_8, op7_4,
 573           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 574           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 575           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 576           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 577           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 578
 579 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 580 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 581 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 582
 583 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4>;
 584 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4>;
 585 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4>;
 586
 587 // ...with double-spaced registers:
 588 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 589 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 590
 591 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4>;
 592 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4>;
 593
 594 // ...with address register writeback:
 595 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 596   : NLdSt<1, 0b10, op11_8, op7_4,
 597           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 598           (ins addrmode6:$addr, am6offset:$offset,
 599            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 600           IIC_VLD4, "vld4", Dt,
 601 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 602 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 603           []>;
 604
 605 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 606 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 607 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 608
 609 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4>;
 610 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4>;
 611 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4>;
 612
 613 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 614 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 615
 616 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4>;
 617 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4>;
 618
 619 //   VLD1DUP  : Vector Load (single element to all lanes)
 620 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 621 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 622 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 623 //   FIXME: Not yet implemented.
 624 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 625
 626 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 627
 628 // Classes for VST* pseudo-instructions with multi-register operands.
 629 // These are expanded to real instructions after register allocation.
 630 class VSTQPseudo
 631   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), IIC_VST, "">;
 632 class VSTQWBPseudo
 633   : PseudoNLdSt<(outs GPR:$wb),
 634                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 635                 "$addr.addr = $wb">;
 636 class VSTQQPseudo
 637   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), IIC_VST, "">;
 638 class VSTQQWBPseudo
 639   : PseudoNLdSt<(outs GPR:$wb),
 640                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), IIC_VST,
 641                 "$addr.addr = $wb">;
 642 class VSTQQQQWBPseudo
 643   : PseudoNLdSt<(outs GPR:$wb),
 644                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VST,
 645                 "$addr.addr = $wb">;
 646
 647 //   VST1     : Vector Store (multiple single elements)
 648 class VST1D<bits<4> op7_4, string Dt>
 649   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 650           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 651 class VST1Q<bits<4> op7_4, string Dt>
 652   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 653           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 654           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 655
 656 def  VST1d8   : VST1D<0b0000, "8">;
 657 def  VST1d16  : VST1D<0b0100, "16">;
 658 def  VST1d32  : VST1D<0b1000, "32">;
 659 def  VST1d64  : VST1D<0b1100, "64">;
 660
 661 def  VST1q8   : VST1Q<0b0000, "8">;
 662 def  VST1q16  : VST1Q<0b0100, "16">;
 663 def  VST1q32  : VST1Q<0b1000, "32">;
 664 def  VST1q64  : VST1Q<0b1100, "64">;
 665
 666 def  VST1q8Pseudo  : VSTQPseudo;
 667 def  VST1q16Pseudo : VSTQPseudo;
 668 def  VST1q32Pseudo : VSTQPseudo;
 669 def  VST1q64Pseudo : VSTQPseudo;
 670
 671 // ...with address register writeback:
 672 class VST1DWB<bits<4> op7_4, string Dt>
 673   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 674           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 675           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 676 class VST1QWB<bits<4> op7_4, string Dt>
 677   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 678           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 679           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 680
 681 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 682 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 683 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 684 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 685
 686 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 687 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 688 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 689 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 690
 691 def VST1q8Pseudo_UPD  : VSTQWBPseudo;
 692 def VST1q16Pseudo_UPD : VSTQWBPseudo;
 693 def VST1q32Pseudo_UPD : VSTQWBPseudo;
 694 def VST1q64Pseudo_UPD : VSTQWBPseudo;
 695
 696 // ...with 3 registers (some of these are only for the disassembler):
 697 class VST1D3<bits<4> op7_4, string Dt>
 698   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 699           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 700           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 701 class VST1D3WB<bits<4> op7_4, string Dt>
 702   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 703           (ins addrmode6:$addr, am6offset:$offset,
 704            DPR:$src1, DPR:$src2, DPR:$src3),
 705           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 706           "$addr.addr = $wb", []>;
 707
 708 def VST1d8T      : VST1D3<0b0000, "8">;
 709 def VST1d16T     : VST1D3<0b0100, "16">;
 710 def VST1d32T     : VST1D3<0b1000, "32">;
 711 def VST1d64T     : VST1D3<0b1100, "64">;
 712
 713 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 714 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 715 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 716 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 717
 718 def VST1d64TPseudo     : VSTQQPseudo;
 719 def VST1d64TPseudo_UPD : VSTQQWBPseudo;
 720
 721 // ...with 4 registers (some of these are only for the disassembler):
 722 class VST1D4<bits<4> op7_4, string Dt>
 723   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 724           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 725           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 726           []>;
 727 class VST1D4WB<bits<4> op7_4, string Dt>
 728   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 729           (ins addrmode6:$addr, am6offset:$offset,
 730            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 731           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 732           "$addr.addr = $wb", []>;
 733
 734 def VST1d8Q      : VST1D4<0b0000, "8">;
 735 def VST1d16Q     : VST1D4<0b0100, "16">;
 736 def VST1d32Q     : VST1D4<0b1000, "32">;
 737 def VST1d64Q     : VST1D4<0b1100, "64">;
 738
 739 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 740 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 741 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 742 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 743
 744 def VST1d64QPseudo     : VSTQQPseudo;
 745 def VST1d64QPseudo_UPD : VSTQQWBPseudo;
 746
 747 //   VST2     : Vector Store (multiple 2-element structures)
 748 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 749   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 750           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 751           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 752 class VST2Q<bits<4> op7_4, string Dt>
 753   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 754           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 755           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 756           "", []>;
 757
 758 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 759 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 760 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 761
 762 def  VST2q8   : VST2Q<0b0000, "8">;
 763 def  VST2q16  : VST2Q<0b0100, "16">;
 764 def  VST2q32  : VST2Q<0b1000, "32">;
 765
 766 def  VST2d8Pseudo  : VSTQPseudo;
 767 def  VST2d16Pseudo : VSTQPseudo;
 768 def  VST2d32Pseudo : VSTQPseudo;
 769
 770 def  VST2q8Pseudo  : VSTQQPseudo;
 771 def  VST2q16Pseudo : VSTQQPseudo;
 772 def  VST2q32Pseudo : VSTQQPseudo;
 773
 774 // ...with address register writeback:
 775 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 776   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 777           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 778           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 779           "$addr.addr = $wb", []>;
 780 class VST2QWB<bits<4> op7_4, string Dt>
 781   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 782           (ins addrmode6:$addr, am6offset:$offset,
 783            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 784           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 785           "$addr.addr = $wb", []>;
 786
 787 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 788 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 789 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 790
 791 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 792 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 793 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 794
 795 def VST2d8Pseudo_UPD  : VSTQWBPseudo;
 796 def VST2d16Pseudo_UPD : VSTQWBPseudo;
 797 def VST2d32Pseudo_UPD : VSTQWBPseudo;
 798
 799 def VST2q8Pseudo_UPD  : VSTQQWBPseudo;
 800 def VST2q16Pseudo_UPD : VSTQQWBPseudo;
 801 def VST2q32Pseudo_UPD : VSTQQWBPseudo;
 802
 803 // ...with double-spaced registers (for disassembly only):
 804 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 805 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 806 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 807 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 808 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 809 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 810
 811 //   VST3     : Vector Store (multiple 3-element structures)
 812 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 813   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 814           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 815           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 816
 817 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 818 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 819 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 820
 821 def  VST3d8Pseudo  : VSTQQPseudo;
 822 def  VST3d16Pseudo : VSTQQPseudo;
 823 def  VST3d32Pseudo : VSTQQPseudo;
 824
 825 // ...with address register writeback:
 826 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 827   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 828           (ins addrmode6:$addr, am6offset:$offset,
 829            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 830           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 831           "$addr.addr = $wb", []>;
 832
 833 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 834 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 835 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 836
 837 def VST3d8Pseudo_UPD  : VSTQQWBPseudo;
 838 def VST3d16Pseudo_UPD : VSTQQWBPseudo;
 839 def VST3d32Pseudo_UPD : VSTQQWBPseudo;
 840
 841 // ...with double-spaced registers (non-updating versions for disassembly only):
 842 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 843 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 844 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 845 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 846 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 847 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 848
 849 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo;
 850 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo;
 851 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo;
 852
 853 // ...alternate versions to be allocated odd register numbers:
 854 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 855 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo;
 856 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo;
 857
 858 //   VST4     : Vector Store (multiple 4-element structures)
 859 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 860   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 861           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 862           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 863           "", []>;
 864
 865 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 866 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 867 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 868
 869 def  VST4d8Pseudo  : VSTQQPseudo;
 870 def  VST4d16Pseudo : VSTQQPseudo;
 871 def  VST4d32Pseudo : VSTQQPseudo;
 872
 873 // ...with address register writeback:
 874 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 875   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 876           (ins addrmode6:$addr, am6offset:$offset,
 877            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 878            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 879           "$addr.addr = $wb", []>;
 880
 881 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 882 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 883 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 884
 885 def VST4d8Pseudo_UPD  : VSTQQWBPseudo;
 886 def VST4d16Pseudo_UPD : VSTQQWBPseudo;
 887 def VST4d32Pseudo_UPD : VSTQQWBPseudo;
 888
 889 // ...with double-spaced registers (non-updating versions for disassembly only):
 890 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 891 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 892 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 893 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 894 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 895 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 896
 897 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo;
 898 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo;
 899 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo;
 900
 901 // ...alternate versions to be allocated odd register numbers:
 902 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 903 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo;
 904 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo;
 905
 906 // Classes for VST*LN pseudo-instructions with multi-register operands.
 907 // These are expanded to real instructions after register allocation.
 908 class VSTQLNPseudo<InstrItinClass itin>
 909   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 910                 itin, "">;
 911 class VSTQLNWBPseudo<InstrItinClass itin>
 912   : PseudoNLdSt<(outs GPR:$wb),
 913                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 914                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 915 class VSTQQLNPseudo<InstrItinClass itin>
 916   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 917                 itin, "">;
 918 class VSTQQLNWBPseudo<InstrItinClass itin>
 919   : PseudoNLdSt<(outs GPR:$wb),
 920                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 921                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 922 class VSTQQQQLNPseudo<InstrItinClass itin>
 923   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 924                 itin, "">;
 925 class VSTQQQQLNWBPseudo<InstrItinClass itin>
 926   : PseudoNLdSt<(outs GPR:$wb),
 927                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 928                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
 929
 930 //   VST1LN   : Vector Store (single element from one lane)
 931 //   FIXME: Not yet implemented.
 932
 933 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 934 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 935   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 936           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 937           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 938           "", []>;
 939
 940 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 941 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 942 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 943
 944 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST>;
 945 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST>;
 946 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST>;
 947
 948 // ...with double-spaced registers:
 949 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 950 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 951
 952 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST>;
 953 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST>;
 954
 955 // ...with address register writeback:
 956 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 957   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 958           (ins addrmode6:$addr, am6offset:$offset,
 959            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 960           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 961           "$addr.addr = $wb", []>;
 962
 963 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 964 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 965 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 966
 967 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST>;
 968 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST>;
 969 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST>;
 970
 971 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 972 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 973
 974 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 975 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
 976
 977 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 978 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 979   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 980           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 981            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 982           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 983
 984 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 985 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 986 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 987
 988 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST>;
 989 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST>;
 990 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST>;
 991
 992 // ...with double-spaced registers:
 993 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 994 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 995
 996 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST>;
 997 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST>;
 998
 999 // ...with address register writeback:
1000 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1001   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1002           (ins addrmode6:$addr, am6offset:$offset,
1003            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1004           IIC_VST, "vst3", Dt,
1005           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
1006           "$addr.addr = $wb", []>;
1007
1008 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
1009 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
1010 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
1011
1012 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST>;
1013 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1014 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1015
1016 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
1017 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
1018
1019 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1020 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1021
1022 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1023 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1024   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1025           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1026            nohash_imm:$lane), IIC_VST, "vst4", Dt,
1027           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
1028           "", []>;
1029
1030 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
1031 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
1032 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
1033
1034 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST>;
1035 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST>;
1036 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST>;
1037
1038 // ...with double-spaced registers:
1039 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
1040 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
1041
1042 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST>;
1043 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST>;
1044
1045 // ...with address register writeback:
1046 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1047   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1048           (ins addrmode6:$addr, am6offset:$offset,
1049            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1050           IIC_VST, "vst4", Dt,
1051   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
1052           "$addr.addr = $wb", []>;
1053
1054 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
1055 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
1056 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
1057
1058 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST>;
1059 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1060 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST>;
1061
1062 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
1063 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
1064
1065 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1066 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST>;
1067
1068 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1069
1070
1071 //===----------------------------------------------------------------------===//
1072 // NEON pattern fragments
1073 //===----------------------------------------------------------------------===//
1074
1075 // Extract D sub-registers of Q registers.
1076 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1077   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1078   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1079 }]>;
1080 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1081   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1082   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1083 }]>;
1084 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1085   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1086   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1087 }]>;
1088 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1089   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1090   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1091 }]>;
1092
1093 // Extract S sub-registers of Q/D registers.
1094 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1095   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1096   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1097 }]>;
1098
1099 // Translate lane numbers from Q registers to D subregs.
1100 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1101   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1102 }]>;
1103 def SubReg_i16_lane : SDNodeXForm<imm, [{
1104   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1105 }]>;
1106 def SubReg_i32_lane : SDNodeXForm<imm, [{
1107   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1108 }]>;
1109
1110 //===----------------------------------------------------------------------===//
1111 // Instruction Classes
1112 //===----------------------------------------------------------------------===//
1113
1114 // Basic 2-register operations: single-, double- and quad-register.
1115 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1116            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1117            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1118   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1119         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1120         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1121 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1122            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1123            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1124   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1125         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1126         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1127 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1128            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1129            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1130   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1131         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1132         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1133
1134 // Basic 2-register intrinsics, both double- and quad-register.
1135 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1136               bits<2> op17_16, bits<5> op11_7, bit op4,
1137               InstrItinClass itin, string OpcodeStr, string Dt,
1138               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1139   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1140         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1141         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1142 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1143               bits<2> op17_16, bits<5> op11_7, bit op4,
1144               InstrItinClass itin, string OpcodeStr, string Dt,
1145               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1146   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1147         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1148         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1149
1150 // Narrow 2-register operations.
1151 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1152            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1153            InstrItinClass itin, string OpcodeStr, string Dt,
1154            ValueType TyD, ValueType TyQ, SDNode OpNode>
1155   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1156         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1157         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1158
1159 // Narrow 2-register intrinsics.
1160 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1161               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1162               InstrItinClass itin, string OpcodeStr, string Dt,
1163               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1164   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1165         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1166         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1167
1168 // Long 2-register operations (currently only used for VMOVL).
1169 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1170            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1171            InstrItinClass itin, string OpcodeStr, string Dt,
1172            ValueType TyQ, ValueType TyD, SDNode OpNode>
1173   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1174         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1175         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1176
1177 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1178 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1179   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1180         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1181         OpcodeStr, Dt, "$dst1, $dst2",
1182         "$src1 = $dst1, $src2 = $dst2", []>;
1183 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1184                   InstrItinClass itin, string OpcodeStr, string Dt>
1185   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1186         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1187         "$src1 = $dst1, $src2 = $dst2", []>;
1188
1189 // Basic 3-register operations: single-, double- and quad-register.
1190 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1191            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1192            SDNode OpNode, bit Commutable>
1193   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1194         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1195         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1196   let isCommutable = Commutable;
1197 }
1198
1199 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1200            InstrItinClass itin, string OpcodeStr, string Dt,
1201            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1202   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1203         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1204         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1205         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1206   let isCommutable = Commutable;
1207 }
1208 // Same as N3VD but no data type.
1209 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1210            InstrItinClass itin, string OpcodeStr,
1211            ValueType ResTy, ValueType OpTy,
1212            SDNode OpNode, bit Commutable>
1213   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1214          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1215          OpcodeStr, "$dst, $src1, $src2", "",
1216          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1217   let isCommutable = Commutable;
1218 }
1219
1220 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1221              InstrItinClass itin, string OpcodeStr, string Dt,
1222              ValueType Ty, SDNode ShOp>
1223   : N3V<0, 1, op21_20, op11_8, 1, 0,
1224         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1225         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1226         [(set (Ty DPR:$dst),
1227               (Ty (ShOp (Ty DPR:$src1),
1228                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1229   let isCommutable = 0;
1230 }
1231 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1232                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1233   : N3V<0, 1, op21_20, op11_8, 1, 0,
1234         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1235         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1236         [(set (Ty DPR:$dst),
1237               (Ty (ShOp (Ty DPR:$src1),
1238                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1239   let isCommutable = 0;
1240 }
1241
1242 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1243            InstrItinClass itin, string OpcodeStr, string Dt,
1244            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1245   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1246         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1247         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1248         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1249   let isCommutable = Commutable;
1250 }
1251 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1252            InstrItinClass itin, string OpcodeStr,
1253            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1254   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1255          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1256          OpcodeStr, "$dst, $src1, $src2", "",
1257          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1258   let isCommutable = Commutable;
1259 }
1260 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1261              InstrItinClass itin, string OpcodeStr, string Dt,
1262              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1263   : N3V<1, 1, op21_20, op11_8, 1, 0,
1264         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1265         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1266         [(set (ResTy QPR:$dst),
1267               (ResTy (ShOp (ResTy QPR:$src1),
1268                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1269                                                 imm:$lane)))))]> {
1270   let isCommutable = 0;
1271 }
1272 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1273                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1274   : N3V<1, 1, op21_20, op11_8, 1, 0,
1275         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1276         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1277         [(set (ResTy QPR:$dst),
1278               (ResTy (ShOp (ResTy QPR:$src1),
1279                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1280                                                 imm:$lane)))))]> {
1281   let isCommutable = 0;
1282 }
1283
1284 // Basic 3-register intrinsics, both double- and quad-register.
1285 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1286               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1287               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1288   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1289         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1290         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1291         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1292   let isCommutable = Commutable;
1293 }
1294 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1295                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1296   : N3V<0, 1, op21_20, op11_8, 1, 0,
1297         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1298         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1299         [(set (Ty DPR:$dst),
1300               (Ty (IntOp (Ty DPR:$src1),
1301                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1302                                            imm:$lane)))))]> {
1303   let isCommutable = 0;
1304 }
1305 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1306                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1307   : N3V<0, 1, op21_20, op11_8, 1, 0,
1308         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1309         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1310         [(set (Ty DPR:$dst),
1311               (Ty (IntOp (Ty DPR:$src1),
1312                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1313   let isCommutable = 0;
1314 }
1315
1316 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1317               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1318               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1319   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1320         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1321         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1322         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1323   let isCommutable = Commutable;
1324 }
1325 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1326                 string OpcodeStr, string Dt,
1327                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1328   : N3V<1, 1, op21_20, op11_8, 1, 0,
1329         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1330         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1331         [(set (ResTy QPR:$dst),
1332               (ResTy (IntOp (ResTy QPR:$src1),
1333                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1334                                                  imm:$lane)))))]> {
1335   let isCommutable = 0;
1336 }
1337 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1338                   string OpcodeStr, string Dt,
1339                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1340   : N3V<1, 1, op21_20, op11_8, 1, 0,
1341         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1342         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1343         [(set (ResTy QPR:$dst),
1344               (ResTy (IntOp (ResTy QPR:$src1),
1345                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1346                                                  imm:$lane)))))]> {
1347   let isCommutable = 0;
1348 }
1349
1350 // Multiply-Add/Sub operations: single-, double- and quad-register.
1351 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1352                 InstrItinClass itin, string OpcodeStr, string Dt,
1353                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1354   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1355         (outs DPR_VFP2:$dst),
1356         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1357         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1358
1359 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1360                 InstrItinClass itin, string OpcodeStr, string Dt,
1361                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1362   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1363         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1364         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1365         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1366                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1367 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1368                   string OpcodeStr, string Dt,
1369                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1370   : N3V<0, 1, op21_20, op11_8, 1, 0,
1371         (outs DPR:$dst),
1372         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1373         NVMulSLFrm, itin,
1374         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1375         [(set (Ty DPR:$dst),
1376               (Ty (ShOp (Ty DPR:$src1),
1377                         (Ty (MulOp DPR:$src2,
1378                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1379                                                      imm:$lane)))))))]>;
1380 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1381                     string OpcodeStr, string Dt,
1382                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1383   : N3V<0, 1, op21_20, op11_8, 1, 0,
1384         (outs DPR:$dst),
1385         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1386         NVMulSLFrm, itin,
1387         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1388         [(set (Ty DPR:$dst),
1389               (Ty (ShOp (Ty DPR:$src1),
1390                         (Ty (MulOp DPR:$src2,
1391                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1392                                                      imm:$lane)))))))]>;
1393
1394 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1395                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1396                 SDNode MulOp, SDNode OpNode>
1397   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1398         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1399         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1400         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1401                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1402 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1403                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1404                   SDNode MulOp, SDNode ShOp>
1405   : N3V<1, 1, op21_20, op11_8, 1, 0,
1406         (outs QPR:$dst),
1407         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1408         NVMulSLFrm, itin,
1409         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1410         [(set (ResTy QPR:$dst),
1411               (ResTy (ShOp (ResTy QPR:$src1),
1412                            (ResTy (MulOp QPR:$src2,
1413                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1414                                                         imm:$lane)))))))]>;
1415 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1416                     string OpcodeStr, string Dt,
1417                     ValueType ResTy, ValueType OpTy,
1418                     SDNode MulOp, SDNode ShOp>
1419   : N3V<1, 1, op21_20, op11_8, 1, 0,
1420         (outs QPR:$dst),
1421         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1422         NVMulSLFrm, itin,
1423         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1424         [(set (ResTy QPR:$dst),
1425               (ResTy (ShOp (ResTy QPR:$src1),
1426                            (ResTy (MulOp QPR:$src2,
1427                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1428                                                         imm:$lane)))))))]>;
1429
1430 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1431 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1432                 InstrItinClass itin, string OpcodeStr, string Dt,
1433                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1434   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1435         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1436         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1437         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1438                              (Ty (IntOp (Ty DPR:$src2), (Ty DPR:$src3))))))]>;
1439 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1440                 InstrItinClass itin, string OpcodeStr, string Dt,
1441                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1442   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1443         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1444         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1445         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1446                              (Ty (IntOp (Ty QPR:$src2), (Ty QPR:$src3))))))]>;
1447
1448 // Neon 3-argument intrinsics, both double- and quad-register.
1449 // The destination register is also used as the first source operand register.
1450 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1451                InstrItinClass itin, string OpcodeStr, string Dt,
1452                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1453   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1454         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1455         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1456         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1457                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1458 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1459                InstrItinClass itin, string OpcodeStr, string Dt,
1460                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1461   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1462         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1463         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1464         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1465                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1466
1467 // Long Multiply-Add/Sub operations.
1468 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1469                 InstrItinClass itin, string OpcodeStr, string Dt,
1470                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1471   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1472         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1473         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1474         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1475                                 (TyQ (MulOp (TyD DPR:$src2),
1476                                             (TyD DPR:$src3)))))]>;
1477 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1478                   InstrItinClass itin, string OpcodeStr, string Dt,
1479                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1480   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1481         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1482         NVMulSLFrm, itin,
1483         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1484         [(set QPR:$dst,
1485           (OpNode (TyQ QPR:$src1),
1486                   (TyQ (MulOp (TyD DPR:$src2),
1487                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1488                                                  imm:$lane))))))]>;
1489 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1490                     InstrItinClass itin, string OpcodeStr, string Dt,
1491                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1492   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1493         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1494         NVMulSLFrm, itin,
1495         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1496         [(set QPR:$dst,
1497           (OpNode (TyQ QPR:$src1),
1498                   (TyQ (MulOp (TyD DPR:$src2),
1499                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1500                                                  imm:$lane))))))]>;
1501
1502 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1503 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1504                    InstrItinClass itin, string OpcodeStr, string Dt,
1505                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1506                    SDNode OpNode>
1507   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1508         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1509         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1510         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1511                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src2),
1512                                                         (TyD DPR:$src3)))))))]>;
1513
1514 // Neon Long 3-argument intrinsic.  The destination register is
1515 // a quad-register and is also used as the first source operand register.
1516 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1517                InstrItinClass itin, string OpcodeStr, string Dt,
1518                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1519   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1520         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1521         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1522         [(set QPR:$dst,
1523           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1524 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1525                  string OpcodeStr, string Dt,
1526                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1527   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1528         (outs QPR:$dst),
1529         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1530         NVMulSLFrm, itin,
1531         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1532         [(set (ResTy QPR:$dst),
1533               (ResTy (IntOp (ResTy QPR:$src1),
1534                             (OpTy DPR:$src2),
1535                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1536                                                 imm:$lane)))))]>;
1537 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1538                    InstrItinClass itin, string OpcodeStr, string Dt,
1539                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1540   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1541         (outs QPR:$dst),
1542         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1543         NVMulSLFrm, itin,
1544         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1545         [(set (ResTy QPR:$dst),
1546               (ResTy (IntOp (ResTy QPR:$src1),
1547                             (OpTy DPR:$src2),
1548                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1549                                                 imm:$lane)))))]>;
1550
1551 // Narrowing 3-register intrinsics.
1552 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1553               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1554               Intrinsic IntOp, bit Commutable>
1555   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1556         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1557         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1558         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1559   let isCommutable = Commutable;
1560 }
1561
1562 // Long 3-register operations.
1563 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1564            InstrItinClass itin, string OpcodeStr, string Dt,
1565            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1566   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1567         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1568         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1569         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1570   let isCommutable = Commutable;
1571 }
1572 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1573              InstrItinClass itin, string OpcodeStr, string Dt,
1574              ValueType TyQ, ValueType TyD, SDNode OpNode>
1575   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1576         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1577         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1578         [(set QPR:$dst,
1579           (TyQ (OpNode (TyD DPR:$src1),
1580                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1581 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1582                InstrItinClass itin, string OpcodeStr, string Dt,
1583                ValueType TyQ, ValueType TyD, SDNode OpNode>
1584   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1585         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1586         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1587         [(set QPR:$dst,
1588           (TyQ (OpNode (TyD DPR:$src1),
1589                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1590
1591 // Long 3-register operations with explicitly extended operands.
1592 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1593               InstrItinClass itin, string OpcodeStr, string Dt,
1594               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1595               bit Commutable>
1596   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1597         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1598         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1599         [(set QPR:$dst, (OpNode (TyQ (ExtOp (TyD DPR:$src1))),
1600                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1601   let isCommutable = Commutable;
1602 }
1603
1604 // Long 3-register intrinsics with explicit extend (VABDL).
1605 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1606                  InstrItinClass itin, string OpcodeStr, string Dt,
1607                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1608                  bit Commutable>
1609   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1610         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1611         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1612         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1613                                                 (TyD DPR:$src2))))))]> {
1614   let isCommutable = Commutable;
1615 }
1616
1617 // Long 3-register intrinsics.
1618 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1619               InstrItinClass itin, string OpcodeStr, string Dt,
1620               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1621   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1622         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1623         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1624         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1625   let isCommutable = Commutable;
1626 }
1627 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1628                 string OpcodeStr, string Dt,
1629                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1630   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1631         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1632         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1633         [(set (ResTy QPR:$dst),
1634               (ResTy (IntOp (OpTy DPR:$src1),
1635                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1636                                                 imm:$lane)))))]>;
1637 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1638                   InstrItinClass itin, string OpcodeStr, string Dt,
1639                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1640   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1641         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1642         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1643         [(set (ResTy QPR:$dst),
1644               (ResTy (IntOp (OpTy DPR:$src1),
1645                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1646                                                 imm:$lane)))))]>;
1647
1648 // Wide 3-register operations.
1649 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1650            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1651            SDNode OpNode, SDNode ExtOp, bit Commutable>
1652   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1653         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1654         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1655         [(set QPR:$dst, (OpNode (TyQ QPR:$src1),
1656                                 (TyQ (ExtOp (TyD DPR:$src2)))))]> {
1657   let isCommutable = Commutable;
1658 }
1659
1660 // Pairwise long 2-register intrinsics, both double- and quad-register.
1661 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1662                 bits<2> op17_16, bits<5> op11_7, bit op4,
1663                 string OpcodeStr, string Dt,
1664                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1665   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1666         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1667         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1668 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1669                 bits<2> op17_16, bits<5> op11_7, bit op4,
1670                 string OpcodeStr, string Dt,
1671                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1672   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1673         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1674         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1675
1676 // Pairwise long 2-register accumulate intrinsics,
1677 // both double- and quad-register.
1678 // The destination register is also used as the first source operand register.
1679 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1680                  bits<2> op17_16, bits<5> op11_7, bit op4,
1681                  string OpcodeStr, string Dt,
1682                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1683   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1684         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1685         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1686         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1687 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1688                  bits<2> op17_16, bits<5> op11_7, bit op4,
1689                  string OpcodeStr, string Dt,
1690                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1691   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1692         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1693         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1694         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1695
1696 // Shift by immediate,
1697 // both double- and quad-register.
1698 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1699              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1700              ValueType Ty, SDNode OpNode>
1701   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1702            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1703            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1704            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1705 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1706              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1707              ValueType Ty, SDNode OpNode>
1708   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1709            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1710            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1711            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1712
1713 // Long shift by immediate.
1714 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1715              string OpcodeStr, string Dt,
1716              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1717   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1718            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1719            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1720            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1721                                           (i32 imm:$SIMM))))]>;
1722
1723 // Narrow shift by immediate.
1724 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1725              InstrItinClass itin, string OpcodeStr, string Dt,
1726              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1727   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1728            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1729            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1730            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1731                                           (i32 imm:$SIMM))))]>;
1732
1733 // Shift right by immediate and accumulate,
1734 // both double- and quad-register.
1735 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1736                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1737   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1738            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1739            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1740            [(set DPR:$dst, (Ty (add DPR:$src1,
1741                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1742 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1743                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1744   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1745            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1746            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1747            [(set QPR:$dst, (Ty (add QPR:$src1,
1748                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1749
1750 // Shift by immediate and insert,
1751 // both double- and quad-register.
1752 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1753                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1754   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1755            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1756            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1757            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1758 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1759                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1760   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1761            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1762            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1763            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1764
1765 // Convert, with fractional bits immediate,
1766 // both double- and quad-register.
1767 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1768               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1769               Intrinsic IntOp>
1770   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1771            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1772            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1773            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1774 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1775               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1776               Intrinsic IntOp>
1777   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1778            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1779            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1780            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1781
1782 //===----------------------------------------------------------------------===//
1783 // Multiclasses
1784 //===----------------------------------------------------------------------===//
1785
1786 // Abbreviations used in multiclass suffixes:
1787 //   Q = quarter int (8 bit) elements
1788 //   H = half int (16 bit) elements
1789 //   S = single int (32 bit) elements
1790 //   D = double int (64 bit) elements
1791
1792 // Neon 2-register vector operations -- for disassembly only.
1793
1794 // First with only element sizes of 8, 16 and 32 bits:
1795 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1796                        bits<5> op11_7, bit op4, string opc, string Dt,
1797                        string asm> {
1798   // 64-bit vector types.
1799   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1800                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1801                   opc, !strconcat(Dt, "8"), asm, "", []>;
1802   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1803                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1804                   opc, !strconcat(Dt, "16"), asm, "", []>;
1805   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1806                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1807                   opc, !strconcat(Dt, "32"), asm, "", []>;
1808   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1809                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1810                   opc, "f32", asm, "", []> {
1811     let Inst{10} = 1; // overwrite F = 1
1812   }
1813
1814   // 128-bit vector types.
1815   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1816                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1817                   opc, !strconcat(Dt, "8"), asm, "", []>;
1818   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1819                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1820                   opc, !strconcat(Dt, "16"), asm, "", []>;
1821   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1822                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1823                   opc, !strconcat(Dt, "32"), asm, "", []>;
1824   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1825                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1826                   opc, "f32", asm, "", []> {
1827     let Inst{10} = 1; // overwrite F = 1
1828   }
1829 }
1830
1831 // Neon 3-register vector operations.
1832
1833 // First with only element sizes of 8, 16 and 32 bits:
1834 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1835                    InstrItinClass itinD16, InstrItinClass itinD32,
1836                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1837                    string OpcodeStr, string Dt,
1838                    SDNode OpNode, bit Commutable = 0> {
1839   // 64-bit vector types.
1840   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1841                    OpcodeStr, !strconcat(Dt, "8"),
1842                    v8i8, v8i8, OpNode, Commutable>;
1843   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1844                    OpcodeStr, !strconcat(Dt, "16"),
1845                    v4i16, v4i16, OpNode, Commutable>;
1846   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1847                    OpcodeStr, !strconcat(Dt, "32"),
1848                    v2i32, v2i32, OpNode, Commutable>;
1849
1850   // 128-bit vector types.
1851   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1852                    OpcodeStr, !strconcat(Dt, "8"),
1853                    v16i8, v16i8, OpNode, Commutable>;
1854   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1855                    OpcodeStr, !strconcat(Dt, "16"),
1856                    v8i16, v8i16, OpNode, Commutable>;
1857   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1858                    OpcodeStr, !strconcat(Dt, "32"),
1859                    v4i32, v4i32, OpNode, Commutable>;
1860 }
1861
1862 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1863   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1864                        v4i16, ShOp>;
1865   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1866                      v2i32, ShOp>;
1867   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1868                        v8i16, v4i16, ShOp>;
1869   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1870                      v4i32, v2i32, ShOp>;
1871 }
1872
1873 // ....then also with element size 64 bits:
1874 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1875                     InstrItinClass itinD, InstrItinClass itinQ,
1876                     string OpcodeStr, string Dt,
1877                     SDNode OpNode, bit Commutable = 0>
1878   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1879             OpcodeStr, Dt, OpNode, Commutable> {
1880   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1881                    OpcodeStr, !strconcat(Dt, "64"),
1882                    v1i64, v1i64, OpNode, Commutable>;
1883   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1884                    OpcodeStr, !strconcat(Dt, "64"),
1885                    v2i64, v2i64, OpNode, Commutable>;
1886 }
1887
1888
1889 // Neon Narrowing 2-register vector operations,
1890 //   source operand element sizes of 16, 32 and 64 bits:
1891 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1892                     bits<5> op11_7, bit op6, bit op4,
1893                     InstrItinClass itin, string OpcodeStr, string Dt,
1894                     SDNode OpNode> {
1895   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1896                    itin, OpcodeStr, !strconcat(Dt, "16"),
1897                    v8i8, v8i16, OpNode>;
1898   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1899                    itin, OpcodeStr, !strconcat(Dt, "32"),
1900                    v4i16, v4i32, OpNode>;
1901   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1902                    itin, OpcodeStr, !strconcat(Dt, "64"),
1903                    v2i32, v2i64, OpNode>;
1904 }
1905
1906 // Neon Narrowing 2-register vector intrinsics,
1907 //   source operand element sizes of 16, 32 and 64 bits:
1908 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1909                        bits<5> op11_7, bit op6, bit op4,
1910                        InstrItinClass itin, string OpcodeStr, string Dt,
1911                        Intrinsic IntOp> {
1912   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1913                       itin, OpcodeStr, !strconcat(Dt, "16"),
1914                       v8i8, v8i16, IntOp>;
1915   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1916                       itin, OpcodeStr, !strconcat(Dt, "32"),
1917                       v4i16, v4i32, IntOp>;
1918   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1919                       itin, OpcodeStr, !strconcat(Dt, "64"),
1920                       v2i32, v2i64, IntOp>;
1921 }
1922
1923
1924 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1925 //   source operand element sizes of 16, 32 and 64 bits:
1926 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1927                     string OpcodeStr, string Dt, SDNode OpNode> {
1928   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1929                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1930   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1931                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1932   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1933                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1934 }
1935
1936
1937 // Neon 3-register vector intrinsics.
1938
1939 // First with only element sizes of 16 and 32 bits:
1940 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1941                      InstrItinClass itinD16, InstrItinClass itinD32,
1942                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1943                      string OpcodeStr, string Dt,
1944                      Intrinsic IntOp, bit Commutable = 0> {
1945   // 64-bit vector types.
1946   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1947                       OpcodeStr, !strconcat(Dt, "16"),
1948                       v4i16, v4i16, IntOp, Commutable>;
1949   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1950                       OpcodeStr, !strconcat(Dt, "32"),
1951                       v2i32, v2i32, IntOp, Commutable>;
1952
1953   // 128-bit vector types.
1954   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1955                       OpcodeStr, !strconcat(Dt, "16"),
1956                       v8i16, v8i16, IntOp, Commutable>;
1957   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1958                       OpcodeStr, !strconcat(Dt, "32"),
1959                       v4i32, v4i32, IntOp, Commutable>;
1960 }
1961
1962 multiclass N3VIntSL_HS<bits<4> op11_8,
1963                        InstrItinClass itinD16, InstrItinClass itinD32,
1964                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1965                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1966   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1967                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1968   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1969                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1970   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1971                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1972   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1973                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1974 }
1975
1976 // ....then also with element size of 8 bits:
1977 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1978                       InstrItinClass itinD16, InstrItinClass itinD32,
1979                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1980                       string OpcodeStr, string Dt,
1981                       Intrinsic IntOp, bit Commutable = 0>
1982   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1983               OpcodeStr, Dt, IntOp, Commutable> {
1984   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1985                       OpcodeStr, !strconcat(Dt, "8"),
1986                       v8i8, v8i8, IntOp, Commutable>;
1987   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1988                       OpcodeStr, !strconcat(Dt, "8"),
1989                       v16i8, v16i8, IntOp, Commutable>;
1990 }
1991
1992 // ....then also with element size of 64 bits:
1993 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1994                        InstrItinClass itinD16, InstrItinClass itinD32,
1995                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1996                        string OpcodeStr, string Dt,
1997                        Intrinsic IntOp, bit Commutable = 0>
1998   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1999                OpcodeStr, Dt, IntOp, Commutable> {
2000   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2001                       OpcodeStr, !strconcat(Dt, "64"),
2002                       v1i64, v1i64, IntOp, Commutable>;
2003   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2004                       OpcodeStr, !strconcat(Dt, "64"),
2005                       v2i64, v2i64, IntOp, Commutable>;
2006 }
2007
2008 // Neon Narrowing 3-register vector intrinsics,
2009 //   source operand element sizes of 16, 32 and 64 bits:
2010 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2011                        string OpcodeStr, string Dt,
2012                        Intrinsic IntOp, bit Commutable = 0> {
2013   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2014                       OpcodeStr, !strconcat(Dt, "16"),
2015                       v8i8, v8i16, IntOp, Commutable>;
2016   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2017                       OpcodeStr, !strconcat(Dt, "32"),
2018                       v4i16, v4i32, IntOp, Commutable>;
2019   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2020                       OpcodeStr, !strconcat(Dt, "64"),
2021                       v2i32, v2i64, IntOp, Commutable>;
2022 }
2023
2024
2025 // Neon Long 3-register vector operations.
2026
2027 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2028                     InstrItinClass itin16, InstrItinClass itin32,
2029                     string OpcodeStr, string Dt,
2030                     SDNode OpNode, bit Commutable = 0> {
2031   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2032                    OpcodeStr, !strconcat(Dt, "8"),
2033                    v8i16, v8i8, OpNode, Commutable>;
2034   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2035                    OpcodeStr, !strconcat(Dt, "16"),
2036                    v4i32, v4i16, OpNode, Commutable>;
2037   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2038                    OpcodeStr, !strconcat(Dt, "32"),
2039                    v2i64, v2i32, OpNode, Commutable>;
2040 }
2041
2042 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2043                      InstrItinClass itin, string OpcodeStr, string Dt,
2044                      SDNode OpNode> {
2045   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2046                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2047   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2048                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2049 }
2050
2051 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2052                        InstrItinClass itin16, InstrItinClass itin32,
2053                        string OpcodeStr, string Dt,
2054                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2055   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2056                       OpcodeStr, !strconcat(Dt, "8"),
2057                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2058   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2059                       OpcodeStr, !strconcat(Dt, "16"),
2060                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2061   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2062                       OpcodeStr, !strconcat(Dt, "32"),
2063                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2064 }
2065
2066 // Neon Long 3-register vector intrinsics.
2067
2068 // First with only element sizes of 16 and 32 bits:
2069 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2070                       InstrItinClass itin16, InstrItinClass itin32,
2071                       string OpcodeStr, string Dt,
2072                       Intrinsic IntOp, bit Commutable = 0> {
2073   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2074                       OpcodeStr, !strconcat(Dt, "16"),
2075                       v4i32, v4i16, IntOp, Commutable>;
2076   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2077                       OpcodeStr, !strconcat(Dt, "32"),
2078                       v2i64, v2i32, IntOp, Commutable>;
2079 }
2080
2081 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2082                         InstrItinClass itin, string OpcodeStr, string Dt,
2083                         Intrinsic IntOp> {
2084   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2085                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2086   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2087                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2088 }
2089
2090 // ....then also with element size of 8 bits:
2091 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2092                        InstrItinClass itin16, InstrItinClass itin32,
2093                        string OpcodeStr, string Dt,
2094                        Intrinsic IntOp, bit Commutable = 0>
2095   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2096                IntOp, Commutable> {
2097   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2098                       OpcodeStr, !strconcat(Dt, "8"),
2099                       v8i16, v8i8, IntOp, Commutable>;
2100 }
2101
2102 // ....with explicit extend (VABDL).
2103 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2104                        InstrItinClass itin, string OpcodeStr, string Dt,
2105                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2106   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2107                          OpcodeStr, !strconcat(Dt, "8"),
2108                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2109   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2110                          OpcodeStr, !strconcat(Dt, "16"),
2111                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2112   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2113                          OpcodeStr, !strconcat(Dt, "32"),
2114                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2115 }
2116
2117
2118 // Neon Wide 3-register vector intrinsics,
2119 //   source operand element sizes of 8, 16 and 32 bits:
2120 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2121                     string OpcodeStr, string Dt,
2122                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2123   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2124                    OpcodeStr, !strconcat(Dt, "8"),
2125                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2126   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2127                    OpcodeStr, !strconcat(Dt, "16"),
2128                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2129   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2130                    OpcodeStr, !strconcat(Dt, "32"),
2131                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2132 }
2133
2134
2135 // Neon Multiply-Op vector operations,
2136 //   element sizes of 8, 16 and 32 bits:
2137 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2138                         InstrItinClass itinD16, InstrItinClass itinD32,
2139                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2140                         string OpcodeStr, string Dt, SDNode OpNode> {
2141   // 64-bit vector types.
2142   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2143                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2144   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2145                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2146   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2147                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2148
2149   // 128-bit vector types.
2150   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2151                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2152   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2153                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2154   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2155                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2156 }
2157
2158 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2159                          InstrItinClass itinD16, InstrItinClass itinD32,
2160                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2161                          string OpcodeStr, string Dt, SDNode ShOp> {
2162   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2163                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2164   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2165                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2166   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2167                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2168                             mul, ShOp>;
2169   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2170                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2171                           mul, ShOp>;
2172 }
2173
2174 // Neon Intrinsic-Op vector operations,
2175 //   element sizes of 8, 16 and 32 bits:
2176 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2177                         InstrItinClass itinD, InstrItinClass itinQ,
2178                         string OpcodeStr, string Dt, Intrinsic IntOp,
2179                         SDNode OpNode> {
2180   // 64-bit vector types.
2181   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2182                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2183   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2184                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2185   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2186                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2187
2188   // 128-bit vector types.
2189   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2190                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2191   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2192                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2193   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2194                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2195 }
2196
2197 // Neon 3-argument intrinsics,
2198 //   element sizes of 8, 16 and 32 bits:
2199 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2200                        InstrItinClass itinD, InstrItinClass itinQ,
2201                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2202   // 64-bit vector types.
2203   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2204                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2205   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2206                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2207   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2208                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2209
2210   // 128-bit vector types.
2211   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2212                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2213   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2214                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2215   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2216                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2217 }
2218
2219
2220 // Neon Long Multiply-Op vector operations,
2221 //   element sizes of 8, 16 and 32 bits:
2222 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2223                          InstrItinClass itin16, InstrItinClass itin32,
2224                          string OpcodeStr, string Dt, SDNode MulOp,
2225                          SDNode OpNode> {
2226   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2227                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2228   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2229                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2230   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2231                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2232 }
2233
2234 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2235                           string Dt, SDNode MulOp, SDNode OpNode> {
2236   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2237                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2238   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2239                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2240 }
2241
2242
2243 // Neon Long 3-argument intrinsics.
2244
2245 // First with only element sizes of 16 and 32 bits:
2246 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2247                        InstrItinClass itin16, InstrItinClass itin32,
2248                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2249   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2250                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2251   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2252                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2253 }
2254
2255 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2256                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2257   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2258                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2259   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2260                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2261 }
2262
2263 // ....then also with element size of 8 bits:
2264 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2265                         InstrItinClass itin16, InstrItinClass itin32,
2266                         string OpcodeStr, string Dt, Intrinsic IntOp>
2267   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2268   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2269                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2270 }
2271
2272 // ....with explicit extend (VABAL).
2273 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2274                             InstrItinClass itin, string OpcodeStr, string Dt,
2275                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2276   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2277                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2278                            IntOp, ExtOp, OpNode>;
2279   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2280                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2281                            IntOp, ExtOp, OpNode>;
2282   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2283                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2284                            IntOp, ExtOp, OpNode>;
2285 }
2286
2287
2288 // Neon 2-register vector intrinsics,
2289 //   element sizes of 8, 16 and 32 bits:
2290 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2291                       bits<5> op11_7, bit op4,
2292                       InstrItinClass itinD, InstrItinClass itinQ,
2293                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2294   // 64-bit vector types.
2295   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2296                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2297   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2298                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2299   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2300                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2301
2302   // 128-bit vector types.
2303   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2304                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2305   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2306                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2307   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2308                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2309 }
2310
2311
2312 // Neon Pairwise long 2-register intrinsics,
2313 //   element sizes of 8, 16 and 32 bits:
2314 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2315                         bits<5> op11_7, bit op4,
2316                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2317   // 64-bit vector types.
2318   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2319                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2320   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2321                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2322   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2323                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2324
2325   // 128-bit vector types.
2326   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2327                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2328   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2329                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2330   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2331                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2332 }
2333
2334
2335 // Neon Pairwise long 2-register accumulate intrinsics,
2336 //   element sizes of 8, 16 and 32 bits:
2337 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2338                          bits<5> op11_7, bit op4,
2339                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2340   // 64-bit vector types.
2341   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2342                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2343   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2344                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2345   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2346                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2347
2348   // 128-bit vector types.
2349   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2350                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2351   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2352                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2353   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2354                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2355 }
2356
2357
2358 // Neon 2-register vector shift by immediate,
2359 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2360 //   element sizes of 8, 16, 32 and 64 bits:
2361 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2362                      InstrItinClass itin, string OpcodeStr, string Dt,
2363                      SDNode OpNode, Format f> {
2364   // 64-bit vector types.
2365   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2366                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2367     let Inst{21-19} = 0b001; // imm6 = 001xxx
2368   }
2369   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2370                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2371     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2372   }
2373   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2374                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2375     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2376   }
2377   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2378                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2379                              // imm6 = xxxxxx
2380
2381   // 128-bit vector types.
2382   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2383                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2384     let Inst{21-19} = 0b001; // imm6 = 001xxx
2385   }
2386   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2387                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2388     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2389   }
2390   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2391                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2392     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2393   }
2394   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2395                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2396                              // imm6 = xxxxxx
2397 }
2398
2399 // Neon Shift-Accumulate vector operations,
2400 //   element sizes of 8, 16, 32 and 64 bits:
2401 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2402                          string OpcodeStr, string Dt, SDNode ShOp> {
2403   // 64-bit vector types.
2404   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2405                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2406     let Inst{21-19} = 0b001; // imm6 = 001xxx
2407   }
2408   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2409                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2410     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2411   }
2412   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2413                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2414     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2415   }
2416   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2417                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2418                              // imm6 = xxxxxx
2419
2420   // 128-bit vector types.
2421   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2422                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2423     let Inst{21-19} = 0b001; // imm6 = 001xxx
2424   }
2425   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2426                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2427     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2428   }
2429   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2430                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2431     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2432   }
2433   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2434                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2435                              // imm6 = xxxxxx
2436 }
2437
2438
2439 // Neon Shift-Insert vector operations,
2440 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2441 //   element sizes of 8, 16, 32 and 64 bits:
2442 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2443                          string OpcodeStr, SDNode ShOp,
2444                          Format f> {
2445   // 64-bit vector types.
2446   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2447                         f, OpcodeStr, "8", v8i8, ShOp> {
2448     let Inst{21-19} = 0b001; // imm6 = 001xxx
2449   }
2450   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2451                         f, OpcodeStr, "16", v4i16, ShOp> {
2452     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2453   }
2454   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2455                         f, OpcodeStr, "32", v2i32, ShOp> {
2456     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2457   }
2458   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2459                         f, OpcodeStr, "64", v1i64, ShOp>;
2460                              // imm6 = xxxxxx
2461
2462   // 128-bit vector types.
2463   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2464                         f, OpcodeStr, "8", v16i8, ShOp> {
2465     let Inst{21-19} = 0b001; // imm6 = 001xxx
2466   }
2467   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2468                         f, OpcodeStr, "16", v8i16, ShOp> {
2469     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2470   }
2471   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2472                         f, OpcodeStr, "32", v4i32, ShOp> {
2473     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2474   }
2475   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2476                         f, OpcodeStr, "64", v2i64, ShOp>;
2477                              // imm6 = xxxxxx
2478 }
2479
2480 // Neon Shift Long operations,
2481 //   element sizes of 8, 16, 32 bits:
2482 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2483                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2484   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2485                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2486     let Inst{21-19} = 0b001; // imm6 = 001xxx
2487   }
2488   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2489                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2490     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2491   }
2492   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2493                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2494     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2495   }
2496 }
2497
2498 // Neon Shift Narrow operations,
2499 //   element sizes of 16, 32, 64 bits:
2500 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2501                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2502                       SDNode OpNode> {
2503   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2504                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2505     let Inst{21-19} = 0b001; // imm6 = 001xxx
2506   }
2507   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2508                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2509     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2510   }
2511   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2512                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2513     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2514   }
2515 }
2516
2517 //===----------------------------------------------------------------------===//
2518 // Instruction Definitions.
2519 //===----------------------------------------------------------------------===//
2520
2521 // Vector Add Operations.
2522
2523 //   VADD     : Vector Add (integer and floating-point)
2524 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2525                          add, 1>;
2526 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2527                      v2f32, v2f32, fadd, 1>;
2528 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2529                      v4f32, v4f32, fadd, 1>;
2530 //   VADDL    : Vector Add Long (Q = D + D)
2531 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2532                             "vaddl", "s", add, sext, 1>;
2533 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2534                             "vaddl", "u", add, zext, 1>;
2535 //   VADDW    : Vector Add Wide (Q = Q + D)
2536 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2537 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2538 //   VHADD    : Vector Halving Add
2539 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2540                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2541                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2542 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2543                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2544                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2545 //   VRHADD   : Vector Rounding Halving Add
2546 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2547                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2548                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2549 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2550                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2551                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2552 //   VQADD    : Vector Saturating Add
2553 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2554                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2555                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2556 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2557                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2558                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2559 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2560 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2561                             int_arm_neon_vaddhn, 1>;
2562 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2563 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2564                             int_arm_neon_vraddhn, 1>;
2565
2566 // Vector Multiply Operations.
2567
2568 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2569 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2570                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2571 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2572                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2573 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2574                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2575 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2576                      v2f32, v2f32, fmul, 1>;
2577 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2578                      v4f32, v4f32, fmul, 1>;
2579 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2580 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2581 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2582                        v2f32, fmul>;
2583
2584 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2585                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2586           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2587                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2588                                       (DSubReg_i16_reg imm:$lane))),
2589                               (SubReg_i16_lane imm:$lane)))>;
2590 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2591                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2592           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2593                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2594                                       (DSubReg_i32_reg imm:$lane))),
2595                               (SubReg_i32_lane imm:$lane)))>;
2596 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2597                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2598           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2599                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2600                                    (DSubReg_i32_reg imm:$lane))),
2601                            (SubReg_i32_lane imm:$lane)))>;
2602
2603 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2604 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2605                           IIC_VMULi16Q, IIC_VMULi32Q,
2606                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2607 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2608                             IIC_VMULi16Q, IIC_VMULi32Q,
2609                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2610 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2611                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2612                                                             imm:$lane)))),
2613           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2614                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2615                                          (DSubReg_i16_reg imm:$lane))),
2616                                  (SubReg_i16_lane imm:$lane)))>;
2617 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2618                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2619                                                             imm:$lane)))),
2620           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2621                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2622                                          (DSubReg_i32_reg imm:$lane))),
2623                                  (SubReg_i32_lane imm:$lane)))>;
2624
2625 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2626 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2627                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2628                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2629 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2630                               IIC_VMULi16Q, IIC_VMULi32Q,
2631                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2632 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2633                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2634                                                              imm:$lane)))),
2635           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2636                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2637                                           (DSubReg_i16_reg imm:$lane))),
2638                                   (SubReg_i16_lane imm:$lane)))>;
2639 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2640                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2641                                                              imm:$lane)))),
2642           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2643                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2644                                           (DSubReg_i32_reg imm:$lane))),
2645                                   (SubReg_i32_lane imm:$lane)))>;
2646
2647 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2648 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2649                          "vmull", "s", NEONvmulls, 1>;
2650 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2651                          "vmull", "u", NEONvmullu, 1>;
2652 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2653                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2654 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2655 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2656
2657 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2658 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2659                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2660 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2661                              "vqdmull", "s", int_arm_neon_vqdmull>;
2662
2663 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2664
2665 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2666 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2667                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2668 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2669                           v2f32, fmul, fadd>;
2670 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2671                           v4f32, fmul, fadd>;
2672 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2673                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2674 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2675                             v2f32, fmul, fadd>;
2676 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2677                             v4f32, v2f32, fmul, fadd>;
2678
2679 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2680                   (mul (v8i16 QPR:$src2),
2681                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2682           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2683                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2684                                       (DSubReg_i16_reg imm:$lane))),
2685                               (SubReg_i16_lane imm:$lane)))>;
2686
2687 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2688                   (mul (v4i32 QPR:$src2),
2689                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2690           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2691                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2692                                       (DSubReg_i32_reg imm:$lane))),
2693                               (SubReg_i32_lane imm:$lane)))>;
2694
2695 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2696                   (fmul (v4f32 QPR:$src2),
2697                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2698           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2699                            (v4f32 QPR:$src2),
2700                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2701                                    (DSubReg_i32_reg imm:$lane))),
2702                            (SubReg_i32_lane imm:$lane)))>;
2703
2704 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2705 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2706                               "vmlal", "s", NEONvmulls, add>;
2707 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2708                               "vmlal", "u", NEONvmullu, add>;
2709
2710 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2711 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2712
2713 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2714 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2715                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2716 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2717
2718 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2719 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2720                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2721 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2722                           v2f32, fmul, fsub>;
2723 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2724                           v4f32, fmul, fsub>;
2725 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2726                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2727 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2728                             v2f32, fmul, fsub>;
2729 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2730                             v4f32, v2f32, fmul, fsub>;
2731
2732 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2733                   (mul (v8i16 QPR:$src2),
2734                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2735           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2736                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2737                                       (DSubReg_i16_reg imm:$lane))),
2738                               (SubReg_i16_lane imm:$lane)))>;
2739
2740 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2741                   (mul (v4i32 QPR:$src2),
2742                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2743           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2744                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2745                                       (DSubReg_i32_reg imm:$lane))),
2746                               (SubReg_i32_lane imm:$lane)))>;
2747
2748 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2749                   (fmul (v4f32 QPR:$src2),
2750                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2751           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2752                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2753                                    (DSubReg_i32_reg imm:$lane))),
2754                            (SubReg_i32_lane imm:$lane)))>;
2755
2756 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2757 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2758                               "vmlsl", "s", NEONvmulls, sub>;
2759 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2760                               "vmlsl", "u", NEONvmullu, sub>;
2761
2762 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2763 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2764
2765 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2766 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2767                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2768 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2769
2770 // Vector Subtract Operations.
2771
2772 //   VSUB     : Vector Subtract (integer and floating-point)
2773 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2774                          "vsub", "i", sub, 0>;
2775 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2776                      v2f32, v2f32, fsub, 0>;
2777 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2778                      v4f32, v4f32, fsub, 0>;
2779 //   VSUBL    : Vector Subtract Long (Q = D - D)
2780 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2781                             "vsubl", "s", sub, sext, 0>;
2782 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2783                             "vsubl", "u", sub, zext, 0>;
2784 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2785 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
2786 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
2787 //   VHSUB    : Vector Halving Subtract
2788 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2789                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2790                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2791 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2792                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2793                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2794 //   VQSUB    : Vector Saturing Subtract
2795 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2796                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2797                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2798 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2799                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2800                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2801 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2802 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2803                             int_arm_neon_vsubhn, 0>;
2804 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2805 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2806                             int_arm_neon_vrsubhn, 0>;
2807
2808 // Vector Comparisons.
2809
2810 //   VCEQ     : Vector Compare Equal
2811 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2812                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2813 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2814                      NEONvceq, 1>;
2815 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2816                      NEONvceq, 1>;
2817 // For disassembly only.
2818 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2819                             "$dst, $src, #0">;
2820
2821 //   VCGE     : Vector Compare Greater Than or Equal
2822 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2823                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2824 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2825                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2826 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2827                      NEONvcge, 0>;
2828 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2829                      NEONvcge, 0>;
2830 // For disassembly only.
2831 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2832                             "$dst, $src, #0">;
2833 // For disassembly only.
2834 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2835                             "$dst, $src, #0">;
2836
2837 //   VCGT     : Vector Compare Greater Than
2838 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2839                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2840 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2841                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2842 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2843                      NEONvcgt, 0>;
2844 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2845                      NEONvcgt, 0>;
2846 // For disassembly only.
2847 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2848                             "$dst, $src, #0">;
2849 // For disassembly only.
2850 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2851                             "$dst, $src, #0">;
2852
2853 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2854 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2855                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2856 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2857                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2858 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2859 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2860                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2861 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2862                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2863 //   VTST     : Vector Test Bits
2864 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2865                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2866
2867 // Vector Bitwise Operations.
2868
2869 def vnotd : PatFrag<(ops node:$in),
2870                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2871 def vnotq : PatFrag<(ops node:$in),
2872                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2873
2874
2875 //   VAND     : Vector Bitwise AND
2876 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2877                       v2i32, v2i32, and, 1>;
2878 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2879                       v4i32, v4i32, and, 1>;
2880
2881 //   VEOR     : Vector Bitwise Exclusive OR
2882 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2883                       v2i32, v2i32, xor, 1>;
2884 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2885                       v4i32, v4i32, xor, 1>;
2886
2887 //   VORR     : Vector Bitwise OR
2888 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2889                       v2i32, v2i32, or, 1>;
2890 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2891                       v4i32, v4i32, or, 1>;
2892
2893 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2894 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2895                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2896                      "vbic", "$dst, $src1, $src2", "",
2897                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2898                                                  (vnotd DPR:$src2))))]>;
2899 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2900                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2901                      "vbic", "$dst, $src1, $src2", "",
2902                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2903                                                  (vnotq QPR:$src2))))]>;
2904
2905 //   VORN     : Vector Bitwise OR NOT
2906 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2907                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2908                      "vorn", "$dst, $src1, $src2", "",
2909                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2910                                                 (vnotd DPR:$src2))))]>;
2911 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2912                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2913                      "vorn", "$dst, $src1, $src2", "",
2914                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2915                                                 (vnotq QPR:$src2))))]>;
2916
2917 //   VMVN     : Vector Bitwise NOT (Immediate)
2918
2919 let isReMaterializable = 1 in {
2920 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
2921                          (ins nModImm:$SIMM), IIC_VMOVImm,
2922                          "vmvn", "i16", "$dst, $SIMM", "",
2923                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]>;
2924 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
2925                          (ins nModImm:$SIMM), IIC_VMOVImm,
2926                          "vmvn", "i16", "$dst, $SIMM", "",
2927                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]>;
2928
2929 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
2930                          (ins nModImm:$SIMM), IIC_VMOVImm,
2931                          "vmvn", "i32", "$dst, $SIMM", "",
2932                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]>;
2933 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
2934                          (ins nModImm:$SIMM), IIC_VMOVImm,
2935                          "vmvn", "i32", "$dst, $SIMM", "",
2936                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]>;
2937 }
2938
2939 //   VMVN     : Vector Bitwise NOT
2940 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2941                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2942                      "vmvn", "$dst, $src", "",
2943                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2944 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2945                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2946                      "vmvn", "$dst, $src", "",
2947                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2948 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2949 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2950
2951 //   VBSL     : Vector Bitwise Select
2952 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2953                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2954                      N3RegFrm, IIC_VCNTiD,
2955                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2956                      [(set DPR:$dst,
2957                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2958                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2959 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2960                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2961                      N3RegFrm, IIC_VCNTiQ,
2962                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2963                      [(set QPR:$dst,
2964                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2965                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2966
2967 //   VBIF     : Vector Bitwise Insert if False
2968 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2969 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2970                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2971                      N3RegFrm, IIC_VBINiD,
2972                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2973                      [/* For disassembly only; pattern left blank */]>;
2974 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2975                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2976                      N3RegFrm, IIC_VBINiQ,
2977                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2978                      [/* For disassembly only; pattern left blank */]>;
2979
2980 //   VBIT     : Vector Bitwise Insert if True
2981 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2982 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2983                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2984                      N3RegFrm, IIC_VBINiD,
2985                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2986                      [/* For disassembly only; pattern left blank */]>;
2987 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2988                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2989                      N3RegFrm, IIC_VBINiQ,
2990                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2991                      [/* For disassembly only; pattern left blank */]>;
2992
2993 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2994 // for equivalent operations with different register constraints; it just
2995 // inserts copies.
2996
2997 // Vector Absolute Differences.
2998
2999 //   VABD     : Vector Absolute Difference
3000 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3001                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3002                            "vabd", "s", int_arm_neon_vabds, 1>;
3003 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3004                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3005                            "vabd", "u", int_arm_neon_vabdu, 1>;
3006 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3007                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3008 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3009                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3010
3011 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3012 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3013                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3014 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3015                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3016
3017 //   VABA     : Vector Absolute Difference and Accumulate
3018 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3019                              "vaba", "s", int_arm_neon_vabds, add>;
3020 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3021                              "vaba", "u", int_arm_neon_vabdu, add>;
3022
3023 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3024 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3025                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3026 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3027                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3028
3029 // Vector Maximum and Minimum.
3030
3031 //   VMAX     : Vector Maximum
3032 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3033                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3034                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3035 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3036                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3037                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3038 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3039                         "vmax", "f32",
3040                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3041 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3042                         "vmax", "f32",
3043                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3044
3045 //   VMIN     : Vector Minimum
3046 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3047                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3048                            "vmin", "s", int_arm_neon_vmins, 1>;
3049 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3050                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3051                            "vmin", "u", int_arm_neon_vminu, 1>;
3052 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3053                         "vmin", "f32",
3054                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3055 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3056                         "vmin", "f32",
3057                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3058
3059 // Vector Pairwise Operations.
3060
3061 //   VPADD    : Vector Pairwise Add
3062 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3063                         "vpadd", "i8",
3064                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3065 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3066                         "vpadd", "i16",
3067                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3068 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3069                         "vpadd", "i32",
3070                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3071 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3072                         IIC_VBIND, "vpadd", "f32",
3073                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3074
3075 //   VPADDL   : Vector Pairwise Add Long
3076 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3077                              int_arm_neon_vpaddls>;
3078 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3079                              int_arm_neon_vpaddlu>;
3080
3081 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3082 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3083                               int_arm_neon_vpadals>;
3084 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3085                               int_arm_neon_vpadalu>;
3086
3087 //   VPMAX    : Vector Pairwise Maximum
3088 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3089                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3090 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3091                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3092 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3093                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3094 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3095                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3096 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3097                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3098 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3099                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3100 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3101                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3102
3103 //   VPMIN    : Vector Pairwise Minimum
3104 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3105                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3106 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3107                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3108 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3109                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3110 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3111                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3112 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3113                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3114 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3115                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3116 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
3117                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3118
3119 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3120
3121 //   VRECPE   : Vector Reciprocal Estimate
3122 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3123                         IIC_VUNAD, "vrecpe", "u32",
3124                         v2i32, v2i32, int_arm_neon_vrecpe>;
3125 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3126                         IIC_VUNAQ, "vrecpe", "u32",
3127                         v4i32, v4i32, int_arm_neon_vrecpe>;
3128 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3129                         IIC_VUNAD, "vrecpe", "f32",
3130                         v2f32, v2f32, int_arm_neon_vrecpe>;
3131 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3132                         IIC_VUNAQ, "vrecpe", "f32",
3133                         v4f32, v4f32, int_arm_neon_vrecpe>;
3134
3135 //   VRECPS   : Vector Reciprocal Step
3136 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3137                         IIC_VRECSD, "vrecps", "f32",
3138                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3139 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3140                         IIC_VRECSQ, "vrecps", "f32",
3141                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3142
3143 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3144 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3145                          IIC_VUNAD, "vrsqrte", "u32",
3146                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3147 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3148                          IIC_VUNAQ, "vrsqrte", "u32",
3149                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3150 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3151                          IIC_VUNAD, "vrsqrte", "f32",
3152                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3153 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3154                          IIC_VUNAQ, "vrsqrte", "f32",
3155                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3156
3157 //   VRSQRTS  : Vector Reciprocal Square Root Step
3158 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3159                         IIC_VRECSD, "vrsqrts", "f32",
3160                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3161 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3162                         IIC_VRECSQ, "vrsqrts", "f32",
3163                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3164
3165 // Vector Shifts.
3166
3167 //   VSHL     : Vector Shift
3168 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
3169                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3170                             "vshl", "s", int_arm_neon_vshifts, 0>;
3171 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
3172                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3173                             "vshl", "u", int_arm_neon_vshiftu, 0>;
3174 //   VSHL     : Vector Shift Left (Immediate)
3175 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3176                            N2RegVShLFrm>;
3177 //   VSHR     : Vector Shift Right (Immediate)
3178 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3179                            N2RegVShRFrm>;
3180 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3181                            N2RegVShRFrm>;
3182
3183 //   VSHLL    : Vector Shift Left Long
3184 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3185 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3186
3187 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3188 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3189                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3190                 ValueType OpTy, SDNode OpNode>
3191   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3192            ResTy, OpTy, OpNode> {
3193   let Inst{21-16} = op21_16;
3194 }
3195 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3196                           v8i16, v8i8, NEONvshlli>;
3197 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3198                           v4i32, v4i16, NEONvshlli>;
3199 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3200                           v2i64, v2i32, NEONvshlli>;
3201
3202 //   VSHRN    : Vector Shift Right and Narrow
3203 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3204                            NEONvshrn>;
3205
3206 //   VRSHL    : Vector Rounding Shift
3207 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
3208                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3209                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
3210 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
3211                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3212                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
3213 //   VRSHR    : Vector Rounding Shift Right
3214 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3215                            N2RegVShRFrm>;
3216 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3217                            N2RegVShRFrm>;
3218
3219 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3220 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3221                            NEONvrshrn>;
3222
3223 //   VQSHL    : Vector Saturating Shift
3224 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
3225                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3226                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
3227 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
3228                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3229                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
3230 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3231 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3232                            N2RegVShLFrm>;
3233 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3234                            N2RegVShLFrm>;
3235 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3236 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3237                            N2RegVShLFrm>;
3238
3239 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3240 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3241                            NEONvqshrns>;
3242 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3243                            NEONvqshrnu>;
3244
3245 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3246 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3247                            NEONvqshrnsu>;
3248
3249 //   VQRSHL   : Vector Saturating Rounding Shift
3250 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
3251                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3252                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
3253 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
3254                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3255                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
3256
3257 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3258 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3259                            NEONvqrshrns>;
3260 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3261                            NEONvqrshrnu>;
3262
3263 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3264 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3265                            NEONvqrshrnsu>;
3266
3267 //   VSRA     : Vector Shift Right and Accumulate
3268 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3269 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3270 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3271 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3272 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3273
3274 //   VSLI     : Vector Shift Left and Insert
3275 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3276 //   VSRI     : Vector Shift Right and Insert
3277 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3278
3279 // Vector Absolute and Saturating Absolute.
3280
3281 //   VABS     : Vector Absolute Value
3282 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3283                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3284                            int_arm_neon_vabs>;
3285 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3286                         IIC_VUNAD, "vabs", "f32",
3287                         v2f32, v2f32, int_arm_neon_vabs>;
3288 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3289                         IIC_VUNAQ, "vabs", "f32",
3290                         v4f32, v4f32, int_arm_neon_vabs>;
3291
3292 //   VQABS    : Vector Saturating Absolute Value
3293 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3294                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3295                            int_arm_neon_vqabs>;
3296
3297 // Vector Negate.
3298
3299 def vnegd  : PatFrag<(ops node:$in),
3300                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3301 def vnegq  : PatFrag<(ops node:$in),
3302                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3303
3304 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3305   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3306         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3307         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3308 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3309   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3310         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3311         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3312
3313 //   VNEG     : Vector Negate (integer)
3314 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3315 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3316 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3317 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3318 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3319 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3320
3321 //   VNEG     : Vector Negate (floating-point)
3322 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3323                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3324                     "vneg", "f32", "$dst, $src", "",
3325                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3326 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3327                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3328                     "vneg", "f32", "$dst, $src", "",
3329                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3330
3331 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3332 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3333 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3334 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3335 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3336 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3337
3338 //   VQNEG    : Vector Saturating Negate
3339 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3340                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3341                            int_arm_neon_vqneg>;
3342
3343 // Vector Bit Counting Operations.
3344
3345 //   VCLS     : Vector Count Leading Sign Bits
3346 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3347                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3348                            int_arm_neon_vcls>;
3349 //   VCLZ     : Vector Count Leading Zeros
3350 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3351                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3352                            int_arm_neon_vclz>;
3353 //   VCNT     : Vector Count One Bits
3354 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3355                         IIC_VCNTiD, "vcnt", "8",
3356                         v8i8, v8i8, int_arm_neon_vcnt>;
3357 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3358                         IIC_VCNTiQ, "vcnt", "8",
3359                         v16i8, v16i8, int_arm_neon_vcnt>;
3360
3361 // Vector Swap -- for disassembly only.
3362 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3363                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3364                      "vswp", "$dst, $src", "", []>;
3365 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3366                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3367                      "vswp", "$dst, $src", "", []>;
3368
3369 // Vector Move Operations.
3370
3371 //   VMOV     : Vector Move (Register)
3372
3373 let neverHasSideEffects = 1 in {
3374 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3375                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3376 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3377                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
3378
3379 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3380 // be expanded after register allocation is completed.
3381 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3382                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3383
3384 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3385                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
3386 } // neverHasSideEffects
3387
3388 //   VMOV     : Vector Move (Immediate)
3389
3390 let isReMaterializable = 1 in {
3391 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3392                          (ins nModImm:$SIMM), IIC_VMOVImm,
3393                          "vmov", "i8", "$dst, $SIMM", "",
3394                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3395 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3396                          (ins nModImm:$SIMM), IIC_VMOVImm,
3397                          "vmov", "i8", "$dst, $SIMM", "",
3398                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3399
3400 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3401                          (ins nModImm:$SIMM), IIC_VMOVImm,
3402                          "vmov", "i16", "$dst, $SIMM", "",
3403                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
3404 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3405                          (ins nModImm:$SIMM), IIC_VMOVImm,
3406                          "vmov", "i16", "$dst, $SIMM", "",
3407                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
3408
3409 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3410                          (ins nModImm:$SIMM), IIC_VMOVImm,
3411                          "vmov", "i32", "$dst, $SIMM", "",
3412                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
3413 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3414                          (ins nModImm:$SIMM), IIC_VMOVImm,
3415                          "vmov", "i32", "$dst, $SIMM", "",
3416                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
3417
3418 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3419                          (ins nModImm:$SIMM), IIC_VMOVImm,
3420                          "vmov", "i64", "$dst, $SIMM", "",
3421                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3422 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3423                          (ins nModImm:$SIMM), IIC_VMOVImm,
3424                          "vmov", "i64", "$dst, $SIMM", "",
3425                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3426 } // isReMaterializable
3427
3428 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3429
3430 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3431                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3432                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
3433                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
3434                                            imm:$lane))]>;
3435 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3436                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3437                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
3438                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
3439                                            imm:$lane))]>;
3440 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3441                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3442                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
3443                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
3444                                            imm:$lane))]>;
3445 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3446                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3447                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
3448                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
3449                                            imm:$lane))]>;
3450 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3451                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3452                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
3453                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
3454                                            imm:$lane))]>;
3455 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3456 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3457           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3458                            (DSubReg_i8_reg imm:$lane))),
3459                      (SubReg_i8_lane imm:$lane))>;
3460 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3461           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3462                              (DSubReg_i16_reg imm:$lane))),
3463                      (SubReg_i16_lane imm:$lane))>;
3464 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3465           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3466                            (DSubReg_i8_reg imm:$lane))),
3467                      (SubReg_i8_lane imm:$lane))>;
3468 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3469           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3470                              (DSubReg_i16_reg imm:$lane))),
3471                      (SubReg_i16_lane imm:$lane))>;
3472 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3473           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3474                              (DSubReg_i32_reg imm:$lane))),
3475                      (SubReg_i32_lane imm:$lane))>;
3476 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3477           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3478                           (SSubReg_f32_reg imm:$src2))>;
3479 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3480           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3481                           (SSubReg_f32_reg imm:$src2))>;
3482 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3483 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3484 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3485           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3486
3487
3488 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3489
3490 let Constraints = "$src1 = $dst" in {
3491 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
3492                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3493                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
3494                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
3495                                            GPR:$src2, imm:$lane))]>;
3496 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
3497                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3498                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
3499                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
3500                                            GPR:$src2, imm:$lane))]>;
3501 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
3502                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3503                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
3504                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
3505                                            GPR:$src2, imm:$lane))]>;
3506 }
3507 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3508           (v16i8 (INSERT_SUBREG QPR:$src1,
3509                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3510                                    (DSubReg_i8_reg imm:$lane))),
3511                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3512                   (DSubReg_i8_reg imm:$lane)))>;
3513 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3514           (v8i16 (INSERT_SUBREG QPR:$src1,
3515                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3516                                      (DSubReg_i16_reg imm:$lane))),
3517                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3518                   (DSubReg_i16_reg imm:$lane)))>;
3519 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3520           (v4i32 (INSERT_SUBREG QPR:$src1,
3521                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3522                                      (DSubReg_i32_reg imm:$lane))),
3523                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3524                   (DSubReg_i32_reg imm:$lane)))>;
3525
3526 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3527           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3528                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3529 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3530           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3531                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3532
3533 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3534 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3535 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3536           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3537
3538 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3539           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3540 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3541           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3542 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3543           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3544
3545 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3546           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3547 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3548           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3549 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3550           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3551
3552 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3553           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3554                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3555                          dsub_0)>;
3556 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3557           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3558                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3559                          dsub_0)>;
3560 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3561           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3562                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3563                          dsub_0)>;
3564
3565 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3566
3567 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3568   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3569           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3570           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3571 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3572   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3573           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3574           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3575
3576 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3577 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3578 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3579 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3580 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3581 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3582
3583 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3584                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3585                       [(set DPR:$dst, (v2f32 (NEONvdup
3586                                               (f32 (bitconvert GPR:$src)))))]>;
3587 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3588                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3589                       [(set QPR:$dst, (v4f32 (NEONvdup
3590                                               (f32 (bitconvert GPR:$src)))))]>;
3591
3592 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3593
3594 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3595               ValueType Ty>
3596   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3597               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3598               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3599
3600 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3601               ValueType ResTy, ValueType OpTy>
3602   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3603               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3604               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3605                                       imm:$lane)))]>;
3606
3607 // Inst{19-16} is partially specified depending on the element size.
3608
3609 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3610 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3611 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3612 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3613 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3614 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3615 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3616 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3617
3618 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3619           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3620                                   (DSubReg_i8_reg imm:$lane))),
3621                            (SubReg_i8_lane imm:$lane)))>;
3622 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3623           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3624                                     (DSubReg_i16_reg imm:$lane))),
3625                             (SubReg_i16_lane imm:$lane)))>;
3626 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3627           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3628                                     (DSubReg_i32_reg imm:$lane))),
3629                             (SubReg_i32_lane imm:$lane)))>;
3630 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3631           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3632                                    (DSubReg_i32_reg imm:$lane))),
3633                            (SubReg_i32_lane imm:$lane)))>;
3634
3635 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3636                     (outs DPR:$dst), (ins SPR:$src),
3637                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3638                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3639
3640 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3641                     (outs QPR:$dst), (ins SPR:$src),
3642                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3643                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3644
3645 //   VMOVN    : Vector Narrowing Move
3646 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3647                          "vmovn", "i", trunc>;
3648 //   VQMOVN   : Vector Saturating Narrowing Move
3649 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3650                             "vqmovn", "s", int_arm_neon_vqmovns>;
3651 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3652                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3653 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3654                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3655 //   VMOVL    : Vector Lengthening Move
3656 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3657 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3658
3659 // Vector Conversions.
3660
3661 //   VCVT     : Vector Convert Between Floating-Point and Integers
3662 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3663                      v2i32, v2f32, fp_to_sint>;
3664 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3665                      v2i32, v2f32, fp_to_uint>;
3666 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3667                      v2f32, v2i32, sint_to_fp>;
3668 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3669                      v2f32, v2i32, uint_to_fp>;
3670
3671 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3672                      v4i32, v4f32, fp_to_sint>;
3673 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3674                      v4i32, v4f32, fp_to_uint>;
3675 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3676                      v4f32, v4i32, sint_to_fp>;
3677 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3678                      v4f32, v4i32, uint_to_fp>;
3679
3680 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3681 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3682                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3683 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3684                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3685 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3686                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3687 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3688                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3689
3690 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3691                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3692 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3693                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3694 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3695                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3696 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3697                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3698
3699 // Vector Reverse.
3700
3701 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3702
3703 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3704   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3705         (ins DPR:$src), IIC_VMOVD,
3706         OpcodeStr, Dt, "$dst, $src", "",
3707         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3708 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3709   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3710         (ins QPR:$src), IIC_VMOVD,
3711         OpcodeStr, Dt, "$dst, $src", "",
3712         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3713
3714 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3715 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3716 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3717 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3718
3719 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3720 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3721 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3722 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3723
3724 //   VREV32   : Vector Reverse elements within 32-bit words
3725
3726 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3727   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3728         (ins DPR:$src), IIC_VMOVD,
3729         OpcodeStr, Dt, "$dst, $src", "",
3730         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3731 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3732   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3733         (ins QPR:$src), IIC_VMOVD,
3734         OpcodeStr, Dt, "$dst, $src", "",
3735         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3736
3737 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3738 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3739
3740 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3741 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3742
3743 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3744
3745 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3746   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3747         (ins DPR:$src), IIC_VMOVD,
3748         OpcodeStr, Dt, "$dst, $src", "",
3749         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3750 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3751   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3752         (ins QPR:$src), IIC_VMOVD,
3753         OpcodeStr, Dt, "$dst, $src", "",
3754         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3755
3756 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3757 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3758
3759 // Other Vector Shuffles.
3760
3761 //   VEXT     : Vector Extract
3762
3763 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3764   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3765         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3766         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3767         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3768                                       (Ty DPR:$rhs), imm:$index)))]>;
3769
3770 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3771   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3772         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3773         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3774         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3775                                       (Ty QPR:$rhs), imm:$index)))]>;
3776
3777 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3778 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3779 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3780 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3781
3782 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3783 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3784 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3785 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3786
3787 //   VTRN     : Vector Transpose
3788
3789 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3790 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3791 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3792
3793 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3794 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3795 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3796
3797 //   VUZP     : Vector Unzip (Deinterleave)
3798
3799 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3800 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3801 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3802
3803 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3804 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3805 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3806
3807 //   VZIP     : Vector Zip (Interleave)
3808
3809 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3810 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3811 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3812
3813 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3814 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3815 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3816
3817 // Vector Table Lookup and Table Extension.
3818
3819 //   VTBL     : Vector Table Lookup
3820 def  VTBL1
3821   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3822         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3823         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3824         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3825 let hasExtraSrcRegAllocReq = 1 in {
3826 def  VTBL2
3827   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3828         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3829         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3830 def  VTBL3
3831   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3832         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3833         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3834 def  VTBL4
3835   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3836         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3837         NVTBLFrm, IIC_VTB4,
3838         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3839 } // hasExtraSrcRegAllocReq = 1
3840
3841 //   VTBX     : Vector Table Extension
3842 def  VTBX1
3843   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3844         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3845         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3846         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3847                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3848 let hasExtraSrcRegAllocReq = 1 in {
3849 def  VTBX2
3850   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3851         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3852         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3853 def  VTBX3
3854   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3855         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3856         NVTBLFrm, IIC_VTBX3,
3857         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3858         "$orig = $dst", []>;
3859 def  VTBX4
3860   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3861         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3862         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3863         "$orig = $dst", []>;
3864 } // hasExtraSrcRegAllocReq = 1
3865
3866 //===----------------------------------------------------------------------===//
3867 // NEON instructions for single-precision FP math
3868 //===----------------------------------------------------------------------===//
3869
3870 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3871   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3872               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3873                                                        SPR:$a, ssub_0))),
3874                               ssub_0)>;
3875
3876 class N3VSPat<SDNode OpNode, NeonI Inst>
3877   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3878               (EXTRACT_SUBREG (v2f32
3879                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3880                                                       SPR:$a, ssub_0),
3881                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3882                                                       SPR:$b, ssub_0))),
3883                               ssub_0)>;
3884
3885 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3886   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3887               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3888                                                    SPR:$acc, ssub_0),
3889                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3890                                                    SPR:$a, ssub_0),
3891                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3892                                                    SPR:$b, ssub_0)),
3893                               ssub_0)>;
3894
3895 // These need separate instructions because they must use DPR_VFP2 register
3896 // class which have SPR sub-registers.
3897
3898 // Vector Add Operations used for single-precision FP
3899 let neverHasSideEffects = 1 in
3900 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3901 def : N3VSPat<fadd, VADDfd_sfp>;
3902
3903 // Vector Sub Operations used for single-precision FP
3904 let neverHasSideEffects = 1 in
3905 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3906 def : N3VSPat<fsub, VSUBfd_sfp>;
3907
3908 // Vector Multiply Operations used for single-precision FP
3909 let neverHasSideEffects = 1 in
3910 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3911 def : N3VSPat<fmul, VMULfd_sfp>;
3912
3913 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3914 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3915 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3916
3917 //let neverHasSideEffects = 1 in
3918 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3919 //                           v2f32, fmul, fadd>;
3920 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3921
3922 //let neverHasSideEffects = 1 in
3923 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3924 //                           v2f32, fmul, fsub>;
3925 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3926
3927 // Vector Absolute used for single-precision FP
3928 let neverHasSideEffects = 1 in
3929 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3930                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3931                       "vabs", "f32", "$dst, $src", "", []>;
3932 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3933
3934 // Vector Negate used for single-precision FP
3935 let neverHasSideEffects = 1 in
3936 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3937                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3938                       "vneg", "f32", "$dst, $src", "", []>;
3939 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3940
3941 // Vector Maximum used for single-precision FP
3942 let neverHasSideEffects = 1 in
3943 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3944                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3945                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3946 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3947
3948 // Vector Minimum used for single-precision FP
3949 let neverHasSideEffects = 1 in
3950 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3951                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3952                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3953 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3954
3955 // Vector Convert between single-precision FP and integer
3956 let neverHasSideEffects = 1 in
3957 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3958                          v2i32, v2f32, fp_to_sint>;
3959 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3960
3961 let neverHasSideEffects = 1 in
3962 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3963                          v2i32, v2f32, fp_to_uint>;
3964 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3965
3966 let neverHasSideEffects = 1 in
3967 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3968                          v2f32, v2i32, sint_to_fp>;
3969 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3970
3971 let neverHasSideEffects = 1 in
3972 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3973                          v2f32, v2i32, uint_to_fp>;
3974 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3975
3976 //===----------------------------------------------------------------------===//
3977 // Non-Instruction Patterns
3978 //===----------------------------------------------------------------------===//
3979
3980 // bit_convert
3981 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3982 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3983 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3984 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3985 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3986 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3987 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3988 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3989 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3990 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3991 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3992 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3993 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3994 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3995 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3996 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3997 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3998 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3999 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4000 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4001 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4002 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4003 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4004 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4005 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4006 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4007 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4008 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4009 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4010 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4011
4012 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4013 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4014 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4015 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4016 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4017 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4018 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4019 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4020 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4021 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4022 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4023 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4024 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4025 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4026 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4027 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4028 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4029 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4030 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4031 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4032 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4033 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4034 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4035 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4036 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4037 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4038 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4039 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4040 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4041 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;