lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>]>;
  87 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  88 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  89 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  90
  91 //===----------------------------------------------------------------------===//
  92 // NEON operand definitions
  93 //===----------------------------------------------------------------------===//
  94
  95 // addrmode_neonldstm := reg
  96 //
  97 /* TODO: Take advantage of vldm.
  98 def addrmode_neonldstm : Operand<i32>,
  99                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 100   let PrintMethod = "printAddrNeonLdStMOperand";
 101   let MIOperandInfo = (ops GPR, i32imm);
 102 }
 103 */
 104
 105 //===----------------------------------------------------------------------===//
 106 // NEON load / store instructions
 107 //===----------------------------------------------------------------------===//
 108
 109 /* TODO: Take advantage of vldm.
 110 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 111 def VLDMD : NI<(outs),
 112                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 113                IIC_fpLoadm,
 114                "vldm${addr:submode} ${addr:base}, $dst1",
 115                []> {
 116   let Inst{27-25} = 0b110;
 117   let Inst{20}    = 1;
 118   let Inst{11-9}  = 0b101;
 119 }
 120
 121 def VLDMS : NI<(outs),
 122                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 123                IIC_fpLoadm,
 124                "vldm${addr:submode} ${addr:base}, $dst1",
 125                []> {
 126   let Inst{27-25} = 0b110;
 127   let Inst{20}    = 1;
 128   let Inst{11-9}  = 0b101;
 129 }
 130 }
 131 */
 132
 133 // Use vldmia to load a Q register as a D register pair.
 134 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 135                IIC_fpLoadm,
 136                "vldmia $addr, ${dst:dregpair}",
 137                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 138   let Inst{27-25} = 0b110;
 139   let Inst{24}    = 0; // P bit
 140   let Inst{23}    = 1; // U bit
 141   let Inst{20}    = 1;
 142   let Inst{11-9}  = 0b101;
 143 }
 144
 145 // Use vstmia to store a Q register as a D register pair.
 146 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 147                IIC_fpStorem,
 148                "vstmia $addr, ${src:dregpair}",
 149                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 150   let Inst{27-25} = 0b110;
 151   let Inst{24}    = 0; // P bit
 152   let Inst{23}    = 1; // U bit
 153   let Inst{20}    = 0;
 154   let Inst{11-9}  = 0b101;
 155 }
 156
 157 //   VLD1     : Vector Load (multiple single elements)
 158 class VLD1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 159   : NLdSt<(outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 160           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"), "",
 161           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 162 class VLD1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 163   : NLdSt<(outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 164           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"), "",
 165           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 166
 167 def  VLD1d8   : VLD1D<"vld1.8",  v8i8,  int_arm_neon_vld1>;
 168 def  VLD1d16  : VLD1D<"vld1.16", v4i16, int_arm_neon_vld1>;
 169 def  VLD1d32  : VLD1D<"vld1.32", v2i32, int_arm_neon_vld1>;
 170 def  VLD1df   : VLD1D<"vld1.32", v2f32, int_arm_neon_vld1>;
 171 def  VLD1d64  : VLD1D<"vld1.64", v1i64, int_arm_neon_vld1>;
 172
 173 def  VLD1q8   : VLD1Q<"vld1.8",  v16i8, int_arm_neon_vld1>;
 174 def  VLD1q16  : VLD1Q<"vld1.16", v8i16, int_arm_neon_vld1>;
 175 def  VLD1q32  : VLD1Q<"vld1.32", v4i32, int_arm_neon_vld1>;
 176 def  VLD1qf   : VLD1Q<"vld1.32", v4f32, int_arm_neon_vld1>;
 177 def  VLD1q64  : VLD1Q<"vld1.64", v2i64, int_arm_neon_vld1>;
 178
 179 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 180
 181 //   VLD2     : Vector Load (multiple 2-element structures)
 182 class VLD2D<string OpcodeStr>
 183   : NLdSt<(outs DPR:$dst1, DPR:$dst2), (ins addrmode6:$addr), IIC_VLD2,
 184           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), "", []>;
 185
 186 def  VLD2d8   : VLD2D<"vld2.8">;
 187 def  VLD2d16  : VLD2D<"vld2.16">;
 188 def  VLD2d32  : VLD2D<"vld2.32">;
 189
 190 //   VLD3     : Vector Load (multiple 3-element structures)
 191 class VLD3D<string OpcodeStr>
 192   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3), (ins addrmode6:$addr),
 193           IIC_VLD3,
 194           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), "", []>;
 195
 196 def  VLD3d8   : VLD3D<"vld3.8">;
 197 def  VLD3d16  : VLD3D<"vld3.16">;
 198 def  VLD3d32  : VLD3D<"vld3.32">;
 199
 200 //   VLD4     : Vector Load (multiple 4-element structures)
 201 class VLD4D<string OpcodeStr>
 202   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 203           (ins addrmode6:$addr), IIC_VLD4,
 204           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 205           "", []>;
 206
 207 def  VLD4d8   : VLD4D<"vld4.8">;
 208 def  VLD4d16  : VLD4D<"vld4.16">;
 209 def  VLD4d32  : VLD4D<"vld4.32">;
 210
 211 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 212 class VLD2LND<string OpcodeStr>
 213   : NLdSt<(outs DPR:$dst1, DPR:$dst2),
 214           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 215           IIC_VLD2,
 216           !strconcat(OpcodeStr, "\t\\{$dst1[$lane],$dst2[$lane]\\}, $addr"),
 217           "$src1 = $dst1, $src2 = $dst2", []>;
 218
 219 def VLD2LNd8  : VLD2LND<"vld2.8">;
 220 def VLD2LNd16 : VLD2LND<"vld2.16">;
 221 def VLD2LNd32 : VLD2LND<"vld2.32">;
 222
 223 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 224 class VLD3LND<string OpcodeStr>
 225   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 226           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 227           nohash_imm:$lane), IIC_VLD3,
 228           !strconcat(OpcodeStr,
 229           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane]\\}, $addr"),
 230           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 231
 232 def VLD3LNd8  : VLD3LND<"vld3.8">;
 233 def VLD3LNd16 : VLD3LND<"vld3.16">;
 234 def VLD3LNd32 : VLD3LND<"vld3.32">;
 235
 236 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 237 class VLD4LND<string OpcodeStr>
 238   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 239           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 240           nohash_imm:$lane), IIC_VLD4,
 241           !strconcat(OpcodeStr,
 242           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane],$dst4[$lane]\\}, $addr"),
 243           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 244
 245 def VLD4LNd8  : VLD4LND<"vld4.8">;
 246 def VLD4LNd16 : VLD4LND<"vld4.16">;
 247 def VLD4LNd32 : VLD4LND<"vld4.32">;
 248 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 249
 250 //   VST1     : Vector Store (multiple single elements)
 251 class VST1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 252   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 253           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"), "",
 254           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 255 class VST1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 256   : NLdSt<(outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 257           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"), "",
 258           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 259
 260 let hasExtraSrcRegAllocReq = 1 in {
 261 def  VST1d8   : VST1D<"vst1.8",  v8i8,  int_arm_neon_vst1>;
 262 def  VST1d16  : VST1D<"vst1.16", v4i16, int_arm_neon_vst1>;
 263 def  VST1d32  : VST1D<"vst1.32", v2i32, int_arm_neon_vst1>;
 264 def  VST1df   : VST1D<"vst1.32", v2f32, int_arm_neon_vst1>;
 265 def  VST1d64  : VST1D<"vst1.64", v1i64, int_arm_neon_vst1>;
 266
 267 def  VST1q8   : VST1Q<"vst1.8",  v16i8, int_arm_neon_vst1>;
 268 def  VST1q16  : VST1Q<"vst1.16", v8i16, int_arm_neon_vst1>;
 269 def  VST1q32  : VST1Q<"vst1.32", v4i32, int_arm_neon_vst1>;
 270 def  VST1qf   : VST1Q<"vst1.32", v4f32, int_arm_neon_vst1>;
 271 def  VST1q64  : VST1Q<"vst1.64", v2i64, int_arm_neon_vst1>;
 272 } // hasExtraSrcRegAllocReq
 273
 274 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 275
 276 //   VST2     : Vector Store (multiple 2-element structures)
 277 class VST2D<string OpcodeStr>
 278   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 279           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), "", []>;
 280
 281 def  VST2d8   : VST2D<"vst2.8">;
 282 def  VST2d16  : VST2D<"vst2.16">;
 283 def  VST2d32  : VST2D<"vst2.32">;
 284
 285 //   VST3     : Vector Store (multiple 3-element structures)
 286 class VST3D<string OpcodeStr>
 287   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 288           IIC_VST,
 289           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), "", []>;
 290
 291 def  VST3d8   : VST3D<"vst3.8">;
 292 def  VST3d16  : VST3D<"vst3.16">;
 293 def  VST3d32  : VST3D<"vst3.32">;
 294
 295 //   VST4     : Vector Store (multiple 4-element structures)
 296 class VST4D<string OpcodeStr>
 297   : NLdSt<(outs), (ins addrmode6:$addr,
 298                    DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 299           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 300           "", []>;
 301
 302 def  VST4d8   : VST4D<"vst4.8">;
 303 def  VST4d16  : VST4D<"vst4.16">;
 304 def  VST4d32  : VST4D<"vst4.32">;
 305
 306 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 307 class VST2LND<string OpcodeStr>
 308   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 309           IIC_VST,
 310           !strconcat(OpcodeStr, "\t\\{$src1[$lane],$src2[$lane]\\}, $addr"),
 311           "", []>;
 312
 313 def VST2LNd8  : VST2LND<"vst2.8">;
 314 def VST2LNd16 : VST2LND<"vst2.16">;
 315 def VST2LNd32 : VST2LND<"vst2.32">;
 316
 317 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 318 class VST3LND<string OpcodeStr>
 319   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 320           nohash_imm:$lane), IIC_VST,
 321           !strconcat(OpcodeStr,
 322           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane]\\}, $addr"), "", []>;
 323
 324 def VST3LNd8  : VST3LND<"vst3.8">;
 325 def VST3LNd16 : VST3LND<"vst3.16">;
 326 def VST3LNd32 : VST3LND<"vst3.32">;
 327
 328 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 329 class VST4LND<string OpcodeStr>
 330   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 331           DPR:$src4, nohash_imm:$lane), IIC_VST,
 332           !strconcat(OpcodeStr,
 333           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane],$src4[$lane]\\}, $addr"),
 334           "", []>;
 335
 336 def VST4LNd8  : VST4LND<"vst4.8">;
 337 def VST4LNd16 : VST4LND<"vst4.16">;
 338 def VST4LNd32 : VST4LND<"vst4.32">;
 339 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 340
 341
 342 //===----------------------------------------------------------------------===//
 343 // NEON pattern fragments
 344 //===----------------------------------------------------------------------===//
 345
 346 // Extract D sub-registers of Q registers.
 347 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 348 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 349   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 350 }]>;
 351 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 352   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 353 }]>;
 354 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 355   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 356 }]>;
 357 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 358   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 359 }]>;
 360 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 361   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 362 }]>;
 363
 364 // Extract S sub-registers of Q/D registers.
 365 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 366 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 367   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 368 }]>;
 369
 370 // Translate lane numbers from Q registers to D subregs.
 371 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 372   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 373 }]>;
 374 def SubReg_i16_lane : SDNodeXForm<imm, [{
 375   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 376 }]>;
 377 def SubReg_i32_lane : SDNodeXForm<imm, [{
 378   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 379 }]>;
 380
 381 //===----------------------------------------------------------------------===//
 382 // Instruction Classes
 383 //===----------------------------------------------------------------------===//
 384
 385 // Basic 2-register operations, both double- and quad-register.
 386 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 387            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 388            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 389   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 390         (ins DPR:$src), IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 391         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 392 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 393            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 394            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 395   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 396         (ins QPR:$src), IIC_VUNAQ, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 397         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 398
 399 // Basic 2-register operations, scalar single-precision.
 400 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 401             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 402             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 403   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 404         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 405         IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 406
 407 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 408   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 409        (EXTRACT_SUBREG
 410            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 411         arm_ssubreg_0)>;
 412
 413 // Basic 2-register intrinsics, both double- and quad-register.
 414 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 415               bits<2> op17_16, bits<5> op11_7, bit op4,
 416               InstrItinClass itin, string OpcodeStr,
 417               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 418   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 419         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 420         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 421 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 422               bits<2> op17_16, bits<5> op11_7, bit op4,
 423               InstrItinClass itin, string OpcodeStr,
 424               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 425   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 426         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 427         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 428
 429 // Basic 2-register intrinsics, scalar single-precision
 430 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 431               bits<2> op17_16, bits<5> op11_7, bit op4,
 432               InstrItinClass itin, string OpcodeStr,
 433               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 434   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 435         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), itin,
 436         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 437
 438 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 439   : NEONFPPat<(f32 (OpNode SPR:$a)),
 440        (EXTRACT_SUBREG
 441            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 442         arm_ssubreg_0)>;
 443
 444 // Narrow 2-register intrinsics.
 445 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 446               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 447               InstrItinClass itin, string OpcodeStr,
 448               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 449   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 450         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 451         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 452
 453 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 454 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 455 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 456               bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 457               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 458   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 459         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 460         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 461
 462 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 463 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 464   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 465         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 466         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 467         "$src1 = $dst1, $src2 = $dst2", []>;
 468 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 469                   InstrItinClass itin, string OpcodeStr>
 470   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 471         (ins QPR:$src1, QPR:$src2), itin,
 472         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 473         "$src1 = $dst1, $src2 = $dst2", []>;
 474
 475 // Basic 3-register operations, both double- and quad-register.
 476 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 477            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 478            SDNode OpNode, bit Commutable>
 479   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 480         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 481         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 482         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 483   let isCommutable = Commutable;
 484 }
 485 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 486              InstrItinClass itin, string OpcodeStr, ValueType Ty, SDNode ShOp>
 487   : N3V<0, 1, op21_20, op11_8, 1, 0,
 488         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 489         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 490         [(set (Ty DPR:$dst),
 491               (Ty (ShOp (Ty DPR:$src1),
 492                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 493                                           imm:$lane)))))]> {
 494   let isCommutable = 0;
 495 }
 496 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 497                string OpcodeStr, ValueType Ty, SDNode ShOp>
 498   : N3V<0, 1, op21_20, op11_8, 1, 0,
 499         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 500         IIC_VMULi16D,
 501         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 502         [(set (Ty DPR:$dst),
 503               (Ty (ShOp (Ty DPR:$src1),
 504                         (Ty (NEONvduplane (Ty DPR_8:$src2),
 505                                           imm:$lane)))))]> {
 506   let isCommutable = 0;
 507 }
 508
 509 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 510            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 511            SDNode OpNode, bit Commutable>
 512   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 513         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 514         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 515         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 516   let isCommutable = Commutable;
 517 }
 518 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 519              InstrItinClass itin, string OpcodeStr,
 520              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 521   : N3V<1, 1, op21_20, op11_8, 1, 0,
 522         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 523         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 524         [(set (ResTy QPR:$dst),
 525               (ResTy (ShOp (ResTy QPR:$src1),
 526                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 527                                                 imm:$lane)))))]> {
 528   let isCommutable = 0;
 529 }
 530 class N3VQSL16<bits<2> op21_20, bits<4> op11_8,
 531                string OpcodeStr, ValueType ResTy, ValueType OpTy, SDNode ShOp>
 532   : N3V<1, 1, op21_20, op11_8, 1, 0,
 533         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 534         IIC_VMULi16Q,
 535         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 536         [(set (ResTy QPR:$dst),
 537               (ResTy (ShOp (ResTy QPR:$src1),
 538                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 539                                                 imm:$lane)))))]> {
 540   let isCommutable = 0;
 541 }
 542
 543 // Basic 3-register operations, scalar single-precision
 544 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 545            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 546            SDNode OpNode, bit Commutable>
 547   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 548         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 549         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 550   let isCommutable = Commutable;
 551 }
 552 class N3VDsPat<SDNode OpNode, NeonI Inst>
 553   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 554        (EXTRACT_SUBREG
 555            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 556                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 557         arm_ssubreg_0)>;
 558
 559 // Basic 3-register intrinsics, both double- and quad-register.
 560 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 561               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 562               Intrinsic IntOp, bit Commutable>
 563   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 564         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 565         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 566         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 567   let isCommutable = Commutable;
 568 }
 569 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 570                 string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 571   : N3V<0, 1, op21_20, op11_8, 1, 0,
 572         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 573         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 574         [(set (Ty DPR:$dst),
 575               (Ty (IntOp (Ty DPR:$src1),
 576                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 577                                            imm:$lane)))))]> {
 578   let isCommutable = 0;
 579 }
 580 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 581                   string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 582   : N3V<0, 1, op21_20, op11_8, 1, 0,
 583         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 584         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 585         [(set (Ty DPR:$dst),
 586               (Ty (IntOp (Ty DPR:$src1),
 587                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 588                                            imm:$lane)))))]> {
 589   let isCommutable = 0;
 590 }
 591
 592 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 593               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 594               Intrinsic IntOp, bit Commutable>
 595   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 596         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 597         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 598         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 599   let isCommutable = Commutable;
 600 }
 601 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 602                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 603   : N3V<1, 1, op21_20, op11_8, 1, 0,
 604         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 605         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 606         [(set (ResTy QPR:$dst),
 607               (ResTy (IntOp (ResTy QPR:$src1),
 608                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 609                                                  imm:$lane)))))]> {
 610   let isCommutable = 0;
 611 }
 612 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 613                   string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 614   : N3V<1, 1, op21_20, op11_8, 1, 0,
 615         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 616         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 617         [(set (ResTy QPR:$dst),
 618               (ResTy (IntOp (ResTy QPR:$src1),
 619                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 620                                                  imm:$lane)))))]> {
 621   let isCommutable = 0;
 622 }
 623
 624 // Multiply-Add/Sub operations, both double- and quad-register.
 625 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 626                 InstrItinClass itin, string OpcodeStr,
 627                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 628   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 629         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 630         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 631         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 632                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 633 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 634                   string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 635   : N3V<0, 1, op21_20, op11_8, 1, 0,
 636         (outs DPR:$dst),
 637         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 638         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 639         [(set (Ty DPR:$dst),
 640               (Ty (ShOp (Ty DPR:$src1),
 641                         (Ty (MulOp DPR:$src2,
 642                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 643                                                      imm:$lane)))))))]>;
 644 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 645                     string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 646   : N3V<0, 1, op21_20, op11_8, 1, 0,
 647         (outs DPR:$dst),
 648         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 649         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 650         [(set (Ty DPR:$dst),
 651               (Ty (ShOp (Ty DPR:$src1),
 652                         (Ty (MulOp DPR:$src2,
 653                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 654                                                      imm:$lane)))))))]>;
 655
 656 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 657                 InstrItinClass itin, string OpcodeStr, ValueType Ty,
 658                 SDNode MulOp, SDNode OpNode>
 659   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 660         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 661         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 662         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 663                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 664 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 665                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 666                   SDNode MulOp, SDNode ShOp>
 667   : N3V<1, 1, op21_20, op11_8, 1, 0,
 668         (outs QPR:$dst),
 669         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 670         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 671         [(set (ResTy QPR:$dst),
 672               (ResTy (ShOp (ResTy QPR:$src1),
 673                            (ResTy (MulOp QPR:$src2,
 674                                          (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 675                                                               imm:$lane)))))))]>;
 676 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 677                     string OpcodeStr, ValueType ResTy, ValueType OpTy,
 678                     SDNode MulOp, SDNode ShOp>
 679   : N3V<1, 1, op21_20, op11_8, 1, 0,
 680         (outs QPR:$dst),
 681         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 682         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 683         [(set (ResTy QPR:$dst),
 684               (ResTy (ShOp (ResTy QPR:$src1),
 685                            (ResTy (MulOp QPR:$src2,
 686                                          (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 687                                                               imm:$lane)))))))]>;
 688
 689 // Multiply-Add/Sub operations, scalar single-precision
 690 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 691                  InstrItinClass itin, string OpcodeStr,
 692                  ValueType Ty, SDNode MulOp, SDNode OpNode>
 693   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 694         (outs DPR_VFP2:$dst),
 695         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 696         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 697
 698 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 699   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 700       (EXTRACT_SUBREG
 701           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 702                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 703                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 704        arm_ssubreg_0)>;
 705
 706 // Neon 3-argument intrinsics, both double- and quad-register.
 707 // The destination register is also used as the first source operand register.
 708 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 709                InstrItinClass itin, string OpcodeStr,
 710                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 711   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 712         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 713         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 714         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 715                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 716 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 717                InstrItinClass itin, string OpcodeStr,
 718                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 719   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 720         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 721         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 722         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 723                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 724
 725 // Neon Long 3-argument intrinsic.  The destination register is
 726 // a quad-register and is also used as the first source operand register.
 727 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 728                InstrItinClass itin, string OpcodeStr,
 729                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 730   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 731         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 732         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 733         [(set QPR:$dst,
 734           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 735 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 736                  string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 737   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 738         (outs QPR:$dst),
 739         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 740         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 741         [(set (ResTy QPR:$dst),
 742               (ResTy (IntOp (ResTy QPR:$src1),
 743                             (OpTy DPR:$src2),
 744                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 745                                                 imm:$lane)))))]>;
 746 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 747                    string OpcodeStr, ValueType ResTy, ValueType OpTy,
 748                    Intrinsic IntOp>
 749   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 750         (outs QPR:$dst),
 751         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 752         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 753         [(set (ResTy QPR:$dst),
 754               (ResTy (IntOp (ResTy QPR:$src1),
 755                             (OpTy DPR:$src2),
 756                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 757                                                 imm:$lane)))))]>;
 758
 759
 760 // Narrowing 3-register intrinsics.
 761 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 762               string OpcodeStr, ValueType TyD, ValueType TyQ,
 763               Intrinsic IntOp, bit Commutable>
 764   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 765         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 766         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 767         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 768   let isCommutable = Commutable;
 769 }
 770
 771 // Long 3-register intrinsics.
 772 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 773               InstrItinClass itin, string OpcodeStr, ValueType TyQ, ValueType TyD,
 774               Intrinsic IntOp, bit Commutable>
 775   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 776         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 777         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 778         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 779   let isCommutable = Commutable;
 780 }
 781 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 782                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 783   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 784         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 785         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 786         [(set (ResTy QPR:$dst),
 787               (ResTy (IntOp (OpTy DPR:$src1),
 788                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 789                                                 imm:$lane)))))]>;
 790 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 791                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 792                   Intrinsic IntOp>
 793   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 794         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 795         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 796         [(set (ResTy QPR:$dst),
 797               (ResTy (IntOp (OpTy DPR:$src1),
 798                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
 799                                                 imm:$lane)))))]>;
 800
 801 // Wide 3-register intrinsics.
 802 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 803               string OpcodeStr, ValueType TyQ, ValueType TyD,
 804               Intrinsic IntOp, bit Commutable>
 805   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 806         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
 807         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 808         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 809   let isCommutable = Commutable;
 810 }
 811
 812 // Pairwise long 2-register intrinsics, both double- and quad-register.
 813 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 814                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 815                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 816   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 817         (ins DPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 818         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 819 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 820                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 821                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 822   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 823         (ins QPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 824         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 825
 826 // Pairwise long 2-register accumulate intrinsics,
 827 // both double- and quad-register.
 828 // The destination register is also used as the first source operand register.
 829 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 830                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 831                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 832   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 833         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
 834         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 835         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 836 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 837                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 838                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 839   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 840         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
 841         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 842         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 843
 844 // Shift by immediate,
 845 // both double- and quad-register.
 846 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 847              bit op4, InstrItinClass itin, string OpcodeStr,
 848              ValueType Ty, SDNode OpNode>
 849   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 850            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
 851            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 852            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 853 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 854              bit op4, InstrItinClass itin, string OpcodeStr,
 855              ValueType Ty, SDNode OpNode>
 856   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 857            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
 858            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 859            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
 860
 861 // Long shift by immediate.
 862 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 863              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 864              ValueType OpTy, SDNode OpNode>
 865   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 866            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
 867            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 868            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
 869                                           (i32 imm:$SIMM))))]>;
 870
 871 // Narrow shift by immediate.
 872 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 873              bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 874              ValueType ResTy, ValueType OpTy, SDNode OpNode>
 875   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 876            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
 877            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 878            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
 879                                           (i32 imm:$SIMM))))]>;
 880
 881 // Shift right by immediate and accumulate,
 882 // both double- and quad-register.
 883 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 884                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 885   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 886            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 887            IIC_VPALiD,
 888            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 889            [(set DPR:$dst, (Ty (add DPR:$src1,
 890                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
 891 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 892                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 893   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 894            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 895            IIC_VPALiD,
 896            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 897            [(set QPR:$dst, (Ty (add QPR:$src1,
 898                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
 899
 900 // Shift by immediate and insert,
 901 // both double- and quad-register.
 902 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 903                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 904   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 905            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 906            IIC_VSHLiD,
 907            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 908            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
 909 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 910                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 911   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 912            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 913            IIC_VSHLiQ,
 914            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 915            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
 916
 917 // Convert, with fractional bits immediate,
 918 // both double- and quad-register.
 919 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 920               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 921               Intrinsic IntOp>
 922   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 923            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
 924            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 925            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
 926 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 927               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 928               Intrinsic IntOp>
 929   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 930            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
 931            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 932            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
 933
 934 //===----------------------------------------------------------------------===//
 935 // Multiclasses
 936 //===----------------------------------------------------------------------===//
 937
 938 // Neon 3-register vector operations.
 939
 940 // First with only element sizes of 8, 16 and 32 bits:
 941 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 942                    InstrItinClass itinD16, InstrItinClass itinD32,
 943                    InstrItinClass itinQ16, InstrItinClass itinQ32,
 944                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
 945   // 64-bit vector types.
 946   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
 947                    !strconcat(OpcodeStr, "8"), v8i8, v8i8, OpNode, Commutable>;
 948   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
 949                    !strconcat(OpcodeStr, "16"), v4i16, v4i16, OpNode, Commutable>;
 950   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
 951                    !strconcat(OpcodeStr, "32"), v2i32, v2i32, OpNode, Commutable>;
 952
 953   // 128-bit vector types.
 954   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
 955                    !strconcat(OpcodeStr, "8"), v16i8, v16i8, OpNode, Commutable>;
 956   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
 957                    !strconcat(OpcodeStr, "16"), v8i16, v8i16, OpNode, Commutable>;
 958   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
 959                    !strconcat(OpcodeStr, "32"), v4i32, v4i32, OpNode, Commutable>;
 960 }
 961
 962 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
 963   def v4i16 : N3VDSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
 964   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
 965   def v8i16 : N3VQSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v8i16, v4i16, ShOp>;
 966   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, !strconcat(OpcodeStr, "32"), v4i32, v2i32, ShOp>;
 967 }
 968
 969 // ....then also with element size 64 bits:
 970 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 971                     InstrItinClass itinD, InstrItinClass itinQ,
 972                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
 973   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
 974             OpcodeStr, OpNode, Commutable> {
 975   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
 976                    !strconcat(OpcodeStr, "64"), v1i64, v1i64, OpNode, Commutable>;
 977   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
 978                    !strconcat(OpcodeStr, "64"), v2i64, v2i64, OpNode, Commutable>;
 979 }
 980
 981
 982 // Neon Narrowing 2-register vector intrinsics,
 983 //   source operand element sizes of 16, 32 and 64 bits:
 984 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 985                        bits<5> op11_7, bit op6, bit op4,
 986                        InstrItinClass itin, string OpcodeStr,
 987                        Intrinsic IntOp> {
 988   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
 989                       itin, !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
 990   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
 991                       itin, !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
 992   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
 993                       itin, !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
 994 }
 995
 996
 997 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
 998 //   source operand element sizes of 16, 32 and 64 bits:
 999 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1000                        bit op4, string OpcodeStr, Intrinsic IntOp> {
1001   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
1002                       IIC_VQUNAiD, !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1003   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
1004                       IIC_VQUNAiD, !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1005   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
1006                       IIC_VQUNAiD, !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1007 }
1008
1009
1010 // Neon 3-register vector intrinsics.
1011
1012 // First with only element sizes of 16 and 32 bits:
1013 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1014                      InstrItinClass itinD16, InstrItinClass itinD32,
1015                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1016                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1017   // 64-bit vector types.
1018   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16, !strconcat(OpcodeStr,"16"),
1019                       v4i16, v4i16, IntOp, Commutable>;
1020   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32, !strconcat(OpcodeStr,"32"),
1021                       v2i32, v2i32, IntOp, Commutable>;
1022
1023   // 128-bit vector types.
1024   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16, !strconcat(OpcodeStr,"16"),
1025                       v8i16, v8i16, IntOp, Commutable>;
1026   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32, !strconcat(OpcodeStr,"32"),
1027                       v4i32, v4i32, IntOp, Commutable>;
1028 }
1029
1030 multiclass N3VIntSL_HS<bits<4> op11_8,
1031                        InstrItinClass itinD16, InstrItinClass itinD32,
1032                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1033                        string OpcodeStr, Intrinsic IntOp> {
1034   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16, !strconcat(OpcodeStr, "16"), v4i16, IntOp>;
1035   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32, !strconcat(OpcodeStr, "32"), v2i32, IntOp>;
1036   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16, !strconcat(OpcodeStr, "16"), v8i16, v4i16, IntOp>;
1037   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32, !strconcat(OpcodeStr, "32"), v4i32, v2i32, IntOp>;
1038 }
1039
1040 // ....then also with element size of 8 bits:
1041 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1042                       InstrItinClass itinD16, InstrItinClass itinD32,
1043                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1044                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1045   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1046               OpcodeStr, IntOp, Commutable> {
1047   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1048                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp, Commutable>;
1049   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1050                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp, Commutable>;
1051 }
1052
1053 // ....then also with element size of 64 bits:
1054 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1055                        InstrItinClass itinD16, InstrItinClass itinD32,
1056                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1057                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1058   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1059                OpcodeStr, IntOp, Commutable> {
1060   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1061                       !strconcat(OpcodeStr,"64"), v1i64, v1i64, IntOp, Commutable>;
1062   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1063                       !strconcat(OpcodeStr,"64"), v2i64, v2i64, IntOp, Commutable>;
1064 }
1065
1066
1067 // Neon Narrowing 3-register vector intrinsics,
1068 //   source operand element sizes of 16, 32 and 64 bits:
1069 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1070                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1071   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
1072                       v8i8, v8i16, IntOp, Commutable>;
1073   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
1074                       v4i16, v4i32, IntOp, Commutable>;
1075   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
1076                       v2i32, v2i64, IntOp, Commutable>;
1077 }
1078
1079
1080 // Neon Long 3-register vector intrinsics.
1081
1082 // First with only element sizes of 16 and 32 bits:
1083 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1084                       InstrItinClass itin, string OpcodeStr,
1085                       Intrinsic IntOp, bit Commutable = 0> {
1086   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1087                       !strconcat(OpcodeStr,"16"), v4i32, v4i16, IntOp, Commutable>;
1088   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1089                       !strconcat(OpcodeStr,"32"), v2i64, v2i32, IntOp, Commutable>;
1090 }
1091
1092 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1093                         InstrItinClass itin, string OpcodeStr, Intrinsic IntOp> {
1094   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1095                           !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1096   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1097                         !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1098 }
1099
1100 // ....then also with element size of 8 bits:
1101 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1102                        InstrItinClass itin, string OpcodeStr,
1103                        Intrinsic IntOp, bit Commutable = 0>
1104   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, IntOp, Commutable> {
1105   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1106                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp, Commutable>;
1107 }
1108
1109
1110 // Neon Wide 3-register vector intrinsics,
1111 //   source operand element sizes of 8, 16 and 32 bits:
1112 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1113                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1114   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
1115                       v8i16, v8i8, IntOp, Commutable>;
1116   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
1117                       v4i32, v4i16, IntOp, Commutable>;
1118   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
1119                       v2i64, v2i32, IntOp, Commutable>;
1120 }
1121
1122
1123 // Neon Multiply-Op vector operations,
1124 //   element sizes of 8, 16 and 32 bits:
1125 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1126                         InstrItinClass itinD16, InstrItinClass itinD32,
1127                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1128                         string OpcodeStr, SDNode OpNode> {
1129   // 64-bit vector types.
1130   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1131                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
1132   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1133                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
1134   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1135                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
1136
1137   // 128-bit vector types.
1138   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1139                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
1140   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1141                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
1142   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1143                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
1144 }
1145
1146 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1147                          InstrItinClass itinD16, InstrItinClass itinD32,
1148                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1149                          string OpcodeStr, SDNode ShOp> {
1150   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1151                             !strconcat(OpcodeStr, "16"), v4i16, mul, ShOp>;
1152   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1153                           !strconcat(OpcodeStr, "32"), v2i32, mul, ShOp>;
1154   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1155                             !strconcat(OpcodeStr, "16"), v8i16, v4i16, mul, ShOp>;
1156   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1157                           !strconcat(OpcodeStr, "32"), v4i32, v2i32, mul, ShOp>;
1158 }
1159
1160 // Neon 3-argument intrinsics,
1161 //   element sizes of 8, 16 and 32 bits:
1162 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1163                        string OpcodeStr, Intrinsic IntOp> {
1164   // 64-bit vector types.
1165   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1166                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1167   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1168                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1169   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1170                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1171
1172   // 128-bit vector types.
1173   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1174                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1175   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1176                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1177   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1178                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1179 }
1180
1181
1182 // Neon Long 3-argument intrinsics.
1183
1184 // First with only element sizes of 16 and 32 bits:
1185 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1186                        string OpcodeStr, Intrinsic IntOp> {
1187   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1188                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1189   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1190                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1191 }
1192
1193 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1194                          string OpcodeStr, Intrinsic IntOp> {
1195   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1196                            !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1197   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1198                          !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1199 }
1200
1201 // ....then also with element size of 8 bits:
1202 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1203                         string OpcodeStr, Intrinsic IntOp>
1204   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
1205   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1206                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1207 }
1208
1209
1210 // Neon 2-register vector intrinsics,
1211 //   element sizes of 8, 16 and 32 bits:
1212 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1213                       bits<5> op11_7, bit op4,
1214                       InstrItinClass itinD, InstrItinClass itinQ,
1215                       string OpcodeStr, Intrinsic IntOp> {
1216   // 64-bit vector types.
1217   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1218                       itinD, !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1219   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1220                       itinD, !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1221   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1222                       itinD, !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1223
1224   // 128-bit vector types.
1225   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1226                       itinQ, !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1227   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1228                       itinQ, !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1229   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1230                       itinQ, !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1231 }
1232
1233
1234 // Neon Pairwise long 2-register intrinsics,
1235 //   element sizes of 8, 16 and 32 bits:
1236 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1237                         bits<5> op11_7, bit op4,
1238                         string OpcodeStr, Intrinsic IntOp> {
1239   // 64-bit vector types.
1240   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1241                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1242   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1243                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1244   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1245                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1246
1247   // 128-bit vector types.
1248   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1249                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1250   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1251                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1252   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1253                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1254 }
1255
1256
1257 // Neon Pairwise long 2-register accumulate intrinsics,
1258 //   element sizes of 8, 16 and 32 bits:
1259 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1260                          bits<5> op11_7, bit op4,
1261                          string OpcodeStr, Intrinsic IntOp> {
1262   // 64-bit vector types.
1263   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1264                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1265   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1266                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1267   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1268                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1269
1270   // 128-bit vector types.
1271   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1272                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1273   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1274                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1275   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1276                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1277 }
1278
1279
1280 // Neon 2-register vector shift by immediate,
1281 //   element sizes of 8, 16, 32 and 64 bits:
1282 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1283                       InstrItinClass itin, string OpcodeStr, SDNode OpNode> {
1284   // 64-bit vector types.
1285   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1286                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
1287   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1288                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
1289   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1290                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
1291   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1292                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
1293
1294   // 128-bit vector types.
1295   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1296                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
1297   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1298                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
1299   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1300                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
1301   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1302                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
1303 }
1304
1305
1306 // Neon Shift-Accumulate vector operations,
1307 //   element sizes of 8, 16, 32 and 64 bits:
1308 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1309                          string OpcodeStr, SDNode ShOp> {
1310   // 64-bit vector types.
1311   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1312                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1313   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1314                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1315   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1316                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1317   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1318                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1319
1320   // 128-bit vector types.
1321   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1322                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1323   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1324                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1325   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1326                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1327   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1328                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1329 }
1330
1331
1332 // Neon Shift-Insert vector operations,
1333 //   element sizes of 8, 16, 32 and 64 bits:
1334 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1335                          string OpcodeStr, SDNode ShOp> {
1336   // 64-bit vector types.
1337   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1338                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1339   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1340                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1341   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1342                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1343   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1344                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1345
1346   // 128-bit vector types.
1347   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1348                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1349   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1350                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1351   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1352                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1353   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1354                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1355 }
1356
1357 //===----------------------------------------------------------------------===//
1358 // Instruction Definitions.
1359 //===----------------------------------------------------------------------===//
1360
1361 // Vector Add Operations.
1362
1363 //   VADD     : Vector Add (integer and floating-point)
1364 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd.i", add, 1>;
1365 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd.f32", v2f32, v2f32, fadd, 1>;
1366 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd.f32", v4f32, v4f32, fadd, 1>;
1367 //   VADDL    : Vector Add Long (Q = D + D)
1368 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl.s", int_arm_neon_vaddls, 1>;
1369 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl.u", int_arm_neon_vaddlu, 1>;
1370 //   VADDW    : Vector Add Wide (Q = Q + D)
1371 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1372 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1373 //   VHADD    : Vector Halving Add
1374 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1375                            IIC_VBINi4Q, "vhadd.s", int_arm_neon_vhadds, 1>;
1376 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1377                            IIC_VBINi4Q, "vhadd.u", int_arm_neon_vhaddu, 1>;
1378 //   VRHADD   : Vector Rounding Halving Add
1379 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1380                            IIC_VBINi4Q, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1381 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1382                            IIC_VBINi4Q, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1383 //   VQADD    : Vector Saturating Add
1384 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1385                             IIC_VBINi4Q, "vqadd.s", int_arm_neon_vqadds, 1>;
1386 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1387                             IIC_VBINi4Q, "vqadd.u", int_arm_neon_vqaddu, 1>;
1388 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1389 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1390 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1391 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1392
1393 // Vector Multiply Operations.
1394
1395 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1396 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D, IIC_VMULi16Q,
1397                         IIC_VMULi32Q, "vmul.i", mul, 1>;
1398 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul.p8", v8i8, v8i8,
1399                         int_arm_neon_vmulp, 1>;
1400 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul.p8", v16i8, v16i8,
1401                         int_arm_neon_vmulp, 1>;
1402 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul.f32", v2f32, v2f32, fmul, 1>;
1403 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul.f32", v4f32, v4f32, fmul, 1>;
1404 defm VMULsl  : N3VSL_HS<0b1000, "vmul.i", mul>;
1405 def VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul.f32", v2f32, fmul>;
1406 def VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul.f32", v4f32, v2f32, fmul>;
1407 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1408                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1409           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1410                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1411                                                      (DSubReg_i16_reg imm:$lane))),
1412                               (SubReg_i16_lane imm:$lane)))>;
1413 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1414                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1415           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1416                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1417                                                      (DSubReg_i32_reg imm:$lane))),
1418                               (SubReg_i32_lane imm:$lane)))>;
1419 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1420                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1421           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1422                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1423                                                   (DSubReg_i32_reg imm:$lane))),
1424                            (SubReg_i32_lane imm:$lane)))>;
1425
1426 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1427 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1428                           IIC_VMULi16Q, IIC_VMULi32Q,
1429                           "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1430 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1431                             IIC_VMULi16Q, IIC_VMULi32Q,
1432                             "vqdmulh.s",  int_arm_neon_vqdmulh>;
1433 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1434                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1435           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1436                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1437                                                         (DSubReg_i16_reg imm:$lane))),
1438                                  (SubReg_i16_lane imm:$lane)))>;
1439 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1440                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1441           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1442                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1443                                                         (DSubReg_i32_reg imm:$lane))),
1444                                  (SubReg_i32_lane imm:$lane)))>;
1445
1446 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1447 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1448                             IIC_VMULi16Q, IIC_VMULi32Q,
1449                             "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1450 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1451                               IIC_VMULi16Q, IIC_VMULi32Q,
1452                               "vqrdmulh.s",  int_arm_neon_vqrdmulh>;
1453 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1454                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1455           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1456                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1457                                                          (DSubReg_i16_reg imm:$lane))),
1458                                   (SubReg_i16_lane imm:$lane)))>;
1459 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1460                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1461           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1462                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1463                                                          (DSubReg_i32_reg imm:$lane))),
1464                                   (SubReg_i32_lane imm:$lane)))>;
1465
1466 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1467 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls, 1>;
1468 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu, 1>;
1469 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull.p8", v8i16, v8i8,
1470                         int_arm_neon_vmullp, 1>;
1471 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls>;
1472 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu>;
1473
1474 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1475 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1476 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull>;
1477
1478 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1479
1480 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1481 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1482                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1483 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1484 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla.f32", v4f32, fmul, fadd>;
1485 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1486                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1487 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1488 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla.f32", v4f32, v2f32, fmul, fadd>;
1489
1490 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1491                       (mul (v8i16 QPR:$src2),
1492                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1493           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1),
1494                               (v8i16 QPR:$src2),
1495                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1496                                                      (DSubReg_i16_reg imm:$lane))),
1497                               (SubReg_i16_lane imm:$lane)))>;
1498
1499 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1500                       (mul (v4i32 QPR:$src2),
1501                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1502           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1),
1503                               (v4i32 QPR:$src2),
1504                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1505                                                      (DSubReg_i32_reg imm:$lane))),
1506                               (SubReg_i32_lane imm:$lane)))>;
1507
1508 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1509                        (fmul (v4f32 QPR:$src2),
1510                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1511           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1512                            (v4f32 QPR:$src2),
1513                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1514                                                   (DSubReg_i32_reg imm:$lane))),
1515                            (SubReg_i32_lane imm:$lane)))>;
1516
1517 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1518 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1519 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1520
1521 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal.s", int_arm_neon_vmlals>;
1522 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal.u", int_arm_neon_vmlalu>;
1523
1524 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1525 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1526 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal.s", int_arm_neon_vqdmlal>;
1527
1528 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1529 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1530                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1531 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1532 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls.f32", v4f32, fmul, fsub>;
1533 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1534                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1535 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1536 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls.f32", v4f32, v2f32, fmul, fsub>;
1537
1538 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1539                       (mul (v8i16 QPR:$src2),
1540                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1541           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1),
1542                               (v8i16 QPR:$src2),
1543                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1544                                                      (DSubReg_i16_reg imm:$lane))),
1545                               (SubReg_i16_lane imm:$lane)))>;
1546
1547 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1548                       (mul (v4i32 QPR:$src2),
1549                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1550           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1),
1551                               (v4i32 QPR:$src2),
1552                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1553                                                      (DSubReg_i32_reg imm:$lane))),
1554                               (SubReg_i32_lane imm:$lane)))>;
1555
1556 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1557                        (fmul (v4f32 QPR:$src2),
1558                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1559           (v4f32 (VMLSslfq (v4f32 QPR:$src1),
1560                            (v4f32 QPR:$src2),
1561                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1562                                                   (DSubReg_i32_reg imm:$lane))),
1563                            (SubReg_i32_lane imm:$lane)))>;
1564
1565 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1566 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1567 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1568
1569 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl.s", int_arm_neon_vmlsls>;
1570 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl.u", int_arm_neon_vmlslu>;
1571
1572 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1573 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1574 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1575
1576 // Vector Subtract Operations.
1577
1578 //   VSUB     : Vector Subtract (integer and floating-point)
1579 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ, "vsub.i", sub, 0>;
1580 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub.f32", v2f32, v2f32, fsub, 0>;
1581 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub.f32", v4f32, v4f32, fsub, 0>;
1582 //   VSUBL    : Vector Subtract Long (Q = D - D)
1583 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl.s", int_arm_neon_vsubls, 1>;
1584 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl.u", int_arm_neon_vsublu, 1>;
1585 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1586 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1587 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1588 //   VHSUB    : Vector Halving Subtract
1589 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1590                            IIC_VBINi4Q, "vhsub.s", int_arm_neon_vhsubs, 0>;
1591 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1592                            IIC_VBINi4Q, "vhsub.u", int_arm_neon_vhsubu, 0>;
1593 //   VQSUB    : Vector Saturing Subtract
1594 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1595                             IIC_VBINi4Q, "vqsub.s", int_arm_neon_vqsubs, 0>;
1596 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1597                             IIC_VBINi4Q, "vqsub.u", int_arm_neon_vqsubu, 0>;
1598 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1599 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1600 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1601 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1602
1603 // Vector Comparisons.
1604
1605 //   VCEQ     : Vector Compare Equal
1606 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1607                         IIC_VBINi4Q, "vceq.i", NEONvceq, 1>;
1608 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1609 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1610 //   VCGE     : Vector Compare Greater Than or Equal
1611 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1612                         IIC_VBINi4Q, "vcge.s", NEONvcge, 0>;
1613 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1614                         IIC_VBINi4Q, "vcge.u", NEONvcgeu, 0>;
1615 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1616 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1617 //   VCGT     : Vector Compare Greater Than
1618 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1619                         IIC_VBINi4Q, "vcgt.s", NEONvcgt, 0>;
1620 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1621                         IIC_VBINi4Q, "vcgt.u", NEONvcgtu, 0>;
1622 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1623 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1624 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1625 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge.f32", v2i32, v2f32,
1626                         int_arm_neon_vacged, 0>;
1627 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge.f32", v4i32, v4f32,
1628                         int_arm_neon_vacgeq, 0>;
1629 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1630 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt.f32", v2i32, v2f32,
1631                         int_arm_neon_vacgtd, 0>;
1632 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt.f32", v4i32, v4f32,
1633                         int_arm_neon_vacgtq, 0>;
1634 //   VTST     : Vector Test Bits
1635 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1636                         IIC_VBINi4Q, "vtst.i", NEONvtst, 1>;
1637
1638 // Vector Bitwise Operations.
1639
1640 //   VAND     : Vector Bitwise AND
1641 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand", v2i32, v2i32, and, 1>;
1642 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand", v4i32, v4i32, and, 1>;
1643
1644 //   VEOR     : Vector Bitwise Exclusive OR
1645 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor", v2i32, v2i32, xor, 1>;
1646 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor", v4i32, v4i32, xor, 1>;
1647
1648 //   VORR     : Vector Bitwise OR
1649 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr", v2i32, v2i32, or, 1>;
1650 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr", v4i32, v4i32, or, 1>;
1651
1652 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1653 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1654                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1655                     "vbic\t$dst, $src1, $src2", "",
1656                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
1657                                                 (vnot_conv DPR:$src2))))]>;
1658 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1659                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1660                     "vbic\t$dst, $src1, $src2", "",
1661                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
1662                                                 (vnot_conv QPR:$src2))))]>;
1663
1664 //   VORN     : Vector Bitwise OR NOT
1665 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1666                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1667                     "vorn\t$dst, $src1, $src2", "",
1668                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
1669                                                (vnot_conv DPR:$src2))))]>;
1670 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1671                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1672                     "vorn\t$dst, $src1, $src2", "",
1673                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
1674                                                (vnot_conv QPR:$src2))))]>;
1675
1676 //   VMVN     : Vector Bitwise NOT
1677 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1678                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
1679                     "vmvn\t$dst, $src", "",
1680                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1681 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1682                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
1683                     "vmvn\t$dst, $src", "",
1684                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1685 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1686 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1687
1688 //   VBSL     : Vector Bitwise Select
1689 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1690                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
1691                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1692                     [(set DPR:$dst,
1693                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1694                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
1695 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1696                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
1697                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1698                     [(set QPR:$dst,
1699                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1700                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
1701
1702 //   VBIF     : Vector Bitwise Insert if False
1703 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1704 //   VBIT     : Vector Bitwise Insert if True
1705 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1706 // These are not yet implemented.  The TwoAddress pass will not go looking
1707 // for equivalent operations with different register constraints; it just
1708 // inserts copies.
1709
1710 // Vector Absolute Differences.
1711
1712 //   VABD     : Vector Absolute Difference
1713 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1714                            IIC_VBINi4Q, "vabd.s", int_arm_neon_vabds, 0>;
1715 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1716                            IIC_VBINi4Q, "vabd.u", int_arm_neon_vabdu, 0>;
1717 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND, "vabd.f32", v2f32, v2f32,
1718                         int_arm_neon_vabds, 0>;
1719 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vabd.f32", v4f32, v4f32,
1720                         int_arm_neon_vabds, 0>;
1721
1722 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1723 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q, "vabdl.s", int_arm_neon_vabdls, 0>;
1724 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q, "vabdl.u", int_arm_neon_vabdlu, 0>;
1725
1726 //   VABA     : Vector Absolute Difference and Accumulate
1727 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1728 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1729
1730 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1731 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1732 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1733
1734 // Vector Maximum and Minimum.
1735
1736 //   VMAX     : Vector Maximum
1737 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1738                            IIC_VBINi4Q, "vmax.s", int_arm_neon_vmaxs, 1>;
1739 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1740                            IIC_VBINi4Q, "vmax.u", int_arm_neon_vmaxu, 1>;
1741 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax.f32", v2f32, v2f32,
1742                         int_arm_neon_vmaxs, 1>;
1743 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax.f32", v4f32, v4f32,
1744                         int_arm_neon_vmaxs, 1>;
1745
1746 //   VMIN     : Vector Minimum
1747 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1748                            IIC_VBINi4Q, "vmin.s", int_arm_neon_vmins, 1>;
1749 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1750                            IIC_VBINi4Q, "vmin.u", int_arm_neon_vminu, 1>;
1751 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin.f32", v2f32, v2f32,
1752                         int_arm_neon_vmins, 1>;
1753 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin.f32", v4f32, v4f32,
1754                         int_arm_neon_vmins, 1>;
1755
1756 // Vector Pairwise Operations.
1757
1758 //   VPADD    : Vector Pairwise Add
1759 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd.i8", v8i8, v8i8,
1760                         int_arm_neon_vpadd, 0>;
1761 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd.i16", v4i16, v4i16,
1762                         int_arm_neon_vpadd, 0>;
1763 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd.i32", v2i32, v2i32,
1764                         int_arm_neon_vpadd, 0>;
1765 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd.f32", v2f32, v2f32,
1766                         int_arm_neon_vpadd, 0>;
1767
1768 //   VPADDL   : Vector Pairwise Add Long
1769 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1770                              int_arm_neon_vpaddls>;
1771 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1772                              int_arm_neon_vpaddlu>;
1773
1774 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1775 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1776                               int_arm_neon_vpadals>;
1777 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1778                               int_arm_neon_vpadalu>;
1779
1780 //   VPMAX    : Vector Pairwise Maximum
1781 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.s8", v8i8, v8i8,
1782                         int_arm_neon_vpmaxs, 0>;
1783 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.s16", v4i16, v4i16,
1784                         int_arm_neon_vpmaxs, 0>;
1785 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.s32", v2i32, v2i32,
1786                         int_arm_neon_vpmaxs, 0>;
1787 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.u8", v8i8, v8i8,
1788                         int_arm_neon_vpmaxu, 0>;
1789 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.u16", v4i16, v4i16,
1790                         int_arm_neon_vpmaxu, 0>;
1791 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.u32", v2i32, v2i32,
1792                         int_arm_neon_vpmaxu, 0>;
1793 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax.f32", v2f32, v2f32,
1794                         int_arm_neon_vpmaxs, 0>;
1795
1796 //   VPMIN    : Vector Pairwise Minimum
1797 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.s8", v8i8, v8i8,
1798                         int_arm_neon_vpmins, 0>;
1799 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.s16", v4i16, v4i16,
1800                         int_arm_neon_vpmins, 0>;
1801 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.s32", v2i32, v2i32,
1802                         int_arm_neon_vpmins, 0>;
1803 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.u8", v8i8, v8i8,
1804                         int_arm_neon_vpminu, 0>;
1805 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.u16", v4i16, v4i16,
1806                         int_arm_neon_vpminu, 0>;
1807 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.u32", v2i32, v2i32,
1808                         int_arm_neon_vpminu, 0>;
1809 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin.f32", v2f32, v2f32,
1810                         int_arm_neon_vpmins, 0>;
1811
1812 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1813
1814 //   VRECPE   : Vector Reciprocal Estimate
1815 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1816                         IIC_VUNAD, "vrecpe.u32",
1817                         v2i32, v2i32, int_arm_neon_vrecpe>;
1818 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1819                         IIC_VUNAQ, "vrecpe.u32",
1820                         v4i32, v4i32, int_arm_neon_vrecpe>;
1821 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1822                         IIC_VUNAD, "vrecpe.f32",
1823                         v2f32, v2f32, int_arm_neon_vrecpe>;
1824 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1825                         IIC_VUNAQ, "vrecpe.f32",
1826                         v4f32, v4f32, int_arm_neon_vrecpe>;
1827
1828 //   VRECPS   : Vector Reciprocal Step
1829 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSD, "vrecps.f32", v2f32, v2f32,
1830                         int_arm_neon_vrecps, 1>;
1831 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSQ, "vrecps.f32", v4f32, v4f32,
1832                         int_arm_neon_vrecps, 1>;
1833
1834 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1835 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1836                          IIC_VUNAD, "vrsqrte.u32",
1837                          v2i32, v2i32, int_arm_neon_vrsqrte>;
1838 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1839                          IIC_VUNAQ, "vrsqrte.u32",
1840                          v4i32, v4i32, int_arm_neon_vrsqrte>;
1841 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1842                          IIC_VUNAD, "vrsqrte.f32",
1843                          v2f32, v2f32, int_arm_neon_vrsqrte>;
1844 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1845                          IIC_VUNAQ, "vrsqrte.f32",
1846                          v4f32, v4f32, int_arm_neon_vrsqrte>;
1847
1848 //   VRSQRTS  : Vector Reciprocal Square Root Step
1849 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSD, "vrsqrts.f32", v2f32, v2f32,
1850                         int_arm_neon_vrsqrts, 1>;
1851 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSQ, "vrsqrts.f32", v4f32, v4f32,
1852                         int_arm_neon_vrsqrts, 1>;
1853
1854 // Vector Shifts.
1855
1856 //   VSHL     : Vector Shift
1857 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
1858                             IIC_VSHLiQ, "vshl.s", int_arm_neon_vshifts, 0>;
1859 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
1860                             IIC_VSHLiQ, "vshl.u", int_arm_neon_vshiftu, 0>;
1861 //   VSHL     : Vector Shift Left (Immediate)
1862 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLiD, "vshl.i", NEONvshl>;
1863 //   VSHR     : Vector Shift Right (Immediate)
1864 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr.s", NEONvshrs>;
1865 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr.u", NEONvshru>;
1866
1867 //   VSHLL    : Vector Shift Left Long
1868 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
1869                        v8i16, v8i8, NEONvshlls>;
1870 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
1871                        v4i32, v4i16, NEONvshlls>;
1872 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
1873                        v2i64, v2i32, NEONvshlls>;
1874 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
1875                        v8i16, v8i8, NEONvshllu>;
1876 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
1877                        v4i32, v4i16, NEONvshllu>;
1878 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
1879                        v2i64, v2i32, NEONvshllu>;
1880
1881 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
1882 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
1883                        v8i16, v8i8, NEONvshlli>;
1884 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
1885                        v4i32, v4i16, NEONvshlli>;
1886 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
1887                        v2i64, v2i32, NEONvshlli>;
1888
1889 //   VSHRN    : Vector Shift Right and Narrow
1890 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1,
1891                        IIC_VSHLiD, "vshrn.i16", v8i8, v8i16, NEONvshrn>;
1892 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1,
1893                        IIC_VSHLiD, "vshrn.i32", v4i16, v4i32, NEONvshrn>;
1894 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1,
1895                        IIC_VSHLiD, "vshrn.i64", v2i32, v2i64, NEONvshrn>;
1896
1897 //   VRSHL    : Vector Rounding Shift
1898 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1899                             IIC_VSHLi4Q, "vrshl.s", int_arm_neon_vrshifts, 0>;
1900 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1901                             IIC_VSHLi4Q, "vrshl.u", int_arm_neon_vrshiftu, 0>;
1902 //   VRSHR    : Vector Rounding Shift Right
1903 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.s", NEONvrshrs>;
1904 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.u", NEONvrshru>;
1905
1906 //   VRSHRN   : Vector Rounding Shift Right and Narrow
1907 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1,
1908                        IIC_VSHLi4D, "vrshrn.i16", v8i8, v8i16, NEONvrshrn>;
1909 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1,
1910                        IIC_VSHLi4D, "vrshrn.i32", v4i16, v4i32, NEONvrshrn>;
1911 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1,
1912                        IIC_VSHLi4D, "vrshrn.i64", v2i32, v2i64, NEONvrshrn>;
1913
1914 //   VQSHL    : Vector Saturating Shift
1915 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1916                             IIC_VSHLi4Q, "vqshl.s", int_arm_neon_vqshifts, 0>;
1917 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1918                             IIC_VSHLi4Q, "vqshl.u", int_arm_neon_vqshiftu, 0>;
1919 //   VQSHL    : Vector Saturating Shift Left (Immediate)
1920 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.s", NEONvqshls>;
1921 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.u", NEONvqshlu>;
1922 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
1923 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, IIC_VSHLi4D, "vqshlu.s", NEONvqshlsu>;
1924
1925 //   VQSHRN   : Vector Saturating Shift Right and Narrow
1926 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1,
1927                        IIC_VSHLi4D, "vqshrn.s16", v8i8, v8i16, NEONvqshrns>;
1928 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1,
1929                        IIC_VSHLi4D, "vqshrn.s32", v4i16, v4i32, NEONvqshrns>;
1930 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1,
1931                        IIC_VSHLi4D, "vqshrn.s64", v2i32, v2i64, NEONvqshrns>;
1932 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1,
1933                        IIC_VSHLi4D, "vqshrn.u16", v8i8, v8i16, NEONvqshrnu>;
1934 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1,
1935                        IIC_VSHLi4D, "vqshrn.u32", v4i16, v4i32, NEONvqshrnu>;
1936 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1,
1937                        IIC_VSHLi4D, "vqshrn.u64", v2i32, v2i64, NEONvqshrnu>;
1938
1939 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
1940 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1,
1941                        IIC_VSHLi4D, "vqshrun.s16", v8i8, v8i16, NEONvqshrnsu>;
1942 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1,
1943                        IIC_VSHLi4D, "vqshrun.s32", v4i16, v4i32, NEONvqshrnsu>;
1944 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1,
1945                        IIC_VSHLi4D, "vqshrun.s64", v2i32, v2i64, NEONvqshrnsu>;
1946
1947 //   VQRSHL   : Vector Saturating Rounding Shift
1948 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1949                             IIC_VSHLi4Q, "vqrshl.s", int_arm_neon_vqrshifts, 0>;
1950 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
1951                             IIC_VSHLi4Q, "vqrshl.u", int_arm_neon_vqrshiftu, 0>;
1952
1953 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
1954 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1,
1955                        IIC_VSHLi4D, "vqrshrn.s16", v8i8, v8i16, NEONvqrshrns>;
1956 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1,
1957                        IIC_VSHLi4D, "vqrshrn.s32", v4i16, v4i32, NEONvqrshrns>;
1958 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1,
1959                        IIC_VSHLi4D, "vqrshrn.s64", v2i32, v2i64, NEONvqrshrns>;
1960 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1,
1961                        IIC_VSHLi4D, "vqrshrn.u16", v8i8, v8i16, NEONvqrshrnu>;
1962 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1,
1963                        IIC_VSHLi4D, "vqrshrn.u32", v4i16, v4i32, NEONvqrshrnu>;
1964 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1,
1965                        IIC_VSHLi4D, "vqrshrn.u64", v2i32, v2i64, NEONvqrshrnu>;
1966
1967 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
1968 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1,
1969                        IIC_VSHLi4D, "vqrshrun.s16", v8i8, v8i16, NEONvqrshrnsu>;
1970 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1,
1971                        IIC_VSHLi4D, "vqrshrun.s32", v4i16, v4i32, NEONvqrshrnsu>;
1972 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1,
1973                        IIC_VSHLi4D, "vqrshrun.s64", v2i32, v2i64, NEONvqrshrnsu>;
1974
1975 //   VSRA     : Vector Shift Right and Accumulate
1976 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
1977 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
1978 //   VRSRA    : Vector Rounding Shift Right and Accumulate
1979 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
1980 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
1981
1982 //   VSLI     : Vector Shift Left and Insert
1983 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
1984 //   VSRI     : Vector Shift Right and Insert
1985 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
1986
1987 // Vector Absolute and Saturating Absolute.
1988
1989 //   VABS     : Vector Absolute Value
1990 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
1991                            IIC_VUNAiD, IIC_VUNAiQ, "vabs.s",
1992                            int_arm_neon_vabs>;
1993 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
1994                         IIC_VUNAD, "vabs.f32",
1995                         v2f32, v2f32, int_arm_neon_vabs>;
1996 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
1997                         IIC_VUNAQ, "vabs.f32",
1998                         v4f32, v4f32, int_arm_neon_vabs>;
1999
2000 //   VQABS    : Vector Saturating Absolute Value
2001 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2002                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs.s",
2003                            int_arm_neon_vqabs>;
2004
2005 // Vector Negate.
2006
2007 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2008 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2009
2010 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
2011   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2012         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2013         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2014 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
2015   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2016         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2017         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2018
2019 //   VNEG     : Vector Negate
2020 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
2021 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
2022 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
2023 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
2024 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
2025 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
2026
2027 //   VNEG     : Vector Negate (floating-point)
2028 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2029                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2030                     "vneg.f32\t$dst, $src", "",
2031                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2032 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2033                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2034                     "vneg.f32\t$dst, $src", "",
2035                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2036
2037 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2038 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2039 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2040 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2041 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2042 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2043
2044 //   VQNEG    : Vector Saturating Negate
2045 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2046                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg.s",
2047                            int_arm_neon_vqneg>;
2048
2049 // Vector Bit Counting Operations.
2050
2051 //   VCLS     : Vector Count Leading Sign Bits
2052 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2053                            IIC_VCNTiD, IIC_VCNTiQ, "vcls.s",
2054                            int_arm_neon_vcls>;
2055 //   VCLZ     : Vector Count Leading Zeros
2056 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2057                            IIC_VCNTiD, IIC_VCNTiQ, "vclz.i",
2058                            int_arm_neon_vclz>;
2059 //   VCNT     : Vector Count One Bits
2060 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2061                         IIC_VCNTiD, "vcnt.8",
2062                         v8i8, v8i8, int_arm_neon_vcnt>;
2063 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2064                         IIC_VCNTiQ, "vcnt.8",
2065                         v16i8, v16i8, int_arm_neon_vcnt>;
2066
2067 // Vector Move Operations.
2068
2069 //   VMOV     : Vector Move (Register)
2070
2071 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2072                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2073 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2074                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2075
2076 //   VMOV     : Vector Move (Immediate)
2077
2078 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2079 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2080   return ARM::getVMOVImm(N, 1, *CurDAG);
2081 }]>;
2082 def vmovImm8 : PatLeaf<(build_vector), [{
2083   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2084 }], VMOV_get_imm8>;
2085
2086 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2087 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2088   return ARM::getVMOVImm(N, 2, *CurDAG);
2089 }]>;
2090 def vmovImm16 : PatLeaf<(build_vector), [{
2091   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2092 }], VMOV_get_imm16>;
2093
2094 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2095 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2096   return ARM::getVMOVImm(N, 4, *CurDAG);
2097 }]>;
2098 def vmovImm32 : PatLeaf<(build_vector), [{
2099   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2100 }], VMOV_get_imm32>;
2101
2102 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2103 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2104   return ARM::getVMOVImm(N, 8, *CurDAG);
2105 }]>;
2106 def vmovImm64 : PatLeaf<(build_vector), [{
2107   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2108 }], VMOV_get_imm64>;
2109
2110 // Note: Some of the cmode bits in the following VMOV instructions need to
2111 // be encoded based on the immed values.
2112
2113 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2114                          (ins i8imm:$SIMM), IIC_VMOVImm,
2115                          "vmov.i8\t$dst, $SIMM", "",
2116                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2117 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2118                          (ins i8imm:$SIMM), IIC_VMOVImm,
2119                          "vmov.i8\t$dst, $SIMM", "",
2120                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2121
2122 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
2123                          (ins i16imm:$SIMM), IIC_VMOVImm,
2124                          "vmov.i16\t$dst, $SIMM", "",
2125                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2126 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
2127                          (ins i16imm:$SIMM), IIC_VMOVImm,
2128                          "vmov.i16\t$dst, $SIMM", "",
2129                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2130
2131 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
2132                          (ins i32imm:$SIMM), IIC_VMOVImm,
2133                          "vmov.i32\t$dst, $SIMM", "",
2134                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2135 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
2136                          (ins i32imm:$SIMM), IIC_VMOVImm,
2137                          "vmov.i32\t$dst, $SIMM", "",
2138                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2139
2140 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2141                          (ins i64imm:$SIMM), IIC_VMOVImm,
2142                          "vmov.i64\t$dst, $SIMM", "",
2143                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2144 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2145                          (ins i64imm:$SIMM), IIC_VMOVImm,
2146                          "vmov.i64\t$dst, $SIMM", "",
2147                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2148
2149 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2150
2151 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
2152                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2153                           IIC_VMOVSI, "vmov", ".s8\t$dst, $src[$lane]",
2154                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2155                                            imm:$lane))]>;
2156 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
2157                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2158                           IIC_VMOVSI, "vmov", ".s16\t$dst, $src[$lane]",
2159                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2160                                            imm:$lane))]>;
2161 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
2162                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2163                           IIC_VMOVSI, "vmov", ".u8\t$dst, $src[$lane]",
2164                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2165                                            imm:$lane))]>;
2166 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
2167                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2168                           IIC_VMOVSI, "vmov", ".u16\t$dst, $src[$lane]",
2169                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2170                                            imm:$lane))]>;
2171 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
2172                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2173                           IIC_VMOVSI, "vmov", ".32\t$dst, $src[$lane]",
2174                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2175                                            imm:$lane))]>;
2176 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2177 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2178           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2179                            (DSubReg_i8_reg imm:$lane))),
2180                      (SubReg_i8_lane imm:$lane))>;
2181 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2182           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2183                              (DSubReg_i16_reg imm:$lane))),
2184                      (SubReg_i16_lane imm:$lane))>;
2185 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2186           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2187                            (DSubReg_i8_reg imm:$lane))),
2188                      (SubReg_i8_lane imm:$lane))>;
2189 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2190           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2191                              (DSubReg_i16_reg imm:$lane))),
2192                      (SubReg_i16_lane imm:$lane))>;
2193 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2194           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2195                              (DSubReg_i32_reg imm:$lane))),
2196                      (SubReg_i32_lane imm:$lane))>;
2197 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2198           (EXTRACT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2199                           (SSubReg_f32_reg imm:$src2))>;
2200 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2201           (EXTRACT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2202                           (SSubReg_f32_reg imm:$src2))>;
2203 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2204 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2205 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2206           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2207
2208
2209 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2210
2211 let Constraints = "$src1 = $dst" in {
2212 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
2213                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2214                           IIC_VMOVISL, "vmov", ".8\t$dst[$lane], $src2",
2215                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2216                                            GPR:$src2, imm:$lane))]>;
2217 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
2218                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2219                           IIC_VMOVISL, "vmov", ".16\t$dst[$lane], $src2",
2220                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2221                                            GPR:$src2, imm:$lane))]>;
2222 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
2223                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2224                           IIC_VMOVISL, "vmov", ".32\t$dst[$lane], $src2",
2225                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2226                                            GPR:$src2, imm:$lane))]>;
2227 }
2228 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2229           (v16i8 (INSERT_SUBREG QPR:$src1,
2230                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2231                                    (DSubReg_i8_reg imm:$lane))),
2232                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
2233                   (DSubReg_i8_reg imm:$lane)))>;
2234 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2235           (v8i16 (INSERT_SUBREG QPR:$src1,
2236                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2237                                      (DSubReg_i16_reg imm:$lane))),
2238                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
2239                   (DSubReg_i16_reg imm:$lane)))>;
2240 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2241           (v4i32 (INSERT_SUBREG QPR:$src1,
2242                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2243                                      (DSubReg_i32_reg imm:$lane))),
2244                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
2245                   (DSubReg_i32_reg imm:$lane)))>;
2246
2247 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2248           (INSERT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2249                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2250 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2251           (INSERT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2252                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2253
2254 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2255 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2256 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2257           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2258
2259 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2260           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2261 def : Pat<(v2f64 (scalar_to_vector DPR:$src)),
2262           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2263 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2264           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2265
2266 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2267           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2268 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2269           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2270 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2271           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2272
2273 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2274           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2275                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2276                          arm_dsubreg_0)>;
2277 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2278           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2279                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2280                          arm_dsubreg_0)>;
2281 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2282           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2283                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2284                          arm_dsubreg_0)>;
2285
2286 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2287
2288 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2289   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2290           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2291           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2292 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2293   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2294           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2295           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2296
2297 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
2298 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
2299 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
2300 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
2301 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
2302 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
2303
2304 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2305                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2306                       [(set DPR:$dst, (v2f32 (NEONvdup
2307                                               (f32 (bitconvert GPR:$src)))))]>;
2308 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2309                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2310                       [(set QPR:$dst, (v4f32 (NEONvdup
2311                                               (f32 (bitconvert GPR:$src)))))]>;
2312
2313 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2314
2315 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
2316   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2317         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2318         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2319         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2320
2321 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
2322               ValueType ResTy, ValueType OpTy>
2323   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2324         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2325         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2326         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2327
2328 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
2329 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
2330 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
2331 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
2332 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
2333 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
2334 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
2335 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
2336
2337 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2338           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2339                                   (DSubReg_i8_reg imm:$lane))),
2340                            (SubReg_i8_lane imm:$lane)))>;
2341 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2342           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2343                                     (DSubReg_i16_reg imm:$lane))),
2344                             (SubReg_i16_lane imm:$lane)))>;
2345 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2346           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2347                                     (DSubReg_i32_reg imm:$lane))),
2348                             (SubReg_i32_lane imm:$lane)))>;
2349 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2350           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2351                                    (DSubReg_i32_reg imm:$lane))),
2352                            (SubReg_i32_lane imm:$lane)))>;
2353
2354 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
2355                     (outs DPR:$dst), (ins SPR:$src),
2356                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2357                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2358
2359 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
2360                     (outs QPR:$dst), (ins SPR:$src),
2361                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2362                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2363
2364 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2365           (INSERT_SUBREG QPR:$src,
2366                          (i64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2367                          (DSubReg_f64_other_reg imm:$lane))>;
2368 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2369           (INSERT_SUBREG QPR:$src,
2370                          (f64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2371                          (DSubReg_f64_other_reg imm:$lane))>;
2372
2373 //   VMOVN    : Vector Narrowing Move
2374 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD, "vmovn.i",
2375                             int_arm_neon_vmovn>;
2376 //   VQMOVN   : Vector Saturating Narrowing Move
2377 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD, "vqmovn.s",
2378                             int_arm_neon_vqmovns>;
2379 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD, "vqmovn.u",
2380                             int_arm_neon_vqmovnu>;
2381 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD, "vqmovun.s",
2382                             int_arm_neon_vqmovnsu>;
2383 //   VMOVL    : Vector Lengthening Move
2384 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
2385 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
2386
2387 // Vector Conversions.
2388
2389 //   VCVT     : Vector Convert Between Floating-Point and Integers
2390 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2391                      v2i32, v2f32, fp_to_sint>;
2392 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2393                      v2i32, v2f32, fp_to_uint>;
2394 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2395                      v2f32, v2i32, sint_to_fp>;
2396 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2397                      v2f32, v2i32, uint_to_fp>;
2398
2399 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2400                      v4i32, v4f32, fp_to_sint>;
2401 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2402                      v4i32, v4f32, fp_to_uint>;
2403 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2404                      v4f32, v4i32, sint_to_fp>;
2405 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2406                      v4f32, v4i32, uint_to_fp>;
2407
2408 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2409 // Note: Some of the opcode bits in the following VCVT instructions need to
2410 // be encoded based on the immed values.
2411 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2412                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2413 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2414                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2415 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2416                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2417 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2418                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2419
2420 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2421                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2422 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2423                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2424 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2425                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2426 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2427                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2428
2429 // Vector Reverse.
2430
2431 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2432
2433 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2434   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2435         (ins DPR:$src), IIC_VMOVD,
2436         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2437         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2438 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2439   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2440         (ins QPR:$src), IIC_VMOVD,
2441         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2442         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2443
2444 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
2445 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
2446 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
2447 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
2448
2449 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
2450 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
2451 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
2452 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
2453
2454 //   VREV32   : Vector Reverse elements within 32-bit words
2455
2456 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2457   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2458         (ins DPR:$src), IIC_VMOVD,
2459         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2460         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2461 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2462   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2463         (ins QPR:$src), IIC_VMOVD,
2464         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2465         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2466
2467 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
2468 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
2469
2470 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
2471 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
2472
2473 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2474
2475 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2476   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2477         (ins DPR:$src), IIC_VMOVD,
2478         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2479         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2480 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2481   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2482         (ins QPR:$src), IIC_VMOVD,
2483         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2484         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2485
2486 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
2487 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
2488
2489 // Other Vector Shuffles.
2490
2491 //   VEXT     : Vector Extract
2492
2493 class VEXTd<string OpcodeStr, ValueType Ty>
2494   : N3V<0,1,0b11,0b0000,0,0, (outs DPR:$dst),
2495         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2496         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2497         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2498                                       (Ty DPR:$rhs), imm:$index)))]>;
2499
2500 class VEXTq<string OpcodeStr, ValueType Ty>
2501   : N3V<0,1,0b11,0b0000,1,0, (outs QPR:$dst),
2502         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2503         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2504         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2505                                       (Ty QPR:$rhs), imm:$index)))]>;
2506
2507 def VEXTd8  : VEXTd<"vext.8",  v8i8>;
2508 def VEXTd16 : VEXTd<"vext.16", v4i16>;
2509 def VEXTd32 : VEXTd<"vext.32", v2i32>;
2510 def VEXTdf  : VEXTd<"vext.32", v2f32>;
2511
2512 def VEXTq8  : VEXTq<"vext.8",  v16i8>;
2513 def VEXTq16 : VEXTq<"vext.16", v8i16>;
2514 def VEXTq32 : VEXTq<"vext.32", v4i32>;
2515 def VEXTqf  : VEXTq<"vext.32", v4f32>;
2516
2517 //   VTRN     : Vector Transpose
2518
2519 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
2520 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
2521 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
2522
2523 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn.8">;
2524 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn.16">;
2525 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn.32">;
2526
2527 //   VUZP     : Vector Unzip (Deinterleave)
2528
2529 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
2530 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
2531 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
2532
2533 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp.8">;
2534 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp.16">;
2535 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp.32">;
2536
2537 //   VZIP     : Vector Zip (Interleave)
2538
2539 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
2540 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
2541 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
2542
2543 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip.8">;
2544 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip.16">;
2545 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip.32">;
2546
2547 // Vector Table Lookup and Table Extension.
2548
2549 //   VTBL     : Vector Table Lookup
2550 def  VTBL1
2551   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
2552         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
2553         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
2554         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
2555 let hasExtraSrcRegAllocReq = 1 in {
2556 def  VTBL2
2557   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
2558         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
2559         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
2560         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
2561                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2562 def  VTBL3
2563   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2564         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
2565         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
2566         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2567                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2568 def  VTBL4
2569   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2570         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
2571         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
2572         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2573                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2574 } // hasExtraSrcRegAllocReq = 1
2575
2576 //   VTBX     : Vector Table Extension
2577 def  VTBX1
2578   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2579         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
2580         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2581         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2582                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2583 let hasExtraSrcRegAllocReq = 1 in {
2584 def  VTBX2
2585   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2586         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
2587         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2588         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2589                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2590 def  VTBX3
2591   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2592         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
2593         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2594         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2595                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2596 def  VTBX4
2597   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2598         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
2599         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2600         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2601                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2602 } // hasExtraSrcRegAllocReq = 1
2603
2604 //===----------------------------------------------------------------------===//
2605 // NEON instructions for single-precision FP math
2606 //===----------------------------------------------------------------------===//
2607
2608 // These need separate instructions because they must use DPR_VFP2 register
2609 // class which have SPR sub-registers.
2610
2611 // Vector Add Operations used for single-precision FP
2612 let neverHasSideEffects = 1 in
2613 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2614 def : N3VDsPat<fadd, VADDfd_sfp>;
2615
2616 // Vector Sub Operations used for single-precision FP
2617 let neverHasSideEffects = 1 in
2618 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2619 def : N3VDsPat<fsub, VSUBfd_sfp>;
2620
2621 // Vector Multiply Operations used for single-precision FP
2622 let neverHasSideEffects = 1 in
2623 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2624 def : N3VDsPat<fmul, VMULfd_sfp>;
2625
2626 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2627 let neverHasSideEffects = 1 in
2628 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32,fmul,fadd>;
2629 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2630
2631 let neverHasSideEffects = 1 in
2632 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32,fmul,fsub>;
2633 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2634
2635 // Vector Absolute used for single-precision FP
2636 let neverHasSideEffects = 1 in
2637 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2638                            IIC_VUNAD, "vabs.f32",
2639                            v2f32, v2f32, int_arm_neon_vabs>;
2640 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2641
2642 // Vector Negate used for single-precision FP
2643 let neverHasSideEffects = 1 in
2644 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2645                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
2646                         "vneg.f32\t$dst, $src", "", []>;
2647 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2648
2649 // Vector Convert between single-precision FP and integer
2650 let neverHasSideEffects = 1 in
2651 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2652                           v2i32, v2f32, fp_to_sint>;
2653 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2654
2655 let neverHasSideEffects = 1 in
2656 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2657                           v2i32, v2f32, fp_to_uint>;
2658 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2659
2660 let neverHasSideEffects = 1 in
2661 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2662                           v2f32, v2i32, sint_to_fp>;
2663 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2664
2665 let neverHasSideEffects = 1 in
2666 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2667                           v2f32, v2i32, uint_to_fp>;
2668 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2669
2670 //===----------------------------------------------------------------------===//
2671 // Non-Instruction Patterns
2672 //===----------------------------------------------------------------------===//
2673
2674 // bit_convert
2675 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2676 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2677 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2678 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2679 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2680 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2681 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2682 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2683 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2684 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2685 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2686 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2687 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2688 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2689 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2690 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2691 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
2692 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
2693 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
2694 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
2695 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
2696 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
2697 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
2698 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
2699 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
2700 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
2701 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
2702 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
2703 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
2704 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
2705
2706 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
2707 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
2708 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
2709 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
2710 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
2711 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
2712 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
2713 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
2714 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
2715 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
2716 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
2717 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
2718 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
2719 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
2720 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
2721 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
2722 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
2723 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
2724 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
2725 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
2726 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
2727 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
2728 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
2729 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
2730 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
2731 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
2732 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
2733 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
2734 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
2735 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;